JP2011226917A - Self-diagnosis device, self-diagnosis method, and electronic device with self-diagnosis function - Google Patents
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Abstract
Description
この発明は、信号線の不具合を自己診断する自己診断装置、自己診断方法及び自己診断機能を備えた電子機器に関するものである。 The present invention relates to a self-diagnosis device, a self-diagnosis method, and an electronic apparatus having a self-diagnosis function.
例えば、特許文献１には、信号線の不具合を自己診断する装置が開示されている。この装置は、メモリに記憶したテストパターンと、フレキシブル基板（ＦＰＣ）を通じてパラレルバスの線路通過後に受信されるパラレルデータ（期待値）とを比較して、両者が一致しない場合に、パラレルバスで接続不良が発生したものとしてドライバ回路の動作を停止させる。
For example,
従来の技術では、テストパターンを、パラレルバスにおける隣接する線路で信号の電圧がハイ（１）とロー（０）で交互に異なる値としている。例えば、パラレルバスが４つの線路で構成されている場合、（１０１０）又は（０１０１）が、テストパターンとなる。この場合、誤りがある線路の組み合わせによっては、不良を検知できないという課題があった。例えば、テストパターンのいずれかのビットの値が“１”であり、このビットに対応するパラレルバスの線路が開放モードで“１”になる場合、開放モードの不具合が発生しても正常な値と区別がつかない。 In the conventional technique, the test pattern has different values alternately for high (1) and low (0) on the adjacent lines in the parallel bus. For example, when the parallel bus is composed of four lines, (1010) or (0101) is the test pattern. In this case, there is a problem that a defect cannot be detected depending on a combination of lines having an error. For example, if the value of any bit of the test pattern is “1” and the line of the parallel bus corresponding to this bit is “1” in the open mode, the normal value even if a failure in the open mode occurs Indistinguishable from.
また、パラレルバスの隣接した線路が互いに同一値を示すとき、不具合と判定するが、開放モード及び短絡モードのいずれにおいても同一値となる場合がある。このため、発生した不具合が、開放モードであるのか、短絡モードであるのかを特定することができなかった。 In addition, when adjacent lines of the parallel bus show the same value, it is determined that there is a problem. However, the values may be the same in both the open mode and the short circuit mode. For this reason, it has not been possible to specify whether the failure that has occurred is the open mode or the short-circuit mode.
この発明は、上記のような課題を解決するためになされたもので、信号線における不具合の発生箇所と不具合モードとを精度良く特定することができる自己診断装置、自己診断方法及び自己診断機能を備えた電子機器を得ることを目的とする。 The present invention has been made in order to solve the above-described problems, and provides a self-diagnosis device, a self-diagnosis method, and a self-diagnosis function capable of accurately identifying the occurrence location and failure mode of a signal line. An object is to obtain an equipped electronic device.
この発明に係る自己診断装置は、複数の信号線に接続する出力バッファ部と、出力バッファ部に接続する複数の信号線の電位を並列に設定して、隣接する信号線で交互に異なる論理値のパターンデータを、少なくとも互いに相補する相補データとして順次送信する第１のデータ処理部とを有する送信側信号処理ブロックと、複数の信号線を介して出力バッファ部と接続する入力バッファ部と、入力バッファ部でパターンデータを順次受信し、パターンデータ間の信号線ごとの論理値又は信号線ごとの論理値の論理演算値から、複数の信号線における短絡又は開放の発生及びその発生箇所を判定する受信側信号処理ブロックとを備えるものである。 The self-diagnosis device according to the present invention sets the potentials of an output buffer unit connected to a plurality of signal lines and a plurality of signal lines connected to the output buffer unit in parallel, and logical values that are alternately different between adjacent signal lines. A transmission side signal processing block having a first data processing unit that sequentially transmits at least complementary pattern data as complementary data complementary to each other, an input buffer unit connected to the output buffer unit via a plurality of signal lines, and an input The buffer unit sequentially receives pattern data, and determines the occurrence of short circuit or open in a plurality of signal lines and the occurrence location from the logical value of each signal line between the pattern data or the logical operation value of the logical value of each signal line. And a receiving side signal processing block.
この発明によれば、出力バッファ部に接続する複数の信号線の電位を並列に設定して、隣接する信号線で交互に異なる論理値のパターンデータを、少なくとも互いに相補する相補データとして順次送信するとともに、複数の信号線を介して出力バッファ部と接続する入力バッファ部でパターンデータを順次受信し、パターンデータ間の信号線ごとの論理値又は信号線ごとの論理値の論理演算値から、複数の信号線における短絡又は開放の発生及びその発生箇所を判定する。このようにすることで、信号線における不具合の発生箇所と不具合モードを精度良く特定することができるという効果がある。 According to the present invention, the potentials of a plurality of signal lines connected to the output buffer unit are set in parallel, and pattern data having different logic values alternately in adjacent signal lines are sequentially transmitted as complementary data at least complementary to each other. In addition, pattern data is sequentially received by the input buffer unit connected to the output buffer unit via a plurality of signal lines, and a plurality of logical values for each signal line between the pattern data or logical operation values of the logical values for each signal line are obtained. The occurrence of a short circuit or open in the signal line and the occurrence location thereof are determined. By doing in this way, there exists an effect that the generation | occurrence | production location and malfunction mode of a malfunction in a signal line can be specified with sufficient accuracy.
実施の形態１．
図１は、この発明の実施の形態１による自己診断装置の構成を示すブロック図である。図１において、実施の形態１による自己診断装置１は、送信側信号処理ブロック２、受信側信号処理ブロック５及び命令入力部８を備える。命令入力部８は、第１のデータ処理部３及び第２のデータ処理部７へ自己診断モードを設定する指令を入力する構成部である。また、送信側信号処理ブロック２は、自己診断モードで使用するデータを生成して送信する構成部であり、第１のデータ処理部３及び出力バッファ部４を備える。
FIG. 1 is a block diagram showing a configuration of a self-diagnosis apparatus according to
第１のデータ処理部３は、自己診断モードで使用するデータを生成する処理部であり、出力バッファ部４は、第１のデータ処理部３で生成されたデータを電気信号として信号線０〜３へ出力する出力バッファ０〜３を備える。なお、データ“１”は５Ｖ、データ“０”は０Ｖの電圧にて送信するものとする。また、入力バッファ０〜３は、入力インピーダンスを持っており、データ“１”とデータ“０”との間の閾値は、２．５Ｖであるものとする。
The first
自己診断モードで使用するデータとは、複数の信号線の電位レベルを並列に設定して得られるデータであり、ハイレベルに相当する“１”から始まって隣接する信号線で交互に“１”と“０”とが入れ替わるデータ、ローレベルに相当する“０”から始まって隣接する信号線で交互に“１”と“０”とが入れ替わるデータ、全ての信号線で“１”となるデータ及び全ての信号線で“０”となるデータ、といった４種類のパターンデータである。信号線０〜３であれば、互いに相補する（１０１０）と（０１０１）及び（１１１１）と（００００）という相補データとなる。
The data used in the self-diagnosis mode is data obtained by setting the potential levels of a plurality of signal lines in parallel, starting from “1” corresponding to the high level and alternately “1” between adjacent signal lines. Data that switches between “0” and “0”, data that starts from “0” corresponding to the low level and alternately switches between “1” and “0” on adjacent signal lines, and data that becomes “1” on all signal lines And four types of pattern data such as “0” for all signal lines. For the
受信側信号処理ブロック５は、自己診断モードにおいて、送信側信号処理ブロック２側から受信したデータに基づいて自己診断を実行する構成部であり、入力バッファ部６及び第２のデータ処理部７を備える。入力バッファ部６は、信号線０〜３を介して送信されてきた電気信号を、第２のデータ処理部７へ出力する入力バッファ０〜３を備える。第２のデータ処理部７は、自己診断モードにおいて、入力バッファ０〜３を介して上述のパターンデータを順次入力し、これらのパターンデータに基づいて信号線０〜３における不具合の発生箇所と不具合モードとを特定する処理部である。
The reception-side
また、第２のデータ処理部７は、第１のデータ処理部３から自己診断モードのデータを受信することで得た自己診断モード処理のステータスを、信号線ａを介して第１のデータ処理部３へ返す。第１のデータ処理部３は、ステータスを得ると、上述のパターンデータを自己診断モードのデータとして順次生成し、第２のデータ処理部７側へ送信する。
In addition, the second
次に動作について説明する。
図２は、実施の形態１における第１のデータ処理部による動作の流れを示すフローチャートであり、第１のデータ処理部３のメインルーチンの処理を示している。
先ず、第１のデータ処理部３は、メインルーチンの処理を開始すると（ステップＳＴ１）、命令入力部８からの入力を受け付け、自己診断モードの指示があるか否かを判定する（ステップＳＴ２）。ここで、自己診断モードの指示がなければ（ステップＳＴ２；ＮＯ）、第１のデータ処理部３は、通常動作モードで動作する（ステップＳＴ３）。
Next, the operation will be described.
FIG. 2 is a flowchart showing a flow of operations performed by the first data processing unit in the first embodiment, and shows processing of the main routine of the first
First, when the first
一方、自己診断モードの指示を受けると（ステップＳＴ２；ＹＥＳ）、第１のデータ処理部３は、自己診断モードで動作する（ステップＳＴ４）。ここでは、第１のデータ処理部３が、予め保持しているデータを第２のデータ処理部７へ出力する。自己診断モードにおける処理の詳細は後述する。
On the other hand, when receiving an instruction for the self-diagnosis mode (step ST2; YES), the first
第２のデータ処理部７は、第１のデータ処理部３から、信号線０〜３を介して受信したデータに基づいて、信号線０〜３の不具合発生及び不具合モードの自己診断を実行する。第２のデータ処理部７による自己診断結果は、第１のデータ処理部３へ送信される。
Based on the data received from the first
第１のデータ処理部３は、第２のデータ処理部７から受信した自己診断結果が正常であったか否かを判定する（ステップＳＴ５）。ここで、自己診断結果が正常であれば（ステップＳＴ５；ＹＥＳ）、第１のデータ処理部３は、ステップＳＴ３へ移行し、通常動作モードで動作する。一方、自己診断結果が正常でなければ（ステップＳＴ５；ＮＯ）、第１のデータ処理部３は、エラー終了する（ステップＳＴ６）。
The first
図３は、第１のデータ処理部の自己診断モードにおける動作の流れを示すフローチャートであり、図２のステップＳＴ４の処理に相当する。また、図４は、第１のデータ処理部３が自己診断モードで出力する信号を示す図である。図４に示すように、第１のデータ処理部３が自己診断モードで出力する信号は、信号線０〜３のそれぞれに並列して出力した論理値からなるＩＮＰＵＴ１＝Ａ１、ＩＮＰＵＴ２＝Ａ２、ＩＮＰＵＴ３＝Ａ３、ＩＮＰＵＴ４＝Ａ４の４種類の信号データである。
FIG. 3 is a flowchart showing an operation flow in the self-diagnosis mode of the first data processing unit, and corresponds to the process of step ST4 of FIG. FIG. 4 is a diagram illustrating signals output by the first
自己診断モードが指示されると、先ず、第１のデータ処理部３は、保持するＩＮＰＵＴ１のデータＡ１（１０１０）を並列データとして出力バッファ０〜３を介して送信側信号処理ブロック２から出力する（ステップＳＴ４−１）。このとき、第１のデータ処理部３内のタイマが、ＩＮＰＵＴ１のデータＡ１を出力した時間からの経過時間を計時する。
When the self-diagnosis mode is instructed, first, the first
所定の時間が経過すると、第１のデータ処理部３は、保持するＩＮＰＵＴ２のデータＡ２（０１０１）を並列データとして出力バッファ０〜３を介して送信側信号処理ブロック２から出力する（ステップＳＴ４−２）。ＩＮＰＵＴ２のデータＡ２を出力すると、第１のデータ処理部３は、図２のステップＳＴ５の処理へ移行する。
When a predetermined time elapses, the first
なお、ＩＮＰＵＴ１，２と同様に、第１のデータ処理部３が、ＩＮＰＵＴ２のデータＡ２を出力してから所定時間経過後に、ＩＮＰＵＴ３のデータＡ３（１１１１）を並列データとして出力バッファ０〜３を介して送信側信号処理ブロック２から出力し、その所定時間経過後に、ＩＮＰＵＴ４のデータＡ４（００００）を並列データとして出力バッファ０〜３を介して送信側信号処理ブロック２から出力するようにしてもよい。
Similar to INPUT1 and INPUT2, the first
図５は、実施の形態１における第２のデータ処理部による動作の流れを示すフローチャートであり、第２のデータ処理部７のメインルーチンの処理を示している。
先ず、第２のデータ処理部７は、メインルーチンの処理を開始すると（ステップＳＴ１ａ）、第１のデータ処理部３と同様に、命令入力部８からの入力を受け付けて、自己診断モードの指示があるか否かを判定する（ステップＳＴ２ａ）。ここで、自己診断モードの指示がなければ（ステップＳＴ２ａ；ＮＯ）、第２のデータ処理部７は、通常動作モードで動作する（ステップＳＴ３ａ）。
FIG. 5 is a flowchart showing the flow of operations performed by the second data processing unit in the first embodiment, and shows the processing of the main routine of the second
First, when the second
一方、自己診断モードの指示を受けると（ステップＳＴ２ａ；ＹＥＳ）、第２のデータ処理部７は、自己診断モードで動作する（ステップＳＴ４ａ）。ここでは、第２のデータ処理部７が、送信側信号処理ブロック２から受信した自己診断モードで使用するデータに基づいて、信号線０〜３の不具合状況及びその不具合モードを特定する自己診断を行い、自己診断結果を第１のデータ処理部３へ出力する。自己診断モードにおける処理の詳細は後述する。
On the other hand, when receiving an instruction for the self-diagnosis mode (step ST2a; YES), the second
第２のデータ処理部７は、送信側信号処理ブロック２から受信したデータに基づく自己診断の結果が正常であったか否かを判定する（ステップＳＴ５ａ）。ここで、自己診断結果が正常であれば（ステップＳＴ５ａ；ＹＥＳ）、第２のデータ処理部７は、ステップＳＴ３ａへ移行し、通常動作モードで動作する。一方、自己診断結果が正常でなければ（ステップＳＴ５ａ；ＮＯ）、第２のデータ処理部７は、エラー終了する（ステップＳＴ６ａ）。
The second
図６は、第２のデータ処理部の自己診断モードにおける動作の流れを示すフローチャートであり、図５のステップＳＴ４ａの処理に相当する。また、図７は、自己診断モードにおいて信号線の正常時に第２のデータ処理部が入力する信号を示す図である。図７に示すように、第２のデータ処理部７が自己診断モードで入力する信号は、信号線０〜３のそれぞれに並列して入力した論理値からなるＯＵＴＰＵＴ１＝Ｂ１、ＯＵＴＰＵＴ２＝Ｂ２、ＯＵＴＰＵＴ３＝Ｂ３、ＯＵＴＰＵＴ４＝Ｂ４の４種類の信号データである。
FIG. 6 is a flowchart showing an operation flow in the self-diagnosis mode of the second data processing unit, and corresponds to the process of step ST4a in FIG. FIG. 7 is a diagram showing signals input by the second data processing unit when the signal line is normal in the self-diagnosis mode. As shown in FIG. 7, the signals input by the second
自己診断モードが指示されると、第２のデータ処理部７は、送信側信号処理ブロック２からのＩＮＰＵＴ１のデータＡ１とＩＮＰＵＴ２のデータＡ２を、入力バッファ０〜３を介して並列データとして入力することにより、ＯＵＴＰＵＴ１＝Ｂ１、ＯＵＴＰＵＴ２＝Ｂ２を、この順で受信側信号処理ブロック５に取り込む（ステップＳＴ４ａ−１）。
When the self-diagnosis mode is instructed, the second
次に、第２のデータ処理部７は、ＯＵＴＰＵＴ１＝ＩＮＰＵＴ１で、かつＯＵＴＰＵＴ２＝ＩＮＰＵＴ２であるか否かを判定する（ステップＳＴ４ａ−２）。ここで、図７に示すように、ＯＵＴＰＵＴ１＝ＩＮＰＵＴ１（１０１０）で、かつＯＵＴＰＵＴ２＝ＩＮＰＵＴ２（０１０１）であると（ステップＳＴ４ａ−２；ＹＥＳ）、第２のデータ処理部７は、信号線０〜３が正常であると診断し、信号線ａを介してステータスを第１のデータ処理部３へ返す（ステップＳＴ４ａ−３）。この後、第２のデータ処理部７は、自己診断の結果が正常であるとして、メインルーチンの処理（図５のステップＳＴ５ａ）へ移行する（ステップＳＴ４ａ−４）。
Next, the second
一方、ＯＵＴＰＵＴ１＝ＩＮＰＵＴ１（１０１０）で、かつＯＵＴＰＵＴ２＝ＩＮＰＵＴ２（０１０１）でない場合（ステップＳＴ４ａ−２；ＮＯ）に、第２のデータ処理部７は、ＯＵＴＰＵＴ１のデータＢ１について信号線０〜３に対応する各ビットの値をｂ１ｎ（ｎ＝０〜３）とし、ＯＵＴＰＵＴ２のデータＢ２について信号線０〜３に対応する各ビットの値をｂ２ｎ（ｎ＝０〜３）として、ｎ＝０〜２のうち、ｂ１ｎ＝ｂ１ｎ＋１、かつｂ２ｎ＝ｂ２ｎ＋１が成立するｎの値が存在するか否かを判定する（ステップＳＴ４ａ−５）。
On the other hand, when OUTPUT1 = INPUT1 (1010) and OUTPUT2 = INPUT2 (0101) are not satisfied (step ST4a-2; NO), the second
ここで、ｂ１ｎ＝ｂ１ｎ＋１、かつｂ２ｎ＝ｂ２ｎ＋１が成立するｎの値が存在する場合（ステップＳＴ４ａ−５；ＹＥＳ）、第２のデータ処理部７は、当該関係が成立するｎで特定される信号線ｎと信号線ｎ＋１との間で短絡が発生していると判断し、信号線ａを介してステータスを第１のデータ処理部３へ返す（ステップＳＴ４ａ−６）。この後、第２のデータ処理部７は、信号線ｎと信号線ｎ＋１との間で短絡が発生している不具合があるとして、メインルーチンの処理（図５のステップＳＴ５ａ）へ移行する（ステップＳＴ４ａ−７）。これにより、不具合モードが短絡であり、短絡の発生箇所が信号線ｎと信号線ｎ＋１との間であることが特定される。
Here, when there is a value of n that satisfies b1n = b1n + 1 and b2n = b2n + 1 (step ST4a-5; YES), the second
図８は、信号線が短絡している際の第２のデータ処理部の入力データを示す図であり、信号線０と信号線１との間で短絡が発生している場合を示している。なお、図８は、出力バッファ０〜３及び入力バッファ０〜３が５Ｖ電源で、出力バッファ０〜３の出力インピーダンスが５０Ωであり、入力バッファ０〜３の入力インピーダンスが１ＫΩ（対グランド（ＧＮＤ）間）で、入力バッファ０〜３の閾値が２．５Ｖである場合を示している。
FIG. 8 is a diagram showing input data of the second data processing unit when the signal line is short-circuited, and shows a case where a short-circuit occurs between the
図８に示す例では、データＢ１の信号線０に対応するビット値ｂ１０が論理値“１”であるべきところ、論理値“０”となっており、データＢ２の信号線１に対応するビット値ｂ２１が論理値“１”であるべきところ、論理値“０”となっている。
従来では、各データＢ１，Ｂ２が、その期待値（１０１０）、（０１０１）と等しいか否かで不具合の発生のみを判定するものであった。このため、不具合の箇所と内容を特定することができなかった。
In the example shown in FIG. 8, the bit value b10 corresponding to the
Conventionally, only the occurrence of a defect is determined based on whether or not each of the data B1 and B2 is equal to the expected values (1010) and (0101). For this reason, the location and content of the defect could not be specified.
これに対して、本発明では、ｂ１ｎ＝ｂ１ｎ＋１、かつｂ２ｎ＝ｂ２ｎ＋１が成立するｎが存在するか否かを判定することにより、信号線間の短絡及びその発生箇所を特定することができる。つまり、２つの隣り合う信号線は、本来、相異なる論理値であるところ、信号線が短絡して、図８のように同一の論理値になっていると推測することができる。図８では、上記の関係をｎ＝０が満たすので、不具合モードが短絡であり、短絡の発生箇所が信号線０と信号線１との間であることが特定される。なお、論理値が“０”で同一になった場合を示したが、論理値“１”で同一になるように設計することも可能である。
On the other hand, in the present invention, it is possible to identify a short circuit between signal lines and the occurrence location thereof by determining whether or not there exists n where b1n = b1n + 1 and b2n = b2n + 1 are established. That is, it can be estimated that two adjacent signal lines originally have different logical values, but the signal lines are short-circuited and have the same logical value as shown in FIG. In FIG. 8, since n = 0 satisfies the above relationship, it is specified that the failure mode is a short circuit and the location where the short circuit occurs is between the
また、ｂ１ｎ＝ｂ１ｎ＋１、かつｂ２ｎ＝ｂ２ｎ＋１が成立するｎの値が存在しなければ（ステップＳＴ４ａ−５；ＮＯ）、第２のデータ処理部７は、ｎ＝１〜３のうち、ｂ１ｎとｂ２ｎとの排他的論理和を演算した結果が論理値“１”でないｎの値が存在するか否かを判定する（ステップＳＴ４ａ−８）。
If there is no value of n that satisfies b1n = b1n + 1 and b2n = b2n + 1 (step ST4a-5; NO), the second
ｂ１ｎとｂ２ｎとの排他的論理和が論理値“１”でないｎの値が存在する場合（ステップＳＴ４ａ−８；ＹＥＳ）、第２のデータ処理部７は、当該関係が成立するｎで特定される信号線ｎが開放していると判断し、信号線ａを介してステータスを第１のデータ処理部３へ返す（ステップＳＴ４ａ−９）。この後、第２のデータ処理部７は、信号線ｎが開放している不具合があるとして、メインルーチンの処理（図５のステップＳＴ５ａ）へ移行する（ステップＳＴ４ａ−１０）。これにより、不具合モードが開放であり、開放の発生箇所が信号線ｎであることが特定される。
When there is a value of n in which the exclusive OR of b1n and b2n is not the logical value “1” (step ST4a-8; YES), the second
図９は、信号線が開放（オープン）している際の第２のデータ処理部の入力データを示す図であり、信号線１に開放が発生している場合を示している。なお、図９は、図８と同様に、出力バッファ０〜３及び入力バッファ０〜３が５Ｖ電源で、出力バッファ０〜３の出力インピーダンスが５０Ωであり、入力バッファ０〜３の入力インピーダンスが１ＫΩ（対グランド（ＧＮＤ）間）であり、入力バッファ０〜３の閾値が２．５Ｖである場合を示している。
FIG. 9 is a diagram illustrating input data of the second data processing unit when the signal line is opened (opened), and shows a case where the
図９に示す例では、データＢ２の信号線１に対応するビット値ｂ２１が論理値“１”であるべきところ、論理値“０”となっている。
このような場合においても、従来では、各データＢ１，Ｂ２が、その期待値（１０１０）、（０１０１）と等しいか否かで不具合の発生のみを判定するものであったため、不具合の箇所と内容を特定することができなかった。
In the example illustrated in FIG. 9, the bit value b21 corresponding to the
Even in such a case, conventionally, only the occurrence of a defect is determined based on whether each of the data B1 and B2 is equal to the expected values (1010) and (0101). Could not be identified.
これに対して、本発明では、ｂ１ｎとｂ２ｎとの排他的論理和が論理値“１”でないｎの値が存在するか否かを判定することにより、信号線の開放及びその発生箇所を特定することができる。つまり、２つの隣り合う信号線は、本来、相異なる論理値であるところ、信号線が開放して、図９のように同一の論理値になっていると推測することができる。図９では、上記の関係をｎ＝１が満たすので、不具合モードが開放であり、開放の発生箇所が信号線１であることが特定される。
On the other hand, in the present invention, by determining whether or not there is a value of n where the exclusive OR of b1n and b2n is not the logical value “1”, the signal line is opened and the occurrence location is specified. can do. That is, it can be estimated that two adjacent signal lines originally have different logical values, but the signal lines are opened and have the same logical value as shown in FIG. In FIG. 9, since n = 1 satisfies the above relationship, it is specified that the failure mode is open and the location where the open occurs is the
なお、この後、ＯＵＴＰＵＴ１，２と同様に、第２のデータ処理部７が、ＯＵＴＰＵＴ３＝Ｂ３、ＯＵＴＰＵＴ４＝Ｂ４を、この順で取り込んでいる場合、データＢ３の信号線１に対応するビット値ｂ３１が論理値“１”であるか否かを判定して、信号線１が論理値“０”となっていることを確認してから、信号線１が開放していると判断してもよい。
図９の例では、データＢ３（１１１１）の信号線１に対応するビット値ｂ３１が論理値“０”となっており、データＢ１，Ｂ２での診断結果と合わせて確実に信号線１の開放を特定することができる。
After this, as in the case of OUTPUT1 and OUTPUT2, when the second
In the example of FIG. 9, the bit value b31 corresponding to the
一方、ｂ１ｎとｂ２ｎとの排他的論理和が論理値“１”でないｎの値が存在しない場合（ステップＳＴ４ａ−８；ＮＯ）、第２のデータ処理部７は、起こり得ない不条理モードであると判断し、信号線ａを介してステータスを第１のデータ処理部３へ返す（ステップＳＴ４ａ−１１）。この後、第２のデータ処理部７は、不条理モードであるとして、メインルーチンの処理（図５のステップＳＴ５ａ）へ移行する（ステップＳＴ４ａ−１２）。これにより、信号線０〜３のハード的な不具合でなく、データ送信時のソフト的な誤りによる不条理モードが発生したものとして、再び自己診断を促す。
On the other hand, when there is no value of n in which the exclusive OR of b1n and b2n is not the logical value “1” (step ST4a-8; NO), the second
以上のように、この実施の形態１によれば、出力バッファ部４に接続する複数の信号線０〜３の電位を並列に設定して、隣接する信号線で交互に異なる論理値のパターンデータを、少なくとも互いに相補する相補データとして順次送信するとともに、複数の信号線０〜３を介して出力バッファ部４と接続する入力バッファ部６でパターンデータを順次受信し、パターンデータ間の信号線ごとの論理値又は信号線ごとの論理値の論理演算値から、複数の信号線０〜３における短絡又は開放の発生及びその発生箇所を判定する。
特に、送信側信号処理ブロック２から順次送信されるパターンデータが、論理値１から始まって隣接する信号線で交互に論理値１と論理値０が入れ替わるパターンデータ、及び論理値０から始まって隣接する信号線で交互に論理値１と論理値０が入れ替わるパターンデータであり、受信側信号処理ブロック５の第２のデータ処理部７が、順次受信したパターンデータの双方で隣接する信号線の論理値が同一である場合、当該信号線間が短絡していると判定し、パターンデータ間で対応する信号線の論理値を排他的論理和した値が論理値１でない場合、当該信号線が開放していると判定する。
このようにすることで、信号線における不具合の発生箇所と不具合モードとを精度良く特定することができる。
As described above, according to the first embodiment, the potentials of the plurality of
In particular, the pattern data sequentially transmitted from the
By doing in this way, it is possible to specify the occurrence location and failure mode of the signal line with high accuracy.
実施の形態２．
図１０は、この発明の実施の形態２による自己診断装置の構成を示すブロック図である。図１０において、実施の形態２における自己診断装置１Ａは、上記実施の形態１で図１を用いて説明した構成に加えて、信号線０〜３のそれぞれに抵抗９−０〜９−３の一端を接続し、他端をグランド（ＧＮＤ）に接続している。抵抗９−０〜９−３は、出力バッファ０〜３の出力インピーダンスに相当する値の抵抗である。なお、図１と同一符号を付した構成は同一又はそれに相当する機能を有するので説明を省略する。
FIG. 10 is a block diagram showing a configuration of a self-diagnosis device according to
出力バッファ０〜３の出力インピーダンスに相当する値の抵抗９−０〜９−３を設けることで、信号線同士の短絡によって入力バッファ０〜３における電圧の変化を大きくすることができる。例えば、入力バッファ０〜３及び出力バッファ０〜３が、５Ｖ電源で、入力インピーダンス及び出力インピーダンスが共に５０Ωである場合に、信号線同士が短絡すると、入力バッファ０〜３への入力電位は１．２５Ｖとなり、大きく電圧が低下する。これにより、隣接する信号線間にて短絡しているときは、２．５Vの閾値で確実にデータ“０”と判別できる。
By providing the resistors 9-0 to 9-3 having a value corresponding to the output impedance of the
以上のように、この実施の形態２によれば、信号線０〜３のそれぞれとグランド（ＧＮＤ）との間に、出力バッファ０〜３の出力インピーダンスに相当する値の抵抗９−０〜９−３を接続したので、信号線同士の短絡を容易に検知することができる。
As described above, according to the second embodiment, the resistors 9-0 to 9-9 having a value corresponding to the output impedance of the
実施の形態３．
図１１は、この発明の実施の形態３による自己診断装置の構成を示すブロック図である。図１１において、実施の形態３における自己診断装置１Ｂは、上記実施の形態２で図１０を用いて説明した構成に加えて、信号線０〜３と抵抗９−０〜９−３との間にスイッチ１０−０〜１０−３をそれぞれ接続している。スイッチ１０−０〜１０−３（以下、ＳＷ１０と適宜総称する）は、通常動作モードのときはオフ（開状態）として、入力バッファ０〜３の入力インピーダンスが高い状態となり、自己診断モードのときはオン（閉状態）となり、入力バッファ０〜３の入力インピーダンスが低い状態になるようにする。なお、図１及び図１０と同一符号を付した構成は同一又はそれに相当する機能を有するので説明を省略する。
FIG. 11 is a block diagram showing a configuration of a self-diagnosis apparatus according to
次に動作について説明する。
ここでは、第２のデータ処理部７による自己診断モードの処理を述べる。
図１２は、実施の形態３による第２のデータ処理部の自己診断モードにおける動作の流れを示すフローチャートであり、図５のステップＳＴ４ａの処理に相当する。
自己診断モードが指示されると、先ず、第２のデータ処理部７は、ＳＷ１０をオン（閉状態）とする（ステップＳＴ４ａ−０）。
続いて、上記実施の形態１と同様に、ステップＳＴ４ａ−１からステップＳＴ４ａ−３までの処理が完了し、信号線０〜３に不具合がないと判定すると、ＳＷ１０がオフ（開状態）とする（ステップＳＴ４ａ−３−１）。
この後、第２のデータ処理部７は、自己診断の結果が正常であるとして、メインルーチンの処理（図５のステップＳＴ５ａ）へ移行する（ステップＳＴ４ａ−４）。
Next, the operation will be described.
Here, the process of the self-diagnosis mode by the second
FIG. 12 is a flowchart showing an operation flow in the self-diagnosis mode of the second data processing unit according to the third embodiment, and corresponds to the process of step ST4a in FIG.
When the self-diagnosis mode is instructed, first, the second
Subsequently, as in the first embodiment, when the processing from step ST4a-1 to step ST4a-3 is completed and it is determined that the
Thereafter, the second
また、上記実施の形態１と同様に、ステップＳＴ４ａ−１、ステップＳＴ４ａ−２、ステップＳＴ４ａ−５及びステップＳＴ４ａ−６までの処理が完了し、信号線ｎと信号線ｎ＋１との間で短絡が発生している不具合があると判定すると、第２のデータ処理部７は、ＳＷ１０がオフ（開状態）とした上で（ステップＳＴ４ａ−６−１）、メインルーチンの処理（図５のステップＳＴ５ａ）へ戻る（ステップＳＴ４ａ−７）。これにより、不具合モードが短絡であり、短絡の発生箇所が信号線ｎと信号線ｎ＋１との間であることが特定される。
Similarly to the first embodiment, the processes up to step ST4a-1, step ST4a-2, step ST4a-5, and step ST4a-6 are completed, and a short circuit occurs between the signal line n and the signal
さらに、上記実施の形態１と同様に、ステップＳＴ４ａ−１、ステップＳＴ４ａ−２、ステップＳＴ４ａ−５、ステップＳＴ４ａ−８及びステップＳＴ４ａ−９までの処理が完了し、信号線ｎが、開放が発生している不具合があると判定すると、第２のデータ処理部７は、ＳＷ１０がオフ（開状態）とした上で（ステップＳＴ４ａ−９−１）、メインルーチンの処理（図５のステップＳＴ５ａ）へ戻る（ステップＳＴ４ａ−７）。これにより、不具合モードが開放であり、開放の発生箇所が信号線ｎであることが特定される。
Further, as in the first embodiment, the processes up to step ST4a-1, step ST4a-2, step ST4a-5, step ST4a-8 and step ST4a-9 are completed, and the signal line n is released. If it is determined that there is a malfunction, the second
さらに、上記実施の形態１と同様に、ステップＳＴ４ａ−１、ステップＳＴ４ａ−２、ステップＳＴ４ａ−５、ステップＳＴ４ａ−８及びステップＳＴ４ａ−１１までの処理が完了し、起こり得ない不条理モードになったと判定すると、第２のデータ処理部７は、ＳＷ１０はオフ（開状態）とした上で（ステップＳＴ４ａ−１１−１）、メインルーチンの処理（図５のステップＳＴ５ａ）へ戻る（ステップＳＴ４ａ−１２）。これにより、信号線０〜３のハード的な不具合でなく、データ送信時のソフト的な誤りによる不条理モードが発生したものとして、再び自己診断を促す。
Further, as in the first embodiment, the processing up to step ST4a-1, step ST4a-2, step ST4a-5, step ST4a-8 and step ST4a-11 is completed, and an absurd mode that cannot occur is entered. Upon determination, the second
以上のように、この実施の形態３によれば、信号線０〜３と抵抗９−０〜９−３との間にスイッチ１０−０〜１０−３をそれぞれ接続し、スイッチ１０−０〜１０−３を、通常動作モードではオフ（開状態）とし、自己診断モードでオン（閉状態）としたので、通常動作時はノイズに強い状態で使用することが可能で、同時に自己診断モードでは信号線同士の短絡を容易に検知でき、誤検知を防ぐことができる。
As described above, according to the third embodiment, the switches 10-0 to 10-3 are respectively connected between the
なお、上記実施の形態１〜３までに示した自己診断装置１〜１Ｂの機能を、信号線０〜３を有する電子機器に適用すれば、上記実施の形態１〜３までに示した自己診断機能を有する電子機器を実現することができる。
If the functions of the self-diagnosis devices 1-1B shown in the first to third embodiments are applied to an electronic device having
１，１Ａ，１Ｂ 自己診断装置、２ 送信側信号処理ブロック、３ 第１のデータ処理部、４ 出力バッファ部、５ 受信側信号処理ブロック、６ 入力バッファ部、７ 第２のデータ処理部、８ 命令入力部、９−０〜９−３ 抵抗、１０，１０−０〜１０−３ スイッチ（ＳＷ）。 1, 1A, 1B Self-diagnosis device, 2 transmitting side signal processing block, 3 first data processing unit, 4 output buffer unit, 5 receiving side signal processing block, 6 input buffer unit, 7 second data processing unit, 8 Command input unit, 9-0 to 9-3 resistor, 10, 10-0 to 10-3 switch (SW).
Claims (6)
前記複数の信号線を介して前記出力バッファ部と接続する入力バッファ部と、前記入力バッファ部で前記パターンデータを順次受信し、前記パターンデータ間の前記信号線ごとの論理値又は前記信号線ごとの論理値の論理演算値から、前記複数の信号線における短絡又は開放の発生及びその発生箇所を判定する受信側信号処理ブロックとを備えた自己診断装置。 The output buffer unit connected to a plurality of signal lines and the potentials of the plurality of signal lines connected to the output buffer unit are set in parallel, and pattern data having different logical values alternately between adjacent signal lines are at least mutually connected. A transmission side signal processing block having a first data processing unit for sequentially transmitting complementary data as complementary data;
An input buffer unit connected to the output buffer unit via the plurality of signal lines, and the pattern data is sequentially received by the input buffer unit, and a logical value for each signal line between the pattern data or for each signal line A self-diagnosis device comprising: a reception-side signal processing block that determines the occurrence of a short circuit or an open circuit in the plurality of signal lines and the location of the occurrence from the logical operation value of the logical values.
前記受信側信号処理ブロックの前記第２のデータ処理部は、順次受信した前記パターンデータの双方で隣接する信号線の論理値が同一である場合、当該信号線間が短絡していると判定し、前記パターンデータ間で対応する信号線の論理値を排他的論理和した値が論理値１でない場合、当該信号線が開放していると判定することを特徴とする請求項１記載の自己診断装置。 The pattern data sequentially transmitted from the transmission side signal processing block includes pattern data in which a logical value 1 and a logical value 0 are alternately switched on adjacent signal lines starting from a logical value 1, and adjacent signals starting from a logical value 0 Pattern data in which a logical value 1 and a logical value 0 are alternately switched by a line,
The second data processing unit of the reception-side signal processing block determines that the signal lines are short-circuited when the logical values of adjacent signal lines are the same in both of the sequentially received pattern data. 2. The self-diagnosis according to claim 1, wherein if the logical sum of the logical values of the corresponding signal lines between the pattern data is not the logical value 1, it is determined that the signal line is open. apparatus.
前記複数の信号線を介して前記出力バッファ部と接続する入力バッファ部で前記パターンデータを順次受信し、前記パターンデータ間の前記信号線ごとの論理値又は前記信号線ごとの論理値の論理演算値から、前記複数の信号線における短絡又は開放の発生及びその発生箇所を判定するステップとを備えた自己診断方法。 A step of setting each potential of a plurality of signal lines connected to the output buffer unit in parallel, and sequentially transmitting pattern data of different logic values alternately on adjacent signal lines as complementary data at least complementary to each other;
The pattern data is sequentially received by an input buffer unit connected to the output buffer unit via the plurality of signal lines, and a logical operation of the logical value for each signal line or the logical value for each signal line between the pattern data A self-diagnosis method comprising: determining from a value the occurrence of a short circuit or opening in the plurality of signal lines and the occurrence location thereof.
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| JP2016039348A (en) * | 2014-08-11 | 2016-03-22 | 富士通株式会社 | Semiconductor circuit device and semiconductor circuit device testing method |
| JP2017050585A (en) * | 2015-08-31 | 2017-03-09 | 日立金属株式会社 | Signal detection device |
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Cited By (5)
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|---|---|---|---|---|
| KR20140031723A (en) * | 2012-09-05 | 2014-03-13 | 삼성전자주식회사 | Electronic device having a self diagnose function and a self diagnose method using the same |
| US10037256B2 (en) | 2012-09-05 | 2018-07-31 | Samsung Electronics Co., Ltd. | Electronic device having self diagnosis function and self diagnosis method using the same |
| KR101953117B1 (en) * | 2012-09-05 | 2019-05-22 | 삼성전자 주식회사 | electronic device having a self diagnose function and a self diagnose method using the same |
| JP2016039348A (en) * | 2014-08-11 | 2016-03-22 | 富士通株式会社 | Semiconductor circuit device and semiconductor circuit device testing method |
| JP2017050585A (en) * | 2015-08-31 | 2017-03-09 | 日立金属株式会社 | Signal detection device |
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