JP2011210778A - Thin film transistor substrate - Google Patents
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Abstract
Description
本発明は、薄膜トランジスタ基板に関し、さらに詳しくは、表示装置に適用可能で電極パターンを目立たなくした透明な薄膜トランジスタ基板に関する。 The present invention relates to a thin film transistor substrate, and more particularly to a transparent thin film transistor substrate that can be applied to a display device and has an inconspicuous electrode pattern.
薄膜トランジスタ(TFT)を搭載する薄膜トランジスタ基板は、液晶ディスプレイや有機ELディスプレイ等の表示装置用の駆動素子基板として用いられている。薄膜トランジスタには、逆スタガ型(ボトムゲート)や順スタガ型(トップゲート)等の構造形態があり、また、薄膜トランジスタを構成する半導体膜としては、アモルファスシリコン半導体膜やポリシリコン半導体膜が一般的に適用されている。しかし、アモルファスシリコン半導体膜は、特性が安定しているものの移動度が小さく、一方、ポリシリコン半導体膜は、移動度が高いものの高温(例えば600℃以上)の熱処理工程を必要とする。 A thin film transistor substrate on which a thin film transistor (TFT) is mounted is used as a drive element substrate for a display device such as a liquid crystal display or an organic EL display. Thin film transistors include structural forms such as an inverted staggered type (bottom gate) and a forward staggered type (top gate), and an amorphous silicon semiconductor film or a polysilicon semiconductor film is generally used as a semiconductor film constituting the thin film transistor. Has been applied. However, although the amorphous silicon semiconductor film has stable characteristics but has low mobility, the polysilicon semiconductor film requires high temperature (for example, 600 ° C. or higher) heat treatment process although it has high mobility.
近年、酸化物半導体膜を用いた薄膜トランジスタの研究が活発に行われている。特許文献1では、In、Ga、Znからなる酸化物(「IGZO」と略す。)の多結晶薄膜をTFTの半導体膜に用いた例が提案され、非特許文献1と特許文献2では、IGZOの非晶質薄膜をTFTの半導体膜に用いた例が提案されている。これらのIGZOを半導体膜に用いたTFTは、室温での成膜が可能であり、プラスチック基板等の非耐熱性基板にダメージを与えることなく形成が可能であるとされている。
In recent years, research on thin film transistors using oxide semiconductor films has been actively conducted.
前記したIGZO系の酸化物半導体は、低温で形成される非晶質材料にもかかわらず、比較的高い移動度を有するため、近年注目されている。また、IGZO系の酸化物半導体は可視光に対する透過率が高い透明材料であるとともに、ITO等の従来公知の透明導電材料をゲート電極やソース・ドレイン電極とした場合であっても良好な電気的な接触特性が得られることから、透明材料のみを用いた透明TFTが検討されている。 The above-described IGZO-based oxide semiconductor has attracted attention in recent years because it has a relatively high mobility in spite of an amorphous material formed at a low temperature. In addition, IGZO-based oxide semiconductors are transparent materials with high transmittance to visible light, and even when a conventionally known transparent conductive material such as ITO is used as a gate electrode or a source / drain electrode, it has good electrical characteristics. Since transparent contact characteristics can be obtained, a transparent TFT using only a transparent material has been studied.
しかし、透明材料を組み合わせて実際に透明TFTを構成した場合、各構成要素の屈折率が異なるために反射率の異なる領域が生じ、場所によって高い界面反射を生じる。その結果、せっかく透明材料を組み合わせてTFTを構成しても、反射によってパターンが目立ってしまうという問題がある。この問題は、特に液晶ディスプレイや有機ELディスプレイ等の表示装置では、視認性を低下させ、トータル性能を悪化させる要因となる。この場合における反射の原因は、電極の屈折率と、基材又はゲート絶縁層との屈折率の違いによる界面反射である。特許文献3では、この界面反射を防ぐために、その界面に、反射防止層として中間的な屈折率を持つ層を入れることを提案している。すなわち、特許文献3には、透明TFTの光透過率を高める目的で、(1)基板と酸化物半導体層との間に両層の屈折率の中間となる透明層を入れてより透明性を高めた例、及び、(2)基板とゲート絶縁層との間の酸化物半導体材料からなるチャネル層の屈折率を、基板の屈折率からゲート絶縁層の屈折率まで膜厚方向に連続的又はステップ状に変化させて透明性を高めた例、が提案されている。
However, when a transparent TFT is actually configured by combining transparent materials, regions having different reflectivities are generated because the refractive indexes of the respective constituent elements are different, and high interface reflection occurs depending on the location. As a result, there is a problem that even if a TFT is configured by combining transparent materials, the pattern becomes conspicuous due to reflection. This problem is a factor that lowers the visibility and deteriorates the total performance, particularly in a display device such as a liquid crystal display or an organic EL display. The cause of reflection in this case is interface reflection due to the difference in refractive index between the electrode and the refractive index of the substrate or the gate insulating layer.
しかしながら、特許文献3の図1及び図2に記載の発明は、チャネル層とゲート絶縁層とが積層されている部分では十分な透過率が確保されるが、例えば電極が形成されている部分のように層構成が違う部分では、界面での反射が生じてしまう。その場合、その電極パターンに応じた反射模様が観察されることとなる。透明性に関し、単純に透過率を高めて光の利用効率を向上させる場合は界面反射に基づいた反射模様は特に問題とならない。しかし、液晶ディスプレイや有機ELディスプレイ等の表示装置においては、上記した電極パターンの反射模様等が問題となる。
However, in the invention described in FIG. 1 and FIG. 2 of
また、特許文献3に記載の特定の屈折率からなる透明層や屈折率を傾斜させてなるチャネル層を、屈折率の異なる界面全てに選択的に設けるのは、製造上困難であり現実的でない。
In addition, it is difficult to manufacture and it is not practical to selectively provide a transparent layer having a specific refractive index described in
本発明は、上記課題を解決するためになされたものであって、その目的は、表示装置に適用可能で、電極パターン等の反射模様が目立たない透明な薄膜トランジスタ基板を提供することにある。 The present invention has been made to solve the above problems, and an object of the present invention is to provide a transparent thin film transistor substrate that can be applied to a display device and in which a reflection pattern such as an electrode pattern is not conspicuous.
上記課題を解決するための本発明に係る薄膜トランジスタ基板は、透明基材上に、透明導電材料からなるゲート電極、ソース電極及びドレイン電極と、透明半導体材料からなる半導体膜と、透明絶縁材料からなるゲート絶縁膜とで少なくとも構成された薄膜トランジスタを有する薄膜トランジスタ基板であって、前記各電極及び前記半導体膜と前記ゲート絶縁膜との可視光領域における屈折率差(平均値)が、0.1以下であることを特徴とする。 A thin film transistor substrate according to the present invention for solving the above-described problems comprises a gate electrode, a source electrode and a drain electrode made of a transparent conductive material, a semiconductor film made of a transparent semiconductor material, and a transparent insulating material on a transparent base material. A thin film transistor substrate having a thin film transistor composed of at least a gate insulating film, wherein a refractive index difference (average value) in a visible light region of each electrode, the semiconductor film, and the gate insulating film is 0.1 or less It is characterized by being.
この発明によれば、各電極とゲート絶縁膜との可視光領域における屈折率差(平均値)、及び、半導体膜とゲート絶縁膜との可視光領域における屈折率差(平均値)、がいずれも0.1以下であるので、界面反射が起こりにくい。そのため、例えば表示装置の駆動素子として適用した場合において、層構成が異なる面内の各部での層間の界面反射を極力小さくして反射模様を視認しにくくした透明薄膜トランジスタ基板とすることができ、その結果、反射模様が視認されない、滑らかで高品位な表示を実現することが可能となる。 According to this invention, the refractive index difference (average value) in the visible light region between each electrode and the gate insulating film and the refractive index difference (average value) in the visible light region between the semiconductor film and the gate insulating film are any. Is less than 0.1, interface reflection is unlikely to occur. Therefore, for example, when applied as a drive element of a display device, it is possible to provide a transparent thin film transistor substrate in which the reflection at the reflection pattern is difficult to visually recognize by minimizing the interfacial reflection between the layers in each of the portions having different layer configurations. As a result, it is possible to realize a smooth and high-quality display in which the reflective pattern is not visually recognized.
本発明に係る薄膜トランジスタ基板において、前記透明半導体材料が、InGaZnO系半導体材料である。 In the thin film transistor substrate according to the present invention, the transparent semiconductor material is an InGaZnO-based semiconductor material.
この発明によれば、InGaZnO系半導体材料を適用した酸化物半導体膜は、透明性に優れると共に、その酸化物半導体膜をゲート絶縁膜の上に設けた逆スタガ型TFT及びゲート絶縁膜の下に設けた順スタガ型TFTのいずれの場合であっても必要十分な移動度を持つ回路素子として十分に機能するので、液晶ディスプレイや有機ELディスプレイ等の表示装置の駆動素子として多方面に応用できる。また、酸化物系の透明導電材料からなる電極とのコンタクト特性も問題がないので、全体として透明なTFTを構成する上で有利である。また、屈折率が約2.0前後であり、その酸化物系の透明導電材料の屈折率とほぼ同じであるので、電極との界面での反射が生じないという利点もある。また、ゲート絶縁膜との屈折率差が0.1以下であるので、ゲート絶縁膜との界面での反射が生じない。 According to the present invention, an oxide semiconductor film to which an InGaZnO-based semiconductor material is applied is excellent in transparency, and is provided under the inverted stagger type TFT in which the oxide semiconductor film is provided on the gate insulating film and the gate insulating film. In any of the provided staggered TFTs, it functions sufficiently as a circuit element having necessary and sufficient mobility, and can be applied in various fields as a driving element for a display device such as a liquid crystal display or an organic EL display. In addition, since there is no problem in contact characteristics with an electrode made of an oxide-based transparent conductive material, it is advantageous in constructing a transparent TFT as a whole. Further, since the refractive index is about 2.0, which is almost the same as the refractive index of the oxide-based transparent conductive material, there is an advantage that reflection at the interface with the electrode does not occur. Further, since the refractive index difference with the gate insulating film is 0.1 or less, reflection at the interface with the gate insulating film does not occur.
本発明に係る薄膜トランジスタ基板において、前記透明導電材料が、インジウム錫オキサイド、インジウム亜鉛オキサイド、酸化スズ及び酸化亜鉛から選ばれる。 In the thin film transistor substrate according to the present invention, the transparent conductive material is selected from indium tin oxide, indium zinc oxide, tin oxide, and zinc oxide.
この発明によれば、上記各透明導電材料を適用した各電極(ゲート電極、ソース電極及びドレイン電極)は、透明性に優れると共に、屈折率が約2.0前後であるので、屈折率差が0.1以下であるゲート絶縁膜との界面での反射が生じない。また、上記InGaZnO系半導体材料を適用した酸化物半導体膜とのコンタクト特性も問題がなく、且つその屈折率とほぼ同じで電極との界面での反射が生じないという利点もある。 According to the present invention, each electrode (gate electrode, source electrode and drain electrode) to which each of the above transparent conductive materials is applied is excellent in transparency and has a refractive index of about 2.0. No reflection occurs at the interface with the gate insulating film which is 0.1 or less. In addition, there is no problem in contact characteristics with an oxide semiconductor film to which the above InGaZnO-based semiconductor material is applied, and there is an advantage that reflection at the interface with the electrode does not occur because the refractive index is almost the same.
本発明に係る薄膜トランジスタ基板において、前記ゲート絶縁膜の屈折率が、1.85〜2.05の範囲内である。 In the thin film transistor substrate according to the present invention, the gate insulating film has a refractive index in the range of 1.85 to 2.05.
透明導電材料の屈折率は通常約2.0前後であり、透明半導体材料の屈折率は通常約2.0前後あるので、上記範囲の屈折率を持つゲート絶縁膜を適用することにより、例えば表示装置の駆動素子として適用した場合において、層構成が異なる面内の各部での層間の界面反射を極力小さくして反射模様を視認しにくくした透明薄膜トランジスタ基板とすることができる。 The refractive index of the transparent conductive material is usually around 2.0, and the refractive index of the transparent semiconductor material is usually around 2.0. By applying a gate insulating film having a refractive index in the above range, for example, display When applied as a driving element of an apparatus, a transparent thin film transistor substrate can be obtained in which reflection at a reflection pattern is difficult to visually recognize by minimizing interfacial reflection between layers in different parts of a layer structure.
以上のように、本発明は、薄膜トランジスタ基板を構成する各材料の屈折率を制御することで、層構成が異なる面内の各部での反射を同程度にしたものであり、その結果、パターンの視認性を低くし、高品位なディスプレイを実現したものである。具体的には、(1)いずれも酸化物系材料であり且つ屈折率が共に2.0前後という近い値を持つInGaZnO系等の酸化物半導体材料と酸化物系の透明導電材料とを適用すること、及び、(2)ゲート絶縁膜に対して、従来用いられている酸化シリコンではなく、屈折率差が酸化物半導体及び各電極と同程度(0.1以内)の材料を適用することによって、例えば表示装置の駆動素子として適用した場合において、層構成が異なる面内の各部での層間の界面反射の分布を極力小さくし、従来の電極パターン等に見られる反射模様を視認しにくくしたものである。なお、こうした構成を有する限り、本発明に係る薄膜トランジスタ基板を構成する薄膜トランジスタは、逆スタガ型であっても順スタガ型であってもよい。 As described above, the present invention controls the refractive index of each material constituting the thin film transistor substrate so that the reflection at each part in the plane having a different layer structure is made the same level. The visibility is lowered and a high-quality display is realized. Specifically, (1) both are oxide-based materials, and an oxide semiconductor material such as an InGaZnO-based material having an index of refraction of approximately 2.0 and an oxide-based transparent conductive material are applied. (2) By applying a material having a refractive index difference similar to that of the oxide semiconductor and each electrode (within 0.1) to the gate insulating film instead of the conventionally used silicon oxide For example, when applied as a driving element of a display device, the distribution of interfacial reflection between layers in different parts of the layer structure is made as small as possible, making it difficult to see the reflection pattern seen in conventional electrode patterns, etc. It is. In addition, as long as it has such a structure, the thin film transistor which constitutes the thin film transistor substrate according to the present invention may be an inverted staggered type or a forward staggered type.
本発明に係る薄膜トランジスタ基板によれば、界面反射が起こりにくいので、例えば表示装置の駆動素子として適用した場合において、層構成が異なる面内の各部での層間の界面反射を極力小さくして反射模様を視認しにくくした透明薄膜トランジスタ基板とすることができ、その結果、反射模様が視認されない、滑らかで高品位な表示を実現することが可能となる。 According to the thin film transistor substrate according to the present invention, interface reflection is unlikely to occur. Therefore, when applied as a driving element of a display device, for example, a reflection pattern is formed by minimizing interface reflection between layers in different parts of a layer structure. As a result, it is possible to realize a smooth and high-quality display in which the reflective pattern is not visually recognized.
以下に、本発明に係る薄膜トランジスタ基板について、図面を参照して詳しく説明する。なお、本発明は、その技術的特徴を有すれば種々の変形が可能であり、以下に具体的に示す実施形態に限定されるものではない。 Hereinafter, a thin film transistor substrate according to the present invention will be described in detail with reference to the drawings. The present invention can be modified in various ways as long as it has the technical features, and is not limited to the embodiments specifically shown below.
[基本構成]
本発明に係る薄膜トランジスタ基板10(10A,10B,10C)は、図1〜図4に示すように、透明基材1上に、透明導電材料からなるゲート電極2、ソース電極5s及びドレイン電極5dと、透明半導体材料からなる半導体膜4と、透明絶縁材料からなるゲート絶縁膜3とで少なくとも構成された薄膜トランジスタ(以下「TFT」という。)を有する。TFT基板10を構成するTFTは、逆スタガ型(図1、図2及び図4参照)でも順スタガ型(図3参照)でもよい。
[Basic configuration]
The thin film transistor substrate 10 (10A, 10B, 10C) according to the present invention includes a
本発明では、各電極(ゲート電極2、ソース電極5s及びドレイン電極5d。以下同じ。)それぞれとゲート絶縁膜3との可視光領域における屈折率差(平均値)が0.1以下であること、及び、半導体膜4とゲート絶縁膜3との可視光領域における屈折率差(平均値)が0.1以下であることに特徴がある。このように構成することにより、層構成が異なる面内の各部において、層間の界面反射を極力小さくすることができる。その結果、この薄膜トランジスタ基板10を、透明性が要求される表示装置の駆動素子として適用した場合において、反射模様が視認されない、滑らかで高品位な表示を実現することが可能となる。
In the present invention, the refractive index difference (average value) in the visible light region between each electrode (the
ここで、「面内」とは、In−plane(インプレーン:透明基材1の面に平行な方向)をいい、透明基材面の2次元方向のことであり、図2に示すX方向やY方向を指す(図1ではX方向のみ表示)。「可視光領域」とは、波長400〜700nmを言うが、屈折率(平均値)の対比は波長633nmで行った。屈折率差は、測定数n=3の平均値で評価した。なお、各構成要素(各電極、ゲート絶縁膜、半導体膜等)を「透明」と表記する要件は、波長400〜700nmの可視光領域において、各構成要素の透過率が界面での反射の要素を除いて、約80%以上である場合をいう。 Here, “in-plane” means In-plane (in-plane: a direction parallel to the surface of the transparent substrate 1), which is a two-dimensional direction of the transparent substrate surface, and is the X direction shown in FIG. Or the Y direction (only the X direction is displayed in FIG. 1). The “visible light region” refers to a wavelength of 400 to 700 nm, and the refractive index (average value) is compared at a wavelength of 633 nm. The refractive index difference was evaluated by the average value of the number of measurements n = 3. Note that the requirement that each component (each electrode, gate insulating film, semiconductor film, etc.) is expressed as “transparent” is that the transmittance of each component is an element of reflection at the interface in the visible light region of wavelength 400 to 700 nm. Except for, it is about 80% or more.
(形態例)
次に、図1、図3及び図4に示すTFT基板10A〜10Cの形態について説明する。
(Example)
Next, the form of the
図1に示すTFT基板10Aは、逆スタガ型のTFTを透明基材1上に設けたものであって、透明基材1と、透明基材1上に所定のパターンで形成されたゲート電極2と、ゲート電極2を覆うように形成されたゲート絶縁膜3と、ゲート絶縁膜3上であってゲート電極2の直上に所定のパターンで形成された半導体膜4と、半導体膜4上の中央部を開けて離間してパターン形成されたソース電極5s及びドレイン電極5dと、を少なくとも有している。
A
図3に示すTFT基板10Bは、順スタガ型のTFTを透明基材1上に設けたものであって、透明基材1と、透明基材2上に所定領域(チャネル領域となる部分。)を開けて離間してパターン形成されたソース電極5s及びドレイン電極5dと、ソース電極5s及びドレイン電極5dの間の所定領域を埋めると共に両電極5s,5dを跨ぐように所定のパターンで形成された半導体膜4と、半導体膜4、ソース電極5s及びドレイン電極5dそれぞれの上にそれらを覆うように形成されたゲート絶縁膜3と、ゲート絶縁膜3上に所定のパターンで形成されたゲート電極2と、を少なくとも有している。
A
図4に示すTFT基板10Cは、図1に示す逆スタガ型のTFTにパッシベーション膜6が更に加わったものを透明基材1上に設けたものであって、透明基材1と、透明基材1上に所定のパターンで形成されたゲート電極2と、ゲート電極2を覆うように形成されたゲート絶縁膜3と、ゲート絶縁膜3上であってゲート電極2の直上に所定のパターンで形成された半導体膜4と、半導体膜4の電極接続部7,7にコンタクトホール8,8を有するパッシベーション膜6と、ソース電極接続部7に接続するソース電極5s及びドレイン電極接続部7に接続するドレイン電極5dとで少なくとも構成されている。
A TFT substrate 10C shown in FIG. 4 is obtained by providing on a transparent substrate 1 a material obtained by further adding a passivation film 6 to the inverted staggered TFT shown in FIG. A
(層間の屈折率差)
図1は逆スタガ型TFT基板10Aを示している。図1中の符号について、IN1は透明基材1とゲート電極2との界面であり、IN2はゲート電極2とゲート絶縁膜3との界面であり、IN3は透明基材1とゲート絶縁膜3との界面であり、IN4はゲート絶縁膜3と半導体膜4との界面であり、IN5はゲート絶縁膜3とソース・ドレイン電極5s,5dとの界面であり、IN6は半導体膜4とソース・ドレイン電極5s,5dとの界面であり、IN7は半導体膜4と空気との界面であり、IN8はソース・ドレイン電極5s,5dと空気との界面であり、IN9はゲート絶縁膜3と空気との界面である。本発明に係る逆スタガ型TFT基板10Aでは、各電極(ゲート電極2、ソース電極5s及びドレイン電極5d)それぞれとゲート絶縁膜3との可視光領域における屈折率差(平均値)が0.1以下であり、且つ、半導体膜4とゲート絶縁膜3との可視光領域における屈折率差(平均値)が0.1以下であるので、層構成が異なる面内の各部において、上記IN2,IN4〜IN6の界面反射を極力小さくすることができる。
(Difference in refractive index between layers)
FIG. 1 shows an inverted stagger
なお、透明基材1とゲート電極2とのIN1界面と、透明基材1とゲート絶縁膜3とのIN3界面は屈折率差が0.1を超え、さらに、半導体膜4と空気とのIN7界面と、ソース・ドレイン電極5s,5dと空気とのIN8界面も屈折率差が0.1を超えるが、それらの各界面はTFT基板10Aの面内方向で重複することなく、一様に、全面に設けられている。その結果、図2に示すゲート線11(ゲート電極2と同時に同一材料で設けられる。)及びデータ線12(ソース・ドレイン電極5s,5dと同時に同一材料で設けられる。)及び画素電極13(ソース・ドレイン電極5s,5dと同時に同一材料で設けられる。)が設けられた場合であっても、目立つ反射模様が生じない。
Note that the difference in refractive index between the IN1 interface between the
図3は順スタガ型TFT基板10Bを示している。図3中の符号について、IN11は透明基材1とソース・ドレイン電極5s,5dとの界面であり、IN12は透明基材1と半導体膜4との界面であり、IN13は透明基材1とゲート絶縁膜3との界面であり、IN14は、ソース・ドレイン電極5s,5dと半導体膜4との界面であり、IN15はソース・ドレイン電極5s,5dとゲート絶縁膜3との界面であり、IN16は半導体膜4とゲート絶縁膜3との界面であり、IN17はゲート絶縁膜3とゲート電極2との界面であり、IN18はゲート電極2と空気との界面であり、IN19はゲート絶縁膜3と空気との界面である。本発明に係る順スタガ型TFT基板10Bも上記同様、各電極(ゲート電極2、ソース電極5s及びドレイン電極5d)それぞれとゲート絶縁膜3との可視光領域における屈折率差(平均値)が0.1以下であり、且つ、半導体膜4とゲート絶縁膜3との可視光領域における屈折率差(平均値)が0.1以下であるので、層構成が異なる面内の各部において、上記IN14〜IN17の界面反射を極力小さくすることができる。
FIG. 3 shows a forward stagger type TFT substrate 10B. 3, IN11 is an interface between the
なお、IN11〜IN14の界面は屈折率差が0.1を超え、さらに、IN18とIN19の界面も屈折率差が0.1を超えるが、それらの各界面はTFT基板10Bの面内方向で重複することなく、一様に、全面に設けられている。その結果、目立つ反射模様が生じない。
The interface between IN11 to IN14 has a refractive index difference exceeding 0.1, and the interface between IN18 and IN19 also has a refractive index difference exceeding 0.1. These interfaces are in the in-plane direction of the
図4は、パッシベーション膜6を有した逆スタガ型TFT基板10Cを示している。図4中の符号について、上記図1で共通する符号は同じである。IN21はゲート絶縁膜3とパッシベーション膜6との界面であり、IN22は半導体膜4とパッシベーション膜6との界面であり、IN23は半導体膜4とソース・ドレイン電極5s,5dとの界面であり、IN24はパッシベーション膜6とソース・ドレイン電極5s,5dとの界面であり、IN25はパッシベーション膜6と空気との界面である。本発明に係る逆スタガ型TFT基板10Cも上記同様、各電極(ゲート電極2、ソース電極5s及びドレイン電極5d)それぞれとゲート絶縁膜3との可視光領域における屈折率差(平均値)が0.1以下であり、且つ、半導体膜4とゲート絶縁膜3との可視光領域における屈折率差(平均値)が0.1以下であるので、層構成が異なる面内の各部において、上記IN2,IN4,IN23の界面反射を極力小さくすることができる。
FIG. 4 shows an inverted staggered TFT substrate 10 </ b> C having a passivation film 6. 4 are the same as those in FIG. IN21 is an interface between the
なお、IN1とIN3の各界面は屈折率差が0.1を超えるが、それらの各界面はTFT基板10Cの面内方向で重複することなく、一様に、全面に設けられているので、目立つ反射模様が生じない。また、パッシベーション膜6との界面である、IN21,IN22,IN24も、屈折率差が0.1であり、界面反射を極力小さくすることができる。IN25とIN8は空気との界面で屈折率差が0.1を大きく超えるが、全面に渡って同じ屈折率差の界面が形成されているため、パターンを認識することなく、高い視認性を確保できる。なお、こうした状態となって高い視認性が確保できるためには、パッシベーション膜6の屈折率がゲート絶縁膜3の屈折率と同じ条件(屈折率差が0.1以下)であればよい。 In addition, although the refractive index difference of each interface between IN1 and IN3 exceeds 0.1, these interfaces are uniformly provided on the entire surface without overlapping in the in-plane direction of the TFT substrate 10C. A conspicuous reflection pattern does not occur. Further, IN21, IN22, and IN24 that are interfaces with the passivation film 6 also have a refractive index difference of 0.1, and interface reflection can be minimized. Although the refractive index difference between IN25 and IN8 greatly exceeds 0.1 at the interface with air, high visibility is ensured without recognizing the pattern because the interface with the same refractive index difference is formed over the entire surface. it can. In order to ensure high visibility in such a state, it is sufficient that the refractive index of the passivation film 6 is the same as the refractive index of the gate insulating film 3 (refractive index difference is 0.1 or less).
一方、図5に示す従来のTFT基板100の構成は、上記した図1に示すTFT基板10Aと同じであるが、ゲート絶縁膜103は屈折率が1.45のSiO2膜であるので、各電極(ゲート電極102、ソース電極105s及びドレイン電極105d)それぞれとゲート絶縁膜103との可視光領域における屈折率差(平均値)が0.1を超えたものとなっており、且つ、半導体膜104とゲート絶縁膜103との可視光領域における屈折率差(平均値)も0.1を超えたものとなっている。その結果、層構成が異なる面内の各部において、特に、IN1とIN3との屈折率差が異なり、面内方向で一様になっていない。また、ゲート電極102の上下界面であるIN1,IN2で界面反射が生じる。その結果、そのゲート電極102が透明基材1に接触する界面と、ゲート電極102がゲート絶縁膜103に接触する界面とで生じる反射によって、パターン状の反射模様が目立つものとなる。
On the other hand, the configuration of the
このように、本発明では、TFTを構成する各要素の屈折率が約2.0前後であり、しかも各電極2,5s,5d及び半導体膜4とゲート絶縁膜3との屈折率差が0.1以下である。そのため、TFTの各構成要素と透明基材1との界面(IN1,IN3)が主な屈折率差を持つ界面となるが、本発明では、その界面での屈折率差をTFT基板10の全面で一様なものとしている。その結果、その界面での反射は、TFT基板10の全面で同程度に起こるので、全体として反射模様が生じないものとなる。
Thus, in the present invention, the refractive index of each element constituting the TFT is about 2.0, and the refractive index difference between each of the
なお、本発明のTFT基板10を液晶ディスプレイや有機ELディスプレイ等に適用した場合、液晶層や有機EL層の屈折率は約1.5前後である。本発明のTFT基板10と液晶層又は有機EL層との界面で生じる反射は、その液晶層や有機EL層の表示によって目立たないために問題になることはないが、本発明は、液晶層や有機EL層が設けられていないTFTの回路部分や配線部分が反射して起こる不具合を防ぐことができる。 When the TFT substrate 10 of the present invention is applied to a liquid crystal display or an organic EL display, the refractive index of the liquid crystal layer or the organic EL layer is about 1.5. The reflection generated at the interface between the TFT substrate 10 of the present invention and the liquid crystal layer or the organic EL layer is not noticeable due to the display of the liquid crystal layer or the organic EL layer, but the present invention does not cause a problem. It is possible to prevent problems caused by reflection of a circuit portion or a wiring portion of a TFT not provided with an organic EL layer.
[各構成要素]
以下、本発明に係るTFT基板10の構成要素について順次説明する。
[Each component]
Hereinafter, components of the TFT substrate 10 according to the present invention will be sequentially described.
(透明基材)
透明基材1は、TFTをその上に搭載して本発明に係るTFT基板10とするためのものである。透明基材1の種類や構造は特に限定されるものではなく、用途に応じてフレキシブルな材質や硬質な材質等が選択される。具体的に用いることができる材料としては、例えば、ガラス、石英、ポリエチレン、ポリプロピレン、ポリエチレンテレフタレート、ポリメタクリレート、ポリメチルメタクリレート、ポリメチルアクリレート、ポリエステル、ポリカーボネート等を挙げることができる。通常は、透明導電材料であるITO付きガラス基板やITO付きプラスチック基板等が好ましく用いられる。
(Transparent substrate)
The
ガラス基材の屈折率は、ガラスの種類によって異なるが、通常、1.45〜1.85である。また、プラスチック基材の屈折率もプラスチックの種類によって異なるが、通常、1.40〜1.70である。これらの屈折率は、エリプソメトリーを用い、波長633nmで測定した値の平均値で表したものである。特に本発明では、ガラス基材の場合には、波長633nmでの屈折率の平均値が1.46〜1.58のものが好ましく、プラスチック基材の場合には、波長633nmでの屈折率の平均値が1.40〜1.65のものが好ましい。より具体的には、ガラス基材については、波長633nmでの屈折率が1.50〜1.51のアルミノシリケートガラス等が好ましく、プラスチック基材については、波長633nmでの屈折率が1.60〜1.63のPET等が好ましい。こうした屈折率を持つガラス基材やプラスチック基材は、市販品の中から選ぶことができる。 Although the refractive index of a glass base material changes with kinds of glass, it is 1.45-1.85 normally. Moreover, although the refractive index of a plastic base material also changes with kinds of plastic, it is 1.40-1.70 normally. These refractive indexes are represented by an average value of values measured at a wavelength of 633 nm using ellipsometry. Particularly in the present invention, in the case of a glass substrate, the average value of the refractive index at a wavelength of 633 nm is preferably 1.46 to 1.58, and in the case of a plastic substrate, the refractive index at a wavelength of 633 nm is preferred. Those having an average value of 1.40 to 1.65 are preferred. More specifically, the glass substrate is preferably an aluminosilicate glass having a refractive index of 1.50 to 1.51 at a wavelength of 633 nm, and the plastic substrate has a refractive index of 1.60 at a wavelength of 633 nm. PET of ˜1.63 is preferred. A glass substrate or plastic substrate having such a refractive index can be selected from commercially available products.
透明基材1の厚さは、得られるTFT基板10にフレキシブル性を持たせるか否かによっても異なり、特に限定されないが、例えば液晶表示装置や有機EL装置に用いるフレキシブル性のTFT基板10とする場合には、厚さ5〜300μmのプラスチック基材が好ましく用いられる。一方、特にフレキシブル性が不要の場合には、厚さ100〜3000μmのガラス基材又はプラスチック基材が好ましく用いられる。また、透明基材1の形状も特に限定されず、用途に応じて、パネル状、チップ状、カード状、ディスク状等を挙げることができる。なお、枚葉状又は連続状の透明基材1上にTFTを形成した後に個々のパネル状、チップ状、カード状、ディスク状に分断加工してもよい。
The thickness of the
(ゲート電極)
ゲート電極2は、図1及び図4の逆スタガ型TFTにおいては透明基材1上に所定のパターンで設けられ、図3の順スタガ型TFTにおいては半導体膜4の上方であってゲート絶縁膜3上に所定のパターンで設けられる。本発明では、ゲート電極2として、透明導電材料からなる透明電極とする。その透明導電材料としては、例えば、ITO(インジウム錫オキサイド)、酸化インジウム、IZO(インジウム亜鉛オキサイド)、SnO2、ZnO等の酸化物透明導電材料が用いられる。なお、透明で且つ所望の導電性を有するものであれば、ポリアニリン、ポリアセチレン、ポリアルキルチオフェン誘導体、ポリシラン誘導体のような透明な導電性高分子等であってもよい。
(Gate electrode)
The
ゲート電極2の屈折率は、透明導電材料の種類によって異なるが、通常、1.90〜2.0である。前記同様、屈折率は、エリプソメトリーを用い、波長633nmで測定した値の平均値で表したものである。特に本発明では、波長633nmでの屈折率の平均値が1.93〜1.98のものが好ましい。より具体的には、波長633nmでの屈折率が1.95〜1.96のITO、波長633nmでの屈折率が1.96〜1.97のZnO、波長633nmでの屈折率が1.93〜1.95のSnO2が特に好ましい。こうした屈折率の範囲は、ゲート電極2の形成時における成膜条件(例えば、スパッタ成膜時のガス雰囲気の酸素分圧等)によって調整できる。
The refractive index of the
ゲート電極2の形成は、ゲート電極材料である透明導電材料の種類や透明基材1の耐熱性に応じた成膜手段とパターニング手段が適用される。本発明では、酸化物の透明導電材料でゲート電極2を形成するので、成膜手段としてスパッタリング法や各種CVD法等を適用し、パターニング手段としてフォトリソグラフィを適用する。なお、プラスチック基板等の非耐熱性の透明基材1を適用することにより低温成膜が要求される場合には、成膜手段として低温成膜可能なスパッタリング法やプラズマCVD法を適用する。また、導電性高分子でゲート電極2を形成する場合には、成膜手段として真空蒸着法やパターン印刷法等を適用し、パターニング手段としてフォトリソグラフィを適用する。
The
ゲート電極2の形成工程時には、図2に示すように、ゲート線21のパターン形成や、そのゲート線21からゲート電極2までの間の配線等を、ゲート電極2と同一材料で同時にパターン形成できる。ゲート電極2の厚さ、及び、ゲート電極2の形成時に同時に形成する配線の厚さは、許容できる配線幅と、適用する透明導電材料の抵抗値とを考慮して設定される。その厚さは、通常、0.1〜0.3μm程度である。
At the time of forming the
(ゲート絶縁膜)
ゲート絶縁膜3は、透明で、絶縁性が高く、誘電率が比較的高く、ゲート絶縁膜として適しているものであれば各種の材料を用いることができるが、本発明では、ゲート絶縁膜3の屈折率(平均値)を、各電極(ゲート電極2、ソース電極5s及びドレイン電極5d)の屈折率と、半導体膜4の屈折率とに合わせることが必要である。具体的には、ゲート絶縁膜3の屈折率(平均値)と各電極の屈折率(平均値)との差(屈折率差)が0.1以下になり、ゲート絶縁膜3の屈折率(平均値)と半導体膜4の屈折率(平均値)との差(屈折率差)が0.1以下になるゲート絶縁膜3を形成する。
(Gate insulation film)
Various materials can be used for the
本発明では、ゲート絶縁膜3を全面に形成することが好ましい。具体的には、図1及び図4の逆スタガ型TFTにおいては、透明基材1上のゲート電極2を覆うように全面に形成し、図3の順スタガ型TFTにおいては、透明基材1上のソース・ドレイン電極5s,5d及び半導体膜4を覆うように全面に形成することが好ましい。本発明では、各電極2,5s,5d及び半導体膜4と屈折率差が小さい(0.1以下)ゲート絶縁膜3を形成するので、TFTを構成する各要素の屈折率差を小さくできる。その結果、要素の積層界面での反射を著しく低減することができる。
In the present invention, it is preferable to form the
なお、ゲート絶縁膜3をTFT基板10の全面に設けずに所定の領域のみに設ける場合には、後述する透明保護層を全面に覆うことが望ましい。なお、その場合、透明保護層の屈折率はゲート絶縁膜3とほぼ同じ(各電極2,5s,5d及び半導体膜4と屈折率差が0.1以下)であることが望ましい。
In the case where the
ゲート絶縁膜3の形成材料としては、ZrO2、HfO2、Ta2O5、CeO2等の酸化物系絶縁膜を好ましく用いることができる。これらの材料からなるゲート絶縁膜3は、波長633nmでの屈折率が約2.0前後であり、具体的には、波長633nmでの屈折率が1.85〜2.05の範囲内である。こうした屈折率範囲のゲート絶縁膜3は、同じく屈折率が約2.0前後のゲート電極2、半導体膜4、ソース・ドレイン電極5s,5dに対する屈折率差を0.1以下にすることができる。具体的には、ZrO2の波長633nmでの屈折率は2.02〜2.05であり、HfO2の波長633nmでの屈折率は1.92〜1.95であり、Ta2O5の波長633nmでの屈折率は2.00〜2.05であり、CeO2の波長633nmでの屈折率は2.00〜2.05である。各酸化物の屈折率は、通常の成膜条件で上記範囲の屈折率とすることができるので便利であり、さらに、スパッタ成膜時のガス雰囲気の酸素分圧や原料組成等の成膜条件を調整することで屈折率を所望の値に微調整できる。
As a material for forming the
なお、一般的なゲート絶縁膜として用いられるSiO2は波長633nmでの屈折率が約1.45前後である。そのため、屈折率が2.0前後である各電極や半導体膜4との屈折率差が0.1よりも大きく(約0.5)、界面での反射が起きやすく、反射模様が目立ってしまう。
Note that SiO 2 used as a general gate insulating film has a refractive index of about 1.45 at a wavelength of 633 nm. Therefore, the refractive index difference between each electrode and the
ゲート絶縁膜3の形成は、ゲート絶縁膜材料の種類や透明基材1の耐熱性に応じた成膜手段とパターニング手段が適用される。上記した酸化物系のゲート絶縁膜3を形成する場合には、成膜手段としてスパッタリング法や各種CVD法等を適用でき、パターニング手段としてフォトリソグラフィを適用できるが、低温成膜が要求される場合には、成膜手段として低温成膜可能なスパッタリング法やプラズマCVD法を好ましく適用できる。ゲート絶縁膜3の厚さは、通常、0.1〜0.3μm程度である。
The
(半導体膜)
半導体膜4としては、透明半導体材料で形成された膜であって、TFTを構成するチャネル領域として使用できる程度の移動度を有する酸化物系の半導体膜を用いる。半導体膜4を酸化物系とすることにより、本発明に係るTFTの構成要素が全て酸化物系となり、各層の密着性が良好なものとなる。さらに、酸化物系の膜は、その特性を成膜条件で微調整できるという利点もある。酸化物系の半導体膜4の種類は特に限定されず、現在知られている酸化物半導体膜であっても、今後発見される酸化物半導体膜であってもよい。
(Semiconductor film)
As the
半導体膜4は、図1及び図4に示す逆スタガ型TFTにおいては、ゲート電極2の上方がチャネル領域となる所定のパターンで、ゲート絶縁膜3上に設けられる。一方、図3に示す順スタガ型TFTにおいては、ソース電極5s及びドレイン電極5dの間の所定領域を埋めると共に両電極5s,5dを跨ぐように所定のパターンで設けられる。
In the inverted staggered TFT shown in FIGS. 1 and 4, the
半導体膜4は、ゲート絶縁膜3との屈折率差が0.1以下のものである。こうした屈折率差を持つ半導体膜4をTFTの構成要素として用いることにより、TFT全体としての屈折率差が小さくなり、界面反射を防いで反射模様を極力小さくすることができる。
The
半導体膜4を形成する透明半導体材料としては、例えば、InMZnO(MはGa,Al,Feのうち少なくとも1種)を主たる構成元素とするアモルファス酸化物を挙げることができる。特に、MがGaであるInGaZnO系のアモルファス酸化物が好ましく、この場合、In:Ga:Znの比が1:1:m(m<6)であることが好ましい。また、Mgをさらに含む場合においては、In:Ga:Zn1-xMgxの比が1:1:m(m<6)で0<x≦1であることが好ましい。なお、組成割合は、蛍光X線(XRF)装置によって測定したものである。
Examples of the transparent semiconductor material forming the
InGaZnO系のアモルファス酸化物については、InとGaとZnの広い組成範囲でアモルファス相を示す。この三元系でアモルファス相を安定して示す組成範囲としては、InxGayZnzO(3x/2+3y/2+z)で比率x/yが0.4〜1.4の範囲であり、比率z/yが0.2〜12の範囲にあるように表すことができる。なお、ZnOに近い組成とIn2O3に近い組成で結晶質を示す。また、アモルファス酸化物が、InxGa1-x酸化物(0≦x≦1)、InxZn1-x酸化物(0.2≦x≦1)、InxSn1-x酸化物(0.8≦x≦1)、Inx(Zn,Sn)1-x酸化物(0.15≦x≦1)から選ばれるいずれかのアモルファス酸化物であってもよい。 The InGaZnO-based amorphous oxide exhibits an amorphous phase in a wide composition range of In, Ga, and Zn. The composition range stably showing the amorphous phase in this ternary system is In x Ga y Zn z O (3x / 2 + 3y / 2 + z) and the ratio x / y is in the range of 0.4 to 1.4, and the ratio It can be expressed such that z / y is in the range of 0.2-12. In addition, crystalline is shown with a composition close to ZnO and a composition close to In 2 O 3 . Amorphous oxides include In x Ga 1-x oxide (0 ≦ x ≦ 1), In x Zn 1-x oxide (0.2 ≦ x ≦ 1), In x Sn 1-x oxide ( Any amorphous oxide selected from 0.8 ≦ x ≦ 1) and In x (Zn, Sn) 1-x oxide (0.15 ≦ x ≦ 1) may be used.
本発明では、後述の実施例で用いたInGaZnO系(以下「IGZO」と略す。)の半導体材料を好ましく用いることができる。また、このIGZO系の半導体材料には、必要に応じて、Al、Fe、Sn等を構成元素として加えたものであってもよい。このIGZO系の半導体材料からなる半導体膜4は、室温から150℃程度の低温での成膜が可能であることから、ガラス転移温度が200℃未満の耐熱性に乏しいプラスチック基材に対しても好ましく適用できる。
In the present invention, an InGaZnO-based (hereinafter abbreviated as “IGZO”) semiconductor material used in Examples described later can be preferably used. Further, the IGZO-based semiconductor material may be added with Al, Fe, Sn, or the like as a constituent element, if necessary. Since the
上記した各半導体材料からなる半導体膜4は、波長633nmでの屈折率が約2.0前後であり、具体的には、波長633nmでの屈折率が1.92〜2.00の範囲内である。こうした屈折率範囲の半導体膜4は、同じく屈折率が約2.0前後のゲート電極2、ゲート絶縁膜3、ソース・ドレイン電極5s,5dに対する屈折率差を0.1以下にすることができる。具体的には、特に好ましく用いられるIGZO系半導体材料の波長633nmでの屈折率は1.94〜1.97である。各半導体材料で形成する半導体膜4の屈折率は、通常の成膜条件で上記範囲の屈折率とすることができるので便利であり、さらに、スパッタ成膜時のガス雰囲気の酸素分圧や成膜温度等の成膜条件を調整することで屈折率を所望の値に微調整できる。
The
半導体膜4がアモルファスであるか否かは、測定対象となる半導体膜に入射角度0.5°程度の低入射角によるX線回折を行った場合に、結晶質の存在を示す明瞭な回折ピークが検出されないこと、すなわち所謂ハローパターンが見られることで確認できる。ハローパターンは、微結晶状態の酸化物半導体膜でも見られるので、この半導体膜4には、そのような微結晶状態の酸化物半導体膜も含まれるものとする。
Whether the
半導体膜4の形成は、半導体材料の種類や基材1の耐熱性に応じた成膜手段とパターニング手段が適用される。例えば、成膜手段としてスパッタリング法やCVD法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。なお、低温成膜が要求される場合には、成膜手段としてスパッタリング法やプラズマCVD法を好ましく適用できる。半導体膜4の厚さは、成膜条件によって任意に設計されるために一概には言えないが、通常10〜150nmの範囲内であることが好ましく、30〜100nmの範囲内であることがより好ましい。なお、半導体膜4には、必要に応じて、成膜後に熱処理を施し、半導体特性(移動度)を向上させたり比抵抗を安定化させたりしてもよい。熱処理としては、レーザ照射や熱アニール処理を挙げることができる。
For the formation of the
(ソース電極、ドレイン電極)
ソース電極5s及びドレイン電極5dは、図1に示す逆スタガ型TFTにおいては、半導体膜4上の中央部を開けて離間してパターン形成され、図3に示す順スタガ型TFTにおいては、透明基材2上に所定領域(チャネル領域となる部分。)を開けて離間してパターン形成され、図4に示すパッシベーション膜6が設けられた逆スタガ型TFTにおいては、半導体膜4の電極接続部7,7にコンタクトホール8,8を有するパッシベーション膜6上に、その電極接続部7,7に接続するように形成される。
(Source electrode, drain electrode)
In the inverted staggered TFT shown in FIG. 1, the
ソース電極材料及びドレイン電極材料は、上記した酸化物系の半導体膜4とのエネルギー準位を合わせることができる透明導電材料であることが好ましい。例えば、上記ゲート電極2の場合と同様、ITO(インジウム錫オキサイド)、酸化インジウム、IZO(インジウム亜鉛オキサイド)、SnO2、ZnO等の透明導電材料を好ましく挙げることができる。また、所望の透明性と導電性を有するものであれば、ポリアニリン、ポリアセチレン、ポリアルキルチオフェン誘導体、ポリシラン誘導体のような導電性高分子等であってもよい。特に半導体膜4が酸化物半導体膜であるので、同じ酸化物の透明導電材料でソース電極5s及びドレイン電極5dを形成すること好ましい。
The source electrode material and the drain electrode material are preferably transparent conductive materials capable of matching the energy level with the
ソース電極5sとドレイン電極5dの屈折率は、透明導電材料の種類によって異なるが、通常、1.90〜2.00である。前記したゲート電極2の場合と同様、屈折率は、エリプソメトリーを用い、波長633nmで測定した値の平均値で表したものである。特に本発明では、波長633nmでの屈折率の平均値が1.93〜1.98のものが好ましい。より具体的には、波長633nmでの屈折率が1.95〜1.96のITO、波長633nmでの屈折率が1.96〜1.97のZnO、波長633nmでの屈折率が1.93〜1.95のSnO2が特に好ましい。こうした屈折率の範囲は、ソース・ドレイン電極の形成時における成膜条件(例えば、スパッタ成膜時のガス雰囲気の酸素分圧等)によって調整できる。
The refractive indexes of the
ソース電極5s及びドレイン電極5dの形成は、電極材料の種類や透明基材1の耐熱性に応じた成膜手段とパターニング手段が適用される。例えば、透明導電材料でソース電極5s及びドレイン電極5dを形成する場合には、成膜手段としてスパッタリング法や各種のCVD法等を適用でき、パターニング手段としてフォトリソグラフィを適用できるが、低温成膜が要求される場合には、成膜手段として低温成膜可能なスパッタリング法やプラズマCVD法を好ましく適用できる。また、導電性高分子でソース電極5s及びドレイン電極5dを形成する場合には、成膜手段として真空蒸着法やパターン印刷法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。
For the formation of the
ソース電極5sとドレイン電極5dの形成工程時には、例えばドレイン電極用の電源配線ラインやグラウンド配線ラインを同時にパターン形成でき、また、データ電極ライン、スキャン配線ライン、電源配線ラインを同時にパターン形成できる。ソース電極5sとドレイン電極5dの厚さ、及び、そのソース電極5sとドレイン電極5dの形成時に同時に形成する電極や配線の厚さは、通常、0.1〜0.3μm程度である。
In the process of forming the
(パッシベーション膜)
パッシベーション膜6は、図4に示すように必要に応じて設けることができる。このパッシベーション膜6は、半導体膜4を形成した後にその半導体膜4に接続するソース電極5sとドレイン電極5dを形成する場合に、半導体膜4のチャネル領域を保護しつつ、ソース電極5sとの接続部7及びドレイン電極5dとの接続部7を形成するために設けられる。具体的には、パッシベーション膜6は、図4に示すように、半導体膜4にソース電極5sとの接続部7及びドレイン電極5dとの接続部7を形成する部分にコンタクトホール8を形成した形態で半導体膜4を覆う。
(Passivation film)
The passivation film 6 can be provided as needed as shown in FIG. The passivation film 6 is connected to the
パッシベーション膜6は、界面での屈折率差を低減する目的でゲート絶縁膜3と同種の材料(すなわち、同程度の屈折率を持つ材料)を用いるとよい。スパッタ法等で成膜し、その後にフォトリソ工程により所定パターンのパッシベーション膜5を形成してもよい。こうしたパッシベーション膜5の厚さは、通常、0.1〜3μm程度である。 For the passivation film 6, it is preferable to use the same type of material as the gate insulating film 3 (that is, a material having a similar refractive index) for the purpose of reducing the difference in refractive index at the interface. A passivation film 5 having a predetermined pattern may be formed by a photolithography process after film formation by sputtering or the like. The thickness of the passivation film 5 is usually about 0.1 to 3 μm.
上記材料で形成したパッシベーション膜6の屈折率は、その材料の種類によって異なるが、例えばZrO2膜からなるパッシベーション膜6の波長633nmでの屈折率は、通常、2.02〜2.05である。これらの屈折率は、本発明のTFTを構成する上記各構成要素(ゲート電極2、ゲート絶縁膜3、半導体膜4、ソース・ドレイン電極5s,5d)との屈折率差は0.1以下となる。
The refractive index of the passivation film 6 formed of the above material varies depending on the type of the material. For example, the refractive index at a wavelength of 633 nm of the passivation film 6 made of a ZrO 2 film is usually 2.02 to 2.05. . These refractive indexes have a refractive index difference of 0.1 or less with respect to each of the above constituent elements (
なお、コンタクトホール8を有するパッシベーション膜6を設けた後は活性化処理を行う。この活性化処理により、コンタクトホール8で露出した半導体膜4の導電性を高めてソース電極5sとの接続部7及びドレイン電極5dとの接続部7にすることができる。導電性を高めたソース電極との接続部7及びドレイン電極5dとの接続部7に、前記したソース電極5s及びドレイン電極5dをパターン成膜すると、ソース電極との接続部7及びドレイン電極5dとの接続部7それぞれに対するソース電極5s及びドレイン電極5dのオーミック抵抗を低減することができる。なお、活性化処理としては、プラズマ処理は、半導体膜4に酸素欠損を生じさせる処理手段である。
In addition, after providing the passivation film 6 having the
(その他の膜)
本発明に係るTFT基板10は、上記以外の構成要素であっても、本発明の趣旨の範囲内であれば、その他の透明膜を含んでいてもよい。
(Other membranes)
Even if it is a component other than the above, the TFT substrate 10 according to the present invention may include other transparent films as long as it is within the scope of the present invention.
例えば図1の例では、透明基材面に透明な密着膜乃至バッファ膜(図示しない)を設けて、ゲート電極2の密着性やゲート絶縁膜3の密着性を高めてもよい。また、ソース電極5sとドレイン電極5dを形成した後に、全体を覆う透明な保護膜(図示しない)を設けてもよい。透明な密着膜乃至バッファ膜としては、厚さ10〜50nm程度の酸化ケイ素膜、窒化ケイ素膜、及び酸窒化ケイ素膜等を好ましく挙げることができる。また、透明な保護膜としては、厚さ500〜1000nm程度のPVP(ポリビニルピロリドン)膜等の有機保護膜や、厚さ100〜500nm程度の酸化ケイ素や酸窒化ケイ素等からなるガスバリア性の無機保護膜を好ましく挙げることができる。
For example, in the example of FIG. 1, a transparent adhesion film or a buffer film (not shown) may be provided on the transparent substrate surface to enhance the adhesion of the
上記した密着膜や保護膜の屈折率は、その材料の種類によって異なるが、例えば酸化ケイ素膜の波長633nmでの屈折率は、通常、1.45〜1.48である。また、例えばPVP膜の波長633nmでの屈折率は、通常、1.50〜1.55である。これらの屈折率は、本発明のTFTを構成する上記各構成要素(ゲート電極2、ゲート絶縁膜3、半導体膜4、ソース・ドレイン電極5s,5d)と離れており、その屈折率差は0.1を超える。本発明では、部分的な界面反射を防いで全体として反射模様が目立たないようにすることを目的とするので、これらの膜を所定のパターンで設けず、全面に設ける。こうすることで、他の構成要素との間で生じる界面反射をTFT基板10の全面で一様なものとすることができ、反射模様を目立たないようにすることができる。
Although the refractive index of the above-mentioned adhesion film or protective film varies depending on the type of the material, for example, the refractive index at a wavelength of 633 nm of the silicon oxide film is usually 1.45 to 1.48. For example, the refractive index of the PVP film at a wavelength of 633 nm is usually 1.50 to 1.55. These refractive indexes are separated from the above-described constituent elements (
また、必要に応じて、各種の配線を設けてもよい。配線は、その回路設計によって任意に設計されるが、例えば、電源配線ライン、グラウンド配線ライン、また、データ電極ライン、スキャン配線ライン等を設けてもよい。 Moreover, you may provide various wiring as needed. The wiring is arbitrarily designed depending on the circuit design. For example, a power supply wiring line, a ground wiring line, a data electrode line, a scan wiring line, and the like may be provided.
以上のように、本発明は、TFT基板10を構成する各材料の屈折率を制御することで、層構成が異なる面内の各部での反射を同程度にしたものであり、その結果、パターンの視認性を低くし、高品位なディスプレイを実現することができる。具体的には、(1)いずれも酸化物系材料であり且つ屈折率が共に2.0前後という近い値を持つInGaZnO系等の酸化物半導体材料と酸化物系の透明導電材料とを適用すること、及び、(2)ゲート絶縁膜3に対して、従来用いられている酸化シリコンではなく、屈折率差が酸化物半導体及び各電極と同程度(0.1以内)の材料を適用することによって、例えば表示装置の駆動素子として適用した場合において、層構成が異なる面内の各部での層間の界面反射の分布を極力小さくし、従来の電極パターン等に見られる反射模様を視認しにくくすることができる。なお、こうした構成を有する限り、本発明に係るTFT基板を構成するTFTは図1及び図4に示すような逆スタガ型であってもよいし、図3に示すような順スタガ型であってもよい。
As described above, according to the present invention, the refractive index of each material constituting the TFT substrate 10 is controlled so that the reflection at each part in the plane having a different layer structure is made to be the same. It is possible to realize a high-quality display. Specifically, (1) both are oxide-based materials, and an oxide semiconductor material such as an InGaZnO-based material having an index of refraction of approximately 2.0 and an oxide-based transparent conductive material are applied. (2) The
本発明では、TFTの構成要素を全て酸化物系としているので、各層の密着性は良好であるという利点がある。さらに、酸化物系の膜は、その特性を成膜条件で微調整できるという利点もある。 In the present invention, since all the components of the TFT are made of oxide, there is an advantage that the adhesion of each layer is good. Furthermore, an oxide-based film has an advantage that its characteristics can be finely adjusted by film forming conditions.
代表的な例を挙げて本発明を更に詳しく説明する。なお、本発明は以下の例に限定解釈されることはない。 The present invention will be described in more detail with representative examples. Note that the present invention is not construed as being limited to the following examples.
[実施例1]
図1に示すTFT基板10Aを作製した。先ず、厚さ0.7mmのガラス基板1上に、厚さ100nmのITO(インジウム錫オキサイド)をスパッタリング法で成膜した後、フォトリソグラフィでパターニングして配線幅30μmのゲート電極2を形成した。ガラス基板の屈折率(平均値)は、波長633nmにおいて1.50であり、ゲート電極2の屈折率(平均値)は、波長633nmにおいて1.97であった。
[Example 1]
A
次に、ゲート電極2を覆うようにしてゲート電極2を含むガラス基板の全面に、ゲート絶縁膜3として厚さ200nmのZrO2膜をスパッタリング法で成膜した。このZrO2膜の屈折率(平均値)は、波長633nmにおいて2.03であった。
Next, a ZrO 2 film having a thickness of 200 nm was formed as a
次に、ゲート絶縁膜3上に、厚さ100nmの範囲のInGaZnO系酸化物半導体膜4をスパッタリング法(組成例:In:Ga:Zn=1:1:1のターゲットを用いた)で成膜し、その後、フォトリソグラフィによりパターニングした。パターニングは、シュウ酸を含む酸性混合溶液を用いたウエットエッチングで行った。半導体膜4の屈折率(平均値)は、波長633nmにおいて1.96であった。
Next, an InGaZnO-based
最後に、厚さ200nmのIZOをスパッタリング法で形成した後にフォトリソグラフィでパターニングし、ソース電極5s及びドレイン電極5dを形成した。ソース・ドレイン電極5s,5dの屈折率(平均値)は、波長633nmにおいて1.97であった。こうして実施例1に係るTFT基板10Aを作製した。
Finally, IZO having a thickness of 200 nm was formed by sputtering and then patterned by photolithography to form a
なお、このZnO2膜や上記ITO膜及び下記IZO膜のパターニングは、CF4ガスをエッチングガスとして用いたドライエッチングで行った。このパターニングは、緩衝フッ酸(バッファードフッ酸)を用いたウエットエッチングで行うこともできる。TFT基板10Aを構成する各膜の屈折率は、光学式膜厚測定システム(SCI社製のFilmtek)により測定した。
The ZnO 2 film, the ITO film, and the IZO film described below were patterned by dry etching using CF 4 gas as an etching gas. This patterning can also be performed by wet etching using buffered hydrofluoric acid (buffered hydrofluoric acid). The refractive index of each film constituting the
[実施例2]
図3に示すTFT基板10Bを作製した。先ず、厚さ0.7mmのガラス基板1上に、厚さ100nmのITO(インジウム錫オキサイド)をスパッタリング法で成膜した後、フォトリソグラフィでパターニングし、所定領域(チャネル領域となる部分。)を離間したソース電極5sとドレイン電極5dを形成した。ガラス基板の屈折率(平均値)は、波長633nmにおいて1.50であり、ソース電極5sとドレイン電極5dの屈折率(平均値)は、波長633nmにおいて1.97であった。
[Example 2]
A
次に、ソース電極5sとドレイン電極5dを覆うように、厚さ100nmの範囲のInGaZnO系酸化物半導体膜4をスパッタリング法(組成例:In:Ga:Zn=1:1:1のターゲットを用いた)で成膜し、その後、フォトリソグラフィによりパターニングした。パターニングは、シュウ酸を含む酸性混合溶液を用いたウエットエッチングで行った。半導体膜4の屈折率(平均値)は、波長633nmにおいて1.96であった。
Next, an InGaZnO-based
次に、半導体膜4、ソース電極5s及びドレイン電極5dを覆う全面に、ゲート絶縁膜3として厚さ200nmのZrO2膜をスパッタリング法で成膜した。このZrO2膜の屈折率(平均値)は、波長633nmにおいて2.03であった。
Next, a ZrO 2 film having a thickness of 200 nm was formed as a
最後に、厚さ200nmのIZOをスパッタリング法で形成した後にフォトリソグラフィでパターニングし、ゲート電極2を形成した。ゲート電極2の屈折率(平均値)は、波長633nmにおいて1.97であった。こうして実施例2に係るTFT基板10Bを作製した。
Finally, IZO having a thickness of 200 nm was formed by sputtering and then patterned by photolithography to form the
[実施例3]
図4に示すTFT基板10Cを作製した。実施例1において、半導体膜4を形成した後、ソース電極5sとドレイン電極5dを形成する前に、パッシベーション膜6を形成した。具体的には、半導体膜4を形成した後、その半導体膜4を覆う全面に、ZrO2膜をスパッタ法により厚さ100nmの絶縁膜を形成し、その後にパターニングして半導体膜4を覆うパッシベーション膜6を形成した。ここでのパターニングは、半導体膜4にソース電極5s及びドレイン電極5dを接続するコンタクトホール8を形成して、半導体膜4上にソース電極5sとの接続部7及びドレイン電極5dとの接続部7を形成するために行う。引き続いてプラズマ処理を行った。プラズマ処理により、パッシベーション膜6が設けられていないコンタクトホール8,8の開口部は導体化する。このプラズマ処理は、CF4又はCHF3のフッ素系ガス(Arガスでも可能)雰囲気中でプラズマ照射を行うことにより、酸化物半導体膜中に酸素欠損が生じさせることができ、その結果、半導体特性から導体特性に変化させることができる。なお、このプラズマ処理により、コンタクトホール8,8の形成部位で露出した半導体膜4は導体化し、その後に形成されるソース電極5s及びドレイン電極5dとの接続を良好なものにすることができ、また、パッシベーション膜6で覆われたチャネル領域はパッシベーション膜6で保護されて半導体特性を損なわない。
[Example 3]
A TFT substrate 10C shown in FIG. 4 was produced. In Example 1, the passivation film 6 was formed after forming the
このプラズマ処理後、実施例1と同様、厚さ200nmのIZOをスパッタリング法で形成した後にフォトリソグラフィでパターニングし、ソース電極5s及びドレイン電極5dを形成した。こうして実施例3に係るTFT基板10Cを作製した。
After this plasma treatment, as in Example 1, IZO having a thickness of 200 nm was formed by a sputtering method and then patterned by photolithography to form a
[実施例4]
実施例1において、ゲート電極として、ITOの代わりにZnOを100nm成膜したものを使用した。それ以外は実施例1と同様にして実施例4に係るTFT基板を作製した。なお、ZnO膜の633nmでの屈折率は1.94であった。
[Example 4]
In Example 1, as a gate electrode, a ZnO film having a thickness of 100 nm was used instead of ITO. Other than that was carried out similarly to Example 1, and produced the TFT substrate which concerns on Example 4. FIG. The refractive index at 633 nm of the ZnO film was 1.94.
[実施例5]
実施例1において、ゲート絶縁膜として、ZrO2の代わりにHfO2を200nm成膜したものを使用した。それ以外は実施例1と同様にして実施例5に係るTFT基板を作製した。なお、HfO2膜の633nmでの屈折率は1.93であった。
[Example 5]
In Example 1, a gate insulating film in which 200 nm of HfO 2 was formed instead of ZrO 2 was used. Other than that was carried out similarly to Example 1, and produced the TFT substrate which concerns on Example 5. FIG. The refractive index at 633 nm of the HfO 2 film was 1.93.
[実施例6]
実施例1において、ゲート絶縁膜として、ZrO2膜の成膜条件を変更し、0.3Paの圧力でスパッタ成膜する代わりに1.0Paの成膜条件で成膜した。それ以外は実施例1と同様にして実施例6に係るTFT基板を作製した。なお、ZrO2膜の633nmでの屈折率は1.85であった。
[Example 6]
In Example 1, as the gate insulating film, the film formation conditions of the ZrO 2 film were changed, and the film was formed under the film formation condition of 1.0 Pa instead of the sputter film formation with a pressure of 0.3 Pa. A TFT substrate according to Example 6 was made in the same manner as Example 1 except for the above. The refractive index at 633 nm of the ZrO 2 film was 1.85.
[実施例7]
実施例1において、ゲート絶縁膜として、ZrO2膜の成膜条件を変更し、0.3Paの圧力でスパッタ成膜する代わりに0.2Paの成膜条件で成膜した。それ以外は実施例1と同様にして実施例7に係るTFT基板を作製した。なお、ZrO2膜の633nmでの屈折率は、成膜圧力を0.2Paとしたため、2.05になった。
[Example 7]
In Example 1, as the gate insulating film, the film formation conditions of the ZrO 2 film were changed, and instead of performing the sputter film formation at a pressure of 0.3 Pa, the film was formed under the film formation condition of 0.2 Pa. A TFT substrate according to Example 7 was made in the same manner as Example 1 except for the above. The refractive index at 633 nm of the ZrO 2 film was 2.05 because the film forming pressure was 0.2 Pa.
以上のように、各実施例は、屈折率が2.0前後(1.85〜2.05)のゲート絶縁膜3と、そのゲート絶縁膜3に対する屈折率差が0.1以下の屈折率を持つ他の膜(ゲート電極2、半導体膜4、ソース・ドレイン電極5s,5d)とが直接接触する。そして、その屈折率差が0.1を超える界面は、透明基材1との界面のみである。その結果、全体として界面反射が一様なTFT基板となり、パターン状の反射模様が目立つことがない。
As described above, in each example, the
[比較例1]
実施例1において、ゲート絶縁膜3を厚さ200nmのSiO2膜とした他は、実施例1と同様にして、図5及び図6に示す形態のTFT基板を作製した。SiO2膜の屈折率(平均値)は、波長633nmにおいて1.45であった。なお、SiO2膜は、スパッタリング法で成膜し、その後、フォトリソグラフィによりパターニングした。このSiO2膜のパターニングは、CF4ガスをエッチングガスとして用いたドライエッチングで行った。
[Comparative Example 1]
A TFT substrate having the form shown in FIGS. 5 and 6 was produced in the same manner as in Example 1 except that the
こうして得られたTFT基板は全体としては透明であったが、ゲート電極が存在する部分では約20%の光の反射を生じ、他の部分では約10%の反射を生じ、各実施例では見られなかった反射模様が見られた。 Although the TFT substrate thus obtained was transparent as a whole, it produced about 20% light reflection in the part where the gate electrode was present, and about 10% reflection in the other part. There was a reflection pattern that was not possible.
[比較例2]
実施例1において、ゲート絶縁膜3を厚さ300nmのSiNx膜とした他は、実施例1と同様にして、図5に示す比較例2のTFT基板を作製した。SiNx膜の屈折率(平均値)は、波長633nmにおいて1.94であった。なお、SiNx膜は、スパッタリング法で成膜したが、屈折率を1.94にするために、成膜圧力:0.3Pa、電力:450W、Ar/N2=50sccm/50sccmにて成膜し、その後、フォトリソグラフィによりパターニングした。このSiNx膜のパターニングも、CF4ガスをエッチングガスとして用いたドライエッチングで行った。
[Comparative Example 2]
A TFT substrate of Comparative Example 2 shown in FIG. 5 was produced in the same manner as in Example 1 except that the
こうして得られたTFT基板は全体としては透明で、反射模様は目立っていなかったが、SiNx膜の屈折率を1.94とする成膜条件で形成したとき、TFT特性の立ち上がり電圧が低くなりすぎ、そもそもTFTとして使用できないものであった。 The TFT substrate thus obtained was transparent as a whole and the reflection pattern was not conspicuous. However, when the SiN x film was formed under film forming conditions with a refractive index of 1.94, the rise voltage of the TFT characteristics was low. In the first place, it could not be used as a TFT.
[比較例3]
実施例1において、ゲート絶縁膜3を厚さ300nmのSiNx膜とした他は、実施例1と同様にして、図5及び図6に示す比較例3のTFT基板を作製した。SiNx膜の屈折率(平均値)は、波長633nmにおいて1.79であった。なお、SiNx膜は、スパッタリング法で成膜したが、屈折率を1.79にするために、成膜圧力:1.0Pa、電力:450W、Ar/N2=50sccm/50sccmにて成膜し、その後、フォトリソグラフィによりパターニングした。このSiNx膜のパターニングも、CF4ガスをエッチングガスとして用いたドライエッチングで行った。
[Comparative Example 3]
A TFT substrate of Comparative Example 3 shown in FIGS. 5 and 6 was fabricated in the same manner as in Example 1, except that the
こうして得られたTFT基板は全体としては透明であったが、SiNx膜の屈折率が1.79であり、ゲート絶縁膜3との屈折率差が0.1を超えていた。そのため、SiNx膜に直接接触するゲート電極2、ソース・ドレイン電極5s,5dとの界面で反射が起こり、反射模様が目立つものとなった。
The TFT substrate thus obtained was transparent as a whole, but the refractive index of the SiN x film was 1.79, and the refractive index difference with the
[比較例4]
実施例1において、ゲート絶縁膜3を厚さ300nmのSiON膜とした他は、実施例1と同様にして、図5及び図6に示す比較例4のTFT基板を作製した。得られたSiON膜の屈折率(平均値)は、波長633nmにおいて1.67であった。なお、SiON膜は、スパッタリング法で成膜したが、屈折率を1.67にするために、成膜圧力:0.6Pa、電力:900W、Ar/O2/N2=20sccm/2sccm/50sccmにて成膜し、その後、フォトリソグラフィによりパターニングした。このSiON膜のパターニングも、CF4ガスをエッチングガスとして用いたドライエッチングで行った。
[Comparative Example 4]
A TFT substrate of Comparative Example 4 shown in FIGS. 5 and 6 was fabricated in the same manner as in Example 1 except that the
こうして得られたTFT基板は全体としては透明であったが、SiON膜の屈折率が1.67であり、ゲート絶縁膜3との屈折率差が0.1を超えていた。そのため、SiON膜に直接接触するゲート電極2、ソース・ドレイン電極5s,5dとの界面で反射が起こり、反射模様が目立つものとなった。なお、成膜条件を変更した追実験を行った結果、成膜条件を代えても、SiON膜を2.0前後の屈折率とすることは難しかった。
The TFT substrate thus obtained was transparent as a whole, but the refractive index of the SiON film was 1.67, and the refractive index difference with the
1 透明基材
2 ゲート電極
3 ゲート絶縁膜
4 半導体膜
5s ソース電極
5d ドレイン電極
6 パッシベーション膜
7 接続部
8 コンタクトホール
10(10A,10B,10C) 薄膜トランジスタ基板
11 ゲート線
12 データ線
13 画素電極
DESCRIPTION OF
IN1 透明基材とゲート電極との界面
IN2 ゲート電極とゲート絶縁膜との界面
IN3 透明基材とゲート絶縁膜との界面
IN4 ゲート絶縁膜と半導体膜との界面
IN5 ゲート絶縁膜とソース・ドレイン電極との界面
IN6 半導体膜とソース・ドレイン電極との界面
IN7 半導体膜と空気との界面
IN8 ソース・ドレイン電極と空気との界面
IN9 ゲート絶縁膜と空気との界面
IN11 透明基材とソース・ドレイン電極との界面
IN12 透明基材と半導体膜との界面
IN13 透明基材とゲート絶縁膜との界面
IN14 ソース・ドレイン電極と半導体膜との界面
IN15 ソース・ドレイン電極とゲート絶縁膜との界面
IN16 半導体膜とゲート絶縁膜との界面
IN17 ゲート絶縁膜とゲート電極との界面
IN18 ゲート電極と空気との界面
IN19 ゲート絶縁膜と空気との界面
IN21 ゲート絶縁膜とパッシベーション膜との界面
IN22 半導体膜とパッシベーション膜との界面
IN23 半導体膜とソース・ドレイン電極との界面
IN24 パッシベーション膜とソース・ドレイン電極との界面
IN25 パッシベーション膜と空気との界面
IN1 Interface between transparent substrate and gate electrode IN2 Interface between gate electrode and gate insulating film IN3 Interface between transparent substrate and gate insulating film IN4 Interface between gate insulating film and semiconductor film IN5 Gate insulating film and source / drain electrode IN6 Interface between semiconductor film and source / drain electrode IN7 Interface between semiconductor film and air IN8 Interface between source / drain electrode and air IN9 Interface between gate insulating film and air IN11 Transparent substrate and source / drain electrode IN12 Interface between transparent substrate and semiconductor film IN13 Interface between transparent substrate and gate insulating film IN14 Interface between source / drain electrode and semiconductor film IN15 Interface between source / drain electrode and gate insulating film IN16 Semiconductor film IN17 Interface between gate insulating film and IN17 Interface between gate insulating film and gate electrode IN18 Gate power IN19 Interface between gate insulating film and air IN21 Interface between gate insulating film and passivation film IN22 Interface between semiconductor film and passivation film IN23 Interface between semiconductor film and source / drain electrode IN24 Passivation film and source film Interface with drain electrode IN25 Interface between passivation film and air
100 薄膜トランジスタ基板
101 透明基材
102 ゲート電極
103 ゲート絶縁膜
104 半導体膜
105s ソース電極
105d ドレイン電極
106 画素電極
107 ゲート線
108 データ線
DESCRIPTION OF
Claims (4)
前記各電極及び前記半導体膜と前記ゲート絶縁膜との可視光領域における屈折率差(平均値)が、0.1以下であることを特徴とする薄膜トランジスタ基板。 A thin film transistor substrate having a thin film transistor comprising at least a gate electrode, a source electrode and a drain electrode made of a transparent conductive material, a semiconductor film made of a transparent semiconductor material, and a gate insulating film made of a transparent insulating material on a transparent base material There,
A thin film transistor substrate, wherein a refractive index difference (average value) in the visible light region of each of the electrodes, the semiconductor film, and the gate insulating film is 0.1 or less.
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