JP2011203762A - Liquid crystal display device, and method for manufacturing the same - Google Patents

Liquid crystal display device, and method for manufacturing the same Download PDF

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Shigeru Kimura
茂 木村
Akiyoshi Maeda
明寿 前田
Satoshi Doi
悟史 土居
Takayuki Ishino
隆行 石野
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Abstract

PROBLEM TO BE SOLVED: To provide a liquid crystal display device, and a method for manufacturing the same, not generating an etching residue when forming an ITO (Indium-Tin-Oxide) film on an insulating film of an application system, which can remove a display failure on a liquid crystal display surface by reducing a contact resistance between the ITO film and an under layer metal film.SOLUTION: In the method for manufacturing the liquid crystal display device including a scanning line and a signal line arranged in a matrix shape on a substrate, a TFT (Thin Film Transistor) connected to the lines, and a pixel electrode connected to the TFT through an interlayer insulating film of the application system, a substrate temperature when forming a transparent conductive film on the interlayer insulating film is set at 100-170°C. Further, when forming the transparent conductive film on the interlayer insulating film, an oxygen flow rate ratio is set at 1% or less in the non-heating state, and annealing is performed after forming the film.

Description

この発明は、液晶表示装置及びその製造方法に関し、特に、有機膜等塗布系の絶縁膜を層間膜に用いた構造の高精細パネルを有する液晶表示装置及びその製造方法に関する。   The present invention relates to a liquid crystal display device and a manufacturing method thereof, and more particularly to a liquid crystal display device having a high-definition panel having a structure using an insulating film of a coating system such as an organic film as an interlayer film and a manufacturing method thereof.

従来、画素電極を駆動制御するスイッチング素子として、薄膜トランジスタ(thin film transistor:TFT)やMIM(metalinsulator metal)を用いた、透過型の液晶表示装置が広く用いられている。   2. Description of the Related Art Conventionally, a transmissive liquid crystal display device using a thin film transistor (TFT) or a MIM (Metal Insulator Metal) is widely used as a switching element for driving and controlling a pixel electrode.

図22は、従来のTFTを用いた透過型液晶表示装置(特開平9−152625号公報参照)におけるアクティブマトリクス基板の1画素部分の構成を示し、(a)は平面図、(b)は(a)のB−B線に沿う断面図である。この透過型液晶表示装置のアクティブマトリクス基板には、複数の画素電極がマトリクス状に形成されている。   FIG. 22 shows a configuration of one pixel portion of an active matrix substrate in a transmissive liquid crystal display device using a conventional TFT (see Japanese Patent Laid-Open No. 9-152625), where (a) is a plan view and (b) is ( It is sectional drawing which follows the BB line of a). A plurality of pixel electrodes are formed in a matrix on the active matrix substrate of the transmissive liquid crystal display device.

図22(a)に示すように、画素電極1の周囲には、走査信号を供給する走査線2aと表示信号を供給する信号線2bが、その一部を画素電極1の外周部分とオーバラップさせて設けられている。走査線2aと信号線2bの交差部には、画素電極1に接続されるTFT3が設けられている。   As shown in FIG. 22A, around the pixel electrode 1, a scanning line 2 a for supplying a scanning signal and a signal line 2 b for supplying a display signal partially overlap the outer peripheral portion of the pixel electrode 1. Is provided. A TFT 3 connected to the pixel electrode 1 is provided at the intersection of the scanning line 2a and the signal line 2b.

TFT3のゲート電極は走査線2aに、ソース電極は信号線2bに、それぞれ接続され、ドレイン電極は、接続電極4a更にコンタクトホール5を介して、画素電極1に接続されると共に、接続電極4aを介して付加容量電極4bに接続されている。   The gate electrode of the TFT 3 is connected to the scanning line 2a, the source electrode is connected to the signal line 2b, and the drain electrode is connected to the pixel electrode 1 via the connection electrode 4a and the contact hole 5, and the connection electrode 4a is connected to the pixel electrode 1. To the additional capacitor electrode 4b.

図22(b)に示すように、透明絶縁性基板6の上には、ゲート電極3a、ゲート絶縁膜7a、半導体層8aが順次積層され、その中央部上にチャネル保護層8bが設けられている。更に、半導体層8aを覆い、且つ、チャネル保護層8b上で分断された状態で、ソース電極3b及びドレイン電極3cとなるアモルファスシリコン(n+ a−Si)層が設けられている。 As shown in FIG. 22B, a gate electrode 3a, a gate insulating film 7a, and a semiconductor layer 8a are sequentially stacked on the transparent insulating substrate 6, and a channel protective layer 8b is provided on the center thereof. Yes. Further, an amorphous silicon (n + a-Si) layer that covers the semiconductor layer 8a and becomes the source electrode 3b and the drain electrode 3c is provided in a state of being separated on the channel protective layer 8b.

ソース電極3bの端部上には、透明導電膜と金属層の2層構造の信号線2bが設けられている。ドレイン電極3cの端部上にも、透明導電膜と金属層が設けられ、透明導電膜は延長されて接続電極4aとしてドレイン電極3cと画素電極1を接続すると共に、付加容量電極4bに接続されている。更に、TFT3、走査線2a、信号線2b、及び接続電極4aを覆って層間絶縁膜(パッシベーション膜)9が設けられている。   A signal line 2b having a two-layer structure of a transparent conductive film and a metal layer is provided on the end portion of the source electrode 3b. A transparent conductive film and a metal layer are also provided on the end of the drain electrode 3c, and the transparent conductive film is extended to connect the drain electrode 3c and the pixel electrode 1 as the connection electrode 4a and to the additional capacitance electrode 4b. ing. Further, an interlayer insulating film (passivation film) 9 is provided so as to cover the TFT 3, the scanning line 2a, the signal line 2b, and the connection electrode 4a.

次に、上記構成を有するアクティブマトリクス基板の製造工程を説明する。先ず、ガラス等の透明絶縁性基板6上に、ゲート電極3aを形成し、ゲート絶縁膜7a、アモルファスシリコン(a−Si)を順次成膜した後、パターニングして半導体層8aを形成する。次に、ゲート電極上に対応してチャネル保護膜8bを形成し、これと半導体層8aを覆ってアモルファスシリコン(n+ a−Si)層を成膜し、パターニングしてソース電極3b及びドレイン電極3cを形成する。 Next, a manufacturing process of the active matrix substrate having the above configuration will be described. First, a gate electrode 3a is formed on a transparent insulating substrate 6 such as glass, a gate insulating film 7a and amorphous silicon (a-Si) are sequentially formed, and then patterned to form a semiconductor layer 8a. Next, a channel protective film 8b is formed correspondingly on the gate electrode, and an amorphous silicon (n + a-Si) layer is formed so as to cover the semiconductor protective layer 8a, and patterned to form the source electrode 3b and the drain electrode. 3c is formed.

続いて、ソース電極3b及びドレイン電極3cの上に、有機膜からなる層間絶縁膜9を形成し、コンタクトホール5を開口する。その後、層間絶縁膜9を覆って、インジウムスズ酸化(indium−tin−oxide:ITO)膜をスパッタリングにより成膜し、ITOからなる透明な複数の画素電極1を形成する。   Subsequently, an interlayer insulating film 9 made of an organic film is formed on the source electrode 3b and the drain electrode 3c, and a contact hole 5 is opened. Thereafter, an indium tin oxide (ITO) film is formed by sputtering so as to cover the interlayer insulating film 9, and a plurality of transparent pixel electrodes 1 made of ITO are formed.

なお、コンタクトホール5を形成した後、有機膜からなる層間絶縁膜9の表面に、酸素プラズマによる灰化処理を行うことにより、ITO膜と有機膜の間の密着性を向上させると共に、ITO膜と付加容量電極の金属膜との間の接続不良を抑制している。   After the contact hole 5 is formed, the surface of the interlayer insulating film 9 made of an organic film is subjected to an ashing process using oxygen plasma, thereby improving the adhesion between the ITO film and the organic film and the ITO film. And poor connection between the metal film of the additional capacitor electrode.

このように、層間絶縁膜9として、それまでの無機膜に代えて無機膜より比誘電率が低い有機膜を用いるのは、開口率を向上するために画素電極1と信号線を一部オーバラップさせたとき、信号線と画素電極の容量結合を小さくし、クロストークを抑制するためである。   As described above, when the organic film having a relative dielectric constant lower than that of the inorganic film is used as the interlayer insulating film 9 in place of the conventional inorganic film, a part of the pixel electrode 1 and the signal line are partially exceeded in order to improve the aperture ratio. This is because when the signal is wrapped, capacitive coupling between the signal line and the pixel electrode is reduced and crosstalk is suppressed.

従来、有機膜からなる層間絶縁膜9上にITO膜を成膜する場合、ITO膜のパターニング性向上を図るため、透明絶縁性基板6を加熱する加熱スパッタリングが用いられている。   Conventionally, when an ITO film is formed on an interlayer insulating film 9 made of an organic film, heating sputtering for heating the transparent insulating substrate 6 is used to improve the patterning property of the ITO film.

加熱スパッタリングを用いたITO膜の成膜方法として、例えば、特許2520399号公報では、スパッタリングに際し基板温度を180℃以上250℃以下とすることがカラーフィルタ劣化を起こすことなく良質のITO膜を形成できる条件である、と述べられている。前述した特開平9−152625号公報では、ITO膜の成膜条件については、何も述べられていない。   As a method for forming an ITO film using heat sputtering, for example, in Japanese Patent No. 2520399, a high-quality ITO film can be formed without causing color filter deterioration by setting the substrate temperature to 180 ° C. or higher and 250 ° C. or lower during sputtering. It is stated that it is a condition. In the above-mentioned Japanese Patent Application Laid-Open No. 9-152625, nothing is described about the conditions for forming the ITO film.

特開平9−152625号公報JP 9-152625 A

しかしながら、ITO膜の成膜を、加熱スパッタリングで行うと、有機絶縁膜からの出ガスによりITO膜が変質してしまい、エッチング残渣が生じてパターニングできなくなってしまう。これは、ウェットエッチングの場合、特に顕著である。   However, when the ITO film is formed by heat sputtering, the ITO film is denatured by the outgas from the organic insulating film, and an etching residue is generated, which makes patterning impossible. This is particularly noticeable in the case of wet etching.

そこで、有機絶縁膜上のITO膜の成膜を、非加熱スパッタリングで行うことが考えられるが、非加熱スパッタリングを用いた場合、ITO膜と下層金属膜との間のコンタクト抵抗が増大してしまう。   Therefore, it is conceivable to form the ITO film on the organic insulating film by non-heated sputtering. However, when non-heated sputtering is used, the contact resistance between the ITO film and the lower metal film increases. .

このコンタクト抵抗の増大に伴って、基板面内におけるコンタクト抵抗の均一性が確保できなくなった場合、特に、信号線と信号線の間が狭いために、信号線端子を交互に、或いは複数本毎に交互に逆向きになるように、基板の両側に配置した高精細パネルにおいて、影響が大きく、表示面に縦筋ムラを発生させることになる。   When the contact resistance is not uniform within the substrate surface due to the increase in the contact resistance, the signal line terminals are alternately arranged or every plural lines because the gap between the signal lines is particularly narrow. In the high-definition panels arranged on both sides of the substrate so that the directions are alternately reversed, the influence is large, and vertical stripe unevenness is generated on the display surface.

また、コンタクト抵抗の増大は、コモンストレージ方式のTN(twisted nematic)型や、IPS(in plane switching)型のパネルにおいて、横クロストーク現象を発生させてしまう。   Further, the increase in contact resistance causes a lateral crosstalk phenomenon in a common storage type TN (twisted nematic) type or IPS (in plane switching) type panel.

つまり、コモンストレージ方式の場合、共通配線(コモン配線)に共通の電位を与えるため、共通配線を相互に結束する必要があるが、結束を層間絶縁膜(パッシベーション膜)上のITO膜で行うようなTFT構造を採用した場合、有機層間膜を用いているためにコンタクト抵抗が高くなってしまう。従って、共通配線全体の抵抗が高くなることが避けられない。   In other words, in the case of the common storage method, since a common potential is applied to the common wiring (common wiring), it is necessary to bind the common wiring to each other, but the binding is performed by the ITO film on the interlayer insulating film (passivation film). In the case of adopting a simple TFT structure, the contact resistance becomes high because the organic interlayer film is used. Therefore, the resistance of the entire common wiring is inevitably increased.

この発明の目的は、塗布系の絶縁膜上のITO膜の成膜に際し、エッチング残渣を生じさせず、且つ、ITO膜と下層金属膜との間のコンタクト抵抗を低減することにより、液晶表示面での表示不良を無くすことができる液晶表示装置及びその製造方法を提供することである。   An object of the present invention is to provide a liquid crystal display surface by reducing the contact resistance between the ITO film and the lower metal film without causing an etching residue when forming the ITO film on the insulating film of the coating system. It is an object to provide a liquid crystal display device and a method for manufacturing the same that can eliminate display defects.

上記目的を達成するため、この発明に係る液晶表示装置の製造方法は、基板上にマトリクス配置されたバス配線と、前記バス配線に接続されるスイッチング素子と、前記スイッチング素子に塗布系の層間絶縁膜を介して接続された画素電極とを有する液晶表示装置の製造方法において、前記層間絶縁膜上へ透明導電膜を成膜する際の前記基板の温度を、100℃〜170℃とすることを特徴としている。   In order to achieve the above object, a method of manufacturing a liquid crystal display device according to the present invention includes a bus line arranged in a matrix on a substrate, a switching element connected to the bus line, and a coating-type interlayer insulation on the switching element. In a method of manufacturing a liquid crystal display device having pixel electrodes connected through a film, the temperature of the substrate when forming a transparent conductive film on the interlayer insulating film is set to 100 ° C. to 170 ° C. It is a feature.

また、この液晶表示装置の製造方法において、前記基板の加熱を行う処理と、次に、スパッタエッチを行う処理と、次に、前記透明導電膜を成膜する処理とを同一真空中で行うことを特徴としている。   Further, in the method of manufacturing the liquid crystal display device, the process of heating the substrate, the process of performing the sputter etching, and the process of forming the transparent conductive film are performed in the same vacuum. It is characterized by.

また、この発明に係る液晶表示装置の製造方法は、前記層間絶縁膜上へ透明導電膜を非加熱で成膜し、成膜する際の酸素流量比を1%以下とし、且つ、成膜後アニールを行うことを特徴としている。   Further, in the method for manufacturing a liquid crystal display device according to the present invention, a transparent conductive film is formed on the interlayer insulating film without heating, an oxygen flow rate ratio during film formation is 1% or less, and after film formation It is characterized by annealing.

また、この液晶表示装置の製造方法において、前記アニールを200℃〜240℃で行うことを特徴としている。   In the method for manufacturing the liquid crystal display device, the annealing is performed at 200 ° C. to 240 ° C.

また、この発明に係る液晶表示装置の製造方法において、前記パッシベーション膜の開口を、プラズマエッチングで行うことを特徴としている。   In the method for manufacturing a liquid crystal display device according to the present invention, the opening of the passivation film is formed by plasma etching.

また、この液晶表示装置の製造方法において、前記透明導電膜をITOにより形成し、前記透明導電膜に接続する金属膜をクロムまたはクロムを主体とする合金により形成することを特徴としている。   In the method for manufacturing a liquid crystal display device, the transparent conductive film is formed of ITO, and the metal film connected to the transparent conductive film is formed of chromium or an alloy mainly composed of chromium.

更に、上記目的を達成するため、この発明に係る液晶表示装置は、基板上にマトリクス配置されたバス配線と、前記バス配線に接続されるスイッチング素子と、前記スイッチング素子に塗布系の層間絶縁膜を介して接続された画素電極とを有する液晶表示装置において、前記層間絶縁膜上に成膜される透明導電膜が、接続する金属膜との接続部で結晶性を有することを特徴としている。   Furthermore, in order to achieve the above object, a liquid crystal display device according to the present invention includes a bus wiring arranged in a matrix on a substrate, a switching element connected to the bus wiring, and an interlayer insulating film coated on the switching element. In a liquid crystal display device having a pixel electrode connected through a transparent electrode, the transparent conductive film formed on the interlayer insulating film has crystallinity at a connection portion with a metal film to be connected.

また、この液晶表示装置において、複数の信号線への入力が、前記基板の対向する両側に配置された各信号線端子から行われる構造を有し、前記各信号線端子の透明導電膜と金属膜とのコンタクト抵抗同士の差が1500Ω以下であることを特徴としている。   The liquid crystal display device has a structure in which input to the plurality of signal lines is performed from the signal line terminals disposed on opposite sides of the substrate, and the transparent conductive film and metal of each signal line terminal The difference between the contact resistances with the film is 1500Ω or less.

上記構成を有することにより、基板上にマトリクス配置されたバス配線と、前記バス配線に接続されるスイッチング素子と、前記スイッチング素子に塗布系の層間絶縁膜を介して接続された画素電極とを有する液晶表示装置は、層間絶縁膜上へ透明導電膜を成膜する際の基板の温度を100℃〜170℃として製造される。   By having the above-described configuration, it has bus wiring arranged in a matrix on the substrate, a switching element connected to the bus wiring, and a pixel electrode connected to the switching element through a coating type interlayer insulating film. The liquid crystal display device is manufactured at a substrate temperature of 100 ° C. to 170 ° C. when a transparent conductive film is formed on an interlayer insulating film.

また、層間絶縁膜上へ透明導電膜を非加熱で成膜する際の酸素流量比を1%以下とし、且つ、成膜後アニールを行うことにより製造される。   Further, the transparent conductive film is formed on the interlayer insulating film without heating, and the oxygen flow rate ratio is set to 1% or less, and the film is manufactured by annealing after the film formation.

これにより、コンタクトスルーホール部での下層金属膜上でのITO膜が結晶性を有するようになり、ITO膜と下層金属膜との間のコンタクト抵抗を均一に低減することができ、液晶表示面での表示不良を無くすことができる。   As a result, the ITO film on the lower metal film in the contact through-hole portion has crystallinity, and the contact resistance between the ITO film and the lower metal film can be reduced uniformly, and the liquid crystal display surface Display defects in can be eliminated.

以上説明したように、この発明によれば、基板上にマトリクス配置されたバス配線と、前記バス配線に接続されるスイッチング素子と、前記スイッチング素子に塗布系の層間絶縁膜を介して接続された画素電極とを有する液晶表示装置は、塗布系の層間絶縁膜上へ透明導電膜を成膜する際の基板の温度を100℃〜170℃として製造される。また、層間絶縁膜上へ透明導電膜を非加熱で成膜する際の酸素流量比を1%以下とし、且つ、成膜後アニールを行うことにより製造される。   As described above, according to the present invention, the bus wiring arranged in a matrix on the substrate, the switching element connected to the bus wiring, and the switching element are connected via the coating type interlayer insulating film. A liquid crystal display device having a pixel electrode is manufactured at a substrate temperature of 100 ° C. to 170 ° C. when a transparent conductive film is formed on a coating-type interlayer insulating film. Further, the transparent conductive film is formed on the interlayer insulating film without heating, and the oxygen flow rate ratio is set to 1% or less, and the film is manufactured by annealing after the film formation.

これにより、コンタクトスルーホール部での下層金属膜上でのITO膜が結晶性を有するようになり、層間絶縁膜上のITO膜のエッチング時にエッチング残渣を生じさせず、且つ、ITO膜と下層金属膜との間のコンタクト抵抗を均一に低減することができ、液晶表示面での表示不良を無くすことができる。   As a result, the ITO film on the lower layer metal film in the contact through hole portion has crystallinity, and no etching residue is produced when the ITO film on the interlayer insulating film is etched. The contact resistance with the film can be reduced uniformly, and display defects on the liquid crystal display surface can be eliminated.

この発明の第1の実施の形態に係る透過型液晶表示装置におけるTFT基板の構成を概念的に示す平面図である。1 is a plan view conceptually showing the structure of a TFT substrate in a transmissive liquid crystal display device according to a first embodiment of the present invention. 図1のTFT基板を用いた液晶パネルの平面図である。It is a top view of the liquid crystal panel using the TFT substrate of FIG. 図1のTFT基板の1画素部を拡大して示す平面図である。It is a top view which expands and shows 1 pixel part of the TFT substrate of FIG. 図2のA−A線及び図3のB−B線に沿う断面図である。It is sectional drawing which follows the AA line of FIG. 2, and the BB line of FIG. 図1のTFT基板を用いた液晶パネルの製造方法の一例を説明する、図2のA−A線、C−C線及び図3のB−B線に沿う工程断面図(その1)である。FIG. 4 is a process cross-sectional view (part 1) taken along the lines AA, CC, and BB of FIG. 3 for explaining an example of a method for manufacturing a liquid crystal panel using the TFT substrate of FIG. . 図1のTFT基板を用いた液晶パネルの製造方法の一例を説明する、図2のA−A線、C−C線及び図3のB−B線に沿う工程断面図(その2)である。FIG. 4 is a process cross-sectional view (part 2) taken along the lines AA, CC, and BB in FIG. 3 for explaining an example of a method for manufacturing a liquid crystal panel using the TFT substrate of FIG. . 図4の画素部コンタクトスルーホールの形成方法を示す工程断面図(その1)である。FIG. 5 is a process cross-sectional view (part 1) illustrating the method for forming the pixel portion contact through hole of FIG. 4; 図4の画素部コンタクトスルーホールの形成方法を示す工程断面図(その2)である。FIG. 5 is a process cross-sectional view (part 2) illustrating the method of forming the pixel portion contact through hole of FIG. 4. 図4の信号線端子部の形成方法を示す工程断面図である。It is process sectional drawing which shows the formation method of the signal wire | line terminal part of FIG. この発明の第2の実施の形態に係る透過型液晶表示装置におけるTFT基板の構成を概念的に示す平面図である。It is a top view which shows notionally the structure of the TFT substrate in the transmissive liquid crystal display device concerning the 2nd Embodiment of this invention. 図10のTFT基板の1画素部を拡大して示す平面図である。It is a top view which expands and shows 1 pixel part of the TFT substrate of FIG. 図10のTFT基板の製造方法の一例を説明する、図11のA−A線、B−B線及びC−C線に沿う工程断面図(その1)である。FIG. 12 is a process cross-sectional view (No. 1) taken along the lines AA, BB, and CC of FIG. 11 for explaining an example of the manufacturing method of the TFT substrate of FIG. 10; 図10のTFT基板の製造方法の一例を説明する、図11のA−A線、B−B線及びC−C線に沿う工程断面図(その2)である。FIG. 12 is a process cross-sectional view (part 2) taken along the lines AA, BB, and CC of FIG. 11 for explaining an example of the manufacturing method of the TFT substrate of FIG. 10; 図10のTFT基板の製造方法の一例を説明する、図11のA−A線、B−B線及びC−C線に沿う工程断面図(その3)である。FIG. 12 is a process cross-sectional view (part 3) taken along the lines AA, BB, and CC of FIG. 11 for explaining an example of the manufacturing method of the TFT substrate of FIG. 10; 第1の実施の形態に示したITOスパッタ時の基板温度と縦筋ムラ発生率の関係の一例をグラフで示す説明図である。It is explanatory drawing which shows an example of the relationship between the substrate temperature at the time of ITO sputtering shown in 1st Embodiment, and a vertical stripe nonuniformity generation rate with a graph. 非加熱ITOスパッタ時の酸素流量比と層抵抗値の関係の一例をグラフで示す説明図である。It is explanatory drawing which shows an example of the relationship between the oxygen flow rate ratio and layer resistance value at the time of non-heating ITO sputtering. 非加熱ITOスパッタ後に200℃でアニールした後の基板内層抵抗分布の様子の一例を示す説明図である。It is explanatory drawing which shows an example of the mode of the board | substrate internal layer resistance distribution after annealing at 200 degreeC after non-heating ITO sputtering. ITOスパッタ時の基板温度とエッチング残渣の関係を表で示す説明図である。It is explanatory drawing which shows the relationship between the substrate temperature at the time of ITO sputtering, and an etching residue by a table | surface. 非加熱ITOスパッタ後のアニール温度と基板内線幅均一性、有機絶縁膜の色つきの関係を表で示す説明図である。It is explanatory drawing which shows the relationship between the annealing temperature after non-heating ITO sputter | spatter, the board | substrate line width uniformity, and the coloring of an organic insulating film in a table | surface. 第1の実施の形態において、上下信号線端子部のコンタクト抵抗値差と縦筋ムラの関係を表で示す説明図である。In 1st Embodiment, it is explanatory drawing which shows the relationship between the contact resistance value difference of an up-and-down signal line terminal part, and a vertical stripe nonuniformity by a table | surface. この発明に係る製造方法により製造された液晶表示装置の透明導電膜と下層金属膜の接続部を透過型電子顕微鏡により観察した結果の一例を概念的に示す説明図である。It is explanatory drawing which shows notionally an example of the result of having observed the connection part of the transparent conductive film of a liquid crystal display device manufactured with the manufacturing method which concerns on this invention, and a lower layer metal film with the transmission electron microscope. 従来のTFTを用いた透過型液晶表示装置におけるアクティブマトリクス基板の1画素部分の構成を示し、(a)は平面図、(b)は(a)のB−B線に沿う断面図である。The structure of one pixel part of the active matrix substrate in the transmissive liquid crystal display device using the conventional TFT is shown, (a) is a plan view and (b) is a sectional view taken along the line BB in (a).

以下、この発明の実施の形態について図面を参照して説明する。   Embodiments of the present invention will be described below with reference to the drawings.

(第1の実施の形態)
図1は、この発明の第1の実施の形態に係る透過型液晶表示装置におけるTFT基板の構成を概念的に示す平面図である。図1に示すTFT基板10は、後述する対向基板17との間に液晶を挟み込んで、液晶表示装置の液晶パネルを形成する(図2,4参照)。
(First embodiment)
FIG. 1 is a plan view conceptually showing the structure of the TFT substrate in the transmissive liquid crystal display device according to the first embodiment of the present invention. A TFT substrate 10 shown in FIG. 1 forms a liquid crystal panel of a liquid crystal display device by sandwiching a liquid crystal with a counter substrate 17 described later (see FIGS. 2 and 4).

TFT基板10の対向基板側面には、複数の信号線11と走査線12が、互いに交差するマトリクス状に配置され、信号線11と走査線12の交差部分に、TFT13が形成されている。   On the opposite substrate side surface of the TFT substrate 10, a plurality of signal lines 11 and scanning lines 12 are arranged in a matrix that intersects each other, and TFTs 13 are formed at the intersections of the signal lines 11 and the scanning lines 12.

このTFT基板10は、特に、TFT13の上にカラーフィルタ(CF)を載せたCFonTFT構造を有する高精細の液晶パネルに用いられるものである。   The TFT substrate 10 is particularly used for a high-definition liquid crystal panel having a CFon TFT structure in which a color filter (CF) is mounted on the TFT 13.

高精細の液晶パネルの場合、パネルの縦方向に沿って配置された信号線11の隣接間隔が狭くなるので、信号線11の一端に設けられた信号線端子14を、交互に或いは複数本毎に逆向きになるようにTFT基板10の両側に位置させている。パネルの横方向に沿って配置された走査線12は、一端に設けられた走査線端子15を同一側に位置させている。   In the case of a high-definition liquid crystal panel, the adjacent interval between the signal lines 11 arranged along the vertical direction of the panel is narrowed. Therefore, the signal line terminals 14 provided at one end of the signal line 11 are alternately or plurally provided. It is located on both sides of the TFT substrate 10 so as to be opposite to each other. The scanning line 12 arranged along the horizontal direction of the panel has a scanning line terminal 15 provided at one end located on the same side.

信号線11は、TFT13のソース電極に接続され、ソース電極へデータ信号を入力する。走査線12は、TFT13のゲート電極に接続され、走査線12からゲート電極へ入力される走査信号によってTFT13が駆動され、ドレイン電極に接続される画素電極にデータ信号が書き込まれる。   The signal line 11 is connected to the source electrode of the TFT 13 and inputs a data signal to the source electrode. The scanning line 12 is connected to the gate electrode of the TFT 13, the TFT 13 is driven by a scanning signal input from the scanning line 12 to the gate electrode, and a data signal is written to the pixel electrode connected to the drain electrode.

図2は、図1のTFT基板を用いた液晶パネルの平面図であり、図3は、図1のTFT基板の1画素部を拡大して示す平面図である。図4は、図2のA−A線及び図3のB−B線に沿う断面図である。   FIG. 2 is a plan view of a liquid crystal panel using the TFT substrate of FIG. 1, and FIG. 3 is an enlarged plan view showing one pixel portion of the TFT substrate of FIG. 4 is a cross-sectional view taken along line AA in FIG. 2 and line BB in FIG.

図2及び図4に示すように、液晶パネル16は、共にガラス等の透明絶縁性基板からなる矩形状のTFT基板10と対向基板17を有し、両基板10,17間には液晶L(図4参照)が挟み込まれている。   As shown in FIGS. 2 and 4, the liquid crystal panel 16 has a rectangular TFT substrate 10 and a counter substrate 17 both made of a transparent insulating substrate such as glass, and a liquid crystal L ( (See FIG. 4).

TFT基板10の上面には、ブラックマトリクス18が形成されており、ブラックマトリクス18には、画素電極33(図4参照)に対応して、複数の開口部19(図2参照)が開けられている。各開口部19は、例えば、赤色カラーフィルタの開口部19R、緑色カラーフィルタの開口部19G、青色カラーフィルタの開口部19Bとして、順番に繰り返し配置される。   A black matrix 18 is formed on the upper surface of the TFT substrate 10, and a plurality of openings 19 (see FIG. 2) are opened in the black matrix 18 corresponding to the pixel electrodes 33 (see FIG. 4). Yes. Each opening 19 is repeatedly arranged in order, for example, as an opening 19R of a red color filter, an opening 19G of a green color filter, and an opening 19B of a blue color filter.

このTFT基板10と対向基板17は、所定ギャップを有し重ね合わせた状態で、周縁に沿って配置されたシール材20により固定されている。TFT基板10の周辺部には、縦方向両側にH側端子21(信号線端子14)が、横方向一方側にV側端子22(走査線端子15)が、それぞれ対向基板17から露出させて複数個並設されている。   The TFT substrate 10 and the counter substrate 17 are fixed by a sealing material 20 disposed along the periphery in a state where they are overlapped with a predetermined gap. At the periphery of the TFT substrate 10, the H-side terminal 21 (signal line terminal 14) is exposed from the opposite substrate 17 on both sides in the vertical direction and the V-side terminal 22 (scanning line terminal 15) is exposed on one side in the horizontal direction. A plurality are arranged side by side.

横方向他方側のシール材20には、両基板10,17間に液晶Lを注入するための注入口23が開けられている。この注入口23は、液晶L注入後、封口材24により封止される。   The sealing material 20 on the other side in the horizontal direction is provided with an injection port 23 for injecting the liquid crystal L between the substrates 10 and 17. The injection port 23 is sealed with a sealing material 24 after the liquid crystal L is injected.

図3及び図4に示すように、TFT基板10の上には、ゲート電極25が設けられ、ゲート電極25を覆うようにゲート絶縁膜26が形成されている。ゲート絶縁膜26の上には、ゲート電極25と重畳するように、半導体層27が設けられ、この半導体層27の中央部上で隔てられたソース電極28、ドレイン電極29が、半導体層27に接続されている。これら半導体層27、ソース電極28及びドレイン電極29を覆って、パッシベーション膜30が成膜され、TFT13が形成される。   As shown in FIGS. 3 and 4, a gate electrode 25 is provided on the TFT substrate 10, and a gate insulating film 26 is formed so as to cover the gate electrode 25. A semiconductor layer 27 is provided on the gate insulating film 26 so as to overlap the gate electrode 25, and a source electrode 28 and a drain electrode 29 separated on the central portion of the semiconductor layer 27 are formed on the semiconductor layer 27. It is connected. A passivation film 30 is formed to cover the semiconductor layer 27, the source electrode 28, and the drain electrode 29, and the TFT 13 is formed.

パッシベーション膜30の上には、TFT13に対応してブラックマトリクス18が、H側端子21及びV側端子(図示しない)近傍に額縁ブラックマトリクス18aが、それぞれ形成されると共に、画素表示領域に対応した部分に、赤色のカラーフィルタ31R、青色のカラーフィルタ31B、及び緑色のカラーフィルタ(図示しない)が形成されている。   On the passivation film 30, a black matrix 18 corresponding to the TFT 13 is formed, and a frame black matrix 18 a is formed in the vicinity of the H-side terminal 21 and the V-side terminal (not shown), and corresponding to the pixel display region. In the portion, a red color filter 31R, a blue color filter 31B, and a green color filter (not shown) are formed.

これら各カラーフィルタ31とパッシベーション膜30を覆って、オーバーコート膜32が形成され、オーバーコート膜32の上に、ITO膜からなる透明な複数の画素電極33が、マトリクス状に配置される。   An overcoat film 32 is formed so as to cover each color filter 31 and the passivation film 30, and a plurality of transparent pixel electrodes 33 made of an ITO film are arranged on the overcoat film 32 in a matrix.

このように、TFT13をスイッチング素子として用いる場合は、ドレイン電極29が画素電極33との接続用引き出し電極として機能し、オーバーコート膜32とパッシベーション膜30を貫通して設けたコンタクトスルーホール34を介して、ドレイン電極29と画素電極33が接続される。   As described above, when the TFT 13 is used as a switching element, the drain electrode 29 functions as a lead electrode for connection with the pixel electrode 33, and the contact through hole 34 is provided through the overcoat film 32 and the passivation film 30. Thus, the drain electrode 29 and the pixel electrode 33 are connected.

TFT13のゲート電極25には走査線12が接続され、ソース電極28には信号線11が接続され、ドレイン電極29には、コンタクトスルーホール34を介して画素電極33が接続されている。このTFT13には、走査線12、ゲート電極25を通してスイッチング信号が、信号線11、ソース電極28を通して映像信号が入力され、画素電極33への電荷の書き込みが行われる。   The scanning line 12 is connected to the gate electrode 25 of the TFT 13, the signal line 11 is connected to the source electrode 28, and the pixel electrode 33 is connected to the drain electrode 29 via the contact through hole 34. A switching signal is input to the TFT 13 through the scanning line 12 and the gate electrode 25, and a video signal is input through the signal line 11 and the source electrode 28, and charge is written to the pixel electrode 33.

なお、コンタクトスルーホール34の周囲は覆わずに、ブラックマトリクス18及びカラーフィルタ31が形成されている。   The black matrix 18 and the color filter 31 are formed without covering the periphery of the contact through hole 34.

画素電極33が形成されたTFT基板10の表面には、画素電極33を覆って配向膜35が形成される。一方、対向基板17の表面には、透明共通電極38が形成され、これを覆って配向膜37が形成される。これらのTFT基板10と対向基板17との間に面内スペーサ36を介在させ、液晶Lを挟み込み液晶パネルが形成される。透明共通電極38と画素電極33との間の液晶L層(図4参照)により、画素容量が形成される。   An alignment film 35 is formed on the surface of the TFT substrate 10 on which the pixel electrode 33 is formed so as to cover the pixel electrode 33. On the other hand, a transparent common electrode 38 is formed on the surface of the counter substrate 17, and an alignment film 37 is formed covering the transparent common electrode 38. An in-plane spacer 36 is interposed between the TFT substrate 10 and the counter substrate 17 to sandwich the liquid crystal L, thereby forming a liquid crystal panel. A pixel capacitance is formed by the liquid crystal L layer (see FIG. 4) between the transparent common electrode 38 and the pixel electrode 33.

なお、TFT基板10の下面と対向基板17の上面、即ち、互いの対向面ではない側の面には、それぞれTFT側偏光板39と対向側偏光板40が設けられている。   Note that a TFT side polarizing plate 39 and a counter side polarizing plate 40 are provided on the lower surface of the TFT substrate 10 and the upper surface of the counter substrate 17, that is, on the surface that is not the surface facing each other.

図5及び図6は、図1のTFT基板を用いた液晶パネルの製造方法の一例を説明する、図2のA−A線、C−C線及び図3のB−B線に沿う工程断面図(その1、その2)である。   5 and 6 illustrate an example of a method for manufacturing a liquid crystal panel using the TFT substrate of FIG. 1, and a process cross section along the lines AA, CC, and BB in FIG. It is a figure (the 1 and the 2).

図5及び図6に示すように、先ず、例えば、板厚が約0.7mmの無アルカリガラスからなるガラス基板10aの上に、スパッタリングにより、Cr、Mo、Cr/Al積層膜、Mo/Al積層膜等からなる導電層を約100〜300nmの膜厚で成膜し、フォトリソ工程により、ゲート電極25、走査線(図示しない)、走査線端子部であるV側端子(図示しない)を形成する。   As shown in FIGS. 5 and 6, first, for example, Cr, Mo, Cr / Al laminated film, Mo / Al are sputtered on a glass substrate 10a made of non-alkali glass having a plate thickness of about 0.7 mm. A conductive layer made of a laminated film or the like is formed to a thickness of about 100 to 300 nm, and a gate electrode 25, a scanning line (not shown), and a V-side terminal (not shown) that is a scanning line terminal portion are formed by a photolithography process. To do.

その後、プラズマCVD(chemical vapor deposition)により、シリコン窒化膜(SiNx)からなるゲート絶縁膜26を約300〜500nmの膜厚で、更に、アモルファスシリコン(a−Si)を約150〜300nmの膜厚で、リンがドープされたアモルファスシリコン(n+ a−Si)を約30〜50nmの膜厚で、順次成膜し、フォトリソ工程により半導体層27を形成する。 Thereafter, the gate insulating film 26 made of a silicon nitride film (SiNx) is formed with a film thickness of about 300 to 500 nm, and amorphous silicon (a-Si) is formed with a film thickness of about 150 to 300 nm by plasma CVD (chemical vapor deposition). Then, amorphous silicon doped with phosphorus (n + a-Si) is sequentially formed to a thickness of about 30 to 50 nm, and the semiconductor layer 27 is formed by a photolithography process.

次に、スパッタリングにより、Cr、Mo、Cr/Al/Cr積層膜、Mo/Al/Mo積層膜等からなる導電層を約100〜400nmの膜厚で成膜し、フォトリソ工程により、ソース電極28、ドレイン電極29、信号線(図示しない)、信号線端子部であるH側端子21を形成する。   Next, a conductive layer made of Cr, Mo, Cr / Al / Cr laminated film, Mo / Al / Mo laminated film or the like is formed by sputtering to a thickness of about 100 to 400 nm, and the source electrode 28 is formed by a photolithography process. The drain electrode 29, the signal line (not shown), and the H-side terminal 21 which is a signal line terminal portion are formed.

その後、プラズマCVDにより、シリコン窒化膜(SiNx)等の無機膜からなるパッシベーション膜30を約100〜200nmの膜厚で成膜する(図5(a)参照)。   Thereafter, a passivation film 30 made of an inorganic film such as a silicon nitride film (SiNx) is formed to a thickness of about 100 to 200 nm by plasma CVD (see FIG. 5A).

次に、ブラックマトリクス18及び額縁ブラックマトリクス18aを、ネガ型感光性アクリル系顔料分散レジスト或いはカーボン系レジストを用いて、膜厚が約1〜3μm、光学濃度(OD値)が3以上、シート抵抗値が1×1010Ω/□以上、に形成する(図5(b)参照)。 Next, the black matrix 18 and the frame black matrix 18a are made of negative photosensitive acrylic pigment dispersion resist or carbon resist, the film thickness is about 1 to 3 μm, the optical density (OD value) is 3 or more, the sheet resistance The value is 1 × 10 10 Ω / □ or more (see FIG. 5B).

次に、ネガ型感光性アクリル系顔料分散レジストを用いて、膜厚が約1.0〜1.5μmの赤色カラーフィルタ31Rを形成する。赤色カラーフィルタ31Rと同様に、青色カラーフィルタ31B及び緑色カラーフィルタ(図示しない)の各色層を形成する(図5(c)参照)。   Next, a red color filter 31R having a film thickness of about 1.0 to 1.5 μm is formed using a negative photosensitive acrylic pigment dispersion resist. Similarly to the red color filter 31R, the color layers of the blue color filter 31B and the green color filter (not shown) are formed (see FIG. 5C).

次に、ポジ型感光性ノボラック系レジストを用いて、膜厚が約2.0〜3.5μmの有機絶縁膜であるオーバーコート膜32を、コンタクトスルーホール形成部分を開口したパターンに形成する。   Next, an overcoat film 32 which is an organic insulating film having a film thickness of about 2.0 to 3.5 μm is formed in a pattern having an opening at a contact through hole forming portion using a positive photosensitive novolac resist.

その後、フォトリソ工程により、プラズマエッチングを行い、パッシベーション膜30をドライエッチングして、コンタクトスルーホール34を形成する。このとき、コンタクトスルーホール34形成と同時に、H側端子21の上のパッシベーション膜30、及びV側端子の上のパッシベーション膜30とゲート絶縁膜(図示しない)も除去する。   Thereafter, plasma etching is performed by a photolithography process, and the passivation film 30 is dry-etched to form a contact through hole 34. At this time, the passivation film 30 on the H-side terminal 21 and the passivation film 30 and the gate insulating film (not shown) on the V-side terminal are also removed simultaneously with the formation of the contact through hole 34.

ここで、プラズマエッチングは、SF6 やCF4 、CHF3 等のフッ素系のガスを高周波放電させ、これらのラジカルでエッチングを行う。ガス圧力や流量、放電パワー等を最適化し、コンタクトスルーホールの形状を良好なものにする(図5(d)参照)。 Here, in the plasma etching, a fluorine-based gas such as SF 6 , CF 4 , or CHF 3 is subjected to high-frequency discharge, and etching is performed using these radicals. The gas pressure, flow rate, discharge power, etc. are optimized, and the shape of the contact through hole is improved (see FIG. 5D).

次に、オーバーコート膜32及びコンタクトスルーホール34から露出したドレイン電極29上に、後述するスパッタリングにより、ITO膜からなる膜厚が約40〜120nmの透明導電膜を成膜し、フォトリソ工程により画素電極33を形成する。このとき、H側端子21及びV側端子(図示しない)の上にも透明導電膜を成膜し、画素電極33と同時に、信号線端子部であるH側端子21に接続する接続電極41、及び走査線端子部であるV側端子に接続する接続電極(図示しない)を形成する(図6(e)参照)。   Next, on the drain electrode 29 exposed from the overcoat film 32 and the contact through hole 34, a transparent conductive film made of an ITO film having a film thickness of about 40 to 120 nm is formed by sputtering described later, and the pixel is formed by a photolithography process. The electrode 33 is formed. At this time, a transparent conductive film is also formed on the H-side terminal 21 and the V-side terminal (not shown), and simultaneously with the pixel electrode 33, a connection electrode 41 connected to the H-side terminal 21 that is a signal line terminal portion, Then, a connection electrode (not shown) connected to the V-side terminal which is the scanning line terminal portion is formed (see FIG. 6E).

次に、このTFT基板10に、ポリイミド系の配向剤からなる膜厚が30〜60nmの配向膜35を形成し、配向処理をした後、エポキシ系樹脂接着剤からなるシール材20を、TFT基板10の周縁に沿って形成する(図6(f)参照)。   Next, after forming an alignment film 35 having a film thickness of 30 to 60 nm made of a polyimide-based alignment agent on the TFT substrate 10 and performing an alignment treatment, a sealing material 20 made of an epoxy resin adhesive is applied to the TFT substrate. 10 (see FIG. 6F).

同様に、例えば、板厚が約0.7mmの無アルカリガラスからなるガラス基板に、ITO膜からなる膜厚が約80〜150nm、シート抵抗値が20〜40Ω/□の透明導電膜を成膜し、対向側の透明共通電極36を形成する。更に、この透明共通電極36の上に、ポリイミド系の配向剤からなる膜厚が30〜60nmの配向膜37を形成し、配向処理をして、対向基板17とする。   Similarly, for example, a transparent conductive film having a film thickness of about 80 to 150 nm and a sheet resistance value of 20 to 40 Ω / □ is formed on a glass substrate made of alkali-free glass having a thickness of about 0.7 mm. Then, the transparent common electrode 36 on the opposite side is formed. Further, an alignment film 37 having a film thickness of 30 to 60 nm made of a polyimide-based alignment agent is formed on the transparent common electrode 36, and an alignment process is performed to form the counter substrate 17.

その後、シール材20と面内スペーサ(図示しない)を介して、TFT基板10の上に対向基板17を重ね合わせ、注入口23から両基板10,17間に、フッ素系化合物からなる液晶Lを注入した後、UV硬化型アクリレート系樹脂からなる封口材24により、注入口23を封止し、所定ギャップのパネルを得る。   Thereafter, the counter substrate 17 is overlaid on the TFT substrate 10 via a sealing material 20 and an in-plane spacer (not shown), and a liquid crystal L made of a fluorine-based compound is placed between the injection port 23 and both the substrates 10 and 17. After the injection, the injection port 23 is sealed with a sealing material 24 made of a UV curable acrylate resin to obtain a panel with a predetermined gap.

最後に、TFT基板10の配向膜35とは反対側面に、ヨウ素系偏光フィルムからなるTFT側偏光板39を形成し、対向基板17の配向膜37とは反対側面に、ヨウ素系偏光フィルムからなる対向側偏光板40を形成する。これにより、TFT基板10を用いた液晶パネル16が形成される(図6(g)参照)。   Finally, a TFT side polarizing plate 39 made of an iodine polarizing film is formed on the side surface opposite to the alignment film 35 of the TFT substrate 10, and the iodine side polarizing film is made on the side surface opposite to the alignment film 37 of the counter substrate 17. The counter-side polarizing plate 40 is formed. Thereby, the liquid crystal panel 16 using the TFT substrate 10 is formed (see FIG. 6G).

図7及び図8は、図4の画素部コンタクトスルーホールの形成方法を示す工程断面図(その1及びその2)である(図3におけるB−B線と垂直方向の断面図である)。   7 and 8 are process cross-sectional views (No. 1 and No. 2) showing a method of forming the pixel portion contact through hole of FIG. 4 (cross-sectional views in the direction perpendicular to the line BB in FIG. 3).

図7及び図8に示すように、先ず、ガラス基板10aの上に、ゲート絶縁膜26を形成し、その上にドレイン電極29を形成した後、ドレイン電極29を覆ってパッシベーション膜30を形成する(図7(a)参照)。   As shown in FIGS. 7 and 8, first, the gate insulating film 26 is formed on the glass substrate 10a, the drain electrode 29 is formed thereon, and then the passivation film 30 is formed to cover the drain electrode 29. (See FIG. 7 (a)).

次に、例えば、青色カラーフィルタ31Bからなる色層を、ドレイン電極29の上の中央部分を除いて形成し(図7(b)参照)、更に、オーバーコート膜32を、色層を覆ってコンタクトスルーホール形成部分に開口を有するパターン状に形成する(図7(c)参照)。   Next, for example, a color layer composed of a blue color filter 31B is formed except for the central portion on the drain electrode 29 (see FIG. 7B), and an overcoat film 32 is further covered with the color layer. A contact through hole forming portion is formed in a pattern having an opening (see FIG. 7C).

次に、フォトリソ工程により、パッシベーション膜30をエッチングして、ドレイン電極29を露出させるコンタクトスルーホール34を形成する。(図8(d)参照)。   Next, the passivation film 30 is etched by a photolithography process to form a contact through hole 34 exposing the drain electrode 29. (See FIG. 8D).

次に、コンタクトスルーホール34から露出したドレイン電極29と共に、オーバーコート膜32を覆うように、スパッタリングにより、ITO膜からなる透明導電膜を成膜し、フォトリソ工程により画素電極33を形成する(図8(e)参照)。これにより、コンタクトスルーホール34を介して、ドレイン電極29と画素電極33が接続される。   Next, a transparent conductive film made of an ITO film is formed by sputtering so as to cover the overcoat film 32 together with the drain electrode 29 exposed from the contact through hole 34, and a pixel electrode 33 is formed by a photolithography process (FIG. 8 (e)). As a result, the drain electrode 29 and the pixel electrode 33 are connected via the contact through hole 34.

図9は、図4の信号線端子部の形成方法を示す工程断面図である(短辺方向の断面図である)。図9に示すように、先ず、ガラス基板10aの上に、ゲート絶縁膜26を形成し、その上に信号線端子部であるH側端子21を形成した後、H側端子21を覆ってパッシベーション膜30を成膜する(図9(a)参照)。ブラックマトリクス形成工程、色層形成工程では、この領域には何も形成しない。   FIG. 9 is a process cross-sectional view illustrating a method of forming the signal line terminal portion of FIG. 4 (a cross-sectional view in the short side direction). As shown in FIG. 9, first, the gate insulating film 26 is formed on the glass substrate 10a, and the H-side terminal 21 that is the signal line terminal portion is formed thereon, and then the H-side terminal 21 is covered to passivate. A film 30 is formed (see FIG. 9A). Nothing is formed in this region in the black matrix forming step and the color layer forming step.

次に、フォトリソ工程によりパッシベーション膜30をエッチングして、H側端子21を露出させるコンタクトスルーホール34を形成する。(図9(b)参照)。   Next, the passivation film 30 is etched by a photolithography process to form a contact through hole 34 that exposes the H-side terminal 21. (See FIG. 9B).

次に、コンタクトスルーホール34から露出したH側端子21と共に、周囲のパッシベーション膜30を覆うように、スパッタリングにより、ITO膜からなる透明導電膜を成膜し、フォトリソ工程により接続電極41を形成する(図9(c)参照)。これにより、コンタクトスルーホール34を介して、信号線端子部であるH側端子21に接続する接続電極41が接続される。ここで、接続電極41の透明導電膜の成膜は、画素電極33の透明導電膜の成膜と同時に行われる。   Next, a transparent conductive film made of an ITO film is formed by sputtering so as to cover the surrounding passivation film 30 together with the H-side terminal 21 exposed from the contact through hole 34, and the connection electrode 41 is formed by a photolithography process. (See FIG. 9 (c)). Accordingly, the connection electrode 41 connected to the H-side terminal 21 that is the signal line terminal portion is connected through the contact through hole 34. Here, the formation of the transparent conductive film of the connection electrode 41 is performed simultaneously with the formation of the transparent conductive film of the pixel electrode 33.

有機層間絶縁膜上にITO膜からなる透明導電膜を成膜する際、TFT基板10が約100〜170℃となるようにTFT基板10を加熱する。また、透明導電膜を成膜する際、非加熱で酸素流量比(O2 /Ar)を約1%以下、望ましくは0.5%以下、更に望ましくは0.2%以下として成膜する。更に、成膜後に、約200〜240℃の温度でアニールを行う。 When a transparent conductive film made of an ITO film is formed on the organic interlayer insulating film, the TFT substrate 10 is heated so that the TFT substrate 10 has a temperature of about 100 to 170 ° C. Further, when forming the transparent conductive film, the film is formed without heating and with an oxygen flow rate ratio (O 2 / Ar) of about 1% or less, desirably 0.5% or less, and more desirably 0.2% or less. Further, after film formation, annealing is performed at a temperature of about 200 to 240 ° C.

(第2の実施の形態)
図10は、この発明の第2の実施の形態に係る透過型液晶表示装置におけるTFT基板の構成を概念的に示す平面図である。図10に示すように、TFT基板50の対向基板側面には、複数の信号線11と走査線12が、互いに交差するマトリクス状に配置され、信号線11と走査線12の交差部分に、TFT13が形成されている。
(Second Embodiment)
FIG. 10 is a plan view conceptually showing the structure of the TFT substrate in the transmissive liquid crystal display device according to the second embodiment of the present invention. As shown in FIG. 10, a plurality of signal lines 11 and scanning lines 12 are arranged in a matrix crossing each other on the side of the counter substrate of the TFT substrate 50, and the TFT 13 is located at the intersection of the signal lines 11 and the scanning lines 12. Is formed.

そして、隣接する走査線12の間に、共通配線(コモン線)51を設けており、この共通配線51と画素電極でストレージを形成するコモンストレージ方式の液晶表示装置に用いられる。   A common wiring (common line) 51 is provided between the adjacent scanning lines 12, and this is used for a common storage type liquid crystal display device in which storage is formed by the common wiring 51 and the pixel electrode.

共通配線51は、共通の電位を与えるために相互に結束されており、各共通配線51の両端がそれぞれ接続された共通配線結束線52が、TFT基板50の横方向両側に1本ずつTFT基板50の縦方向に沿って設けられている。この共通配線51と、TFT13のドレイン電極に接続された画素電極との間で容量が形成される。各共通配線結束線52の端部には、それぞれ共通配線端子53が設けられている。   The common wiring 51 is bundled together to give a common potential, and a common wiring binding line 52 in which both ends of each common wiring 51 are connected to the TFT substrate 50 is provided on each side of the TFT substrate 50 in the lateral direction. It is provided along 50 vertical directions. A capacitance is formed between the common wiring 51 and the pixel electrode connected to the drain electrode of the TFT 13. A common wiring terminal 53 is provided at an end of each common wiring binding line 52.

図11は、図10のTFT基板の1画素部を拡大して示す平面図である。図11に示すように、TFT基板50の信号線11と走査線12の交差区画には、櫛歯状に形成された画素電極54と共通電極55が交互に配置されている。   FIG. 11 is an enlarged plan view showing one pixel portion of the TFT substrate of FIG. As shown in FIG. 11, pixel electrodes 54 and common electrodes 55 formed in a comb shape are alternately arranged at the intersection of the signal line 11 and the scanning line 12 of the TFT substrate 50.

TFT13のゲート電極25は走査線の一部を共有して形成され、ドレイン電極29には、画素電極用のコンタクトスルーホール56を介して画素電極54が、共通配線51には、共通電極用のコンタクトスルーホール57を介して共通電極55が、それぞれ接続され、ソース電極28には信号線11が接続されている。   The gate electrode 25 of the TFT 13 is formed by sharing a part of the scanning line, the drain electrode 29 is provided with the pixel electrode 54 via the pixel electrode contact through hole 56, and the common wiring 51 is provided for the common electrode. The common electrodes 55 are connected to each other through the contact through holes 57, and the signal line 11 is connected to the source electrode 28.

このTFT13には、走査線12、ゲート電極25を通してスイッチング信号が、信号線11、ソース電極28を通して映像信号が入力され、画素電極54への電荷の書き込みが行われる。   A switching signal is input to the TFT 13 through the scanning line 12 and the gate electrode 25, and a video signal is input through the signal line 11 and the source electrode 28, and charge is written to the pixel electrode 54.

図12から図14は、図10のTFT基板の製造方法の一例を説明する、図11のA−A線、B−B線及びC−C線に沿う工程断面図(その1からその3)である。ここで、A−A線に沿う断面部はTFT部を示し、B−B線に沿う断面部は画素部を示し、C−C線に沿う断面部は共通電極用コンタクトスルーホール部(ITO−COM部)を示す。   12 to 14 are cross-sectional views taken along lines AA, BB, and CC in FIG. 11 for explaining an example of the manufacturing method of the TFT substrate of FIG. 10 (No. 1 to No. 3). It is. Here, the cross-sectional portion along the AA line indicates the TFT portion, the cross-sectional portion along the BB line indicates the pixel portion, and the cross-sectional portion along the CC line indicates the common electrode contact through hole portion (ITO- COM part).

図12から図14に示すように、先ず、ガラス基板10aの上に、スパッタリングにより、Cr、Mo、Cr/Al積層膜、Mo/Al積層膜等からなる導電層を約100〜300nmの膜厚で成膜し、フォトリソ工程により、ゲート電極25、走査線(図示しない)、共通配線51、及び走査線端子部(図示しない)を形成する(図12(a)参照)。   As shown in FIGS. 12 to 14, first, a conductive layer made of Cr, Mo, Cr / Al laminated film, Mo / Al laminated film or the like is formed on the glass substrate 10a by sputtering to a thickness of about 100 to 300 nm. The gate electrode 25, the scanning line (not shown), the common wiring 51, and the scanning line terminal portion (not shown) are formed by a photolithography process (see FIG. 12A).

次に、プラズマCVDにより、シリコン窒化膜からなるゲート絶縁膜26を約300〜500nmの膜厚で、更に、アモルファスシリコン(a−Si)を約150〜300nmの膜厚で、リンがドープされたアモルファスシリコン(n+ a−Si)を約30〜50nmの膜厚で、順次成膜し、フォトリソ工程により半導体層27を形成する(図12(b)参照)。 Next, the gate insulating film 26 made of a silicon nitride film with a thickness of about 300 to 500 nm and further amorphous silicon (a-Si) with a thickness of about 150 to 300 nm are doped with phosphorus by plasma CVD. Amorphous silicon (n + a-Si) is sequentially formed to a thickness of about 30 to 50 nm, and a semiconductor layer 27 is formed by a photolithography process (see FIG. 12B).

次に、スパッタリングにより、Cr、Mo、Cr/Al/Cr積層膜、Mo/Al/Mo積層膜等からなる導電層を約100〜400nmの膜厚で成膜し、フォトリソ工程により、ソース電極28、ドレイン電極29、信号線層の画素電極58、この画素電極58を挟んで隣接する信号線11、信号線端子部(図示しない)を、それぞれ形成する(図12(c)参照)。   Next, a conductive layer made of Cr, Mo, Cr / Al / Cr laminated film, Mo / Al / Mo laminated film or the like is formed by sputtering to a thickness of about 100 to 400 nm, and the source electrode 28 is formed by a photolithography process. The drain electrode 29, the pixel electrode 58 in the signal line layer, the signal line 11 adjacent to the pixel electrode 58, and the signal line terminal portion (not shown) are formed (see FIG. 12C).

その後、プラズマCVDにより、シリコン窒化膜等の無機膜からなるパッシベーション膜30を、約100〜300nmの膜厚で成膜する(図12(d)参照)。   Thereafter, a passivation film 30 made of an inorganic film such as a silicon nitride film is formed with a film thickness of about 100 to 300 nm by plasma CVD (see FIG. 12D).

次に、ポジ型感光性ノボラック系レジストを用いて、膜厚が約2.0〜3.5μmの有機絶縁膜59を、コンタクトスルーホール形成部分に開口を有するパターン状に形成する(図13(e)参照)。   Next, an organic insulating film 59 having a film thickness of about 2.0 to 3.5 μm is formed in a pattern shape having an opening in a contact through hole forming portion using a positive photosensitive novolac resist (FIG. 13 ( e)).

その後、フォトリソ工程により、プラズマエッチングを行い、パッシベーション膜30をドライエッチングして、ドレイン電極29を露出させる画素電極用のコンタクトスルーホール56と、信号線端子部を露出させるコンタクトスルーホール(図示しない)を、パッシベーション膜30及びゲート絶縁膜26をエッチングして、共通配線51を露出させる共通電極用のコンタクトスルーホール57と、信号線端子部を露出させるコンタクトスルーホール(図示しない)を、それぞれ形成する。ここで、プラズマエッチングは、第1の実施の形態と同様の方法で行う(図13(f)参照)。   Thereafter, plasma etching is performed by a photolithography process, the passivation film 30 is dry-etched, and the pixel electrode contact through hole 56 exposing the drain electrode 29 and the contact through hole exposing the signal line terminal portion (not shown). The passivation film 30 and the gate insulating film 26 are etched to form a contact through hole 57 for the common electrode that exposes the common wiring 51 and a contact through hole (not shown) that exposes the signal line terminal portion. . Here, the plasma etching is performed by the same method as in the first embodiment (see FIG. 13F).

次に、両コンタクトスルーホール56,57、及び有機絶縁膜59上に、ITO膜からなる透明導電膜を成膜し、フォトリソ工程により画素電極54と共通電極55、及び信号線端子部、走査線端子部上の接続電極(図示しない)を形成する。このとき、信号線層の画素電極58に対応して、有機絶縁膜59上に画素電極54が位置し、信号線11に対応して、有機絶縁膜59上に共通電極55が位置する(図14参照)。   Next, a transparent conductive film made of an ITO film is formed on both the contact through holes 56 and 57 and the organic insulating film 59, and the pixel electrode 54, the common electrode 55, the signal line terminal portion, and the scanning line are formed by a photolithography process. A connection electrode (not shown) on the terminal portion is formed. At this time, the pixel electrode 54 is positioned on the organic insulating film 59 corresponding to the pixel electrode 58 of the signal line layer, and the common electrode 55 is positioned on the organic insulating film 59 corresponding to the signal line 11 (FIG. 14).

これにより、画素電極用のコンタクトスルーホール56を介して、ソース電極28に接続する画素電極54が、共通電極用のコンタクトスルーホール57を介して、共通配線51に接続する共通電極55が、また、信号線、走査線端子部用のコンタクトスルーホールを介して、信号線端子部、走査線端子部に接続する接続電極が、それぞれ接続される。   As a result, the pixel electrode 54 connected to the source electrode 28 via the contact through hole 56 for the pixel electrode is connected to the common electrode 55 connected to the common wiring 51 via the contact through hole 57 for the common electrode. The connection electrodes connected to the signal line terminal portion and the scanning line terminal portion are respectively connected through the contact through holes for the signal line and the scanning line terminal portion.

有機層間絶縁膜上にITO膜からなる透明導電膜を成膜する際、第1の実施の形態と全く同様に、TFT基板50が約100〜170℃となるようにTFT基板50を加熱する。また、透明導電膜を成膜する際、非加熱で酸素流量比(O2/Ar)を約1%以下、望ましくは0.5%以下、更に望ましくは0.2%以下として成膜する。更に、成膜後に、約200〜240℃の温度でアニールを行う。 When a transparent conductive film made of an ITO film is formed on the organic interlayer insulating film, the TFT substrate 50 is heated so that the TFT substrate 50 has a temperature of about 100 to 170 ° C. exactly as in the first embodiment. Further, when forming the transparent conductive film, the film is formed without heating and with an oxygen flow rate ratio (O 2 / Ar) of about 1% or less, desirably 0.5% or less, and more desirably 0.2% or less. Further, after film formation, annealing is performed at a temperature of about 200 to 240 ° C.

この後、第1の実施の形態と同様に、TFT基板50の表面に配向膜35を形成して配向処理を行い、ブラックマトリクス18とカラーフィルタ31と配向膜37が形成され配向処理をされた対向基板17を、シール材20と面内スペーサ36を介して重ね合わせ、液晶Lを挟み込んで、広視野角、高開口率の液晶表示パネルが形成される。   After that, as in the first embodiment, the alignment film 35 is formed on the surface of the TFT substrate 50 and the alignment process is performed, and the black matrix 18, the color filter 31, and the alignment film 37 are formed and the alignment process is performed. The counter substrate 17 is overlapped via the sealing material 20 and the in-plane spacer 36, and the liquid crystal L is sandwiched between them to form a liquid crystal display panel with a wide viewing angle and a high aperture ratio.

第1の実施の形態及び第2の実施の形態において、上述したように、有機絶縁膜59上にITO膜からなる透明導電膜を成膜する際、加熱温度を約100〜170℃とする、或いは非加熱で酸素流量比(O2 /Ar)を約1%以下、望ましくは0.5%以下、更に望ましくは0.2%以下として成膜し、更に、スパッタ後に、約200〜240℃の温度でアニールを行うことが重要である。 In the first embodiment and the second embodiment, as described above, when the transparent conductive film made of the ITO film is formed on the organic insulating film 59, the heating temperature is about 100 to 170 ° C. Alternatively, the film is formed without heating and with an oxygen flow rate ratio (O 2 / Ar) of about 1% or less, desirably 0.5% or less, and more desirably 0.2% or less. It is important to perform annealing at a temperature of

上記条件を得る基になった、透明導電膜をスパッタした場合の縦筋ムラ発生率や層抵抗値の関係、或いはエッチング残渣や有機絶縁膜の色つきの関係等を、以下に示す。   The relationship between the vertical stripe unevenness occurrence rate and the layer resistance value when the transparent conductive film is sputtered, which is the basis for obtaining the above conditions, or the relationship between the etching residue and the coloring of the organic insulating film is shown below.

図15は、第1の実施の形態に示したITOスパッタ時の基板温度と縦筋ムラ発生率の関係の一例をグラフで示す説明図である。図15に示すように、ITOスパッタ時にTFT基板10を加熱して、基板温度を、常温から50℃、100℃、150℃、更に200℃と高めていった場合、縦筋ムラの発生率は徐々に低下し、常温では約40%だったのが、100℃では約5%となり150℃ではほぼ0となった。   FIG. 15 is an explanatory diagram showing, as a graph, an example of the relationship between the substrate temperature and the vertical stripe unevenness occurrence rate during ITO sputtering shown in the first embodiment. As shown in FIG. 15, when the TFT substrate 10 is heated during ITO sputtering and the substrate temperature is increased from room temperature to 50 ° C., 100 ° C., 150 ° C., and further 200 ° C., the occurrence rate of vertical stripe unevenness is The temperature gradually decreased, and it was about 40% at room temperature, but was about 5% at 100 ° C and almost 0 at 150 ° C.

この際、基板加熱は、成膜室とは独立した加熱室で事前に行い、有機絶縁膜からのガス出しを十分に行うことが望ましい。この場合、成膜室で保温のための加熱を行うかどうかは、どちらでもよい。   At this time, it is desirable that the substrate is heated in advance in a heating chamber independent from the film formation chamber, and gas is sufficiently discharged from the organic insulating film. In this case, it does not matter whether the heating for heat insulation is performed in the film formation chamber.

図16は、非加熱ITOスパッタ時の酸素流量比と層抵抗値の関係の一例をグラフで示す説明図である。図16に示すように、ITOスパッタ時に酸素流量比(O2 /Ar)を、ほぼ0%からほぼ2.5%まで高めていった場合、層抵抗値は徐々に増加し、0.5%で約65Ω/□、1%で約80Ω/□、1.5%で約110Ω/□となり、同様に、層抵抗値のバラツキ3σも徐々に増加し、0.5%で約8Ω/□、1%で約23Ω/□、1.5%で約39Ω/□となった。 FIG. 16 is an explanatory diagram showing an example of the relationship between the oxygen flow rate ratio and the layer resistance value during non-heated ITO sputtering. As shown in FIG. 16, when the oxygen flow ratio (O 2 / Ar) was increased from approximately 0% to approximately 2.5% during ITO sputtering, the layer resistance value gradually increased to 0.5% About 65Ω / □ at 1%, about 80Ω / □ at 1.5%, about 110Ω / □ at 1.5%. Similarly, the variation of layer resistance 3σ gradually increases, and about 8Ω / □ at 0.5%. It was about 23Ω / □ at 1% and about 39Ω / □ at 1.5%.

図17は、非加熱ITOスパッタ後に200℃でアニールした後の基板内層抵抗分布の様子の一例を示す説明図である。図17に示すように、ITOスパッタ時の酸素流量比(O2 /Ar)を0.05%、0.8%、2.1%へと高めていった場合、層抵抗値の増加に連れて基板内層抵抗値の分布状況も悪化した。 FIG. 17 is an explanatory diagram showing an example of the state of the substrate inner layer resistance distribution after annealing at 200 ° C. after non-heated ITO sputtering. As shown in FIG. 17, when the oxygen flow rate ratio (O 2 / Ar) during ITO sputtering is increased to 0.05%, 0.8%, and 2.1%, as the layer resistance value increases. As a result, the distribution of the inner layer resistance also deteriorated.

図18は、ITOスパッタ時の基板温度とエッチング残渣の関係を表で示す説明図である。ここで、ITO膜のエッチングは、塩化第2鉄系及び王水系のエッチング液を用いて行った。図18に示すように、基板温度が100℃、150℃、170℃の場合、ITOのエッチング残渣は無く問題とならなかったが、200℃の場合、ITOのエッチング残渣が多くエッチング不可能となる。   FIG. 18 is an explanatory diagram showing the relationship between the substrate temperature and etching residue during ITO sputtering. Here, the etching of the ITO film was performed using ferric chloride-based and aqua regia-based etching solutions. As shown in FIG. 18, when the substrate temperature was 100 ° C., 150 ° C., and 170 ° C., there was no problem with ITO etching residue, but when it was 200 ° C., there were many ITO etching residues and etching was impossible. .

これは、有機絶縁膜からの出ガスによりITO膜が変質するためと思われる。従って、ITOスパッタ時の基板温度は、170℃以下にすることが望ましい。   This is presumably because the ITO film is altered by the outgas from the organic insulating film. Therefore, it is desirable that the substrate temperature during ITO sputtering be 170 ° C. or lower.

図19は、非加熱ITOスパッタ後のアニール温度と基板内線幅均一性、有機絶縁膜の色つきの関係を表で示す説明図である。図19に示すように、ITO線幅均一性は、第2の実施の形態においてアニール温度が150℃のとき表示不良となり、有機絶縁膜の色つきは、アニール温度が240℃のとき許容範囲内であるが、250℃のとき透過率が大幅に低下する。   FIG. 19 is an explanatory view showing the relationship between the annealing temperature after non-heated ITO sputtering, the line width uniformity within the substrate, and the color of the organic insulating film. As shown in FIG. 19, the ITO line width uniformity is poor when the annealing temperature is 150 ° C. in the second embodiment, and the coloring of the organic insulating film is within the allowable range when the annealing temperature is 240 ° C. However, when the temperature is 250 ° C., the transmittance is greatly reduced.

これは、有機絶縁膜のレジスト材料が240℃以上で分解されるからである。従って、ITOスパッタ後のアニール温度は、200〜240℃の範囲にすることが望ましく、更に望ましくは、200〜230℃の範囲にするのがよい。   This is because the resist material of the organic insulating film is decomposed at 240 ° C. or higher. Therefore, the annealing temperature after ITO sputtering is desirably in the range of 200 to 240 ° C, and more desirably in the range of 200 to 230 ° C.

図20は、第1の実施の形態において、上下信号線端子部のコンタクト抵抗値差と縦筋ムラの関係を表で示す説明図である。図20に示すように、上下信号線端子部のコンタクト抵抗値差が0Ω及び1000Ωの場合、縦筋ムラは認められないが、コンタクト抵抗値差が1500Ωのときは薄く縦筋ムラが認められ、3000Ωの場合ははっきり縦筋ムラが認められる。従って、上下信号線端子部のコンタクト抵抗値差は、1500Ω以下にすることが望ましく、更に望ましくは、1000Ω以下にするのがよい。   FIG. 20 is an explanatory diagram showing, in the form of a table, the relationship between the contact resistance value difference between the upper and lower signal line terminal portions and the vertical stripe unevenness in the first embodiment. As shown in FIG. 20, when the contact resistance value difference between the upper and lower signal line terminals is 0Ω and 1000Ω, vertical stripe unevenness is not recognized, but when the contact resistance value difference is 1500Ω, thin vertical stripe unevenness is recognized. In the case of 3000Ω, vertical stripe unevenness is clearly observed. Accordingly, the contact resistance value difference between the upper and lower signal line terminal portions is desirably 1500Ω or less, and more desirably 1000Ω or less.

また、上記製造方法により製造された、画素電極が有機層間絶縁膜上に形成される液晶表示装置は、透明導電膜と下層金属膜との接続部において透明導電膜が結晶性を有することが望ましい。これは、透過型電子顕微鏡(transmission electron microscope:TEM)を用いた観察の結果から、下層金属膜に接する透明導電膜の部分に結晶性があると判断できる場合、不良とならないことが認められたことによる。   In addition, in the liquid crystal display device in which the pixel electrode is formed on the organic interlayer insulating film manufactured by the above manufacturing method, it is desirable that the transparent conductive film has crystallinity at the connection portion between the transparent conductive film and the lower metal film. . From the result of observation using a transmission electron microscope (TEM), it was confirmed that it was not defective when it was determined that there was crystallinity in the portion of the transparent conductive film in contact with the lower metal film. It depends.

図21は、この発明に係る製造方法により製造された液晶表示装置の透明導電膜と下層金属膜の接続部を透過型電子顕微鏡により観察した結果の一例を概念的に示す説明図である。   FIG. 21 is an explanatory view conceptually showing an example of the result of observing the connection portion of the transparent conductive film and the lower layer metal film of the liquid crystal display device manufactured by the manufacturing method according to the present invention with a transmission electron microscope.

図21に示すように、透明導電膜と下層金属膜との接続部に結晶格子が見える場合、即ち、原子配列が界面部分に到達している場合((a)参照)は、ITOの格子がCrと繋がっており、このとき縦筋ムラは発生しない。一方、結晶格子が殆ど見えない場合((b)参照)は、ITOの格子がCrと繋がっておらず、このとき縦筋ムラが発生する。このように、ITO/Cr界面の詳細構造に基づいて、良品か不良品かを判断することができる。   As shown in FIG. 21, when a crystal lattice is seen at the connection between the transparent conductive film and the lower metal film, that is, when the atomic arrangement reaches the interface portion (see (a)), the ITO lattice is It is connected to Cr, and vertical stripe unevenness does not occur at this time. On the other hand, when the crystal lattice is hardly visible (see (b)), the ITO lattice is not connected to Cr, and vertical stripe unevenness occurs at this time. In this way, it is possible to determine whether the product is a good product or a defective product based on the detailed structure of the ITO / Cr interface.

従って、有機層間絶縁膜上に走査線及び信号線と分離された画素電極を有する液晶表示装置は、以下の各種条件により形成することが望ましい。   Accordingly, it is desirable to form a liquid crystal display device having a pixel electrode separated from a scanning line and a signal line on an organic interlayer insulating film under the following various conditions.

1.透明導電膜のスパッタ時の基板温度を100〜170℃で行う。
2.透明導電膜のスパッタ前に同一真空中で基板加熱を行った後に、スパッタエッチングを行う。つまり、基板を成膜チャンバへ入れる前に加熱チャンバで加熱することで、予めガスを出しておく。更に、スパッタエッチングにより、コンタクトスルーホール部において、下層金属膜表面の酸化物やフッ化物属を除去する。
3.透明導電膜のスパッタを非加熱で行い、酸素流量比を1%以下とし、且つ、スパッタ後アニールを行う。このとき、アニールを200〜240℃の温度で行う。
1. The substrate temperature during sputtering of the transparent conductive film is 100 to 170 ° C.
2. Sputter etching is performed after the substrate is heated in the same vacuum before the transparent conductive film is sputtered. That is, before the substrate is put into the film formation chamber, the gas is preliminarily released by heating in the heating chamber. Furthermore, oxides and fluorides on the surface of the lower metal film are removed at the contact through-hole portion by sputter etching.
3. Sputtering of the transparent conductive film is performed without heating, the oxygen flow rate ratio is set to 1% or less, and annealing after sputtering is performed. At this time, annealing is performed at a temperature of 200 to 240 ° C.

これらの条件は、透明導電膜をITO膜とし、下層金属をCr又はCrを主体とした場合に、特に顕著な効果がある。   These conditions have a particularly remarkable effect when the transparent conductive film is an ITO film and the lower layer metal is mainly Cr or Cr.

パッシベーション膜及びゲート絶縁膜に開口するコンタクトスルーホールのエッチングは、通常、CF4 やCF6 等のガスを用いて行われるが、下層金属膜がCr又はCrを主体とする合金の場合は、オーバーエッチング時にCr又はCrを主体とする合金はエッチングされず、F元素が金属膜表面にノックオンされ、透明導電膜と下層金属膜との間のコンタクト抵抗値を上昇させるからである。 Etching of contact through holes opening in the passivation film and the gate insulating film is usually performed using a gas such as CF 4 or CF 6. However, if the lower metal film is Cr or an alloy mainly composed of Cr, This is because Cr or an alloy mainly composed of Cr is not etched at the time of etching, and F element is knocked on the surface of the metal film, thereby increasing the contact resistance value between the transparent conductive film and the lower metal film.

このコンタクトスルーホールのエッチングは、エネルギの低いラジカルによるプラズマエッチングで行うことが望ましい。コンタクトスルーホールのエッチングで通常用いられるイオンによるリアクティブイオンエッチングは、エネルギが高く、ITO/Cr界面分析の結果、F元素がCr膜表面に多量にノックオンされることが分かった。   This contact through hole is preferably etched by plasma etching using radicals having low energy. Reactive ion etching with ions normally used in contact through hole etching has high energy, and as a result of ITO / Cr interface analysis, it has been found that a large amount of F element is knocked on the Cr film surface.

以上のように、コンタクト抵抗値の増大を抑制する方法として、上記条件が効果のあることが、本発明者の実験で確認された。   As described above, it has been confirmed by experiments of the present inventors that the above conditions are effective as a method for suppressing an increase in contact resistance value.

このように、この発明によれば、有機層間構造を有する高精細の液晶パネルやコモンストレージを採用した液晶パネルにおいて、画素電極を構成するITO膜の成膜条件、例えば、加熱温度や酸素流量等を最適化する。   As described above, according to the present invention, in a high-definition liquid crystal panel having an organic interlayer structure or a liquid crystal panel employing a common storage, the film formation conditions of the ITO film constituting the pixel electrode, such as the heating temperature and the oxygen flow rate, etc. To optimize.

つまり、予め、加熱室で基板を加熱してガスを出してしまった後に、成膜室に入れて、ITOスパッタ時の基板温度を70℃〜170℃に制御したり、スパッタを非加熱で行い、酸素流量比を1%以下とし、且つ、スパッタ後に200℃〜240℃のアニールを行うことにより、コンタクトスルーホール部の下層金属膜上のITO膜に、全体的に結晶性を生じさせるようにした。   That is, after the substrate is heated in the heating chamber and the gas is released, the substrate is put in the deposition chamber and the substrate temperature during ITO sputtering is controlled to 70 ° C. to 170 ° C., or sputtering is performed without heating. By making the oxygen flow rate ratio 1% or less and performing annealing at 200 ° C. to 240 ° C. after sputtering, the entire ITO film on the lower metal film in the contact through-hole portion is made crystalline. did.

これにより、有機層間膜からの出ガスの影響を無くして、ITO膜の膜質が結晶性を有するように改善され、コンタクト抵抗値の上昇や基板面内での不均一性を招くことなく、ITO膜と下層金属膜間のコンタクト抵抗を低減させ、且つ、均一に安定化させることができる。   As a result, the influence of the outgas from the organic interlayer film is eliminated, and the film quality of the ITO film is improved so as to have crystallinity, without causing an increase in contact resistance value and non-uniformity in the substrate surface. It is possible to reduce the contact resistance between the film and the lower metal film and to stabilize it uniformly.

この結果、高精細パネルでの縦筋ムラを抑制することができ、また、コモンストレージ型のTN、IPSパネルにおける横クロストークを低減することができる。   As a result, vertical stripe unevenness in a high-definition panel can be suppressed, and lateral crosstalk in a common storage type TN or IPS panel can be reduced.

なお、前述の実施の形態では、塗布系の絶縁膜として、感光性ノボラック系レジストのような有機絶縁膜を用いた例を示したが、勿論ポリイミド樹脂やアクリル樹脂を用いてもよいし、シリコン酸化膜やシリコン窒化膜等の無機系樹脂材料であってもよい。また、感光性でなく非感光性のものでもよい。この場合は、通常のフォトリソ工程と同様に、現像後にエッチング工程とレジスト剥離工程が必要になる。   In the above-described embodiment, an example in which an organic insulating film such as a photosensitive novolac resist is used as the coating type insulating film is shown. Of course, a polyimide resin or an acrylic resin may be used, or silicon. It may be an inorganic resin material such as an oxide film or a silicon nitride film. Further, it may be non-photosensitive and non-photosensitive. In this case, an etching process and a resist stripping process are required after development, as in a normal photolithography process.

また、前述の実施の形態では、塗布系の絶縁膜の形成工程とパッシベーション膜の開口工程は、別々のフォトリソ工程である例を示したが、同一のフォトリソ工程で開口してもよい。   In the above-described embodiment, the example in which the coating insulating film forming process and the passivation film opening process are separate photolithography processes has been described, but the opening may be performed in the same photolithography process.

また、前述の実施の形態では、逆スタガチャネルエッチ型TFTを有する液晶表示装置について述べたが、チャネル保護型や順スタガ型TFTでもよく、また、スタガード型TFTのみならず、コプレーナ型のTFTについても適用できることは言うまでもない。また、a−SiTFTのみならず、ポリシリコン(p−Si)TFTにも適用できる。更に、スイッチング素子はMIM(metal−insulator−metal)であってもよい。   In the above-described embodiment, a liquid crystal display device having an inverted staggered channel etch type TFT has been described. However, a channel protection type or a forward stagger type TFT may be used, and not only a staggered type TFT but also a coplanar type TFT. It goes without saying that is also applicable. Further, it can be applied not only to a-Si TFTs but also to polysilicon (p-Si) TFTs. Further, the switching element may be a MIM (metal-insulator-metal).

10,50 TFT基板
11 信号線
12 走査線
13 TFT
14 信号線端子
15 走査線端子
16 液晶パネル
17 対向基板
18 ブラックマトリクス
18a 額縁ブラックマトリクス
19,19R,19G,19B 開口部
20 シール材
21 H側端子
22 V側端子
23 注入口
24 封口材
25 ゲート電極
26 ゲート絶縁膜
27 半導体層
28 ソース電極
29 ドレイン電極
30 パッシベーション膜
31R,31B,31G カラーフィルタ
32 オーバーコート膜
33,54,58 画素電極
34,56,57 コンタクトスルーホール
35,37 配向膜
36 面内スペーサ
38 透明共通電極
39 TFT側偏光板
40 対向側偏光板
51 共通配線
52 共通配線結束線
53 共通配線端子
55 共通電極
59 有機絶縁膜
L 液晶
10, 50 TFT substrate 11 Signal line 12 Scan line 13 TFT
14 Signal line terminal 15 Scan line terminal 16 Liquid crystal panel 17 Counter substrate 18 Black matrix 18a Frame black matrix 19, 19R, 19G, 19B Opening 20 Sealing material 21 H side terminal 22 V side terminal 23 Inlet 24 Sealing material 25 Gate electrode 26 Gate insulating film 27 Semiconductor layer 28 Source electrode 29 Drain electrode 30 Passivation films 31R, 31B, 31G Color filter 32 Overcoat films 33, 54, 58 Pixel electrodes 34, 56, 57 Contact through holes 35, 37 Alignment film 36 In plane Spacer 38 Transparent common electrode 39 TFT side polarizing plate 40 Opposite side polarizing plate 51 Common wiring 52 Common wiring binding line 53 Common wiring terminal 55 Common electrode 59 Organic insulating film L Liquid crystal

Claims (6)

基板上にマトリクス配置されたバス配線と、前記バス配線に接続されるスイッチング素子と、前記スイッチング素子に塗布系の層間絶縁膜を介して接続された画素電極とを有する液晶表示装置において、
前記層間絶縁膜上に成膜される透明導電膜が、接続する金属膜との接続部で結晶性を有することを特徴とする液晶表示装置。
In a liquid crystal display device having bus wiring arranged in a matrix on a substrate, a switching element connected to the bus wiring, and a pixel electrode connected to the switching element through a coating type interlayer insulating film,
The liquid crystal display device, wherein the transparent conductive film formed on the interlayer insulating film has crystallinity at a connection portion with a metal film to be connected.
前記透明導電膜がITOであり、前記透明導電膜に接続する金属膜をクロムまたはクロムを主体とする合金であることを特徴とする請求項1に記載の液晶表示装置。   2. The liquid crystal display device according to claim 1, wherein the transparent conductive film is ITO, and the metal film connected to the transparent conductive film is chromium or an alloy mainly composed of chromium. 基板上にマトリクス配置されたバス配線と、前記バス配線に接続されるスイッチング素子と、前記スイッチング素子に塗布系の層間絶縁膜を介して接続された画素電極とを有する液晶表示装置の製造方法において、
前記層間絶縁膜上へ透明導電膜を成膜する際の前記基板の温度を100℃〜170℃とすることにより、前記層間絶縁膜上に成膜される前記透明導電膜が、接続する金属膜との接続部で結晶性を有することを特徴とする液晶表示装置の製造方法。
In a method of manufacturing a liquid crystal display device, comprising: bus lines arranged in a matrix on a substrate; switching elements connected to the bus lines; and pixel electrodes connected to the switching elements via a coating-type interlayer insulating film. ,
A metal film to which the transparent conductive film formed on the interlayer insulating film is connected by setting the temperature of the substrate to 100 ° C. to 170 ° C. when forming the transparent conductive film on the interlayer insulating film A method for manufacturing a liquid crystal display device, characterized by having crystallinity at a connecting portion.
前記基板の加熱を行う処理と、次に、スパッタエッチを行う処理と、次に、前記透明導電膜を成膜する処理とを、大気に開放せず連続的に行うことを特徴とする請求項3に記載の液晶表示装置の製造方法。   The process for heating the substrate, the process for performing a sputter etch, and the process for forming the transparent conductive film are then performed continuously without opening to the atmosphere. 4. A method for producing a liquid crystal display device according to 3. 基板上にマトリクス配置されたバス配線と、前記バス配線に接続されるスイッチング素子と、前記スイッチング素子に塗布系の層間絶縁膜を介して接続された画素電極とを有する液晶表示装置の製造方法において、
前記層間絶縁膜上へ透明導電膜を非加熱で成膜し、成膜する際の酸素流量比を1%以下とし、且つ、成膜後アニールを行うことにより、前記層間絶縁膜上に成膜される前記透明導電膜が、接続する金属膜との接続部で結晶性を有することを特徴とする液晶表示装置の製造方法。
In a method of manufacturing a liquid crystal display device, comprising: bus lines arranged in a matrix on a substrate; switching elements connected to the bus lines; and pixel electrodes connected to the switching elements via a coating-type interlayer insulating film. ,
A transparent conductive film is formed on the interlayer insulating film without heating, the oxygen flow rate ratio when forming the film is set to 1% or less, and the film is formed on the interlayer insulating film by annealing after the film formation. The method of manufacturing a liquid crystal display device, wherein the transparent conductive film has crystallinity at a connection portion with a metal film to be connected.
前記アニールを200℃〜240℃で行うことを特徴とする請求項5に記載の液晶表示装置の製造方法。   The method for manufacturing a liquid crystal display device according to claim 5, wherein the annealing is performed at 200 ° C. to 240 ° C. 6.
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