JP2011198921A - 静電サージ保護回路、dc−dcコンバータ制御回路及びdc−dcコンバータ - Google Patents
静電サージ保護回路、dc−dcコンバータ制御回路及びdc−dcコンバータ Download PDFInfo
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Abstract
【課題】CMOSの微細プロセスに混載可能な高耐圧の静電サージ保護回路、DC−DCコンバータ制御回路及びDC−DCコンバータを提供する。
【解決手段】CMOSと、前記CMOSを構成するトランジスタよりも高耐圧の第1のトランジスタと、が形成された半導体基板をコレクタとして有する第2のトランジスタと、前記第2のトランジスタのベースと前記コレクタとの間に接続され、過電圧によりブレークダウンし前記第2のトランジスタのエミッタ・コレクタ間電圧をクランプするツェナーダイオードと、を備えたことを特徴とする静電サージ保護回路が提供される。
【選択図】図1
【解決手段】CMOSと、前記CMOSを構成するトランジスタよりも高耐圧の第1のトランジスタと、が形成された半導体基板をコレクタとして有する第2のトランジスタと、前記第2のトランジスタのベースと前記コレクタとの間に接続され、過電圧によりブレークダウンし前記第2のトランジスタのエミッタ・コレクタ間電圧をクランプするツェナーダイオードと、を備えたことを特徴とする静電サージ保護回路が提供される。
【選択図】図1
Description
本発明は、静電サージ保護回路、DC−DCコンバータ制御回路及びDC−DCコンバータに関する。
システムの高速化に伴い、集積回路の微細化が進められている。また、システムの高機能化に伴い、微細プロセスにパワーデバイスを混載した集積回路が用いられている。例えば、DC−DCコンバータ制御回路においては、CMOS(Complementary Metal Oxide Semiconductor)の微細プロセスで形成された回路に、パワーデバイスとしてDMOS(Double Diffused Metal Oxide Semiconductor)が混載される。
MOSデバイスにおいては、静電気や誘導性負荷などによるサージ電圧からデバイスを保護するために静電サージ保護回路が必要とされる。このような静電サージ保護回路として、例えば、ゲートを接地したNチャンネル形MOSFET(以下、NMOS)が用いられている。しかし、CMOSの微細プロセスによるNMOSは、ゲート耐圧が低いため高耐圧のパワーデバイスを保護することができない。例えば、トランジスタとツェナーダイオードによる半導体装置が提案されている(例えば、特許文献1参照)。
本発明は、CMOSの微細プロセスに混載可能な高耐圧の静電サージ保護回路、DC−DCコンバータ制御回路及びDC−DCコンバータを提供する。
本発明の一態様によれば、CMOSと、前記CMOSを構成するトランジスタよりも高耐圧の第1のトランジスタと、が形成された半導体基板をコレクタとして有する第2のトランジスタと、前記第2のトランジスタのベースと前記コレクタとの間に接続され、過電圧によりブレークダウンし前記第2のトランジスタのエミッタ・コレクタ間電圧をクランプするツェナーダイオードと、を備えたことを特徴とする静電サージ保護回路が提供される。
また、本発明の他の一態様によれば、上記の静電サージ保護回路と、前記CMOSを有し、電源端子にソースが接続された前記第1のトランジスタを制御して電源電圧を変換して出力する制御回路と、を備え、前記第2のトランジスタのエミッタは、前記第1のトランジスタのソースまたはドレインに接続されたことを特徴とするDC−DCコンバータ制御回路が提供される。
また、本発明の他の一態様によれば、上記のDC−DCコンバータ制御回路と、前記第1のトランジスタのドレインと接地との間に接続され、前記DC−DCコンバータ制御回路により制御される第3のトランジスタと、前記第1のトランジスタのドレインに一端が接続されたインダクタと、前記インダクタの他端と接地との間に接続されたキャパシタと、前記インダクタの他端と接地との間に接続され、前記DC−DCコンバータ制御回路に出力電圧を帰還する帰還回路と、を備えたことを特徴とするDC−DCコンバータが提供される。
本発明によれば、CMOSの微細プロセスに混載可能な高耐圧の静電サージ保護回路、DC−DCコンバータ制御回路及びDC−DCコンバータが提供される。
以下、本発明の実施形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の形状や縦横の寸法の関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
なお、図面は模式的または概念的なものであり、各部分の形状や縦横の寸法の関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、本発明の実施形態に係る静電サージ保護回路を用いたDC−DCコンバータの回路図である。
図1に表したように、静電サージ保護回路1は、第2のトランジスタ2及びツェナーダイオード3を備える。静電サージ保護回路4は、第2のトランジスタ5及びツェナーダイオード6を備える。そして、静電サージ保護回路1、4は同様の構造を備え、半導体基板7に形成して1チップ化した構造を備える。
図1に表したように、静電サージ保護回路1は、第2のトランジスタ2及びツェナーダイオード3を備える。静電サージ保護回路4は、第2のトランジスタ5及びツェナーダイオード6を備える。そして、静電サージ保護回路1、4は同様の構造を備え、半導体基板7に形成して1チップ化した構造を備える。
また、半導体基板7には、第1のトランジスタ8及び第3のトランジスタ9、制御回路10が設けられている。制御回路10は、CMOSの微細プロセスで形成されたCMOS(インバータ)10aを有する。第1及び第3のトランジスタ8、9は、CMOS(インバータ)10aを構成するトランジスタよりも高耐圧のパワーMOSである。すなわち、半導体基板7には、パワーMOSの第1及び第3のトランジスタ8、9とCMOS(インバータ)10aを有する制御回路10とが混載している。なお、第3のトランジスタ9は、ダイオードに置き換えてもよい。
第1のトランジスタ8は、電源端子11と出力端子13との間に接続される。第3のトランジスタ9は、出力端子13と接地端子12との間に接続される。制御回路10は、帰還端子14に入力される電圧Vfbに応じて第1及び第3のトランジスタ8、9を制御する。なお、制御回路10の第1及び第3のトランジスタ8、9を制御するためのインターフェース回路、及び帰還端子14とのインターフェース回路については省略している。
図1においては、静電サージ保護回路1、4、第1及び第3のトランジスタ8、9をDC−DCコンバータ制御回路15に用いた場合を例示している。静電サージ保護回路1、4は、第1及び第3のトランジスタ8、9を静電サージから保護する。
まず、静電サージ保護回路1について説明する。
第2のトランジスタ2は、半導体基板7をコレクタ2Cとして設けられた基板トランジスタである。そのため、CMOSの微細プロセスにより形成されたCMOS(インバータ)10aを構成するトランジスタと比較して高耐圧とすることができる。また、特殊なプロセスを追加する必要がない。
第2のトランジスタ2は、半導体基板7をコレクタ2Cとして設けられた基板トランジスタである。そのため、CMOSの微細プロセスにより形成されたCMOS(インバータ)10aを構成するトランジスタと比較して高耐圧とすることができる。また、特殊なプロセスを追加する必要がない。
図2、図3は、図1に表した静電サージ保護回路の第2のトランジスタの構成を例示する模式的断面図である。
図2〜3に表したように、第2のトランジスタ2のコレクタ2Cは、半導体基板7に接続される。半導体基板7はp形である。
図2〜3に表したように、第2のトランジスタ2のコレクタ2Cは、半導体基板7に接続される。半導体基板7はp形である。
半導体基板7にn形半導体領域21が設けられ、さらに、n形半導体領域21にp形半導体領域22が設けられる。ベース2Bはn形半導体領域21に接続される。エミッタ2Eは、p形半導体領域22に接続される。第2のトランジスタ2は、バイポーラのpnp形トランジスタである。
なお、図2においては、ベース2B及びエミッタ2Eが接続された半導体基板7の主面側にコレクタ2Cを接続している。しかし、例えば、図3に表したように、コレクタ2Cは、ベース2B及びエミッタ2Eが接続された半導体基板7の主面と反対側に接続してもよい。
再度図1に戻ると、静電サージ保護回路1のツェナーダイオード3は、第2のトランジスタ2のベース2Bとコレクタ2Cとの間に接続される。すなわち、ツェナーダイオード3のカソードは第2のトランジスタ2のベース2Bに接続され、ツェナーダイオード3のアノードは第2のトランジスタ2のコレクタ2Cに接続される。ツェナーダイオード3は、過電圧によりブレークダウンする。
第2のトランジスタ2のエミッタ2Eは電源端子11に接続され、コレクタ2Cは接地端子12に接続される。電源端子11と接地端子12との間に電圧が印加された場合、ツェナーダイオード3には、電源端子11の電圧から、第2のトランジスタ2のエミッタ・ベース間電圧だけ低い電圧が印加される。
電源端子11の電圧が上昇すると、ツェナーダイオード3が過電圧によりブレークダウンし、電源端子11から接地端子12に向けて、第2のトランジスタ2のエミッタ2E、ベース2B、ツェナーダイオード3を介して電流が流れる。第2のトランジスタ2のエミッタ・コレクタ間電圧は、ツェナーダイオード3がブレークダウンする電圧から第2のトランジスタ2のエミッタ・ベース間電圧だけ高い電圧にクランプされる。
静電サージ保護回路1においては、半導体基板7の組み立て中または回路が動作していない場合に、例えば、静電気などにより電源端子11と接地端子12との間に過電圧がかかる場合がある。このとき、静電サージによる電流は、第2のトランジスタ2のエミッタ2E、ベース2Bを通り、ツェナーダイオード3をブレークダウンさせる。
電源端子11と接地端子12との間の電圧は、第2のトランジスタ2によりクランプされる。静電サージによる電流は、第2のトランジスタ2及びツェナーダイオード3を流れる。そのため、電源端子11に接続された素子を静電サージから保護することができる。
図1においては、電源端子11と接地端子12との間に直列的に接続された第1及び第3のトランジスタ8、9が静電サージから保護される。
図1においては、電源端子11と接地端子12との間に直列的に接続された第1及び第3のトランジスタ8、9が静電サージから保護される。
このように、静電サージ保護回路1は、第2のトランジスタ2のエミッタ2Eが接続された端子に生じる静電サージから素子を保護することができる。また、静電サージ保護回路1においては、第2のトランジスタ2は、半導体基板7をコレクタ2Cとする基板トランジスタである。そのため、チップ面積を縮小しつつ高耐圧の素子を保護することができる。さらに、特殊なプロセスを追加する必要がない。
なお、静電サージ保護回路1においては、ツェナーダイオード3が、3つのツェナーダイオードの直列接続により構成される場合を例示している。しかし、保護動作の開始電圧に応じて、1以上任意数のツェナーダイオードを直列接続して構成することもできる。例えば、ブレークダウンする電圧が5Vのツェナーダイオードをそれぞれ1つ、2つ、3つ直列接続してツェナーダイオード3を構成した場合、保護動作の開始電圧をほぼ5V、10V、15Vとすることができる。なお、上記の電圧は、第2のトランジスタ2のエミッタ・ベース間電圧を無視した場合の電圧である。
静電サージ保護回路4は、静電サージ保護回路1と同様の構造を備える。
静電サージ保護回路4の第2のトランジスタ5は、静電サージ保護回路1の第2のトランジスタ2と同様に、半導体基板7をコレクタ5Cとして設けられた基板トランジスタである。そのため、CMOSの微細プロセスにより形成されたCMOS(インバータ)10aを構成するトランジスタと比較して高耐圧とすることができる。また、特殊なプロセスを追加する必要がない。
第2のトランジスタ5は、例えば、図2または図3に表した第2のトランジスタ2と同様に構成され、バイポーラのpnp形トランジスタである。
静電サージ保護回路4の第2のトランジスタ5は、静電サージ保護回路1の第2のトランジスタ2と同様に、半導体基板7をコレクタ5Cとして設けられた基板トランジスタである。そのため、CMOSの微細プロセスにより形成されたCMOS(インバータ)10aを構成するトランジスタと比較して高耐圧とすることができる。また、特殊なプロセスを追加する必要がない。
第2のトランジスタ5は、例えば、図2または図3に表した第2のトランジスタ2と同様に構成され、バイポーラのpnp形トランジスタである。
ツェナーダイオード6は、静電サージ保護回路1のツェナーダイオード3と同様である。ツェナーダイオード6は、第2のトランジスタ5のベース5Bとコレクタ5Cとの間に接続される。すなわち、ツェナーダイオード6のカソードは第2のトランジスタ5のベース5Bに接続され、ツェナーダイオード6のアノードは第2のトランジスタ5のコレクタ5Cに接続される。ツェナーダイオード6は、過電圧によりブレークダウンする。
第2のトランジスタ5のエミッタ5Eは出力端子13に接続され、コレクタ5Cは接地端子12に接続される。出力端子13と接地端子12との間に電圧が印加された場合、ツェナーダイオード6には、出力端子13の電圧から、第2のトランジスタ5のエミッタ・ベース間電圧だけ低い電圧が印加される。
出力端子13の電圧が上昇すると、ツェナーダイオード6が過電圧によりブレークダウンし、出力端子13から接地端子12に向けて、第2のトランジスタ5のエミッタ5E、ベース5B、ツェナーダイオード6を介して電流が流れる。第2のトランジスタ5のエミッタ・コレクタ間電圧は、ツェナーダイオード6がブレークダウンする電圧から第2のトランジスタ5のエミッタ・ベース間電圧だけ高い電圧にクランプされる。
静電サージ保護回路4においては、半導体基板7の組み立て中または回路が動作していない場合に、例えば、静電気などにより出力端子13と接地端子12との間に過電圧がかかる場合がある。このとき、静電サージによる電流は、第2のトランジスタ5のエミッタ5E、ベース5Bを通り、ツェナーダイオード6をブレークダウンさせる。
出力端子13と接地端子12との間の電圧は、第2のトランジスタ5によりクランプされる。静電サージによる電流は、第2のトランジスタ5及びツェナーダイオード6を流れる。そのため、出力端子13に接続された素子を静電サージから保護することができる。
図1においては、出力端子13と電源端子11との間に接続された第1のトランジスタ8、及び出力端子13と接地端子12との間に接続された第3のトランジスタ9が静電サージから保護される。
図1においては、出力端子13と電源端子11との間に接続された第1のトランジスタ8、及び出力端子13と接地端子12との間に接続された第3のトランジスタ9が静電サージから保護される。
このように、静電サージ保護回路4は、第2のトランジスタ5のエミッタ5Eが接続された端子に生じる静電サージから素子を保護することができる。また、静電サージ保護回路4においては、第2のトランジスタ5は、半導体基板7をコレクタ5Cとする基板トランジスタである。そのため、チップ面積を縮小しつつ高耐圧の素子を保護することができる。また、特殊なプロセスを追加する必要がない。
なお、静電サージ保護回路4においても、ツェナーダイオード6が、3つのツェナーダイオードの直列接続により構成される場合を例示している。しかし、保護動作の開始電圧に応じて、1以上任意数のツェナーダイオードを直列接続して構成することもできることは、ツェナーダイオード3と同様である。
DC−DCコンバータ20は、DC−DCコンバータ制御回路15、インダクタ16、キャパシタ17、及び帰還回路18を備える。DC−DCコンバータ20は、電源電圧Vddを入力して出力電圧Voに変換(降圧)して負荷回路19に出力する。
DC−DCコンバータ制御回路15は、静電サージ保護回路1、4、第1及び第3のトランジスタ8、9、制御回路10と、電源端子11、接地端子12、出力端子13、帰還端子14を備える。そして、これらを同じ半導体基板7に形成して1チップ化した構造を備える。
DC−DCコンバータ制御回路15は、静電サージ保護回路1、4、第1及び第3のトランジスタ8、9、制御回路10と、電源端子11、接地端子12、出力端子13、帰還端子14を備える。そして、これらを同じ半導体基板7に形成して1チップ化した構造を備える。
上記のとおり、CMOS(インバータ)10aを有する制御回路10と、パワーMOSの第1のトランジスタ8及び第3のトランジスタ9とは、半導体基板7に混載している。第1及び第3のトランジスタ8、9は、例えば高耐圧のDMOSにより構成される。なお、制御回路10の第1及び第3のトランジスタ8、9とのインターフェース回路、及び帰還端子14とのインターフェース回路など詳細については省略している。
DC−DCコンバータ制御回路15の出力端子13には、電源電圧Vddと接地電圧間でスイッチングした電圧が出力される。この電圧は、インダクタ16及びキャパシタ17により平滑化され負荷回路19に供給される。負荷回路19に供給される出力電圧Voは、帰還回路18により電圧Vfbに分圧されDC−DCコンバータ制御回路15の帰還端子14を介して、制御回路10に帰還される。
制御回路10は、帰還端子14に入力される電圧Vfbが一定になるように第1及び第3のトランジスタ8、9を制御する。
制御回路10は、帰還端子14に入力される電圧Vfbが一定になるように第1及び第3のトランジスタ8、9を制御する。
DC−DCコンバータ制御回路15の組み立て中または回路が動作していない場合に、例えば、静電気などにより出力端子13と接地端子12との間、電源端子11と接地端子12との間に過電圧がかかる場合がある。このとき、出力端子13と接地端子12との間の電圧、電源端子11と接地端子12との間の電圧は、それぞれ静電サージ保護回路1、4によりクランプされる。静電サージによる電流は、静電サージ保護回路1、4を流れる。そのため、第1及び第3のトランジスタ8、9を静電サージから保護することができる。
また、DC−DCコンバータ制御回路15の動作中は、ツェナーダイオード3、6がブレークダウンしないように設定されている。そのため、静電サージ保護回路1、4は、DC−DCコンバータ制御回路15の動作に影響を与えない。
上記のとおり、出力端子13には、電源電圧Vddと接地電圧間でスイッチングした電圧が出力される。また、出力端子13にはインダクタ16が接続されているため、出力端子13には、リンギングが発生する場合可能性が高い。
上記のとおり、出力端子13には、電源電圧Vddと接地電圧間でスイッチングした電圧が出力される。また、出力端子13にはインダクタ16が接続されているため、出力端子13には、リンギングが発生する場合可能性が高い。
DC−DCコンバータにおいては、高効率化のためにスイッチング周波数が高速化している。また、出力端子13の電圧の変化、すなわち立上がり及び立下がりの時間も高速化しているため、リンギングが発生しやすい。
この場合、例えば、サイリスタを用いた静電サージ保護回路は、DC−DCコンバータの動作中に誤オンして誤動作する可能性がある。これに対して、本実施形態に係る静電サージ保護回路4においては、出力端子13の電圧にリンギングが発生している場合も、ツェナーダイオード6が誤ブレークダウンして誤動作する問題はない。
このように、本実施形態に係る静電サージ保護回路4は、高速にスイッチングする信号が入出力される端子に接続して、誤動作する問題なく素子を静電サージから保護することができる。
このように、本実施形態に係る静電サージ保護回路4は、高速にスイッチングする信号が入出力される端子に接続して、誤動作する問題なく素子を静電サージから保護することができる。
なお、図1においては、静電サージ保護回路1、4を用いて電源端子11、出力端子13に接続される高耐圧のパワーMOS、すなわち第1及び第3のトランジスタ8、9を静電サージから保護している。しかし、本発明は、これに限定されるものではなく、CMOSの微細プロセスにより形成されるインバータ(CMOS)10aを構成するトランジスタよりも高耐圧の素子を静電サージから保護するために用いることができる。例えば、帰還端子14に高耐圧の素子が接続されている場合、静電サージ保護回路4と同様の構成を用いてその素子を保護することができる。
また、静電サージ保護回路1、4においては、半導体基板7としてp形を用い、第2のトランジスタ2、5としてpnpバイポーラトランジスタを用いた場合を例示した。しかし、半導体基板7としてn形を用い、第2のトランジスタ2、5としてnpnバイポーラトランジスタを用いることもできる。
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
1、4 静電サージ保護回路
2、5 第2のトランジスタ
2C、5C コレクタ
2B、5B ベース
2E、5E エミッタ
3、6 ツェナーダイオード
4 静電サージ保護回路
7 半導体基板
8 第1のトランジスタ
9 第3のトランジスタ
10 制御回路
10a CMOS(インバータ)
11 電源端子
12 接地端子
13 出力端子
14 帰還端子
15 DC−DCコンバータ制御回路
16 インダクタ
17 キャパシタ
18 帰還回路
19 負荷回路
20 DC−DCコンバータ
21 n形半導体領域
22 p形半導体領域
2、5 第2のトランジスタ
2C、5C コレクタ
2B、5B ベース
2E、5E エミッタ
3、6 ツェナーダイオード
4 静電サージ保護回路
7 半導体基板
8 第1のトランジスタ
9 第3のトランジスタ
10 制御回路
10a CMOS(インバータ)
11 電源端子
12 接地端子
13 出力端子
14 帰還端子
15 DC−DCコンバータ制御回路
16 インダクタ
17 キャパシタ
18 帰還回路
19 負荷回路
20 DC−DCコンバータ
21 n形半導体領域
22 p形半導体領域
Claims (5)
- CMOSと、前記CMOSを構成するトランジスタよりも高耐圧の第1のトランジスタと、が形成された半導体基板をコレクタとして有する第2のトランジスタと、
前記第2のトランジスタのベースと前記コレクタとの間に接続され、過電圧によりブレークダウンし前記第2のトランジスタのエミッタ・コレクタ間電圧をクランプするツェナーダイオードと、
を備えたことを特徴とする静電サージ保護回路。 - 前記第2のトランジスタのエミッタは電源端子に接続され、前記第2のトランジスタのコレクタは接地されたことを特徴とする請求項1記載の静電サージ保護回路。
- 前記第2のトランジスタのエミッタは前記第1のトランジスタに接続され、前記第2のトランジスタのコレクタは接地されたことを特徴とする請求項1記載の静電サージ保護回路。
- 請求項1〜3のいずれか1つに記載の静電サージ保護回路と、
前記CMOSを有し、電源端子にソースが接続された前記第1のトランジスタを制御して電源電圧を変換して出力する制御回路と、
を備え、
前記第2のトランジスタのエミッタは、前記第1のトランジスタのソースまたはドレインに接続されたことを特徴とするDC−DCコンバータ制御回路。 - 請求項4記載のDC−DCコンバータ制御回路と、
前記第1のトランジスタのドレインと接地との間に接続され、前記DC−DCコンバータ制御回路により制御される第3のトランジスタと、
前記第1のトランジスタのドレインに一端が接続されたインダクタと、
前記インダクタの他端と接地との間に接続されたキャパシタと、
前記インダクタの他端と接地との間に接続され、前記DC−DCコンバータ制御回路に出力電圧を帰還する帰還回路と、
を備えたことを特徴とするDC−DCコンバータ。
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