JP2011166271A

JP2011166271A - バイアス回路

Info

Publication number: JP2011166271A
Application number: JP2010024188A
Authority: JP
Inventors: Hideyuki Koide; 秀之小出
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2010-02-05
Filing date: 2010-02-05
Publication date: 2011-08-25

Abstract

【課題】不要波の出力を抑制することのできる小型なバイアス回路を得ることを目的とする。
【解決手段】半導体素子３に電力を供給するバイアス回路において、インダクタ５及びキャパシタ６が直列に接続された直列回路と、直列回路に並列に接続されて並列回路を構成するインダクタ７と、接地されたキャパシタ８とインダクタ７との間に接続され、外部から電力が供給されるバイアス端子９を備えて、直列回路および並列回路の共振により、半導体素子３の不要波を除去し所望の周波数のみを伝達する。
【選択図】図１

Description

この発明は、マイクロ波、ミリ波等の高周波帯域で動作する高周波回路の半導体素子に、電力を供給するバイアス回路に関するものである。

従来のバイアス回路は、半導体素子から出力される所望周波数の４分の１波長の電気長を有したスタブを、バイアス電圧を供給する電源端子に接続することで構成されていた（例えば、特許文献１参照）。

特開平５−１３６６４０号公報

しかしながら、特許文献１に記載されるような従来のバイアス回路は、スタブの電気長が所望周波数の４分の１波長であるので、所望周波数が低くなるに従って、バイアス回路の占める面積が大型化していた。

また、特許文献１記載のバイアス回路においては、３倍波を除去するための６分の１波長のスタブが設けられているが、所望の周波数への影響を相殺するために伝送線路上にキャパシタを設ける必要があった。このため、所望周波数が高くなるに従い、キャパシタ寸法やキャパシタに使用されている誘電体の誘電損失の影響が顕在化し、所望の周波数の伝送特性が劣化するという問題があった。

この発明は、係る課題を解決するためになされたものであり、不要波の出力を抑制することのできる小型なバイアス回路を得ることを目的とする。

この発明によるバイアス回路は、半導体素子に電力を供給するバイアス回路において、上記半導体素子の入力側または出力側の一方または両方の高周波伝送線路と接地面との間に接続され、第１のインダクタ及びキャパシタが直列に接続された直列回路と、上記直列回路に並列に接続されて並列回路を構成する第２のインダクタと、接地キャパシタと上記第２のインダクタとの間に接続され、外部から上記電力が供給されるバイアス端子とを備え、上記並列回路は上記半導体素子の所望の周波数帯域で共振し、上記直列回路は上記半導体素子の不要波の周波数帯域で共振する、ことを特徴としたものである。

この発明によれば、不要波を除去し所望の周波数のみを伝達できる小型なバイアス回路が得られるという効果を奏する。

この発明に係る実施の形態１によるバイアス回路の基本構成を示す図である。図１のバイアス回路の等価回路を示す図である。この発明に係る実施の形態２による誘電体基板に実装したバイアス回路の構成例を示す図である。図３のバイアス回路の回路構成および等価回路を示す図である。この発明に係る実施の形態３による誘電体基板に実装したバイアス回路の構成例を示す図である。図５のバイアス回路の通過特性例を示す図である。

実施の形態１．
図１は、この発明に係る実施の形態１によるバイアス回路の基本構成を示す図であり、図２は図１のバイアス回路の等価回路を示す図である。
図において、実施の形態１による高周波回路は、入力端子１と、入力整合回路２と、半導体素子３と、出力整合回路４と、バイアス供給端子９と、バイアス回路１０と、出力端子１１と、バイアス回路接続点１２を備えている。半導体素子３は、半導体増幅器や移相器などの能動回路を構成する。

入力端子１は、入力整合回路２の一端に接続される。半導体素子３は、その入力端が入力整合回路２の他端に接続され、その出力端が出力整合回路４の一端に接続される。出力整合回路４の他端と出力端子１１を接続する高周波伝送線路は、整合回路４と出力端子１１の間でバイアス回路接続点１２に接続される。バイアス回路接続点１２には、バイアス回路１０の一端部が接続され、バイアス回路１０の他端部はバイアス供給端子９に接続される。入力整合回路２及び出力整合回路４は、所定のインピーダンスを有したインピーダンス整合回路であり、マイクロストリップ線路やコプレーナ線路などによって構成される。
なお、バイアス回路１０は、半導体素子３の出力側の高周波伝送線路のみならず、半導体素子３の入力側の高周波伝送線路に接続されても良い。また、半導体素子３の入力側の高周波伝送線路と、半導体素子３の出力側の高周波伝送線路の両方に、それぞれ接続されていても良い。

また、バイアス回路１０は、インダクタ５と、キャパシタ６と、インダクタ７と、接地キャパシタであるキャパシタ８とから構成される。インダクタ５とキャパシタ６の直列回路は、インダクタ７と並列に接続されて並列回路を構成し、バイアス回路接続点１２とバイアス供給端子９の間に接続される。また、上記並列回路の他端とバイアス供給端子９の接続点は、キャパシタ８を介してグランド（接地面）に接続される。インダクタ５はインダクタンスＬ１、キャパシタ６はキャパシタンスＣ１、インダクタ７はインダクタンスＬ２、キャパシタ８はキャパシタンスＣ２を有している。

なお、キャパシタＣ２は、半導体素子３に入出力される所望の信号と、半導体素子３から出力される２倍波または３倍波などの高調波や雑音などの不要波に対して、十分インピーダンスを低くするように静電容量が選ばれており、図２の等価回路に示すように、所望の信号及び不要波等を含む高周波帯域に対しては、グランドとショートした状態と等価である。

次に、実施の形態１によるバイアス回路１０の動作について説明する。
所望の信号は、入力端子１から入力され、入力整合回路２、半導体素子３、及び出力整合回路４を通り、出力端子１１に伝達する。
入力整合回路２は、入力端子１と半導体素子３の入力インピーダンスを整合させる。出力整合回路４は、半導体素子３の出力インピーダンスと出力端子１１を整合させる。半導体素子３は、バイアス供給端子９を介して外部から入力される、低周波または直流電圧のバイアス信号によって駆動され、入力端子１から入力される所望の信号を増幅する、あるいは位相を変えるなどの信号処理を施す。このバイアス信号は、バイアス供給端子９に印加されると、バイアス回路１０のインダクタ５、キャパシタ６、及びインダクタ７を経て出力整合回路４に入力され、出力整合回路４を通って、半導体素子３に供給される。

バイアス回路１０において、インダクタンスＬ１及びキャパシタンスＣ１からなる直列回路の直列共振周波数ω１と、インダクタンスＬ１、キャパシタンスＣ１、及びインダクタンスＬ２からなる並列回路の並列共振周波数ω２は、それぞれ次式（１）、（２）で表される。

直列共振周波数ω１では、バイアス回路接続点１２がグランドと短絡した状態となり、直列共振周波数ω１の帯域の信号は出力端子には伝達されない。また、並列共振周波ω２数では、バイアス回路接続点からバイアス回路側をみたインピーダンスが非常に大きくなるので、並列共振周波ω２の帯域で伝送される信号の伝達を妨げない。

従って、並列共振周波数ω２を、半導体素子３の所望の信号の周波数で共振させるとともに、直列共振周波数ω１を、半導体素子３の不要波に共振させることで、例えば所望の信号の２倍波や３倍波などの、不要波の信号伝達を防止し、所望の信号のみを出力端子に伝送することが可能となる。

以上説明した通り、この実施の形態１によるバイアス回路は、半導体素子３に電力を供給するバイアス回路１０において、半導体素子３の入力側または出力側の一方または両方のと接地面との間に接続され、第１のインダクタ及びキャパシタが直列に接続された直列回路（不要波抑圧用のインダクタンスＬ１とキャパシタンスＣ１との直列接続回路）と、上記直列回路に並列に接続されて並列回路を構成する第２のインダクタ（インダクタンスＬ２）と、接地キャパシタ（キャパシタンスＣ２）と上記第２のインダクタとの間に接続され、外部から上記電力が供給されるバイアス端子と、を備え、上記並列回路は上記半導体素子の所望の周波数帯域で共振し、上記直列回路は上記半導体素子の不要波の周波数帯域で共振する、ことを特徴とする。

この実施の形態１によれば、インダクタンスＬ１とキャパシタンスＣ１を不要波の周波数に共振させ、また、インダクタンスＬ１、キャパシタンスＣ１、及びインダクタンスＬ２の並列共振回路を所望の周波数で共振させることにより、不要波を除去し所望の周波数のみを伝達できるバイアス回路が得られるという効果がある。また、所望周波数の４分の１波長のスタブを設けなくても、例えば２倍波のような不要波の出力を抑制することができるので、小型なバイアス回路を得ることが可能となる。

実施の形態２．
図３は、この発明に係る実施の形態２による誘電体基板に実装したバイアス回路１０の構成例を示す図である。図４は、図３のバイアス回路１０の回路構成および等価回路を示す図であり、（ａ）は回路構成図、（ｂ）は等価回路図である。

図３において、半導体素子３と誘電体基板２０は、地導体板２１の上に実装されている。地導体板２１は、金属板や、炭素や導電性フィラーを含有した樹脂部材、または誘電体基板の表面にめっきや蒸着または印刷により付着した金属薄膜層によって形成される。誘電体基板２０の表面には、高周波伝送線路３４と、配線パターン３１と、配線パターン３５が形成されている。高周波伝送線路３４と、配線パターン３１と、配線パターン３５は、それぞれ所定の特性インピーダンスを有した、マイクロストリップ線路やコプレーナ線路等の高周波伝送線路である。高周波伝送線路３４には、出力整合回路４を構成するインピーダンス整合用のスタブが設けられている。

半導体素子３の出力電極（出力端子）は、導電性接続部材３３を介して高周波伝送線路３４の一端に接続される。高周波伝送線路３４の他端は、出力端子１１となっている。導電性接続部材３３は金属ワイヤや金属リボン等から構成される。配線パターン３１の一端は、高周波伝送線路３４の線路上に接続されている。配線パターン３１の他端は、導電性接続部材３２を介してキャパシタ８の上部電極に接続される。キャパシタ８はキャパシタンスＣ２を有したコンデンサである。キャパシタ８の下部電極は、地導体板２１に電気的に接続され、接地されている。導電性接続部材３２は金属ワイヤや金属リボン等から構成される。配線パターン３１と導電性接続部材３２は、インダクタンスＬ２を有したインダクタである。

また、配線パターン３５の一端は、高周波伝送線路３４の線路上において、配線パターン３１の接続点（バイアス回路接続点１２）もしくはその周辺で高周波伝送線路３４に接続されている。配線パターン３５の他端は、キャパシタ６の上部電極に接続される。キャパシタ６はキャパシタンスＣ１を有しており、誘電体基板２０の表面に上部電極が形成され、誘電体基板２０の裏面または内層に下部電極が形成される。キャパシタ６の下部電極は、地導体板２１に電気的に接続され、接地されている。配線パターン３５は、インダクタンスＬ１を有したインダクタである。なお、キャパシタ８は、誘電体基板２０に一体的に形成しても良い。

この実施の形態２では、インダクタンスＬ１、キャパシタンスＣ１及びインダクタンスＬ２とも、誘電体基板２０上に形成された配線パターンによって構成される。インダクタンスＬ２は、配線パターン３１と、キャパシタ８（キャパシタンスＣ２）に接続する導電性接続部材３２の持つインダクタンスとを足し合わせたものである。

バイアス回路１０の回路構成は、図４（ａ）に示す通りである。インダクタ５とキャパシタ６の直列回路は、バイアス回路接続点１２と接地面の間に接続される。また、インダクタ５とキャパシタ６の直列回路は、インダクタ７と並列に接続されて並列回路を構成する。インダクタ７は、キャパシタ８を介して接地面に接続される。バイアス供給端子９は、インダクタ７とキャパシタ８の接続点に接続される。

図４（ａ）の等価回路は図４（ｂ）に示す通りであり、図２に示した等価回路と実質的に同じになるので、図１および式（１）、式（２）を用いて説明したバイアス回路１０と同様に動作する。すなわち、インダクタンスＬ１、キャパシタンスＣ１、及びインダクタンスＬ２の並列回路の共振周波数ω２を、半導体素子３の所望の信号の周波数で共振させるとともに、インダクタンスＬ１とキャパシタンスＣ１との直列回路の共振周波数ω１を、半導体素子３の不要波に共振させることで、例えば所望の信号の２倍波や３倍波などの、不要波の信号伝達を防止し、所望の信号のみを出力端子に伝送することができる。なお、キャパシタＣ２は、半導体素子３に入出力される所望の信号と、半導体素子３から出力される２倍波または３倍波などの高調波や雑音などの不要波に対して十分インピーダンスを低くするように静電容量が選ばれており、図４（ｂ）の等価回路に示すように、所望の信号及び不要波等を含む高周波帯域に対しては、グランドとショートした状態と等価である。

以上説明した通り、この実施の形態２によれば、実施の形態１と同様に、インダクタンスＬ１とキャパシタンスＣ１を不要波の周波数に共振させ、また、インダクタンスＬ１、キャパシタンスＣ１、及びインダクタンスＬ２の並列共振回路を所望の周波数で共振させることにより、不要波を除去し所望の周波数のみを伝達できるバイアス回路が得られるという効果がある。

また、インダクタンスＬ１とキャパシタンスＣ１とインダクタンスＬ２を誘電体基板２０上の配線パターンで構成することにより、より小型で部品点数の少ないバイアス回路を得ることが可能となる。

実施の形態３．
図５は、この発明に係る実施の形態３による誘電体基板に実装したバイアス回路の構成例を示す図である。図５のバイアス回路では、図３を用いて説明した実施の形態２のバイアス回路１０において、配線パターン３１上に第２の不要波を減衰させる先端開放スタブ４０を設けたことを特徴としている。先端開放スタブ４０は、第２の不要波の周波数ω３で共振するオープンスタブから構成され、例えば所望の信号の３倍波を抑制したい場合はバイアス回路接続点１２から先端開放スタブ４０の先端までの長さが、所望の周波数の概ね１２分の１波長となるスタブ長を有すると良い。

インダクタ７に短い先端開放スタブ４０を取り付けても、インダクタ７のインダクタンスＬ２は殆ど変化しない。このため、所望の周波数の信号に影響はなく、先端開放スタブ４０により高周波数側での第２の不要波の信号伝達を抑制することができる。

図６は、図５のバイアス回路の通過特性例を示す図である。図に示すように、並列回路の共振周波数ω２では、半導体素子３から出力端子１１に出力される所望信号の周波数の通過特性が向上している。また、第１の不要波の周波数帯に相当する直列回路の共振周波数ω１では信号が大きく減衰している。さらに、第２の不要波の周波数ω３では、先端開放スタブ４０の共振作用により信号が大きく減衰している。

以上説明した通り、この実施の形態３によれば、インダクタ７（インダクタンスＬ２）を構成する配線パターン３１に、短いオープンスタブとなる先端開放スタブ４０を取り付けてバイアス回路を構成する。かくして、先端開放スタブ４０のスタブ長を第２の不要波に共振させることにより、例えば３倍波のような第２の不要波についても減衰させることができる。

なお、先端開放スタブ４０の代わりに、第２の不要波の周波数ω３で共振するショートスタブを設けても良い。

１入力端子、２入力整合回路、３半導体素子、４出力整合回路、５インダクタ（インダクタンスＬ１）、６キャパシタ（キャパシタンスＣ１）、７インダクタ（インダクタンスＬ２）、８キャパシタ（キャパシタンスＣ２）、９バイアス供給端子、１０バイアス回路、１１出力端子、１２バイアス回路接続点、２０誘電体基板、２１地導体板、３１配線パターン、３５配線パターン、３４高周波伝送線路、４０先端開放スタブ。

Claims

半導体素子に電力を供給するバイアス回路において、
上記半導体素子の入力側または出力側の一方または両方の高周波伝送線路と接地面との間に接続され、第１のインダクタ及びキャパシタが直列に接続された直列回路と、
上記直列回路に並列に接続されて並列回路を構成する第２のインダクタと、
接地キャパシタと上記第２のインダクタとの間に接続され、外部から上記電力が供給されるバイアス端子と、
を備え、
上記並列回路は上記半導体素子の所望の周波数帯域で共振し、
上記直列回路は上記半導体素子の不要波の周波数帯域で共振する、
ことを特徴とするバイアス回路。
上記高周波伝送線路と、上記第１のインダクタを構成する配線パターンと、上記第２のインダクタを構成する配線パターンは、同一の基板上に形成されることを特徴とする請求項１記載のバイアス回路。
上記第２のインダクタを構成する配線パターンは、上記並列回路および直列回路の共振周波数とは異なる第２の不要波の周波数で共振するスタブを備えたことを特徴とする請求項２記載のバイアス回路。
上記第２のインダクタを構成する配線パターンは、第２の不要波の周波数を減衰する先端開放スタブまたはショートスタブを備えたことを特徴とする請求項２記載のバイアス回路。