JP2011150010A - Electrooptical device, method of driving the same, and electronic apparatus - Google Patents
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Abstract
Description
本発明は、電気光学装置、電気光学装置の駆動方法、電子機器に関するものである。 The present invention relates to an electro-optical device, a driving method of the electro-optical device, and an electronic apparatus.
従来、画素部に昇圧回路が設けられた表示装置であって、画素内において画素電極の電圧を昇圧させることで表示素子の駆動に必要な高電圧を生成する、という技術が存在する(特許文献1)。 2. Description of the Related Art Conventionally, there is a display device in which a booster circuit is provided in a pixel portion, and there is a technique for generating a high voltage necessary for driving a display element by boosting the voltage of a pixel electrode in the pixel (Patent Document). 1).
しかしながら上記の発明では、選択トランジスタのソース・ドレイン間に昇圧後の高電圧が印加されてしまう。選択トランジスタにソース・ドレイン耐圧以上の高電圧が印加されると、破壊に繋がるおそれがあるため、画素内で生成される高電圧をトランジスタのソース・ドレイン耐圧の範囲内に限定しなければならない。 However, in the above invention, a high voltage after boosting is applied between the source and drain of the selection transistor. If a high voltage higher than the source / drain breakdown voltage is applied to the selection transistor, it may lead to destruction. Therefore, the high voltage generated in the pixel must be limited to the range of the source / drain breakdown voltage of the transistor.
例えば、図22には、トランジスタTR11,TR12,TR13,保持容量C9,画素電極35,電気泳動素子32、共通電極37、走査線66、データ線68、昇圧制御線102及び基準電位線103を備えた画素回路が示されている。このような画素回路の場合、トランジスタTR11の耐圧が15V程度のとき、トランジスタTR11を介して保持容量C9に所定の電圧を書き込み(図22(a))、トランジスタTR13を介して保持容量C9の電圧を昇圧させた後(図22(b))、次の行で0Vを書き込もうとすると、トランジスタTR11の両端の電位差が30Vとなり(図22(c))、耐圧を越える高い電圧がかかってしまう。このため、トランジスタTR11のソース・ドレイン耐圧までしか昇圧することができない。
For example, FIG. 22 includes transistors TR11, TR12, TR13, a storage capacitor C9, a
本発明は、上記従来技術の問題点に鑑み成されたものであって、画素回路を構成する半導体素子の耐圧を超える高電圧を画素内で生成可能とした電気光学装置、電気光学装置の駆動方法、電子機器を提供することを目的の一つとしている。 The present invention has been made in view of the above-described problems of the prior art, and is an electro-optical device that can generate a high voltage exceeding the withstand voltage of a semiconductor element constituting a pixel circuit in the pixel, and driving of the electro-optical device. One of the purposes is to provide a method and an electronic device.
本発明の電気光学装置は、上記課題を解決するために、一対の基板間に電気光学層を挟持してなり、互いに交差する方向に延びる複数の走査線及び複数のデータ線と、前記走査線と前記データ線との交差部に対応して形成された画素とを備えた電気光学装置であって、前記画素毎に、画素電極と、選択トランジスタと、電圧制御トランジスタと、第1の保持容量と、昇圧制御線と、昇圧容量線と、が設けられ、前記選択トランジスタは、ゲートが前記走査線に接続され、ドレインが前記画素電極に接続され、前記電圧制御トランジスタは、ゲートが前記昇圧制御線に接続され、ドレインが前記昇圧容量線に接続され、前記第1の保持容量は、一方の電極が前記選択トランジスタのドレイン及び前記画素電極に接続され、他方の電極が前記電圧制御トランジスタのドレインに接続されていることを特徴とする。 In order to solve the above-described problem, an electro-optical device according to an aspect of the invention includes a plurality of scanning lines and a plurality of data lines that sandwich an electro-optical layer between a pair of substrates and extend in directions intersecting each other, and the scanning lines. And a pixel formed corresponding to the intersection of the data line and a pixel electrode, a selection transistor, a voltage control transistor, and a first storage capacitor for each pixel. And a boost control line and a boost capacitor line. The selection transistor has a gate connected to the scanning line, a drain connected to the pixel electrode, and the voltage control transistor has a gate connected to the boost control. The first storage capacitor has one electrode connected to the drain of the selection transistor and the pixel electrode, and the other electrode connected to the voltage. Characterized in that it is connected to the drain of the control transistor.
本発明によれば、選択トランジスタを介してデータ線から第1の保持容量に所定の電圧を保持させた後、電圧制御トランジスタを介して昇圧容量線から所定の電圧を書き込むことで、保持容量の電圧を昇圧させて高電圧を画素電極に供給することが可能である。保持容量の電圧を昇圧させる際には、データ線に所定の電圧を供給しておくことで、昇圧制御された保持容量の高電圧が選択トランジスタに直接印加されないようにすることができるので、選択トランジスタが破損することが防止される。これにより、従来では選択トランジスタのソース・ドレイン耐圧までの高電圧しか生成できなかったが、本実施形態ではこれを越える高電圧を生成することが可能となる。よって、表示素子の駆動に必要な高電圧を効率よく生成することができる。 According to the present invention, after a predetermined voltage is held from the data line to the first holding capacitor via the selection transistor, the predetermined voltage is written from the boosting capacitor line via the voltage control transistor. It is possible to boost the voltage and supply a high voltage to the pixel electrode. When boosting the storage capacitor voltage, by supplying a predetermined voltage to the data line, it is possible to prevent the high voltage of the storage capacitor under boost control from being directly applied to the selection transistor. The transistor is prevented from being damaged. As a result, conventionally, only a high voltage up to the source / drain breakdown voltage of the selection transistor can be generated, but in the present embodiment, a high voltage exceeding this can be generated. Therefore, a high voltage necessary for driving the display element can be efficiently generated.
また、前記画素毎に、前記電圧制御トランジスタのドレインに一方の電極が接続された第2の保持容量と、前記第2の保持容量の他方の電極に接続された基準電位線と、をさらに有することが好ましい。
本発明によれば、第2の保持容量を備えたことにより、昇圧制御線の電圧変化に伴う保持容量の電極の電位変動が抑えられ、保持容量の電圧低下が抑制されて高電圧に保持できる。
Each pixel further includes a second storage capacitor having one electrode connected to the drain of the voltage control transistor, and a reference potential line connected to the other electrode of the second storage capacitor. It is preferable.
According to the present invention, since the second storage capacitor is provided, the potential fluctuation of the electrode of the storage capacitor due to the voltage change of the boost control line can be suppressed, and the voltage drop of the storage capacitor can be suppressed and held at a high voltage. .
また、第1の前記走査線に対応する前記基準電位線が、前記第1の走査線と隣り合う第2の前記走査線であることが好ましい。
本発明によれば、第1の走査線に対応する基準電位線として第2の走査線を機能させることが可能になる。これにより、基準電位線を別途配線する必要がなくなるので、装置構成が簡素化されて製造も容易となる。
The reference potential line corresponding to the first scan line is preferably the second scan line adjacent to the first scan line.
According to the present invention, the second scanning line can be made to function as a reference potential line corresponding to the first scanning line. This eliminates the need to separately provide a reference potential line, thereby simplifying the device configuration and facilitating manufacture.
また、前記第2の保持容量が前記昇圧制御線と前記第1の保持容量の前記他の電極との間の寄生容量よりも大きいことが好ましい。
本発明によれば、第1の保持容量の電極の電位変動が生じにくくなり、第1の保持容量の低下を防止できる。
Further, it is preferable that the second storage capacitor is larger than a parasitic capacitance between the boost control line and the other electrode of the first storage capacitor.
According to the present invention, the potential fluctuation of the electrode of the first storage capacitor is unlikely to occur, and a decrease in the first storage capacitor can be prevented.
本発明の電気光学装置の駆動方法は、上記課題を解決するために、一対の基板間に電気光学層を挟持してなり、互いに交差する方向に延びる複数の走査線及び複数のデータ線と、前記走査線と前記データ線との交差部に対応して形成された画素とを備えた電気光学装置であって、前記画素毎に、画素電極と、選択トランジスタと、電圧制御トランジスタと、第1の保持容量と、昇圧制御線と、昇圧容量線と、が設けられ、前記選択トランジスタは、ゲートが前記走査線に接続され、ドレインが前記画素電極に接続され、前記電圧制御トランジスタは、ゲートが前記昇圧制御線に接続され、ドレインが前記昇圧容量線に接続され、前記第1の保持容量は、一方の電極が前記選択トランジスタのドレイン及び前記画素電極に接続され、他方の電極が前記電圧制御トランジスタのドレインに接続されている電気光学装置の駆動方法であって、複数の画素が配列された表示部に画像を表示させる画像表示期間において、前記選択トランジスタ及び前記電圧制御トランジスタをオン状態にして、前記第1の保持容量に第1の電圧を書き込む第1書込みステップと、前記選択トランジスタをオフ状態にするとともに前記電圧制御トランジスタをオン状態にして、第1の保持容量に第2の電圧を書き込む第2書込みステップと、を有することを特徴とする。 In order to solve the above-described problem, the electro-optical device driving method of the present invention includes a plurality of scanning lines and a plurality of data lines that sandwich an electro-optical layer between a pair of substrates and extend in directions intersecting each other. An electro-optical device including a pixel formed corresponding to an intersection of the scanning line and the data line, wherein each pixel includes a pixel electrode, a selection transistor, a voltage control transistor, and a first Storage capacitor, a boost control line, and a boost capacitor line. The selection transistor has a gate connected to the scan line, a drain connected to the pixel electrode, and the voltage control transistor has a gate. The boost control line is connected, the drain is connected to the boost capacitor line, the first storage capacitor has one electrode connected to the drain of the selection transistor and the pixel electrode, and the other electrode A method for driving an electro-optical device connected to a drain of the voltage control transistor, wherein the selection transistor and the voltage control transistor are turned on in an image display period in which an image is displayed on a display unit in which a plurality of pixels are arranged. A first write step of writing a first voltage to the first storage capacitor, and turning off the selection transistor and turning on the voltage control transistor to set the second storage capacitor to the second storage capacitor. And a second writing step for writing the voltage.
本発明によれば、選択トランジスタを介してデータ線から第1の保持容量に所定の電圧を保持させた後、電圧制御トランジスタを介して昇圧容量線から所定の電圧を書き込むことで、保持容量の電圧を昇圧させて高電圧を画素電極に供給することが可能である。保持容量の電圧を昇圧させる際には、データ線に所定の電圧を供給しておくことで、昇圧制御された保持容量の高電圧が選択トランジスタに直接印加されないようにすることができるので、選択トランジスタが破損することが防止される。これにより、従来では選択トランジスタのソース・ドレイン耐圧までの高電圧しか生成できなかったが、本実施形態ではこれを越える高電圧を生成することが可能となる。よって、表示素子の駆動に必要な高電圧を効率よく生成することができる。 According to the present invention, after a predetermined voltage is held from the data line to the first holding capacitor via the selection transistor, the predetermined voltage is written from the boosting capacitor line via the voltage control transistor. It is possible to boost the voltage and supply a high voltage to the pixel electrode. When boosting the storage capacitor voltage, by supplying a predetermined voltage to the data line, it is possible to prevent the high voltage of the storage capacitor under boost control from being directly applied to the selection transistor. The transistor is prevented from being damaged. As a result, conventionally, only a high voltage up to the source / drain breakdown voltage of the selection transistor can be generated, but in the present embodiment, a high voltage exceeding this can be generated. Therefore, a high voltage necessary for driving the display element can be efficiently generated.
また、前記第1書込みステップが終了した後、前記第2書込みステップを実行する際には、前記データ線に対して前記選択トランジスタの耐圧を越えない電圧を供給しておくことが好ましい。
これにより、保持容量の電圧を昇圧させる際にデータ線に所定の電圧を供給しておくことによって、昇圧制御された保持容量の高電圧が選択トランジスタに直接印加されないようになる。これによって、昇圧時に生成される高電圧によって選択トランジスタが破損してしまうのを防止することができる。
In addition, when the second write step is executed after the first write step is completed, it is preferable to supply a voltage that does not exceed the withstand voltage of the selection transistor to the data line.
As a result, when a predetermined voltage is supplied to the data line when boosting the voltage of the storage capacitor, the high voltage of the storage capacitor subjected to boost control is not directly applied to the selection transistor. Thereby, it is possible to prevent the selection transistor from being damaged by the high voltage generated at the time of boosting.
また、前記表示部の表示画像を第1の画像から第2の画像に更新するに際して、前記画像表示期間の前に、前記表示部において表示されている画像をリセットするリセット期間を有することが好ましい。 In addition, when updating the display image of the display unit from the first image to the second image, it is preferable to have a reset period for resetting the image displayed on the display unit before the image display period. .
本発明によれば、前記画像表示期間の前に表示部において表示されている画像をリセットするリセット期間において、昇圧された保持容量の各電極の電位を昇圧前の電位にそれぞれリセットすることができる。これにより、次の画像表示期間において、選択トランジスタの耐圧を超えることなく、保持容量に対して新たな画像データの電圧を書き込むことが可能となる。 According to the present invention, in the reset period in which the image displayed on the display unit is reset before the image display period, the potential of each electrode of the boosted storage capacitor can be reset to the potential before boosting. . Thus, in the next image display period, it is possible to write a new image data voltage to the storage capacitor without exceeding the withstand voltage of the selection transistor.
また、前記表示部の全ての前記画素に対して前記第1書込みステップを実施した後、全ての画素に対して前記第2書込みステップを実施することが好ましい。
本発明によれば、各書込みステップにおいて、全行の走査線に対し同じ電圧を印加すればよいため、制御が容易になるとともに電力消費が軽減される。
In addition, it is preferable that after the first writing step is performed on all the pixels of the display unit, the second writing step is performed on all the pixels.
According to the present invention, since the same voltage has only to be applied to the scanning lines of all rows in each writing step, control is facilitated and power consumption is reduced.
本発明によれば、各走査線に属する画素電極に対して第1の信号電位および第2の信号電位を連続して印加することとなる。 According to the present invention, the first signal potential and the second signal potential are successively applied to the pixel electrodes belonging to each scanning line.
本発明の電子機器は、本発明の電気光学装置を備えたことを特徴とする。
本発明によれば、画素回路を構成する半導体素子の耐圧を超える高電圧を画素内で生成可能とした表示装置を具備しているので、高電圧駆動の電子機器が得られる。
An electronic apparatus according to the present invention includes the electro-optical device according to the present invention.
According to the present invention, since the display device capable of generating in the pixel a high voltage exceeding the withstand voltage of the semiconductor elements constituting the pixel circuit is provided, an electronic device driven at a high voltage can be obtained.
以下、図面を用いて本発明に係る電気光学装置の一実施例である電気泳動表示装置並びに電子機器の実施の形態について説明する。
なお、本発明の範囲は、以下の実施の形態に限定されるものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせる場合がある。
Embodiments of an electrophoretic display device and an electronic apparatus that are examples of the electro-optical device according to the invention will be described below with reference to the drawings.
The scope of the present invention is not limited to the following embodiment, and can be arbitrarily changed within the scope of the technical idea of the present invention. Moreover, in the following drawings, in order to make each structure easy to understand, the actual structure may be different from the scale, number, or the like in each structure.
(第1の実施形態)
図1は、第1実施形態である電気泳動表示装置100の概略構成図である。
電気泳動表示装置100(電気光学装置)は、複数の画素40がマトリクス状に配列された表示部5を備えている。表示部5の周辺には、走査線駆動回路61、データ線駆動回路62、コントローラー(制御部)63、昇圧制御線駆動回路51及び昇圧容量線駆動回路52が配置されている。走査線駆動回路61、データ線駆動回路62、昇圧制御線駆動回路51及び昇圧容量線駆動回路52は、それぞれコントローラー63と接続されている。コントローラー63は、上位装置から供給される画像データや同期信号に基づき、これらを総合的に制御する。
(First embodiment)
FIG. 1 is a schematic configuration diagram of an
The electrophoretic display device 100 (electro-optical device) includes a
表示部5には、走査線駆動回路61から延びる複数の走査線66と、データ線駆動回路62から延びる複数のデータ線68とが形成されており、これらの交差位置に対応して画素40が設けられている。また、昇圧制御線駆動回路51から走査線66と平行して延びる複数の昇圧制御線91が設けられており、それぞれの配線は画素40と接続されている。また、昇圧容量線駆動回路52から延びる複数の昇圧容量線92も各画素40と接続されている。
In the
走査線駆動回路61は、m本の走査線66(Y1、Y2、…、Ym)を介して各々の画素40に接続されており、コントローラー63の制御のもと、1行目からm行目までの走査線66を順次選択し、画素40に設けられた選択トランジスタTRs(図2参照)のオンタイミングを規定する選択信号を、選択した走査線66を介して供給する。
データ線駆動回路62は、n本のデータ線68(X1、X2、…、Xn)を介して各々の画素40に接続されており、コントローラー63の制御のもと、画素40の各々に対応する画素データを規定する画像信号を画素40に供給する。
The scanning
The data line driving
昇圧制御線駆動回路51は、m本の昇圧制御線91(L1、L2、…、Lm)を介して各々の画素40に接続されており、コントローラー63の制御のもと、上記の昇圧制御線91の各々に供給すべき各種信号を生成する。
昇圧容量線駆動回路52は、n本の昇圧容量線92(H1、H2、…、Hm(n))を介して各々の画素40に接続されており、コントローラー63の制御のもと、上記の昇圧容量線92の各々に供給すべき各種信号を生成する。
The boost control
The booster capacitor
また、本実施形態における書込極性については、電気泳動素子32に対して階調に応じた電圧を保持させる際に、共通電極37の電位Vcomよりも画素電極35の電位を高位側とする場合を正極性といい、低位側とする場合を負極性という。一方、電圧については、特に説明のない限り、電源の接地電位Gnd(電圧ゼロ)を基準としている。
As for the writing polarity in this embodiment, when the
図2は、画素40の回路構成図である。
画素40には、選択トランジスタTRs、電圧制御トランジスタTRc、保持容量C1(第1の保持容量)、画素電極35、電気泳動素子32及び共通電極37が設けられている。また、画素40には、走査線66、データ線68、昇圧制御線91及び昇圧容量線92が接続されている。選択トランジスタTRsおよび電圧制御トランジスタTRcは、N−MOS(Negative Metal Oxide Semiconductor)トランジスタである。
なお、選択トランジスタTRsおよび電圧制御トランジスタTRcは、それらと同等の機能を有する他の種類のスイッチング素子と置き換えてもよい。例えば、N−MOSトランジスタに代えてP−MOSトランジスタを用いてもよく、インバータやトランスミッションゲートを用いてもよい。
FIG. 2 is a circuit configuration diagram of the
The
Note that the selection transistor TRs and the voltage control transistor TRc may be replaced with other types of switching elements having functions equivalent to those. For example, a P-MOS transistor may be used instead of the N-MOS transistor, and an inverter or a transmission gate may be used.
選択トランジスタTRsのゲートに走査線66が接続され、ソースにはデータ線68が接続されており、ドレインには保持容量C1の一方の電極10aと画素電極35とがそれぞれ接続されている。
電圧制御トランジスタTRcのゲートには昇圧制御線91が接続され、ソースには昇圧容量線92が接続されており、ドレインには保持容量C1の他方の電極10bが接続されている。
A
A
保持容量C1は、後述する素子基板30上に形成され、誘電体膜を介して対向配置された一対の電極からなる。上述したように、保持容量C1の一方の電極10aは選択トランジスタTRsのドレインに接続され、他方の電極10bは電圧制御トランジスタTRcのドレインに接続されている。保持容量C1は選択トランジスタTRsを介して書き込まれたデータ線68からの画像データ電圧で充電される。
The storage capacitor C1 is formed on a later-described element substrate 30 and includes a pair of electrodes that are disposed to face each other with a dielectric film interposed therebetween. As described above, one
電気泳動素子32は、画素電極35と共通電極37との間に挟持され、電気泳動粒子をそれぞれ含んでなる複数のマイクロカプセルから構成されている。
The
次に、図3(a)は、表示部5における電気泳動表示装置100の部分断面図である。
電気泳動表示装置100は、素子基板30と対向基板31との間に、複数のマイクロカプセル20を配列してなる電気泳動素子32を挟持した構成を備えている。
Next, FIG. 3A is a partial cross-sectional view of the
The
表示部5において、素子基板30の電気泳動素子32側には、図1や図2に示した走査線66、データ線68、選択トランジスタTRsなどが形成された回路層34が設けられており、回路層34上に複数の画素電極35が配列形成されている。
In the
素子基板30は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。画素電極35は、Cu(銅)箔上にニッケルメッキと金メッキとをこの順番で積層したものや、Al(アルミニウム)、ITO(インジウム・スズ酸化物)などにより形成された電気泳動素子32に電圧を印加する電極である。
The element substrate 30 is a substrate made of glass, plastic, or the like and is not required to be transparent because it is disposed on the side opposite to the image display surface. The
一方、対向基板31の電気泳動素子32側には複数の画素電極35と対向する共通電極37が形成されており、共通電極37上に電気泳動素子32が設けられている。
対向基板31はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。共通電極37は、画素電極35とともに電気泳動素子32に電圧を印加する電極であり、MgAg(マグネシウム銀)、ITO(インジウム・スズ酸化物)、IZO(インジウム・亜鉛酸化物)などから形成された透明電極である。
そして、電気泳動素子32と画素電極35とが、接着剤層33を介して接着されることで、素子基板30と対向基板31とが接合されている。
On the other hand, a
The
The
なお、電気泳動素子32は、あらかじめ対向基板31側に形成され、接着剤層33までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層33の表面に保護用の離型シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板30(画素電極35や各種回路などが形成されている)に対して、離型シートを剥がした当該電気泳動シートを貼り付けることによって、表示部5を形成する。このため、接着剤層33は画素電極35側のみに存在することになる。
In general, the
図3(b)は、マイクロカプセル20の模式断面図である。マイクロカプセル20は、例えば50μm程度の粒径を有しており、内部に分散媒21と、複数の白色粒子(電気泳動粒子)27と、複数の黒色粒子(電気泳動粒子)26とを封入した球状体である。マイクロカプセル20は、図3(a)に示すように共通電極37と画素電極35とに挟持され、1つの画素40内に1つ又は複数のマイクロカプセル20が配置される。
FIG. 3B is a schematic cross-sectional view of the
マイクロカプセル20の外殻部(壁膜)は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアガムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒21は、白色粒子27と黒色粒子26とをマイクロカプセル20内に分散させる液体である。分散媒21としては、水、アルコール系溶媒(メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど)、エステル類(酢酸エチル、酢酸ブチルなど)、ケトン類(アセトン、メチルエチルケトン、メチルイソブチルケトンなど)、脂肪族炭化水素(ぺンタン、ヘキサン、オクタンなど)、脂環式炭化水素(シクロへキサン、メチルシクロへキサンなど)、芳香族炭化水素(ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類(キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど))、ハロゲン化炭化水素(塩化メチレン、クロロホルム、四塩化炭素、1,2−ジクロロエタンなど)、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
The outer shell portion (wall film) of the
The
白色粒子27は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子(高分子あるいはコロイド)であり、例えば負に帯電されて用いられる。黒色粒子26は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子(高分子あるいはコロイド)であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子26及び白色粒子27に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部5に赤色、緑色、青色などを表示することができる。
なお着色した分散媒21中に単色粒子を分散させたものでも良い。
The
These pigments include electrolytes, surfactants, metal soaps, resins, rubbers, oils, varnishes, compound charge control agents, titanium-based coupling agents, aluminum-based coupling agents, silanes as necessary. A dispersant such as a system coupling agent, a lubricant, a stabilizer, and the like can be added.
Further, instead of the
It is also possible to disperse monochromatic particles in a
図4は、電気泳動素子の動作説明図である。図4(a)は、画素40を白表示する場合、図4(b)は、画素40を黒表示する場合をそれぞれ示している。
図4(a)に示す白表示の場合には、共通電極37が相対的に高電位、画素電極35が相対的に低電位に保持される。これにより、負に帯電した白色粒子27が共通電極37に引き寄せられる一方、正に帯電した黒色粒子26が画素電極35に引き寄せられる。その結果、表示面側となる共通電極37側からこの画素を見ると、白色(W)が認識される。
図4(b)に示す黒表示の場合、共通電極37が相対的に低電位、画素電極35が相対的に高電位に保持される。これにより、正に帯電した黒色粒子26が共通電極37に引き寄せられる一方、負に帯電した白色粒子27が画素電極35に引き寄せられる。その結果、共通電極37側からこの画素を見ると黒色(B)が認識される。
FIG. 4 is an operation explanatory diagram of the electrophoretic element. 4A shows a case where the
In the case of white display shown in FIG. 4A, the
In the case of black display shown in FIG. 4B, the
[駆動方法]
次に、電気泳動表示装置100における画像表示に係る駆動方法について説明する。図5は電気泳動表示装置100の駆動方法のタイミングチャートである。図6及び図7は、駆動模式図である。
[Driving method]
Next, a driving method related to image display in the
図5には、電気泳動表示装置100の全白表示とされた表示部5に黒表示画像を表示させる画像表示期間ST11において、1つの画素40についての共通電極37(電位Vcom)の電位を基準とした、走査線66の電圧波形G(i)、データ線68の電圧波形S(i)、昇圧制御線91の電圧波形Gn1、昇圧容量線92の電圧波形Sn1、保持容量C1の一方の電極10aの電圧波形Vh1a、他方の電極10bの電圧波形Vh1bが示されている。
In FIG. 5, the potential of the common electrode 37 (potential Vcom) for one
なお、共通電極37(電位Vcom)の電位を基準(0V)としてあるので、保持容量C2(第2の保持容量)の一方の電極20a側に接続された画素電極35の電圧が電気泳動素子32に印加する電圧となる。
また、データ線68に入力される電圧及び昇圧容量線92に入力される電圧の電圧範囲はそれぞれ0V〜15Vであり、選択トランジスタTRsおよび電圧制御トランジスタTRcのソース・ドレイン耐圧はそれぞれ15Vとされ、ゲートがHighのときにONするものとする。
Since the potential of the common electrode 37 (potential Vcom) is set as a reference (0V), the voltage of the
The voltage range of the voltage input to the
〔画像表示期間ST11〕
画像表示期間ST11では、保持容量C1に画像データ電圧V1を書き込む第1書込みステップS201と、保持容量C1に昇圧電圧V2を書き込む第2書込みステップS202とを実施する。本実施形態では、表示部5の全ての画素40(全行の走査線66×m本)に対して順次書込みを行う第1書込みステップS201を実行した後、全ての画素40(全行の走査線66×m本)に対して順次書込みを行う第2書込みステップS202を実施する。
なお、図5では、第1書込みステップS201において選択されたi行の走査線66のみを記載し、これに連続して選択される他の走査線66の波形については省略してある。また、第2書込みステップS202においては、i行の走査線66に対応する昇圧制御線91の波形のみを記載し、これに連続して選択される他の昇圧制御線91の波形については省略してある。
[Image display period ST11]
In the image display period ST11, a first writing step S201 for writing the image data voltage V1 to the holding capacitor C1 and a second writing step S202 for writing the boosted voltage V2 to the holding capacitor C1 are performed. In the present embodiment, after executing the first writing step S201 for sequentially writing to all the pixels 40 (
In FIG. 5, only the i-
(第1書込みステップS201)
第1書込みステップS201では、図5及び図6(a)に示すように、まずタイミングT1においてi行の走査線66を選択する。選択された走査線66には、選択トランジスタTRsをオン状態とする選択電圧Ve(例えば17V)が入力される。これにより、選択された走査線66(i行の走査線66)に接続された選択トランジスタTRsがオン状態となる。このとき、i行の走査線66に対応する昇圧制御線91は予め選択されており、例えば17Vが入力されている。このため、選択されている昇圧制御線91に接続された電圧制御トランジスタTRcは既にオン状態となっている。
(First writing step S201)
In the first writing step S201, as shown in FIGS. 5 and 6A, first, i rows of
タイミングT2において、データ線68に画像データ電圧V1が供給され、オン状態とされている選択トランジスタTRsを介して第1書込電圧(第1の電圧)として画像データ電圧V1(ここでは最大15V)が保持容量C1に書き込まれる。すると、保持容量C1の一方の電極10aが15Vに上昇する。
一方、オン状態とされている電圧制御トランジスタTRcを介して昇圧容量線92を介して0Vが保持容量C1に書き込まれ、電極10bが低電位とされる。
これによって、保持容量C1が充電される。
以上により、画素電極35の電圧が電圧V1に設定される。
At timing T2, the image data voltage V1 is supplied to the
On the other hand, 0V is written to the storage capacitor C1 through the boosted
As a result, the storage capacitor C1 is charged.
Thus, the voltage of the
図5及び図6(b)に示すように、タイミングT3において、非選択電圧(例えば0V)を走査線66(i行目の走査線66)に印加して走査線66が非選択となると、選択トランジスタTRsがオフ状態になって、保持容量C1の電圧が保持される
また、画素電極35はハイインピーダンス状態となり、保持容量C1に蓄えられたエネルギーにより画素電極35の電圧が保持される。
また、i行の走査線66を非選択にするのと同時に、i+1行の走査線66を選択し、上記タイミングT1,T2と同様の動作を実施する。
このようにして、i+1行の走査線66まで同様の動作を実行して、表示部5における全ての走査線66(i行〜i+m行の各走査線66)に属する保持容量C1に対して画像データ電圧V1を書き込む。なお、第1書込みステップS201においては昇圧制御線91が常にハイレベルなので電圧制御トランジスタTRcが常にONとなっている。
As shown in FIGS. 5 and 6B, when the non-selection voltage (for example, 0 V) is applied to the scanning line 66 (i-th scanning line 66) and the
At the same time that the i-
In this way, the same operation is performed up to the
(第2書込みステップS202)
まず、図5及び図7(a)に示すように、タイミングT21において全行の走査線66に対する画像データ電圧V1の書込み終了後、全列のデータ線68を15Vに維持するとともに、全行の昇圧制御線91をローレベルにし、電圧制御トランジスタTRcをオフ状態にする。そして、この状態で昇圧制御線91を順次選択し、第2書込み動作を行う。
(Second writing step S202)
First, as shown in FIGS. 5 and 7A, after the writing of the image data voltage V1 to the
次に、タイミングT22において、i行の走査線66に対応する昇圧制御線91を選択する。選択された昇圧制御線91には、電圧制御トランジスタTRcをオン状態にする選択電圧Ve(例えば17V)が入力される。選択された昇圧制御線91(i行の昇圧制御線91)に接続された電圧制御トランジスタTRcはオン状態とされるが、選択トランジスタTRsはオフ状態のままである。
Next, at the timing T22, the
そして、タイミングT23において、昇圧容量線92に昇圧電圧V2が供給され、オン状態とされた電圧制御トランジスタTRcを介して昇圧容量線92から保持容量C1に第2書込電圧(第2の電圧)として所定の昇圧電圧V2(ここでは最大15V)が書き込まれる。ここで、昇圧容量線92の電圧を0Vから昇圧電圧V2へと変化させるタイミングは、電気泳動素子32の電気光学特性にもよるが、昇圧制御線91が選択された直後から適宜好適のタイミングで行えばよい。
At timing T23, the boosted voltage V2 is supplied to the boosted
保持容量C1に昇圧電圧V2が書き込まれると、この書き込まれた電圧の大きさに応じて各電極10a,10bの電位がそれぞれ上昇することとなる。保持容量C1は、一対の電極10a、10b間に15Vの電圧を保持しているため、昇圧電圧V2が印加されると、電極10bの電位が0Vから15Vへ上昇するとともに電極10aの電位が15Vから30Vへ上昇する。保持容量C1における保持電圧は変化しないため、一方の電極10aが上昇すると、他方の電極10bも上昇することとなる。その結果、画素電極35に30Vの高電圧が印加される。
ここで、保持容量C1の電極10aに高電圧が生成されるが、データ線68は予め15Vに保持されているため、選択トランジスタTRsのソース・ドレイン間の電圧は15Vとなる。よって、選択トランジスタTRsの耐圧は確保される。
When the boosted voltage V2 is written into the storage capacitor C1, the potentials of the
Here, a high voltage is generated at the
次に、図5及び図7(b)に示すように、タイミングT24において、非選択電圧(例えば0V)をi行の昇圧制御線91に印加して当該昇圧制御線91が非選択になると、電圧制御トランジスタTRcがオフ状態になって、保持容量C1の電極10a,10bの電圧は保持される。
これにより、画素電極35(30V)と共通電極37(0V)との電圧に基づいて電気泳動素子32が駆動され、所望の階調の表示を得ることができる。保持容量C1の電荷を電気泳動素子32に供給することによって電気泳動素子32内の電荷粒子が移動し、表示部5に所望の画像(第1の画像)が黒表示される。
Next, as shown in FIG. 5 and FIG. 7B, when the non-selection voltage (for example, 0V) is applied to the i-th row
Thereby, the
このように、i〜m行の昇圧制御線91まで上記したタイミングT21〜T25における動作と同様の動作を実行して、表示部5における全ての昇圧制御線91(i行〜i+m行の各昇圧制御線91)に属する保持容量C1に対して昇圧電圧V2を書き込む。
なお、保持容量C1の電圧を昇圧させた後も、全列のデータ線68を15Vに保持させておく。
また、第2書込みステップS202においては走査線66が常にローレベルなので選択トランジスタTRsが常にOFFとなっている。
In this way, operations similar to the operations at the timings T21 to T25 described above are performed up to the
Note that the data lines 68 of all the columns are held at 15 V even after the voltage of the storage capacitor C1 is boosted.
In the second writing step S202, since the
本実施形態では、1画素内に、選択トランジスタTRs、保持容量C1、電気泳動素子32及び電圧制御トランジスタTRcを備え、保持容量C1と昇圧容量線92との間に電圧制御トランジスタTRcが配置された構成となっている。このような画素回路において、表示部5の全ての画素40に対して第1書込みステップS201を実施した後、全ての画素40に対して第2書込みステップS202を実施することによって、保持容量C1に所望の電圧を書き込んで昇圧させている。このような駆動により、低電圧から、画素回路において高い電圧が生成され、画素電極35を介して電気泳動素子32に高電圧が印加される。
In this embodiment, the selection transistor TRs, the storage capacitor C1, the
従来においては、選択トランジスタTRsのソース・ドレイン耐圧までの高電圧しか生成できなかったが、本実施形態ではこれを超える高電圧を画素内で生成することが可能となる。これにより、高電圧を必要とする表示素子の駆動が可能となる。 Conventionally, only a high voltage up to the source / drain breakdown voltage of the select transistor TRs can be generated. However, in the present embodiment, a high voltage exceeding this can be generated in the pixel. Accordingly, it is possible to drive a display element that requires a high voltage.
本実施形態では、第2書込みステップS202では、全列のデータ線68を15Vに保持しているため、保持容量C1を昇圧させた後も選択トランジスタTRsにかかる電圧は耐圧の範囲内となる。つまり、予め全列のデータ線68を15Vに保持させておくことで、保持容量C1が昇圧されて選択トランジスタTRs側の電極10aに高電圧が生成されても、選択トランジスタTRsのソース・ドレイン間の電圧は15Vとなる。このようにして、選択トランジスタTRsの耐圧が確保され、破損等が生じるのを防止することができる。
In the present embodiment, in the second write step S202, since the data lines 68 of all the columns are held at 15V, the voltage applied to the selection transistor TRs remains within the breakdown voltage range even after the storage capacitor C1 is boosted. That is, by holding the data lines 68 of all the columns at 15 V in advance, even if the storage capacitor C1 is boosted and a high voltage is generated at the
また、各ステップS201,S202ごとに全行の走査線66及び昇圧制御線91の各々に対して同じ電圧を印加すればよいため、制御が容易になる。
In addition, since the same voltage has only to be applied to each of the
〔リセット期間ST31〕
次に、画像表示期間ST11の前、あるいは画像表示期間ST11同士の間において実施するリセット期間ST31の駆動方法について述べる。
[Reset period ST31]
Next, a driving method of the reset period ST31 performed before the image display period ST11 or between the image display periods ST11 will be described.
上述した画像表示期間ST11にて表示部5の全体に所定の画像を表示した後は、次の画像表示期間ST11において表示部5の画像を更新する前に、保持容量C1の高電圧をリセットさせておく必要がある。つまり、第2書込みステップS202では、保持容量C1の電圧を昇圧させた後もデータ線68を15Vに待機させておく必要があるが、このままだと次の画像表示期間ST11において新たな画像データ電圧を書込むためにデータ線68の電位を変更することができない。リセット動作としては、一旦、全行の走査線66をハイレベルにして保持容量C1の電極10aを15Vにリセットする方法、あるいは、全行の昇圧制御線91をハイレベルにして保持容量C1の電極10bを0Vにリセットする方法が挙げられる。
このリセット期間ST31は、表示部5に画像を表示させる画像表示期間ST11の前に設定され、前画像の表示動作による昇圧分をリセットするように機能する。
After the predetermined image is displayed on the
The reset period ST31 is set before the image display period ST11 in which an image is displayed on the
まず、走査線駆動によるリセット方法について述べる。
図8は、走査線66によるリセット期間ST31におけるタイミングチャートである。図9は、走査線66からのリセットステップS301における駆動模式図である。
リセット期間ST31では、前画像の表示動作(画像表示期間ST11において表示された第1の画像)による電流履歴を、走査線66の駆動によりリセットするリセットステップS301が実行される。リセットステップS301では、全行の走査線66を同時に選択し、各々の保持容量C1にデータ線68の保持電圧を入力する。
First, a reset method by scanning line driving will be described.
FIG. 8 is a timing chart in the reset period ST <b> 31 by the
In the reset period ST <b> 31, a reset step S <b> 301 is performed in which the current history due to the previous image display operation (the first image displayed in the image display period ST <b> 11) is reset by driving the
図8及び図9に示すように、全行の走査線66を選択し、上記した第2書込みステップS202においてオフ状態となっていた選択トランジスタTRsをオン状態にする。選択トランジスタTRsがオン状態とされたことで、データ線68を介して保持容量C1にデータ線68の保持電圧が書き込まれる。
As shown in FIGS. 8 and 9, the
データ線68の保持電圧が書き込まれたことで、保持容量C1の一方の電極10aの電位が30Vから15Vへと低下する。同時に、保持容量C1の他方の電極10bの電位も15Vから0Vへと低下する。保持容量C1における保持電圧は変化しないため、一方の電極10aが低下すると他方の電極10bも低下する。その結果、画素電極35には15Vが印加される。
When the holding voltage of the
リセットステップS301では、昇圧制御線91は非選択とされており電圧制御トランジスタTRcは常にオフ状態となっている。
そして、全行の走査線66を選択することで、保持容量C1の一方の電極10aの電位がデータ線68の保持電圧である15Vとなる。
In the reset step S301, the
Then, by selecting the
さらに共通電極37の電位を30Vとし、データ線68の電位を0Vにすると、全画面が白表示にリセットすることが可能となる。
Further, when the potential of the
このようにして、画像表示期間ST11の第2書込みステップS202において昇圧させた保持容量C1の各電極10aの電位を走査線66の駆動によりリセットさせる。これにより、次の画像表示期間ST11に移行して第1書込みステップS201を実行する際に、選択トランジスタTRsの耐圧を超えることなく、保持容量C1に対する新たな画像データ電圧(最大15V)を書き込むことが可能となる。
In this manner, the potential of each
次に、昇圧制御線駆動によるリセット方法について述べる。
図10は、昇圧制御線91によるリセット期間ST32におけるタイミングチャートである。図11は、昇圧制御線91からのリセットステップS302における駆動模式図である。
Next, a reset method by boost control line driving will be described.
FIG. 10 is a timing chart in the reset period ST <b> 32 by the
図10に示すように、リセット期間ST32では、前画像の表示動作(画像表示期間ST11において表示された第1の画像)による電流履歴を、昇圧制御線91の駆動によりリセットするリセットステップS302が実行される。
As shown in FIG. 10, in the reset period ST32, a reset step S302 is performed in which the current history of the previous image display operation (the first image displayed in the image display period ST11) is reset by driving the
図10及び図11に示すように、リセットステップS302では、全行の昇圧制御線91を同時に選択し、各々の保持容量C1にリセット電圧を入力する。全行の昇圧制御線91を選択し、上記した第2書込みステップS202においてオフ状態となっていた電圧制御トランジスタTRcをオン状態にする。電圧制御トランジスタTRcがオン状態とされたことで、昇圧容量線92を介して保持容量C1にリセット電圧(0V)が書き込まれる。
As shown in FIGS. 10 and 11, in the reset step S302, the
リセット電圧が書き込まれたことで、保持容量C1の各電極10a,10bの電位が低下して、昇圧前の電位へとリセットされる。保持容量C1の一方の電極10aは30Vから15Vに低下し、他方の電極10bは15Vから0Vに低下する。
When the reset voltage is written, the potentials of the
このようにして、画像表示期間ST11の第2書込みステップS202において昇圧させた保持容量C1の各電極10aを昇圧制御線91の駆動によりリセットさせる。これにより、走査線66に代えて昇圧制御線91を利用した場合であっても、次の画像表示期間ST11に移行して第1書込みステップS201を実行する際に、選択トランジスタTRsの耐圧を超えることなく、保持容量C1に対する新たな画像データ電圧(最大15V)を書き込むことが可能となる。これにより、選択トランジスタTRsが破損してしまうのを防止することができる。
In this way, each
また、データ信号を低電圧にしても駆動に必要な高電圧を画素内で生成できるので、データ信号の低電圧化が可能になり、これに伴う低消費電力な電気泳動表示装置100が得られる。
さらに、耐圧の低いトランジスタを用いることも可能になるので、低コストで表示装置を製作できる。
In addition, since a high voltage necessary for driving can be generated in a pixel even if the data signal is low, the voltage of the data signal can be reduced, and accordingly, the
Further, a transistor with a low breakdown voltage can be used, so that a display device can be manufactured at low cost.
(第2実施形態)
図12は、画素回路に生じる寄生容量Cgdを示す説明図である。
先に述べた第1実施形態における画素回路では、保持容量C1の電極10bと昇圧制御線91との間に、図12(a)に示すような寄生容量Cgdが生じる可能性がある。保持容量C1の電極10bと昇圧制御線91との間に寄生容量Cgdが生じていると、昇圧制御線91のハイレベル電位・ローレベル電位の切り替えに伴って、保持容量C1の電極10bの電位が変動し、これに同期して保持容量C1のもう一方の電極10aの電位(つまり、画素電極35への書込み電圧)も変化してしまう。上記した画素回路においては、昇圧制御線91と保持容量C1の一方の電極10bが容量結合しているため、第2書込みステップS202後に昇圧制御線91に0Vを供給すると、これに連動して保持容量C1の電極10bの電位も低下してしまう。
(Second Embodiment)
FIG. 12 is an explanatory diagram showing the parasitic capacitance Cgd generated in the pixel circuit.
In the pixel circuit in the first embodiment described above, a parasitic capacitance Cgd as shown in FIG. 12A may occur between the
例えば、図12(a)に示すように、第2書込みステップにおいて昇圧制御線91が選択されて保持容量C1に15Vの電圧が書き込まれると、電極10bが0Vから15Vに上昇し、これにより電極10aが15Vから30Vに昇圧される。
その後、図12(b)に示すように昇圧制御線91が非選択とされると、保持容量C1の電極10bと昇圧制御線91との間に生じた寄生容量Cgdによって、電極10bの電位が15Vから例えば7Vに低下し、電極10aの電位が30Vから22Vに低下してしまう。保持容量C1の各電極10a,10bの電位変動の大きさは寄生容量Cgdの大きさによって変化する。
このような寄生容量Cgdの対策として第2実施形態を提案する。
For example, as shown in FIG. 12A, when the
After that, when the
The second embodiment is proposed as a countermeasure for such parasitic capacitance Cgd.
以下に、本発明に係る電気泳動表示装置の第2実施形態について述べる。図13は、第2実施形態の電気泳動表示装置における画素の回路構成図である。図14は、第2実施形態における電気泳動表示装置の駆動方法のタイミングチャートである。図15は、第2実施形態における駆動模式図である。
以下に示す本実施形態の電気泳動表示装置の基本構成は、上記第1実施形態と略同様であるが、画素の回路構成において異なる。よって、以下の説明では、画素の回路構成について詳しく説明し、共通な箇所の説明は省略する。また、説明に用いる各図面において、図1〜図11と共通の構成要素には同一の符号を付するものとする。
The second embodiment of the electrophoretic display device according to the present invention will be described below. FIG. 13 is a circuit configuration diagram of a pixel in the electrophoretic display device of the second embodiment. FIG. 14 is a timing chart of the driving method of the electrophoretic display device according to the second embodiment. FIG. 15 is a drive schematic diagram in the second embodiment.
The basic configuration of the electrophoretic display device of the present embodiment described below is substantially the same as that of the first embodiment, but is different in the circuit configuration of the pixel. Therefore, in the following description, the circuit configuration of the pixel will be described in detail, and description of common parts will be omitted. Moreover, in each drawing used for description, the same code | symbol shall be attached | subjected to the same component as FIGS.
図13に示すように、本実施形態の各画素40には、走査線66、データ線68、昇圧制御線91、昇圧容量線92、選択トランジスタTRs、保持容量C1、電圧制御トランジスタTRc、画素電極35、電気泳動素子32及び共通電極37が設けられている他、上記対策として、保持容量C2と、上記走査線66及び昇圧制御線91と平行して延びる基準電位線93とが設けられている。保持容量C1の一方の電極10bは基準電位線93に接続されている。
As shown in FIG. 13, each
この保持容量C2の容量は、保持容量C1の電極10bと昇圧制御線91との間に生じる寄生容量Cgdに対して十分に大きいものとする。
It is assumed that the capacity of the storage capacitor C2 is sufficiently larger than the parasitic capacitance Cgd generated between the
本実施形態の駆動方法では、図14及び図15(a)に示すように、まず、タイミングT21において全てのデータ線68の電圧を15Vに上昇させておく。
タイミングT22において、保持容量C1の電圧を昇圧させるのと同時に保持容量C2が充電される。つまり、昇圧制御線91が選択されて電圧制御トランジスタTRcがオン状態とされると、保持容量C1,C2に所定の昇圧電圧V2(15V)が書き込まれることになる。これにより、保持容量C1の電極10bの電位が0Vから15Vへ上昇するとともに電極10aの電位が15Vから30Vへと上昇する。同時に、保持容量C1の電極10bに接続する保持容量C2の電極20aの電位が0Vから15Vに上昇する。
In the driving method of this embodiment, as shown in FIGS. 14 and 15A, first, the voltages of all the data lines 68 are raised to 15 V at timing T21.
At timing T22, the storage capacitor C2 is charged at the same time as the voltage of the storage capacitor C1 is boosted. That is, when the
その後、図14及び図15(b)に示すように、昇圧制御線91が非選択とされて電圧制御トランジスタTRcがオフ状態になると、保持容量C1及び保持容量C2の電圧が保持される。本実施形態では、保持容量C1の電極10bが保持容量C2の電極20aに接続されており、昇圧制御線91が非選択とされた後においても、電極10b(電極20a)の電位が15V程度(実際には14.9V)に保持される。
After that, as shown in FIGS. 14 and 15B, when the
このように、保持容量C1の電極10bと昇圧制御線91との間に発生する寄生容量Cgdに対して十分大きな容量を有する保持容量C2を追加することによって、昇圧制御線91の電圧を変化させた場合であっても、保持容量C1の電極10bの電位が変動しにくくなる。
したがって、本実施形態によれば、昇圧制御線91の電圧変化に伴う保持容量C1の電極10bの電圧変動が抑えられ、保持容量C1の電圧低下が抑制されて高電圧に保持できる。
In this way, by adding the holding capacitor C2 having a sufficiently large capacity with respect to the parasitic capacitance Cgd generated between the
Therefore, according to the present embodiment, the voltage fluctuation of the
(第3実施形態)
以下に、本発明に係る電気泳動表示装置の第3実施形態について述べる。図16は、第3実施形態の電気泳動表示装置における画素の回路構成図である。
(Third embodiment)
The third embodiment of the electrophoretic display device according to the present invention will be described below. FIG. 16 is a circuit configuration diagram of a pixel in the electrophoretic display device of the third embodiment.
以下に示す本実施形態の電気泳動表示装置の基本構成は、上記第1実施形態と略同様であるが、画素の回路構成において異なる。よって、以下の説明では、画素の回路構成について詳しく説明し、共通な箇所の説明は省略する。また、説明に用いる各図面において、図1〜図11と共通の構成要素には同一の符号を付するものとする。 The basic configuration of the electrophoretic display device of the present embodiment described below is substantially the same as that of the first embodiment, but is different in the circuit configuration of the pixel. Therefore, in the following description, the circuit configuration of the pixel will be described in detail, and description of common parts will be omitted. Moreover, in each drawing used for description, the same code | symbol shall be attached | subjected to the same component as FIGS.
図16に示すように、本実施形態の各画素40A,40Bには、選択トランジスタTRa、TRb、電圧制御トランジスタTRc、TRd、保持容量C1a(第1の保持容量)、保持容量C1b(第2の保持容量)、保持容量C2a(第1の保持容量)、保持容量C2b(第2の保持容量)、画素電極35、電気泳動素子32及び共通電極37がそれぞれ設けられている。各画素40A,40Bの構成要素は先の第2実施形態と略同様であるが、保持容量C2a、C2bの一方の電極が、他の画素40A(40B)に接続された走査線66に接続された点において異なる。
As shown in FIG. 16, each of the
画素40Aの選択トランジスタTRaは、そのゲートにi行目の走査線66が接続されるとともにソースにはデータ線68が接続されており、ドレインには保持容量C1aの一方の電極10aと画素電極35とがそれぞれ接続されている。そして、保持容量C1aの他方の電極10bは、保持容量C2aの一方の電極20aと電圧制御トランジスタTRcのドレインとがそれぞれ接続されている。
The selection transistor TRa of the
電圧制御トランジスタTRcは、そのゲートに昇圧制御線91が接続されるとともに、ソースには昇圧容量線92が接続されており、ドレインには保持容量C1aの他方の電極10bと保持容量C2aの一方の電極20aとがそれぞれ接続されている。
保持容量C2aの他方の電極20bは基準電位線ではなく、後段のi+1行の走査線66に接続されている。
The voltage control transistor TRc has a gate connected to the
The
画素40Aと行方向で隣り合う画素40Bの選択トランジスタTRbは、そのゲートに(i+1)行目の走査線66が接続され、ソースにはデータ線68が接続されており、ドレインには保持容量C1bの一方の電極10aと画素電極35とがそれぞれ接続されている。そして、保持容量C1bの他方の電極10bは、保持容量C2bの一方の電極20aと電圧制御トランジスタTRdのドレインとがそれぞれ接続されている。
The selection transistor TRb of the
電圧制御トランジスタTRdは、そのゲートに昇圧制御線91が接続されるとともに、ソースには昇圧容量線92が接続されており、ドレインには保持容量C1bの他方の電極10bと保持容量C2bの一方の電極20aとがそれぞれ接続されている。
保持容量C2bの他方の電極20bは基準電位線ではなく、後段のi+2行の走査線66に接続されている。
The voltage control transistor TRd has a gate connected to the
The
なお、添え字のa,bは行毎の素子を識別する目的であり、以後の説明で識別する必要がない場合にはこの添え字を省略する。 The subscripts “a” and “b” are for the purpose of identifying the elements for each row, and are omitted when it is not necessary to identify them in the following description.
各走査線66には列方向で隣り合う他の画素40の保持容量C2が接続されており、この非選択とされた走査線66が次段の画素回路の基準電位線としても機能する。このように、ある画素40における保持容量C1a(Cb)の一方の電極が、同画素40内の選択トランジスタTRa(TRb)に接続されている走査線66とは異なる走査線66に接続された構成とすることによって、基準電位線を省略することができる。
Each
このように、本実施形態においては、基準電位線を別途パターン形成する必要がないので、素子基板30上における回路構成が簡略化されて製造上有利になる。 Thus, in the present embodiment, it is not necessary to separately form the reference potential line, so that the circuit configuration on the element substrate 30 is simplified, which is advantageous in manufacturing.
次に、本実施形態における駆動方法についてリセット期間ST33における駆動方法を中心に述べる。図17は、第3実施形態におけるリセット期間ST33のタイミングチャートである。図18は、リセット動作時における駆動模式図である。
図17に示すように、画像表示期間ST11の前あるいは画像表示期間ST11同士の間においてリセット期間ST33を実施する。
Next, the driving method in the present embodiment will be described focusing on the driving method in the reset period ST33. FIG. 17 is a timing chart of the reset period ST33 in the third embodiment. FIG. 18 is a schematic drive diagram during the reset operation.
As shown in FIG. 17, a reset period ST33 is performed before the image display period ST11 or between the image display periods ST11.
リセット期間ST33では、前画像の表示動作による電流履歴を、走査線66の駆動によりリセットするリセットステップS303が実行される。リセットステップS303では、全行の走査線66を同時に選択し、各々の保持容量C1にリセット電圧を入力することによって、保持容量C1の各電極10a,10bの電位をリセットさせる。各画素40の保持容量C1には、前の画像表示期間ST11において書き込まれた高電圧が保持されている。具体的に、保持容量C1の電極10aは30V、電極10bは15Vとなっている。
In the reset period ST <b> 33, a reset step S <b> 303 is performed in which the current history due to the previous image display operation is reset by driving the
図17及び図18に示すように、全行の画素40Aに対してリセット動作を実行するには、まず、タイミングT31において、全行の走査線66と全行の昇圧制御線91とを同時に選択する。全行の走査線66が選択されると、選択トランジスタTRaがオン状態となり、この選択トランジスタTRaを介してデータ線68からリセット電圧V3として15Vが保持容量C1a,C1bに書き込まれる。15Vが書き込まれたことで、保持容量C1aの一方の電極10aの電位が30Vから15Vに低下する。
As shown in FIGS. 17 and 18, in order to execute the reset operation for the
一方、全行の昇圧制御線91が選択されたことにより、電圧制御トランジスタTRcがオン状態となり、この電圧制御トランジスタTRcを介して昇圧容量線92からリセット電圧V4として0Vが保持容量C1a及び保持容量C2aに書き込まれる。0Vが書き込まれたことで、保持容量C1aの一方の電極10bの電位が15Vから0Vに低下し、保持容量C2aの電極20aの電位が15Vから0Vに低下する。保持容量C2aの電極20bは、非選択のi+1行の走査線66に接続されており、0Vに保持されている。このようにしてまず先に保持容量C2aの保持電圧が0Vにリセットされる。
On the other hand, the voltage control transistor TRc is turned on by selecting the
次に、タイミングT32において、データ線68に供給する電圧を15Vから0Vへ低下させると、選択トランジスタTRsを介して保持容量C1aに0Vが書き込まれる。0Vが書き込まれたことで、保持容量C1aの電極10aの電位が15Vから0Vへと低下する。これにより、保持容量C1aに続いて保持容量C2aの保持電圧も0Vにリセットされる。
このようにして、画素40Aにおける保持容量C1a,C2aの保持電圧を0Vにリセットする。
このように、全行の走査線66及び昇圧制御線91を同時に選択し、全行の画素40に対して同様のリセット動作を実行する。
リセット期間ST33が終了した後、次の画像表示期間ST11において所定のステップを実行することによって、表示部5の画像を更新する。
Next, when the voltage supplied to the
In this way, the holding voltages of the holding capacitors C1a and C2a in the
In this way, the
After the reset period ST33 ends, the image on the
本実施形態の画素回路は、i行の走査線66に属する画素40Aの保持容量C2aの一方の電極20bが、i+1行の走査線66に接続されている。本実施形態では、走査線66と保持容量C1とが容量結合しているため、保持容量C1aを0Vまでリセットすることにより、書き込みにおいて走査線66の選択によって保持容量C1aが昇圧されて選択トランジスタTRsが破壊されるのを防止することができる。
In the pixel circuit of this embodiment, one
また、表示部5における全画素40の保持容量C1,C2が0Vにリセットされることにより、各画素電極35に入力される電圧も0Vとなる。
Further, when the storage capacitors C1 and C2 of all the
また、次の画像表示期間ST11に移行して第1書込みステップS201を実行する際に、選択トランジスタTRsの耐圧を超えることなく、保持容量C1に対する新たな画像データ電圧を書き込むことが可能となる。これにより、選択トランジスタTRsが破損してしまうのを防止することができる。 In addition, when the first writing step S201 is executed in the next image display period ST11, it is possible to write a new image data voltage to the storage capacitor C1 without exceeding the withstand voltage of the selection transistor TRs. Thereby, it is possible to prevent the selection transistor TRs from being damaged.
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。 As described above, the preferred embodiments according to the present invention have been described with reference to the accompanying drawings, but the present invention is not limited to the examples. It is obvious for those skilled in the art that various changes or modifications can be conceived within the scope of the technical idea described in the claims. It is understood that it belongs to.
先の実施形態では電気泳動表示装置100について述べたが、液晶表示装置に適用してもよい。しかしながら、昇圧された保持容量に対してリセット動作を実行する際には、前の画像を保持させておくことが必要になる場合もあるため、保持性を有した電気泳動表示装置の方が適している。
Although the
(電子機器)
次に、上記実施形態の電気泳動表示装置100を、電子機器に適用した場合について説明する。
図19は、腕時計1000の正面図である。腕時計1000は、時計ケース1002と、時計ケース1002に連結された一対のバンド1003とを備えている。
時計ケース1002の正面には、上記各実施形態の電気光学装置からなる表示部1005と、秒針1021と、分針1022と、時針1023とが設けられている。時計ケース1002の側面には、操作子としての竜頭1010と操作ボタン1011とが設けられている。竜頭1010は、ケース内部に設けられる巻真(図示は省略)に連結されており、巻真と一体となって多段階(例えば2段階)で押し引き自在、かつ、回転自在に設けられている。表示部1005では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
(Electronics)
Next, a case where the
FIG. 19 is a front view of the
On the front surface of the
図20は電子ペーパー1100の構成を示す斜視図である。電子ペーパー1100は、上記実施形態の電気光学装置を表示領域1101に備えている。電子ペーパー1100は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体1102を備えて構成されている。
FIG. 20 is a perspective view illustrating a configuration of the
図21は、電子ノート1200の構成を示す斜視図である。電子ノート1200は、上記の電子ペーパー1100が複数枚束ねられ、カバー1201に挟まれているものである。カバー1201は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
FIG. 21 is a perspective view showing the configuration of the
以上の腕時計1000、電子ペーパー1100、及び電子ノート1200によれば、本発明に係る電気光学装置が採用されているので、動作信頼性に優れ、表示品質の高い表示部を備えた電子機器となる。
According to the
なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。 In addition, said electronic device illustrates the electronic device which concerns on this invention, Comprising: The technical scope of this invention is not limited. For example, the electrophoretic display device according to the present invention can be suitably used for a display portion of an electronic device such as a mobile phone or a portable audio device.
100 電気泳動表示装置(電気光学装置)、5 表示部、10a 電極、10b 電極、20a 電極、20b 電極、30 素子基板、31 対向基板、32 電気泳動素子、34 回路層、35 画素電極、37 共通電極、40(40A,40B) 画素、51 昇圧制御線駆動回路、52 昇圧容量線駆動回路、61 走査線駆動回路、62 データ線駆動回路、63 コントローラー、66 走査線、68 データ線、91 昇圧制御線、92 昇圧容量線、93 基準電位線、C1、C2a、C1a 保持容量(第1の保持容量)、C2、C1b、C2b 保持容量(第2の保持容量)、C9 保持容量、V1 画像データ電圧、V2 昇圧電圧、TRa 選択トランジスタ、TRb 選択トランジスタ、TRc 電圧制御トランジスタ、TRd 電圧制御トランジスタ、TRs 選択トランジスタ、TRs 選択トランジスタ、Vh1a 電圧波形、Vh1b 電圧波形、1100 電子ペーパー(電子機器)、1200 電子ノート(電子機器)、S201 第1書込みステップ、S202 第2書込みステップ、S301,S302,S303 リセットステップ、ST11 画像表示期間、ST31、ST32、ST33 リセット期間 100 electrophoretic display device (electro-optical device), 5 display unit, 10a electrode, 10b electrode, 20a electrode, 20b electrode, 30 element substrate, 31 counter substrate, 32 electrophoretic element, 34 circuit layer, 35 pixel electrode, 37 common Electrode, 40 (40A, 40B) pixel, 51 boost control line drive circuit, 52 boost capacitor line drive circuit, 61 scan line drive circuit, 62 data line drive circuit, 63 controller, 66 scan line, 68 data line, 91 boost control Line, 92 boosted capacity line, 93 reference potential line, C1, C2a, C1a holding capacity (first holding capacity), C2, C1b, C2b holding capacity (second holding capacity), C9 holding capacity, V1 image data voltage , V2 boost voltage, TRa selection transistor, TRb selection transistor, TRc voltage control transistor, TRd Voltage control transistor, TRs selection transistor, TRs selection transistor, Vh1a voltage waveform, Vh1b voltage waveform, 1100 electronic paper (electronic device), 1200 electronic notebook (electronic device), S201 first writing step, S202 second writing step, S301, S302, S303 Reset step, ST11 Image display period, ST31, ST32, ST33 Reset period
Claims (9)
前記画素毎に、画素電極と、選択トランジスタと、電圧制御トランジスタと、第1の保持容量と、昇圧制御線と、昇圧容量線と、が設けられ、
前記選択トランジスタは、ゲートが前記走査線に接続され、ドレインが前記画素電極に接続され、
前記電圧制御トランジスタは、ゲートが前記昇圧制御線に接続され、ドレインが前記昇圧容量線に接続され、
前記第1の保持容量は、一方の電極が前記選択トランジスタのドレイン及び前記画素電極に接続され、他方の電極が前記電圧制御トランジスタのドレインに接続されていることを特徴とする電気光学装置。 A plurality of scanning lines and a plurality of data lines that sandwich an electro-optic layer between a pair of substrates and extend in directions intersecting each other, and pixels formed corresponding to the intersections of the scanning lines and the data lines An electro-optical device comprising:
A pixel electrode, a selection transistor, a voltage control transistor, a first storage capacitor, a boost control line, and a boost capacitor line are provided for each pixel.
The selection transistor has a gate connected to the scanning line, a drain connected to the pixel electrode,
The voltage control transistor has a gate connected to the boost control line, a drain connected to the boost capacitor line,
The electro-optical device, wherein the first storage capacitor has one electrode connected to the drain of the selection transistor and the pixel electrode, and the other electrode connected to the drain of the voltage control transistor.
前記第2の保持容量の他方の電極に接続された基準電位線と、をさらに有することを特徴とする請求項1記載の電気光学装置。 A second storage capacitor having one electrode connected to the drain of the voltage control transistor for each pixel;
The electro-optical device according to claim 1, further comprising a reference potential line connected to the other electrode of the second storage capacitor.
前記選択トランジスタは、ゲートが前記走査線に接続され、ドレインが前記画素電極に接続され、前記電圧制御トランジスタは、ゲートが前記昇圧制御線に接続され、ドレインが前記昇圧容量線に接続され、前記第1の保持容量は、一方の電極が前記選択トランジスタのドレイン及び前記画素電極に接続され、他方の電極が前記電圧制御トランジスタのドレインに接続されている電気光学装置の駆動方法であって、
複数の画素が配列された表示部に画像を表示させる画像表示期間において、
前記選択トランジスタ及び前記電圧制御トランジスタをオン状態にして、前記第1の保持容量に第1の電圧を書き込む第1書込みステップと、
前記選択トランジスタをオフ状態にするとともに前記電圧制御トランジスタをオン状態にして、第1の保持容量に第2の電圧を書き込む第2書込みステップと、を有することを特徴とする電気光学装置の駆動方法。 A plurality of scanning lines and a plurality of data lines that sandwich an electro-optic layer between a pair of substrates and extend in directions intersecting each other, and pixels formed corresponding to the intersections of the scanning lines and the data lines A pixel electrode, a selection transistor, a voltage control transistor, a first storage capacitor, a boost control line, and a boost capacitor line.
The selection transistor has a gate connected to the scan line, a drain connected to the pixel electrode, the voltage control transistor has a gate connected to the boost control line, a drain connected to the boost capacitor line, The first storage capacitor is a driving method of an electro-optical device in which one electrode is connected to the drain of the selection transistor and the pixel electrode, and the other electrode is connected to the drain of the voltage control transistor,
In an image display period in which an image is displayed on a display unit in which a plurality of pixels are arranged,
A first writing step of turning on the selection transistor and the voltage control transistor and writing a first voltage to the first storage capacitor;
And a second writing step in which the selection transistor is turned off and the voltage control transistor is turned on to write the second voltage to the first storage capacitor. .
前記画像表示期間の前に、前記表示部において表示されている画像をリセットするリセット期間を有することを特徴とする請求項5又は6記載の電気光学装置の駆動方法。 When updating the display image of the display unit from the first image to the second image,
7. The electro-optical device driving method according to claim 5, further comprising a reset period for resetting an image displayed on the display unit before the image display period.
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