JP2011150010A - Electrooptical device, method of driving the same, and electronic apparatus - Google Patents

Electrooptical device, method of driving the same, and electronic apparatus Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an electrooptical device, capableo of generating high voltage exceeding breakdown voltage of a semiconductor element constituting a pixel circuit in the pixel, and to provide a method of driving the electrooptical device and an electronic apparatus. <P>SOLUTION: In an electrophoretic display device, every pixel 40 is provided with the pixel electrode 35, a selection transistor TRs, a voltage control transistor TRc, a first storage capacitor C1, a boosting control line 91, and a boosting capacitor line 92. In the selection transistor TRs, a gate is connected to a scanning line 66, and a drain is connected to the pixel electrode 35. In the voltage control transistor TRc, a gate is connected to the boosting control line 91, and a drain is connected to the boosting capacitor line 92. In the first storage capacitor C1, one electrode 10a is connected to the drain of the selection transistor TRs and the pixel electrode 35, and the other electrode 10b is connected to the drain of the voltage control transistor TRc. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、電気光学装置、電気光学装置の駆動方法、電子機器に関するものである。   The present invention relates to an electro-optical device, a driving method of the electro-optical device, and an electronic apparatus.

従来、画素部に昇圧回路が設けられた表示装置であって、画素内において画素電極の電圧を昇圧させることで表示素子の駆動に必要な高電圧を生成する、という技術が存在する(特許文献1)。   2. Description of the Related Art Conventionally, there is a display device in which a booster circuit is provided in a pixel portion, and there is a technique for generating a high voltage necessary for driving a display element by boosting the voltage of a pixel electrode in the pixel (Patent Document). 1).

特開2009−109600号公報JP 2009-109600 A

しかしながら上記の発明では、選択トランジスタのソース・ドレイン間に昇圧後の高電圧が印加されてしまう。選択トランジスタにソース・ドレイン耐圧以上の高電圧が印加されると、破壊に繋がるおそれがあるため、画素内で生成される高電圧をトランジスタのソース・ドレイン耐圧の範囲内に限定しなければならない。   However, in the above invention, a high voltage after boosting is applied between the source and drain of the selection transistor. If a high voltage higher than the source / drain breakdown voltage is applied to the selection transistor, it may lead to destruction. Therefore, the high voltage generated in the pixel must be limited to the range of the source / drain breakdown voltage of the transistor.

例えば、図22には、トランジスタTR11,TR12,TR13,保持容量C9,画素電極35,電気泳動素子32、共通電極37、走査線66、データ線68、昇圧制御線102及び基準電位線103を備えた画素回路が示されている。このような画素回路の場合、トランジスタTR11の耐圧が15V程度のとき、トランジスタTR11を介して保持容量C9に所定の電圧を書き込み(図22(a))、トランジスタTR13を介して保持容量C9の電圧を昇圧させた後(図22(b))、次の行で0Vを書き込もうとすると、トランジスタTR11の両端の電位差が30Vとなり(図22(c))、耐圧を越える高い電圧がかかってしまう。このため、トランジスタTR11のソース・ドレイン耐圧までしか昇圧することができない。   For example, FIG. 22 includes transistors TR11, TR12, TR13, a storage capacitor C9, a pixel electrode 35, an electrophoretic element 32, a common electrode 37, a scanning line 66, a data line 68, a boost control line 102, and a reference potential line 103. A pixel circuit is shown. In the case of such a pixel circuit, when the withstand voltage of the transistor TR11 is about 15V, a predetermined voltage is written to the storage capacitor C9 through the transistor TR11 (FIG. 22A), and the voltage of the storage capacitor C9 through the transistor TR13. After boosting the voltage (FIG. 22B), if 0V is to be written in the next row, the potential difference between both ends of the transistor TR11 becomes 30V (FIG. 22C), and a high voltage exceeding the withstand voltage is applied. For this reason, the voltage can be boosted only to the source / drain breakdown voltage of the transistor TR11.

本発明は、上記従来技術の問題点に鑑み成されたものであって、画素回路を構成する半導体素子の耐圧を超える高電圧を画素内で生成可能とした電気光学装置、電気光学装置の駆動方法、電子機器を提供することを目的の一つとしている。   The present invention has been made in view of the above-described problems of the prior art, and is an electro-optical device that can generate a high voltage exceeding the withstand voltage of a semiconductor element constituting a pixel circuit in the pixel, and driving of the electro-optical device. One of the purposes is to provide a method and an electronic device.

本発明の電気光学装置は、上記課題を解決するために、一対の基板間に電気光学層を挟持してなり、互いに交差する方向に延びる複数の走査線及び複数のデータ線と、前記走査線と前記データ線との交差部に対応して形成された画素とを備えた電気光学装置であって、前記画素毎に、画素電極と、選択トランジスタと、電圧制御トランジスタと、第1の保持容量と、昇圧制御線と、昇圧容量線と、が設けられ、前記選択トランジスタは、ゲートが前記走査線に接続され、ドレインが前記画素電極に接続され、前記電圧制御トランジスタは、ゲートが前記昇圧制御線に接続され、ドレインが前記昇圧容量線に接続され、前記第1の保持容量は、一方の電極が前記選択トランジスタのドレイン及び前記画素電極に接続され、他方の電極が前記電圧制御トランジスタのドレインに接続されていることを特徴とする。   In order to solve the above-described problem, an electro-optical device according to an aspect of the invention includes a plurality of scanning lines and a plurality of data lines that sandwich an electro-optical layer between a pair of substrates and extend in directions intersecting each other, and the scanning lines. And a pixel formed corresponding to the intersection of the data line and a pixel electrode, a selection transistor, a voltage control transistor, and a first storage capacitor for each pixel. And a boost control line and a boost capacitor line. The selection transistor has a gate connected to the scanning line, a drain connected to the pixel electrode, and the voltage control transistor has a gate connected to the boost control. The first storage capacitor has one electrode connected to the drain of the selection transistor and the pixel electrode, and the other electrode connected to the voltage. Characterized in that it is connected to the drain of the control transistor.

本発明によれば、選択トランジスタを介してデータ線から第1の保持容量に所定の電圧を保持させた後、電圧制御トランジスタを介して昇圧容量線から所定の電圧を書き込むことで、保持容量の電圧を昇圧させて高電圧を画素電極に供給することが可能である。保持容量の電圧を昇圧させる際には、データ線に所定の電圧を供給しておくことで、昇圧制御された保持容量の高電圧が選択トランジスタに直接印加されないようにすることができるので、選択トランジスタが破損することが防止される。これにより、従来では選択トランジスタのソース・ドレイン耐圧までの高電圧しか生成できなかったが、本実施形態ではこれを越える高電圧を生成することが可能となる。よって、表示素子の駆動に必要な高電圧を効率よく生成することができる。   According to the present invention, after a predetermined voltage is held from the data line to the first holding capacitor via the selection transistor, the predetermined voltage is written from the boosting capacitor line via the voltage control transistor. It is possible to boost the voltage and supply a high voltage to the pixel electrode. When boosting the storage capacitor voltage, by supplying a predetermined voltage to the data line, it is possible to prevent the high voltage of the storage capacitor under boost control from being directly applied to the selection transistor. The transistor is prevented from being damaged. As a result, conventionally, only a high voltage up to the source / drain breakdown voltage of the selection transistor can be generated, but in the present embodiment, a high voltage exceeding this can be generated. Therefore, a high voltage necessary for driving the display element can be efficiently generated.

また、前記画素毎に、前記電圧制御トランジスタのドレインに一方の電極が接続された第2の保持容量と、前記第2の保持容量の他方の電極に接続された基準電位線と、をさらに有することが好ましい。
本発明によれば、第2の保持容量を備えたことにより、昇圧制御線の電圧変化に伴う保持容量の電極の電位変動が抑えられ、保持容量の電圧低下が抑制されて高電圧に保持できる。
Each pixel further includes a second storage capacitor having one electrode connected to the drain of the voltage control transistor, and a reference potential line connected to the other electrode of the second storage capacitor. It is preferable.
According to the present invention, since the second storage capacitor is provided, the potential fluctuation of the electrode of the storage capacitor due to the voltage change of the boost control line can be suppressed, and the voltage drop of the storage capacitor can be suppressed and held at a high voltage. .

また、第1の前記走査線に対応する前記基準電位線が、前記第1の走査線と隣り合う第2の前記走査線であることが好ましい。
本発明によれば、第1の走査線に対応する基準電位線として第2の走査線を機能させることが可能になる。これにより、基準電位線を別途配線する必要がなくなるので、装置構成が簡素化されて製造も容易となる。
The reference potential line corresponding to the first scan line is preferably the second scan line adjacent to the first scan line.
According to the present invention, the second scanning line can be made to function as a reference potential line corresponding to the first scanning line. This eliminates the need to separately provide a reference potential line, thereby simplifying the device configuration and facilitating manufacture.

また、前記第2の保持容量が前記昇圧制御線と前記第1の保持容量の前記他の電極との間の寄生容量よりも大きいことが好ましい。
本発明によれば、第1の保持容量の電極の電位変動が生じにくくなり、第1の保持容量の低下を防止できる。
Further, it is preferable that the second storage capacitor is larger than a parasitic capacitance between the boost control line and the other electrode of the first storage capacitor.
According to the present invention, the potential fluctuation of the electrode of the first storage capacitor is unlikely to occur, and a decrease in the first storage capacitor can be prevented.

本発明の電気光学装置の駆動方法は、上記課題を解決するために、一対の基板間に電気光学層を挟持してなり、互いに交差する方向に延びる複数の走査線及び複数のデータ線と、前記走査線と前記データ線との交差部に対応して形成された画素とを備えた電気光学装置であって、前記画素毎に、画素電極と、選択トランジスタと、電圧制御トランジスタと、第1の保持容量と、昇圧制御線と、昇圧容量線と、が設けられ、前記選択トランジスタは、ゲートが前記走査線に接続され、ドレインが前記画素電極に接続され、前記電圧制御トランジスタは、ゲートが前記昇圧制御線に接続され、ドレインが前記昇圧容量線に接続され、前記第1の保持容量は、一方の電極が前記選択トランジスタのドレイン及び前記画素電極に接続され、他方の電極が前記電圧制御トランジスタのドレインに接続されている電気光学装置の駆動方法であって、複数の画素が配列された表示部に画像を表示させる画像表示期間において、前記選択トランジスタ及び前記電圧制御トランジスタをオン状態にして、前記第1の保持容量に第1の電圧を書き込む第1書込みステップと、前記選択トランジスタをオフ状態にするとともに前記電圧制御トランジスタをオン状態にして、第1の保持容量に第2の電圧を書き込む第2書込みステップと、を有することを特徴とする。   In order to solve the above-described problem, the electro-optical device driving method of the present invention includes a plurality of scanning lines and a plurality of data lines that sandwich an electro-optical layer between a pair of substrates and extend in directions intersecting each other. An electro-optical device including a pixel formed corresponding to an intersection of the scanning line and the data line, wherein each pixel includes a pixel electrode, a selection transistor, a voltage control transistor, and a first Storage capacitor, a boost control line, and a boost capacitor line. The selection transistor has a gate connected to the scan line, a drain connected to the pixel electrode, and the voltage control transistor has a gate. The boost control line is connected, the drain is connected to the boost capacitor line, the first storage capacitor has one electrode connected to the drain of the selection transistor and the pixel electrode, and the other electrode A method for driving an electro-optical device connected to a drain of the voltage control transistor, wherein the selection transistor and the voltage control transistor are turned on in an image display period in which an image is displayed on a display unit in which a plurality of pixels are arranged. A first write step of writing a first voltage to the first storage capacitor, and turning off the selection transistor and turning on the voltage control transistor to set the second storage capacitor to the second storage capacitor. And a second writing step for writing the voltage.

本発明によれば、選択トランジスタを介してデータ線から第1の保持容量に所定の電圧を保持させた後、電圧制御トランジスタを介して昇圧容量線から所定の電圧を書き込むことで、保持容量の電圧を昇圧させて高電圧を画素電極に供給することが可能である。保持容量の電圧を昇圧させる際には、データ線に所定の電圧を供給しておくことで、昇圧制御された保持容量の高電圧が選択トランジスタに直接印加されないようにすることができるので、選択トランジスタが破損することが防止される。これにより、従来では選択トランジスタのソース・ドレイン耐圧までの高電圧しか生成できなかったが、本実施形態ではこれを越える高電圧を生成することが可能となる。よって、表示素子の駆動に必要な高電圧を効率よく生成することができる。   According to the present invention, after a predetermined voltage is held from the data line to the first holding capacitor via the selection transistor, the predetermined voltage is written from the boosting capacitor line via the voltage control transistor. It is possible to boost the voltage and supply a high voltage to the pixel electrode. When boosting the storage capacitor voltage, by supplying a predetermined voltage to the data line, it is possible to prevent the high voltage of the storage capacitor under boost control from being directly applied to the selection transistor. The transistor is prevented from being damaged. As a result, conventionally, only a high voltage up to the source / drain breakdown voltage of the selection transistor can be generated, but in the present embodiment, a high voltage exceeding this can be generated. Therefore, a high voltage necessary for driving the display element can be efficiently generated.

また、前記第1書込みステップが終了した後、前記第2書込みステップを実行する際には、前記データ線に対して前記選択トランジスタの耐圧を越えない電圧を供給しておくことが好ましい。
これにより、保持容量の電圧を昇圧させる際にデータ線に所定の電圧を供給しておくことによって、昇圧制御された保持容量の高電圧が選択トランジスタに直接印加されないようになる。これによって、昇圧時に生成される高電圧によって選択トランジスタが破損してしまうのを防止することができる。
In addition, when the second write step is executed after the first write step is completed, it is preferable to supply a voltage that does not exceed the withstand voltage of the selection transistor to the data line.
As a result, when a predetermined voltage is supplied to the data line when boosting the voltage of the storage capacitor, the high voltage of the storage capacitor subjected to boost control is not directly applied to the selection transistor. Thereby, it is possible to prevent the selection transistor from being damaged by the high voltage generated at the time of boosting.

また、前記表示部の表示画像を第1の画像から第2の画像に更新するに際して、前記画像表示期間の前に、前記表示部において表示されている画像をリセットするリセット期間を有することが好ましい。   In addition, when updating the display image of the display unit from the first image to the second image, it is preferable to have a reset period for resetting the image displayed on the display unit before the image display period. .

本発明によれば、前記画像表示期間の前に表示部において表示されている画像をリセットするリセット期間において、昇圧された保持容量の各電極の電位を昇圧前の電位にそれぞれリセットすることができる。これにより、次の画像表示期間において、選択トランジスタの耐圧を超えることなく、保持容量に対して新たな画像データの電圧を書き込むことが可能となる。   According to the present invention, in the reset period in which the image displayed on the display unit is reset before the image display period, the potential of each electrode of the boosted storage capacitor can be reset to the potential before boosting. . Thus, in the next image display period, it is possible to write a new image data voltage to the storage capacitor without exceeding the withstand voltage of the selection transistor.

また、前記表示部の全ての前記画素に対して前記第1書込みステップを実施した後、全ての画素に対して前記第2書込みステップを実施することが好ましい。
本発明によれば、各書込みステップにおいて、全行の走査線に対し同じ電圧を印加すればよいため、制御が容易になるとともに電力消費が軽減される。
In addition, it is preferable that after the first writing step is performed on all the pixels of the display unit, the second writing step is performed on all the pixels.
According to the present invention, since the same voltage has only to be applied to the scanning lines of all rows in each writing step, control is facilitated and power consumption is reduced.

本発明によれば、各走査線に属する画素電極に対して第1の信号電位および第2の信号電位を連続して印加することとなる。   According to the present invention, the first signal potential and the second signal potential are successively applied to the pixel electrodes belonging to each scanning line.

本発明の電子機器は、本発明の電気光学装置を備えたことを特徴とする。
本発明によれば、画素回路を構成する半導体素子の耐圧を超える高電圧を画素内で生成可能とした表示装置を具備しているので、高電圧駆動の電子機器が得られる。
An electronic apparatus according to the present invention includes the electro-optical device according to the present invention.
According to the present invention, since the display device capable of generating in the pixel a high voltage exceeding the withstand voltage of the semiconductor elements constituting the pixel circuit is provided, an electronic device driven at a high voltage can be obtained.

第1実施形態における電気泳動表示装置の概略構成図。1 is a schematic configuration diagram of an electrophoretic display device according to a first embodiment. 第1実施形態における1画素の回路構成図。The circuit block diagram of 1 pixel in 1st Embodiment. 表示部における電気泳動表示装置の部分断面図。The fragmentary sectional view of the electrophoretic display device in a display part. 電気泳動表示素子の動作説明図。FIG. 5 is an operation explanatory diagram of an electrophoretic display element. 第1実施形態における画像表示期間におけるタイミングチャート。The timing chart in the image display period in 1st Embodiment. 第1書込みステップにおける駆動模式図。The drive schematic diagram in a 1st writing step. 第2書込みステップにおける駆動模式図。Drive schematic diagram in the second writing step. 走査線によるリセット期間におけるタイミングチャート。6 is a timing chart in a reset period using a scanning line. 走査線からのリセット動作時における駆動模式図。The drive schematic diagram at the time of the reset operation from a scanning line. 昇圧制御線によるリセット期間におけるタイミングチャート。6 is a timing chart in a reset period using a boost control line. 昇圧制御線からのリセット動作時における駆動模式図。The drive schematic diagram at the time of reset operation from a step-up control line. 画素回路に生じる寄生容量を示す。3 shows parasitic capacitance generated in a pixel circuit. 第2実施形態における1画素の回路構成図。The circuit block diagram of 1 pixel in 2nd Embodiment. 第2実施形態における画像表示期間におけるタイミングチャート。The timing chart in the image display period in 2nd Embodiment. 第2書込みステップにおける駆動模式図。Drive schematic diagram in the second writing step. 第3実施形態における1画素の回路構成図。The circuit block diagram of 1 pixel in 3rd Embodiment. 第3実施形態における画像表示期間におけるタイミングチャート。The timing chart in the image display period in 3rd Embodiment. リセット動作時における駆動模式図。The drive schematic diagram at the time of reset operation | movement. 電子機器の一例を示す図。FIG. 14 illustrates an example of an electronic device. 電子機器の一例を示す図。FIG. 14 illustrates an example of an electronic device. 電子機器の一例を示す図。FIG. 14 illustrates an example of an electronic device. 従来の画素回路を示す説明図。FIG. 6 is an explanatory diagram illustrating a conventional pixel circuit.

以下、図面を用いて本発明に係る電気光学装置の一実施例である電気泳動表示装置並びに電子機器の実施の形態について説明する。
なお、本発明の範囲は、以下の実施の形態に限定されるものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせる場合がある。
Embodiments of an electrophoretic display device and an electronic apparatus that are examples of the electro-optical device according to the invention will be described below with reference to the drawings.
The scope of the present invention is not limited to the following embodiment, and can be arbitrarily changed within the scope of the technical idea of the present invention. Moreover, in the following drawings, in order to make each structure easy to understand, the actual structure may be different from the scale, number, or the like in each structure.

(第1の実施形態)
図1は、第1実施形態である電気泳動表示装置100の概略構成図である。
電気泳動表示装置100(電気光学装置)は、複数の画素40がマトリクス状に配列された表示部5を備えている。表示部5の周辺には、走査線駆動回路61、データ線駆動回路62、コントローラー(制御部)63、昇圧制御線駆動回路51及び昇圧容量線駆動回路52が配置されている。走査線駆動回路61、データ線駆動回路62、昇圧制御線駆動回路51及び昇圧容量線駆動回路52は、それぞれコントローラー63と接続されている。コントローラー63は、上位装置から供給される画像データや同期信号に基づき、これらを総合的に制御する。
(First embodiment)
FIG. 1 is a schematic configuration diagram of an electrophoretic display device 100 according to the first embodiment.
The electrophoretic display device 100 (electro-optical device) includes a display unit 5 in which a plurality of pixels 40 are arranged in a matrix. Around the display unit 5, a scanning line drive circuit 61, a data line drive circuit 62, a controller (control unit) 63, a boost control line drive circuit 51 and a boost capacitor line drive circuit 52 are arranged. The scanning line driving circuit 61, the data line driving circuit 62, the boosting control line driving circuit 51, and the boosting capacitor line driving circuit 52 are connected to the controller 63, respectively. The controller 63 comprehensively controls these based on image data and synchronization signals supplied from the host device.

表示部5には、走査線駆動回路61から延びる複数の走査線66と、データ線駆動回路62から延びる複数のデータ線68とが形成されており、これらの交差位置に対応して画素40が設けられている。また、昇圧制御線駆動回路51から走査線66と平行して延びる複数の昇圧制御線91が設けられており、それぞれの配線は画素40と接続されている。また、昇圧容量線駆動回路52から延びる複数の昇圧容量線92も各画素40と接続されている。   In the display unit 5, a plurality of scanning lines 66 extending from the scanning line driving circuit 61 and a plurality of data lines 68 extending from the data line driving circuit 62 are formed, and the pixels 40 correspond to these intersecting positions. Is provided. In addition, a plurality of boost control lines 91 extending in parallel with the scanning lines 66 from the boost control line driving circuit 51 are provided, and each wiring is connected to the pixel 40. A plurality of booster capacitor lines 92 extending from the booster capacitor line drive circuit 52 are also connected to each pixel 40.

走査線駆動回路61は、m本の走査線66(Y1、Y2、…、Ym)を介して各々の画素40に接続されており、コントローラー63の制御のもと、1行目からm行目までの走査線66を順次選択し、画素40に設けられた選択トランジスタTRs(図2参照)のオンタイミングを規定する選択信号を、選択した走査線66を介して供給する。
データ線駆動回路62は、n本のデータ線68(X1、X2、…、Xn)を介して各々の画素40に接続されており、コントローラー63の制御のもと、画素40の各々に対応する画素データを規定する画像信号を画素40に供給する。
The scanning line driving circuit 61 is connected to each pixel 40 via m scanning lines 66 (Y1, Y2,..., Ym). Under the control of the controller 63, the first to mth rows are connected. The scanning lines 66 are sequentially selected, and a selection signal defining the ON timing of the selection transistor TRs (see FIG. 2) provided in the pixel 40 is supplied via the selected scanning line 66.
The data line driving circuit 62 is connected to each pixel 40 via n data lines 68 (X1, X2,..., Xn), and corresponds to each pixel 40 under the control of the controller 63. An image signal defining pixel data is supplied to the pixel 40.

昇圧制御線駆動回路51は、m本の昇圧制御線91(L1、L2、…、Lm)を介して各々の画素40に接続されており、コントローラー63の制御のもと、上記の昇圧制御線91の各々に供給すべき各種信号を生成する。
昇圧容量線駆動回路52は、n本の昇圧容量線92(H1、H2、…、Hm(n))を介して各々の画素40に接続されており、コントローラー63の制御のもと、上記の昇圧容量線92の各々に供給すべき各種信号を生成する。
The boost control line drive circuit 51 is connected to each pixel 40 via m boost control lines 91 (L 1, L 2,..., Lm), and is controlled by the controller 63. Various signals to be supplied to each of 91 are generated.
The booster capacitor line drive circuit 52 is connected to each pixel 40 via n booster capacitor lines 92 (H1, H2,..., Hm (n)), and is controlled by the controller 63 as described above. Various signals to be supplied to each of the boosted capacitor lines 92 are generated.

また、本実施形態における書込極性については、電気泳動素子32に対して階調に応じた電圧を保持させる際に、共通電極37の電位Vcomよりも画素電極35の電位を高位側とする場合を正極性といい、低位側とする場合を負極性という。一方、電圧については、特に説明のない限り、電源の接地電位Gnd(電圧ゼロ)を基準としている。   As for the writing polarity in this embodiment, when the electrophoretic element 32 holds a voltage corresponding to the gradation, the potential of the pixel electrode 35 is higher than the potential Vcom of the common electrode 37. Is referred to as positive polarity, and the case of being on the lower side is referred to as negative polarity. On the other hand, the voltage is based on the ground potential Gnd (voltage zero) of the power supply unless otherwise specified.

図2は、画素40の回路構成図である。
画素40には、選択トランジスタTRs、電圧制御トランジスタTRc、保持容量C1(第1の保持容量)、画素電極35、電気泳動素子32及び共通電極37が設けられている。また、画素40には、走査線66、データ線68、昇圧制御線91及び昇圧容量線92が接続されている。選択トランジスタTRsおよび電圧制御トランジスタTRcは、N−MOS(Negative Metal Oxide Semiconductor)トランジスタである。
なお、選択トランジスタTRsおよび電圧制御トランジスタTRcは、それらと同等の機能を有する他の種類のスイッチング素子と置き換えてもよい。例えば、N−MOSトランジスタに代えてP−MOSトランジスタを用いてもよく、インバータやトランスミッションゲートを用いてもよい。
FIG. 2 is a circuit configuration diagram of the pixel 40.
The pixel 40 is provided with a selection transistor TRs, a voltage control transistor TRc, a storage capacitor C1 (first storage capacitor), a pixel electrode 35, an electrophoretic element 32, and a common electrode 37. In addition, a scanning line 66, a data line 68, a boost control line 91, and a boost capacitor line 92 are connected to the pixel 40. The selection transistor TRs and the voltage control transistor TRc are N-MOS (Negative Metal Oxide Semiconductor) transistors.
Note that the selection transistor TRs and the voltage control transistor TRc may be replaced with other types of switching elements having functions equivalent to those. For example, a P-MOS transistor may be used instead of the N-MOS transistor, and an inverter or a transmission gate may be used.

選択トランジスタTRsのゲートに走査線66が接続され、ソースにはデータ線68が接続されており、ドレインには保持容量C1の一方の電極10aと画素電極35とがそれぞれ接続されている。
電圧制御トランジスタTRcのゲートには昇圧制御線91が接続され、ソースには昇圧容量線92が接続されており、ドレインには保持容量C1の他方の電極10bが接続されている。
A scanning line 66 is connected to the gate of the selection transistor TRs, a data line 68 is connected to the source, and one electrode 10a of the storage capacitor C1 and the pixel electrode 35 are connected to the drain.
A boost control line 91 is connected to the gate of the voltage control transistor TRc, a boost capacitor line 92 is connected to the source, and the other electrode 10b of the storage capacitor C1 is connected to the drain.

保持容量C1は、後述する素子基板30上に形成され、誘電体膜を介して対向配置された一対の電極からなる。上述したように、保持容量C1の一方の電極10aは選択トランジスタTRsのドレインに接続され、他方の電極10bは電圧制御トランジスタTRcのドレインに接続されている。保持容量C1は選択トランジスタTRsを介して書き込まれたデータ線68からの画像データ電圧で充電される。   The storage capacitor C1 is formed on a later-described element substrate 30 and includes a pair of electrodes that are disposed to face each other with a dielectric film interposed therebetween. As described above, one electrode 10a of the storage capacitor C1 is connected to the drain of the selection transistor TRs, and the other electrode 10b is connected to the drain of the voltage control transistor TRc. The storage capacitor C1 is charged with the image data voltage from the data line 68 written via the selection transistor TRs.

電気泳動素子32は、画素電極35と共通電極37との間に挟持され、電気泳動粒子をそれぞれ含んでなる複数のマイクロカプセルから構成されている。   The electrophoretic element 32 is sandwiched between the pixel electrode 35 and the common electrode 37, and is composed of a plurality of microcapsules each including electrophoretic particles.

次に、図3(a)は、表示部5における電気泳動表示装置100の部分断面図である。
電気泳動表示装置100は、素子基板30と対向基板31との間に、複数のマイクロカプセル20を配列してなる電気泳動素子32を挟持した構成を備えている。
Next, FIG. 3A is a partial cross-sectional view of the electrophoretic display device 100 in the display unit 5.
The electrophoretic display device 100 has a configuration in which an electrophoretic element 32 formed by arranging a plurality of microcapsules 20 is sandwiched between an element substrate 30 and a counter substrate 31.

表示部5において、素子基板30の電気泳動素子32側には、図1や図2に示した走査線66、データ線68、選択トランジスタTRsなどが形成された回路層34が設けられており、回路層34上に複数の画素電極35が配列形成されている。   In the display unit 5, the circuit layer 34 on which the scanning lines 66, the data lines 68, the selection transistors TRs and the like shown in FIGS. 1 and 2 are formed is provided on the electrophoretic element 32 side of the element substrate 30. A plurality of pixel electrodes 35 are arranged on the circuit layer 34.

素子基板30は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。画素電極35は、Cu(銅)箔上にニッケルメッキと金メッキとをこの順番で積層したものや、Al(アルミニウム)、ITO(インジウム・スズ酸化物)などにより形成された電気泳動素子32に電圧を印加する電極である。   The element substrate 30 is a substrate made of glass, plastic, or the like and is not required to be transparent because it is disposed on the side opposite to the image display surface. The pixel electrode 35 has a voltage applied to an electrophoretic element 32 formed by laminating nickel plating and gold plating on a Cu (copper) foil in this order, Al (aluminum), ITO (indium tin oxide), or the like. Is an electrode to which is applied.

一方、対向基板31の電気泳動素子32側には複数の画素電極35と対向する共通電極37が形成されており、共通電極37上に電気泳動素子32が設けられている。
対向基板31はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。共通電極37は、画素電極35とともに電気泳動素子32に電圧を印加する電極であり、MgAg(マグネシウム銀)、ITO(インジウム・スズ酸化物)、IZO(インジウム・亜鉛酸化物)などから形成された透明電極である。
そして、電気泳動素子32と画素電極35とが、接着剤層33を介して接着されることで、素子基板30と対向基板31とが接合されている。
On the other hand, a common electrode 37 facing the plurality of pixel electrodes 35 is formed on the counter substrate 31 on the side of the electrophoretic element 32, and the electrophoretic element 32 is provided on the common electrode 37.
The counter substrate 31 is a substrate made of glass, plastic, or the like, and is a transparent substrate because it is disposed on the image display side. The common electrode 37 is an electrode for applying a voltage to the electrophoretic element 32 together with the pixel electrode 35, and is formed of MgAg (magnesium silver), ITO (indium tin oxide), IZO (indium zinc oxide) or the like. It is a transparent electrode.
The electrophoretic element 32 and the pixel electrode 35 are bonded via the adhesive layer 33, so that the element substrate 30 and the counter substrate 31 are bonded.

なお、電気泳動素子32は、あらかじめ対向基板31側に形成され、接着剤層33までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層33の表面に保護用の離型シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板30(画素電極35や各種回路などが形成されている)に対して、離型シートを剥がした当該電気泳動シートを貼り付けることによって、表示部5を形成する。このため、接着剤層33は画素電極35側のみに存在することになる。   In general, the electrophoretic element 32 is formed in advance on the counter substrate 31 side, and is handled as an electrophoretic sheet including the adhesive layer 33. In the manufacturing process, the electrophoretic sheet is handled in a state where a protective release sheet is attached to the surface of the adhesive layer 33. And the display part 5 is formed by sticking the said electrophoretic sheet which peeled the release sheet with respect to the element board | substrate 30 (The pixel electrode 35, various circuits, etc.) which were manufactured separately. For this reason, the adhesive layer 33 exists only on the pixel electrode 35 side.

図3(b)は、マイクロカプセル20の模式断面図である。マイクロカプセル20は、例えば50μm程度の粒径を有しており、内部に分散媒21と、複数の白色粒子(電気泳動粒子)27と、複数の黒色粒子(電気泳動粒子)26とを封入した球状体である。マイクロカプセル20は、図3(a)に示すように共通電極37と画素電極35とに挟持され、1つの画素40内に1つ又は複数のマイクロカプセル20が配置される。   FIG. 3B is a schematic cross-sectional view of the microcapsule 20. The microcapsule 20 has a particle size of, for example, about 50 μm and encloses therein a dispersion medium 21, a plurality of white particles (electrophoretic particles) 27, and a plurality of black particles (electrophoretic particles) 26. It is a spherical body. As shown in FIG. 3A, the microcapsule 20 is sandwiched between the common electrode 37 and the pixel electrode 35, and one or more microcapsules 20 are disposed in one pixel 40.

マイクロカプセル20の外殻部(壁膜)は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアガムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒21は、白色粒子27と黒色粒子26とをマイクロカプセル20内に分散させる液体である。分散媒21としては、水、アルコール系溶媒(メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど)、エステル類(酢酸エチル、酢酸ブチルなど)、ケトン類(アセトン、メチルエチルケトン、メチルイソブチルケトンなど)、脂肪族炭化水素(ぺンタン、ヘキサン、オクタンなど)、脂環式炭化水素(シクロへキサン、メチルシクロへキサンなど)、芳香族炭化水素(ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類(キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど))、ハロゲン化炭化水素(塩化メチレン、クロロホルム、四塩化炭素、1,2−ジクロロエタンなど)、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
The outer shell portion (wall film) of the microcapsule 20 is formed using a translucent polymer resin such as an acrylic resin such as polymethyl methacrylate or polyethyl methacrylate, a urea resin, or gum arabic.
The dispersion medium 21 is a liquid that disperses the white particles 27 and the black particles 26 in the microcapsules 20. Examples of the dispersion medium 21 include water, alcohol solvents (methanol, ethanol, isopropanol, butanol, octanol, methyl cellosolve, etc.), esters (ethyl acetate, butyl acetate, etc.), ketones (acetone, methyl ethyl ketone, methyl isobutyl ketone, etc.). ), Aliphatic hydrocarbons (pentane, hexane, octane, etc.), alicyclic hydrocarbons (cyclohexane, methylcyclohexane, etc.), aromatic hydrocarbons (benzene, toluene, benzenes having a long-chain alkyl group ( Xylene, hexylbenzene, hebutylbenzene, octylbenzene, nonylbenzene, decylbenzene, undecylbenzene, dodecylbenzene, tridecylbenzene, tetradecylbenzene)), halogenated hydrocarbons (methylene chloride, chloroform, tetrachloride) Element, and 1,2-dichloroethane), can be exemplified a carboxylate, it may be other oils. These substances can be used alone or as a mixture, and a surfactant or the like may be further blended.

白色粒子27は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子(高分子あるいはコロイド)であり、例えば負に帯電されて用いられる。黒色粒子26は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子(高分子あるいはコロイド)であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子26及び白色粒子27に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部5に赤色、緑色、青色などを表示することができる。
なお着色した分散媒21中に単色粒子を分散させたものでも良い。
The white particles 27 are particles (polymer or colloid) made of a white pigment such as titanium dioxide, zinc white, and antimony trioxide, and are used, for example, by being negatively charged. The black particles 26 are particles (polymer or colloid) made of a black pigment such as aniline black or carbon black, and are used by being charged positively, for example.
These pigments include electrolytes, surfactants, metal soaps, resins, rubbers, oils, varnishes, compound charge control agents, titanium-based coupling agents, aluminum-based coupling agents, silanes as necessary. A dispersant such as a system coupling agent, a lubricant, a stabilizer, and the like can be added.
Further, instead of the black particles 26 and the white particles 27, for example, pigments such as red, green, and blue may be used. According to such a configuration, red, green, blue, or the like can be displayed on the display unit 5.
It is also possible to disperse monochromatic particles in a colored dispersion medium 21.

図4は、電気泳動素子の動作説明図である。図4(a)は、画素40を白表示する場合、図4(b)は、画素40を黒表示する場合をそれぞれ示している。
図4(a)に示す白表示の場合には、共通電極37が相対的に高電位、画素電極35が相対的に低電位に保持される。これにより、負に帯電した白色粒子27が共通電極37に引き寄せられる一方、正に帯電した黒色粒子26が画素電極35に引き寄せられる。その結果、表示面側となる共通電極37側からこの画素を見ると、白色(W)が認識される。
図4(b)に示す黒表示の場合、共通電極37が相対的に低電位、画素電極35が相対的に高電位に保持される。これにより、正に帯電した黒色粒子26が共通電極37に引き寄せられる一方、負に帯電した白色粒子27が画素電極35に引き寄せられる。その結果、共通電極37側からこの画素を見ると黒色(B)が認識される。
FIG. 4 is an operation explanatory diagram of the electrophoretic element. 4A shows a case where the pixel 40 displays white, and FIG. 4B shows a case where the pixel 40 displays black.
In the case of white display shown in FIG. 4A, the common electrode 37 is held at a relatively high potential and the pixel electrode 35 is held at a relatively low potential. As a result, the negatively charged white particles 27 are attracted to the common electrode 37, while the positively charged black particles 26 are attracted to the pixel electrode 35. As a result, when this pixel is viewed from the common electrode 37 side which is the display surface side, white (W) is recognized.
In the case of black display shown in FIG. 4B, the common electrode 37 is held at a relatively low potential, and the pixel electrode 35 is held at a relatively high potential. As a result, the positively charged black particles 26 are attracted to the common electrode 37, while the negatively charged white particles 27 are attracted to the pixel electrode 35. As a result, when this pixel is viewed from the common electrode 37 side, black (B) is recognized.

[駆動方法]
次に、電気泳動表示装置100における画像表示に係る駆動方法について説明する。図5は電気泳動表示装置100の駆動方法のタイミングチャートである。図6及び図7は、駆動模式図である。
[Driving method]
Next, a driving method related to image display in the electrophoretic display device 100 will be described. FIG. 5 is a timing chart of the driving method of the electrophoretic display device 100. 6 and 7 are driving schematic diagrams.

図5には、電気泳動表示装置100の全白表示とされた表示部5に黒表示画像を表示させる画像表示期間ST11において、1つの画素40についての共通電極37(電位Vcom)の電位を基準とした、走査線66の電圧波形G(i)、データ線68の電圧波形S(i)、昇圧制御線91の電圧波形Gn1、昇圧容量線92の電圧波形Sn1、保持容量C1の一方の電極10aの電圧波形Vh1a、他方の電極10bの電圧波形Vh1bが示されている。   In FIG. 5, the potential of the common electrode 37 (potential Vcom) for one pixel 40 is used as a reference in the image display period ST11 in which a black display image is displayed on the display unit 5 that is displayed in all white of the electrophoretic display device 100. One electrode of the voltage waveform G (i) of the scanning line 66, the voltage waveform S (i) of the data line 68, the voltage waveform Gn1 of the boost control line 91, the voltage waveform Sn1 of the boost capacitor line 92, and the storage capacitor C1. A voltage waveform Vh1a of 10a and a voltage waveform Vh1b of the other electrode 10b are shown.

なお、共通電極37(電位Vcom)の電位を基準(0V)としてあるので、保持容量C2(第2の保持容量)の一方の電極20a側に接続された画素電極35の電圧が電気泳動素子32に印加する電圧となる。
また、データ線68に入力される電圧及び昇圧容量線92に入力される電圧の電圧範囲はそれぞれ0V〜15Vであり、選択トランジスタTRsおよび電圧制御トランジスタTRcのソース・ドレイン耐圧はそれぞれ15Vとされ、ゲートがHighのときにONするものとする。
Since the potential of the common electrode 37 (potential Vcom) is set as a reference (0V), the voltage of the pixel electrode 35 connected to one electrode 20a side of the storage capacitor C2 (second storage capacitor) is the electrophoretic element 32. The voltage applied to the.
The voltage range of the voltage input to the data line 68 and the voltage input to the boost capacitor line 92 is 0V to 15V, respectively, and the source / drain breakdown voltage of the selection transistor TRs and the voltage control transistor TRc is 15V, respectively. Assume that the gate is ON when the gate is High.

〔画像表示期間ST11〕
画像表示期間ST11では、保持容量C1に画像データ電圧V1を書き込む第1書込みステップS201と、保持容量C1に昇圧電圧V2を書き込む第2書込みステップS202とを実施する。本実施形態では、表示部5の全ての画素40(全行の走査線66×m本)に対して順次書込みを行う第1書込みステップS201を実行した後、全ての画素40(全行の走査線66×m本)に対して順次書込みを行う第2書込みステップS202を実施する。
なお、図5では、第1書込みステップS201において選択されたi行の走査線66のみを記載し、これに連続して選択される他の走査線66の波形については省略してある。また、第2書込みステップS202においては、i行の走査線66に対応する昇圧制御線91の波形のみを記載し、これに連続して選択される他の昇圧制御線91の波形については省略してある。
[Image display period ST11]
In the image display period ST11, a first writing step S201 for writing the image data voltage V1 to the holding capacitor C1 and a second writing step S202 for writing the boosted voltage V2 to the holding capacitor C1 are performed. In the present embodiment, after executing the first writing step S201 for sequentially writing to all the pixels 40 (scan lines 66 × m lines in all rows) of the display unit 5, all the pixels 40 (scans in all rows) are executed. A second writing step S202 for sequentially writing to the line 66 × m) is performed.
In FIG. 5, only the i-th scanning line 66 selected in the first writing step S201 is shown, and the waveforms of the other scanning lines 66 selected in succession are omitted. In the second write step S202, only the waveform of the boost control line 91 corresponding to the i-th scanning line 66 is described, and the waveforms of other boost control lines 91 selected in succession are omitted. It is.

(第1書込みステップS201)
第1書込みステップS201では、図5及び図6(a)に示すように、まずタイミングT1においてi行の走査線66を選択する。選択された走査線66には、選択トランジスタTRsをオン状態とする選択電圧Ve(例えば17V)が入力される。これにより、選択された走査線66(i行の走査線66)に接続された選択トランジスタTRsがオン状態となる。このとき、i行の走査線66に対応する昇圧制御線91は予め選択されており、例えば17Vが入力されている。このため、選択されている昇圧制御線91に接続された電圧制御トランジスタTRcは既にオン状態となっている。
(First writing step S201)
In the first writing step S201, as shown in FIGS. 5 and 6A, first, i rows of scanning lines 66 are selected at timing T1. A selection voltage Ve (for example, 17 V) that turns on the selection transistor TRs is input to the selected scanning line 66. As a result, the selection transistor TRs connected to the selected scanning line 66 (i-th scanning line 66) is turned on. At this time, the boost control line 91 corresponding to the i-th scanning line 66 is selected in advance, and for example, 17V is input. For this reason, the voltage control transistor TRc connected to the selected boost control line 91 is already turned on.

タイミングT2において、データ線68に画像データ電圧V1が供給され、オン状態とされている選択トランジスタTRsを介して第1書込電圧(第1の電圧)として画像データ電圧V1(ここでは最大15V)が保持容量C1に書き込まれる。すると、保持容量C1の一方の電極10aが15Vに上昇する。
一方、オン状態とされている電圧制御トランジスタTRcを介して昇圧容量線92を介して0Vが保持容量C1に書き込まれ、電極10bが低電位とされる。
これによって、保持容量C1が充電される。
以上により、画素電極35の電圧が電圧V1に設定される。
At timing T2, the image data voltage V1 is supplied to the data line 68, and the image data voltage V1 (here, a maximum of 15V) is supplied as the first write voltage (first voltage) via the selection transistor TRs that is turned on. Is written to the storage capacitor C1. Then, one electrode 10a of the storage capacitor C1 rises to 15V.
On the other hand, 0V is written to the storage capacitor C1 through the boosted capacitor line 92 through the voltage control transistor TRc that is turned on, and the electrode 10b is set to a low potential.
As a result, the storage capacitor C1 is charged.
Thus, the voltage of the pixel electrode 35 is set to the voltage V1.

図5及び図6(b)に示すように、タイミングT3において、非選択電圧(例えば0V)を走査線66(i行目の走査線66)に印加して走査線66が非選択となると、選択トランジスタTRsがオフ状態になって、保持容量C1の電圧が保持される
また、画素電極35はハイインピーダンス状態となり、保持容量C1に蓄えられたエネルギーにより画素電極35の電圧が保持される。
また、i行の走査線66を非選択にするのと同時に、i+1行の走査線66を選択し、上記タイミングT1,T2と同様の動作を実施する。
このようにして、i+1行の走査線66まで同様の動作を実行して、表示部5における全ての走査線66(i行〜i+m行の各走査線66)に属する保持容量C1に対して画像データ電圧V1を書き込む。なお、第1書込みステップS201においては昇圧制御線91が常にハイレベルなので電圧制御トランジスタTRcが常にONとなっている。
As shown in FIGS. 5 and 6B, when the non-selection voltage (for example, 0 V) is applied to the scanning line 66 (i-th scanning line 66) and the scanning line 66 becomes non-selected at timing T3. The selection transistor TRs is turned off, and the voltage of the storage capacitor C1 is held. The pixel electrode 35 is in a high impedance state, and the voltage of the pixel electrode 35 is held by the energy stored in the storage capacitor C1.
At the same time that the i-th scanning line 66 is not selected, the i + 1-th scanning line 66 is selected, and the same operation as the timings T1 and T2 is performed.
In this way, the same operation is performed up to the scanning line 66 of the (i + 1) th row, and the image is applied to the storage capacitors C1 belonging to all the scanning lines 66 (i.e., the respective scanning lines 66 from the ith row to the i + mth row) in the display unit 5. Write the data voltage V1. In the first write step S201, since the boost control line 91 is always at a high level, the voltage control transistor TRc is always on.

(第2書込みステップS202)
まず、図5及び図7(a)に示すように、タイミングT21において全行の走査線66に対する画像データ電圧V1の書込み終了後、全列のデータ線68を15Vに維持するとともに、全行の昇圧制御線91をローレベルにし、電圧制御トランジスタTRcをオフ状態にする。そして、この状態で昇圧制御線91を順次選択し、第2書込み動作を行う。
(Second writing step S202)
First, as shown in FIGS. 5 and 7A, after the writing of the image data voltage V1 to the scanning lines 66 of all rows at the timing T21, the data lines 68 of all the columns are maintained at 15 V, and all the rows are scanned. The boost control line 91 is set to a low level, and the voltage control transistor TRc is turned off. In this state, the boost control lines 91 are sequentially selected, and the second write operation is performed.

次に、タイミングT22において、i行の走査線66に対応する昇圧制御線91を選択する。選択された昇圧制御線91には、電圧制御トランジスタTRcをオン状態にする選択電圧Ve(例えば17V)が入力される。選択された昇圧制御線91(i行の昇圧制御線91)に接続された電圧制御トランジスタTRcはオン状態とされるが、選択トランジスタTRsはオフ状態のままである。   Next, at the timing T22, the boost control line 91 corresponding to the i-th scanning line 66 is selected. A selection voltage Ve (for example, 17 V) that turns on the voltage control transistor TRc is input to the selected boost control line 91. The voltage control transistor TRc connected to the selected boost control line 91 (i-th boost control line 91) is turned on, but the select transistor TRs remains off.

そして、タイミングT23において、昇圧容量線92に昇圧電圧V2が供給され、オン状態とされた電圧制御トランジスタTRcを介して昇圧容量線92から保持容量C1に第2書込電圧(第2の電圧)として所定の昇圧電圧V2(ここでは最大15V)が書き込まれる。ここで、昇圧容量線92の電圧を0Vから昇圧電圧V2へと変化させるタイミングは、電気泳動素子32の電気光学特性にもよるが、昇圧制御線91が選択された直後から適宜好適のタイミングで行えばよい。   At timing T23, the boosted voltage V2 is supplied to the boosted capacitor line 92, and the second write voltage (second voltage) is supplied from the boosted capacitor line 92 to the holding capacitor C1 via the voltage control transistor TRc that is turned on. A predetermined boosted voltage V2 (here, a maximum of 15V) is written. Here, the timing at which the voltage of the boosting capacitor line 92 is changed from 0 V to the boosted voltage V2 depends on the electro-optical characteristics of the electrophoretic element 32, but at an appropriate timing immediately after the boost control line 91 is selected. Just do it.

保持容量C1に昇圧電圧V2が書き込まれると、この書き込まれた電圧の大きさに応じて各電極10a,10bの電位がそれぞれ上昇することとなる。保持容量C1は、一対の電極10a、10b間に15Vの電圧を保持しているため、昇圧電圧V2が印加されると、電極10bの電位が0Vから15Vへ上昇するとともに電極10aの電位が15Vから30Vへ上昇する。保持容量C1における保持電圧は変化しないため、一方の電極10aが上昇すると、他方の電極10bも上昇することとなる。その結果、画素電極35に30Vの高電圧が印加される。
ここで、保持容量C1の電極10aに高電圧が生成されるが、データ線68は予め15Vに保持されているため、選択トランジスタTRsのソース・ドレイン間の電圧は15Vとなる。よって、選択トランジスタTRsの耐圧は確保される。
When the boosted voltage V2 is written into the storage capacitor C1, the potentials of the electrodes 10a and 10b are raised according to the magnitude of the written voltage. Since the holding capacitor C1 holds a voltage of 15V between the pair of electrodes 10a and 10b, when the boosted voltage V2 is applied, the potential of the electrode 10b rises from 0V to 15V and the potential of the electrode 10a becomes 15V. To 30V. Since the holding voltage in the holding capacitor C1 does not change, when one electrode 10a rises, the other electrode 10b also rises. As a result, a high voltage of 30 V is applied to the pixel electrode 35.
Here, a high voltage is generated at the electrode 10a of the storage capacitor C1, but since the data line 68 is previously held at 15V, the voltage between the source and drain of the selection transistor TRs is 15V. Therefore, the breakdown voltage of the selection transistor TRs is ensured.

次に、図5及び図7(b)に示すように、タイミングT24において、非選択電圧(例えば0V)をi行の昇圧制御線91に印加して当該昇圧制御線91が非選択になると、電圧制御トランジスタTRcがオフ状態になって、保持容量C1の電極10a,10bの電圧は保持される。
これにより、画素電極35(30V)と共通電極37(0V)との電圧に基づいて電気泳動素子32が駆動され、所望の階調の表示を得ることができる。保持容量C1の電荷を電気泳動素子32に供給することによって電気泳動素子32内の電荷粒子が移動し、表示部5に所望の画像(第1の画像)が黒表示される。
Next, as shown in FIG. 5 and FIG. 7B, when the non-selection voltage (for example, 0V) is applied to the i-th row boost control line 91 and the boost control line 91 becomes non-selected at timing T24. The voltage control transistor TRc is turned off, and the voltages of the electrodes 10a and 10b of the storage capacitor C1 are held.
Thereby, the electrophoretic element 32 is driven based on the voltage between the pixel electrode 35 (30 V) and the common electrode 37 (0 V), and a desired gradation display can be obtained. By supplying the charge of the storage capacitor C1 to the electrophoretic element 32, the charged particles in the electrophoretic element 32 move, and a desired image (first image) is displayed in black on the display unit 5.

このように、i〜m行の昇圧制御線91まで上記したタイミングT21〜T25における動作と同様の動作を実行して、表示部5における全ての昇圧制御線91(i行〜i+m行の各昇圧制御線91)に属する保持容量C1に対して昇圧電圧V2を書き込む。
なお、保持容量C1の電圧を昇圧させた後も、全列のデータ線68を15Vに保持させておく。
また、第2書込みステップS202においては走査線66が常にローレベルなので選択トランジスタTRsが常にOFFとなっている。
In this way, operations similar to the operations at the timings T21 to T25 described above are performed up to the boost control lines 91 of the i to m rows, and all the boost control lines 91 (the respective boosts of the i to i + m rows) in the display unit 5 are performed. The boosted voltage V2 is written to the storage capacitor C1 belonging to the control line 91).
Note that the data lines 68 of all the columns are held at 15 V even after the voltage of the storage capacitor C1 is boosted.
In the second writing step S202, since the scanning line 66 is always at a low level, the selection transistor TRs is always OFF.

本実施形態では、1画素内に、選択トランジスタTRs、保持容量C1、電気泳動素子32及び電圧制御トランジスタTRcを備え、保持容量C1と昇圧容量線92との間に電圧制御トランジスタTRcが配置された構成となっている。このような画素回路において、表示部5の全ての画素40に対して第1書込みステップS201を実施した後、全ての画素40に対して第2書込みステップS202を実施することによって、保持容量C1に所望の電圧を書き込んで昇圧させている。このような駆動により、低電圧から、画素回路において高い電圧が生成され、画素電極35を介して電気泳動素子32に高電圧が印加される。   In this embodiment, the selection transistor TRs, the storage capacitor C1, the electrophoretic element 32, and the voltage control transistor TRc are provided in one pixel, and the voltage control transistor TRc is disposed between the storage capacitor C1 and the boost capacitor line 92. It has a configuration. In such a pixel circuit, after the first writing step S201 is performed on all the pixels 40 of the display unit 5, the second writing step S202 is performed on all the pixels 40, whereby the storage capacitor C1 is obtained. A desired voltage is written and boosted. By such driving, a high voltage is generated in the pixel circuit from a low voltage, and a high voltage is applied to the electrophoretic element 32 via the pixel electrode 35.

従来においては、選択トランジスタTRsのソース・ドレイン耐圧までの高電圧しか生成できなかったが、本実施形態ではこれを超える高電圧を画素内で生成することが可能となる。これにより、高電圧を必要とする表示素子の駆動が可能となる。   Conventionally, only a high voltage up to the source / drain breakdown voltage of the select transistor TRs can be generated. However, in the present embodiment, a high voltage exceeding this can be generated in the pixel. Accordingly, it is possible to drive a display element that requires a high voltage.

本実施形態では、第2書込みステップS202では、全列のデータ線68を15Vに保持しているため、保持容量C1を昇圧させた後も選択トランジスタTRsにかかる電圧は耐圧の範囲内となる。つまり、予め全列のデータ線68を15Vに保持させておくことで、保持容量C1が昇圧されて選択トランジスタTRs側の電極10aに高電圧が生成されても、選択トランジスタTRsのソース・ドレイン間の電圧は15Vとなる。このようにして、選択トランジスタTRsの耐圧が確保され、破損等が生じるのを防止することができる。   In the present embodiment, in the second write step S202, since the data lines 68 of all the columns are held at 15V, the voltage applied to the selection transistor TRs remains within the breakdown voltage range even after the storage capacitor C1 is boosted. That is, by holding the data lines 68 of all the columns at 15 V in advance, even if the storage capacitor C1 is boosted and a high voltage is generated at the electrode 10a on the selection transistor TRs side, the source-drain connection of the selection transistor TRs is performed. Will be 15V. In this way, the withstand voltage of the selection transistor TRs is ensured, and damage or the like can be prevented.

また、各ステップS201,S202ごとに全行の走査線66及び昇圧制御線91の各々に対して同じ電圧を印加すればよいため、制御が容易になる。   In addition, since the same voltage has only to be applied to each of the scanning lines 66 and the boost control lines 91 in all rows for each step S201, S202, the control becomes easy.

〔リセット期間ST31〕
次に、画像表示期間ST11の前、あるいは画像表示期間ST11同士の間において実施するリセット期間ST31の駆動方法について述べる。
[Reset period ST31]
Next, a driving method of the reset period ST31 performed before the image display period ST11 or between the image display periods ST11 will be described.

上述した画像表示期間ST11にて表示部5の全体に所定の画像を表示した後は、次の画像表示期間ST11において表示部5の画像を更新する前に、保持容量C1の高電圧をリセットさせておく必要がある。つまり、第2書込みステップS202では、保持容量C1の電圧を昇圧させた後もデータ線68を15Vに待機させておく必要があるが、このままだと次の画像表示期間ST11において新たな画像データ電圧を書込むためにデータ線68の電位を変更することができない。リセット動作としては、一旦、全行の走査線66をハイレベルにして保持容量C1の電極10aを15Vにリセットする方法、あるいは、全行の昇圧制御線91をハイレベルにして保持容量C1の電極10bを0Vにリセットする方法が挙げられる。
このリセット期間ST31は、表示部5に画像を表示させる画像表示期間ST11の前に設定され、前画像の表示動作による昇圧分をリセットするように機能する。
After the predetermined image is displayed on the entire display unit 5 in the image display period ST11 described above, the high voltage of the storage capacitor C1 is reset before the image on the display unit 5 is updated in the next image display period ST11. It is necessary to keep. That is, in the second write step S202, it is necessary to keep the data line 68 at 15 V even after the voltage of the storage capacitor C1 has been boosted, but if this is not done, a new image data voltage is generated in the next image display period ST11. Cannot be changed. As the reset operation, the scanning lines 66 of all the rows are once set to the high level to reset the electrodes 10a of the holding capacitors C1 to 15V, or the boosting control lines 91 of all the rows are set to the high level to set the electrodes of the holding capacitors C1. There is a method of resetting 10b to 0V.
The reset period ST31 is set before the image display period ST11 in which an image is displayed on the display unit 5, and functions to reset the boosted amount due to the display operation of the previous image.

まず、走査線駆動によるリセット方法について述べる。
図8は、走査線66によるリセット期間ST31におけるタイミングチャートである。図9は、走査線66からのリセットステップS301における駆動模式図である。
リセット期間ST31では、前画像の表示動作(画像表示期間ST11において表示された第1の画像)による電流履歴を、走査線66の駆動によりリセットするリセットステップS301が実行される。リセットステップS301では、全行の走査線66を同時に選択し、各々の保持容量C1にデータ線68の保持電圧を入力する。
First, a reset method by scanning line driving will be described.
FIG. 8 is a timing chart in the reset period ST <b> 31 by the scanning line 66. FIG. 9 is a driving schematic diagram from the scanning line 66 in the reset step S301.
In the reset period ST <b> 31, a reset step S <b> 301 is performed in which the current history due to the previous image display operation (the first image displayed in the image display period ST <b> 11) is reset by driving the scanning line 66. In the reset step S301, the scanning lines 66 of all rows are simultaneously selected, and the holding voltage of the data line 68 is input to each holding capacitor C1.

図8及び図9に示すように、全行の走査線66を選択し、上記した第2書込みステップS202においてオフ状態となっていた選択トランジスタTRsをオン状態にする。選択トランジスタTRsがオン状態とされたことで、データ線68を介して保持容量C1にデータ線68の保持電圧が書き込まれる。   As shown in FIGS. 8 and 9, the scanning lines 66 of all the rows are selected, and the selection transistors TRs that have been turned off in the second writing step S202 are turned on. When the selection transistor TRs is turned on, the holding voltage of the data line 68 is written to the holding capacitor C1 via the data line 68.

データ線68の保持電圧が書き込まれたことで、保持容量C1の一方の電極10aの電位が30Vから15Vへと低下する。同時に、保持容量C1の他方の電極10bの電位も15Vから0Vへと低下する。保持容量C1における保持電圧は変化しないため、一方の電極10aが低下すると他方の電極10bも低下する。その結果、画素電極35には15Vが印加される。   When the holding voltage of the data line 68 is written, the potential of one electrode 10a of the holding capacitor C1 decreases from 30V to 15V. At the same time, the potential of the other electrode 10b of the storage capacitor C1 also drops from 15V to 0V. Since the holding voltage in the holding capacitor C1 does not change, when one electrode 10a is lowered, the other electrode 10b is also lowered. As a result, 15V is applied to the pixel electrode 35.

リセットステップS301では、昇圧制御線91は非選択とされており電圧制御トランジスタTRcは常にオフ状態となっている。
そして、全行の走査線66を選択することで、保持容量C1の一方の電極10aの電位がデータ線68の保持電圧である15Vとなる。
In the reset step S301, the boost control line 91 is not selected, and the voltage control transistor TRc is always in an off state.
Then, by selecting the scanning lines 66 of all rows, the potential of one electrode 10a of the storage capacitor C1 becomes 15V that is the storage voltage of the data line 68.

さらに共通電極37の電位を30Vとし、データ線68の電位を0Vにすると、全画面が白表示にリセットすることが可能となる。   Further, when the potential of the common electrode 37 is set to 30V and the potential of the data line 68 is set to 0V, the entire screen can be reset to white display.

このようにして、画像表示期間ST11の第2書込みステップS202において昇圧させた保持容量C1の各電極10aの電位を走査線66の駆動によりリセットさせる。これにより、次の画像表示期間ST11に移行して第1書込みステップS201を実行する際に、選択トランジスタTRsの耐圧を超えることなく、保持容量C1に対する新たな画像データ電圧(最大15V)を書き込むことが可能となる。   In this manner, the potential of each electrode 10a of the storage capacitor C1 boosted in the second writing step S202 of the image display period ST11 is reset by driving the scanning line 66. As a result, when the first writing step S201 is executed in the next image display period ST11, a new image data voltage (maximum 15V) is written to the storage capacitor C1 without exceeding the withstand voltage of the selection transistor TRs. Is possible.

次に、昇圧制御線駆動によるリセット方法について述べる。
図10は、昇圧制御線91によるリセット期間ST32におけるタイミングチャートである。図11は、昇圧制御線91からのリセットステップS302における駆動模式図である。
Next, a reset method by boost control line driving will be described.
FIG. 10 is a timing chart in the reset period ST <b> 32 by the boost control line 91. FIG. 11 is a schematic diagram of driving from the boost control line 91 in the reset step S302.

図10に示すように、リセット期間ST32では、前画像の表示動作(画像表示期間ST11において表示された第1の画像)による電流履歴を、昇圧制御線91の駆動によりリセットするリセットステップS302が実行される。   As shown in FIG. 10, in the reset period ST32, a reset step S302 is performed in which the current history of the previous image display operation (the first image displayed in the image display period ST11) is reset by driving the boost control line 91. Is done.

図10及び図11に示すように、リセットステップS302では、全行の昇圧制御線91を同時に選択し、各々の保持容量C1にリセット電圧を入力する。全行の昇圧制御線91を選択し、上記した第2書込みステップS202においてオフ状態となっていた電圧制御トランジスタTRcをオン状態にする。電圧制御トランジスタTRcがオン状態とされたことで、昇圧容量線92を介して保持容量C1にリセット電圧(0V)が書き込まれる。   As shown in FIGS. 10 and 11, in the reset step S302, the boost control lines 91 of all rows are simultaneously selected, and a reset voltage is input to each holding capacitor C1. The boost control lines 91 for all the rows are selected, and the voltage control transistors TRc that have been turned off in the second write step S202 are turned on. When the voltage control transistor TRc is turned on, the reset voltage (0 V) is written to the storage capacitor C1 through the boosted capacitor line 92.

リセット電圧が書き込まれたことで、保持容量C1の各電極10a,10bの電位が低下して、昇圧前の電位へとリセットされる。保持容量C1の一方の電極10aは30Vから15Vに低下し、他方の電極10bは15Vから0Vに低下する。   When the reset voltage is written, the potentials of the electrodes 10a and 10b of the storage capacitor C1 are lowered and reset to the potential before boosting. One electrode 10a of the storage capacitor C1 decreases from 30V to 15V, and the other electrode 10b decreases from 15V to 0V.

このようにして、画像表示期間ST11の第2書込みステップS202において昇圧させた保持容量C1の各電極10aを昇圧制御線91の駆動によりリセットさせる。これにより、走査線66に代えて昇圧制御線91を利用した場合であっても、次の画像表示期間ST11に移行して第1書込みステップS201を実行する際に、選択トランジスタTRsの耐圧を超えることなく、保持容量C1に対する新たな画像データ電圧(最大15V)を書き込むことが可能となる。これにより、選択トランジスタTRsが破損してしまうのを防止することができる。   In this way, each electrode 10a of the storage capacitor C1 boosted in the second writing step S202 of the image display period ST11 is reset by driving the boost control line 91. As a result, even when the boost control line 91 is used instead of the scanning line 66, when the first writing step S201 is executed in the next image display period ST11, the breakdown voltage of the selection transistor TRs is exceeded. It is possible to write a new image data voltage (maximum 15V) to the storage capacitor C1 without any problem. Thereby, it is possible to prevent the selection transistor TRs from being damaged.

また、データ信号を低電圧にしても駆動に必要な高電圧を画素内で生成できるので、データ信号の低電圧化が可能になり、これに伴う低消費電力な電気泳動表示装置100が得られる。
さらに、耐圧の低いトランジスタを用いることも可能になるので、低コストで表示装置を製作できる。
In addition, since a high voltage necessary for driving can be generated in a pixel even if the data signal is low, the voltage of the data signal can be reduced, and accordingly, the electrophoretic display device 100 with low power consumption can be obtained. .
Further, a transistor with a low breakdown voltage can be used, so that a display device can be manufactured at low cost.

(第2実施形態)
図12は、画素回路に生じる寄生容量Cgdを示す説明図である。
先に述べた第1実施形態における画素回路では、保持容量C1の電極10bと昇圧制御線91との間に、図12(a)に示すような寄生容量Cgdが生じる可能性がある。保持容量C1の電極10bと昇圧制御線91との間に寄生容量Cgdが生じていると、昇圧制御線91のハイレベル電位・ローレベル電位の切り替えに伴って、保持容量C1の電極10bの電位が変動し、これに同期して保持容量C1のもう一方の電極10aの電位(つまり、画素電極35への書込み電圧)も変化してしまう。上記した画素回路においては、昇圧制御線91と保持容量C1の一方の電極10bが容量結合しているため、第2書込みステップS202後に昇圧制御線91に0Vを供給すると、これに連動して保持容量C1の電極10bの電位も低下してしまう。
(Second Embodiment)
FIG. 12 is an explanatory diagram showing the parasitic capacitance Cgd generated in the pixel circuit.
In the pixel circuit in the first embodiment described above, a parasitic capacitance Cgd as shown in FIG. 12A may occur between the electrode 10b of the storage capacitor C1 and the boost control line 91. If a parasitic capacitance Cgd is generated between the electrode 10b of the storage capacitor C1 and the boost control line 91, the potential of the electrode 10b of the storage capacitor C1 is switched in accordance with switching between the high level potential and the low level potential of the boost control line 91. In synchronization with this, the potential of the other electrode 10a of the storage capacitor C1 (that is, the write voltage to the pixel electrode 35) also changes. In the pixel circuit described above, since the boost control line 91 and one electrode 10b of the storage capacitor C1 are capacitively coupled, if 0V is supplied to the boost control line 91 after the second write step S202, the voltage is held in conjunction with this. The potential of the electrode 10b of the capacitor C1 also decreases.

例えば、図12(a)に示すように、第2書込みステップにおいて昇圧制御線91が選択されて保持容量C1に15Vの電圧が書き込まれると、電極10bが0Vから15Vに上昇し、これにより電極10aが15Vから30Vに昇圧される。
その後、図12(b)に示すように昇圧制御線91が非選択とされると、保持容量C1の電極10bと昇圧制御線91との間に生じた寄生容量Cgdによって、電極10bの電位が15Vから例えば7Vに低下し、電極10aの電位が30Vから22Vに低下してしまう。保持容量C1の各電極10a,10bの電位変動の大きさは寄生容量Cgdの大きさによって変化する。
このような寄生容量Cgdの対策として第2実施形態を提案する。
For example, as shown in FIG. 12A, when the boost control line 91 is selected in the second write step and a voltage of 15V is written to the storage capacitor C1, the electrode 10b rises from 0V to 15V, and thus the electrode 10a is boosted from 15V to 30V.
After that, when the boost control line 91 is not selected as shown in FIG. 12B, the potential of the electrode 10b is caused by the parasitic capacitance Cgd generated between the electrode 10b of the storage capacitor C1 and the boost control line 91. The voltage drops from 15V to, for example, 7V, and the potential of the electrode 10a decreases from 30V to 22V. The magnitude of the potential fluctuation of each electrode 10a, 10b of the storage capacitor C1 varies depending on the magnitude of the parasitic capacitance Cgd.
The second embodiment is proposed as a countermeasure for such parasitic capacitance Cgd.

以下に、本発明に係る電気泳動表示装置の第2実施形態について述べる。図13は、第2実施形態の電気泳動表示装置における画素の回路構成図である。図14は、第2実施形態における電気泳動表示装置の駆動方法のタイミングチャートである。図15は、第2実施形態における駆動模式図である。
以下に示す本実施形態の電気泳動表示装置の基本構成は、上記第1実施形態と略同様であるが、画素の回路構成において異なる。よって、以下の説明では、画素の回路構成について詳しく説明し、共通な箇所の説明は省略する。また、説明に用いる各図面において、図1〜図11と共通の構成要素には同一の符号を付するものとする。
The second embodiment of the electrophoretic display device according to the present invention will be described below. FIG. 13 is a circuit configuration diagram of a pixel in the electrophoretic display device of the second embodiment. FIG. 14 is a timing chart of the driving method of the electrophoretic display device according to the second embodiment. FIG. 15 is a drive schematic diagram in the second embodiment.
The basic configuration of the electrophoretic display device of the present embodiment described below is substantially the same as that of the first embodiment, but is different in the circuit configuration of the pixel. Therefore, in the following description, the circuit configuration of the pixel will be described in detail, and description of common parts will be omitted. Moreover, in each drawing used for description, the same code | symbol shall be attached | subjected to the same component as FIGS.

図13に示すように、本実施形態の各画素40には、走査線66、データ線68、昇圧制御線91、昇圧容量線92、選択トランジスタTRs、保持容量C1、電圧制御トランジスタTRc、画素電極35、電気泳動素子32及び共通電極37が設けられている他、上記対策として、保持容量C2と、上記走査線66及び昇圧制御線91と平行して延びる基準電位線93とが設けられている。保持容量C1の一方の電極10bは基準電位線93に接続されている。   As shown in FIG. 13, each pixel 40 of this embodiment includes a scanning line 66, a data line 68, a boost control line 91, a boost capacitor line 92, a selection transistor TRs, a holding capacitor C1, a voltage control transistor TRc, and a pixel electrode. 35, in addition to the electrophoretic element 32 and the common electrode 37, as a countermeasure, a storage capacitor C2 and a reference potential line 93 extending in parallel with the scanning line 66 and the boost control line 91 are provided. . One electrode 10 b of the storage capacitor C <b> 1 is connected to the reference potential line 93.

この保持容量C2の容量は、保持容量C1の電極10bと昇圧制御線91との間に生じる寄生容量Cgdに対して十分に大きいものとする。   It is assumed that the capacity of the storage capacitor C2 is sufficiently larger than the parasitic capacitance Cgd generated between the electrode 10b of the storage capacitor C1 and the boost control line 91.

本実施形態の駆動方法では、図14及び図15(a)に示すように、まず、タイミングT21において全てのデータ線68の電圧を15Vに上昇させておく。
タイミングT22において、保持容量C1の電圧を昇圧させるのと同時に保持容量C2が充電される。つまり、昇圧制御線91が選択されて電圧制御トランジスタTRcがオン状態とされると、保持容量C1,C2に所定の昇圧電圧V2(15V)が書き込まれることになる。これにより、保持容量C1の電極10bの電位が0Vから15Vへ上昇するとともに電極10aの電位が15Vから30Vへと上昇する。同時に、保持容量C1の電極10bに接続する保持容量C2の電極20aの電位が0Vから15Vに上昇する。
In the driving method of this embodiment, as shown in FIGS. 14 and 15A, first, the voltages of all the data lines 68 are raised to 15 V at timing T21.
At timing T22, the storage capacitor C2 is charged at the same time as the voltage of the storage capacitor C1 is boosted. That is, when the boost control line 91 is selected and the voltage control transistor TRc is turned on, a predetermined boost voltage V2 (15V) is written in the storage capacitors C1 and C2. As a result, the potential of the electrode 10b of the storage capacitor C1 increases from 0V to 15V, and the potential of the electrode 10a increases from 15V to 30V. At the same time, the potential of the electrode 20a of the storage capacitor C2 connected to the electrode 10b of the storage capacitor C1 rises from 0V to 15V.

その後、図14及び図15(b)に示すように、昇圧制御線91が非選択とされて電圧制御トランジスタTRcがオフ状態になると、保持容量C1及び保持容量C2の電圧が保持される。本実施形態では、保持容量C1の電極10bが保持容量C2の電極20aに接続されており、昇圧制御線91が非選択とされた後においても、電極10b(電極20a)の電位が15V程度(実際には14.9V)に保持される。   After that, as shown in FIGS. 14 and 15B, when the boost control line 91 is not selected and the voltage control transistor TRc is turned off, the voltages of the storage capacitor C1 and the storage capacitor C2 are held. In this embodiment, the electrode 10b of the storage capacitor C1 is connected to the electrode 20a of the storage capacitor C2, and the potential of the electrode 10b (electrode 20a) is about 15 V even after the boost control line 91 is not selected ( Actually, it is held at 14.9V).

このように、保持容量C1の電極10bと昇圧制御線91との間に発生する寄生容量Cgdに対して十分大きな容量を有する保持容量C2を追加することによって、昇圧制御線91の電圧を変化させた場合であっても、保持容量C1の電極10bの電位が変動しにくくなる。
したがって、本実施形態によれば、昇圧制御線91の電圧変化に伴う保持容量C1の電極10bの電圧変動が抑えられ、保持容量C1の電圧低下が抑制されて高電圧に保持できる。
In this way, by adding the holding capacitor C2 having a sufficiently large capacity with respect to the parasitic capacitance Cgd generated between the electrode 10b of the holding capacitor C1 and the boosting control line 91, the voltage of the boosting control line 91 is changed. Even in this case, the potential of the electrode 10b of the storage capacitor C1 is less likely to fluctuate.
Therefore, according to the present embodiment, the voltage fluctuation of the electrode 10b of the storage capacitor C1 due to the voltage change of the boost control line 91 is suppressed, and the voltage drop of the storage capacitor C1 is suppressed and can be held at a high voltage.

(第3実施形態)
以下に、本発明に係る電気泳動表示装置の第3実施形態について述べる。図16は、第3実施形態の電気泳動表示装置における画素の回路構成図である。
(Third embodiment)
The third embodiment of the electrophoretic display device according to the present invention will be described below. FIG. 16 is a circuit configuration diagram of a pixel in the electrophoretic display device of the third embodiment.

以下に示す本実施形態の電気泳動表示装置の基本構成は、上記第1実施形態と略同様であるが、画素の回路構成において異なる。よって、以下の説明では、画素の回路構成について詳しく説明し、共通な箇所の説明は省略する。また、説明に用いる各図面において、図1〜図11と共通の構成要素には同一の符号を付するものとする。   The basic configuration of the electrophoretic display device of the present embodiment described below is substantially the same as that of the first embodiment, but is different in the circuit configuration of the pixel. Therefore, in the following description, the circuit configuration of the pixel will be described in detail, and description of common parts will be omitted. Moreover, in each drawing used for description, the same code | symbol shall be attached | subjected to the same component as FIGS.

図16に示すように、本実施形態の各画素40A,40Bには、選択トランジスタTRa、TRb、電圧制御トランジスタTRc、TRd、保持容量C1a(第1の保持容量)、保持容量C1b(第2の保持容量)、保持容量C2a(第1の保持容量)、保持容量C2b(第2の保持容量)、画素電極35、電気泳動素子32及び共通電極37がそれぞれ設けられている。各画素40A,40Bの構成要素は先の第2実施形態と略同様であるが、保持容量C2a、C2bの一方の電極が、他の画素40A(40B)に接続された走査線66に接続された点において異なる。   As shown in FIG. 16, each of the pixels 40A and 40B of the present embodiment includes selection transistors TRa and TRb, voltage control transistors TRc and TRd, a storage capacitor C1a (first storage capacitor), and a storage capacitor C1b (second storage). A storage capacitor), a storage capacitor C2a (first storage capacitor), a storage capacitor C2b (second storage capacitor), a pixel electrode 35, an electrophoretic element 32, and a common electrode 37 are provided. The constituent elements of the pixels 40A and 40B are substantially the same as those of the second embodiment, but one electrode of the storage capacitors C2a and C2b is connected to the scanning line 66 connected to the other pixel 40A (40B). It is different in point.

画素40Aの選択トランジスタTRaは、そのゲートにi行目の走査線66が接続されるとともにソースにはデータ線68が接続されており、ドレインには保持容量C1aの一方の電極10aと画素電極35とがそれぞれ接続されている。そして、保持容量C1aの他方の電極10bは、保持容量C2aの一方の電極20aと電圧制御トランジスタTRcのドレインとがそれぞれ接続されている。   The selection transistor TRa of the pixel 40A has its gate connected to the i-th scanning line 66 and its source connected to the data line 68, and its drain connected to one electrode 10a of the storage capacitor C1a and the pixel electrode 35. And are connected to each other. The other electrode 10b of the storage capacitor C1a is connected to one electrode 20a of the storage capacitor C2a and the drain of the voltage control transistor TRc.

電圧制御トランジスタTRcは、そのゲートに昇圧制御線91が接続されるとともに、ソースには昇圧容量線92が接続されており、ドレインには保持容量C1aの他方の電極10bと保持容量C2aの一方の電極20aとがそれぞれ接続されている。
保持容量C2aの他方の電極20bは基準電位線ではなく、後段のi+1行の走査線66に接続されている。
The voltage control transistor TRc has a gate connected to the boost control line 91, a source connected to the boost capacitor line 92, and a drain connected to the other electrode 10b of the storage capacitor C1a and one of the storage capacitors C2a. The electrodes 20a are connected to each other.
The other electrode 20b of the storage capacitor C2a is connected not to the reference potential line but to the scanning line 66 in the subsequent i + 1 row.

画素40Aと行方向で隣り合う画素40Bの選択トランジスタTRbは、そのゲートに(i+1)行目の走査線66が接続され、ソースにはデータ線68が接続されており、ドレインには保持容量C1bの一方の電極10aと画素電極35とがそれぞれ接続されている。そして、保持容量C1bの他方の電極10bは、保持容量C2bの一方の電極20aと電圧制御トランジスタTRdのドレインとがそれぞれ接続されている。   The selection transistor TRb of the pixel 40B adjacent to the pixel 40A in the row direction has a gate connected to the (i + 1) -th scanning line 66, a source connected to the data line 68, and a drain connected to the storage capacitor C1b. The one electrode 10a and the pixel electrode 35 are connected to each other. The other electrode 10b of the storage capacitor C1b is connected to one electrode 20a of the storage capacitor C2b and the drain of the voltage control transistor TRd.

電圧制御トランジスタTRdは、そのゲートに昇圧制御線91が接続されるとともに、ソースには昇圧容量線92が接続されており、ドレインには保持容量C1bの他方の電極10bと保持容量C2bの一方の電極20aとがそれぞれ接続されている。
保持容量C2bの他方の電極20bは基準電位線ではなく、後段のi+2行の走査線66に接続されている。
The voltage control transistor TRd has a gate connected to the boost control line 91, a source connected to the boost capacitor line 92, and a drain connected to the other electrode 10b of the storage capacitor C1b and one of the storage capacitors C2b. The electrodes 20a are connected to each other.
The other electrode 20b of the storage capacitor C2b is connected not to the reference potential line but to the scanning line 66 of the i + 2 row in the subsequent stage.

なお、添え字のa,bは行毎の素子を識別する目的であり、以後の説明で識別する必要がない場合にはこの添え字を省略する。   The subscripts “a” and “b” are for the purpose of identifying the elements for each row, and are omitted when it is not necessary to identify them in the following description.

各走査線66には列方向で隣り合う他の画素40の保持容量C2が接続されており、この非選択とされた走査線66が次段の画素回路の基準電位線としても機能する。このように、ある画素40における保持容量C1a(Cb)の一方の電極が、同画素40内の選択トランジスタTRa(TRb)に接続されている走査線66とは異なる走査線66に接続された構成とすることによって、基準電位線を省略することができる。   Each scanning line 66 is connected to a storage capacitor C2 of another pixel 40 adjacent in the column direction, and the non-selected scanning line 66 also functions as a reference potential line for the pixel circuit at the next stage. In this way, one electrode of the storage capacitor C1a (Cb) in a certain pixel 40 is connected to a scanning line 66 different from the scanning line 66 connected to the selection transistor TRa (TRb) in the pixel 40. By doing so, the reference potential line can be omitted.

このように、本実施形態においては、基準電位線を別途パターン形成する必要がないので、素子基板30上における回路構成が簡略化されて製造上有利になる。   Thus, in the present embodiment, it is not necessary to separately form the reference potential line, so that the circuit configuration on the element substrate 30 is simplified, which is advantageous in manufacturing.

次に、本実施形態における駆動方法についてリセット期間ST33における駆動方法を中心に述べる。図17は、第3実施形態におけるリセット期間ST33のタイミングチャートである。図18は、リセット動作時における駆動模式図である。
図17に示すように、画像表示期間ST11の前あるいは画像表示期間ST11同士の間においてリセット期間ST33を実施する。
Next, the driving method in the present embodiment will be described focusing on the driving method in the reset period ST33. FIG. 17 is a timing chart of the reset period ST33 in the third embodiment. FIG. 18 is a schematic drive diagram during the reset operation.
As shown in FIG. 17, a reset period ST33 is performed before the image display period ST11 or between the image display periods ST11.

リセット期間ST33では、前画像の表示動作による電流履歴を、走査線66の駆動によりリセットするリセットステップS303が実行される。リセットステップS303では、全行の走査線66を同時に選択し、各々の保持容量C1にリセット電圧を入力することによって、保持容量C1の各電極10a,10bの電位をリセットさせる。各画素40の保持容量C1には、前の画像表示期間ST11において書き込まれた高電圧が保持されている。具体的に、保持容量C1の電極10aは30V、電極10bは15Vとなっている。   In the reset period ST <b> 33, a reset step S <b> 303 is performed in which the current history due to the previous image display operation is reset by driving the scanning line 66. In the reset step S303, the scanning lines 66 of all rows are simultaneously selected, and a reset voltage is input to each holding capacitor C1, thereby resetting the potentials of the electrodes 10a and 10b of the holding capacitor C1. The storage capacitor C1 of each pixel 40 holds the high voltage written in the previous image display period ST11. Specifically, the electrode 10a of the storage capacitor C1 is 30V, and the electrode 10b is 15V.

図17及び図18に示すように、全行の画素40Aに対してリセット動作を実行するには、まず、タイミングT31において、全行の走査線66と全行の昇圧制御線91とを同時に選択する。全行の走査線66が選択されると、選択トランジスタTRaがオン状態となり、この選択トランジスタTRaを介してデータ線68からリセット電圧V3として15Vが保持容量C1a,C1bに書き込まれる。15Vが書き込まれたことで、保持容量C1aの一方の電極10aの電位が30Vから15Vに低下する。   As shown in FIGS. 17 and 18, in order to execute the reset operation for the pixels 40A in all rows, first, the scanning lines 66 in all rows and the boost control lines 91 in all rows are simultaneously selected at timing T31. To do. When the scanning lines 66 of all rows are selected, the selection transistor TRa is turned on, and 15V is written from the data line 68 to the holding capacitors C1a and C1b via the selection transistor TRa as the reset voltage V3. When 15V is written, the potential of one electrode 10a of the storage capacitor C1a decreases from 30V to 15V.

一方、全行の昇圧制御線91が選択されたことにより、電圧制御トランジスタTRcがオン状態となり、この電圧制御トランジスタTRcを介して昇圧容量線92からリセット電圧V4として0Vが保持容量C1a及び保持容量C2aに書き込まれる。0Vが書き込まれたことで、保持容量C1aの一方の電極10bの電位が15Vから0Vに低下し、保持容量C2aの電極20aの電位が15Vから0Vに低下する。保持容量C2aの電極20bは、非選択のi+1行の走査線66に接続されており、0Vに保持されている。このようにしてまず先に保持容量C2aの保持電圧が0Vにリセットされる。   On the other hand, the voltage control transistor TRc is turned on by selecting the boost control line 91 for all rows, and 0V is set as the reset voltage V4 from the boost capacitor line 92 via the voltage control transistor TRc. Written to C2a. When 0V is written, the potential of one electrode 10b of the storage capacitor C1a decreases from 15V to 0V, and the potential of the electrode 20a of the storage capacitor C2a decreases from 15V to 0V. The electrode 20b of the storage capacitor C2a is connected to the unselected i + 1-row scanning line 66 and is held at 0V. In this way, the holding voltage of the holding capacitor C2a is first reset to 0V.

次に、タイミングT32において、データ線68に供給する電圧を15Vから0Vへ低下させると、選択トランジスタTRsを介して保持容量C1aに0Vが書き込まれる。0Vが書き込まれたことで、保持容量C1aの電極10aの電位が15Vから0Vへと低下する。これにより、保持容量C1aに続いて保持容量C2aの保持電圧も0Vにリセットされる。
このようにして、画素40Aにおける保持容量C1a,C2aの保持電圧を0Vにリセットする。
このように、全行の走査線66及び昇圧制御線91を同時に選択し、全行の画素40に対して同様のリセット動作を実行する。
リセット期間ST33が終了した後、次の画像表示期間ST11において所定のステップを実行することによって、表示部5の画像を更新する。
Next, when the voltage supplied to the data line 68 is decreased from 15 V to 0 V at timing T32, 0 V is written to the storage capacitor C1a via the selection transistor TRs. When 0V is written, the potential of the electrode 10a of the storage capacitor C1a decreases from 15V to 0V. As a result, the holding voltage of the holding capacitor C2a is also reset to 0V following the holding capacitor C1a.
In this way, the holding voltages of the holding capacitors C1a and C2a in the pixel 40A are reset to 0V.
In this way, the scanning lines 66 and the boost control lines 91 in all rows are selected at the same time, and the same reset operation is performed on the pixels 40 in all rows.
After the reset period ST33 ends, the image on the display unit 5 is updated by executing predetermined steps in the next image display period ST11.

本実施形態の画素回路は、i行の走査線66に属する画素40Aの保持容量C2aの一方の電極20bが、i+1行の走査線66に接続されている。本実施形態では、走査線66と保持容量C1とが容量結合しているため、保持容量C1aを0Vまでリセットすることにより、書き込みにおいて走査線66の選択によって保持容量C1aが昇圧されて選択トランジスタTRsが破壊されるのを防止することができる。   In the pixel circuit of this embodiment, one electrode 20b of the storage capacitor C2a of the pixel 40A belonging to the i-th scanning line 66 is connected to the i + 1-th scanning line 66. In the present embodiment, since the scanning line 66 and the storage capacitor C1 are capacitively coupled, by resetting the storage capacitor C1a to 0V, the storage capacitor C1a is boosted by the selection of the scanning line 66 in writing, and the selection transistor TRs. Can be prevented from being destroyed.

また、表示部5における全画素40の保持容量C1,C2が0Vにリセットされることにより、各画素電極35に入力される電圧も0Vとなる。   Further, when the storage capacitors C1 and C2 of all the pixels 40 in the display unit 5 are reset to 0V, the voltage input to each pixel electrode 35 is also 0V.

また、次の画像表示期間ST11に移行して第1書込みステップS201を実行する際に、選択トランジスタTRsの耐圧を超えることなく、保持容量C1に対する新たな画像データ電圧を書き込むことが可能となる。これにより、選択トランジスタTRsが破損してしまうのを防止することができる。   In addition, when the first writing step S201 is executed in the next image display period ST11, it is possible to write a new image data voltage to the storage capacitor C1 without exceeding the withstand voltage of the selection transistor TRs. Thereby, it is possible to prevent the selection transistor TRs from being damaged.

以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。   As described above, the preferred embodiments according to the present invention have been described with reference to the accompanying drawings, but the present invention is not limited to the examples. It is obvious for those skilled in the art that various changes or modifications can be conceived within the scope of the technical idea described in the claims. It is understood that it belongs to.

先の実施形態では電気泳動表示装置100について述べたが、液晶表示装置に適用してもよい。しかしながら、昇圧された保持容量に対してリセット動作を実行する際には、前の画像を保持させておくことが必要になる場合もあるため、保持性を有した電気泳動表示装置の方が適している。   Although the electrophoretic display device 100 has been described in the previous embodiment, it may be applied to a liquid crystal display device. However, when the reset operation is performed on the boosted holding capacitor, it may be necessary to hold the previous image, so an electrophoretic display device having holding properties is more suitable. ing.

(電子機器)
次に、上記実施形態の電気泳動表示装置100を、電子機器に適用した場合について説明する。
図19は、腕時計1000の正面図である。腕時計1000は、時計ケース1002と、時計ケース1002に連結された一対のバンド1003とを備えている。
時計ケース1002の正面には、上記各実施形態の電気光学装置からなる表示部1005と、秒針1021と、分針1022と、時針1023とが設けられている。時計ケース1002の側面には、操作子としての竜頭1010と操作ボタン1011とが設けられている。竜頭1010は、ケース内部に設けられる巻真(図示は省略)に連結されており、巻真と一体となって多段階(例えば2段階)で押し引き自在、かつ、回転自在に設けられている。表示部1005では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
(Electronics)
Next, a case where the electrophoretic display device 100 of the above embodiment is applied to an electronic device will be described.
FIG. 19 is a front view of the wrist watch 1000. The wrist watch 1000 includes a watch case 1002 and a pair of bands 1003 connected to the watch case 1002.
On the front surface of the watch case 1002, a display unit 1005, the second hand 1021, the minute hand 1022, and the hour hand 1023, which are the electro-optical devices of the above-described embodiments, are provided. On the side surface of the watch case 1002, a crown 1010 and an operation button 1011 are provided as operation elements. The crown 1010 is connected to a winding stem (not shown) provided inside the case, and is integrally provided with the winding stem so that it can be pushed and pulled in multiple stages (for example, two stages) and can be rotated. . The display unit 1005 can display a background image, a character string such as date and time, or a second hand, a minute hand, and an hour hand.

図20は電子ペーパー1100の構成を示す斜視図である。電子ペーパー1100は、上記実施形態の電気光学装置を表示領域1101に備えている。電子ペーパー1100は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体1102を備えて構成されている。   FIG. 20 is a perspective view illustrating a configuration of the electronic paper 1100. An electronic paper 1100 includes the electro-optical device of the above embodiment in a display area 1101. The electronic paper 1100 is flexible and includes a main body 1102 made of a rewritable sheet having the same texture and flexibility as conventional paper.

図21は、電子ノート1200の構成を示す斜視図である。電子ノート1200は、上記の電子ペーパー1100が複数枚束ねられ、カバー1201に挟まれているものである。カバー1201は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。   FIG. 21 is a perspective view showing the configuration of the electronic notebook 1200. An electronic notebook 1200 is obtained by bundling a plurality of the electronic papers 1100 and sandwiching them between covers 1201. The cover 1201 includes display data input means (not shown) for inputting display data sent from an external device, for example. Thereby, according to the display data, the display content can be changed or updated while the electronic paper is bundled.

以上の腕時計1000、電子ペーパー1100、及び電子ノート1200によれば、本発明に係る電気光学装置が採用されているので、動作信頼性に優れ、表示品質の高い表示部を備えた電子機器となる。   According to the above wristwatch 1000, electronic paper 1100, and electronic notebook 1200, since the electro-optical device according to the present invention is employed, the electronic apparatus is provided with a display unit having excellent operation reliability and high display quality. .

なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。   In addition, said electronic device illustrates the electronic device which concerns on this invention, Comprising: The technical scope of this invention is not limited. For example, the electrophoretic display device according to the present invention can be suitably used for a display portion of an electronic device such as a mobile phone or a portable audio device.

100 電気泳動表示装置(電気光学装置)、5 表示部、10a 電極、10b 電極、20a 電極、20b 電極、30 素子基板、31 対向基板、32 電気泳動素子、34 回路層、35 画素電極、37 共通電極、40(40A,40B) 画素、51 昇圧制御線駆動回路、52 昇圧容量線駆動回路、61 走査線駆動回路、62 データ線駆動回路、63 コントローラー、66 走査線、68 データ線、91 昇圧制御線、92 昇圧容量線、93 基準電位線、C1、C2a、C1a 保持容量(第1の保持容量)、C2、C1b、C2b 保持容量(第2の保持容量)、C9 保持容量、V1 画像データ電圧、V2 昇圧電圧、TRa 選択トランジスタ、TRb 選択トランジスタ、TRc 電圧制御トランジスタ、TRd 電圧制御トランジスタ、TRs 選択トランジスタ、TRs 選択トランジスタ、Vh1a 電圧波形、Vh1b 電圧波形、1100 電子ペーパー(電子機器)、1200 電子ノート(電子機器)、S201 第1書込みステップ、S202 第2書込みステップ、S301,S302,S303 リセットステップ、ST11 画像表示期間、ST31、ST32、ST33 リセット期間 100 electrophoretic display device (electro-optical device), 5 display unit, 10a electrode, 10b electrode, 20a electrode, 20b electrode, 30 element substrate, 31 counter substrate, 32 electrophoretic element, 34 circuit layer, 35 pixel electrode, 37 common Electrode, 40 (40A, 40B) pixel, 51 boost control line drive circuit, 52 boost capacitor line drive circuit, 61 scan line drive circuit, 62 data line drive circuit, 63 controller, 66 scan line, 68 data line, 91 boost control Line, 92 boosted capacity line, 93 reference potential line, C1, C2a, C1a holding capacity (first holding capacity), C2, C1b, C2b holding capacity (second holding capacity), C9 holding capacity, V1 image data voltage , V2 boost voltage, TRa selection transistor, TRb selection transistor, TRc voltage control transistor, TRd Voltage control transistor, TRs selection transistor, TRs selection transistor, Vh1a voltage waveform, Vh1b voltage waveform, 1100 electronic paper (electronic device), 1200 electronic notebook (electronic device), S201 first writing step, S202 second writing step, S301, S302, S303 Reset step, ST11 Image display period, ST31, ST32, ST33 Reset period

Claims (9)

一対の基板間に電気光学層を挟持してなり、互いに交差する方向に延びる複数の走査線及び複数のデータ線と、前記走査線と前記データ線との交差部に対応して形成された画素とを備えた電気光学装置であって、
前記画素毎に、画素電極と、選択トランジスタと、電圧制御トランジスタと、第1の保持容量と、昇圧制御線と、昇圧容量線と、が設けられ、
前記選択トランジスタは、ゲートが前記走査線に接続され、ドレインが前記画素電極に接続され、
前記電圧制御トランジスタは、ゲートが前記昇圧制御線に接続され、ドレインが前記昇圧容量線に接続され、
前記第1の保持容量は、一方の電極が前記選択トランジスタのドレイン及び前記画素電極に接続され、他方の電極が前記電圧制御トランジスタのドレインに接続されていることを特徴とする電気光学装置。
A plurality of scanning lines and a plurality of data lines that sandwich an electro-optic layer between a pair of substrates and extend in directions intersecting each other, and pixels formed corresponding to the intersections of the scanning lines and the data lines An electro-optical device comprising:
A pixel electrode, a selection transistor, a voltage control transistor, a first storage capacitor, a boost control line, and a boost capacitor line are provided for each pixel.
The selection transistor has a gate connected to the scanning line, a drain connected to the pixel electrode,
The voltage control transistor has a gate connected to the boost control line, a drain connected to the boost capacitor line,
The electro-optical device, wherein the first storage capacitor has one electrode connected to the drain of the selection transistor and the pixel electrode, and the other electrode connected to the drain of the voltage control transistor.
前記画素毎に、前記電圧制御トランジスタのドレインに一方の電極が接続された第2の保持容量と、
前記第2の保持容量の他方の電極に接続された基準電位線と、をさらに有することを特徴とする請求項1記載の電気光学装置。
A second storage capacitor having one electrode connected to the drain of the voltage control transistor for each pixel;
The electro-optical device according to claim 1, further comprising a reference potential line connected to the other electrode of the second storage capacitor.
第1の前記走査線に対応する前記基準電位線が、前記第1の走査線と隣り合う第2の前記走査線であることを特徴とする請求項2記載の電気光学装置。   3. The electro-optical device according to claim 2, wherein the reference potential line corresponding to the first scanning line is the second scanning line adjacent to the first scanning line. 前記第2の保持容量が前記昇圧制御線と前記第1の保持容量の前記他の電極との間の寄生容量よりも大きいことを特徴とする請求項2記載の電気光学装置。   3. The electro-optical device according to claim 2, wherein the second storage capacitor is larger than a parasitic capacitance between the boost control line and the other electrode of the first storage capacitor. 一対の基板間に電気光学層を挟持してなり、互いに交差する方向に延びる複数の走査線及び複数のデータ線と、前記走査線と前記データ線との交差部に対応して形成された画素とを備えた電気光学装置であって、前記画素毎に、画素電極と、選択トランジスタと、電圧制御トランジスタと、第1の保持容量と、昇圧制御線と、昇圧容量線と、が設けられ、
前記選択トランジスタは、ゲートが前記走査線に接続され、ドレインが前記画素電極に接続され、前記電圧制御トランジスタは、ゲートが前記昇圧制御線に接続され、ドレインが前記昇圧容量線に接続され、前記第1の保持容量は、一方の電極が前記選択トランジスタのドレイン及び前記画素電極に接続され、他方の電極が前記電圧制御トランジスタのドレインに接続されている電気光学装置の駆動方法であって、
複数の画素が配列された表示部に画像を表示させる画像表示期間において、
前記選択トランジスタ及び前記電圧制御トランジスタをオン状態にして、前記第1の保持容量に第1の電圧を書き込む第1書込みステップと、
前記選択トランジスタをオフ状態にするとともに前記電圧制御トランジスタをオン状態にして、第1の保持容量に第2の電圧を書き込む第2書込みステップと、を有することを特徴とする電気光学装置の駆動方法。
A plurality of scanning lines and a plurality of data lines that sandwich an electro-optic layer between a pair of substrates and extend in directions intersecting each other, and pixels formed corresponding to the intersections of the scanning lines and the data lines A pixel electrode, a selection transistor, a voltage control transistor, a first storage capacitor, a boost control line, and a boost capacitor line.
The selection transistor has a gate connected to the scan line, a drain connected to the pixel electrode, the voltage control transistor has a gate connected to the boost control line, a drain connected to the boost capacitor line, The first storage capacitor is a driving method of an electro-optical device in which one electrode is connected to the drain of the selection transistor and the pixel electrode, and the other electrode is connected to the drain of the voltage control transistor,
In an image display period in which an image is displayed on a display unit in which a plurality of pixels are arranged,
A first writing step of turning on the selection transistor and the voltage control transistor and writing a first voltage to the first storage capacitor;
And a second writing step in which the selection transistor is turned off and the voltage control transistor is turned on to write the second voltage to the first storage capacitor. .
前記第1書込みステップが終了した後、前記第2書込みステップを実行する前から、前記データ線に対して前記選択トランジスタの耐圧を越えない電圧を供給しておくことを請求項5記載の電気光学装置の駆動方法。   6. The electro-optical device according to claim 5, wherein a voltage that does not exceed a withstand voltage of the selection transistor is supplied to the data line after the first write step is completed and before the second write step is executed. Device driving method. 前記表示部の表示画像を第1の画像から第2の画像に更新するに際して、
前記画像表示期間の前に、前記表示部において表示されている画像をリセットするリセット期間を有することを特徴とする請求項5又は6記載の電気光学装置の駆動方法。
When updating the display image of the display unit from the first image to the second image,
7. The electro-optical device driving method according to claim 5, further comprising a reset period for resetting an image displayed on the display unit before the image display period.
前記表示部の全ての前記画素に対して前記第1書込みステップを実施した後、全ての画素に対して前記第2書込みステップを実施することを特徴とする請求項5から7のいずれか一項に記載の電気光学装置の駆動方法。   8. The second writing step is performed on all the pixels after the first writing step is performed on all the pixels of the display unit. A driving method of the electro-optical device according to claim 1. 請求項1ないし4のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。   An electronic apparatus comprising the electro-optical device according to claim 1.
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