JP2011129960A - Semiconductor mold package - Google Patents

Semiconductor mold package Download PDF

Info

Publication number
JP2011129960A
JP2011129960A JP2011074733A JP2011074733A JP2011129960A JP 2011129960 A JP2011129960 A JP 2011129960A JP 2011074733 A JP2011074733 A JP 2011074733A JP 2011074733 A JP2011074733 A JP 2011074733A JP 2011129960 A JP2011129960 A JP 2011129960A
Authority
JP
Japan
Prior art keywords
lead frame
inner lead
semiconductor chip
package
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011074733A
Other languages
Japanese (ja)
Inventor
純 ▲高▼相
Katsumi Miyawaki
Jun Takaai
勝巳 宮脇
Original Assignee
Mitsubishi Electric Corp
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp, 三菱電機株式会社 filed Critical Mitsubishi Electric Corp
Priority to JP2011074733A priority Critical patent/JP2011129960A/en
Publication of JP2011129960A publication Critical patent/JP2011129960A/en
Application status is Pending legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30107Inductance
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor mold package capable of responding to the case where a terminal intended to use an inductance component of a wire, and a terminal intended to reduce wire length as much as possible are mixed in a semiconductor chip. <P>SOLUTION: Fig. 12 is a layout drawing showing a lead frame shape obtained by intendedly shortening a lead frame and extending wire length. In Fig. 12, 1, 3, 5, 6 and 10 are a lead frame, an LSI, a wire for connecting the LSI 3 to an inner lead frame, an inner lead frame extended to the vicinity of the LSI 3, and an inner lead frame having an inner lead intendedly shortened, respectively. An inner lead frame 10 used when a terminal intended to use an inductance component of the wire 5 and a terminal intended to shorten the wire length as much as possible are mixed is shown in Fig.12. The wire length may be increased, as shown in Fig.9, by extending an inner lead frame 8, and thereafter shotening an inner lead frame 7 only for a desired terminal in advance. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

この発明は、半導体モールドパッケージに関し、特に、半導体モールドパッケージのリードフレーム形状に関するものである。 The present invention relates to a semiconductor mold package, more particularly, to a lead frame shape of the semiconductor mold package.

通常、半導体素子の高周波化、パッケージの多ピン化、また、それに伴うパッケージ大型化等から、LSIとリードフレーム間のワイヤ長が長くなり、ワイヤのもつインダクタ成分が大きくなり、これにより、高周波特性が劣化するという問題がある。 Usually, high frequency semiconductor device, the number of pins of the package and, from the packaging size, etc. associated therewith, a longer wire length between LSI and the lead frame, an inductor component having the wire is increased, thereby high frequency characteristics but there is a problem of deterioration. 従来の半導体装置用モールドパッケージは、チップ配置をリードフレームに近づけることにより、所望のワイヤ長のみ短くしたり、中間配線基板を用いることによりワイヤ長を短くして、ワイヤによるロス成分を削減していたが、この手法では、所望の端子以外のワイヤ長は長くなってしまう。 Conventional semiconductor device mold package, by bringing the chip arrangement on the lead frame, which could shorten only the desired wire length, by shortening the wire length by using an intermediate wiring board, we have reduced the loss component due to wire and although, in this technique, the wire length other than the desired terminal becomes long. また、中間配線基板等を用いるとパッケージに細工が必要となり、安価でシンプルなパッケージ製造が難しくなる。 Further, it crafted required to package the use of intermediate wiring board or the like, cheap and simple package manufacturing becomes difficult.

また、ワイヤ長を短くすることなくワイヤのインダクタ成分を削除するために、ワイヤの2本打ちで実効のワイヤインダクタ成分を半減するなどの手法もあるが、この手法では、ワイヤ2本打ちになると、LSIやインナーリードフレームに余分なパットを必要とするために、LSIやパッケージのさらなる大型化につながってしまう。 Further, in order to remove the inductance component of the wire without shortening the wire length, there is a method such as halving the effective wire inductor component with two beating wire, but this approach, at a two handed wire , in order to require an extra pat on the LSI and the inner lead frame, which leads to a further increase in the size of the LSI and packages.
そこで、高周波LSIにおいてワイヤのインダクタ成分は波形劣化(回路の帯域劣化→Tr/Tf劣化,ジッタ劣化→波形劣化)の一因となるため、高周波の端子に対しては極力ワイヤを短くする必要があるが、従来、ワイヤを短くしてワイヤの最短化を図り、インダクタ成分を削除するものがある(例えば、特許文献1〜3参照)。 Therefore, the inductor component of the wire in the high-frequency LSI includes waveform degradation (circuit bandwidth degradation → Tr / Tf degradation, jitter deterioration → waveform degradation) for contributing to, it needs to be as short as possible a wire for high-frequency terminals the case, conventionally, the wire to shorten working to minimize the wire, there is a one to delete an inductor component (e.g., see Patent documents 1 to 3).

また、今日では多機能化によりパット数が増加してチップサイズが拡大し、それに対して、小スペースの実装を可能にするためのパッケージ小サイズ化という、相反する事象があり、これに対応するために、大サイズチップでも小パッケージにワイヤ打ちが可能となるような(=ワイヤの高密度化)インナーリードフレームが必要となってくるが、これに対応するものがある(例えば、特許文献4参照)。 Also, nowadays expanded chip size increases putts by multifunctionality, whereas that package size reduction to allow the implementation of a small space, there are conflicting events, corresponding to the Therefore, although the inner lead frame (density of = wire) as it is possible to wire striking the small packages in large size chip will be needed are those corresponding thereto (e.g., Patent Document 4 reference).
また、高周波のアナログチップには、1チップ内でもワイヤを短くして、インダクタ成分を削除する端子、逆にインダクタ成分を利用するために、ワイヤ長を長くする端子が両立してくるが、これに対応するためにそれぞれの端子に対して適宜ワイヤ長が調整可能なリードフレームが必要となってくるが、このために金属部を用いて半導体チップから打つワイヤボンディング位置を大きくしてワイヤ長を調整しているものがある(例えば、特許文献1参照)。 Further, the high frequency analog chip, to shorten the wire even in one chip, the terminal to delete the inductor component, in order to utilize the inductor component Conversely, terminals to increase the wire length coming compatible, this Although appropriate wire length will be needed adjustable lead frame for each terminal to accommodate the wire length by increasing the wire bonding position to hit the semiconductor chip with a metal section for the there are those adjusted (e.g., see Patent Document 1).

また、パッケージ実装の容易性およびパッケージコストの削減の面からも、既存のパッケージ形状(フットプリント)と同様であり、かつ、どのチップに対しても実装可能な汎用性があるパッケージが求められている(例えば、特許文献5参照)。 Moreover, in terms of ease and packaging cost reduction packaging, it is the same as the existing package shape (footprint), and, in the package that may versatility implementation is required for any chip are (for example, refer to Patent Document 5).
また、更なる高周波成分をモールドパッケージで対応するためには、高周波成分においてロスとなるワイヤが課題となってくる。 Further, in order to corresponding further frequency components in the mold package is wire made Ross in the high frequency component becomes a problem. そのため、ワイヤを削除したモールドパッケージが求められる(例えば、特許文献1参照)。 Therefore, the mold package to delete the wire is determined (e.g., see Patent Document 1).

特開平7−240494号公報 JP-7-240494 discloses 特開平8−70090号公報 JP 8-70090 discloses 特開平6−29341号公報 JP 6-29341 discloses 特開2003−297996号公報 JP 2003-297996 JP 特開2000−196004号公報 JP 2000-196004 JP

ところで、ワイヤの最短化に際して、上記特許文献1の場合には、ダイパットとリードを直接接合してワイヤ長を短くしているため、1つのノード(グランドシグナル)に対してしか短くならないという問題点があった。 Incidentally, when the shortest of the wire, in the case of Patent Document 1, since the shorter wire length by joining a die pad and leads directly, one node problem not less only for (ground signal) was there. また、上記特許文献2の場合には、外周配線領域リードフレームを用いてある特定のパット(ノード)に対してワイヤ長を短くしており、この方式だと、四隅にあるパットや(ピン)に対してしか対応できず、四隅にあるパット(ノード)は一般的にグランドや電源などのDC信号であって、ワイヤ長を短くしてインダクタ成分を抑える必要がある信号リードフレームに対しては効果が発揮され難く、更に、デメリットとして、外周配線領域リードフレームがあるために、リードフレームから引き伸ばすワイヤは余分に長くなってしまうという問題点があった。 In the case of Patent Document 2 has a shorter wire length for a particular pad that is using the outer peripheral wiring region lead frame (nodes), when it is this method, pad or the corners (pin) not only accommodate relative, the pad (nodes) in the four corners a generally ground and DC signals such as a power supply for the signal lead frames that need to shorten the wire length suppressing inductor component is effect is hardly exhibited, further, as a disadvantage, because of the outer peripheral wiring region lead frame, there is a problem that the wire stretching from the lead frame becomes excessively long. また、上記特許文献3の場合には、ブリッジ24を持つ第2フィンガとブリッジを持たない第1フィンガワイヤを共有する2種類のリードフレーム形状を有し、ワイヤ掃引やワイヤ乱れを生じないほど短くしており、ブリッジ24を必要としている。 In the case of Patent Document 3 has two kinds of lead frame shape sharing a second first finger wire without a finger and bridge with a bridge 24, as no wires sweep or wire turbulence shorter and are, we are in need of bridge 24.

また、ワイヤの高密度化に際して、上記特許文献4の場合には、高密度化は可能であるが、それぞれのワイヤ長が長くなってしまうという問題点があった。 Further, when high density of wire, in the case of Patent Document 4, although it is possible densification, there is a problem that the respective wire length becomes longer.
また、ワイヤ長の適宜調整に際しては、上記特許文献1の場合には、金属部を用いることにより、半導体チップから打つワイヤボンディング位置を大きくして、ワイヤ長を調整可能としており、リードフレームとリードを一体化に追加で金属部を追加して、ワイヤの着地点を広げているため、1つのノード(グランドシグナル)にしか対応できないと言う問題点があった。 Also, when properly adjusted wire length, in the case of Patent Document 1, by using the metal part, by increasing the wire bonding position to hit the semiconductor chip, has adjustable wire length, the lead frame and the lead the add a metal portion in addition to integrated, because they spread landing point of the wire, only had to say the problem can not cope with a single node (ground signal).
また、パッケージの汎用性に関して、上記特許文献5の場合には、サイズの異なるチップでも同一のリードフレームで実装可能なように各リード上に数点の内部接触端子ランドを配置している。 With respect to general purpose of the package, in the case of Patent Document 5 is disposed inside the contact terminal lands at several points on each lead so as to be implemented in the same lead frame in different chip sizes. つまり、複数のチップに対して外周ノードのパット配置が同一としている。 In other words, putting the arrangement of the outer peripheral node is the same for a plurality of chips. さらに、複数のチップサイズに対応可能となるが、各リード上に複数のランドを配置しなければならず、裏面パターンが複数の導体リードのように複雑になってしまう問題点があった。 Furthermore, although it is possible to respond to multiple chip size, it is necessary to arrange a plurality of lands on each lead, the rear surface pattern was complicated since it would problems like multiple conductor leads.
また、ワイヤの削除に関して、更なる高周波成分をモールドパッケージで対応するためには、高周波成分においてロスとなるワイヤが課題となってくるため、ワイヤを削除したモールドパッケージが求められ、上記特許文献1の場合には、チップ・ダイパット間のワイヤだけとなり、トータルのワイヤが短くなるという問題点があった。 Further, with respect to deletion of the wire, for the corresponding additional high-frequency components in molded packages, since the wire to be lost in the high frequency component becomes a problem, the mold package to delete the wire is obtained, Patent Document 1 in the case of only the result wires between the chip die pad, there is a problem that the total wire is shortened.

この発明は、上記のような課題を解決するためになされたもので、ワイヤのインダクタ成分を利用したい端子とワイヤ長を少しでも短くしたい端子が半導体チップ中に入り混じっている場合に、これに対処することができ、更なる高周波モールドパッケージの対応化を図ることができる半導体モールドパッケージを得ることを目的とする。 The present invention has been made to solve the above problems, when it is desired to shorten the terminal and the wire length you want to use an inductor component of the wire as much terminal is mingled in the semiconductor chip, to it can be addressed, and to obtain a semiconductor mold package which can be made corresponding of further high-frequency mold package.

第1の発明は、上記の目的を達成するため、 The first invention for achieving the above object,
半導体チップ、前記半導体チップの周囲に位置する複数のインナーリードフレーム、および前記半導体チップと前記インナーリードフレームとを接続する接続部材を、パッケージ内部に備えた半導体モールドパッケージであって、 Semiconductor chip, said plurality of inner lead frame positioned around the semiconductor chip, and the semiconductor chip and the connecting member for connecting the inner lead frame, a semiconductor mold package provided inside the package,
前記半導体チップが前記半導体モールドパッケージの中央部に配置され、 The semiconductor chip is disposed in a central portion of the semiconductor mold package,
前記半導体チップの外周の各辺と、前記半導体モールドパッケージのパッケージ端のそれぞれとが対向しており、 Wherein the sides of the outer periphery of the semiconductor chip, and the respective faces of the package end of the semiconductor mold package,
前記複数のインナーリードフレームは、前記接続部材を介して前記半導体チップの前記外周の一つの辺の側へ接続されている前記インナーリードフレームのうちで最も前記一つの辺に近い第1のインナーリードフレームと、前記接続部材を介して前記半導体チップの前記外周における前記一つの辺とは異なる他の辺の側へ接続されている前記インナーリードフレームのうちで最も前記他の辺に近い第2のインナーリードフレームと、を含み、 Said plurality of inner lead frame, the first inner lead closest to said one side among the inner lead frame via the connecting member is connected to the side of one side of the outer periphery of the semiconductor chip frame and the connecting member and the second closest to the other side among the inner lead frame which is connected to the side of a different other side from said one side in the periphery of said semiconductor chip via includes an inner lead frame, the,
前記第1のインナーリードフレームの先端と前記第1の辺側の前記半導体モールドパッケージのパッケージ端との距離が、前記第2のインナーリードフレームの先端と前記第2の辺側の前記半導体モールドパッケージのパッケージ端との距離よりも、大きく、 The first distance between the package end of the semiconductor mold package with the tip of the inner lead frame wherein the first side is, the semiconductor mold package with the tip of the second inner lead frame and the second side than the distance between the package end, large,
前記第1のインナーリードフレーム先端と前記第1の辺との間にある距離が、前記第2のインナーリードフレーム先端と前記第2の辺との間にある距離よりも小さく、 The distance is between the first inner lead frame tip and the first side is smaller than the distance is between the second inner lead frame tip and said second side,
前記複数の接続部材のうち前記第1のインナーリードフレームと前記半導体チップの前記第1の辺側とを接続する第1接続部材が、前記複数の接続部材のうち前記第2のインナーリードフレームと前記半導体チップの前記第2の辺側とを接続する第2接続部材よりも短く、 The first connecting member for connecting the first side of the semiconductor chip and the first inner lead frame of the plurality of connecting members, and the second inner lead frame of the plurality of connecting members shorter than the second connecting member for connecting the second side of the semiconductor chip,
前記第1接続部材が高速データの入力または/および出力に用いられ、前記第2接続部材がインダクタとして用いられることを特徴とする半導体モールドパッケージ。 Semiconductor mold package which the first connecting member is used for the input and / or output of the high-speed data, the second connection member is characterized in that it is used as an inductor.

第2の発明は、上記の目的を達成するため、 The second invention for achieving the above object,
内部に半導体チップを有する半導体モールドパッケージであって、 A semiconductor mold package having a semiconductor chip therein,
前記半導体モールドパッケージは、前記半導体チップの各辺とそれぞれ対向する複数のパッケージ端を有し、 The semiconductor mold package has a plurality of package edge respectively facing the respective sides of the semiconductor chip,
前記複数のパッケージ端のうち一つのパッケージ端から前記半導体チップへ向かって延びる第1のインナーリードフレームと、 A first inner lead frame extending from end one package to the semiconductor chip of the plurality of package terminals,
前記一つのパッケージ端から前記半導体チップへ向かって前記第1のインナーリードフレームと並んで延び、かつ前記第1のインナーリードフレームよりも短い第2のインナーリードフレームと、 A short second inner lead frame than said toward the semiconductor chip extends alongside the first inner lead frame, and the first inner lead frame from said one package end,
前記半導体チップと前記第1のインナーリードフレームとを接続し、高速データの入力または/および出力に用いられる第1の接続部材と、 And connecting said semiconductor chip and the first inner lead frame, a first connecting member used in the input and / or output of the high-speed data,
前記半導体チップと前記第2のインナーリードフレームとを接続し、前記第1の接続部材よりも短く、かつインダクタとして用いられる第2の接続部材と、 And connecting said semiconductor chip and the second inner lead frame, and a second connecting member used as said shorter than the first connecting member, and the inductor,
を備えることを特徴とする。 Characterized in that it comprises a.

第3の発明は、上記の目的を達成するため、 The third invention for achieving the above object,
内部に半導体チップを有し、前記半導体チップの各辺とそれぞれ対向する複数のパッケージ端を有する半導体モールドパッケージであって、 Which incorporates a semiconductor chip, a semiconductor mold package having a plurality of packages ends respectively facing the respective sides of the semiconductor chip,
前記複数のパッケージ端のうち一つのパッケージ端から前記半導体チップに向かって延びる複数のインナーリードフレームの群である、第1インナーリードフレーム群と、 A plurality of groups of the inner lead frame from end one package extending toward the semiconductor chip of the plurality of packages end, a first inner lead frame group,
前記複数のパッケージ端のうち前記一つのパッケージ端の隣に位置する他のパッケージ端から前記半導体チップに向かって延びる複数のインナーリードフレームの群である、第2インナーリードフレーム群と、 A group of a plurality of inner lead frames extending toward the semiconductor chip from the other packages end located next to the one package end of the plurality of packages end, a second inner lead frame group,
前記第1インナーリードフレーム群および前記第2インナーリードフレーム群のそれぞれのインナーリードフレームと、前記半導体チップと、を接続し、少なくとも1つが高速データの入力または/および出力に用いられる複数の接続部材と、 Wherein the respective inner lead frame of the first inner lead frame group and the second inner lead frame groups, wherein connects the semiconductor chip, a plurality of connecting at least one of which is used to input and / or output of the high-speed data member When,
を備え、 Equipped with a,
前記第1インナーリードフレーム群のうち一部のインナーリードフレームは、前記第2インナーリードフレーム群において前記一部のインナーリードフレームと対称な位置にあるインナーリードフレームよりも、短く、 The portion of the inner lead frame of the first inner lead frame groups, than the inner lead frame at the inner lead frame and symmetrical positions of said portion in said second inner lead frame group, short,
前記第1インナーリードフレーム群のうち前記一部のインナーリードフレーム以外の他のインナーリードフレームは、前記第2インナーリードフレーム群において前記他のインナーリードフレームと対称な位置にあるインナーリードフレームと、同じ長さを有し、 Other inner lead frame other than the portion of the inner lead frame of the first inner lead frame groups, the inner lead frame is in said other inner lead frame and symmetrically positioned in the second inner lead frame group, It has the same length,
前記複数の接続部材のうち、前記一部のインナーリードフレームと前記半導体チップとを接続する接続部材が、インダクタとして用いられることを特徴とする。 Wherein among the plurality of connecting members, connecting members for connecting said part of the inner lead frame and the semiconductor chip, characterized in that it is used as an inductor.

第4の発明は、上記の目的を達成するため、 A fourth aspect of the present invention is to achieve the above object,
四角形状の半導体チップを内部に有する半導体モールドパッケージであって、 A semiconductor mold package having a rectangular semiconductor chip therein,
前記半導体モールドパッケージは、前記半導体チップの四辺とそれぞれ対向する4つのパッケージ端を有し、 The semiconductor mold package has four packages ends facing respectively the four sides of said semiconductor chip,
前記4つのパッケージ端のうち第1のパッケージ端から前記半導体チップに向かって延びる複数のインナーリードフレームの群である、第1のインナーリードフレーム群と、 A group of a plurality of inner lead frame extending from the first package end of the four packages end toward the semiconductor chip, a first inner lead frame group,
前記4つのパッケージ端のうち第2のパッケージ端から前記半導体チップに向かって延びる複数のインナーリードフレームの群である、第2のインナーリードフレーム群と、 A group of a plurality of inner lead frames extending toward the semiconductor chip from a second package end of the four packages end, a second inner lead frame group,
前記4つのパッケージ端のうち第3のパッケージ端から前記半導体チップに向かって延びる複数のインナーリードフレームの群である、第3のインナーリードフレーム群と、 A group of a plurality of inner lead frames extending toward the semiconductor chip from the third package end of the four packages end, a third inner lead frame group,
前記4つのパッケージ端のうち第4のパッケージ端から前記半導体チップに向かって延びる複数のインナーリードフレームの群である、第4のインナーリードフレーム群と、 A group of a plurality of inner lead frames extending toward the semiconductor chip from the fourth package end of the four packages end, a fourth inner lead frame group,
前記第1、2、3および4のインナーリードフレーム群の各インナーリードフレームと、前記半導体チップと、を接続し、少なくとも1つが高速データの入力または/および出力に用いられる複数の接続部材と、 And each inner lead frame inner lead frame group of the first, second, third, and fourth, the connect a semiconductor chip, and a plurality of connecting members at least one is used to input and / or output of the high-speed data,
を備え、 Equipped with a,
前記第1、2、3および4のインナーリードフレーム群は、全体として略対称な構成を有しており、 Inner lead frame group of the first, second, third, and fourth has a substantially symmetrical structure as a whole,
前記第1、2、3および4のインナーリードフレーム群の構成の対称性を欠くように、前記第1、2、3および4のインナーリードフレーム群の中の一部のインナーリードフレームが他のインナーリードフレームよりも短くされており、 To lack symmetry of arrangement of the inner lead frame group of the first, second, third, and fourth, some of the inner lead frame in the inner lead frame group of the first, second, third, and fourth of the other which is shorter than the inner lead frame,
前記複数の接続部材のうち、前記一部のインナーリードフレームと前記半導体チップとを接続する接続部材が、インダクタとして用いられることを特徴とする。 Wherein among the plurality of connecting members, connecting members for connecting said part of the inner lead frame and the semiconductor chip, characterized in that it is used as an inductor.

本発明によれば、ワイヤのインダクタ成分を利用したい端子とワイヤ長を少しでも短くしたい端子が半導体チップ中に入り混じっている場合に、これに対処することができるという効果がある。 According to the present invention, when it is desired to shorten the terminal and the wire length you want to use an inductor component of the wire as much terminal is mingled in the semiconductor chip, there is an effect that this can be addressed.

この発明の実施の形態1による半導体モールドパッケージを示すもので、パッケージ表面からみたリードフレーム,ワイヤおよび実装LSIの配置図である。 Shows a semiconductor mold package according to the first embodiment of the invention, the lead frame viewed from the package surface is a layout view of a wire and mounting LSI. この発明の実施の形態1による半導体モールドパッケージを示すもので、パッケージ表面からみたリードフレーム,ワイヤおよび実装LSIの配置図である。 Shows a semiconductor mold package according to the first embodiment of the invention, the lead frame viewed from the package surface is a layout view of a wire and mounting LSI. この発明の実施の形態1による半導体モールドパッケージを示すもので、パッケージ表面からみたリードフレーム,ワイヤおよび実装LSIの配置図である。 Shows a semiconductor mold package according to the first embodiment of the invention, the lead frame viewed from the package surface is a layout view of a wire and mounting LSI. この発明の実施の形態1による半導体モールドパッケージを示すもので、パッケージ表面からみたリードフレーム,ワイヤおよび実装LSIの配置図である。 Shows a semiconductor mold package according to the first embodiment of the invention, the lead frame viewed from the package surface is a layout view of a wire and mounting LSI. この発明の実施の形態1による半導体モールドパッケージにおけるフレーム先端を面取りしたリードフレーム形状の一例を示す側面図である。 Is a side view showing an example of a lead frame shape chamfered frame tip in a semiconductor mold package according to a first embodiment of the invention. この発明の実施の形態1による半導体モールドパッケージにおけるフレーム先端を面取りしたリードフレーム形状の一例を示す側面図である。 Is a side view showing an example of a lead frame shape chamfered frame tip in a semiconductor mold package according to a first embodiment of the invention. この発明の実施の形態1による半導体モールドパッケージを示すもので、面取りを行っていないリードフレームをLSI端まで引き伸ばしたインナーリードフレーム形状を示す配置図である。 Shows a semiconductor mold package according to the first embodiment of the invention, a layout view showing an inner lead frame shape stretched the lead frame that has not been chamfered to LSI end. この発明の実施の形態1による半導体モールドパッケージを示すもので、4方向すべてワイヤ長を短くするために、4方向すべてのインナーリードフレームをLSIの近傍まで伸ばしたリードフレーム形状を示す配置図である。 It shows a semiconductor mold package according to the first embodiment of the invention, in order to shorten the four directions all wire length, is a layout view showing a lead frame shape extended in four directions all the inner lead frame to the vicinity of the LSI . この発明の実施の形態1による半導体モールドパッケージを示すもので、ワイヤの高密度化を図るために、リードフレーム形状の太さを変更したフレーム形状を示す配置図である。 It shows a semiconductor mold package according to the first embodiment of the invention, in order to wire the densification is a layout diagram illustrating a frame shape changing the thickness of the lead frame shape. この発明の実施の形態1による半導体モールドパッケージを示すもので、LSIの四隅から入出力されるワイヤ長を短くしたいときに用いるリードフレーム形状を示す配置図である。 Shows a semiconductor mold package according to the first embodiment of the invention, a layout view showing a lead frame shape is used when you want to shorten the wire length to be output from the four corners of the LSI. この発明の実施の形態1による半導体モールドパッケージを示すもので、図10よりも実装LSIの四隅から出力されるワイヤ長を、より短くしたいときに用いるリードフレーム形状を示す配置図である。 Shows a semiconductor mold package according to the first embodiment of the invention, the wire length output from the four corners of the mounting LSI than 10 is a layout view showing a lead frame shape which is used when you want to shorten. この発明の実施の形態1による半導体モールドパッケージを示すもので、意図的にリードフレームを短くして、ワイヤ長を伸ばしたリードフレーム形状を示す配置図である。 Shows a semiconductor mold package according to a first embodiment of the invention, intentionally to shorten the lead frame is a layout view showing a lead frame shape extended wire length. この発明の実施の形態1による半導体モールドパッケージを示すもので、パッケージ横側からみたリードフレーム、ワイヤおよび実装LSIの配置図である。 It shows a semiconductor mold package according to the first embodiment of the invention, the lead frame viewed from the package the side, a layout view of a wire and mounting LSI. この発明の実施の形態1による半導体モールドパッケージを示すもので、図13のリードフレームを用いたときの、パッケージ裏面からみたリードフレーム,ワイヤおよび実装LSIの配置図である。 Shows a semiconductor mold package according to the first embodiment of the invention, when using a lead frame of FIG. 13, the lead frame viewed from the back of the package is a layout view of a wire and mounting LSI. この発明の実施の形態1による半導体モールドパッケージを示すもので、パッケージ表面からみたリードフレーム,ワイヤおよび実装LSIの配置図である。 Shows a semiconductor mold package according to the first embodiment of the invention, the lead frame viewed from the package surface is a layout view of a wire and mounting LSI. この発明の実施の形態1による半導体モールドパッケージを示すもので、パッケージ横側からみたリードフレーム,ワイヤおよび実装LSIの配置図である。 It shows a semiconductor mold package according to the first embodiment of the invention, the lead frame viewed from the package the side, a layout view of a wire and mounting LSI. この発明の実施の形態1による半導体モールドパッケージを示すもので、パッケージ横側からみたリードフレーム,ワイヤおよび実装LSIの配置図である。 It shows a semiconductor mold package according to the first embodiment of the invention, the lead frame viewed from the package the side, a layout view of a wire and mounting LSI. この発明の実施の形態1による半導体モールドパッケージを示すもので、パッケージ横側からみたリードフレーム,ワイヤおよび実装LSIの配置図である。 It shows a semiconductor mold package according to the first embodiment of the invention, the lead frame viewed from the package the side, a layout view of a wire and mounting LSI. この発明の実施の形態1による半導体モールドパッケージを示すもので、パッケージ横側からみたリードフレーム,ワイヤおよび実装LSIの配置図である。 It shows a semiconductor mold package according to the first embodiment of the invention, the lead frame viewed from the package the side, a layout view of a wire and mounting LSI. この発明の実施の形態1による半導体モールドパッケージを示すもので、パッケージ横側からみたリードフレーム,ワイヤおよび実装LSIの配置図である。 It shows a semiconductor mold package according to the first embodiment of the invention, the lead frame viewed from the package the side, a layout view of a wire and mounting LSI. この発明の実施の形態1による半導体モールドパッケージを示すもので、パッケージ横側からみたリードフレーム,ワイヤおよび実装LSIの配置図である。 It shows a semiconductor mold package according to the first embodiment of the invention, the lead frame viewed from the package the side, a layout view of a wire and mounting LSI. この発明の実施の形態1による半導体モールドパッケージを示すもので、ワイヤの高密度化を説明した図である。 It shows a semiconductor mold package according to the first embodiment of the invention, is a diagram for explaining a density of the wire. この発明の実施の形態1による半導体モールドパッケージを示すもので、パッケージ横側からみたリードフレーム,ワイヤおよび実装LSIの配置図である。 It shows a semiconductor mold package according to the first embodiment of the invention, the lead frame viewed from the package the side, a layout view of a wire and mounting LSI.

以下、この発明の一実施の形態を、図1〜図23を参照して説明する。 Hereinafter, an embodiment of the present invention will be described with reference to FIGS 23.
実施の形態1. The first embodiment.
図1は、この発明の実施の形態1による半導体モールドパッケージを示すもので、パッケージ表面(Top View)からみたリードフレーム,ワイヤおよび実装LSIの配置図である。 Figure 1 shows a semiconductor mold package according to the first embodiment of the invention, the package surface (Top View) viewed from the lead frame, a layout view of a wire and mounting LSI.
図1において、1はリードフレーム、2はインナーリードフレーム、3はLSI(半導体チップ)、4はLSI3の近傍まで伸ばしたインナーリードフレーム、5はLSI3とインナーリードフレーム2,4を接続するワイヤである。 In Figure 1, 1 is the lead frame, 2 the inner lead frame, 3 LSI (semiconductor chip), 4 an inner lead frame extended to the vicinity of LSI3, 5 in wire connecting LSI3 and inner lead frame 2,4 is there. LSI3を一方のパッケージ端の側に配置すると(図1の左側)、左側のリードフレーム1とは、距離間が短くなるのでワイヤ5の長さも短くなる。 When placed on the side of one of the package ends the LSI 3 (left side in FIG. 1), the lead frame 1 to the left, since the distance between the shorter length of wire 5 is shortened. それに対して、対極にあるインナーリードフレーム4(図1の右側)は、リードフレーム1をチップ端まで引き伸ばすことにより、LSI3とフレーム間の距離を縮め、ワイヤ5の長さを短くしている。 In contrast, the inner lead frame 4 in the counter electrode (the right side in FIG. 1), by stretching the lead frame 1 to the tip end, shortening the distance between LSI3 and the frame, and shorten the length of the wire 5.

図2は、パッケージ表面(Top View)からみたリードフレーム,ワイヤおよび実装LSIの配置図である。 2, the package surface (Top View) viewed from the lead frame, a layout view of a wire and mounting LSI.
図1がLSIをリードフレームの一方の端に配置しているのに対し、図2は、LSIを中央に配置している。 While Figure 1 is arranged at one end of the lead frame to LSI, FIG. 2, it is arranged LSI in the center. 図2では、LSIは中央に配置して、両端のインナーリードフレーム(図2の左側と右側)を両サイドから伸ばして、ワイヤ長を共に最短としている。 In Figure 2, LSI is placed in the center, extend the inner lead frame (left and right in FIG. 2) across the flanks, and the shortest both wire lengths.
図2において、図1と同様に、1はリードフレーム、2はインナーリードフレーム、3はLSI、4はLSI3の近傍まで伸ばしたインナーリードフレーム、5はLSI3とインナーリードフレーム2,4を接続するワイヤである。 2, similarly to FIG. 1, 1 is the lead frame, 2 the inner lead frame, 3 LSI, 4 is an inner lead frame extended to the vicinity of LSI3, 5 connects LSI3 and inner lead frame 2,4 a wire.

図3は、パッケージ表面(Top View)からみたリードフレーム,ワイヤおよび実装LSIの配置図である。 3, the package surface (Top View) viewed from the lead frame, a layout view of a wire and mounting LSI.
図1,2が差動用に2本対称にしてインナーリードフレームを伸ばしているのに対して、図3は1本のみインナーリードフレームを伸ばしている。 Whereas Figure 1 and 2 are stretched inner lead frame in the two symmetrical differential, Figure 3 stretched inner lead frame only one.
図3において、図1と同様に、1はリードフレーム、2はインナーリードフレーム、3はLSI、4は他のフレームよりもLSI3の近傍まで伸ばしたインナーリードフレーム、5はLSI3とインナーリードフレーム2,4を接続するワイヤである。 3, similarly to FIG. 1, 1 is the lead frame, 2 the inner lead frame, 3 LSI, 4 is an inner lead frame extended to the vicinity of LSI3 than other frames, 5 LSI3 the inner lead frame 2 a wire connecting 4.

図4は、パッケージ表面(Top View)からみたリードフレーム,ワイヤおよび実装LSIの配置図である。 4, the package surface (Top View) viewed from the lead frame, a layout view of a wire and mounting LSI.
図4において、1〜3と5は図1と同様に、1はリードフレーム、2はインナーリードフレーム、3はLSI、5はLSI3とインナーリードフレーム2を接続するワイヤである。 4, similarly to 1-3 and 5 of FIG. 1, 1 is the lead frame, 2 the inner lead frame, 3 LSI, 5 is a wire connecting LSI3 and the inner lead frame 2. 6はLSI3の端部に近いサイドの、リードフレーム先端を面取りしたインナーリードフレームである(図4の丸破線)。 6 is a inner lead frames chamfered side close to the end of the LSI 3, the leadframe tips (circle broken line in FIG. 4).

図5は、フレーム先端を面取りしたリードフレーム形状の一例を示す側面図である。 Figure 5 is a side view showing an example of a lead frame shape chamfered frame tip.
図5において、7はリードフレーム先端を鋭角に面取りした形状のインナーリードフレームである。 5, 7 is an inner lead frame having a shape chamfered lead frame a sharp tip.
図6は、フレーム先端を面取りしたリードフレーム形状の一例を示す側面図である。 Figure 6 is a side view showing an example of a lead frame shape chamfered frame tip.
図6において、8はリードフレーム先端の一部平面を残して面取りした形状のインナーリードフレームである。 6, 8 is the inner lead frame having a shape chamfered leaving part plane of leadframe tip.

図7は、面取りを行っていないリードフレームをLSI端まで引き伸ばしたインナーリードフレーム形状を示す配置図である。 Figure 7 is a layout view showing an inner lead frame shape stretched the lead frame that has not been chamfered to LSI end.
図7において、1はリードフレーム、2はインナーリードフレーム、3はLSI、4は他のフレームよりもLSI3の近傍まで伸ばしたインナーリードフレーム、5はLSI3とインナーリードフレーム4を接続するワイヤである。 7, 1 is a lead frame, 2 the inner lead frame, 3 LSI, 4 is an inner lead frame extended to the vicinity of LSI3 than other frames, 5 is a wire connecting LSI3 and the inner lead frame 4 .
図8は、4方向すべてワイヤ長を短くするために、4方向すべてのインナーリードフレームをLSIの近傍まで伸ばしたリードフレーム形状を示す配置図である。 8, in order to shorten the four directions all wire lengths, a layout view showing a lead frame shape extended in four directions all the inner lead frame to the vicinity of the LSI.
図8において、1はリードフレーム、3はLSI、5はLSI3とインナーリードフレームを接続するワイヤ、6は4方向配置しているフレームをすべて伸ばしたインナーリードフレームである。 8, 1 is the lead frame, 3 LSI, 5 are wire connecting LSI3 and the inner lead frame, 6 is an inner lead frame extended all the frames that are arranged in four directions.

図9は、ワイヤの高密度化を図るために、リードフレーム形状の太さを変更したフレーム形状を示す配置図である。 9, in order to wire the densification is a layout diagram illustrating a frame shape changing the thickness of the lead frame shape.
図9において、1はリードフレーム、3はLSI、5はLSI3とインナーリードフレームを接続するワイヤ、7はフレーム中央に配置しているインナーリードフレーム8よりも太くして、フレームの四隅に対応したインナーリードフレーム、逆にインナーリードフレーム8はパッケージ四隅に配置しているインナーリードフレーム7よりも太さを細くしている。 9, 1 is the lead frame, 3 LSI, 5 are wire connecting LSI3 and the inner lead frame, 7 is made thicker than the inner lead frame 8 which is arranged in the frame center, corresponding to the four corners of the frame inner lead frame, the inner lead frame 8 in the reverse has thinner thickness than the inner lead frame 7 are arranged in the package corners.

図10は、LSIの四隅から入出力されるワイヤ長を短くしたいときに用いるリードフレーム形状を示す配置図である。 Figure 10 is a layout view showing a lead frame shape is used when you want to shorten the wire length to be output from the four corners of the LSI.
図10において、1はリードフレーム、2はインナーリードフレーム、3はLSI、4は他のフレームよりもLSI3の近傍まで伸ばしたインナーリードフレーム、5はLSI3とインナーリードフレーム2,4を接続するワイヤである。 10, 1 is the lead frame, 2 the inner lead frame, wire 3 is LSI, 4 is an inner lead frame extended to the vicinity of LSI3 than other frames 5 that connect the LSI3 and inner lead frame 2,4 it is.

図11は、図10よりも実装LSIの四隅から出力されるワイヤ長を、より短くしたいときに用いるリードフレーム形状を示す配置図である。 11, a wire length output from the four corners of the mounting LSI than 10 is a layout view showing a lead frame shape which is used when you want to shorten.
図11において、1はリードフレーム、2はインナーリードフレーム、3はLSI、4は他のフレームよりもLSI3の近傍まで伸ばしたインナーリードフレーム、5はLSI3とインナーリードフレーム2,4を接続するワイヤ、9はリードフレームをアーチ状に湾曲させたインナーリードフレームである。 11, 1 is the lead frame, 2 the inner lead frame, wire 3 is LSI, 4 is an inner lead frame extended to the vicinity of LSI3 than other frames 5 that connect the LSI3 and inner lead frame 2,4 9 is a inner lead frame is bent the lead frame in an arch shape.

図12は、意図的にリードフレームを短くして、ワイヤ長を伸ばしたリードフレーム形状を示す配置図である。 Figure 12 is intentionally shortened leadframe is a layout view showing a lead frame shape extended wire length.
図12において、1はリードフレーム、3はLSI、5はLSI3とインナーリードフレームを接続するワイヤ、6はLSI3の近傍まで伸ばしたインナーリードフレーム、10は意図的にインナーリードを短くしたインナーリードフレームである。 12, 1 is the lead frame, 3 LSI, 5 connects LSI3 and the inner lead frame wire, the inner lead frame extended to the vicinity of LSI3 6, the inner lead frame shortened intentionally inner lead 10 it is.

図13は、パッケージ横側(Side View)からみたリードフレーム、ワイヤおよび実装LSIの配置図である。 Figure 13 is a package lateral (Side View) viewed from the lead frame, a layout view of a wire and mounting LSI.
図13において、3はLSI、5はLSI3とインナーリードフレームを接続するワイヤ、11はLSI3を配置するステージ、12はインナーリード全体をブリッジ型の2点で支えているインナーリードフレーム、13はLSI3に近いサイドに配置しているインナーリードフレームの電極(橋下駄)、14は電極13とは逆に、パッケージ外周に配置した電極(橋下駄)、15はモールドパッケージである。 13, 3 LSI, 5 connects LSI3 and the inner lead frame wire, stages 11 to place LSI3, 12 is an inner lead frame supporting the entire inner lead at two points of the bridge type, the 13 LSI3 contrary to the electrode (bridge clogs), 14 electrodes 13 of the inner lead frame are arranged in close side to the electrode (bridge geta) arranged in the package periphery, 15 is a molded package.

図14は、図13のリードフレームを用いたときの、パッケージ裏面(Bottom View)からみたリードフレーム,ワイヤおよび実装LSIの配置図である。 14, when using a lead frame of FIG. 13 is a layout view of a back of the package (Bottom View) viewed from the lead frame, wires and mounting LSI.
図14において、1はリードフレーム、11はLSIを配置するステージ、13はLSIに近いサイドに配置したインナーリードフレームの電極(橋下駄)、14はパッケージ外周に配置した電極(橋下駄)である。 14, 1 is the lead frame, 11 stages of placing the LSI, 13 is the electrode of the inner lead frame arranged on the side close to the LSI (bridge clogs), 14 were placed in a package peripheral electrode (Bridge geta) .

図15は、パッケージ表面(Top View)からみたリードフレーム,ワイヤおよび実装LSIの配置図である。 Figure 15 is a package surface (Top View) viewed from the lead frame, a layout view of a wire and mounting LSI.
図15において、1はリードフレーム、2はインナーリードフレーム、3はLSI、5はLSI3とインナーリードフレーム2を接続するワイヤ、16はGSC(Ground−Signal−Ground)構造のフレキ基板である。 15, 1 is the lead frame, 2 the inner lead frame, 3 LSI, 5 are wire connecting LSI3 and inner lead frame 2, 16 is a flexible board having a GSC (Ground-Signal-Ground) structure.

図16〜図21は、パッケージ横側(Side View)からみたリードフレーム,ワイヤおよび実装LSIの配置図である。 16 to 21, the package lateral (Side View) viewed from the lead frame, a layout view of a wire and mounting LSI.
図16において、3はLSI、4は他のフレームよりもLSI3の近傍まで伸ばしたインナーリードフレーム、5はLSI3とインナーリードフレーム4を接続するワイヤ、11はLSI3を配置するステージ、15はモールドパッケージ、17はインナーリードフレーム4の下に配置する電極(台座)である。 16, the inner lead frame LSI, 4 is fully extended to the vicinity of LSI3 than other frames 3, the wire 5 for connecting the LSI3 and the inner lead frame 4, a stage of placing the LSI3 11, the mold package 15 , 17 is an electrode placed under the inner lead frame 4 (base).
図17において、3はLSI、4は他のフレームよりもLSI3の近傍まで伸ばしたインナーリードフレーム、5はLSI3とインナーリードフレーム4を接続するワイヤ、11はLSI3を配置するステージ、15はモールドパッケージ、17はインナーリードフレーム4の下に配置する電極(台座)、18はワイヤ5をボンディングする接合面を斜めにダイシングしたインナーリードフレームである。 17, the inner lead frame LSI, 4 is fully extended to the vicinity of LSI3 than other frames 3, the wire 5 for connecting the LSI3 and the inner lead frame 4, a stage of placing the LSI3 11, the mold package 15 , 17 electrodes placed under the inner lead frame 4 (base), 18 is an inner lead frame diced bonding surface for bonding the wire 5 at an angle.

図18において、3はLSI、5はLSI3とインナーリードフレームを接続するワイヤ、11はLSI3を配置するステージ、15はモールドパッケージ、17はインナーリードフレーム4の下に配置する電極(台座)、19はワイヤ5をボンディングする接合面部分のみ凸状にしたインナーリードフレームである。 18, the wire 3 is LSI, 5 is to connect the LSI3 and the inner lead frame, a stage of placing the LSI3 11, 15 molded package 17 is located under the inner lead frame 4 electrode (base), 19 is inner lead frame in a convex shape only joint surface portions of bonding wires 5.
図19において、3はLSI、4は他のフレームよりもLSI3の近傍まで伸ばしたインナーリードフレーム、5はLSI3とインナーリードフレーム4を接続するワイヤ、11はLSIを配置するステージ、15はモールドパッケージである。 19, the inner lead frame LSI, 4 is fully extended to the vicinity of LSI3 than other frames 3, the wire 5 for connecting the LSI3 and the inner lead frame 4, 11 stages of placing the LSI, the mold package 15 it is.

図20において、3はLSI、5はLSI3とインナーリードフレームを接続するワイヤ、11はLSI3を配置するステージ、15はモールドパッケージ、20はワイヤ3をボンディングする接合面がパッケージ端からの引き出し部分よりも薄くなっているインナーリードフレームである。 In FIG. 20, 3 LSI, 5 are wire connecting LSI3 and the inner lead frame, 11 stage for placing LSI3, 15 are molded package 20 than lead portion of the bonding surface of the bonding wire 3 from the package end it is an inner lead frame, which is also thinner.
図21において、3はLSI、4は他のフレームよりもLSI3の近傍まで伸ばしたインナーリードフレーム、5はLSI3とインナーリードフレーム4を接続するワイヤ、11はLSI3を配置するステージ、15はモールドパッケージ、17はLSI3の実装位置を高くするための台座である。 In FIG. 21, the inner lead frame LSI, 4 is fully extended to the vicinity of LSI3 than other frames 3, the wire 5 for connecting the LSI3 and the inner lead frame 4, a stage of placing the LSI3 11, the mold package 15 , 17 is a base for increasing the mounting position of LSI 3.

図22は、ワイヤの高密度化を説明した図である。 Figure 22 is a diagram for explaining the density of the wire.
図22において、1はリードフレーム、2はインナーリードフレーム、3はLSI、4はLSI3の近傍まで伸ばしたインナーリードフレーム、5はLSI3とインナーリードフレーム4を接続するワイヤである。 In Figure 22, 1 is the lead frame, 2 the inner lead frame, 3 LSI, 4 is an inner lead frame extended to the vicinity of LSI3, 5 is a wire connecting LSI3 and the inner lead frame 4.
図23は、パッケージ横側(Side View)からみたリードフレーム,ワイヤおよび実装LSIの配置図である。 Figure 23 is a package lateral (Side View) viewed from the lead frame, a layout view of a wire and mounting LSI. この図23は、ワイヤとリードフレームの高さ関係(Z軸)を示している。 FIG 23 shows a height relationship between the wire and the lead frame (Z-axis).
図23において、3はLSI、4はLSI3の近傍まで伸ばしたインナーリードフレーム、5はLSI3とインナーリードフレーム4を接続するワイヤ、11はLSIを配置するステージ、15はモールドパッケージである。 23, 3 LSI, 4 is an inner lead frame extended to the vicinity of LSI3, 5 are wire connecting LSI3 and the inner lead frame 4, a stage of placing the LSI 11, 15 is a molded package.

次に、この発明の実施の形態1による作用および効果の詳細な説明をする。 Next, a detailed description of the operation and effect according to Embodiment 1 of the present invention.
光通信用等の高周波LSIにおいて、高速データ入出力端のワイヤにおけるインダクタ成分が回路の帯域劣化につながり、入力感度、出力波形などのRF特性に大きな影響を与える。 In the high-frequency LSI of the optical communication or the like, leading to band deterioration of the inductor component circuit in the wire of the high-speed data input and output ends, the input sensitivity, a great influence on the RF characteristics such as output waveform. そこで、本実施の形態では、インナーリードフレームの形状工夫により、ワイヤ長がなるべく短く、なおかつワイヤの高密度化を実現している。 Therefore, in this embodiment, the shape devised inner lead frame, wire length is as short as possible, and yet achieves wire densification.

図1は、LSI3の両端から入出力されているパットに対して、ワイヤ長を最短に抑え込める手法である。 1, to the pads that are output from both ends of the LSI 3, which is Osaekomeru technique wire length to the shortest. LSI3に対して、ワイヤ長が最短になるようにインナーリードフレーム4をLSI3の側まで引き伸ばしている。 Against LSI 3, and stretching the inner lead frame 4 as the wire length becomes shortest to the side of the LSI 3. これにより、(図1の右側)インナーリードフレーム4からLSI3へのワイヤ長、すなわちワイヤ5の長さが短くなる。 Thus, the wire length from (right Figure 1) the inner lead frame 4 to LSI 3, that is, the length of the wire 5 is shortened.
また、LSI3はインナーリードフレーム2端に近づいて配置しているので、(図1の左側)インナーリードフレーム2からLSI3へのワイヤ長、すなわちワイヤ5の長さも同様に短くなる。 Also, LSI 3 so are arranged close to the inner lead frame second end, the wire length from (left Figure 1) the inner lead frame 2 to the LSI 3, i.e. likewise shorter length of wire 5. 図1の構成により、ワイヤ長が短くなり、ワイヤ5によるインダクタ成分が減少する。 The configuration of FIG. 1, the wire length is shortened, the inductor component due to the wire 5 is reduced. この手法により、大パッケージに対して小サイズのLSI3を実装するときも、ワイヤ長を抑えることが可能となる。 This approach, also when implementing LSI3 of small size for a large package, it is possible to suppress the wire length.
図2も図1と同様に、LSI3の両端から入出力されているパットに対してワイヤ長を最短に抑え込める手法である。 Figure 2 also similar to FIG. 1, a Osaekomeru technique wire length to the shortest relative pad which is output from both ends of the LSI 3. 図1では、一方のインナーリードフレーム2は短いまま、反対側のインナーリードフレーム4だけを引き伸ばし両端のワイヤ長を短くした。 In Figure 1, it remains one of the inner lead frame 2 is short, and short wire length ends stretching only the inner lead frame 4 on the opposite side. それに対して、図2では実装したLSI3を中心に配置して、両サイドのインナーリードフレーム4を伸ばすことにより、図1と同様の効果を得ている。 In contrast, the center the LSI3 implementing 2, by extending the inner lead frame 4 on both sides, the advantage the same as that of the FIG. さらに、図1よりも上下へのワイヤ数の密度を高めることが可能となる。 Furthermore, it is possible to increase the density of the number of wires in the vertical than FIG. 図22(a),(b)に上下へのワイヤ密度が高まる図を示す。 FIG. 22 (a), the shows a diagram increases the wire density of the top and bottom (b). 図1の場合には、上下の一番右に配置しているパットにはワイヤ5とインナーリード4が交差してしまうため、ワイヤ打ちが不可能となっている。 In the case of Figure 1, since the pad that is disposed above and below the rightmost would intersect the wire 5 and the inner lead 4, a wire strike becomes impossible. また、ワイヤ5とインナーリードフレーム4のZ軸(高さ方向)が異なり、物理的にはワイヤ打ちが可能となっていても、ワイヤ5の下に別ノードのインナーリードがあると誤ってボンディングしてしまう恐れもあり、精度が必要とされる(図23)。 Also, unlike the wire 5 and the Z axis of the inner lead frame 4 (height direction) it is physically be made possible wire strike, by mistake that there is another node of the inner leads under the wire 5 bonding There is also a fear that was is required precision (Figure 23). しかし、図2だと、LSI3が中心にあるおかげで全てのパッドに対して容易にワイヤ打ちが可能となる。 However, that's 2, it is possible to easily wire strike against all the pads by virtue of the center is LSI 3.

図1および図2において、差動ペア入出力に対応して対称のインナーリードフレームにしていたが、図3では単相入出力を想定して、1本のみインナーリードを引き伸ばす。 1 and 2, had the inner lead frame of symmetry corresponding to the differential pair input, assuming a single phase input 3, stretching the inner leads only one. これにより、ワイヤ長を短くするだけでなく、引き伸ばしたインナーリードフレームの両サイド(図3では引き伸ばしたインナーリードフレームの上下)にスペースが開き、ワイヤ数の高密度化も可能となる。 This not only shorten the wire length, stretching both sides space (above and below the inner lead frame stretching in Figure 3) of the inner lead frame opening was also enables higher density of the wire number.

図4は、引き伸ばしたインナーリードフレーム6のLSI3に近い方のフレーム先端を面取りしている。 Figure 4 is chamfered frame tip closer to LSI3 inner lead frames 6 stretched. 面取りをしない場合は、パッケージ四隅のリードフレームにワイヤを打つ角度が限定されてしまう。 If not chamfered, the angle hitting the wire to the lead frame of the package corners is limited. 面取りを行うことにより、ワイヤが5別ノードのインナーリードフレーム6上を通過することがなくなり、ボンディングの精度を必要としないので、アセンブリの低精度化(=低コスト化)および四隅までパットが使用できることになり、ワイヤ(パッド数)の高密度化が図られる。 By performing chamfering, wires prevents passing over 5 different nodes of the inner lead frame 6 does not require the accuracy of bonding, low precision of the assembly (= cost) and pat used until four corners will be able, density of the wire (number of pads) is achieved.

図5は、引き伸ばしたインナーリードフレーム7を示している。 Figure 5 shows the inner lead frame 7 stretched. 先端を鋭角にすることにより、ワイヤ数の密度を更に高めることが出来る。 By the tip at an acute angle, the density of the number of wires can be further increased.
図6も引き伸ばしたインナーリードフレーム8だが、ワイヤの密度をそれほど必要としない場合は、面取りを一部分にすることも可能となる。 Figure 6 also but the inner lead frame 8 stretching, if not require less density of the wire, it is possible to a portion of the chamfer.
図7にワイヤとインナーリードフレームが交差することがないときの図を示す。 7 wire and the inner lead frame showing a view of the absence intersect. 図4では、面取りをすることによって、ワイヤ数の密度を高めたが、LSI3がインナーリードフレームよりも(Z軸)位置が高く、ワイヤの打ち下ろしとなる場合は、ボンディングのミス接合の可能性も少なくなるので、シンプルな図7のような長方形のインナーリードフレーム4の形状にすることも可能となる。 In FIG. 4, by a chamfer, but increased the density of the number of wires, LSI 3 than the inner lead frame (Z-axis) position is high, if the downhill wire, the possibility of mistakes bonding of the bonding since also reduced, it is possible to a rectangular shape of the inner lead frame 4 as simple FIG.

LSI3の4辺すべてを短ワイヤ長、そして、ワイヤ数の高密度化をするときには、図8のように4辺すべてに対して、インナーリードフレーム6の引き伸ばしと面取りを実施することにより、対応可能となる。 Short wire length on all four sides of the LSI 3, and, when the number of wires of high density, relative to all four sides as shown in FIG. 8, by implementing a stretching and chamfering of the inner lead frame 6, can cope to become.
ワイヤ数の更なる高密度化(四隅のワイヤ打ちを可能にするため)のために、図9のようにパッケージ中央のインナーリードフレーム8の太さを細くする。 For further densification of the wire speed (to allow for wire-strike four corners) Slimming the thickness of the package center of the inner lead frame 8 as shown in FIG. また、図9のようにパッケージ4隅のインナーリードフレーム7は太くする。 Furthermore, the package 4 corners of the inner lead frame 7 as shown in FIG. 9 is thicker. これにより、4隅のインナーリードフレームサイズ(=面積)が大きくなるので、ワイヤ打ちの角度が狭い4隅のリードに対しても、より簡単にワイヤが打ちやすくなる。 Thus, since the four corners of the inner lead frame size (= area) increases, also the wire-strike angle is narrow four corners of the lead, wire tends hit more easily. 更に、中央のインナーリードフレームサイズを細くすることにより、同一サイズのリードフレームの場合は、より4隅のインナーリードフレームサイズを大きくすることが可能となり、更なるワイヤ数の高密度化が可能となる。 Furthermore, by narrowing the central inner lead frame size, in the case of the lead frame of the same size, it is possible to increase more the four corners of the inner lead frame sizes, can be densified further number of wires Become.

ワイヤ長を短くしたい端子がLSI3の中央ではなく、LSI3の4隅に配置しているときには、図10のようにパッケージ中央のインナーリードフレーム4を短くして、パッケージ4隅のインナーリードフレーム4を長くする。 Rather than the center of the pin to shorten the wire length LSI3, when they are arranged at four corners of LSI3 is to shorten the inner lead frame 4 of the package center as shown in FIG. 10, the package four corners of the inner lead frame 4 Lengthen. これによりLSI3の中央の端子だけでなく、LSI3の4隅にある端子に対してもワイヤ長をより短くすることが可能となる。 This not only the central terminal of the LSI 3, it becomes possible to shorten the wire length also to the terminal at the four corners of the LSI 3.
図10に対して、LSI3の4隅配置している端子のワイヤ長を更に短くしたいときには、図11のように湾曲したインナーリードフレーム9を用いる。 Against 10, when it is desired to further wire length of 4 corners disposed to have terminals of LSI3 short, using the inner lead frame 9 which is curved as shown in FIG. 11. これによって、図10の長方形をしたインナーリードフレーム時よりも更にLSI3の4隅に配置している端子のワイヤ長を短くすることが出来る。 This makes it possible to shorten the wire length of the pin which is further arranged at four corners of LSI3 than when the inner lead frame in which the rectangle in Figure 10.

ワイヤ5のインダクタ成分を利用したい端子とワイヤ長を少しでも短くしたい端子が入り混じっているときに用いるインナーリードフレーム10を図12に示す。 The inner lead frame 10 which is used when you want to shorten the terminal and the wire length you want to use an inductor component of the wire 5 as much terminal is mingled shown in FIG. 図9のようにインナーリードフレーム8を伸ばした上で所望の端子のみインナーリードフレーム7を短くしておき、ワイヤ長を伸ばすことも可能である。 Only the desired terminal in terms of extended inner lead frame 8 as shown in FIG. 9 leave short inner lead frame 7, it is also possible to extend the wire length.
図13は、引き伸ばしたインナーリードフレームに対して、ブリッジ状の支えを用いる。 13, to the stretched inner lead frames, using a bridge-like support. これにより、伸ばしたインナーリードフレームを用いた時でも、パッケージ外周は、既存の一般的なシンメトリなインナーリードフレームと同様に実装が可能となる(図14)。 Thus, even when using an inner lead frame extended, the package periphery, it is possible to similarly implement the existing general symmetry of the inner lead frame (FIG. 14). ブリッジ状にすることにより、パッケージ裏面が見たときは、一部分に、図14の橋下駄13のような図14の橋下駄14と同ノードの端子が出現するが、パッケージの外周ノードは既存のパッケージとシンメトリとなる。 By like a bridge, when the back of the package is viewed, a portion, but terminals of the bridge clogs 14 and the node of Figure 14 like a bridge clogs 13 in FIG. 14 appears, the outer peripheral node packages existing the package and the symmetry. もし、パッケージ裏面に対して、インナーリードフレーム12の下をベタにむき出しにすると、パッケージを実装する際、基板側にも対応した形状が必要となる。 If the package back surface, when exposed under the inner lead frame 12 in a solid, when mounting the package, the corresponding shape is needed in the substrate side. つまり既存のシンメトリな外周ノードのパッケージとは異なり汎用性が劣化する。 That versatility is degraded unlike the existing package of symmetry of the outer peripheral nodes.

更に、もし、インナーリードフレームを引き伸ばした形状を維持しながら、橋下駄13のような、LSI近傍の支えがなく、橋下駄14のようにパッケージ外周のみで支えているとワイヤボンディング時の衝撃により、インナーリードフレーム12が大きく揺れてしまい、ボンディング接合強度に大きな問題を与える。 Moreover, if, while maintaining a shape stretched inner lead frames, such as bridge clogs 13, no support for the vicinity of the LSI, the shock during the wire bonding are supported only in the package periphery, as a bridge clogs 14 , will sway inner lead frame 12 is large, it gives a big problem in bonding the bonding strength. 図13のようなインナーリードフレーム12を用いることにより、ボンディング強度も維持しつつ、外周ノードのみパッケージの端子がむき出しになり、既存のパッケージ裏面と同じとなり、実装も容易になる。 By using the inner lead frame 12 as shown in FIG. 13, while also maintaining the bonding strength, the terminals of the package is exposed only the outer peripheral node, it becomes the same as the existing package back surface also facilitates mounting. つまり、図13のようにブリッジ状の支えにすることにより、ボンディングに対する強度も高まり、実装の容易性も既存のパッケージと同等となる。 That is, by a bridge-shaped support as shown in Figure 13, also increasing strength against bonding, it is equivalent to the existing package ease of implementation.
図14が図13のインナーリードフレームを用いた場合のパッケージ裏面からの様子である。 Figure 14 is a state from the back of the package when using the inner lead frame of FIG. 13. パッケージ内部には橋下駄13が出現するが外周ノードはシンメトリとなり、一般的なパッケージと同等となり実装は容易である。 Inside the package bridge geta 13 appears but the outer peripheral node becomes symmetry, general packaging and equivalent to be implemented is easy.

ワイヤ5のインダクタ成分を更に削除したい端子の場合は、今までのようにワイヤ5を短くしてロス成分を削除するのではなく、図15のようにGSGのフレキ基板16を用いてロスを解消させる。 If the pin to be further remove inductor component of the wire 5, instead of deleting the short to loss component wires 5 so far, eliminating the loss by using the flexible substrate 16 of the GSG as shown in FIG. 15 make. 伝送特性のよいGSGのフレキ基板16をLSI3とリードフレームの間に挿入することにより、ワイヤ5のロス成分を無視することが可能となる。 By inserting the flexible substrate 16 of good transmission characteristics GSG between LSI3 and the lead frame, it is possible to ignore the loss component of the wire 5. GSGのフレキ基板16でのロスがほとんどないと考えると、LSIとリードフレーム間がいくら長くなっても劣化がほとんどなくなる。 Given that there is almost no loss in the flexible substrate 16 of the GSG, even if no matter how long between the LSI and the lead frame deterioration is almost eliminated. 〈モールドパッケージとフレキ基板の組み合わせ)GSGの伝送インピーダンス値は、所望のインピーダンス値に設計しておく。 <Transfer impedance values ​​of the mold package and combinations of flexible boards) GSG is previously designed to the desired impedance value.

ワイヤをボンディングするLSIのパットとインナーリードフレームの高さ(Z軸)が一緒(水平)だと、通常のワイヤボンディングではアーチ形状となり、最短の距離よりも実際のワイヤ長は長くなってしまう。 The height of the LSI pad and the inner lead frame bonding the wire when it (Z axis) together (horizontal), the normal wire bonding becomes arched, the actual wire length than the shortest distance becomes long. そこで、図16のように、インナーリードフレーム4の下に台座17を配置させると、インナーリードフレーム4のボンディング位置が高くなり、ワイヤ5がアーチ状となる途中でボンディングすることが可能となる。 Therefore, as shown in FIG. 16, when to place the base 17 below the inner lead frame 4, the bonding position of the inner lead frame 4 is increased, the wire 5 is capable of bonding in the course of the arch. よって、台座17を挿入して一方のボンディング位置を高くすることにより、LSI3のパットとインナーリードフレーム4の高さ方向が水平時よりも、短くすることが可能となる。 Therefore, by increasing the one bonding position by inserting the pedestal 17, the height direction of the pad and the inner lead frame 4 of LSI3 than during the horizontal, it is possible to shorten.

図17は、図16の応用例で、インナーリードフレーム18の接合面を斜めにカットしてボンディング位置を斜めにすることにより、垂直にワイヤ5を打ちつけるときよりもワイヤ長を更に短くすることが可能となる。 17, in the application example of FIG. 16, by the bonding position with obliquely cut the bonding surface of the inner lead frame 18 obliquely, be further shortened wire length than when vertically striking the wire 5 It can become.
図18も図16の応用例で、インナーリードフレーム19のワイヤボンディング位置だけをインナーリードフレーム19の引き伸ばし部分よりも高くすることにより、図16より更なるワイヤ長の縮小化を図っている。 Figure 18 also in applications of FIG. 16, by greater than stretched portion of the wire bonding position by the inner lead frame 19 of the inner lead frame 19, thereby achieving a reduction of the additional wire length from FIG 16.

図19は、図16とは逆に、ワイヤ長を長くしてインダクタ成分を引き出したいような端子には、LSI3のパットよりもインナーリードフレーム4の高さを低くすることにより、LSI3のパットとインナーリードフレーム4の高さが水平時よりもワイヤ3のアーチ長が長くなる。 19, contrary to FIG. 16, the wire length longer terminal that wish to withdraw the inductor component, by reducing the height of the inner lead frame 4 than putt LSI 3, LSI 3 putting the inner arch length of wire 3 is also height than in the horizontal lead frame 4 becomes longer. これによりワイヤのインダクタ成分を利用することが可能となる。 Thus it is possible to use an inductor component of the wire.
図20は、インナーリードフレームのワイヤ接合部分の形状(高さ)は図19と同じだが、引き出しのインナーリードフレーム20の高さを厚くすることによりボンディング強度の信頼性を高める。 Figure 20 is a shape (height) of the wire bonding portions of the inner lead frame is the same as FIG. 19, increasing the reliability of the bonding strength by increasing the height of the inner lead frame 20 of the drawer.

図21は、図16と同様の効果を得られる手法である。 Figure 21 is a technique obtained the same effect as FIG. 16. 図16はインナーリードフレーム4の高さを調整していたが、図21ではLSI3の台座17を調整してインナーリードフレーム4からのワイヤ長の長さを調整している。 16 had to adjust the height of the inner lead frame 4, and adjusting the wire length length of from inner lead frame 4 to adjust the pedestal 17 of LSI3 in FIG. 図21のように、LSI3の下に台座17を配置させると、LSI3のボンディング位置が高くなり、ワイヤ5がアーチ状となる途中でボンディングすることが可能となる。 As shown in FIG. 21, when to place the base 17 beneath the LSI 3, the higher the bonding position of the LSI 3, the wire 5 is capable of bonding in the course of the arch. よって、台座17を挿入して一方のボンディング位置を高くすることにより、LSI3のパットとインナーリードフレーム4の高さ方向が水平時よりも、短くすることが可能となる。 Therefore, by increasing the one bonding position by inserting the pedestal 17, the height direction of the pad and the inner lead frame 4 of LSI3 than during the horizontal, it is possible to shorten. これにより、図16と同等の効果を得ることができる。 Thus, it is possible to obtain the same effect as FIG. 16.

1 リードフレーム、2,4,6,7,8,9、10,12,18,19,20 インナーリードフレーム、3 LSI、5 ワイヤ、11 ステージ、13 電極(橋下駄)、14 電極(橋下駄)、15モールドパッケージ 、16 フレキ基板、17 電極(台座)。 1 lead frames, 2,4,6,7,8,9,10,12,18,19,20 inner lead frame, 3 LSI, 5 wires, 11 stages, 13 electrodes (bridges clogs), 14 electrodes (bridges geta ), 15 molded package, 16 flexible substrate, 17 the electrode (base).

Claims (14)

  1. 半導体チップ、前記半導体チップの周囲に位置する複数のインナーリードフレーム、および前記半導体チップと前記インナーリードフレームとを接続する接続部材を、パッケージ内部に備えた半導体モールドパッケージであって、 Semiconductor chip, said plurality of inner lead frame positioned around the semiconductor chip, and the semiconductor chip and the connecting member for connecting the inner lead frame, a semiconductor mold package provided inside the package,
    前記半導体チップが前記半導体モールドパッケージの中央部に配置され、 The semiconductor chip is disposed in a central portion of the semiconductor mold package,
    前記半導体チップの外周の各辺と、前記半導体モールドパッケージのパッケージ端のそれぞれとが対向しており、 Wherein the sides of the outer periphery of the semiconductor chip, and the respective faces of the package end of the semiconductor mold package,
    前記複数のインナーリードフレームは、前記接続部材を介して前記半導体チップの前記外周の一つの辺の側へ接続されている前記インナーリードフレームのうちで最も前記一つの辺に近い第1のインナーリードフレームと、前記接続部材を介して前記半導体チップの前記外周における前記一つの辺とは異なる他の辺の側へ接続されている前記インナーリードフレームのうちで最も前記他の辺に近い第2のインナーリードフレームと、を含み、 Said plurality of inner lead frame, the first inner lead closest to said one side among the inner lead frame via the connecting member is connected to the side of one side of the outer periphery of the semiconductor chip frame and the connecting member and the second closest to the other side among the inner lead frame which is connected to the side of a different other side from said one side in the periphery of said semiconductor chip via includes an inner lead frame, the,
    前記第1のインナーリードフレームの先端と前記第1の辺側の前記半導体モールドパッケージのパッケージ端との距離が、前記第2のインナーリードフレームの先端と前記第2の辺側の前記半導体モールドパッケージのパッケージ端との距離よりも、大きく、 The first distance between the package end of the semiconductor mold package with the tip of the inner lead frame wherein the first side is, the semiconductor mold package with the tip of the second inner lead frame and the second side than the distance between the package end, large,
    前記第1のインナーリードフレーム先端と前記第1の辺との間にある距離が、前記第2のインナーリードフレーム先端と前記第2の辺との間にある距離よりも小さく、 The distance is between the first inner lead frame tip and the first side is smaller than the distance is between the second inner lead frame tip and said second side,
    前記複数の接続部材のうち前記第1のインナーリードフレームと前記半導体チップの前記第1の辺側とを接続する第1接続部材が、前記複数の接続部材のうち前記第2のインナーリードフレームと前記半導体チップの前記第2の辺側とを接続する第2接続部材よりも短く、 The first connecting member for connecting the first side of the semiconductor chip and the first inner lead frame of the plurality of connecting members, and the second inner lead frame of the plurality of connecting members shorter than the second connecting member for connecting the second side of the semiconductor chip,
    前記第1接続部材が高速データの入力または/および出力に用いられ、前記第2接続部材がインダクタとして用いられることを特徴とする半導体モールドパッケージ。 Semiconductor mold package which the first connecting member is used for the input and / or output of the high-speed data, the second connection member is characterized in that it is used as an inductor.
  2. 内部に半導体チップを有する半導体モールドパッケージであって、 A semiconductor mold package having a semiconductor chip therein,
    前記半導体モールドパッケージは、前記半導体チップの各辺とそれぞれ対向する複数のパッケージ端を有し、 The semiconductor mold package has a plurality of package edge respectively facing the respective sides of the semiconductor chip,
    前記複数のパッケージ端のうち一つのパッケージ端から前記半導体チップへ向かって延びる第1のインナーリードフレームと、 A first inner lead frame extending from end one package to the semiconductor chip of the plurality of package terminals,
    前記一つのパッケージ端から前記半導体チップへ向かって前記第1のインナーリードフレームと並んで延び、かつ前記第1のインナーリードフレームよりも短い第2のインナーリードフレームと、 A short second inner lead frame than said toward the semiconductor chip extends alongside the first inner lead frame, and the first inner lead frame from said one package end,
    前記半導体チップと前記第1のインナーリードフレームとを接続し、高速データの入力または/および出力に用いられる第1の接続部材と、 And connecting said semiconductor chip and the first inner lead frame, a first connecting member used in the input and / or output of the high-speed data,
    前記半導体チップと前記第2のインナーリードフレームとを接続し、前記第1の接続部材よりも短く、かつインダクタとして用いられる第2の接続部材と、 And connecting said semiconductor chip and the second inner lead frame, and a second connecting member used as said shorter than the first connecting member, and the inductor,
    を備えることを特徴とする半導体モールドパッケージ。 Semiconductor mold package, characterized in that it comprises a.
  3. 内部に半導体チップを有する半導体モールドパッケージであって、 A semiconductor mold package having a semiconductor chip therein,
    前記半導体モールドパッケージは、前記半導体チップの各辺とそれぞれ対向する複数のパッケージ端を有し、 The semiconductor mold package has a plurality of package edge respectively facing the respective sides of the semiconductor chip,
    前記複数のパッケージ端のうち一つのパッケージ端から前記半導体チップに向かって延びる複数のインナーリードフレームの群である、第1インナーリードフレーム群と、 A plurality of groups of the inner lead frame from end one package extending toward the semiconductor chip of the plurality of packages end, a first inner lead frame group,
    前記複数のパッケージ端のうち前記一つのパッケージ端の隣に位置する他のパッケージ端から前記半導体チップに向かって延びる複数のインナーリードフレームの群である、第2インナーリードフレーム群と、 A group of a plurality of inner lead frames extending toward the semiconductor chip from the other packages end located next to the one package end of the plurality of packages end, a second inner lead frame group,
    前記第1インナーリードフレーム群および前記第2インナーリードフレーム群のそれぞれのインナーリードフレームと、前記半導体チップと、を接続し、少なくとも1つが高速データの入力または/および出力に用いられる複数の接続部材と、 Wherein the respective inner lead frame of the first inner lead frame group and the second inner lead frame groups, wherein connects the semiconductor chip, a plurality of connecting at least one of which is used to input and / or output of the high-speed data member When,
    を備え、 Equipped with a,
    前記第1インナーリードフレーム群のうち一部のインナーリードフレームは、前記第2インナーリードフレーム群において前記一部のインナーリードフレームと対称な位置にあるインナーリードフレームよりも、短く、 The portion of the inner lead frame of the first inner lead frame groups, than the inner lead frame at the inner lead frame and symmetrical positions of said portion in said second inner lead frame group, short,
    前記第1インナーリードフレーム群のうち前記一部のインナーリードフレーム以外の他のインナーリードフレームは、前記第2インナーリードフレーム群において前記他のインナーリードフレームと対称な位置にあるインナーリードフレームと、同じ長さを有し、 Other inner lead frame other than the portion of the inner lead frame of the first inner lead frame groups, the inner lead frame is in said other inner lead frame and symmetrically positioned in the second inner lead frame group, It has the same length,
    前記複数の接続部材のうち、前記一部のインナーリードフレームと前記半導体チップとを接続する接続部材が、インダクタとして用いられることを特徴とする半導体モールドパッケージ。 Wherein among the plurality of connecting members, semiconductor mold package connecting members for connecting the part of the inner lead frame and the semiconductor chip, characterized in that it is used as an inductor.
  4. 前記対称な位置とは、前記第1インナーリードフレーム群が設けられた前記一つのパッケージ端と前記第2インナーリードフレーム群が設けられた前記他のパッケージ端とがなす内角の二等分線を対称軸として、当該対称軸を挟んで線対称な位置であることを特徴とする請求項3に記載の半導体モールドパッケージ。 It said symmetrical positions, the bisector of the interior angle formed between the first inner lead frame group is the other packages end package end and the second inner lead frame group of the one is provided, which is provided with as a symmetric axis, a semiconductor mold package according to claim 3, characterized in that the line-symmetrical position across the axis of symmetry.
  5. 四角形状の半導体チップを内部に有する半導体モールドパッケージであって、 A semiconductor mold package having a rectangular semiconductor chip therein,
    前記半導体モールドパッケージは、前記半導体チップの四辺とそれぞれ対向する4つのパッケージ端を有し、 The semiconductor mold package has four packages ends facing respectively the four sides of said semiconductor chip,
    前記4つのパッケージ端のうち第1のパッケージ端から前記半導体チップに向かって延びる複数のインナーリードフレームの群である、第1のインナーリードフレーム群と、 A group of a plurality of inner lead frame extending from the first package end of the four packages end toward the semiconductor chip, a first inner lead frame group,
    前記4つのパッケージ端のうち第2のパッケージ端から前記半導体チップに向かって延びる複数のインナーリードフレームの群である、第2のインナーリードフレーム群と、 A group of a plurality of inner lead frames extending toward the semiconductor chip from a second package end of the four packages end, a second inner lead frame group,
    前記4つのパッケージ端のうち第3のパッケージ端から前記半導体チップに向かって延びる複数のインナーリードフレームの群である、第3のインナーリードフレーム群と、 A group of a plurality of inner lead frames extending toward the semiconductor chip from the third package end of the four packages end, a third inner lead frame group,
    前記4つのパッケージ端のうち第4のパッケージ端から前記半導体チップに向かって延びる複数のインナーリードフレームの群である、第4のインナーリードフレーム群と、 A group of a plurality of inner lead frames extending toward the semiconductor chip from the fourth package end of the four packages end, a fourth inner lead frame group,
    前記第1、2、3および4のインナーリードフレーム群の各インナーリードフレームと、前記半導体チップと、を接続し、少なくとも1つが高速データの入力または/および出力に用いられる複数の接続部材と、 And each inner lead frame inner lead frame group of the first, second, third, and fourth, the connect a semiconductor chip, and a plurality of connecting members at least one is used to input and / or output of the high-speed data,
    を備え、 Equipped with a,
    前記第1、2、3および4のインナーリードフレーム群は、全体として略対称な構成を有しており、 Inner lead frame group of the first, second, third, and fourth has a substantially symmetrical structure as a whole,
    前記第1、2、3および4のインナーリードフレーム群の構成の対称性を欠くように、前記第1、2、3および4のインナーリードフレーム群の中の一部のインナーリードフレームが他のインナーリードフレームよりも短くされており、 To lack symmetry of arrangement of the inner lead frame group of the first, second, third, and fourth, some of the inner lead frame in the inner lead frame group of the first, second, third, and fourth of the other which is shorter than the inner lead frame,
    前記複数の接続部材のうち、前記一部のインナーリードフレームと前記半導体チップとを接続する接続部材が、インダクタとして用いられることを特徴とする半導体モールドパッケージ。 Wherein among the plurality of connecting members, semiconductor mold package connecting members for connecting the part of the inner lead frame and the semiconductor chip, characterized in that it is used as an inductor.
  6. 前記半導体チップが前記半導体モールドパッケージの中央部に配置されていることを特徴とする請求項2乃至5のいずれか1項に記載の半導体モールドパッケージ。 The semiconductor mold package according to any one of claims 2 to 5, wherein the semiconductor chip is arranged in the center portion of the semiconductor mold package.
  7. 前記インナーリードフレームの前記半導体チップ側が面取りされていることを特徴とする請求項1乃至6のいずれか1項に記載の半導体モールドパッケージ。 The semiconductor mold package according to any one of claims 1 to 6 wherein the semiconductor chip side of the inner lead frame is characterized in that it is chamfered.
  8. 前記リードフレーム中央のインナーリードフレームの太さと比べて、前記リードフレーム四隅のインナーリードフレームの太さを太くしたことを特徴とする請求項1乃至7のいずれか1項に記載の半導体モールドパッケージ。 Wherein as compared with the thickness of the lead frame center of the inner lead frame, a semiconductor mold package according to any one of claims 1 to 7, characterized in that thicker the thickness of the inner lead frame of the lead frame corners.
  9. 前記リードフレーム四隅のインナーリードフレームに湾曲したインナーリードフレームを用いたことを特徴とする請求項1乃至8のいずれか1項に記載の半導体モールドパッケージ。 The semiconductor mold package according to any one of claims 1 to 8, characterized in that it uses the inner lead frame which is curved to the inner lead frame of the lead frame corners.
  10. 前記インナーリードフレームの下に台座を配置し、該インナーリードフレームのボンディング位置を相対的に高くしたことを特徴とする請求項1乃至9のいずれか1項に記載の半導体モールドパッケージ。 The pedestal is disposed below the inner lead frame, a semiconductor mold package according to any one of claims 1 to 9, characterized in that relatively high bonding position of the inner lead frame.
  11. 前記インナーリードフレームの接合面を斜めにカットして該インナーリードフレームのボンディング位置を斜めにしたことを特徴とする請求項10記載の半導体モールドパッケージ。 The semiconductor mold package according to claim 10, wherein it has obliquely bonding position of the inner lead frame by cutting the bonding surface of the inner lead frame diagonally.
  12. 前記インナーリードフレームのワイヤボンディング位置だけを該インナーリードフレームの引き伸ばし部分よりも相対的に高くしたことを特徴とする請求項1乃至11のいずれか1項に記載の半導体モールドパッケージ。 The semiconductor mold package according to any one of claims 1 to 11, characterized in that only the wire bonding position of the inner lead frame was relatively higher than the stretching portion of the inner lead frame.
  13. 前記インナーリードフレームの引き伸ばし部分の高さを該インナーリードフレームのワイヤボンディング位置の部分より相対的に厚くしたことを特徴とする請求項12記載の半導体モールドパッケージ。 The semiconductor mold package according to claim 12, wherein the height of the stretched portion of the inner lead frame was relatively thicker than the portion of the wire bonding position of the inner lead frame.
  14. 前記半導体チップの下に台座を配置し、該半導体チップのボンディング位置を相対的に高くしたことを特徴とする請求項1乃至13のいずれか1項に記載の半導体モールドパッケージ。 The pedestal is disposed below the semiconductor chip, a semiconductor mold package according to any one of claims 1 to 13, characterized in that relatively high bonding position of the semiconductor chip.
JP2011074733A 2011-03-30 2011-03-30 Semiconductor mold package Pending JP2011129960A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011074733A JP2011129960A (en) 2011-03-30 2011-03-30 Semiconductor mold package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011074733A JP2011129960A (en) 2011-03-30 2011-03-30 Semiconductor mold package

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2005278308 Division 2005-09-26

Publications (1)

Publication Number Publication Date
JP2011129960A true JP2011129960A (en) 2011-06-30

Family

ID=44292119

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011074733A Pending JP2011129960A (en) 2011-03-30 2011-03-30 Semiconductor mold package

Country Status (1)

Country Link
JP (1) JP2011129960A (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01248530A (en) * 1988-03-30 1989-10-04 Hitachi Ltd Structure for interconnecting semiconductor chip
JPH11214606A (en) * 1998-01-29 1999-08-06 Matsushita Electron Corp Resin molded semiconductor device and lead frame
WO2003094232A1 (en) * 2002-04-30 2003-11-13 Renesas Technology Corp. Semiconductor device and electronic device
JP2004095572A (en) * 2002-08-29 2004-03-25 Hitachi Ltd Semiconductor device and method for manufacturing the same
JP2007088378A (en) * 2005-09-26 2007-04-05 Mitsubishi Electric Corp Semiconductor mold package

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01248530A (en) * 1988-03-30 1989-10-04 Hitachi Ltd Structure for interconnecting semiconductor chip
JPH11214606A (en) * 1998-01-29 1999-08-06 Matsushita Electron Corp Resin molded semiconductor device and lead frame
WO2003094232A1 (en) * 2002-04-30 2003-11-13 Renesas Technology Corp. Semiconductor device and electronic device
JP2004095572A (en) * 2002-08-29 2004-03-25 Hitachi Ltd Semiconductor device and method for manufacturing the same
JP2007088378A (en) * 2005-09-26 2007-04-05 Mitsubishi Electric Corp Semiconductor mold package

Similar Documents

Publication Publication Date Title
JP3267409B2 (en) The semiconductor integrated circuit device
US20070289771A1 (en) Semiconductor device
US6291881B1 (en) Dual silicon chip package
JP4945508B2 (en) Semiconductor device
US20020074162A1 (en) Substrate layout method and structure for reducing cross talk of adjacent signals
KR100929620B1 (en) The semiconductor device and the electronic device
JP5604031B2 (en) The semiconductor package with crossed conductor assembly
US6730860B2 (en) Electronic assembly and a method of constructing an electronic assembly
KR20090010858A (en) Leadframe panel
KR20020029623A (en) Cof-use tape carrier and cof-structured semiconductor device using the same
JPH0922977A (en) Wire bonding-type semiconductor device
JP2002009244A (en) Semiconductor integrated circuit and its design method
JP2004095572A (en) Semiconductor device and method for manufacturing the same
JP2004296832A (en) Semiconductor device
JP4768384B2 (en) Optical transmission line holding member and the optical module
JPH08222657A (en) Semiconductor integrated circuit
US7531751B2 (en) Method and system for an improved package substrate for use with a semiconductor package
CN100574552C (en) A printed circuit board
CN103403865A (en) Ramp-stack chip package with static bends
JP2003107105A (en) Probe card
CA2390627C (en) Ic chip packaging for reducing bond wire length
JP2005183770A (en) High frequency semiconductor device
US5726860A (en) Method and apparatus to reduce cavity size and the bondwire length in three tier PGA packages by interdigitating the VCC/VSS
JP2003124318A (en) Semiconductor device and method of distributing power supply wire between internal power terminals
US7247937B2 (en) Mounting pad structure for wire-bonding type lead frame packages

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110330

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130305

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130716