JP2011114420A - Amplifier circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an amplifier circuit which can increase the change amount of a gain. <P>SOLUTION: The amplifier circuit includes: an input resistor 3 whose one end is connected to the inverting input terminal of an operational amplifier 2; an input resistor 4 whose one end is connected to a non-inverting input terminal and other end is connected to the other end of the input resistor 3; a resistor 5 connected between the inverting input terminal and output terminal of the operational amplifier 2; an FET 6 whose drain terminal is connected to the inverting input terminal of the operational amplifier 2 and gate terminal and source terminal are stipulated to a ground potential GND; and an FET 7 of the same type as the FET 6, whose drain terminal is connected to the non-inverting input terminal of the operational amplifier 2 and source terminal is stipulated to the ground potential GND. The respective input resistors 3 and 4 are stipulated to a resistance value larger than a resistance value R<SB>FET</SB>between the drain and the source when the respective FETs 6, 7 are operated, and a control voltage Vc for amplification factor control is input to the gate terminal of the FET 7. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、電界効果型トランジスタを使用した可変利得型の増幅回路に関するものである。   The present invention relates to a variable gain amplifier circuit using a field effect transistor.

この種の増幅回路として、下記特許文献１に開示された増幅回路が知られている。この場合、この増幅回路（増幅回路５１）は、図２に示すように、演算増幅器５２、演算増幅器５２の出力端子と反転入力端子との間に接続された抵抗５３（抵抗値Ｒｒ）、および演算増幅器５２の反転入力端子と基準電位（グランド電位）に規定された部位との間に接続されたＦＥＴ（電界効果型トランジスタ。この例では一例としてｐ型チャネルの電界効果型トランジスタ）５４を備え、入力電圧Ｖｉを増幅して出力電圧Ｖｏとして出力する。   As this type of amplifier circuit, an amplifier circuit disclosed in Patent Document 1 below is known. In this case, as shown in FIG. 2, the amplifier circuit (amplifier circuit 51) includes an operational amplifier 52, a resistor 53 (resistance value Rr) connected between the output terminal and the inverting input terminal of the operational amplifier 52, and An FET (field effect transistor. In this example, a p-type channel field effect transistor) 54 is connected between the inverting input terminal of the operational amplifier 52 and a portion defined by a reference potential (ground potential). The input voltage Vi is amplified and output as the output voltage Vo.

この増幅回路５１では、ゲート端子に印加される制御電圧Ｖｃに応じてドレイン端子とソース端子との間の抵抗値ＲＦＥＴが変化するＦＥＴ５４が可変抵抗として機能して、非反転増幅回路に構成された増幅回路５１の利得Ｇが変更される。この場合、利得Ｇは下記式（１）で表される。
Ｇ＝（１＋Ｒｒ／ＲＦＥＴ） ・・・・ （１） In the amplifier circuit 51, the FET 54 whose resistance value R FET changes between the drain terminal and the source terminal according to the control voltage Vc applied to the gate terminal functions as a variable resistor, and is configured as a non-inverting amplifier circuit. The gain G of the amplifier circuit 51 is changed. In this case, the gain G is expressed by the following formula (1).
G = (1 + Rr / R FET ) (1)

特開昭６０−９０４０８号公報（第２頁、第１図）JP-A-60-90408 (2nd page, Fig. 1)

ところが、上記の増幅回路５１には、以下の解決すべき課題が存在している。すなわち、ゲート端子に印加する制御電圧（この例では、制御電圧Ｖｃ）を変化させたときの一般的なＦＥＴにおけるドレイン端子とソース端子との間の抵抗値Ｒｄｓの変化量（最大抵抗値／最小抵抗値）は５〜１０倍程度であることから、上記式（１）で表されるように利得Ｇの下限値（最小利得）が「１」を超える値に規定され、１未満にできない上記の増幅回路５１では、利得Ｇの変化量（最大利得／最小利得）を大きくすることができないという課題が存在している。   However, the amplifier circuit 51 has the following problems to be solved. That is, the change amount (maximum resistance value / minimum value) of the resistance value Rds between the drain terminal and the source terminal in a general FET when the control voltage (control voltage Vc in this example) applied to the gate terminal is changed. Since the resistance value is about 5 to 10 times, the lower limit value (minimum gain) of the gain G is defined as a value exceeding “1” as expressed by the above formula (1), and cannot be less than 1. In the amplifier circuit 51, there is a problem that the change amount (maximum gain / minimum gain) of the gain G cannot be increased.

本発明は、かかる課題に鑑みてなされたものであり、利得の変化量を大きくさせ得る増幅回路を提供することを主目的とする。   The present invention has been made in view of such a problem, and a main object of the present invention is to provide an amplifier circuit capable of increasing the amount of change in gain.

上記目的を達成すべく請求項１記載の増幅回路は、演算増幅器と、当該演算増幅器の反転入力端子に一端が接続された第１入力抵抗と、前記演算増幅器の非反転入力端子に一端が接続されると共に他端が前記第１入力抵抗の他端に接続された第２入力抵抗と、前記演算増幅器の反転入力端子と出力端子との間に接続された第３抵抗と、前記演算増幅器の反転入力端子にドレイン端子が接続され、かつゲート端子とソース端子とが互いに接続されて基準電位に規定された第１ＦＥＴと、前記演算増幅器の非反転入力端子にドレイン端子が接続され、かつソース端子が前記基準電位に規定された前記第１ＦＥＴと同型の第２ＦＥＴとを備え、前記第１入力抵抗および前記第２入力抵抗が、前記各ＦＥＴの作動時におけるドレイン・ソース間の抵抗値よりも大きな抵抗値に規定され、前記第２ＦＥＴのゲート端子に増幅率制御用の制御電圧が入力される。   In order to achieve the above object, an amplifier circuit according to claim 1, an operational amplifier, a first input resistor having one end connected to an inverting input terminal of the operational amplifier, and one end connected to a non-inverting input terminal of the operational amplifier. A second input resistor having the other end connected to the other end of the first input resistor, a third resistor connected between the inverting input terminal and the output terminal of the operational amplifier, and the operational amplifier. A drain terminal is connected to the inverting input terminal, a gate terminal and a source terminal are connected to each other, the first FET is defined as a reference potential, a drain terminal is connected to the non-inverting input terminal of the operational amplifier, and a source terminal Comprises a second FET of the same type as the first FET defined at the reference potential, and the first input resistance and the second input resistance are resistances between drain and source when the FETs are operated. Is defined to a large resistance value than the control voltage for the gain control to the gate terminal of the first 2FET is input.

また、請求項２記載の増幅回路は、請求項１記載の増幅回路において、前記第１入力抵抗および前記第２入力抵抗は、互いに同等の抵抗値に規定されている。   According to a second aspect of the present invention, in the amplifier circuit according to the first aspect, the first input resistance and the second input resistance are defined to have equivalent resistance values.

請求項１記載の増幅回路では、演算増幅器の反転入力端子に第１入力抵抗の一端が接続され、演算増幅器の非反転入力端子に第２入力抵抗の一端が接続されると共に第２入力抵抗の他端が第１入力抵抗の他端に接続され、演算増幅器の反転入力端子と出力端子との間に第３抵抗が接続され、演算増幅器の反転入力端子と基準電位との間に第１ＦＥＴが接続され、演算増幅器の非反転入力端子と基準電位との間に第２ＦＥＴが接続され、第１入力抵抗および第２入力抵抗が各ＦＥＴの作動時におけるドレイン・ソース間の抵抗値よりも大きな抵抗値に規定され、第２ＦＥＴのゲート端子に増幅率制御用の制御電圧が入力され、各入力抵抗の各他端に入力された入力電圧を制御電圧によって制御された増幅率で増幅して、演算増幅器の出力端子から出力電圧として出力する。   In the amplifier circuit according to claim 1, one end of the first input resistor is connected to the inverting input terminal of the operational amplifier, and one end of the second input resistor is connected to the non-inverting input terminal of the operational amplifier, and the second input resistor The other end is connected to the other end of the first input resistor, a third resistor is connected between the inverting input terminal and the output terminal of the operational amplifier, and the first FET is connected between the inverting input terminal of the operational amplifier and the reference potential. The second FET is connected between the non-inverting input terminal of the operational amplifier and the reference potential, and the first input resistance and the second input resistance are larger than the resistance value between the drain and the source when each FET is activated. The control voltage for amplification factor control is input to the gate terminal of the second FET, and the input voltage input to each other end of each input resistor is amplified by the amplification factor controlled by the control voltage. Output terminal of amplifier To output as an output voltage.

したがって、この増幅回路によれば、利得の最小値（第２ＦＥＴに対する制御電圧をゼロにしたときの利得）をゼロに近い値に規定することができるため、制御電圧を変化させたときの利得の変化量（最大利得／最小利得）を従来の増幅回路と比較して十分に大きくすることができる。   Therefore, according to this amplifier circuit, since the minimum value of gain (gain when the control voltage for the second FET is zero) can be specified to a value close to zero, the gain when the control voltage is changed can be specified. The amount of change (maximum gain / minimum gain) can be made sufficiently large as compared with the conventional amplifier circuit.

また、請求項２記載の増幅回路によれば、さらに、各入力抵抗の抵抗値を互いに同等の抵抗値としたことにより、制御電圧をゼロにしたときの利得をゼロまたはよりゼロに極めて近い値に制御できるため、制御電圧を変化させたときの利得の変化量を極めて大きくすることができる。   Further, according to the amplifier circuit of the second aspect, the resistance value of each input resistor is set to an equivalent resistance value, so that the gain when the control voltage is zero is zero or a value very close to zero. Therefore, the amount of change in gain when the control voltage is changed can be greatly increased.

増幅回路１の回路図である。1 is a circuit diagram of an amplifier circuit 1. FIG. 増幅回路５１の回路図である。3 is a circuit diagram of an amplifier circuit 51. FIG.

以下、増幅回路の実施の形態について、添付図面を参照して説明する。   Hereinafter, embodiments of an amplifier circuit will be described with reference to the accompanying drawings.

最初に、増幅回路１の構成について、図面を参照して説明する。   First, the configuration of the amplifier circuit 1 will be described with reference to the drawings.

図１に示す増幅回路１は、１つの演算増幅器２、第１入力抵抗３（以下、「入力抵抗３」ともいう）、第２入力抵抗４（以下、「入力抵抗４」ともいう）、第３抵抗５（以下、「抵抗５」ともいう）、第１ＦＥＴ６（以下、「ＦＥＴ６」ともいう）、および第２ＦＥＴ７（以下、「ＦＥＴ７」ともいう）を備え、入力電圧Ｖｉを増幅して出力電圧Ｖｏとして出力する。   1 includes an operational amplifier 2, a first input resistor 3 (hereinafter also referred to as “input resistor 3”), a second input resistor 4 (hereinafter also referred to as “input resistor 4”), 3 resistors 5 (hereinafter also referred to as “resistors 5”), a first FET 6 (hereinafter also referred to as “FET 6”), and a second FET 7 (hereinafter also referred to as “FET 7”), which amplifies the input voltage Vi and outputs an output voltage. Output as Vo.

この場合、入力抵抗３は、その一端が演算増幅器２の反転入力端子に接続されている。入力抵抗４は、その一端が演算増幅器２の非反転入力端子に接続されると共に、その他端が入力抵抗３の他端に接続されている。また、このようにして互いに接続された入力抵抗３，４の各他端は、増幅回路１の入力端子として機能して、入力電圧Ｖｉが入力される。抵抗５は、演算増幅器２の反転入力端子と出力端子との間に接続されて、帰還抵抗として機能する。   In this case, one end of the input resistor 3 is connected to the inverting input terminal of the operational amplifier 2. The input resistor 4 has one end connected to the non-inverting input terminal of the operational amplifier 2 and the other end connected to the other end of the input resistor 3. In addition, the other ends of the input resistors 3 and 4 connected to each other in this way function as an input terminal of the amplifier circuit 1 and receive the input voltage Vi. The resistor 5 is connected between the inverting input terminal and the output terminal of the operational amplifier 2 and functions as a feedback resistor.

ＦＥＴ６は、演算増幅器２の反転入力端子にドレイン端子が接続され、かつゲート端子とソース端子とが互いに接続されて基準電位（本例ではグランド電位ＧＮＤ）に規定されている。ＦＥＴ７は、ＦＥＴ６と同型のＦＥＴ（本例では一例としてｐ型チャネルのＦＥＴであって同じ電気的特性を有している）で構成されて、演算増幅器２の非反転入力端子にドレイン端子が接続され、かつソース端子がグランド電位ＧＮＤに規定されている。また、ＦＥＴ７のゲート端子は制御端子として機能して、制御電圧Ｖｃが入力される。また、本例では、各ＦＥＴ６，７は、接合型（ジャンクション型）のＦＥＴで構成されている。このように構成された増幅回路１は、利得（増幅率）可変型で、かつ非反転型の増幅回路として機能して、入力電圧Ｖｉを利得（増幅率）Ｇで増幅して、演算増幅器２の出力端子から出力電圧Ｖｏとして出力する。   The FET 6 has a drain terminal connected to the inverting input terminal of the operational amplifier 2 and a gate terminal and a source terminal connected to each other, and is defined as a reference potential (in this example, a ground potential GND). The FET 7 is composed of the same type FET as the FET 6 (in this example, it is a p-type channel FET having the same electrical characteristics), and the drain terminal is connected to the non-inverting input terminal of the operational amplifier 2. The source terminal is regulated to the ground potential GND. The gate terminal of the FET 7 functions as a control terminal, and the control voltage Vc is input. In this example, each of the FETs 6 and 7 is a junction type (junction type) FET. The amplifier circuit 1 configured in this manner functions as a variable gain (amplification factor) and non-inverting amplifier circuit, amplifies the input voltage Vi with a gain (amplification factor) G, and an operational amplifier 2. Is output from the output terminal as an output voltage Vo.

この場合、利得Ｇは、以下のようにして算出される。なお、入力抵抗３の抵抗値をＲ１で表し、入力抵抗４の抵抗値をＲ２で表し、抵抗５の抵抗値をＲ３で表す。また、ＦＥＴ６，７の抵抗値（ドレイン・ソース間抵抗値）についてはＲＦＥＴで表し、特にゲート端子に入力される電圧がゼロに規定されたときの抵抗値についてはＲＦ０で表すものとする。なお、ＦＥＴ６は上記したようにゲート端子がグランド電位ＧＮＤに規定されているため、その抵抗値はＲＦ０となる。また、仮想ショートにより互いに同電位となる演算増幅器２の両入力端子の電圧については、Ｖｘで表すものとする。 In this case, the gain G is calculated as follows. The resistance value of the input resistor 3 is represented by R1, the resistance value of the input resistor 4 is represented by R2, and the resistance value of the resistor 5 is represented by R3. The resistance value of FET6,7 for (drain-source resistance) is expressed by R FET, particularly for resistance value when the voltage input to the gate terminal is defined to zero shall be represented by R F0 . Since the gate terminal of the FET 6 is regulated to the ground potential GND as described above, its resistance value is R F0 . Further, the voltage at both input terminals of the operational amplifier 2 having the same potential due to a virtual short is represented by Vx.

また、各入力抵抗３，４の抵抗値Ｒ１，Ｒ２については、同等の値（同一値（Ｒ１＝Ｒ２）か、またはほぼ同じ値（つまり、Ｒ１≒Ｒ２））であるものとする。また、制御電圧Ｖｃによって変化するＦＥＴ７の作動時の抵抗値ＲＦＥＴは、制御電圧ＶｃがゼロのときのＲＦ０（約２００Ωから４００Ω程度）を最小値として、最大でも数ＫΩ程度であるため、各入力抵抗３，４の抵抗値Ｒ１，Ｒ２を抵抗値ＲＦＥＴに対して大きな値、好ましくは十分に大きな値（例えば数百ＫΩ以上）に設定することにより、Ｒ１，Ｒ２≫ＲＦＥＴが成り立つように増幅回路１が構成されているものとする。 The resistance values R1 and R2 of the input resistors 3 and 4 are assumed to be equivalent values (the same value (R1 = R2) or substantially the same value (that is, R1≈R2)). Further, the resistance value R FET at the time of operation of the FET 7 that varies depending on the control voltage Vc is about several KΩ at the maximum with R F0 (about 200Ω to about 400Ω) when the control voltage Vc is zero as a minimum value. large value resistance R1, R2 of each input resistor 3, 4 with respect to the resistance value R FET, by preferably be set to a sufficiently large value (example, several hundred KΩ or higher), R1, holds true R2»R FET It is assumed that the amplifier circuit 1 is configured as described above.

以上のような条件下での増幅回路１において、図１に示すように、抵抗５に流れる電流をＩで表し、ＦＥＴ６に流れる電流をＩ０で表し、ＦＥＴ６のドレイン端子と抵抗５の接続点から入力抵抗３に流れる電流をＩ１で表すと、以下の式（２），（３），（４），（５）が成り立つ。
Ｉ＝（Ｖｏ−Ｖｘ）／Ｒ３ ・・・・ （２）
Ｉ０＝Ｖｘ／ＲＦ０ ・・・・ （３）
Ｉ１＝（Ｖｘ−Ｖｉ）／Ｒ１ ・・・・ （４）
Ｖｘ＝ＲＦＥＴ／（Ｒ２＋ＲＦＥＴ）×Ｖｉ ・・・・ （５） In the amplifier circuit 1 under the above conditions, as shown in FIG. 1, the current flowing through the resistor 5 is represented by I, the current flowing through the FET 6 is represented by I 0 , and the connection point between the drain terminal of the FET 6 and the resistor 5 the current flowing through the input resistor 3 is represented by I 1 from the following equation (2), (3), (4), holds true (5).
I = (Vo−Vx) / R3 (2)
I 0 = Vx / R F0 (3)
I 1 = (Vx−Vi) / R1 (4)
Vx = R FET / (R2 + R FET ) × Vi (5)

次いで、上記の各式（２），（３），（４），（５）から増幅回路１の利得Ｇを算出すると、下記式（６）のように表される。
Ｇ＝Ｖｏ／Ｖｉ
＝（（ＲＦ０＋Ｒ３）×Ｒ１×ＲＦＥＴ−ＲＦ０×Ｒ２×Ｒ３）／（ＲＦ０×Ｒ１×（Ｒ２＋ＲＦＥＴ）） ・・・・ （６） Next, when the gain G of the amplifier circuit 1 is calculated from the above equations (2), (3), (4), and (5), the following equation (6) is obtained.
G = Vo / Vi
= ((R F0 + R3) × R1 × R FET −R F0 × R2 × R3) / (R F0 × R1 × (R2 + R FET )) (6)

この場合、増幅回路１が非反転型の増幅回路として機能するためには、利得Ｇがゼロ以上（負にならない）、すなわち上記式（６）の分子がゼロ以上となる必要がある。つまり、（ＲＦ０＋Ｒ３）×Ｒ１×ＲＦＥＴ≧ＲＦ０×Ｒ２×Ｒ３が成り立つ必要があり、また抵抗値ＲＦＥＴの最小値は、ゲート端子に入力される制御電圧Ｖｃがゼロのときの抵抗値ＲＦ０であるが、このときにも上記式が成り立つ必要がある。つまり、（ＲＦ０＋Ｒ３）×Ｒ１×ＲＦ０≧ＲＦ０×Ｒ２×Ｒ３が成り立つ必要がある。よって、抵抗値Ｒ１は、Ｒ２×Ｒ３／（ＲＦ０＋Ｒ３）以上の値に規定される必要がある。本例では、上記したように、抵抗値Ｒ１は抵抗値Ｒ２と同等の値（同一値（Ｒ１＝Ｒ２）か、またはほぼ同じ値（つまり、Ｒ１≒Ｒ２））に規定されているため、この条件を満たすように規定されている。 In this case, in order for the amplifier circuit 1 to function as a non-inverting amplifier circuit, the gain G must be zero or more (not negative), that is, the numerator of the above formula (6) needs to be zero or more. That is, (R F0 + R3) × R1 × R FET ≧ R F0 × R2 × R3 must be satisfied, and the minimum value of the resistance value R FET is the resistance when the control voltage Vc input to the gate terminal is zero. Although the value is R F0, it is necessary to hold the above formula also at this time. That is, (R F0 + R3) × R1 × R F0 ≧ R F0 × R2 × R3 needs to be satisfied. Therefore, the resistance value R1 needs to be defined to a value equal to or greater than R2 × R3 / (R F0 + R3). In this example, as described above, the resistance value R1 is defined to be equal to the resistance value R2 (the same value (R1 = R2) or substantially the same value (that is, R1≈R2)). It is stipulated to satisfy the conditions.

また、このように、Ｒ１≒Ｒ２が成り立っているため、上記式（６）はさらに下記式（７）のように表される。
Ｇ＝（Ｒ３×ＲＦＥＴ）／（ＲＦ０×（Ｒ１＋ＲＦＥＴ））
＋ＲＦＥＴ０／（Ｒ１＋ＲＦＥＴ）−Ｒ３／（Ｒ１＋ＲＦＥＴ） ・・・・ （７）
さらに、上記したように、Ｒ１，Ｒ２≫ＲＦＥＴが成り立っているため、上記式（７）は下記式（８）のように表される。
Ｇ＝Ｒ３×ＲＦＥＴ／（ＲＦ０×Ｒ１）＋ＲＦＥＴ／Ｒ１−Ｒ３／Ｒ１
＝（Ｒ３／ＲＦ０＋１）／Ｒ１×ＲＦＥＴ−Ｒ３／Ｒ１ ・・・・ （８） Further, since R1≈R2 holds in this way, the above equation (6) is further expressed as the following equation (7).
G = (R3 × R FET ) / (R F0 × (R1 + R FET ))
+ R FET0 / (R1 + R FET) -R3 / (R1 + R FET) ···· (7)
Furthermore, as described above, since R1, R2 >> R FET is established, the above formula (7) is expressed as the following formula (8).
G = R3 × R FET / (R F0 × R1) + R FET / R1-R3 / R1
= (R3 / R F0 +1) / R1 × R FET −R3 / R1 (8)

この場合、制御電圧Ｖｃをゼロボルトにしたときの利得Ｇは、ＦＥＴ７の抵抗値ＲＦＥＴがＲＦ０となるため、利得Ｇは、下記式（９）のように表され、
Ｇ＝Ｒ３×ＲＦ０／（ＲＦ０×Ｒ１）＋ＲＦ０／Ｒ１−Ｒ３／Ｒ１
＝Ｒ３／Ｒ１＋ＲＦ０／Ｒ１−Ｒ３／Ｒ１
＝ＲＦ０／Ｒ１ ・・・・ （９）
さらに、上記したように、Ｒ１，Ｒ２≫ＲＦＥＴ（＞ＲＦ０）であることから、ＲＦ０／Ｒ１≒０が成り立つ。 In this case, the gain G when the control voltage Vc is set to zero volt is expressed by the following equation (9) because the resistance value R FET of the FET 7 is R F0 .
G = R3 × R F0 / (R F0 × R1) + R F0 / R1−R3 / R1
= R3 / R1 + R F0 / R1-R3 / R1
= R F0 / R1 (9)
Further, as described above, since R1, R2 >> R FET (> R F0 ), R F0 / R1≈0 holds.

このように、利得Ｇは、上記式（８）で示されるように、ＦＥＴ７の抵抗値ＲＦＥＴを変数とする一次関数として表される。また、抵抗値ＲＦＥＴが制御電圧Ｖｃを変数とするパラメータであり、かつ上記したように、制御電圧Ｖｃをゼロボルトにしたときの利得Ｇがゼロになることから、利得Ｇは、制御電圧Ｖｃを変数とし、かつ制御電圧Ｖｃをゼロボルトにしたときに値がゼロとなる関数としても表される。 Thus, the gain G is expressed as a linear function with the resistance value R FET of the FET 7 as a variable, as shown in the above equation (8). Further, since the resistance value R FET is a parameter having the control voltage Vc as a variable, and the gain G when the control voltage Vc is set to zero volts as described above, the gain G becomes zero. It is also expressed as a function whose value is zero when the control voltage Vc is zero volts.

次いで、増幅回路１の動作について説明する。   Next, the operation of the amplifier circuit 1 will be described.

最初に、所望の利得Ｇとなるように電圧値が規定された制御電圧ＶｃをＦＥＴ７のゲート端子に入力（印加）する。これにより、ＦＥＴ７の抵抗値ＲＦＥＴは制御電圧Ｖｃの電圧値に応じた抵抗値に規定され、この規定された抵抗値ＲＦＥＴと上記式（８）とにより、利得Ｇが所望の値に規定される。 First, a control voltage Vc whose voltage value is defined so as to obtain a desired gain G is input (applied) to the gate terminal of the FET 7. Thereby, the resistance value R FET of the FET 7 is defined as a resistance value corresponding to the voltage value of the control voltage Vc, and the gain G is defined as a desired value by the defined resistance value R FET and the above equation (8). Is done.

この状態で入力電圧Ｖｉを増幅回路１に入力すると、増幅回路１は、上記のようにして規定された利得Ｇで入力電圧Ｖｉを増幅して、出力電圧Ｖｏとして出力する。一方、入力電圧Ｖｉを一定にした状態において、制御電圧Ｖｃを変化させたときには、この制御電圧Ｖｃの変化に応じて利得Ｇが変化するため、増幅回路１は、この利得Ｇの変化に対応して出力電圧Ｖｏを変化させる。この場合、この増幅回路１では、上記したように、制御電圧Ｖｃをゼロにしたときには、利得Ｇがゼロとなって、出力電圧Ｖｏもゼロになる。このように、この増幅回路１では、利得の下限値が「１」に制限される（利得が１未満にならない）従来の増幅回路５１とは異なり、利得Ｇをゼロ（最小利得）にまで変化させることができることから、制御電圧Ｖｃを変化させたときの利得Ｇの変化量（最大利得／最小利得）を従来の増幅回路５１と比較して極めて大きくすることが可能となっている。   When the input voltage Vi is input to the amplifier circuit 1 in this state, the amplifier circuit 1 amplifies the input voltage Vi with the gain G specified as described above, and outputs it as the output voltage Vo. On the other hand, when the control voltage Vc is changed while the input voltage Vi is constant, the gain G changes in accordance with the change in the control voltage Vc, so that the amplifier circuit 1 responds to the change in the gain G. To change the output voltage Vo. In this case, in the amplifier circuit 1, as described above, when the control voltage Vc is zero, the gain G is zero and the output voltage Vo is zero. Thus, in this amplifier circuit 1, the gain G is changed to zero (minimum gain) unlike the conventional amplifier circuit 51 in which the lower limit value of the gain is limited to “1” (the gain is not less than 1). Therefore, the amount of change (maximum gain / minimum gain) of the gain G when the control voltage Vc is changed can be made extremely large as compared with the conventional amplifier circuit 51.

また、この増幅回路１では、従来の増幅回路５１とは異なり、演算増幅器２の非反転入力端子と反転入力端子の双方に対して、基準電位（グランド電位ＧＮＤ）との間に同型のＦＥＴ６，７が接続される構成（ＦＥＴの配置に関して対称となる構成）を採用しているため、温度変化などによってＦＥＴに生じる抵抗値ＲＦＥＴのバラツキを相殺することができる結果、入力電圧Ｖｉを良好な状態で、安定して増幅して出力電圧Ｖｏとして出力することが可能となっている。 Further, in this amplifier circuit 1, unlike the conventional amplifier circuit 51, the same type FET 6 between the reference potential (ground potential GND) with respect to both the non-inverting input terminal and the inverting input terminal of the operational amplifier 2. 7 is employed (a configuration that is symmetric with respect to the arrangement of the FETs), so that variations in the resistance value R FET that occurs in the FET due to temperature changes or the like can be offset, resulting in a good input voltage Vi. In this state, it is possible to stably amplify and output as the output voltage Vo.

このように、この増幅回路１では、演算増幅器２の反転入力端子に入力抵抗３の一端が接続され、演算増幅器２の非反転入力端子に入力抵抗４の一端が接続されると共に入力抵抗４の他端が入力抵抗３の他端に接続され、演算増幅器２の反転入力端子と出力端子との間に抵抗５が接続され、演算増幅器２の反転入力端子とグランド電位ＧＮＤとの間にＦＥＴ６が接続され、演算増幅器２の非反転入力端子とグランド電位ＧＮＤとの間にＦＥＴ７が接続され、さらに各入力抵抗３，４の抵抗値が、互いに同等の抵抗値で、かつ各ＦＥＴ６，７の作動時におけるドレイン・ソース間の抵抗値ＲＦＥＴよりも大きな（十分に大きな）抵抗値に規定されている。 As described above, in the amplifier circuit 1, one end of the input resistor 3 is connected to the inverting input terminal of the operational amplifier 2, and one end of the input resistor 4 is connected to the non-inverting input terminal of the operational amplifier 2. The other end is connected to the other end of the input resistor 3, a resistor 5 is connected between the inverting input terminal and the output terminal of the operational amplifier 2, and an FET 6 is connected between the inverting input terminal of the operational amplifier 2 and the ground potential GND. The FET 7 is connected between the non-inverting input terminal of the operational amplifier 2 and the ground potential GND, and the resistance values of the input resistors 3 and 4 are equal to each other and the FETs 6 and 7 are operated. The resistance value between drain and source at the time is defined as a resistance value larger (sufficiently larger) than the FET .

したがって、この増幅回路１によれば、制御電圧Ｖｃをゼロにしたときの利得Ｇをゼロまたはゼロに極めて近い値に制御できるため、利得の下限値が「１」を超える値に制限される従来の増幅回路５１とは異なり、制御電圧Ｖｃを変化させたときの利得Ｇの変化量を従来の増幅回路５１と比較して極めて大きくすることができる。   Therefore, according to the amplifier circuit 1, the gain G when the control voltage Vc is zero can be controlled to zero or a value very close to zero, so that the lower limit value of the gain is limited to a value exceeding “1”. Unlike the conventional amplifier circuit 51, the amount of change in the gain G when the control voltage Vc is changed can be made extremely large compared to the conventional amplifier circuit 51.

また、この増幅回路１によれば、演算増幅器２の非反転入力端子と反転入力端子の双方に対して、基準電位（グランド電位ＧＮＤ）との間に同型のＦＥＴ６，７が接続される構成のため、温度変化などによってＦＥＴに生じる抵抗値ＲＦＥＴのバラツキを相殺することができる結果、入力電圧Ｖｉを良好な状態で、安定して増幅して出力電圧Ｖｏとして出力することができる。 Further, according to the amplifier circuit 1, the FETs 6 and 7 of the same type are connected between the non-inverting input terminal and the inverting input terminal of the operational amplifier 2 between the reference potential (ground potential GND). Therefore, the variation of the resistance value R FET generated in the FET due to a temperature change or the like can be canceled, and as a result, the input voltage Vi can be stably amplified and output as the output voltage Vo.

なお、上記の増幅回路１では、上記した非反転型の増幅回路として機能するための条件と共に、各入力抵抗３，４の抵抗値を、互いに同等の抵抗値に規定し（第１条件）、かつ各ＦＥＴ６，７の作動時におけるドレイン・ソース間の抵抗値ＲＦＥＴよりも大きな（十分に大きな）抵抗値に規定すること（第２条件）により、制御電圧Ｖｃをゼロにしたときの利得Ｇをゼロまたは極めてゼロに近い値に制御できる好ましい構成を採用したが、増幅回路１の利得Ｇは、上記式（６）のように表されるため、上記の第１条件および第２条件のうちの第１条件を満たさない構成においても、利得Ｇの最小値（制御電圧Ｖｃをゼロにしたときの利得Ｇ）をゼロに近い値に規定することができ、制御電圧Ｖｃを変化させたときの利得Ｇの変化量を従来の増幅回路５１と比較して十分に大きくすることができる。 In the above amplifier circuit 1, the resistance values of the input resistors 3 and 4 are defined to be equal to each other (first condition), together with the conditions for functioning as the non-inverting amplifier circuit described above. Further, the resistance G between the drain and the source when the FETs 6 and 7 are operated. The gain G when the control voltage Vc is set to zero by defining a resistance value larger (sufficiently larger) than the FET. However, since the gain G of the amplifier circuit 1 is expressed by the above equation (6), the first condition and the second condition described above are used. Even in the configuration that does not satisfy the first condition, the minimum value of the gain G (the gain G when the control voltage Vc is zero) can be defined to a value close to zero, and when the control voltage Vc is changed Increase the amount of change in gain G The width circuit 51 can be made sufficiently large.

例えば、非反転型の増幅回路として機能するための条件および第２条件を満たし、第１条件を満たさない構成として、各ＦＥＴ６，７の抵抗値ＲＦＥＴが制御電圧Ｖｃによって３００Ω（＝ＲＦ０）から３ｋΩの範囲内で変更可能（抵抗値ＲＦＥＴの変化量（最大抵抗値／最小抵抗値）が１０倍の例）であり、抵抗値Ｒ１を２００ｋΩ、抵抗値Ｒ２を１００ｋΩ、抵抗値Ｒ３を５ｋΩとした構成のときには、利得Ｇの最小値（抵抗値ＲＦＥＴ＝３００Ωのときの利得Ｇ）は、上記式（６）に基づき、ゼロに近い数値「０．０２８」となり、利得Ｇの最大値（抵抗値ＲＦＥＴ＝３ｋΩのときの利得Ｇ）は、上記式（６）に基づき、数値「０．４９」となる。このため、制御電圧Ｖｃを変化させたときの利得Ｇの変化量は、１７．５（＝０．４９／０．０２８）となる。一方、従来の増幅回路５１において、Ｒｒを５ｋΩとし、ＦＥＴ５４の抵抗値ＲＦＥＴを３００Ωから３ｋΩの範囲内で変更可能としたときには、その利得Ｇの最大値は、（１＋５０００／３００）＝１７．６であり、利得Ｇの最小値は、（１＋５０００／３０００）＝３．５であることから、利得Ｇの変化量は、５（＝１７．６／３．５）となる。したがって、増幅回路１の利得Ｇの変化量は、従来の増幅回路５１の利得Ｇの変化量と比較して十分に大きな値となる。 For example, as a configuration that satisfies the condition for functioning as a non-inverting amplifier circuit and the second condition and does not satisfy the first condition, the resistance value R FET of each FET 6, 7 is set to 300Ω (= R F0 ) by the control voltage Vc. Can be changed within the range of 3 kΩ to 1 (example of change of resistance value R FET (maximum resistance value / minimum resistance value) 10 times), resistance value R1 is 200 kΩ, resistance value R2 is 100 kΩ, and resistance value R3 is When the configuration is 5 kΩ, the minimum value of the gain G (gain G when the resistance value R FET = 300Ω) is a numerical value “0.028” close to zero based on the above equation (6), and the maximum gain G The value (gain G when resistance value R FET = 3 kΩ) is a numerical value “0.49” based on the above equation (6). For this reason, the amount of change in the gain G when the control voltage Vc is changed is 17.5 (= 0.49 / 0.028). On the other hand, in the conventional amplifier circuit 51, when Rr is 5 kΩ and the resistance value R FET of the FET 54 can be changed within a range of 300Ω to 3 kΩ, the maximum value of the gain G is (1 + 5000/300) = 17. 6. Since the minimum value of the gain G is (1 + 5000/3000) = 3.5, the change amount of the gain G is 5 (= 17.6 / 3.5). Therefore, the change amount of the gain G of the amplifier circuit 1 is a sufficiently large value as compared with the change amount of the gain G of the conventional amplifier circuit 51.

一方、第２条件と共に第１条件を満たす構成（抵抗値Ｒ１，Ｒ２が１００ｋΩ）のときには、利得Ｇの最小値（抵抗値ＲＦＥＴ＝３００Ωのときの利得Ｇ）は、上記式（６）に基づき、ゼロに極めて近い数値「０．００３」となり、利得Ｇの最大値（抵抗値ＲＦＥＴ＝３ｋΩのときの利得Ｇ）は、上記式（６）に基づき、数値「０．４７」となる。このため、制御電圧Ｖｃを変化させたときの利得Ｇの変化量は、１５６（＝０．４７／０．００３）となる。したがって、第１条件および第２条件を満たす構成の増幅回路１では、利得Ｇの変化量は、従来の増幅回路５１の利得Ｇの変化量と比較して極めて大きな値となる。 On the other hand, when the first condition is satisfied together with the second condition (resistance values R1 and R2 are 100 kΩ), the minimum value of the gain G (gain G when the resistance value R FET = 300Ω) is expressed by the above equation (6). Based on the above equation (6), the numerical value “0.003” is obtained, which is very close to zero, and the maximum value of the gain G (the gain G when the resistance value R FET = 3 kΩ) is “0.47”. . Therefore, the amount of change in the gain G when the control voltage Vc is changed is 156 (= 0.47 / 0.003). Therefore, in the amplifier circuit 1 configured to satisfy the first condition and the second condition, the amount of change in the gain G is extremely large compared to the amount of change in the gain G of the conventional amplifier circuit 51.

なお、各ＦＥＴ６，７として、ｐ型チャネルのＦＥＴを使用しているが、ｎ型チャネルのＦＥＴを使用する構成を採用することもできる。また、各ＦＥＴ６，７として上記のように接合型のＦＥＴを使用した例について上記したが、ゲート接合部の構造が接合型（ジャンクション型）以外の構造のＦＥＴを使用することもできる。   In addition, although the p-type channel FET is used as each of the FETs 6 and 7, a configuration using an n-type channel FET can also be adopted. Moreover, although the above description has been made on the example in which the junction type FET is used as each of the FETs 6 and 7, FETs having a gate junction structure other than the junction type (junction type) can be used.

１ 増幅回路
２ 演算増幅器
３，４ 入力抵抗
５ 抵抗
６，７ ＦＥＴ
Ｇ 利得
ＲＦＥＴ ドレイン・ソース間の抵抗値
Ｖｃ 制御電圧
Ｖｉ 入力電圧
Ｖｏ 出力電圧 DESCRIPTION OF SYMBOLS 1 Amplifier circuit 2 Operational amplifier 3, 4 Input resistance 5 Resistance 6, 7 FET
G gain R FET drain-source resistance Vc Control voltage Vi Input voltage Vo Output voltage

Claims (2)

演算増幅器と、
当該演算増幅器の反転入力端子に一端が接続された第１入力抵抗と、
前記演算増幅器の非反転入力端子に一端が接続されると共に他端が前記第１入力抵抗の他端に接続された第２入力抵抗と、
前記演算増幅器の反転入力端子と出力端子との間に接続された第３抵抗と、
前記演算増幅器の反転入力端子にドレイン端子が接続され、かつゲート端子とソース端子とが互いに接続されて基準電位に規定された第１ＦＥＴと、
前記演算増幅器の非反転入力端子にドレイン端子が接続され、かつソース端子が前記基準電位に規定された前記第１ＦＥＴと同型の第２ＦＥＴとを備え、
前記第１入力抵抗および前記第２入力抵抗が、前記各ＦＥＴの作動時におけるドレイン・ソース間の抵抗値よりも大きな抵抗値に規定され、
前記第２ＦＥＴのゲート端子に増幅率制御用の制御電圧が入力される増幅回路。 An operational amplifier;
A first input resistor having one end connected to the inverting input terminal of the operational amplifier;
A second input resistor having one end connected to the non-inverting input terminal of the operational amplifier and the other end connected to the other end of the first input resistor;
A third resistor connected between the inverting input terminal and the output terminal of the operational amplifier;
A first FET having a drain terminal connected to the inverting input terminal of the operational amplifier and a gate terminal and a source terminal connected to each other and defined as a reference potential;
A drain terminal connected to the non-inverting input terminal of the operational amplifier and a source terminal defined at the reference potential, and a second FET of the same type as the first FET,
The first input resistance and the second input resistance are defined to have a resistance value larger than a resistance value between a drain and a source at the time of operation of each FET,
An amplifier circuit in which a control voltage for gain control is input to the gate terminal of the second FET. 前記第１入力抵抗および前記第２入力抵抗は、互いに同等の抵抗値に規定されている請求項１記載の増幅回路。   The amplifier circuit according to claim 1, wherein the first input resistor and the second input resistor are defined to have equivalent resistance values.
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