JP2011089950A - Semiconductor integrated circuit and operation method of the same - Google Patents

Semiconductor integrated circuit and operation method of the same Download PDF

Info

Publication number
JP2011089950A
JP2011089950A JP2009245313A JP2009245313A JP2011089950A JP 2011089950 A JP2011089950 A JP 2011089950A JP 2009245313 A JP2009245313 A JP 2009245313A JP 2009245313 A JP2009245313 A JP 2009245313A JP 2011089950 A JP2011089950 A JP 2011089950A
Authority
JP
Japan
Prior art keywords
temperature
temperature sensor
measurement information
integrated circuit
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2009245313A
Other languages
Japanese (ja)
Inventor
Mitsuhiko Igarashi
満彦 五十嵐
Yusuke Sugano
雄介 菅野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2009245313A priority Critical patent/JP2011089950A/en
Publication of JP2011089950A publication Critical patent/JP2011089950A/en
Withdrawn legal-status Critical Current

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To reduce an area occupied by a temperature sensor in a semiconductor chip when the temperature sensor is achieved in a semiconductor integrated circuit. <P>SOLUTION: The temperature sensor 1, including the first and second temperature sensors 2, 3, a data calculation section 4, and a nonvolatile memory 5, is built into the semiconductor integrated circuit LSI. At first, second and third temperatures, the first temperature sensor 2 measures a temperature dependency of a first electrical parameter t<SB>pd</SB>of the semiconductor chip while the second temperature sensor 3 measures a temperature dependency of a second electrical parameter t<SB>c</SB>of the semiconductor chip. The data calculation section 4 calculates the third temperature from measurement information t<SB>pd2</SB>on the t<SB>pd</SB>at the third temperature, measurement information t<SB>c2</SB>on the t<SB>c</SB>at the third temperature, measurement information t<SB>pd0</SB>, t<SB>pd1</SB>on the t<SB>pd</SB>at the first and second temperatures stored in the nonvolatile memory 5, measurement information t<SB>c0</SB>, t<SB>c1</SB>on the t<SB>c</SB>at the first and second temperatures, and the first temperature T<SB>0</SB>. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体集積回路およびその動作方法に関し、特に半導体集積回路に温度センサを実現する際に、温度センサの半導体チップ占有面積を削減するのに有効な技術に関するものである。   The present invention relates to a semiconductor integrated circuit and a method of operating the same, and more particularly to a technique effective in reducing the area occupied by a semiconductor chip of a temperature sensor when a temperature sensor is realized in the semiconductor integrated circuit.

大規模半導体集積回路(Large Scale Integrated circuit以下、LSIと言う)のプロセス微細化に伴って、LSIの速度ばらつきが非常に増大するようになった。このようなLSIにおいて、高性能化・低電力化を維持するためには、半導体チップ内部の温度状態をモニタしながら電源電圧等の制御を実施することが必要となってきている。しかしながら、従来の温度センサ回路は、例えばバンドギャップリファレンス(Band Gap Reference)回路を使用して構成されるものであった。   With process miniaturization of large-scale semiconductor integrated circuits (hereinafter referred to as LSIs), LSI speed variations have greatly increased. In such an LSI, in order to maintain high performance and low power, it is necessary to control the power supply voltage and the like while monitoring the temperature state inside the semiconductor chip. However, the conventional temperature sensor circuit is configured using, for example, a band gap reference circuit.

例えば、下記特許文献1の背景技術には、バンドギャップリファレンス(BGR)回路の一部を使用した温度感知部と、バンドギャップリファレンスを使用して温度が変化しても一定基準電圧を提供する参照部と、温度感知部と参照部からのアナログ信号をデジタル信号に変換するアナログ/デジタル変換器とを具備する温度センサが記載されている。   For example, in the background art of Patent Document 1 below, a temperature sensing unit using a part of a bandgap reference (BGR) circuit and a reference that provides a constant reference voltage even when the temperature changes using a bandgap reference A temperature sensor is described that includes an analog / digital converter that converts an analog signal from a temperature sensor and a reference unit into a digital signal.

一方、下記非特許文献1には、エミッタ面積の相違する2個のバイポーラトランジスタと、抵抗値の相違する2個の抵抗と、2個のPチャンネルMOSトランジスタと、差動増幅器とを具備するCMOSバンドギャップリファレンス(BGR)が記載されている。   On the other hand, the following Non-Patent Document 1 describes a CMOS including two bipolar transistors having different emitter areas, two resistors having different resistance values, two P-channel MOS transistors, and a differential amplifier. A band gap reference (BGR) is described.

また、下記非特許文献2には、1個の抵抗と、2個のNチャンネルMOSトランジスタと、2個のPチャンネルMOSトランジスタとを具備するCMOSバンドギャップリファレンス(BGR)が記載されている。第1のNチャンネルMOSトランジスタのソースは1個の抵抗を介して接地電位に接続され、ダイオード接続の第2のNチャンネルMOSトランジスタのソースは接地電位に直接接続される。ダイオード接続の第1のPチャンネルMOSトランジスタのドレインは第1のNチャンネルMOSトランジスタのドレインに接続され、第2のPチャンネルMOSトランジスタのドレインはダイオード接続の第2のNチャンネルMOSトランジスタのドレインに接続される。第1と第2のNチャンネルMOSトランジスタは、異なったデバイスサイズに設定される。   Non-Patent Document 2 below describes a CMOS bandgap reference (BGR) including one resistor, two N-channel MOS transistors, and two P-channel MOS transistors. The source of the first N-channel MOS transistor is connected to the ground potential via one resistor, and the source of the diode-connected second N-channel MOS transistor is directly connected to the ground potential. The drain of the diode-connected first P-channel MOS transistor is connected to the drain of the first N-channel MOS transistor, and the drain of the second P-channel MOS transistor is connected to the drain of the diode-connected second N-channel MOS transistor. Is done. The first and second N-channel MOS transistors are set to different device sizes.

特開2008−256694号 公報JP 2008-256694 A

Song Ying et al, “A Precise Curvature Compensated CMOS Bandgap Voltage Reference with Sub 1V Supply”, 2006 IEEE, 8th International Conference on Solid−State and Integrated Circuit Technology, 2006. ICSICT ‘06, PP.1754−1756.Song Ying et al, “A Precise Curve Compensated CMOS Bandgap Voltage Reference with Sub 1 volt Supply”, 2006 IEEE, 8th International Confidence. ICSICT '06, PP. 1754-1756. Hoi−Jun Yoo et al, “A Precision CMOS Voltage Reference with Enhanced Stability for the Application to Advanced VLSI‘s”, 1993 IEEE International Symposium on Circuits and Systems, ISCAS ’93, PP.1318−1321.Hoi-Jun Yoo et al, "A Precision CMOS Voltage Reference with Enhanced Stability for the Application to Advanced VLSI's", 1993 IEEE International Institute. 1318-1321.

本発明者等は本発明に先立って、半導体集積回路の微細化半導体プロセスを利用して低コスト化が可能な大規模半導体集積回路(LSIと言う)の研究・開発に従事した。   Prior to the present invention, the inventors engaged in research and development of a large-scale semiconductor integrated circuit (referred to as LSI) capable of reducing the cost by using a miniaturized semiconductor process of a semiconductor integrated circuit.

このLSIで高性能化・低電力化を維持するために、半導体チップ内部の温度状態をモニタして電源電圧等の制御するために、上述のようにバンドギャップリファレンス(BGR)回路で構成される温度センサ回路が本発明に先立って本発明者等によって検討された。   In order to maintain high performance and low power with this LSI, it is composed of a band gap reference (BGR) circuit as described above to monitor the temperature state inside the semiconductor chip and control the power supply voltage etc. A temperature sensor circuit was examined by the inventors prior to the present invention.

しかしながら、本発明者等による検討によって、上述のようなバンドギャップリファレンス(BGR)回路や温度センサ回路は例えばエミッタ面積等のデバイスサイズの相違する2個のトランジスタや半導体チップ占有面積の大きな抵抗を必要とする一方、回路規模の大きなアナログ/デジタル変換器を必要とするため、面積が増大すると言う問題が明らかとされた。すなわち、バンドギャップリファレンス(BGR)回路やこのような温度センサ回路はアナログ回路で構成する必要があるので微細化プロセスと整合性が低く、先端半導体製造プロセスを利用するLSIでは面積が増大して、ロジック半導体製造プロセスとの整合性が低いと言う問題が明らかとされた。   However, as studied by the present inventors, the band gap reference (BGR) circuit and the temperature sensor circuit as described above require two transistors having different device sizes such as an emitter area and a resistor having a large area occupied by the semiconductor chip. On the other hand, since an analog / digital converter having a large circuit scale is required, the problem that the area increases is clarified. In other words, the band gap reference (BGR) circuit and such a temperature sensor circuit need to be configured with an analog circuit, so the consistency with the miniaturization process is low, and the area of LSI using advanced semiconductor manufacturing processes increases, The problem of low consistency with the logic semiconductor manufacturing process was revealed.

そこで、本発明者等は大規模半導体集積回路(LSI)で温度センサを実現する際に、ロジック規模が比較的増大してもコスト増加が比較的小さいことに着目して、デジタルシグナルプロセッシング(PSP)主体のオンチップ温度センシング技術を採用すると言う基本的技術思想を着想したものである。尚、このデジタルシグナルプロセッシング(DSP)に際しては、半導体チップ温度以外のパラメータ(変数)の影響がキャンセルされるようにデータ算術演算を実行するものである。   Therefore, the present inventors pay attention to the fact that when the temperature sensor is realized by a large-scale semiconductor integrated circuit (LSI), the cost increase is relatively small even if the logic scale is relatively increased, and the digital signal processing (PSP) ) Inspired by the basic technical idea of adopting the main on-chip temperature sensing technology. In this digital signal processing (DSP), a data arithmetic operation is executed so that the influence of parameters (variables) other than the semiconductor chip temperature is canceled.

本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。   The present invention has been made as a result of the examination by the present inventors prior to the present invention as described above.

従って本発明の目的の1つは、半導体集積回路に温度センサを実現する際に、温度センサの半導体チップ占有面積を削減することにある。   Accordingly, one object of the present invention is to reduce the area occupied by the semiconductor chip of the temperature sensor when the temperature sensor is realized in the semiconductor integrated circuit.

また、本発明の他の目的の1つは、半導体集積回路に温度センサを実現する際に、ロジック半導体製造プロセスとの整合性を改善することにある。   Another object of the present invention is to improve consistency with a logic semiconductor manufacturing process when a temperature sensor is realized in a semiconductor integrated circuit.

また、本発明の更に他の目的の1つは、半導体集積回路に温度センサを実現する際に、先端半導体製造プロセスの優位条件を維持することにある。   Yet another object of the present invention is to maintain the superior conditions of the advanced semiconductor manufacturing process when implementing a temperature sensor in a semiconductor integrated circuit.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。   A typical one of the inventions disclosed in the present application will be briefly described as follows.

すなわち、本発明の代表的な実施の形態は、半導体チップの温度を測定する温度センサ(1)を内蔵する半導体集積回路(LSI)である。   That is, a typical embodiment of the present invention is a semiconductor integrated circuit (LSI) incorporating a temperature sensor (1) for measuring the temperature of a semiconductor chip.

前記温度センサ(1)は、第1の温度センサ(2)、第2の温度センサ(3)、データ演算部(4)、不揮発性メモリ(5)を含むものである。   The temperature sensor (1) includes a first temperature sensor (2), a second temperature sensor (3), a data calculation unit (4), and a nonvolatile memory (5).

前記第1の温度センサ(2)は、第1の温度(T)と第2の温度(T)と第3の温度(T)にて前記半導体チップの第1の電気的パラメータ(tpd)の温度依存性を測定する。 The first temperature sensor (2) has a first electrical parameter (T 0 ), a second temperature (T 1 ), and a third temperature (T 2 ) of the semiconductor chip. The temperature dependence of t pd ) is measured.

前記第2の温度センサ(3)は、前記第1の温度(T)と前記第2の温度(T)と前記第3の温度(T)にて前記半導体チップの第2の電気的パラメータ(t)の温度依存性を測定する。 The second temperature sensor (3) is configured to output a second electric current of the semiconductor chip at the first temperature (T 0 ), the second temperature (T 1 ), and the third temperature (T 2 ). The temperature dependence of the dynamic parameter (t c ) is measured.

前記第1の温度(T)での前記第1の電気的パラメータ(tpd)の第1測定情報(tpd0)と前記第2の温度(T)での前記第1の電気的パラメータ(tpd)の第2測定情報(tpd1)とは、前記不揮発性メモリ(5)に不揮発記憶される。 First measurement information (t pd0 ) of the first electrical parameter (t pd ) at the first temperature (T 0 ) and the first electrical parameter at the second temperature (T 1 ) The second measurement information (t pd1 ) of (t pd ) is nonvolatilely stored in the nonvolatile memory (5).

前記第1の温度(T)での前記第2の電気的パラメータ(t)の第3測定情報(tc0)と前記第2の温度(T)での前記第2の電気的パラメータ(t)の第4測定情報(tc1)とは、前記不揮発性メモリ(5)に不揮発記憶される。 Third measurement information (t c0 ) of the second electrical parameter (t c ) at the first temperature (T 0 ) and the second electrical parameter at the second temperature (T 1 ) the fourth measurement information (t c) (t c1), are non-volatile memory in the nonvolatile memory (5).

前記第3の温度(T)での前記第1の電気的パラメータ(tpd)の第5測定情報(tpd2)と、前記第3の温度(T)での前記第2の電気的パラメータ(t)の第6測定情報(tc2)と、前記不揮発性メモリ(5)に不揮発記憶された前記第1測定情報(tpd0)と前記第2測定情報(tpd1)と前記第3測定情報(tc0)と前記第4測定情報(tc1)と前記第1の温度(T)とから前記データ演算部(4)は前記第3の温度(T)を算出可能とされたことを特徴とするものである(図1参照)。 And the third of the fifth measurement information of the temperature of the first electrical parameter at (T 2) (t pd) (t pd2), said second electrical in the third temperature (T 2) Sixth measurement information (t c2 ) of the parameter (t c ), the first measurement information (t pd0 ), the second measurement information (t pd1 ) stored in the nonvolatile memory (5), and the second From the three measurement information (t c0 ), the fourth measurement information (t c1 ), and the first temperature (T 0 ), the data calculation unit (4) can calculate the third temperature (T 2 ). (See FIG. 1).

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。   The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

すなわち、本発明によれば、半導体集積回路に温度センサを実現する際に、温度センサの半導体チップ占有面積を削減することができる。   That is, according to the present invention, when the temperature sensor is realized in the semiconductor integrated circuit, the area occupied by the semiconductor chip of the temperature sensor can be reduced.

図1は、本発明の実施の形態1による大規模半導体集積回路(LSI)の構成を示す図である。FIG. 1 is a diagram showing a configuration of a large-scale semiconductor integrated circuit (LSI) according to the first embodiment of the present invention. 図2は、図1に示す本発明の実施の形態1による大規模半導体集積回路(LSI)に内蔵された温度センサ(TEMP_SEN)1の伝播遅延時間センサ(tpd_Sense)2の構成を示す図である。FIG. 2 is a diagram showing the configuration of the propagation delay time sensor (tpd_Sense) 2 of the temperature sensor (TEMP_SEN) 1 built in the large-scale semiconductor integrated circuit (LSI) according to the first embodiment of the present invention shown in FIG. . 図3は、図1に示す本発明の実施の形態1による大規模半導体集積回路(LSI)に内蔵された温度センサ(TEMP_SEN)1のリーク電流充電時間センサ(Leak_Charge_Sense)3の構成を示す図である。FIG. 3 is a diagram showing a configuration of the leakage current charging time sensor (Leak_Charge_Sense) 3 of the temperature sensor (TEMP_SEN) 1 built in the large-scale semiconductor integrated circuit (LSI) according to the first embodiment of the present invention shown in FIG. is there. 図4は、図2に示した伝播遅延時間センサ(tpd_Sense)2の動作を説明するための波形図である。FIG. 4 is a waveform diagram for explaining the operation of the propagation delay time sensor (tpd_Sense) 2 shown in FIG. 図5は、図3に示したリーク電流充電時間センサ(Leak_Charge_Sense)3の動作を説明するための波形図である。FIG. 5 is a waveform diagram for explaining the operation of the leak current charging time sensor (Leak_Charge_Sense) 3 shown in FIG. 図6は、図2に示す伝播遅延時間センサ(tpd_Sense)2を構成する遅延ライン回路2aの伝播遅延時間tpdの温度依存性において相互に相違する3つの半導体チップ温度T、T、Tでの伝播遅延時間tpd0、tpd1、tpd2の関係を示す図である。FIG. 6 shows three semiconductor chip temperatures T 0 , T 1 , T T that differ from each other in the temperature dependence of the propagation delay time t pd of the delay line circuit 2 a constituting the propagation delay time sensor (tpd_Sense) 2 shown in FIG. 2 is a diagram illustrating a relationship between propagation delay times t pd0 , t pd1 , and t pd2 in FIG. 図7は、図3に示すリーク電流充電時間センサ(Leak_Charge_Sense)3のリーク電流充電時間tの温度依存性において相互に相違する3つの半導体チップ温度T、T、Tでの伝播遅延時間tpd0、tpd1、tpd2の関係を示す図である。FIG. 7 shows propagation delays at three semiconductor chip temperatures T 0 , T 1 , and T 2 that are different from each other in the temperature dependence of the leakage current charging time t c of the leakage current charging time sensor (Leak_Charge_Sense) 3 shown in FIG. It is a figure which shows the relationship of time tpd0 , tpd1 , tpd2 . 図8は、本発明の実施の形態2による大規模半導体集積回路(LSI)の構成を示す図である。FIG. 8 is a diagram showing a configuration of a large-scale semiconductor integrated circuit (LSI) according to the second embodiment of the present invention.

1.実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
1. First, an outline of a typical embodiment of the invention disclosed in the present application will be described. The reference numerals of the drawings referred to with parentheses in the outline description of the representative embodiments merely exemplify what are included in the concept of the components to which the reference numerals are attached.

〔1〕本発明の代表的な実施の形態は、半導体チップの温度を測定する温度センサ(1)を内蔵する半導体集積回路(LSI)である。   [1] A typical embodiment of the present invention is a semiconductor integrated circuit (LSI) incorporating a temperature sensor (1) for measuring the temperature of a semiconductor chip.

前記温度センサ(1)は、第1の温度センサ(2)と、第2の温度センサ(3)と、データ演算部(4)と、不揮発性メモリ(5)とを含むものである。   The temperature sensor (1) includes a first temperature sensor (2), a second temperature sensor (3), a data calculation unit (4), and a nonvolatile memory (5).

前記第1の温度センサ(2)は、前記半導体チップの第1の温度(T)と第2の温度(T)と第3の温度(T)にて前記半導体チップの第1の電気的パラメータ(tpd)の温度依存性を測定可能とされたものである。 The first temperature sensor (2) includes a first temperature (T 0 ), a second temperature (T 1 ), and a third temperature (T 2 ) of the semiconductor chip. The temperature dependence of the electrical parameter (t pd ) can be measured.

前記第2の温度センサ(3)は、前記半導体チップの前記第1の温度(T)と前記第2の温度(T)と前記第3の温度(T)にて前記半導体チップの第2の電気的パラメータ(t)の温度依存性を測定可能とされたものである。 The second temperature sensor (3) is configured to detect the semiconductor chip at the first temperature (T 0 ), the second temperature (T 1 ), and the third temperature (T 2 ) of the semiconductor chip. The temperature dependence of the second electrical parameter (t c ) can be measured.

前記第1の温度センサ(2)により測定される前記第1の温度(T)での前記第1の電気的パラメータ(tpd)の第1測定情報(tpd0)と前記第1の温度センサ(2)により測定される前記第2の温度(T)での前記第1の電気的パラメータ(tpd)の第2測定情報(tpd1)とは、前記不揮発性メモリ(5)に不揮発記憶が可能とされたものである。 First measurement information (t pd0 ) of the first electrical parameter (t pd ) at the first temperature (T 0 ) measured by the first temperature sensor (2) and the first temperature The second measurement information (t pd1 ) of the first electrical parameter (t pd ) at the second temperature (T 1 ) measured by the sensor (2) is stored in the nonvolatile memory (5). Non-volatile storage is possible.

前記第2の温度センサ(3)により測定される前記第1の温度(T)での前記第2の電気的パラメータ(t)の第3測定情報(tc0)と前記第2の温度センサ(3)により測定される前記第2の温度(T)での前記第2の電気的パラメータ(t)の第4測定情報(tc1)とは、前記不揮発性メモリ(5)に不揮発記憶が可能とされたものである。 Third measurement information (t c0 ) of the second electrical parameter (t c ) at the first temperature (T 0 ) measured by the second temperature sensor (3) and the second temperature The fourth measurement information (t c1 ) of the second electrical parameter (t c ) at the second temperature (T 1 ) measured by the sensor (3) is stored in the nonvolatile memory (5). Non-volatile storage is possible.

前記第1の温度センサ(2)により測定される前記第3の温度(T)での前記第1の電気的パラメータ(tpd)の第5測定情報(tpd2)と、前記第2の温度センサ(3)により測定される前記第3の温度(T)での前記第2の電気的パラメータ(t)の第6測定情報(tc2)と、前記不揮発性メモリ(5)に不揮発記憶された前記第1測定情報(tpd0)と前記第2測定情報(tpd1)と前記第3測定情報(tc0)と前記第4測定情報(tc1)と前記第1の温度(T)とから前記データ演算部(4)は前記第3の温度(T)を算出可能とされたことを特徴とするものである(図1参照)。 Fifth measurement information (t pd2 ) of the first electrical parameter (t pd ) at the third temperature (T 2 ) measured by the first temperature sensor (2), and the second temperature Sixth measurement information (t c2 ) of the second electrical parameter (t c ) at the third temperature (T 2 ) measured by the temperature sensor (3), and the nonvolatile memory (5) The first measurement information (t pd0 ), the second measurement information (t pd1 ), the third measurement information (t c0 ), the fourth measurement information (t c1 ), and the first temperature (non-volatile storage) The data calculation unit (4) can calculate the third temperature (T 2 ) from T 0 ) (see FIG. 1).

前記実施の形態によれば、半導体集積回路に温度センサを実現する際に、温度センサの半導体チップ占有面積を削減することができる。   According to the embodiment, when the temperature sensor is realized in the semiconductor integrated circuit, the area occupied by the semiconductor chip of the temperature sensor can be reduced.

好適な実施の形態によれば、前記第1の温度センサ(2)は、クロック信号(CLK)に応答して、前記第1の電気的パラメータ(tpd)の前記温度依存性を測定する第1のカウンター(2d)を有する。 According to a preferred embodiment, the first temperature sensor (2) measures the temperature dependence of the first electrical parameter (t pd ) in response to a clock signal (CLK). 1 counter (2d).

前記第2の温度センサ(3)は、前記クロック信号(CLK)に応答して、前記第2の電気的パラメータ(t)の前記温度依存性を測定する第2のカウンター(3g)を有することを特徴とするものである(図2、図3参照)。 The second temperature sensor (3) has a second counter (3g) that measures the temperature dependence of the second electrical parameter (t c ) in response to the clock signal (CLK). (See FIGS. 2 and 3).

他の好適な実施の形態によれば、前記第1の温度センサ(2)は、前記第1のカウンター(2d)の入力端子に接続された遅延回路(2a)を更に有する。   According to another preferred embodiment, the first temperature sensor (2) further comprises a delay circuit (2a) connected to an input terminal of the first counter (2d).

前記第1の温度センサ(2)は、前記遅延回路(2a)の伝播遅延時間の温度依存性を前記第1の電気的パラメータ(tpd)の前記温度依存性として測定可能とされたものである。 The first temperature sensor (2) can measure the temperature dependence of the propagation delay time of the delay circuit (2a) as the temperature dependence of the first electrical parameter (t pd ). is there.

前記第2の温度センサ(3)は、前記第2のカウンター(3g)の入力端子に接続されたリーク電流充放電回路(3a、3b、3c、3d)を更に有する。   The second temperature sensor (3) further includes a leakage current charge / discharge circuit (3a, 3b, 3c, 3d) connected to the input terminal of the second counter (3g).

前記第2の温度センサ(3)は、前記リーク電流充放電回路(3a、3b、3c、3d)のリーク電流による容量(3d)の充電時間と放電時間の少なくともいずれかを一方の時間の温度依存性を前記第2の電気的パラメータ(t)の前記温度依存性として測定可能とされたものであることを特徴とするものである(図2、図3参照)。 The second temperature sensor (3) has at least one of a charging time and a discharging time of the capacity (3d) due to the leakage current of the leakage current charging / discharging circuit (3a, 3b, 3c, 3d) as a temperature of one time. The dependency can be measured as the temperature dependency of the second electrical parameter (t c ) (see FIGS. 2 and 3).

より好適な実施の形態によれば、前記第1の温度センサ(2)の前記遅延回路(2a)と前記第2の温度センサ(3)の前記リーク電流充放電回路(3a、3b、3c、3d)とは、それぞれCMOS回路で構成されたことを特徴とするものである(図2、図3参照)。   According to a more preferred embodiment, the delay circuit (2a) of the first temperature sensor (2) and the leakage current charging / discharging circuit (3a, 3b, 3c, 3d) is characterized in that each is constituted by a CMOS circuit (see FIGS. 2 and 3).

他のより好適な実施の形態によれば、前記第1の温度センサ(2)は、前記第1のカウンター(2d)の前記入力端子と前記遅延回路(2a)との間に第1の論理回路(2b、2c)を更に有する。   According to another more preferred embodiment, the first temperature sensor (2) includes a first logic between the input terminal of the first counter (2d) and the delay circuit (2a). It further has a circuit (2b, 2c).

前記第2の温度センサ(3)は、前記第2のカウンター(3g)の前記入力端子と前記リーク電流充放電回路(3a、3b、3c、3d)との間に第2の論理回路(3e、3f)を更に有することを特徴とするものである。   The second temperature sensor (3) includes a second logic circuit (3e) between the input terminal of the second counter (3g) and the leakage current charge / discharge circuit (3a, 3b, 3c, 3d). 3f).

具体的な実施の形態によれば、前記データ演算部(4)は、前記第1測定情報(tpd0)と、前記第2測定情報(tpd1)と、前記第3測定情報(tc0)と、前記第4測定情報(tc1)と、前記第5測定情報(tpd2)と、前記第6測定情報(tc2)と、前記第1の温度(T)と、下記関係とから前記第3の温度(T)を算出することを特徴とするものである。 According to a specific embodiment, the data calculation unit (4) includes the first measurement information (t pd0 ), the second measurement information (t pd1 ), and the third measurement information (t c0 ). The fourth measurement information (t c1 ), the fifth measurement information (t pd2 ), the sixth measurement information (t c2 ), the first temperature (T 0 ), and the following relationship: The third temperature (T 2 ) is calculated.

α=(tpd2−tpd0)/(tpd1−tpd0)
β=ln(tc2/tc0)/ln(tc1/tc2)
=(1+β)T/(1+α)
α = (t pd2 −t pd0 ) / (t pd1 −t pd0 )
β = ln (t c2 / t c0 ) / ln (t c1 / t c2 )
T 2 = (1 + β) T 0 / (1 + α)

より具体的な実施の形態によれば、前記リーク電流充放電回路(3a、3b、3c、3d)の前記リーク電流は、MOSトランジスタのサブスレッシュホールド・リーク電流であることを特徴とするものである(図3参照)。   According to a more specific embodiment, the leakage current of the leakage current charging / discharging circuit (3a, 3b, 3c, 3d) is a sub-threshold leakage current of a MOS transistor. Yes (see Figure 3).

他のより具体的な実施の形態によれば、前記データ演算部(4)は、前記βの計算のためのルックアップテーブル(4c)を有することを特徴とするものである(図1参照)。   According to another more specific embodiment, the data operation unit (4) has a lookup table (4c) for calculating the β (see FIG. 1). .

更に他のより具体的な実施の形態によれば、前記半導体集積回路(LSI)は、デジタルコア(20)を更に内蔵するものである。   According to still another more specific embodiment, the semiconductor integrated circuit (LSI) further includes a digital core (20).

前記データ演算部(4)は、前記デジタルコア(20)に適応電圧スケーリング方式によって供給される可変電源電圧(Variable_VDD)の算出のために前記第3の温度(T)を算出することを特徴とするものである(図8参照)。 The data calculation unit (4) calculates the third temperature (T 2 ) to calculate a variable power supply voltage (Variable_V DD ) supplied to the digital core (20) by an adaptive voltage scaling method. It is a characteristic (see FIG. 8).

最も具体的な実施の形態によれば、前記半導体集積回路(LSI)は、クリティカルパスレプリカ(30)と、電源電圧コントローラ(40)とを更に内蔵するものである。   According to the most specific embodiment, the semiconductor integrated circuit (LSI) further includes a critical path replica (30) and a power supply voltage controller (40).

前記デジタルコア(20)は、中央処理ユニット(21)を含むものである。   The digital core (20) includes a central processing unit (21).

前記クリティカルパスレプリカ(30)は、前記中央処理ユニット(21)の処理速度の検出が可能である。   The critical path replica (30) can detect the processing speed of the central processing unit (21).

前記電源電圧コントローラ(40)には、前記温度センサ(1)の前記データ演算部(4)で算出された前記第3の温度(T)の情報(T)と前記クリティカルパスレプリカ(30)で検出された前記処理速度の情報(P)とが供給されることによって、前記可変電源電圧(Variable_VDD)の電圧値が前記電源電圧コントローラ(40)によって算出されることを特徴とするものである(図8参照)。 The power supply voltage controller (40) includes information (T) on the third temperature (T 2 ) calculated by the data calculation unit (4) of the temperature sensor (1) and the critical path replica (30). The processing speed information (P) detected in step (b) is supplied, whereby the voltage value of the variable power supply voltage (Variable_V DD ) is calculated by the power supply voltage controller (40). Yes (see FIG. 8).

〔2〕本発明の別の観点の代表的な実施の形態は、半導体チップの温度を測定する温度センサ(1)を内蔵する半導体集積回路(LSI)の動作方法である。   [2] A typical embodiment of another aspect of the present invention is a method of operating a semiconductor integrated circuit (LSI) incorporating a temperature sensor (1) for measuring the temperature of a semiconductor chip.

前記温度センサ(1)は、第1の温度センサ(2)と、第2の温度センサ(3)と、データ演算部(4)と、不揮発性メモリ(5)とを含むものである。   The temperature sensor (1) includes a first temperature sensor (2), a second temperature sensor (3), a data calculation unit (4), and a nonvolatile memory (5).

前記第1の温度センサ(2)は、前記半導体チップの第1の温度(T)と第2の温度(T)と第3の温度(T)にて前記半導体チップの第1の電気的パラメータ(tpd)の温度依存性を測定可能とされたものである。 The first temperature sensor (2) includes a first temperature (T 0 ), a second temperature (T 1 ), and a third temperature (T 2 ) of the semiconductor chip. The temperature dependence of the electrical parameter (t pd ) can be measured.

前記第2の温度センサ(3)は、前記半導体チップの前記第1の温度(T)と前記第2の温度(T)と前記第3の温度(T)にて前記半導体チップの第2の電気的パラメータ(t)の温度依存性を測定可能とされたものである。 The second temperature sensor (3) is configured to detect the semiconductor chip at the first temperature (T 0 ), the second temperature (T 1 ), and the third temperature (T 2 ) of the semiconductor chip. The temperature dependence of the second electrical parameter (t c ) can be measured.

前記動作方法は、下記ステップを含むことを特徴とするものである(図1参照)。   The operation method includes the following steps (see FIG. 1).

前記第1の温度センサ(2)により測定される前記第1の温度(T)での前記第1の電気的パラメータ(tpd)の第1測定情報(tpd0)を、前記不揮発性メモリ(5)に不揮発記憶するステップ。 First measurement information (t pd0 ) of the first electrical parameter (t pd ) at the first temperature (T 0 ) measured by the first temperature sensor (2) is stored in the nonvolatile memory. (5) A step of nonvolatile storage.

前記第1の温度センサ(2)により測定される前記第2の温度(T)での前記第1の電気的パラメータ(tpd)の第2測定情報(tpd1)を、前記不揮発性メモリ(5)に不揮発記憶するステップ。 Second measurement information (t pd1 ) of the first electrical parameter (t pd ) at the second temperature (T 1 ) measured by the first temperature sensor (2) is stored in the nonvolatile memory. (5) A step of nonvolatile storage.

前記第2の温度センサ(3)により測定される前記第1の温度(T)での前記第2の電気的パラメータ(t)の第3測定情報(tc0)を、前記不揮発性メモリ(5)に不揮発記憶するステップ。 Third measurement information (t c0 ) of the second electrical parameter (t c ) at the first temperature (T 0 ) measured by the second temperature sensor (3) is stored in the nonvolatile memory. (5) A step of nonvolatile storage.

前記第2の温度センサ(3)により測定される前記第2の温度(T)での前記第2の電気的パラメータ(t)の第4測定情報(tc1)を、前記不揮発性メモリ(5)に不揮発記憶するステップ。 Fourth measurement information (t c1 ) of the second electrical parameter (t c ) at the second temperature (T 1 ) measured by the second temperature sensor (3) is stored in the nonvolatile memory. (5) A step of nonvolatile storage.

前記第1の温度センサ(2)により測定される前記第3の温度(T)での前記第1の電気的パラメータ(tpd)の第5測定情報(tpd2)と、前記第2の温度センサ(3)により測定される前記第3の温度(T)での前記第2の電気的パラメータ(t)の第6測定情報(tc2)と、前記不揮発性メモリ(5)に不揮発記憶された前記第1測定情報(tpd0)と前記第2測定情報(tpd1)と前記第3測定情報(tc0)と前記第4測定情報(tc1)と前記第1の温度(T)とから前記データ演算部(4)によって前記第3の温度(T)を算出するステップ。 Fifth measurement information (t pd2 ) of the first electrical parameter (t pd ) at the third temperature (T 2 ) measured by the first temperature sensor (2), and the second temperature Sixth measurement information (t c2 ) of the second electrical parameter (t c ) at the third temperature (T 2 ) measured by the temperature sensor (3), and the nonvolatile memory (5) The first measurement information (t pd0 ), the second measurement information (t pd1 ), the third measurement information (t c0 ), the fourth measurement information (t c1 ), and the first temperature (non-volatile storage) Calculating the third temperature (T 2 ) by the data calculation unit (4) from T 0 ).

前記実施の形態によれば、半導体集積回路に温度センサを実現する際に、温度センサの半導体チップ占有面積を削減することができる。   According to the embodiment, when the temperature sensor is realized in the semiconductor integrated circuit, the area occupied by the semiconductor chip of the temperature sensor can be reduced.

2.実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
2. Details of Embodiment Next, the embodiment will be described in more detail. In all the drawings for explaining the best mode for carrying out the invention, components having the same functions as those in the above-mentioned drawings are denoted by the same reference numerals, and repeated description thereof is omitted.

[実施の形態1]
《実施の形態1の大規模半導体集積回路(LSI)の構成》
図1は、本発明の実施の形態1による大規模半導体集積回路(LSI)の構成を示す図である。
[Embodiment 1]
<< Configuration of Large-Scale Semiconductor Integrated Circuit (LSI) of First Embodiment >>
FIG. 1 is a diagram showing a configuration of a large-scale semiconductor integrated circuit (LSI) according to the first embodiment of the present invention.

図1に示す本発明の実施の形態1による大規模半導体集積回路(LSI)に内蔵された温度センサ(TEMP_SEN)1は、伝播遅延時間センサ(tpd_Sense)2、リーク電流充電時間センサ(Leak_Charge_Sense)3、データ演算部(DSP)4、不揮発性半導体メモリ(EEPROM)5、クロック供給部(CLK_GEN)6を具備している。   A temperature sensor (TEMP_SEN) 1 built in the large-scale semiconductor integrated circuit (LSI) according to the first embodiment of the present invention shown in FIG. A data operation unit (DSP) 4, a nonvolatile semiconductor memory (EEPROM) 5, and a clock supply unit (CLK_GEN) 6.

伝播遅延時間センサ(tpd_Sense)2は複数の半導体チップ温度T、T、Tに応答して変化する伝播遅延時間tpdを生成する一方、リーク電流充電時間センサ(Leak_Charge_Sense)3も複数の半導体チップ温度T、T、Tに応答して変化するリーク電流充電時間tを生成するものである。伝播遅延時間センサ(tpd_Sense)2による伝播遅延時間tpdの計測とリーク電流充電時間センサ(Leak_Charge_Sense)3によるリーク電流充電時間tの計測に、クロック供給部(CLK_GEN)6から供給される安定な周波数を有するクロック信号CLKが利用される。例えば、クロック信号CLKの周波数を安定化するために、水晶振動子Xtalによって発振周波数が安定化されたクロック発振器によって安定な周波数を有するクロック信号CLKがクロック供給部(CLK_GEN)6から生成されることが可能である。 The propagation delay time sensor (tpd_Sense) 2 generates a propagation delay time t pd that changes in response to a plurality of semiconductor chip temperatures T 0 , T 1 , T 2 , while the leakage current charge time sensor (Leak_Charge_Sense) 3 also includes a plurality of The leakage current charging time t c that changes in response to the semiconductor chip temperatures T 0 , T 1 , T 2 is generated. The measurement of the propagation delay time t pd by the propagation delay time sensor (tpd_Sense) 2 and the measurement of the leakage current charging time t c by the leakage current charge time sensor (Leak_Charge_Sense) 3 are stable from the clock supply unit (CLK_GEN) 6. A clock signal CLK having a frequency is used. For example, in order to stabilize the frequency of the clock signal CLK, a clock signal CLK having a stable frequency is generated from the clock supply unit (CLK_GEN) 6 by a clock oscillator whose oscillation frequency is stabilized by the crystal resonator Xtal. Is possible.

データ演算部(DSP)4は、複数の半導体チップ温度T、T、Tで伝播遅延時間センサ(tpd_Sense)2によって計測された複数の伝播遅延時間tpdと複数の半導体チップ温度T、T、Tでリーク電流充電時間センサ(Leak_Charge_Sense)3によって計測された複数のリーク電流充電時間tとを使用して正確な半導体チップ温度を算出するためのデータ算術演算を実行するものである。その際に、データ演算部(DSP)4は、半導体チップ温度以外のパラメータ(変数)の影響がキャンセルされるようにデータ算術演算を実行する。また、データ演算部(DSP)4は、このデータ算術演算の実行のために、算術論理演算部(ALU)4aと乗算/除算部(MULT/DIV)4bとルックアップテーブル(LUT)4cとを含んでいる。尚、このルックアップテーブル(LUT)4cは、オンチップRAMと小規模制御論理回路により構成されることができる。ルックアップテーブル(LUT)4cのオンチップRAMの格納データは、図1に示した大規模半導体集積回路(LSI)の電源電圧の投入時にて不揮発性半導体メモリ(EEPROM)5からロードされることが可能である。 The data operation unit (DSP) 4 includes a plurality of propagation delay times t pd measured by the propagation delay time sensor (tpd_Sense) 2 at a plurality of semiconductor chip temperatures T 0 , T 1 , T 2 and a plurality of semiconductor chip temperatures T 0. , T 1 , T 2 to perform data arithmetic operation for calculating an accurate semiconductor chip temperature using a plurality of leakage current charging times t c measured by a leakage current charging time sensor (Leak_Charge_Sense) 3 It is. At that time, the data operation unit (DSP) 4 performs data arithmetic operation so that the influence of parameters (variables) other than the semiconductor chip temperature is canceled. The data operation unit (DSP) 4 includes an arithmetic logic operation unit (ALU) 4a, a multiplication / division unit (MULT / DIV) 4b, and a lookup table (LUT) 4c for the execution of the data arithmetic operation. Contains. The lookup table (LUT) 4c can be composed of an on-chip RAM and a small-scale control logic circuit. Data stored in the on-chip RAM of the look-up table (LUT) 4c may be loaded from the nonvolatile semiconductor memory (EEPROM) 5 when the power supply voltage of the large-scale semiconductor integrated circuit (LSI) shown in FIG. Is possible.

不揮発性半導体メモリ(EEPROM)5は、複数の半導体チップ温度T、T、Tで伝播遅延時間センサ(tpd_Sense)2によって計測された複数の伝播遅延時間tpdや複数の半導体チップ温度T、T、Tでリーク電流充電時間センサ(Leak_Charge_Sense)3によって計測された複数のリーク電流充電時間tの測定情報を不揮発記憶する機能を有する。この不揮発記憶の機能を実現するために、不揮発性半導体メモリ(EEPROM)5は例えばフラッシュ・メモリ等の電気的に書き込み可能で電気的に消去可能なメモリによって構成されている。 The nonvolatile semiconductor memory (EEPROM) 5 includes a plurality of propagation delay times t pd measured by a propagation delay time sensor (tpd_Sense) 2 at a plurality of semiconductor chip temperatures T 0 , T 1 , T 2 and a plurality of semiconductor chip temperatures T. It has a function of nonvolatilely storing measurement information of a plurality of leakage current charging times t c measured by the leakage current charging time sensor (Leak_Charge_Sense) 3 at 0 , T 1 and T 2 . In order to realize this non-volatile storage function, the non-volatile semiconductor memory (EEPROM) 5 is composed of an electrically writable and electrically erasable memory such as a flash memory.

《伝播遅延時間センサの構成》
図2は、図1に示す本発明の実施の形態1による大規模半導体集積回路(LSI)に内蔵された温度センサ(TEMP_SEN)1の伝播遅延時間センサ(tpd_Sense)2の構成を示す図である。
<< Configuration of propagation delay time sensor >>
FIG. 2 is a diagram showing the configuration of the propagation delay time sensor (tpd_Sense) 2 of the temperature sensor (TEMP_SEN) 1 built in the large-scale semiconductor integrated circuit (LSI) according to the first embodiment of the present invention shown in FIG. .

図2に示す伝播遅延時間センサ(tpd_Sense)2は、遅延ライン回路2a、排他的OR回路2b、AND回路2c、カウンター2dによって構成されている。   The propagation delay time sensor (tpd_Sense) 2 shown in FIG. 2 includes a delay line circuit 2a, an exclusive OR circuit 2b, an AND circuit 2c, and a counter 2d.

遅延ライン回路2aは直列接続された複数のCMOS論理回路を含むものであり、この直列接続の複数のCMOS論理回路の複数の半導体チップ温度T、T、Tでの伝播遅延時間tpdが排他的OR回路2b、AND回路2c、カウンター2dを使用することによって計測されることが可能である。遅延ライン回路2aの入力ノードNd1の信号変化は、伝播遅延時間tpdの時間経過後、遅延ライン回路2aの出力ノードNd2に伝達される。伝播遅延時間tpdの時間経過の間のカウンター2dによるクロック信号CLKのカウント値から、伝播遅延時間tpdが計測されることが可能である。 The delay line circuit 2a includes a plurality of CMOS logic circuits connected in series, and propagation delay times t pd at a plurality of semiconductor chip temperatures T 0 , T 1 , T 2 of the plurality of CMOS logic circuits connected in series. Can be measured by using the exclusive OR circuit 2b, the AND circuit 2c, and the counter 2d. Signal change at the input node Nd1 delay line circuit 2a, after the time course of the propagation delay time t pd, is transmitted to the output node Nd2 of the delay line circuit 2a. The propagation delay time t pd can be measured from the count value of the clock signal CLK by the counter 2d during the passage of the propagation delay time t pd .

《リーク電流充電時間センサの構成》
図3は、図1に示す本発明の実施の形態1による大規模半導体集積回路(LSI)に内蔵された温度センサ(TEMP_SEN)1のリーク電流充電時間センサ(Leak_Charge_Sense)3の構成を示す図である。
<< Configuration of Leakage Current Charging Time Sensor >>
FIG. 3 is a diagram showing a configuration of the leakage current charging time sensor (Leak_Charge_Sense) 3 of the temperature sensor (TEMP_SEN) 1 built in the large-scale semiconductor integrated circuit (LSI) according to the first embodiment of the present invention shown in FIG. is there.

図3に示すリーク電流充電時間センサ(Leak_Charge_Sense)3は、2個のPチャンネルMOSトランジスタ3a、3b、NチャンネルMOSトランジスタ3c、容量3d、2個のCMOSインバータ3e、3f、カウンター3gによって構成されている。   The leakage current charging time sensor (Leak_Charge_Sense) 3 shown in FIG. 3 is composed of two P-channel MOS transistors 3a and 3b, an N-channel MOS transistor 3c, a capacitor 3d, two CMOS inverters 3e and 3f, and a counter 3g. Yes.

PチャンネルMOSトランジスタ3a、3bのソースとゲートが短絡されることで、ソース・ゲート電圧VGSはゼロボルトとなる。ソース・ゲート電圧VGSがゼロボルトの状態のPチャンネルMOSトランジスタ3a、3bのサブスレッシュホールド・リーク電流が、電源電圧VDDとノードNd2との間に流れる。 By short-circuiting the sources and gates of the P-channel MOS transistors 3a and 3b, the source-gate voltage V GS becomes zero volts. Source-gate voltage V GS is zero volt state P-channel MOS transistor 3a, 3b subthreshold leakage current of the flows between the power supply voltage V DD and the node Nd2.

リーク電流充電時間センサ(Leak_Charge_Sense)3の入力ノードNd1の電圧レベルがハイレベルからローレベルに変化することに応答して、NチャンネルMOSトランジスタ3cはオン状態からオフ状態に変化する。従って、容量3dのPチャンネルMOSトランジスタ3a、3bのサブスレッシュホールド・リーク電流による容量3dの充電が開始され、容量3dの端子電圧が増大する。容量3dの端子電圧がCMOSインバータ3eのロジック・スレッシュホールド電圧に到達すると、カウンター3gの入力ノードNd3の電圧レベルはローレベルからハイレベルに変化する。容量3dの充電開始からカウンター3gの入力ノードNd3の電圧レベルのローレベルからハイレベルへの変化時点までのカウンター3gによるクロック信号CLKのカウント値から、リーク電流充電時間tが計測されることが可能である。 In response to the voltage level of the input node Nd1 of the leak current charging time sensor (Leak_Charge_Sense) 3 changing from the high level to the low level, the N-channel MOS transistor 3c changes from the on state to the off state. Accordingly, charging of the capacitor 3d by the subthreshold leakage current of the P-channel MOS transistors 3a and 3b of the capacitor 3d is started, and the terminal voltage of the capacitor 3d increases. When the terminal voltage of the capacitor 3d reaches the logic threshold voltage of the CMOS inverter 3e, the voltage level of the input node Nd3 of the counter 3g changes from low level to high level. From the count value of the clock signal CLK by the counter 3g from start of charging of the capacitor 3d to change the time from a voltage level of the low level of the input node Nd3 counter 3g to a high level, that the leakage current charging time t c is measured Is possible.

《伝播遅延時間センサの動作》
図4は、図2に示した伝播遅延時間センサ(tpd_Sense)2の動作を説明するための波形図である。
<Operation of propagation delay time sensor>
FIG. 4 is a waveform diagram for explaining the operation of the propagation delay time sensor (tpd_Sense) 2 shown in FIG.

図4に示すように、伝播遅延時間センサ2の遅延ライン回路2aの入力ノードNd1の電圧レベルがローレベルからハイレベルに変化して伝播遅延時間tpdの時間経過後、遅延ライン回路2aの出力ノードNd2の電圧レベルがローレベルからハイレベルに変化する。伝播遅延時間tpdの時間経過の間に排他的OR回路2bの出力ノードNd3はハイレベルに維持されているので、AND回路2cの出力ノードNd4にはクロック信号CLKの波形が伝達される。この伝播遅延時間tpdの時間経過中のカウンター2dによるクロック信号CLKのカウント値から、伝播遅延時間tpdが計測されることが可能である。 As shown in FIG. 4, after the voltage level of the input node Nd1 of the delay line circuit 2a of the propagation delay time sensor 2 changes from the low level to the high level and the propagation delay time tpd elapses, the output of the delay line circuit 2a. The voltage level of the node Nd2 changes from the low level to the high level. Since the output node Nd3 exclusive OR circuit 2b during the time course of the propagation delay time t pd is kept at a high level, the waveform of the clock signal CLK is transmitted to the output node Nd4 of the AND circuit 2c. The propagation delay time t pd can be measured from the count value of the clock signal CLK by the counter 2d during the passage of the propagation delay time t pd .

《リーク電流充電時間センサの動作》
図5は、図3に示したリーク電流充電時間センサ(Leak_Charge_Sense)3の動作を説明するための波形図である。
<< Operation of Leakage Current Charging Time Sensor >>
FIG. 5 is a waveform diagram for explaining the operation of the leak current charging time sensor (Leak_Charge_Sense) 3 shown in FIG.

図5に示すように、リーク電流充電時間センサ3の入力ノードNd1の電圧レベルのハイレベルからローレベルへの変化に応答して、NチャンネルMOSトランジスタ3cがオン状態からオフ状態に変化して容量3dのPチャンネルMOSトランジスタ3a、3bのサブスレッシュホールド・リーク電流による容量3dの充電が開始されて、容量3dの端子Nd2の端子電圧が増大する。容量3dの端子電圧Nd2がCMOSインバータ3eのロジック・スレッシュホールド電圧に到達して、カウンター3gの入力ノードNd3の電圧レベルはローレベルからハイレベルに変化する。従って、容量3dの充電開始から入力ノードNd3の電圧レベルのローレベルからハイレベルへの変化時点迄のカウンター3gによるクロック信号CLKのカウント値から、リーク電流充電時間tが計測されることが可能である。 As shown in FIG. 5, in response to the change of the voltage level of the input node Nd1 of the leakage current charging time sensor 3 from the high level to the low level, the N-channel MOS transistor 3c changes from the on state to the off state, and the capacitance The charging of the capacitor 3d by the subthreshold leakage current of the 3d P-channel MOS transistors 3a and 3b is started, and the terminal voltage of the terminal Nd2 of the capacitor 3d increases. The terminal voltage Nd2 of the capacitor 3d reaches the logic threshold voltage of the CMOS inverter 3e, and the voltage level of the input node Nd3 of the counter 3g changes from the low level to the high level. Therefore, from the count value of the clock signal CLK from the voltage level of the low level of the input node Nd3 start of charging by the counter 3g up change time to a high level of capacity 3d, it can leak current charging time t c is measured It is.

《伝播遅延時間およびリーク電流充電時間の温度依存性》
図2に示す伝播遅延時間センサ(tpd_Sense)2を構成する遅延ライン回路2aの直列接続の複数のCMOS論理回路の伝播遅延時間tpdは、複数のCMOS論理回路の出力MOSトランジスタのオン抵抗による出力寄生容量の充放電の速度に依存するものとなる。一方、出力MOSトランジスタのオン抵抗は、出力MOSトランジスタのゲート電極直下のゲート酸化膜とシリコン表面との界面でのキャリア移動速度に反比例する。半導体チップ温度の上昇により界面のキャリア移動速度が低下して、出力MOSトランジスタのオン抵抗が増大するので、図2に示す伝播遅延時間センサ(tpd_Sense)2を構成する遅延ライン回路2aの直列接続の複数のCMOS論理回路の伝播遅延時間tpdも半導体チップ温度の上昇により増大する。
<Temperature dependence of propagation delay time and leakage current charging time>
The propagation delay time t pd of the plurality of CMOS logic circuits connected in series of the delay line circuit 2a constituting the propagation delay time sensor (tpd_Sense) 2 shown in FIG. 2 is output by the ON resistance of the output MOS transistors of the plurality of CMOS logic circuits. It depends on the charge / discharge speed of the parasitic capacitance. On the other hand, the on-resistance of the output MOS transistor is inversely proportional to the carrier movement speed at the interface between the gate oxide film immediately below the gate electrode of the output MOS transistor and the silicon surface. As the semiconductor chip temperature rises, the interface carrier movement speed decreases and the on-resistance of the output MOS transistor increases, so that the delay line circuit 2a constituting the propagation delay time sensor (tpd_Sense) 2 shown in FIG. Propagation delay time t pd of a plurality of CMOS logic circuits also increases as the semiconductor chip temperature rises.

従って、図2に示す伝播遅延時間センサ(tpd_Sense)2を構成する遅延ライン回路2aの直列接続の複数のCMOS論理回路の伝播遅延時間tpdの温度依存性は、下記(1)式で与えられる。 Therefore, the temperature dependence of the propagation delay time t pd of the plurality of CMOS logic circuits connected in series of the delay line circuit 2a constituting the propagation delay time sensor (tpd_Sense) 2 shown in FIG. 2 is given by the following equation (1). .

Figure 2011089950
Figure 2011089950

この(1)式で、Tは半導体チップ温度の絶対温度、aは伝播遅延時間tpdの温度依存感度、bは伝播遅延時間tpdのオフセット値である。 In equation (1), T is the absolute temperature of the semiconductor chip temperature, a is the temperature dependent sensitivity of the propagation delay time t pd, b is the offset value of the propagation delay time t pd.

一方、図3に示すリーク電流充電時間センサ(Leak_Charge_Sense)3のリーク電流充電時間tの温度依存性は、PチャンネルMOSトランジスタ3a、3bのサブスレッシュホールド・リーク電流の温度依存性によって決定される。また、良く知られているように、MOSトランジスタのサブスレッシュホールド・リーク電流の自然対数値は、温度に比例する。一方、リーク電流充電時間tは、サブスレッシュホールド・リーク電流に反比例する。従って、図3に示すリーク電流充電時間センサ(Leak_Charge_Sense)3のリーク電流充電時間tの自然対数値の温度依存性は、下記(2)式に示すように温度と反比例の関係となる。 On the other hand, the temperature dependence of the leakage current charging time t c of the leakage current charging time sensor (Leak_Charge_Sense) 3 shown in FIG. 3 is determined by the temperature dependence of the subthreshold leakage currents of the P-channel MOS transistors 3a and 3b. . As is well known, the natural logarithm of the subthreshold leakage current of a MOS transistor is proportional to temperature. On the other hand, the leakage current the charging time t c is inversely proportional to the subthreshold leakage current. Accordingly, the temperature dependence of the natural logarithm of the leakage current charging time t c of the leakage current charging time sensor (Leak_Charge_Sense) 3 shown in FIG. 3 is inversely proportional to the temperature as shown in the following equation (2).

Figure 2011089950
Figure 2011089950

この(2)式で、Tは半導体チップ温度の絶対温度、cはリーク電流充電時間tの温度依存感度、bはリーク電流充電時間tのオフセット値である。 In equation (2), T is the absolute temperature of the semiconductor chip temperature, c is the temperature-dependent sensitivity of the leak current charging time t c, b is the offset value of the leakage current charging time t c.

一方、上記(1)式より、相互に相違する3つの半導体チップ温度T、T、Tでの伝播遅延時間tpd0、tpd1、tpd2の間で、下記(3)式の関係が成立する。 On the other hand, from the above equation (1), the relationship of the following equation (3) between the propagation delay times t pd0 , t pd1 , and t pd2 at three different semiconductor chip temperatures T 0 , T 1 , T 2: Is established.

Figure 2011089950
Figure 2011089950

上記(3)式から、下記(4)式の関係が成立する。   From the above equation (3), the following equation (4) is established.

Figure 2011089950
Figure 2011089950

この(4)式から理解されるように、係数αは伝播遅延時間センサ(tpd_Sense)2の計測結果より得られる。   As understood from the equation (4), the coefficient α is obtained from the measurement result of the propagation delay time sensor (tpd_Sense) 2.

図6は、上記(1)式で与えられる図2に示す伝播遅延時間センサ(tpd_Sense)2を構成する遅延ライン回路2aの伝播遅延時間tpdの温度依存性において相互に相違する3つの半導体チップ温度T、T、Tでの伝播遅延時間tpd0、tpd1、tpd2の関係を示す図である。 FIG. 6 shows three semiconductor chips that are different from each other in the temperature dependence of the propagation delay time t pd of the delay line circuit 2a constituting the propagation delay time sensor (tpd_Sense) 2 shown in FIG. temperature T 0, which is a graph showing the relationship T 1, the propagation delay time in the T 2 t pd0, t pd1, t pd2.

図6に示したように、図2に示す伝播遅延時間センサ(tpd_Sense)2を構成する遅延ライン回路2aの伝播遅延時間tpdは半導体チップ温度Tの増加に比例して増大する。 As shown in FIG. 6, the propagation delay time t pd of the delay line circuit 2 a constituting the propagation delay time sensor (tpd_Sense) 2 shown in FIG. 2 increases in proportion to the increase in the semiconductor chip temperature T.

一方、上記(2)式より、相互に相違する3つの半導体チップ温度T、T、Tでのリーク電流充電時間tc0、tc1、tc2の間で、下記(5)式の関係が成立する。 On the other hand, from the above equation (2), the following equation (5) is obtained between the leakage current charging times t c0 , t c1 , and t c2 at three different semiconductor chip temperatures T 0 , T 1 , T 2 . A relationship is established.

Figure 2011089950
Figure 2011089950

この(5)式から理解されるように、下記に説明する係数βはリーク電流充電時間センサ(Leak_Charge_Sense)3の計測結果より得られる。   As understood from the equation (5), the coefficient β described below is obtained from the measurement result of the leakage current charging time sensor (Leak_Charge_Sense) 3.

図7は、上記(2)式で与えられる図3に示すリーク電流充電時間センサ(Leak_Charge_Sense)3のリーク電流充電時間tの温度依存性において相互に相違する3つの半導体チップ温度T、T、Tでの伝播遅延時間tpd0、tpd1、tpd2の関係を示す図である。 FIG. 7 shows three semiconductor chip temperatures T 0 , T 0 which are different from each other in the temperature dependency of the leakage current charging time t c of the leakage current charging time sensor (Leak_Charge_Sense) 3 shown in FIG. 1 is a diagram showing the relationship between the propagation delay time t pd0, t pd1, t pd2 at T 2.

図7に示したように、図3に示すリーク電流充電時間センサ(Leak_Charge_Sense)3のリーク電流充電時間tの自然対数値は半導体チップ温度Tの逆数の増加に比例して増大する。 As shown in FIG. 7, the natural logarithm of the leakage current charging time t c of the leakage current charging time sensor (Leak_Charge_Sense) 3 shown in FIG. 3 increases in proportion to the increase in the reciprocal of the semiconductor chip temperature T.

一方、上記(5)式から、下記(6)式の関係が成立する。   On the other hand, from the above formula (5), the following formula (6) is established.

Figure 2011089950
Figure 2011089950

上記(4)式の関係を上記(6)式に代入すると、下記(7)式の関係が得られる。   By substituting the relationship of the above equation (4) into the above equation (6), the relationship of the following equation (7) is obtained.

Figure 2011089950
Figure 2011089950

上記(7)式の関係を上記(4)式に代入すると、下記(8)式の関係が得られる。   By substituting the relationship of the above expression (7) into the above equation (4), the relationship of the following expression (8) is obtained.

Figure 2011089950
Figure 2011089950

上記(8)式から、下記(9)式の関係が成立する。   From the above equation (8), the following equation (9) is established.

Figure 2011089950
Figure 2011089950

《正確な半導体チップ温度の算出》
従って、図1に示す本発明の実施の形態1による大規模半導体集積回路(LSI)の半導体ウエハーの出荷前のテスティングにて、例えば恒温槽を利用して、正確な第1の温度に設定された第1の半導体チップ温度Tで、第1の伝播遅延時間tpd0が図2に示した伝播遅延時間センサ(tpd_Sense)2によって測定される。第1の半導体チップ温度Tと測定された第1の伝播遅延時間tpd0の測定情報は、不揮発性半導体メモリ(EEPROM)5に不揮発記憶される。
<< Accurate semiconductor chip temperature calculation >>
Therefore, in the testing before shipment of the semiconductor wafer of the large-scale semiconductor integrated circuit (LSI) according to the first embodiment of the present invention shown in FIG. 1, the accurate first temperature is set using, for example, a thermostatic bath. in the first semiconductor chip temperature T 0 which is the first propagation delay time t pd0 it is measured by the propagation delay time sensor (tpd_Sense) 2 shown in FIG. The measurement information of the first semiconductor chip temperature T and the measured first propagation delay time t pd0 is stored in the nonvolatile semiconductor memory (EEPROM) 5 in a nonvolatile manner.

更に図1に示す本発明の実施の形態1による大規模半導体集積回路(LSI)の半導体ウエハーの出荷前のテスティングで、例えば恒温槽を利用して、正確な第1の温度に設定された第1の半導体チップ温度Tで、第1のリーク電流充電時間tc0が図3に示すリーク電流充電時間センサ(Leak_Charge_Sense)3によって測定される。第1の半導体チップ温度Tと測定された第1のリーク電流充電時間tc0の測定情報は、不揮発性半導体メモリ(EEPROM)5に不揮発記憶される。 Further, in the testing before shipment of the semiconductor wafer of the large-scale semiconductor integrated circuit (LSI) according to the first embodiment of the present invention shown in FIG. 1, an accurate first temperature is set using a thermostat, for example. At the first semiconductor chip temperature T 0 , the first leakage current charging time t c0 is measured by the leakage current charging time sensor (Leak_Charge_Sense) 3 shown in FIG. Measurement information of the first semiconductor chip temperature T 0 and the measured first leakage current charging time t c0 is stored in a nonvolatile semiconductor memory (EEPROM) 5 in a nonvolatile manner.

次に、図1に示す本発明の実施の形態1による大規模半導体集積回路(LSI)の出荷後に、大規模半導体集積回路(LSI)が搭載された電子機器の動作中に不明な第3の半導体チップ温度Tの算出が実行されるものである。 Next, after the shipment of the large-scale semiconductor integrated circuit (LSI) according to the first embodiment of the present invention shown in FIG. 1, a third unknown that is unknown during the operation of the electronic device on which the large-scale semiconductor integrated circuit (LSI) is mounted. in which the calculation of the semiconductor chip temperature T 2 is executed.

温度が不明な第2と第3の半導体チップ温度T、Tの状態で、第2と第3の伝播遅延時間tpd1、tpd2が図2に示す伝播遅延時間センサ(tpd_Sense)2によって測定され、第2と第3のリーク電流充電時間tc1、tc2が図3に示すリーク電流充電時間センサ(Leak_Charge_Sense)3によって測定される。第2と第3の伝播遅延時間tpd1、tpd2と第2と第3のリーク電流充電時間tc1、tc2との測定情報は、不揮発性半導体メモリ(EEPROM)5中に不揮発記憶される。 The second and third propagation delay times t pd1 and t pd2 are measured by the propagation delay time sensor (tpd_Sense) 2 shown in FIG. 2 in the state of the second and third semiconductor chip temperatures T 1 and T 2 whose temperatures are unknown. The second and third leakage current charging times t c1 and t c2 are measured by the leakage current charging time sensor (Leak_Charge_Sense) 3 shown in FIG. Measurement information of the second and third propagation delay times t pd1 and t pd2 and the second and third leakage current charging times t c1 and t c2 is stored in a nonvolatile semiconductor memory (EEPROM) 5 in a nonvolatile manner. .

次に、不揮発性半導体メモリ(EEPROM)5に不揮発記憶された第1と第2と第3の伝播遅延時間tpd0、tpd1、tpd2の測定情報を利用して、上記(4)式のデータ算術演算が実行される。上記(4)式の伝播遅延時間の差分の演算に、データ演算部(DSP)4の算術論理演算部(ALU)4aが使用可能である。上記(4)式の差分伝播遅延時間の除算演算に、データ演算部(DSP)4の乗算/除算部(MULT/DIV)4bが使用可能である。その結果、上記(4)式のデータ算術演算の実行によって、パラメータαの値が得られることができる。このパラメータαの値は、データ演算部(DSP)4の内蔵RAMに格納されることが可能である。 Next, using the measurement information of the first, second and third propagation delay times t pd0 , t pd1 and t pd2 stored in the nonvolatile semiconductor memory (EEPROM) 5 in a non-volatile manner, the above equation (4) Data arithmetic operations are performed. The arithmetic logic unit (ALU) 4a of the data calculation unit (DSP) 4 can be used for the calculation of the difference in propagation delay time of the above equation (4). The multiplication / division unit (MULTI / DIV) 4b of the data calculation unit (DSP) 4 can be used for the division calculation of the difference propagation delay time of the above equation (4). As a result, the value of the parameter α can be obtained by executing the data arithmetic operation of the above equation (4). The value of the parameter α can be stored in the built-in RAM of the data calculation unit (DSP) 4.

更にその次に、不揮発性半導体メモリ(EEPROM)5中に不揮発記憶された第1と第2と第3のリーク電流充電時間tc0、tc1、tc2の測定情報を利用して、上記(6)式のデータ算術演算が実行される。上記(6)式の伝播遅延時間の除算演算に、データ演算部(DSP)4の乗算/除算部(MULT/DIV)4bが使用可能である。上記(6)式の自然対数の計算に、データ演算部(DSP)4のルックアップテーブル(LUT)4cが使用可能である。その結果、上記(4)式のデータ算術演算の実行によって、パラメータβの値が得られることができる。このパラメータβの値は、データ演算部(DSP)4の内蔵RAMに格納されることが可能である。 Next, using the measurement information of the first, second and third leakage current charging times t c0 , t c1 and t c2 stored in the nonvolatile semiconductor memory (EEPROM) 5 in the above manner, 6) The data arithmetic operation of the equation is executed. The multiplication / division unit (MULTI / DIV) 4b of the data operation unit (DSP) 4 can be used for the division operation of the propagation delay time in the above equation (6). The lookup table (LUT) 4c of the data operation unit (DSP) 4 can be used for the calculation of the natural logarithm of the above equation (6). As a result, the value of the parameter β can be obtained by executing the data arithmetic operation of the above equation (4). The value of the parameter β can be stored in the built-in RAM of the data calculation unit (DSP) 4.

従って、データ演算部(DSP)4の内蔵RAMに格納されたパラメータαの値とパラメータβの値の情報と、不揮発性半導体メモリ(EEPROM)5中に不揮発記憶された第1の半導体チップ温度Tの値の情報とを使用して、上記(9)式のデータ算術演算が実行されることによって、図1に示した大規模半導体集積回路(LSI)が搭載された電子機器の動作中の第3の半導体チップ温度Tの算出が可能となる。また、上記(9)式のデータ算術演算のパラメータαの値と1との加算とパラメータβの値と1との加算とに、データ演算部(DSP)4の算術論理演算部(ALU)4aが使用可能である。更に、上記(9)式のデータ算術演算の除算演算に、データ演算部(DSP)4の乗算/除算部(MULT/DIV)4bが使用可能である。 Accordingly, the value of the parameter α and the value of the parameter β stored in the internal RAM of the data calculation unit (DSP) 4 and the first semiconductor chip temperature T stored in the nonvolatile semiconductor memory (EEPROM) 5 in a nonvolatile manner. The data arithmetic operation of the above equation (9) is executed using the information of the value of 0 , so that the electronic device in which the large-scale semiconductor integrated circuit (LSI) shown in FIG. third calculation semiconductor chip temperature T 2 becomes possible. In addition, the arithmetic operation unit (ALU) 4a of the data operation unit (DSP) 4 is added to the addition of the value of the parameter α in the data arithmetic operation of the equation (9) and 1 and the addition of the value of the parameter β to 1. Can be used. Further, the multiplication / division unit (MULTI / DIV) 4b of the data operation unit (DSP) 4 can be used for the division operation of the data arithmetic operation of the above equation (9).

以上、説明したように本発明の実施の形態1においては、上記(9)式のデータ算術演算が実行されることによって、正確な第3の半導体チップ温度Tの算出が可能となるものである。すなわち、この正確な第3の半導体チップ温度Tの算出において、伝播遅延時間tpdの温度依存感度aおよび温度オフセット値b、リーク電流充電時間tの温度依存感度cおよび温度オフセット値bのパラメータ(変数)の影響がキャンセルされることが可能となる。 Above, in the first embodiment of the present invention as described above (9) of the by data arithmetic operations are performed, in which it is possible to calculate an accurate third semiconductor chip temperature T 2 is there. That is, in the accurate calculation of the third semiconductor chip temperature T 2 , the temperature dependence sensitivity a and temperature offset value b of the propagation delay time t pd , the temperature dependence sensitivity c and temperature offset value b of the leakage current charging time t c are calculated. The influence of parameters (variables) can be canceled.

[実施の形態2]
《実施の形態2のLSIの構成》
図8は、本発明の実施の形態2による大規模半導体集積回路(LSI)の構成を示す図である。
[Embodiment 2]
<< Configuration of LSI of Second Embodiment >>
FIG. 8 is a diagram showing a configuration of a large-scale semiconductor integrated circuit (LSI) according to the second embodiment of the present invention.

図8に示す本発明の実施の形態2による大規模半導体集積回路(LSI)が図1に示す本発明の実施の形態1による大規模半導体集積回路(LSI)と相違するのは、下記の点である。   The large-scale semiconductor integrated circuit (LSI) according to the second embodiment of the present invention shown in FIG. 8 is different from the large-scale semiconductor integrated circuit (LSI) according to the first embodiment of the present invention shown in FIG. It is.

すなわち、図8に示すLSIには、図1に示したLSIに含まれていなかったデジタルコア(Digital_Core)20、クリティカルパスレプリカ(CPR)30、電源電圧コントローラ(VDD_CNT)40が追加されている。 That is, to the LSI shown in FIG. 8, a digital core (Digital_Core) 20, a critical path replica (CPR) 30, and a power supply voltage controller (V DD _CNT) 40, which were not included in the LSI shown in FIG. Yes.

更に図8に示すLSIには、外部電源電圧VDDが供給される一方、電源電圧コントローラ(VDD_CNT)40から生成される制御信号に応答して変化可能な可変電源電圧(Variable_VDD)と固定電源電圧(Fixed_VDD)とを生成する電源電圧レギュレータ(VDD_Reg)50が接続されている。 Further, the LSI shown in FIG. 8 is supplied with an external power supply voltage V DD and a variable power supply voltage (Variable_V DD ) that can be changed in response to a control signal generated from a power supply voltage controller (V DD _CNT) 40. supply voltage regulator (V DD _Reg) 50 which generates a fixed supply voltage (Fixed_V DD) is connected.

《デジタルコア》
デジタルコア(Digital_Core)20は、中央処理ユニット(CPU)21とランダムアクセスメモリ(RAM)22とフラッシュ不揮発性メモリデバイス(NVFlash)23とリードオンリーメモリ(ROM)24とバススイッチコントローラ(BSC)25とを含んでいる。
《Digital Core》
The digital core (Digital_Core) 20 includes a central processing unit (CPU) 21, a random access memory (RAM) 22, a flash nonvolatile memory device (NVFlash) 23, a read only memory (ROM) 24, a bus switch controller (BSC) 25, Is included.

また、中央処理ユニット(CPU)21には、CPUバス(CPU_Bus)と制御線(Cntr_Lines)を介して、ランダムアクセスメモリ(RAM)22とフラッシュ不揮発性メモリデバイス(NVFlash)23とリードオンリーメモリ(ROM)24とバススイッチコントローラ(BSC)25とが接続されている。更に、中央処理ユニット(CPU)21にはCPUバス(CPU_Bus)と制御線(Cntr_Lines)と周辺バス(Periph_Bus)とバススイッチコントローラ(BSC)25とを介して、複数の周辺回路(PH1、PH2)とA/D変換器(ADC)とD/A変換器(DAC)の周辺モジュールが接続されている。   A central processing unit (CPU) 21 is connected to a random access memory (RAM) 22, a flash nonvolatile memory device (NVFlash) 23, and a read-only memory (ROM) via a CPU bus (CPU_Bus) and a control line (Cntr_Lines). ) 24 and a bus switch controller (BSC) 25 are connected. Further, the central processing unit (CPU) 21 includes a plurality of peripheral circuits (PH1, PH2) via a CPU bus (CPU_Bus), a control line (Cntr_Lines), a peripheral bus (Periph_Bus), and a bus switch controller (BSC) 25. And peripheral modules of the A / D converter (ADC) and the D / A converter (DAC).

《クリティカルパスレプリカ》
クリティカルパスレプリカ(CPR)30は、先端半導体製造プロセスであるロジック半導体製造プロセスにより半導体チップ内に生成されるデジタルコア(Digital_Core)20と同時に製造されることが可能である。従って、クリティカルパスレプリカ(CPR)30は、デジタルコア(Digital_Core)20に含まれる最高速デバイスとしての中央処理ユニット(CPU)21の処理速度の検出が可能である。その結果、クリティカルパスレプリカ(CPR)30により検出される処理速度の情報には、先端半導体製造プロセスであるロジック半導体製造プロセスのプロセスバラツキ(P)の情報が含まれている。
《Critical Path Replica》
The critical path replica (CPR) 30 can be manufactured at the same time as the digital core (Digital_Core) 20 generated in the semiconductor chip by a logic semiconductor manufacturing process which is a leading-edge semiconductor manufacturing process. Therefore, the critical path replica (CPR) 30 can detect the processing speed of the central processing unit (CPU) 21 as the fastest device included in the digital core (Digital_Core) 20. As a result, the processing speed information detected by the critical path replica (CPR) 30 includes process variation (P) information of a logic semiconductor manufacturing process which is an advanced semiconductor manufacturing process.

《温度センサ》
また図8に示す本発明の実施の形態2による大規模半導体集積回路(LSI)でも、図1に示した本発明の実施の形態1による大規模半導体集積回路(LSI)と同様に、LSI内蔵の温度センサ(TEMP_SEN)1は、伝播遅延時間センサ(tpd_Sense)2、リーク電流充電時間センサ(Leak_Charge_Sense)3、データ演算部(DSP)4、不揮発性半導体メモリ(EEPROM)5、クロック供給部(CLK_GEN)6を具備している。
《Temperature sensor》
In addition, the large-scale semiconductor integrated circuit (LSI) according to the second embodiment of the present invention shown in FIG. 8 has a built-in LSI, similarly to the large-scale semiconductor integrated circuit (LSI) according to the first embodiment of the present invention shown in FIG. The temperature sensor (TEMP_SEN) 1 includes a propagation delay time sensor (tpd_Sense) 2, a leakage current charging time sensor (Leak_Charge_Sense) 3, a data calculation unit (DSP) 4, a nonvolatile semiconductor memory (EEPROM) 5, a clock supply unit (CLK_GEN) ) 6.

また、図8に示す本発明の実施の形態2によるLSI内蔵の温度センサ(TEMP_SEN)1には、外部電源電圧VDDが多少変動しても電源電圧レギュレータ(VDD_Reg)50から略一定の電圧レベルに維持される固定電源電圧(Fixed_VDD)が供給されるものである。従って、図8に示す本発明の実施の形態2によるLSI内蔵の温度センサ(TEMP_SEN)1は、図1に示した本発明の実施の形態1と同様に、正確な半導体チップ温度の算出が可能である。その結果、図8に示した本発明の実施の形態2によるLSI内蔵の温度センサ(TEMP_SEN)1により検出される情報には、正確な半導体チップ温度の情報(T)が含まれている。 Further, the temperature sensor (TEMP_SEN) 1 with a built-in LSI according to the second embodiment of the present invention shown in FIG. 8 is substantially constant from the power supply voltage regulator (V DD _Reg) 50 even if the external power supply voltage V DD slightly varies. A fixed power supply voltage (Fixed_V DD ) maintained at a voltage level is supplied. Therefore, the LSI built-in temperature sensor (TEMP_SEN) 1 according to the second embodiment of the present invention shown in FIG. 8 can accurately calculate the semiconductor chip temperature as in the first embodiment of the present invention shown in FIG. It is. As a result, the information detected by the temperature sensor (TEMP_SEN) 1 with a built-in LSI according to the second embodiment of the present invention shown in FIG. 8 includes accurate semiconductor chip temperature information (T).

《電源電圧コントローラ》
電源電圧コントローラ(VDD_CNT)40には、外部電源電圧VDDの電圧情報(V)と、温度センサ(TEMP_SEN)1からの正確な半導体チップ温度の情報(T)と、クリティカルパスレプリカ(CPR)30からの半導体製造プロセスのバラツキ(P)の情報とが供給される。従って、電源電圧コントローラ(VDD_CNT)40は、これらのプロセス・温度・電圧情報(PTV)から適応電圧スケーリング(AVS:Adaptive Voltage Scaling)の手法により最適な可変電源電圧(Variable_VDD)の電圧値を算出する。すなわち、この最適な可変電源電圧(Variable_VDD)の電圧値は、電源電圧コントローラ(VDD_CNT)40から電源電圧レギュレータ(VDD_Reg)50に供給される制御信号によって指示されるものである。
<Power supply voltage controller>
The power supply voltage controller (V DD _CNT) 40 includes voltage information (V) of the external power supply voltage V DD , accurate semiconductor chip temperature information (T) from the temperature sensor (TEMP_SEN) 1, and a critical path replica (CPR). ) Information of the semiconductor manufacturing process variation (P) from 30 is supplied. Accordingly, the power supply voltage controller (V DD _CNT) 40 determines the optimum voltage value of the variable power supply voltage (Variable_V DD ) from the process / temperature / voltage information (PTV) by an adaptive voltage scaling (AVS) method. Is calculated. That is, the voltage value of the optimal variable power supply voltage (Variable_V DD) are those indicated by the control signal supplied from the power supply voltage controller (V DD _CNT) 40 to the supply voltage regulator (V DD _Reg) 50.

《適応電圧スケーリング》
例えば、クリティカルパスレプリカ(CPR)30からの半導体製造プロセスのバラツキ(P)の情報が、デジタルコア(Digital_Core)20の最高速デバイスとしての中央処理ユニット(CPU)21を構成する微細化MOSトランジスタのしきい値電圧が比較的高く製造されたと言う製造情報を含むとする。この場合には、適応電圧スケーリング(AVS)の手法によって、電源電圧コントローラ(VDD_CNT)40から電源電圧レギュレータ(VDD_Reg)50に供給される制御信号によって指示される最適な可変電源電圧(Variable_VDD)の電圧値は比較的高いレベルに設定される。
《Adaptive voltage scaling》
For example, information on the variation (P) in the semiconductor manufacturing process from the critical path replica (CPR) 30 indicates the miniaturized MOS transistors constituting the central processing unit (CPU) 21 as the fastest device of the digital core (Digital_Core) 20. It is assumed that manufacturing information that the threshold voltage is relatively high is included. In this case, the optimum variable power supply voltage (V DD_CNT) indicated by the control signal supplied from the power supply voltage controller (V DD _CNT) 40 to the power supply voltage regulator (V DD _Reg) 50 by the adaptive voltage scaling (AVS) technique. The voltage value of Variable_V DD is set to a relatively high level.

また例えば、温度センサ(TEMP_SEN)1からの正確な半導体チップ温度の情報(T)が、現時点の半導体チップ温度が比較的高いと言う温度情報を含むとする。この場合には、適応電圧スケーリング(AVS)の手法によって、電源電圧コントローラ(VDD_CNT)40から電源電圧レギュレータ(VDD_Reg)50に供給される制御信号によって指示される最適な可変電源電圧(Variable_VDD)の電圧値は、比較的高いレベルに設定される。 Further, for example, it is assumed that accurate semiconductor chip temperature information (T) from the temperature sensor (TEMP_SEN) 1 includes temperature information indicating that the current semiconductor chip temperature is relatively high. In this case, the optimum variable power supply voltage (V DD_CNT) indicated by the control signal supplied from the power supply voltage controller (V DD _CNT) 40 to the power supply voltage regulator (V DD _Reg) 50 by the adaptive voltage scaling (AVS) technique. The voltage value of Variable_V DD is set to a relatively high level.

更に例えば、外部電源電圧VDDの電圧情報(V)が、現時点の外部電源電圧VDDの電圧が比較的高いと言う電源電圧情報を含むとする。この場合には、適応電圧スケーリング(AVS)の手法によって、電源電圧コントローラ(VDD_CNT)40から電源電圧レギュレータ(VDD_Reg)50に供給される制御信号によって指示される電源電圧レギュレータ(VDD_Reg)50の電圧降圧率は大きな降圧率に設定される。 Further, for example, voltage information of the external power supply voltage V DD (V) is the voltage of the external power supply voltage V DD of the present time and includes a power supply voltage information referred relatively high. In this case, by a method of adaptive voltage scaling (AVS), the supply voltage controller (V DD _CNT) 40 from the power supply voltage regulator (V DD _Reg) power supply voltage regulator which is indicated by the control signal supplied to the 50 (V DD The voltage step-down rate of _Reg) 50 is set to a large step-down rate.

尚、図8に示す本発明の実施の形態2による大規模半導体集積回路(LSI)の複数の周辺回路(PH1、PH2)とA/D変換器(ADC)とD/A変換器(DAC)の周辺モジュール等には、外部電源電圧VDDの電圧が直接供給されることができる。他の場合には、この周辺モジュール等には、電源電圧レギュレータ(VDD_Reg)50から生成される比較的高いレベルの他の可変電源電圧が供給されることもできる。 A plurality of peripheral circuits (PH1, PH2), an A / D converter (ADC), and a D / A converter (DAC) of the large scale semiconductor integrated circuit (LSI) according to the second embodiment of the present invention shown in FIG. The external power supply voltage V DD can be directly supplied to the peripheral modules. In other cases, this peripheral modules, etc., may be relatively high levels of other variable power supply voltage generated from the power supply voltage regulator (V DD _Reg) 50 is supplied.

以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on various embodiments. However, the present invention is not limited thereto, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば、図1に示した本発明の実施の形態1による大規模半導体集積回路(LSI)において、温度センサ(TEMP_SEN)1の伝播遅延時間センサ(tpd_Sense)2とリーク電流充電時間センサ(Leak_Charge_Sense)3とに伝播遅延時間tpdの計測とリーク電流充電時間tの計測のために供給されるクロック信号CLKは、クロック供給部(CLK_GEN)6以外から供給されることができる。 For example, in the large scale semiconductor integrated circuit (LSI) according to the first embodiment of the present invention shown in FIG. 1, the propagation delay time sensor (tpd_Sense) 2 of the temperature sensor (TEMP_SEN) 1 and the leakage current charge time sensor (Leak_Charge_Sense) 3 The clock signal CLK supplied for measuring the propagation delay time t pd and the leakage current charging time t c can be supplied from other than the clock supply unit (CLK_GEN) 6.

図1に示す本発明の実施の形態1による大規模半導体集積回路(LSI)の半導体ウエハーの出荷前のテスティングでは、クロック信号CLKはテスティングのための試験装置(テスター)から供給されることが可能である。次に、図1に示した本発明の実施の形態1による大規模半導体集積回路(LSI)の出荷後の大規模半導体集積回路(LSI)が搭載された電子機器の動作中では、電子機器のシステムクロックをクロック信号CLKとして使用されることが可能である。尚、この場合に、試験装置(テスター)から供給されるクロック信号CLKの周波数と電子機器のシステムクロックの周波数とは、等しい周波数に設定されるものである。   In testing before shipment of a semiconductor wafer of a large-scale semiconductor integrated circuit (LSI) according to the first embodiment of the present invention shown in FIG. 1, the clock signal CLK is supplied from a test apparatus (tester) for testing. Is possible. Next, during operation of the electronic device on which the large-scale semiconductor integrated circuit (LSI) after the shipment of the large-scale semiconductor integrated circuit (LSI) according to the first embodiment of the present invention shown in FIG. The system clock can be used as the clock signal CLK. In this case, the frequency of the clock signal CLK supplied from the test apparatus (tester) and the frequency of the system clock of the electronic device are set to the same frequency.

更に、図1の本発明の実施の形態1による大規模半導体集積回路(LSI)では、複数の半導体チップ温度T、T、Tで伝播遅延時間センサ(tpd_Sense)2によって計測された複数の伝播遅延時間tpdや複数の半導体チップ温度T、T、Tでリーク電流充電時間センサ(Leak_Charge_Sense)3によって計測された複数のリーク電流充電時間tの測定情報を不揮発記憶する不揮発性半導体メモリ(EEPROM)5は、フラッシュ・メモリ以外にも電気ヒューズ等の不揮発性半導体メモリを使用することが可能である。 Furthermore, in the large-scale semiconductor integrated circuit (LSI) according to the first embodiment of the present invention shown in FIG. 1, a plurality of semiconductor chip temperatures T 0 , T 1 , T 2 measured by the propagation delay time sensor (tpd_Sense) 2 are used. nonvolatile that in the propagation delay time t pd and a plurality of semiconductor chip temperature T 0, T 1, T 2 in a nonvolatile storing measurement information of a plurality of leak current charging time t c measured by the leak current charging time sensor (Leak_Charge_Sense) 3 The nonvolatile semiconductor memory (EEPROM) 5 can use a nonvolatile semiconductor memory such as an electric fuse in addition to the flash memory.

また、図8に示した本発明の実施の形態2による大規模半導体集積回路(LSI)では、温度センサ(TEMP_SEN)1の不揮発性半導体メモリ(EEPROM)5は、デジタルコア(Digital_Core)20内部のフラッシュ不揮発性メモリデバイス(NVFlash)23の内部に構成されることが可能である。   In the large-scale semiconductor integrated circuit (LSI) according to the second embodiment of the present invention shown in FIG. 8, the non-volatile semiconductor memory (EEPROM) 5 of the temperature sensor (TEMP_SEN) 1 is included in the digital core (Digital_Core) 20. A flash nonvolatile memory device (NVFlash) 23 can be configured inside.

更に、図8に示した本発明の実施の形態2による大規模半導体集積回路(LSI)では、温度センサ(TEMP_SEN)1のデータ演算部(DSP)4の算術論理演算部(ALU)4aと乗算/除算部(MULT/DIV)4bとルックアップテーブル(LUT)4cは、デジタルコア(Digital_Core)20内部の他の中央処理ユニットやデジタルシグナルプロセッサ等によって構成されることが可能である。   Further, in the large-scale semiconductor integrated circuit (LSI) according to the second embodiment of the present invention shown in FIG. 8, it is multiplied with the arithmetic logic operation unit (ALU) 4a of the data operation unit (DSP) 4 of the temperature sensor (TEMP_SEN) 1. The / dividing unit (MULTI / DIV) 4b and the lookup table (LUT) 4c can be configured by other central processing units, digital signal processors, and the like inside the digital core (Digital_Core) 20.

また、図8に示した本発明の実施の形態2による大規模半導体集積回路(LSI)では、可変電源電圧(Variable_VDD)と固定電源電圧(Fixed_VDD)とを生成する電源電圧レギュレータ(VDD_Reg)50は大規模半導体集積回路(LSI)の半導体チップ内部に集積化されることも可能である。 In the large-scale semiconductor integrated circuit (LSI) according to the second embodiment of the present invention shown in FIG. 8, a power supply voltage regulator (V DD ) that generates a variable power supply voltage (Variable_V DD ) and a fixed power supply voltage (Fixed_V DD ). _Reg) 50 can be integrated in a semiconductor chip of a large-scale semiconductor integrated circuit (LSI).

LSI…大規模半導体集積回路
1…温度センサ(TEMP_SEN)
2…伝播遅延時間センサ(tpd_Sense)
3…リーク電流充電時間センサ(Leak_Charge_Sense)
4…データ演算部(DSP)
5…不揮発性半導体メモリ(EEPROM)
6…クロック供給部(CLK_GEN)
LSI ... Large-scale semiconductor integrated circuit 1 ... Temperature sensor (TEMP_SEN)
2 ... Propagation delay time sensor (tpd_Sense)
3 ... Leakage current charging time sensor (Leak_Charge_Sense)
4. Data calculation part (DSP)
5. Nonvolatile semiconductor memory (EEPROM)
6 ... Clock supply unit (CLK_GEN)

Claims (20)

半導体チップの温度を測定する温度センサを内蔵する半導体集積回路であって、
前記温度センサは、第1の温度センサと、第2の温度センサと、データ演算部と、不揮発性メモリとを含むものであり、
前記第1の温度センサは、前記半導体チップの第1の温度と第2の温度と第3の温度にて前記半導体チップの第1の電気的パラメータの温度依存性を測定可能とされたものであり、
前記第2の温度センサは、前記半導体チップの前記第1の温度と前記第2の温度と前記第3の温度にて前記半導体チップの第2の電気的パラメータの温度依存性を測定可能とされたものであり、
前記第1の温度センサにより測定される前記第1の温度での前記第1の電気的パラメータの第1測定情報と前記第1の温度センサにより測定される前記第2の温度での前記第1の電気的パラメータの第2測定情報とは、前記不揮発性メモリに不揮発記憶が可能とされたものであり、
前記第2の温度センサにより測定される前記第1の温度での前記第2の電気的パラメータの第3測定情報と前記第2の温度センサにより測定される前記第2の温度での前記第2の電気的パラメータの第4測定情報とは、前記不揮発性メモリに不揮発記憶が可能とされたものであり、
前記第1の温度センサにより測定される前記第3の温度での前記第1の電気的パラメータの第5測定情報と、前記第2の温度センサにより測定される前記第3の温度での前記第2の電気的パラメータの第6測定情報と、前記不揮発性メモリに不揮発記憶された前記第1測定情報と前記第2測定情報と前記第3測定情報と前記第4測定情報と前記第1の温度とから前記データ演算部は前記第3の温度を算出可能とされたことを特徴とする半導体集積回路。
A semiconductor integrated circuit incorporating a temperature sensor for measuring the temperature of a semiconductor chip,
The temperature sensor includes a first temperature sensor, a second temperature sensor, a data calculation unit, and a nonvolatile memory,
The first temperature sensor can measure the temperature dependence of the first electrical parameter of the semiconductor chip at the first temperature, the second temperature, and the third temperature of the semiconductor chip. Yes,
The second temperature sensor can measure the temperature dependence of the second electrical parameter of the semiconductor chip at the first temperature, the second temperature, and the third temperature of the semiconductor chip. And
First measurement information of the first electrical parameter at the first temperature measured by the first temperature sensor and the first at the second temperature measured by the first temperature sensor. The second measurement information of the electrical parameter is information stored in the nonvolatile memory in a nonvolatile manner.
Third measurement information of the second electrical parameter at the first temperature measured by the second temperature sensor and the second at the second temperature measured by the second temperature sensor. The fourth measurement information of the electrical parameter is information that can be stored in the nonvolatile memory in a nonvolatile manner,
Fifth measurement information of the first electrical parameter at the third temperature measured by the first temperature sensor, and the third measurement information at the third temperature measured by the second temperature sensor. Second measurement information of the second electrical parameter; the first measurement information stored in the nonvolatile memory; the second measurement information; the third measurement information; the fourth measurement information; and the first temperature. From the above, the data operation unit can calculate the third temperature.
前記第1の温度センサは、クロック信号に応答して、前記第1の電気的パラメータの前記温度依存性を測定する第1のカウンターを有して、
前記第2の温度センサは、前記クロック信号に応答して、前記第2の電気的パラメータの前記温度依存性を測定する第2のカウンターを有することを特徴とする請求項1に記載の半導体集積回路。
The first temperature sensor includes a first counter that measures the temperature dependence of the first electrical parameter in response to a clock signal;
2. The semiconductor integrated circuit according to claim 1, wherein the second temperature sensor includes a second counter that measures the temperature dependence of the second electrical parameter in response to the clock signal. circuit.
前記第1の温度センサは、前記第1のカウンターの入力端子に接続された遅延回路を更に有して、
前記第1の温度センサは、前記遅延回路の伝播遅延時間の温度依存性を前記第1の電気的パラメータの前記温度依存性として測定可能とされたものであり、
前記第2の温度センサは、前記第2のカウンターの入力端子に接続されたリーク電流充放電回路を更に有して、
前記第2の温度センサは、前記リーク電流充放電回路のリーク電流による容量の充電時間と放電時間の少なくともいずれかを一方の時間の温度依存性を前記第2の電気的パラメータの前記温度依存性として測定可能とされたものであることを特徴とする請求項2に記載の半導体集積回路。
The first temperature sensor further includes a delay circuit connected to an input terminal of the first counter,
The first temperature sensor can measure the temperature dependence of the propagation delay time of the delay circuit as the temperature dependence of the first electrical parameter,
The second temperature sensor further includes a leakage current charge / discharge circuit connected to an input terminal of the second counter,
The second temperature sensor has at least one of a charging time and a discharging time of a capacity due to a leakage current of the leakage current charging / discharging circuit, the temperature dependency of one time being the temperature dependency of the second electrical parameter. The semiconductor integrated circuit according to claim 2, wherein the semiconductor integrated circuit is capable of being measured.
前記第1の温度センサの前記遅延回路と前記第2の温度センサの前記リーク電流充放電回路とは、それぞれCMOS回路で構成されたことを特徴とする請求項3に記載の半導体集積回路。   4. The semiconductor integrated circuit according to claim 3, wherein the delay circuit of the first temperature sensor and the leakage current charge / discharge circuit of the second temperature sensor are each configured by a CMOS circuit. 前記第1の温度センサは、前記第1のカウンターの前記入力端子と前記遅延回路との間に第1の論理回路を更に有して、
前記第2の温度センサは、前記第2のカウンターの前記入力端子と前記リーク電流充放電回路との間に第2の論理回路を更に有することを特徴とする請求項4に記載の半導体集積回路。
The first temperature sensor further includes a first logic circuit between the input terminal of the first counter and the delay circuit,
The semiconductor integrated circuit according to claim 4, wherein the second temperature sensor further includes a second logic circuit between the input terminal of the second counter and the leakage current charge / discharge circuit. .
前記データ演算部は、前記第1測定情報(tpd0)と、前記第2測定情報(tpd1)と、前記第3測定情報(tc0)と、前記第4測定情報(tc1)と、前記第5測定情報(tpd2)と、前記第6測定情報(tc2)と、前記第1の温度(T)と、下記関係とから前記第3の温度(T)を算出することを特徴とする請求項5に記載の半導体集積回路。
α=(tpd2−tpd0)/(tpd1−tpd0)
β=ln(tc2/tc0)/ln(tc1/tc2)
=(1+β)T/(1+α)
The data calculation unit includes the first measurement information (t pd0 ), the second measurement information (t pd1 ), the third measurement information (t c0 ), the fourth measurement information (t c1 ), Calculating the third temperature (T 2 ) from the fifth measurement information (t pd2 ), the sixth measurement information (t c2 ), the first temperature (T 0 ), and the following relationship: The semiconductor integrated circuit according to claim 5.
α = (t pd2 −t pd0 ) / (t pd1 −t pd0 )
β = ln (t c2 / t c0 ) / ln (t c1 / t c2 )
T 2 = (1 + β) T 0 / (1 + α)
前記リーク電流充放電回路の前記リーク電流は、MOSトランジスタのサブスレッシュホールド・リーク電流であることを特徴とする請求項6に記載の半導体集積回路。   7. The semiconductor integrated circuit according to claim 6, wherein the leakage current of the leakage current charging / discharging circuit is a subthreshold leakage current of a MOS transistor. 前記データ演算部は、前記βの計算のためのルックアップテーブルを有することを特徴とする請求項7に記載の半導体集積回路。   The semiconductor integrated circuit according to claim 7, wherein the data operation unit includes a lookup table for calculating the β. 前記半導体集積回路は、デジタルコアを更に内蔵するものであり、
前記データ演算部は、前記デジタルコアに適応電圧スケーリング方式によって供給される可変電源電圧の算出のために前記第3の温度を算出することを特徴とする請求項6に記載の半導体集積回路。
The semiconductor integrated circuit further includes a digital core,
The semiconductor integrated circuit according to claim 6, wherein the data calculation unit calculates the third temperature to calculate a variable power supply voltage supplied to the digital core by an adaptive voltage scaling method.
前記半導体集積回路は、クリティカルパスレプリカと、電源電圧コントローラとを更に内蔵するものであり、
前記デジタルコアは、中央処理ユニットを含むものであり、
前記クリティカルパスレプリカは、前記中央処理ユニットの処理速度の検出が可能であり、
前記電源電圧コントローラには、前記温度センサの前記データ演算部で算出された前記第3の温度の情報と前記クリティカルパスレプリカで検出された前記処理速度の情報とが供給されることによって、前記可変電源電圧の電圧値が前記電源電圧コントローラによって算出されることを特徴とする請求項9に記載の半導体集積回路。
The semiconductor integrated circuit further includes a critical path replica and a power supply voltage controller,
The digital core includes a central processing unit,
The critical path replica can detect the processing speed of the central processing unit,
The power supply voltage controller is supplied with the information on the third temperature calculated by the data calculation unit of the temperature sensor and the information on the processing speed detected by the critical path replica. 10. The semiconductor integrated circuit according to claim 9, wherein a voltage value of a power supply voltage is calculated by the power supply voltage controller.
半導体チップの温度を測定する温度センサを内蔵する半導体集積回路の動作方法であって、
前記温度センサは、第1の温度センサと、第2の温度センサと、データ演算部と、不揮発性メモリとを含むものであり、
前記第1の温度センサは、前記半導体チップの第1の温度と第2の温度と第3の温度にて前記半導体チップの第1の電気的パラメータの温度依存性を測定可能とされたものであり、
前記第2の温度センサは、前記半導体チップの前記第1の温度と前記第2の温度と前記第3の温度にて前記半導体チップの第2の電気的パラメータの温度依存性を測定可能とされたものであり、
前記動作方法は、
前記第1の温度センサにより測定される前記第1の温度での前記第1の電気的パラメータの第1測定情報を、前記不揮発性メモリに不揮発記憶するステップと、
前記第1の温度センサにより測定される前記第2の温度での前記第1の電気的パラメータの第2測定情報を、前記不揮発性メモリに不揮発記憶するステップと、
前記第2の温度センサにより測定される前記第1の温度での前記第2の電気的パラメータの第3測定情報を、前記不揮発性メモリに不揮発記憶するステップと、
前記第2の温度センサにより測定される前記第2の温度での前記第2の電気的パラメータの第4測定情報を、前記不揮発性メモリに不揮発記憶するステップと、
前記第1の温度センサにより測定される前記第3の温度での前記第1の電気的パラメータの第5測定情報と、前記第2の温度センサにより測定される前記第3の温度での前記第2の電気的パラメータの第6測定情報と、前記不揮発性メモリに不揮発記憶された前記第1測定情報と前記第2測定情報と前記第3測定情と前記第4測定情報と前記第1の温度とから前記データ演算部によって前記第3の温度を算出するステップと、
を含むことを特徴とする半導体集積回路の動作方法。
A method of operating a semiconductor integrated circuit incorporating a temperature sensor for measuring the temperature of a semiconductor chip,
The temperature sensor includes a first temperature sensor, a second temperature sensor, a data calculation unit, and a nonvolatile memory,
The first temperature sensor can measure the temperature dependence of the first electrical parameter of the semiconductor chip at the first temperature, the second temperature, and the third temperature of the semiconductor chip. Yes,
The second temperature sensor can measure the temperature dependence of the second electrical parameter of the semiconductor chip at the first temperature, the second temperature, and the third temperature of the semiconductor chip. And
The operation method is as follows:
Storing the first measurement information of the first electrical parameter at the first temperature measured by the first temperature sensor in the nonvolatile memory in a nonvolatile manner;
Storing the second measurement information of the first electrical parameter at the second temperature measured by the first temperature sensor in the nonvolatile memory in a nonvolatile manner;
Storing the third measurement information of the second electrical parameter at the first temperature measured by the second temperature sensor in the nonvolatile memory in a nonvolatile manner;
Storing the fourth measurement information of the second electrical parameter at the second temperature measured by the second temperature sensor in the nonvolatile memory in a nonvolatile manner;
Fifth measurement information of the first electrical parameter at the third temperature measured by the first temperature sensor, and the third measurement information at the third temperature measured by the second temperature sensor. Second measurement information of the second electrical parameter, the first measurement information, the second measurement information, the third measurement information, the fourth measurement information, and the first temperature stored in the nonvolatile memory in a nonvolatile manner. Calculating the third temperature by the data calculation unit from:
A method for operating a semiconductor integrated circuit, comprising:
前記第1の温度センサは、クロック信号に応答して、前記第1の電気的パラメータの前記温度依存性を測定する第1のカウンターを有して、
前記第2の温度センサは、前記クロック信号に応答して、前記第2の電気的パラメータの前記温度依存性を測定する第2のカウンターを有することを特徴とする請求項11に記載の半導体集積回路の動作方法。
The first temperature sensor includes a first counter that measures the temperature dependence of the first electrical parameter in response to a clock signal;
The semiconductor integrated circuit according to claim 11, wherein the second temperature sensor includes a second counter that measures the temperature dependence of the second electrical parameter in response to the clock signal. How the circuit works.
前記第1の温度センサは、前記第1のカウンターの入力端子に接続された遅延回路を更に有して、
前記第1の温度センサは、前記遅延回路の伝播遅延時間の温度依存性を前記第1の電気的パラメータの前記温度依存性として測定可能とされたものであり、
前記第2の温度センサは、前記第2のカウンターの入力端子に接続されたリーク電流充放電回路を更に有して、
前記第2の温度センサは、前記リーク電流充放電回路のリーク電流による容量の充電時間と放電時間の少なくともいずれかを一方の時間の温度依存性を前記第2の電気的パラメータの前記温度依存性として測定可能とされたものであることを特徴とする請求項12に記載の半導体集積回路の動作方法。
The first temperature sensor further includes a delay circuit connected to an input terminal of the first counter,
The first temperature sensor can measure the temperature dependence of the propagation delay time of the delay circuit as the temperature dependence of the first electrical parameter,
The second temperature sensor further includes a leakage current charge / discharge circuit connected to an input terminal of the second counter,
The second temperature sensor has at least one of a charging time and a discharging time of a capacity due to a leakage current of the leakage current charging / discharging circuit, the temperature dependency of one time being the temperature dependency of the second electrical parameter. The method of operating a semiconductor integrated circuit according to claim 12, wherein measurement is possible.
前記第1の温度センサの前記遅延回路と前記第2の温度センサの前記リーク電流充放電回路とは、それぞれCMOS回路で構成されたことを特徴とする請求項13に記載の半導体集積回路の動作方法。   14. The operation of the semiconductor integrated circuit according to claim 13, wherein the delay circuit of the first temperature sensor and the leakage current charge / discharge circuit of the second temperature sensor are each configured by a CMOS circuit. Method. 前記第1の温度センサは、前記第1のカウンターの前記入力端子と前記遅延回路との間に第1の論理回路を更に有して、
前記第2の温度センサは、前記第2のカウンターの前記入力端子と前記リーク電流充放電回路との間に第2の論理回路を更に有することを特徴とする請求項14に記載の半導体集積回路の動作方法。
The first temperature sensor further includes a first logic circuit between the input terminal of the first counter and the delay circuit,
15. The semiconductor integrated circuit according to claim 14, wherein the second temperature sensor further includes a second logic circuit between the input terminal of the second counter and the leakage current charge / discharge circuit. How it works.
前記データ演算部は、前記第1測定情報(tpd0)と、前記第2測定情報(tpd1)と、前記第3測定情報(tc0)と、前記第4測定情報(tc1)と、前記第5測定情報(tpd2)と、前記第6測定情報(tc2)と、前記第1の温度(T)と、下記関係とから前記第3の温度(T)を算出することを特徴とする請求項15に記載の半導体集積回路の動作方法。
α=(tpd2−tpd0)/(tpd1−tpd0)
β=ln(tc2/tc0)/ln(tc1/tc2)
=(1+β)T/(1+α)
The data calculation unit includes the first measurement information (t pd0 ), the second measurement information (t pd1 ), the third measurement information (t c0 ), the fourth measurement information (t c1 ), Calculating the third temperature (T 2 ) from the fifth measurement information (t pd2 ), the sixth measurement information (t c2 ), the first temperature (T 0 ), and the following relationship: The method of operating a semiconductor integrated circuit according to claim 15.
α = (t pd2 −t pd0 ) / (t pd1 −t pd0 )
β = ln (t c2 / t c0 ) / ln (t c1 / t c2 )
T 2 = (1 + β) T 0 / (1 + α)
前記リーク電流充放電回路の前記リーク電流は、MOSトランジスタのサブスレッシュホールド・リーク電流であることを特徴とする請求項16に記載の半導体集積回路の動作方法。   17. The method of operating a semiconductor integrated circuit according to claim 16, wherein the leakage current of the leakage current charging / discharging circuit is a subthreshold leakage current of a MOS transistor. 前記データ演算部は、前記βの計算のためのルックアップテーブルを有することを特徴とする請求項17に記載の半導体集積回路の動作方法。   18. The method of operating a semiconductor integrated circuit according to claim 17, wherein the data operation unit has a look-up table for calculating the β. 前記半導体集積回路は、デジタルコアを更に内蔵するものであり、
前記データ演算部は、前記デジタルコアに適応電圧スケーリング方式によって供給される可変電源電圧の算出のために前記第3の温度を算出することを特徴とする請求項16に記載の半導体集積回路の動作方法。
The semiconductor integrated circuit further includes a digital core,
The operation of the semiconductor integrated circuit according to claim 16, wherein the data operation unit calculates the third temperature for calculating a variable power supply voltage supplied to the digital core by an adaptive voltage scaling method. Method.
前記半導体集積回路は、クリティカルパスレプリカと、電源電圧コントローラとを更に内蔵するものであり、
前記デジタルコアは、中央処理ユニットを含むものであり、
前記クリティカルパスレプリカは、前記中央処理ユニットの処理速度の検出が可能であり、
前記電源電圧コントローラには、前記温度センサの前記データ演算部で算出された前記第3の温度の情報と前記クリティカルパスレプリカで検出された前記処理速度の情報とが供給されることによって、前記可変電源電圧の電圧値が前記電源電圧コントローラによって算出されることを特徴とする請求項19に記載の半導体集積回路の動作方法。
The semiconductor integrated circuit further includes a critical path replica and a power supply voltage controller,
The digital core includes a central processing unit,
The critical path replica can detect the processing speed of the central processing unit,
The power supply voltage controller is supplied with the information on the third temperature calculated by the data calculation unit of the temperature sensor and the information on the processing speed detected by the critical path replica. The method of operating a semiconductor integrated circuit according to claim 19, wherein a voltage value of a power supply voltage is calculated by the power supply voltage controller.
JP2009245313A 2009-10-26 2009-10-26 Semiconductor integrated circuit and operation method of the same Withdrawn JP2011089950A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009245313A JP2011089950A (en) 2009-10-26 2009-10-26 Semiconductor integrated circuit and operation method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009245313A JP2011089950A (en) 2009-10-26 2009-10-26 Semiconductor integrated circuit and operation method of the same

Publications (1)

Publication Number Publication Date
JP2011089950A true JP2011089950A (en) 2011-05-06

Family

ID=44108322

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009245313A Withdrawn JP2011089950A (en) 2009-10-26 2009-10-26 Semiconductor integrated circuit and operation method of the same

Country Status (1)

Country Link
JP (1) JP2011089950A (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012257447A (en) * 2011-05-19 2012-12-27 Semiconductor Energy Lab Co Ltd Semiconductor integrated circuit
KR20140133883A (en) * 2012-03-31 2014-11-20 인텔 코오퍼레이션 Controlling power consumption in multi-core environments
JP2015120997A (en) * 2013-12-25 2015-07-02 クレハ合繊株式会社 Vinylidene fluoride based resin monofilament, fishing line, and manufacturing method thereof
KR101548345B1 (en) 2014-04-10 2015-09-01 피에스케이 주식회사 Substrate treating apparatus, substrate treating method, and recording media
JP2016176773A (en) * 2015-03-19 2016-10-06 株式会社豊田中央研究所 Temperature sensor circuit
CN109828192A (en) * 2017-11-22 2019-05-31 瑞萨电子株式会社 Semiconductor devices and semiconductor system

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012257447A (en) * 2011-05-19 2012-12-27 Semiconductor Energy Lab Co Ltd Semiconductor integrated circuit
KR20140133883A (en) * 2012-03-31 2014-11-20 인텔 코오퍼레이션 Controlling power consumption in multi-core environments
KR101677115B1 (en) 2012-03-31 2016-11-18 인텔 코포레이션 Controlling power consumption in multi-core environments
US9846475B2 (en) 2012-03-31 2017-12-19 Intel Corporation Controlling power consumption in multi-core environments
JP2015120997A (en) * 2013-12-25 2015-07-02 クレハ合繊株式会社 Vinylidene fluoride based resin monofilament, fishing line, and manufacturing method thereof
KR101548345B1 (en) 2014-04-10 2015-09-01 피에스케이 주식회사 Substrate treating apparatus, substrate treating method, and recording media
JP2016176773A (en) * 2015-03-19 2016-10-06 株式会社豊田中央研究所 Temperature sensor circuit
CN109828192A (en) * 2017-11-22 2019-05-31 瑞萨电子株式会社 Semiconductor devices and semiconductor system
US11125628B2 (en) 2017-11-22 2021-09-21 Renesas Electronics Corporation Semiconductor device and semiconductor system
CN109828192B (en) * 2017-11-22 2023-09-15 瑞萨电子株式会社 Semiconductor device and semiconductor system

Similar Documents

Publication Publication Date Title
JP6676188B2 (en) Reference circuit for measurement system
TWI813615B (en) Integrated circuit workload, temperature and/or sub-threshold leakage sensor
US20220268644A1 (en) On-die thermal sensing network for integrated circuits
EP3152538B1 (en) Low power low cost temperature sensor
CN108027414B (en) On-chip parameter measurement
US8154353B2 (en) Operating parameter monitor for an integrated circuit
US6903564B1 (en) Device aging determination circuit
CN108475101B (en) Method and apparatus for digital under-voltage detection and control
US7260491B2 (en) Duty cycle measurement apparatus and method
US7417448B2 (en) System to calibrate on-die temperature sensor
JP2011089950A (en) Semiconductor integrated circuit and operation method of the same
US11499874B2 (en) Temperature sensor including diode and capacitor
US10788376B2 (en) Apparatus for sensing temperature in electronic circuitry and associated methods
US10296025B2 (en) Apparatus for electric current measurement or calibration and associated methods
JP6270326B2 (en) Semiconductor device and measuring method
Chung et al. An all-digital voltage sensor for static voltage drop measurements
US11619551B1 (en) Thermal sensor for integrated circuit
JP2022182464A (en) Over-current protection performance evaluation circuit, switching power source, and over-current protection performance evaluation method
Khare Design of an On-chip Thermal Sensor using Leakage Current of a Transistor

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20130108