JP2011055015A - Semiconductor device - Google Patents

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JP2010280660A
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Japanese (ja)
Inventor
Moriaki Akazawa
Kazunobu Hori
Kenji Matsunuma
Kenichiro Shiozawa
和伸 堀
謙一郎 塩澤
健司 松沼
守昭 赤澤
Original Assignee
Renesas Electronics Corp
ルネサスエレクトロニクス株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device equipped with a capacitor capable of contriving miniaturization while securing certain capacitance. <P>SOLUTION: A semiconductor device is equipped with a lower electrode 3a of a capacitor which comprises a metal film, a dielectric film 4a arranged on an upper surface of the lower electrode 3a of the capacitor and having a thickness thinner than a thickness of the lower electrode 3a of the capacitor, an upper electrode 6a of the capacitor arranged on the dielectric film 4a and comprises a metal film, a lower wiring part 6b constituted of a layer at the same level as the upper electrode 6a of the capacitor, an interlayer insulating film 8 arranged on the lower wiring part 6b and an upper wiring part 12b arranged on the interlayer insulating film 8. <P>COPYRIGHT: (C)2011,JPO&amp;INPIT

Description

この発明は、半導体装置およびその製造方法に関し、より特定的には、キャパシタを備える半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device and a manufacturing method thereof comprises a capacitor.

従来、アナログ/ディジタルコンバータ(A/Dコンバータ)、ディジタル/アナログコンバータ(D/Aコンバータ)などのアナログまたはアナログ・ディジタルLSI(large scale integration)においては、フィルタ回路や積分集積回路の構成要素としてキャパシタ(容量素子)が内蔵されている。 Conventionally, an analog / digital converter (A / D converter), in the digital / analog converter (D / A converter) analog or analog-digital LSI such (large scale integration), a capacitor as a component of a filter circuit and the integrating integrated circuits (capacitive element) is built. 図89は、従来のアナログ・ディジタルLSIなどの半導体装置におけるキャパシタが形成された容量部と配線が形成された配線部とを示す断面模式図であり、図90は、図89の線分XC−XCにおける断面模式図である。 Figure 89 is a schematic cross-sectional view showing a wiring portion in which the wiring and the capacitor capacitance portion formed are formed in the semiconductor device such as a conventional analog-to-digital LSI, FIG. 90, the line segment of Figure 89 XC it is a schematic cross-sectional view of XC. 図89および90を参照して、従来の半導体装置を説明する。 With reference to FIGS. 89 and 90, illustrating a conventional semiconductor device.

図89および90を参照して、半導体基板101上に絶縁膜102が形成されている。 With reference to FIGS. 89 and 90, the insulating film 102 is formed on the semiconductor substrate 101. 容量部120においては、絶縁膜102上に金属膜からなる一方電極103aが形成されている。 In the capacitor 120, one electrode 103a made of a metal film on the insulating film 102 is formed. また、この一方電極103aを取り囲むように、間隔を隔てて他方電極103bが形成されている。 Also, so as to surround the one electrode 103a, it is formed the other electrode 103b spaced. 一方電極103aおよび他方電極103bの上には層間絶縁膜108が形成されている。 On the other hand on the electrode 103a and the other electrode 103b is formed an interlayer insulating film 108. また、一方電極103aと他方電極103bとの間には、キャパシタ誘電体膜としての層間絶縁膜部分108aが配置されている。 Moreover, whereas between the electrode 103a and the other electrode 103b, the interlayer insulating film portion 108a of the capacitor dielectric film is disposed. この一方電極103a、層間絶縁膜部分108aおよび他方電極103bによりキャパシタが構成される。 The first electrode 103a, a capacitor is constituted by the interlayer insulating film portion 108a and the other electrode 103b.

層間絶縁膜108においては、一方電極103a上に位置する領域にコンタクトホール110aが形成されている。 In the interlayer insulating film 108, whereas the contact holes 110a in a region located on the electrode 103a is formed. コンタクトホール110aの内部にはタングステンプラグ111aが充填されている。 Tungsten plug 111a is filled in the contact holes 110a. タングステンプラグ111a上には上層配線112aが形成されている。 Upper wiring 112a is formed on the tungsten plug 111a. 上層配線112aは、タングステンプラグ111aを介して一方電極103aと電気的に接続されている。 Upper wiring 112a is one electrode 103a and electrically connected through a tungsten plug 111a.

配線部121においては、絶縁膜102上に一層目配線103cが形成されている。 In the wiring section 121, first layer wiring 103c on the insulating film 102 is formed. この一層目配線103cは、一方電極103aおよび他方電極103bと同一レベルの層により構成されている。 The first layer wiring 103c, on the other hand are constituted by a layer of the electrode 103a and the other electrode 103b of the same level. 一層目配線103c上には層間絶縁膜108が配置されている。 It is arranged interlayer insulating film 108 on the first layer wiring 103c. 一層目配線103c上に位置する領域では、層間絶縁膜108にコンタクトホール110bが形成されている。 In the region located first layer wiring 103c, the contact hole 110b is formed in the interlayer insulating film 108. コンタクトホール110bの内部にはタングステンプラグ111bが充填されている。 Tungsten plug 111b is filled in the contact hole 110b. タングステンプラグ111b上には上層配線112bが形成されている。 Upper wiring 112b is formed on the tungsten plug 111b. 上層配線112bは、タングステンプラグ111bを介して一層目配線103cと電気的に接続されている。 Upper wiring 112b is the first layer wiring 103c is electrically connected through a tungsten plug 111b.

しかし、上述した従来の半導体装置においては、以下のような問題があった。 However, in the conventional semiconductor device described above, it has the following problems. すなわち、半導体装置の微細化・高集積化の要求はますます強くなってきている一方、図89および90に示したようなキャパシタにおいては、一定の静電容量を確保する必要がある。 That is, while becoming increasingly demand miniaturization and high integration of semiconductor devices strongly in the capacitor shown in FIGS. 89 and 90, it is necessary to ensure a constant capacitance. 図89および90に示したキャパシタの占有面積を小さくする一方で、必要な静電容量を確保する方法としては、たとえば、一方電極103aおよび他方電極103bの高さ方向の厚みを大きくすることにより、電極として作用する一方電極103aおよび他方電極103bの側壁の表面積を大きくする、あるいは一方電極103aと他方電極103bとの間の距離を小さくするといった手法が考えられる。 While reducing the area occupied by the capacitor shown in FIGS. 89 and 90, as a way to ensure the necessary capacitance, for example, whereas by the height direction of the thickness of the electrode 103a and the other electrode 103b is increased, to increase the surface area of ​​the side wall of one electrode 103a and the other electrode 103b which acts as an electrode, or on the other hand techniques such a distance between the electrodes 103a and the other electrode 103b is reduced is considered.

しかし、一方電極103aおよび他方電極103bの高さ方向の厚みを大きくすると、一方電極103aおよび他方電極103bを形成するためのエッチング加工が難しくなり、現実的ではない。 However, whereas if the height direction of the thickness of the electrode 103a and the other electrode 103b is increased, whereas the etching process for forming the electrode 103a and the other electrode 103b is difficult, not practical. また、一方電極103aと他方電極103bとの間の距離を小さくする場合、半導体装置の製造工程において用いる写真製版加工の最小加工寸法より一方電極103aと他方電極103bとの間の距離を小さくすることは難しいため、キャパシタの占有面積を小さくすることには限界があった。 Also, whereas the case of reducing the distance between the electrodes 103a and the other electrode 103b, to reduce the distance between the one electrode 103a and the other electrode 103b than the minimum feature size of photolithography processing to be used in the manufacturing process of a semiconductor device difficult because, in reducing the area occupied by the capacitor there is a limit.

このように、従来の半導体装置では、一定の静電容量を確保した上で、キャパシタの占有面積を小さくすることは困難であった。 Thus, in the conventional semiconductor device, while ensuring a constant capacitance, it is difficult to reduce the area occupied by the capacitor.

この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、一定の静電容量を確保すると同時に、小型化を図ることが可能なキャパシタを備える半導体装置およびその製造方法を提供することである。 The present invention has been made to solve the above problems, an object of the present invention, a semiconductor device and a capacitor capable of achieving the securing of the fixed capacitance simultaneously, downsizing it is to provide a manufacturing method thereof.

この発明による半導体装置は、金属膜を含むキャパシタ下部電極と、キャパシタ下部電極の上部表面上に配置され、キャパシタ下部電極の厚みより薄い厚みを有する誘電体膜と、誘電体膜上に配置され、金属膜を含むキャパシタ上部電極と、キャパシタ上部電極と同一レベルの層により構成される下部配線部分と、下部配線部分上に配置される層間絶縁膜と、層間絶縁膜上に配置される上部配線部分とを備える。 The semiconductor device according to the present invention, and the capacitor lower electrode including a metal film, is disposed on the upper surface of the capacitor lower electrode, a dielectric film having a thin thickness than the thickness of the capacitor lower electrode, are disposed on the dielectric film, a capacitor upper electrode including a metal film, a lower wiring portion constituted by a layer of capacitor top electrode and the same level, and the interlayer insulating film disposed on the lower wiring portion, an upper wiring portion disposed on the interlayer insulating film provided with a door.

上記半導体装置において、記キャパシタ上部電極の幅はキャパシタ下部電極の幅より狭くてもよい。 In the above semiconductor device, the width of the serial capacitor upper electrode may be narrower than the width of the capacitor lower electrode.

また、上記半導体装置において、キャパシタ上部電極の幅はキャパシタ下部電極の幅より広くてもよい。 In the above semiconductor device, the width of the capacitor upper electrode may be wider than the width of the capacitor lower electrode.

上記半導体装置において、キャパシタ上部電極と誘電体膜とキャパシタ下部電極とからなるキャパシタは、特定用途向け集積回路において用いられてもよい。 In the above semiconductor device, the capacitor comprising a capacitor upper electrode and the dielectric film and the capacitor lower electrode can be used in application specific integrated circuits.

この発明の1の局面における半導体装置は、上部表面を有し、金属膜を含むキャパシタ下部電極と、キャパシタ下部電極の上部表面上に配置され、キャパシタ下部電極の厚みより薄い厚みを有する誘電体膜と、誘電体膜上に配置され、キャパシタ下部電極の幅より狭い幅を有し、金属膜を含むキャパシタ上部電極とを備える。 The semiconductor device in one aspect of the present invention has an upper surface, and the capacitor lower electrode including a metal film, is disposed on the upper surface of the capacitor lower electrode, a dielectric film having a thin thickness than the thickness of the capacitor lower electrode When disposed on the dielectric film has a narrower width than the width of the capacitor lower electrode, and a capacitor upper electrode includes a metal film.

この場合、縦方向にキャパシタ下部電極、誘電体膜およびキャパシタ上部電極を積層して配置する事により、縦方向のキャパシタを形成することができる。 In this case, the vertical direction in the capacitor lower electrode, by arranging stacked dielectric film and a capacitor upper electrode, it is possible to form a vertical capacitor. そして、誘電体膜の膜厚は、半導体装置を形成する際に用いる写真製版加工工程における最小加工寸法よりはるかに小さい値となるように制御することが可能である。 The thickness of the dielectric film can be controlled to be much smaller than the minimum feature size in the photolithographic processing steps used in forming a semiconductor device. したがって、一定の静電容量を確保した状態で、誘電体膜の膜厚を従来より薄くすることでキャパシタ上部電極およびキャパシタ下部電極の表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。 Accordingly, while securing a fixed capacitance, it is possible to further reduce the surface area of ​​the capacitor upper electrode and the capacitor lower electrode by thinner than the conventional thickness of the dielectric film, to reduce the size of conventionally capacitor can.

また、キャパシタ上部電極の幅はキャパシタ下部電極より小さくなるように設定されているので、キャパシタ上部電極を形成する際の写真製版加工における重ね合わせ余裕を大きくすることができる。 The width of the capacitor upper electrode because it is set to be smaller than the capacitor lower electrode, it is possible to increase the overlapping margin of the photolithography process for forming the capacitor upper electrode. この結果、キャパシタ上部電極とキャパシタ下部電極との位置がずれて、キャパシタ下部電極の側壁などとキャパシタ上部電極とが短絡する不良の発生を防止できる。 Consequently, the position of the capacitor upper electrode and the capacitor lower electrode is displaced, such as the side wall of the capacitor lower electrode and the occurrence of defects and the capacitor upper electrode are short-circuited can be prevented.

また、キャパシタ下部電極およびキャパシタ上部電極は金属膜を含むため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタ(容量素子)を実現できる。 Also, the capacitor lower electrode and the capacitor upper electrode is to include a metal film, compared with the case of using a semiconductor such as polysilicon as a capacitor electrode, it can be realized capacitor (capacitive element) less voltage dependence at high accuracy. この結果、高精度フィルタ回路などに必要なキャパシタを容易に実現できる。 As a result, it is possible to easily realize the capacitor required for such high-precision filter circuit.

上記1の局面における半導体装置では、キャパシタ上部電極は側壁を有していてもよく、キャパシタ下部電極の上部表面上においてキャパシタ上部電極の側壁上に形成されたサイドウォール絶縁膜を備えていてもよい。 In the semiconductor device in one aspect as described above, the capacitor upper electrode may have a side wall may be provided with a sidewall insulating film formed on the sidewalls of the capacitor upper electrode on the upper surface of the capacitor lower electrode .

この場合、キャパシタ上部電極の側壁とキャパシタ下部電極の上部表面との間にサイドウォール絶縁膜が配置されているので、キャパシタ上部電極とキャパシタ下部電極との短絡を確実に防止できる。 In this case, since the sidewall insulating film is disposed between the side wall and the upper surface of the capacitor lower electrode of the capacitor upper electrode, can be reliably prevent a short circuit between the capacitor upper electrode and the capacitor lower electrode.

また、後述する製造工程において示すように、キャパシタ上部電極とサイドウォール絶縁膜とを、キャパシタ下部電極を形成するためのエッチングにおけるマスクとして用いれば、キャパシタ上部電極下に位置し、キャパシタ上部電極より幅の広いキャパシタ下部電極を確実に形成できる。 Further, as shown in the manufacturing process to be described later, and a capacitor upper electrode and the sidewall insulating films, it is used as a mask in the etching for forming the capacitor lower electrode, located under the capacitor upper electrode, width than the capacitor upper electrode wide capacitor lower electrode of reliably formed.

上記1の局面における半導体装置では、サイドウォール絶縁膜はシリコン酸化窒化膜を含むことが好ましい。 In the semiconductor device in one aspect as described above, the sidewall insulating film preferably includes a silicon oxynitride film.

ここで、シリコン酸化窒化膜はARC(Anti Reflection Coat)としての機能を有する。 Here, a silicon oxynitride film has a function as ARC (Anti Reflection Coat). したがって、サイドウォール絶縁膜を形成するためにシリコン酸化窒化膜をキャパシタ上部電極上から他の領域にまで延在するように形成し、この他の領域において配線などを形成する際、この配線を形成するためのエッチングに用いるフォトレジスト膜をシリコン酸化窒化膜上に形成すれば、別途ARCを形成する必要がない。 Accordingly, when a silicon oxynitride film to form a sidewall insulation film is formed so as to extend from the capacitor upper electrode to the other regions, and the like are formed wiring in this other area, forming the wiring by forming a photoresist film used for etching to on the silicon oxide nitride film, there is no need to form a separate ARC. この結果、製造工程を簡略化できる。 As a result, the manufacturing process can be simplified.

上記1の局面における半導体装置では、キャパシタ下部電極はアルミニウムを含んでいてもよく、キャパシタ上部電極はタングステンを含んでいてもよい。 In the semiconductor device in one aspect as described above, the capacitor lower electrode may include aluminum, the capacitor upper electrode may comprise tungsten.

この場合、キャパシタ下部電極とキャパシタ上部電極とを構成する材料を異なるものとすることにより、キャパシタ下部電極を形成するためのエッチング工程において、キャパシタ上部電極をマスクとして確実に利用できる。 In this case, by setting the material constituting the capacitor lower electrode and the capacitor upper electrode different, in the etching process for forming the capacitor lower electrode can be reliably utilized capacitor upper electrode as a mask. この結果、キャパシタ下部電極とキャパシタ上部電極との位置ずれの発生を防止できる。 As a result, it is possible to prevent the occurrence of positional deviation between the capacitor lower electrode and the capacitor upper electrode.

上記1の局面における半導体装置は、キャパシタ下部電極と同一レベルの層により構成される下部配線部分と、下部配線部分上に配置される他の誘電体膜と、他の誘電体膜上に配置され、下部配線部分より狭い幅を有し、キャパシタ上部電極と同一レベルの層により構成される上部配線部分と、上部配線部分上に形成された層間絶縁膜とを備えていてもよい。 The semiconductor device in one aspect as described above comprises a lower wiring portion constituted by a layer of the capacitor lower electrode and the same level, the other dielectric layer disposed on the lower wiring portions are arranged on other dielectric film has a narrower width than the lower wiring portion, and an upper wiring portion constituted by a layer of capacitor top electrode and the same level may have a formed on the upper wiring portions interlayer insulating film. 層間絶縁膜には、上部配線部分の表面を露出させるとともに、下部配線部分の上面に到達する接続孔が形成されていてもよい。 The interlayer insulating film, thus exposing the surface of the upper wiring portions may be connected hole reaching the upper surface of the lower wiring portion is formed. さらに、上記1の局面における半導体装置は、接続孔の内部に配置され、上部配線部分と下部配線部分とを電気的に接続する導電体膜を備えていてもよい。 Further, the semiconductor device in one aspect as described above is disposed inside the connection hole may include a conductive film which electrically connects the upper wiring portions and the lower wiring portions.

この場合、キャパシタ下部電極、誘電体膜およびキャパシタ上部電極からなるキャパシタを形成する工程において、キャパシタと同時に上部配線部分と下部配線部分とからなる配線を形成できる。 In this case, the capacitor lower electrode, in the step of forming a capacitor comprising a dielectric film and a capacitor upper electrode, thereby forming a wiring made of an upper wire portion and a lower wire portion at the same time as the capacitor. また、導電体膜により上部配線部分と下部配線部分とを電気的に接続することにより、上部配線部分と下部配線部分とを1つの配線として作用させることができる。 Further, by electrically connecting the upper wiring portions and the lower wiring portions by conductor film can act the upper wiring portions and the lower wiring portions as a single wiring.

この発明の他の局面における半導体装置は、上部表面と側壁面とを有し、金属膜を含むキャパシタ下部電極と、キャパシタ下部電極の上部表面上から側壁面上にまで延在するように配置され、キャパシタ下部電極の厚みより薄い厚みを有する誘電体膜と、誘電体膜上に配置され、金属膜を含むキャパシタ上部電極とを備える。 The semiconductor device according to another aspect of the invention, an upper surface and a sidewall surface, and the capacitor lower electrode including a metal film is disposed so as to extend from the upper surface of the capacitor lower electrode to on the side wall surface comprises a dielectric film having a thin thickness than the thickness of the capacitor lower electrode, it is disposed on the dielectric film and a capacitor upper electrode includes a metal film.

この場合、縦方向にキャパシタ下部電極、誘電体膜およびキャパシタ上部電極を積層して配置する事により、縦方向のキャパシタを形成することができる。 In this case, the vertical direction in the capacitor lower electrode, by arranging stacked dielectric film and a capacitor upper electrode, it is possible to form a vertical capacitor. そして、誘電体膜の膜厚は、半導体装置を形成する際に用いる写真製版加工工程における最小加工寸法よりはるかに小さい値となるように制御することが可能である。 The thickness of the dielectric film can be controlled to be much smaller than the minimum feature size in the photolithographic processing steps used in forming a semiconductor device. したがって、誘電体膜の膜厚を従来より薄くすることでキャパシタ上部電極およびキャパシタ下部電極の表面積をより小さくしても一定の静電容量を確保できるので、従来よりキャパシタの小型化を図ることができる。 Therefore, it is possible to ensure a constant capacitance be smaller the surface area of ​​the capacitor upper electrode and the capacitor lower electrode by thinner than the conventional thickness of the dielectric film, is possible to reduce the size of conventionally capacitor it can.

また、キャパシタ下部電極の上部表面から側壁面上にまで誘電体膜が延在するので、キャパシタ上部電極の位置がずれてキャパシタ下部電極の側壁面上にまでキャパシタ上部電極が延在するような場合にも、キャパシタ上部電極とキャパシタ下部電極との間に誘電体膜が存在することになる。 Further, since the dielectric film from the top surface of the capacitor lower electrode to on the side wall surface extends, when the position of the capacitor upper electrode is displaced so as to extend the capacitor upper electrode to on the side wall surface of the capacitor lower electrode also, so that the dielectric film is present between the capacitor upper electrode and the capacitor lower electrode. したがって、キャパシタ下部電極とキャパシタ上部電極との短絡を確実に防止できる。 Therefore, it is possible to reliably prevent a short circuit between the capacitor lower electrode and the capacitor upper electrode.

また、キャパシタ下部電極およびキャパシタ上部電極は金属膜を含むため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタ(容量素子)を実現できる。 Also, the capacitor lower electrode and the capacitor upper electrode is to include a metal film, compared with the case of using a semiconductor such as polysilicon as a capacitor electrode, it can be realized capacitor (capacitive element) less voltage dependence at high accuracy. この結果、高精度フィルタ回路などに必要なキャパシタを容易に実現できる。 As a result, it is possible to easily realize the capacitor required for such high-precision filter circuit.

上記他の局面における半導体装置では、キャパシタ上部電極の幅はキャパシタ下部電極の幅より狭くてもよい。 In the semiconductor device according to the another aspect, the width of the capacitor upper electrode may be narrower than the width of the capacitor lower electrode.

この場合、キャパシタ上部電極を形成する際の写真製版加工におけるキャパシタ下部電極との重ね合わせ余裕を大きくすることができる。 In this case, it is possible to increase the overlapping margin of the capacitor lower electrode in the photolithography process for forming the capacitor upper electrode. この結果、キャパシタ上部電極とキャパシタ下部電極との位置がずれることに起因して、キャパシタ下部電極の側壁などとキャパシタ上部電極とが短絡する不良の発生を防止できる。 As a result, due to the position of the capacitor upper electrode and the capacitor lower electrode is shifted, thereby preventing the occurrence of defects such as sidewalls of the capacitor lower electrode and the capacitor upper electrode are short-circuited.

上記他の局面における半導体装置では、キャパシタ上部電極の幅はキャパシタ下部電極の幅より広くてもよい。 In the semiconductor device according to the another aspect, the width of the capacitor upper electrode may be wider than the width of the capacitor lower electrode.

この場合、キャパシタ下部電極の側壁面上にも、誘電体膜を介してキャパシタ上部電極が位置することになる。 In this case, also on the side wall surface of the capacitor lower electrode, the capacitor upper electrode is to be positioned over the dielectric film. この結果、キャパシタ下部電極の側壁面もキャパシタの電極として利用できるので、キャパシタの静電容量を増大させることができる。 As a result, since the side wall surface of the capacitor lower electrode can also be used as an electrode of the capacitor, it is possible to increase the capacitance of the capacitor.

この発明の別の局面における半導体装置は、溝を有する層間絶縁膜と、溝の内部を充填し、金属膜を含むキャパシタ下部電極と、キャパシタ下部電極上に配置され、層間絶縁膜の厚みより薄い厚みを有する誘電体膜と、誘電体膜上に配置され、金属膜を含むキャパシタ上部電極とを備える。 The semiconductor device according to another aspect of the invention, an interlayer insulating film having a groove, filling the inside of the trench, and the capacitor lower electrode including a metal film disposed on the capacitor lower electrode, thinner than the thickness of the interlayer insulating film a dielectric film having a thickness, disposed on the dielectric film, and a capacitor upper electrode includes a metal film.

この場合、縦方向にキャパシタ下部電極、誘電体膜およびキャパシタ上部電極を積層して配置する事により、縦方向のキャパシタを形成することができる。 In this case, the vertical direction in the capacitor lower electrode, by arranging stacked dielectric film and a capacitor upper electrode, it is possible to form a vertical capacitor. そして、誘電体膜の膜厚は、半導体装置を形成する際に用いる写真製版加工工程における最小加工寸法よりはるかに小さい値となるように制御することが可能である。 The thickness of the dielectric film can be controlled to be much smaller than the minimum feature size in the photolithographic processing steps used in forming a semiconductor device. したがって、一定の静電容量を確保した状態で、誘電体膜の膜厚を従来より薄くすることでキャパシタ上部電極およびキャパシタ下部電極の表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。 Accordingly, while securing a fixed capacitance, it is possible to further reduce the surface area of ​​the capacitor upper electrode and the capacitor lower electrode by thinner than the conventional thickness of the dielectric film, to reduce the size of conventionally capacitor can.

また、キャパシタ下部電極は、層間絶縁膜の溝の内部に充填されたいわゆるダマシン構造となっているので、配線としてダマシン配線を用いている半導体装置において、そのような配線の一部をキャパシタ下部電極として利用できる。 Also, the capacitor lower electrode, since a so-called damascene structure filled in the groove of the interlayer insulating film, a semiconductor device which uses a damascene wiring as the wiring, a capacitor lower electrode portion of such wire It can be used as a. この結果、このようなダマシン配線を用いた半導体装置において、縦型のキャパシタを容易に実現できる。 As a result, in a semiconductor device using such a damascene wiring, a vertical capacitor can be easily realized.

また、キャパシタ下部電極およびキャパシタ上部電極は金属膜を含むため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタ(容量素子)を実現できる。 Also, the capacitor lower electrode and the capacitor upper electrode is to include a metal film, compared with the case of using a semiconductor such as polysilicon as a capacitor electrode, it can be realized capacitor (capacitive element) less voltage dependence at high accuracy. この結果、高精度フィルタ回路などに必要なキャパシタを容易に実現できる。 As a result, it is possible to easily realize the capacitor required for such high-precision filter circuit.

この発明のもう一つの局面における半導体装置は、第一の延在部と、この第一の延在部と水平方向に間隔を隔てて配置される第2の延在部とを含むキャパシタ一方電極と、第一の延在部と第2の延在部との間に位置し、第1および第2の延在部とそれぞれ誘電体膜を介して対向する第3の延在部と、第2の延在部から見て第3の延在部とは反対側に位置し、第2の延在部とは他の誘電体膜を介して対向する第4の延在部とを含むキャパシタ他方電極とを備える。 The semiconductor device in another aspect of the present invention includes a first extending portion, a capacitor one electrode and a second extending portion which is spaced apart to the first extending portion and the horizontal When a third extending portion which faces located, via the first and second extending portions and each dielectric film between the first extending portion and the second extending portion, the when viewed from the second extending portion located opposite to the third extension portion, the capacitor and the second extending portion and a fourth extending portion which faces via other dielectric film and a second electrode.

このようにすれば、第1および第2の延在部と、第3および第4の延在部とが交互に配置されるので、キャパシタ一方電極およびキャパシタ他方電極の第1〜第4の延在部において互いに対向する側壁面をキャパシタの電極面として利用できる。 Thus, the first and second extending portion, since the third and fourth extension portions are arranged alternately, the first through fourth extending the capacitor one electrode and the capacitor other electrode the side wall surfaces facing each other in the extending portion can be used as an electrode surface of a capacitor. 具体的には、第2および第3の延在部の側壁面のほぼ全てをキャパシタ電極面として利用できる。 Specifically, available almost all of the side wall surfaces of the second and third extending portion as a capacitor electrode surfaces. ここで、図89および90に示した従来のキャパシタでは、一方電極の周りを囲むように他方電極を配置しているので、他方電極において一方電極とは対向しない外周側の側壁面はキャパシタ電極面として作用していない。 Here, in the conventional capacitor shown in FIG. 89 and 90, whereas since the place of the other electrode so as to surround the periphery of the electrode, the outer peripheral side wall surface capacitor electrode surface of which does not face the one electrode in the other electrode not acting as. 一方、本願発明によるキャパシタでは、一方電極において第1の延在部を形成することにより、上述の従来のキャパシタでは電極面として作用していなかった他方電極の外周側の側壁面(第3の延在部において第1の延在部に対向する側壁面)を、キャパシタ電極として利用できる。 On the other hand, in the capacitor according to the present invention, whereas by forming a first extending portion in the electrode, the outer peripheral side wall surface (third extension of the other electrodes did not act as an electrode surface in the conventional capacitor described above the opposing side wall surface of) the first extending portion in the extending portion can be utilized as a capacitor electrode. したがって、図89および90に示したような従来のキャパシタを複数個配置することで一定の静電容量を確保する場合より、キャパシタの占有する領域の体積を低減できる。 Therefore, compared with the case of securing a fixed capacitance by arranging a plurality of conventional capacitor as shown in FIG. 89 and 90, can be reduced the volume of the region occupied by the capacitor. また、延在部の数を変更することにより、キャパシタの電極面の面積を容易に変更できるので、キャパシタの静電容量を容易に変更できる。 Further, by changing the number of the extending portion, since the area of ​​the electrode surface of the capacitor can be easily changed, it is possible to easily change the capacitance of the capacitor.

この発明のさらに他の局面における半導体装置は、複数の孔を有する層間絶縁膜と、層間絶縁膜の複数の孔の内部に配置され、金属膜を含む複数のキャパシタ下部電極と、複数のキャパシタ下部電極上に配置された誘電体膜と、誘電体膜上に配置され、金属膜を含むキャパシタ上部電極とを備える。 The semiconductor device according to yet another aspect of the present invention, an interlayer insulating film having a plurality of holes is disposed inside the plurality of holes of the interlayer insulating film, a plurality of capacitor lower electrode including a metal film, a plurality of capacitor lower and disposed on the electrode a dielectric film, it is disposed on the dielectric film, and a capacitor upper electrode includes a metal film.

この場合、縦方向にキャパシタ下部電極、誘電体膜およびキャパシタ上部電極を積層して配置する事により、縦方向のキャパシタを形成することができる。 In this case, the vertical direction in the capacitor lower electrode, by arranging stacked dielectric film and a capacitor upper electrode, it is possible to form a vertical capacitor. そして、誘電体膜の膜厚は、半導体装置を形成する際に用いる写真製版加工工程における最小加工寸法よりはるかに小さい値となるように制御することが可能である。 The thickness of the dielectric film can be controlled to be much smaller than the minimum feature size in the photolithographic processing steps used in forming a semiconductor device. したがって、一定の静電容量を確保した状態で、誘電体膜の膜厚を従来より薄くすることでキャパシタ上部電極およびキャパシタ下部電極の表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。 Accordingly, while securing a fixed capacitance, it is possible to further reduce the surface area of ​​the capacitor upper electrode and the capacitor lower electrode by thinner than the conventional thickness of the dielectric film, to reduce the size of conventionally capacitor can.

また、層間絶縁膜に形成される複数の孔の数や断面積を変更することにより、キャパシタ下部電極において誘電体膜と対向する部分の面積を容易に変更できる。 Further, by changing the number and cross-sectional area of ​​the plurality of holes formed in the interlayer insulating film, it is possible to easily change the area of ​​the dielectric film opposite to the portion in the capacitor lower electrode. この結果、キャパシタの静電容量を容易に変更できる。 As a result, it is possible to easily change the capacitance of the capacitor.

また、キャパシタ下部電極およびキャパシタ上部電極は金属膜を含むため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタ(容量素子)を実現できる。 Also, the capacitor lower electrode and the capacitor upper electrode is to include a metal film, compared with the case of using a semiconductor such as polysilicon as a capacitor electrode, it can be realized capacitor (capacitive element) less voltage dependence at high accuracy. この結果、高精度フィルタ回路などに必要なキャパシタを容易に実現できる。 As a result, it is possible to easily realize the capacitor required for such high-precision filter circuit.

この発明のさらに別の局面における半導体装置は、金属膜を含むキャパシタ下部電極と、キャパシタ下部電極上に配置され、キャパシタ下部電極の厚みより薄い厚みを有する誘電体膜と、誘電体膜上に配置され、誘電体膜を露出させる開口部を有する層間絶縁膜と、開口部の内部に配置され、金属膜を含むキャパシタ上部電極とを備える。 The semiconductor device according to yet another aspect of the invention, and the capacitor lower electrode including a metal film is disposed on the capacitor lower electrode, a dielectric film having a thin thickness than the thickness of the capacitor lower electrode, disposed on the dielectric film is, an interlayer insulating film having an opening for exposing the dielectric film is disposed within the opening, and a capacitor upper electrode includes a metal film.

この場合、縦方向にキャパシタ下部電極、誘電体膜およびキャパシタ上部電極を積層して配置する事により、縦方向のキャパシタを形成することができる。 In this case, the vertical direction in the capacitor lower electrode, by arranging stacked dielectric film and a capacitor upper electrode, it is possible to form a vertical capacitor. そして、誘電体膜の膜厚は、半導体装置を形成する際に用いる写真製版加工工程における最小加工寸法よりはるかに小さい値となるように制御することが可能である。 The thickness of the dielectric film can be controlled to be much smaller than the minimum feature size in the photolithographic processing steps used in forming a semiconductor device. したがって、一定の静電容量を確保した状態で、誘電体膜の膜厚を従来より薄くすることでキャパシタ上部電極およびキャパシタ下部電極の表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。 Accordingly, while securing a fixed capacitance, it is possible to further reduce the surface area of ​​the capacitor upper electrode and the capacitor lower electrode by thinner than the conventional thickness of the dielectric film, to reduce the size of conventionally capacitor can.

また、開口部の内部にキャパシタ上部電極を配置するので、キャパシタ上部電極を形成した後、従来必要であったキャパシタ上部電極と上層配線とを接続するためのコンタクトホールを形成する工程を省略できる。 Furthermore, since placing the interior capacitor upper electrode opening, after forming the capacitor upper electrode, it can be omitted the step of forming a contact hole for connecting the capacitor and the upper electrode upper layer wiring and which was conventionally necessary. したがって、半導体装置の製造工程を簡略化できる。 Therefore, it is possible to simplify the manufacturing process of the semiconductor device.

また、キャパシタ下部電極およびキャパシタ上部電極は金属膜を含むため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタ(容量素子)を実現できる。 Also, the capacitor lower electrode and the capacitor upper electrode is to include a metal film, compared with the case of using a semiconductor such as polysilicon as a capacitor electrode, it can be realized capacitor (capacitive element) less voltage dependence at high accuracy. この結果、高精度フィルタ回路などに必要なキャパシタを容易に実現できる。 As a result, it is possible to easily realize the capacitor required for such high-precision filter circuit.

上記1の局面または他の局面または別の局面またはもう一つの局面またはさらに他の局面またはさらに別の局面における半導体装置では、キャパシタ上部電極と誘電体膜とキャパシタ下部電極とからなるキャパシタが、特定用途向け集積回路において用いられることが好ましい。 In the semiconductor device in the aspect or other aspects or another aspect or another aspect or even another aspect or even another aspect the 1, capacitor comprising a capacitor upper electrode and the dielectric film and the capacitor lower electrode, the specific it is preferably used in applications for integrated circuits.

この場合、特定用途向け集積回路(ASIC:Application Specific integrated circuit)においては、特に高精度で電圧依存性がなく、微細化が容易なキャパシタを実装することが求められている。 In this case, an application specific integrated circuit: In (ASIC Application Specific integrated circuit), in particular no voltage dependence at high precision, is required to miniaturization implement easy capacitor. したがって、本発明をASICに適用すれば、特にASICの高性能化および微細化に顕著な効果を得ることができる。 Thus, by applying the present invention to ASIC, it is possible to obtain a remarkable effect particularly on high performance and miniaturization of ASIC.

この発明のさらにもう一つの局面における半導体装置の製造方法は、上部表面を有するキャパシタ下部電極を形成する工程と、キャパシタ下部電極の上部表面上に、キャパシタ下部電極の厚みより薄い厚みを有する誘電体膜を形成する工程と、誘電体膜上に金属膜を形成する工程と、金属膜上に、キャパシタ下部電極の幅より狭い幅を有するレジスト膜を形成する工程と、レジスト膜をマスクとして用いて、エッチングにより金属膜を部分的に除去することにより、キャパシタ下部電極の幅より狭い幅を有するキャパシタ上部電極を形成する工程とを備える。 The method of manufacturing a semiconductor device in yet another aspect of the present invention comprises steps of forming a capacitor lower electrode having an upper surface, on the upper surface of the capacitor lower electrode, a dielectric having a thin thickness than the thickness of the capacitor lower electrode forming a film, forming a metal film on the dielectric film, on the metal film, forming a resist film having a narrower width than the width of the capacitor lower electrode, by using the resist film as a mask , by partially removing the metal film by etching, and forming a capacitor upper electrode having a narrower width than the width of the capacitor lower electrode.

このようにすれば、縦方向にキャパシタ下部電極、誘電体膜およびキャパシタ上部電極を積層した縦方向のキャパシタを容易に形成することができる。 In this way, the vertical direction in the capacitor lower electrode, the longitudinal capacitor formed by laminating a dielectric film and a capacitor upper electrode can be easily formed.

また、キャパシタ上部電極を形成するためのレジスト膜の幅はキャパシタ下部電極の幅より小さくなるように設定されているので、このレジスト膜を形成する際の写真製版加工における、レジスト膜とキャパシタ下部電極との重ね合わせ余裕を大きくすることができる。 Further, since the width of the resist film for forming the capacitor upper electrode is set to be smaller than the width of the capacitor lower electrode, the photolithography process for forming the resist film, the resist film and the capacitor lower electrode it is possible to increase the superposition margin of the. この結果、キャパシタ上部電極とキャパシタ下部電極との位置がずれて、キャパシタ下部電極の側壁などとキャパシタ上部電極とが短絡する不良の発生を防止できる。 Consequently, the position of the capacitor upper electrode and the capacitor lower electrode is displaced, such as the side wall of the capacitor lower electrode and the occurrence of defects and the capacitor upper electrode are short-circuited can be prevented.

この発明のまた別の局面における半導体装置の製造方法は、上部表面と側壁面とを有するキャパシタ下部電極を形成する工程と、キャパシタ下部電極の上部表面上から側壁面上にまで延在し、キャパシタ下部電極の厚みより薄い厚みを有する誘電体膜を形成する工程と、誘電体膜上に金属膜を形成する工程と、記金属膜上にレジスト膜を形成する工程と、レジスト膜をマスクとして用いて、エッチングにより金属膜を部分的に除去することにより、キャパシタ上部電極を形成する工程とを備える。 The method of manufacturing a semiconductor device in another aspect of the present invention comprises steps of forming a capacitor lower electrode having an upper surface and a sidewall surface extending from the upper surface of the capacitor lower electrode to on the side wall surface, the capacitor using a step of forming a dielectric film having a thin thickness than the thickness of the lower electrode, and forming a metal film on the dielectric film, forming a resist film on a serial metal film, the resist film as a mask Te, by partially removing the metal film by etching, and forming a capacitor upper electrode.

このようにすれば、縦方向にキャパシタ下部電極、誘電体膜およびキャパシタ上部電極を積層した縦方向のキャパシタを容易に形成することができる。 In this way, the vertical direction in the capacitor lower electrode, the longitudinal capacitor formed by laminating a dielectric film and a capacitor upper electrode can be easily formed.

また、キャパシタ下部電極の上部表面から側壁面上にまで誘電体膜が延在するので、キャパシタ上部電極を形成するためのレジスト膜の位置がずれてキャパシタ下部電極の側壁面上にまでキャパシタ上部電極が延在するような場合、キャパシタ上部電極とキャパシタ下部電極の側壁との間に誘電体膜が存在することになる。 Further, since the dielectric film from the top surface of the capacitor lower electrode to on the side wall surface extends, the capacitor upper electrode position of the resist film for forming the capacitor upper electrode is shifted up on the side wall surface of the capacitor lower electrode If it is such as to extend, so that the dielectric film is present between the side wall of the capacitor upper electrode and the capacitor lower electrode. したがって、キャパシタ下部電極とキャパシタ上部電極との短絡を確実に防止できる。 Therefore, it is possible to reliably prevent a short circuit between the capacitor lower electrode and the capacitor upper electrode.

上記また別の局面における半導体装置の製造方法では、レジスト膜を形成する工程が、キャパシタ下部電極の幅より小さい幅を有するレジスト膜を形成することを含んでいてもよい。 In the method of manufacturing the semiconductor device in the above another aspect, the step of forming the resist film may include forming a resist film having a width less than the width of the capacitor lower electrode.

この場合、レジスト膜を形成する際の写真製版加工における、レジスト膜とキャパシタ下部電極との重ね合わせ余裕を大きくすることができる。 In this case, in the photolithography process for forming the resist film, it is possible to increase the overlapping margin between the resist film and the capacitor lower electrode.

上記また別の局面における半導体装置の製造方法では、レジスト膜を形成する工程が、キャパシタ下部電極の幅より大きい幅を有するレジスト膜を形成することを含んでいてもよい。 In the method of manufacturing the semiconductor device in the above another aspect, the step of forming the resist film may include forming a resist film having a width greater than the width of the capacitor lower electrode.

この場合、キャパシタ下部電極の上部表面から側壁面上にまで、誘電体膜を介してキャパシタ上部電極が延在することになるので、キャパシタ下部電極の側壁面をキャパシタ電極として利用できる。 In this case, from the upper surface of the capacitor lower electrode to on the side wall surface, it means that the capacitor upper electrode extends through the dielectric film, it can be utilized sidewall surface of the capacitor lower electrode as a capacitor electrode. このため、キャパシタの静電容量を大きくすることができる。 Therefore, it is possible to increase the capacitance of the capacitor.

この発明のまたもう一つの局面における半導体装置の製造方法は、キャパシタ下部電極となるべき下部金属膜を形成する工程と、下部金属膜上に誘電体膜を形成する工程と、誘電体膜上に配置され、金属膜を含むキャパシタ上部電極を形成する工程と、キャパシタ上部電極をマスクとして用いて、エッチングにより下部金属膜を部分的に除去することにより、キャパシタ下部電極を形成するキャパシタ下部電極形成工程とを備える。 The method of manufacturing a semiconductor device also in another aspect of the present invention comprises steps of forming a lower metal layer to serve as the capacitor lower electrode, forming a dielectric film on the lower metal layer, on the dielectric film is disposed, and forming a capacitor upper electrode including a metal film, using a capacitor upper electrode as a mask to partially remove the lower metal film by etching, the capacitor lower electrode forming step of forming a capacitor lower electrode provided with a door.

このようにすれば、縦方向にキャパシタ下部電極、誘電体膜およびキャパシタ上部電極を積層した縦方向のキャパシタを容易に形成することができる。 In this way, the vertical direction in the capacitor lower electrode, the longitudinal capacitor formed by laminating a dielectric film and a capacitor upper electrode can be easily formed.

また、キャパシタ上部電極をマスクとしてキャパシタ下部電極を形成するので、キャパシタ上部電極とキャパシタ下部電極との位置がずれることを確実に防止できる。 Also, because it forms a capacitor lower electrode of the capacitor upper electrode as a mask, it can be reliably prevented that the position of the capacitor upper electrode and the capacitor lower electrode is shifted.

上記またもう一つの局面における半導体装置の製造方法では、誘電体膜を形成する工程において、誘電体膜は下部金属膜を用いて配線を形成する領域上にまで延在するように形成されていてもよい。 In the method of manufacturing the semiconductor device in the addition another aspect, in the step of forming the dielectric film, the dielectric film be formed so as to extend to the region for forming a wiring by using a lower metal layer it may be. さらに、上記またもう一つの局面における半導体装置の製造方法は、キャパシタ下部電極形成工程に先立ち、下部金属膜を用いて配線を形成する領域上において、誘電体膜上にレジスト膜を形成する工程と、レジスト膜をマスクとして下部金属膜を部分的に除去することにより配線を形成する工程とを備えていてもよい。 Furthermore, a method of manufacturing a semiconductor device in the addition another aspect, prior to the capacitor lower electrode forming step, in a region for forming a wiring by using a lower metal layer, forming a resist film on the dielectric film , the resist film may comprise a step of forming a wiring by partially removing the lower metal film as a mask.

この場合、誘電体膜としてARC(Anti Reflection Coat)として作用する材料を用いれば、誘電体膜上に形成されるレジスト膜のためのARCを別途形成する工程を省略できる。 In this case, if a material which acts as ARC (Anti Reflection Coat) as the dielectric film can omit the step of separately forming the ARC for resist film to be formed on the dielectric film. この結果、半導体装置の製造工程を簡略化できる。 As a result, it is possible to simplify the manufacturing process of the semiconductor device.

上記またもう一つの局面における半導体装置の製造方法では、誘電体膜はシリコン酸化窒化膜を含むことが好ましい。 In the method of manufacturing the semiconductor device in the addition another aspect, it is preferable that the dielectric film containing silicon oxynitride film.

この場合、シリコン酸化窒化膜はARCとしての機能を有する。 In this case, a silicon oxynitride film has a function as ARC. したがって、シリコン酸化窒化膜をキャパシタ誘電体膜として用いれば、上述のようにキャパシタ誘電体膜をARCとして容易に作用させることができる。 Therefore, the use of the silicon oxynitride film as a capacitor dielectric film can be easily act capacitor dielectric film as described above as ARC.

上記またもう一つの局面における半導体装置の製造方法では、キャパシタ下部電極形成工程に先立ち、キャパシタ上部電極の側壁面上にサイドウォール膜を形成する工程を備えていてもよい。 In the method of manufacturing the semiconductor device in the addition another aspect, prior to the capacitor lower electrode forming step may include a step of forming a side wall film on the side wall surface of the capacitor upper electrode. さらに、上記またもう一つの局面における半導体装置の製造方法は、キャパシタ下部電極形成工程において、キャパシタ上部電極とサイドウォール膜とをマスクとして用いてもよい。 Furthermore, a method of manufacturing a semiconductor device in the addition another aspect, in the capacitor lower electrode forming step may be used and the capacitor upper electrode and the side wall film as a mask.

この場合、キャパシタ上部電極とサイドウォール絶縁膜とを、キャパシタ下部電極を形成するためのエッチングにおけるマスクとして用いることにより、キャパシタ上部電極下に位置し、かつ、キャパシタ上部電極より幅の広いキャパシタ下部電極を確実に形成できる。 In this case, a capacitor upper electrode and the sidewall insulating films, by using as a mask in the etching for forming the capacitor lower electrode, located under the capacitor upper electrode, and a wide lower capacitor electrode width than the capacitor upper electrode the can be reliably formed.

上記またもう一つの局面における半導体装置の製造方法では、キャパシタ下部電極形成工程に先立って、誘電体膜上に配置され、側壁面を有し、配線層となるべき上部配線部分を形成する工程を備えていてもよい。 In the method of manufacturing the semiconductor device in the addition another aspect, prior to the capacitor lower electrode forming step, disposed on the dielectric film, having a side wall surface, forming a top wiring portion to the wiring layer it may be provided. さらに、上記またもう一つの局面における半導体装置の製造方法は、上部配線部分の側壁面上に配線サイドウォール膜を形成する工程と、配線サイドウォール膜と上部配線部分とをマスクとして用いて、エッチングにより下部金属膜を部分的に除去することにより下部配線部分を形成する工程と、上部配線部分上に層間絶縁膜を形成する工程と、層間絶縁膜に、上部配線部分の表面を露出させるとともに、下部配線部分の上面に到達する接続孔を形成する工程と、接続孔の内部において、上部配線部分および下部配線部分と電気的に接続された導電体膜を形成する工程とを備えていてもよい。 Furthermore, a method of manufacturing a semiconductor device in the addition another aspect, using a step of forming a wiring sidewall film on the sidewall surface of the upper wire portion and a wiring sidewall film and an upper wiring portion as a mask, etching forming a lower wiring portion by the lower metal layer partially removed by, forming an interlayer insulating film on the upper wiring portion, the interlayer insulating film, thus exposing the surface of the upper wire portion, forming a contact hole reaching the upper surface of the lower wiring portion in the connection hole may include the step of forming the upper wiring portions and the lower wiring portion and electrically connected to the conductor film .

この場合、キャパシタ下部電極、誘電体膜およびキャパシタ上部電極からなるキャパシタを形成する工程において、キャパシタと同時に上部配線部分と下部配線部分とからなる配線を形成できる。 In this case, the capacitor lower electrode, in the step of forming a capacitor comprising a dielectric film and a capacitor upper electrode, thereby forming a wiring made of an upper wire portion and a lower wire portion at the same time as the capacitor.

この発明のその他の局面における半導体装置の製造方法は、層間絶縁膜を準備する工程と、層間絶縁膜に溝を形成する工程と、溝を充填し、金属膜を含むキャパシタ下部電極を形成する工程と、キャパシタ下部電極上に配置され、層間絶縁膜の厚みより薄い厚みを有する誘電体膜を形成する工程と、誘電体膜上に配置され、金属膜を含むキャパシタ上部電極を形成する工程とを備える。 Step method of manufacturing a semiconductor device in another aspect of the present invention includes the steps of preparing an interlayer insulating film, forming a groove in an interlayer insulating film, which fills the groove to form a capacitor lower electrode including a metal film When being placed on the capacitor lower electrode, forming a dielectric film having a thin thickness than the thickness of the interlayer insulating film, it is disposed on the dielectric film, and forming a capacitor upper electrode including a metal film provided.

この場合、縦方向にキャパシタ下部電極、誘電体膜およびキャパシタ上部電極を積層して配置する事により、縦方向のキャパシタを形成することができる。 In this case, the vertical direction in the capacitor lower electrode, by arranging stacked dielectric film and a capacitor upper electrode, it is possible to form a vertical capacitor.

また、キャパシタ下部電極は、層間絶縁膜の溝の内部に充填されたいわゆるダマシン構造となっているので、配線としてダマシン配線を用いている半導体装置において、そのような配線の一部をキャパシタ下部電極として容易に利用できる。 Also, the capacitor lower electrode, since a so-called damascene structure filled in the groove of the interlayer insulating film, a semiconductor device which uses a damascene wiring as the wiring, a capacitor lower electrode portion of such wire readily available as.

この発明のまた他の局面における半導体装置の製造方法は、金属膜を形成する工程と、金属膜上にレジスト膜を形成する工程と、レジスト膜をマスクとして用いて、金属膜を部分的に除去することにより、第一の延在部と、この第一の延在部と間隔を隔てて配置される第2の延在部とを含むキャパシタ一方電極と、第一の延在部と第2の延在部との間に位置し、第1および第2の延在部とそれぞれ誘電体膜を介して対向する第3の延在部と、第2の延在部から見て第3の延在部とは反対側に位置し、第2の延在部とは他の誘電体膜を介して対向する第4の延在部とを含むキャパシタ他方電極とを形成する工程を備える。 The method of manufacturing a semiconductor device in still another aspect of the present invention comprises steps of forming a metal film, forming a resist film on the metal film, using the resist film as a mask, partially removing the metal film by the first extending portion, and a capacitor one electrode and a second extending portion which is disposed at the first extending portion and the distance, and the first extending portion and the second of located between the extending portion, and a third extending portion which face each other with a first and second extending portions and each dielectric film, a third when viewed from the second extending portion located on the opposite side to the extending portion, comprising the step of forming a capacitor other electrode and the second extending portion and a fourth extending portion which faces via other dielectric film.

このようにすれば、キャパシタ一方電極およびキャパシタ他方電極の第1〜第4の延在部において互いに対向する側壁面をキャパシタの電極面として利用するキャパシタを容易に形成できる。 Thus, the capacitor that utilizes sidewall surfaces facing each other in the first to fourth extending portion of the capacitor one electrode and the capacitor second electrode as an electrode surface of a capacitor can be formed easily.

この発明のもう一つ別の局面における半導体装置の製造方法は、層間絶縁膜を準備する工程と、層間絶縁膜に複数の孔を形成する工程と、複数の孔の内部から層間絶縁膜の上部表面上にまで延在するように、金属膜を形成する工程と、化学機械研磨法を用いて、層間絶縁膜の上部表面上に位置する金属膜を除去することにより、複数の孔の内部に配置され金属膜を含む複数のキャパシタ下部電極を形成するとともに、複数の孔が位置する領域において、層間絶縁膜の上部表面に凹部を形成する工程と、凹部に誘電体膜を充填する工程と、誘電体膜膜上に、金属膜を含むキャパシタ上部電極を形成する工程とを備える。 The method of manufacturing a semiconductor device in another separate aspect of the invention, an interlayer comprising the steps of preparing an insulating film, forming a plurality of holes in the interlayer insulating film, over the interlayer insulating film from the inside of the plurality of holes so as to extend up over the surface, forming a metal film, using chemical mechanical polishing, by removing the metal film located on the upper surface of the interlayer insulating film, the inside of the plurality of holes thereby forming a plurality of capacitor lower electrode including the placed metal film in the region where the plurality of holes are located, forming a concave portion on the upper surface of the interlayer insulating film, a step of filling a dielectric film in the recess, on the dielectric film layer, and forming a capacitor upper electrode includes a metal film.

このようにすれば、縦方向にキャパシタ下部電極、誘電体膜およびキャパシタ上部電極を積層した縦方向のキャパシタを容易に形成することができる。 In this way, the vertical direction in the capacitor lower electrode, the longitudinal capacitor formed by laminating a dielectric film and a capacitor upper electrode can be easily formed.

また、層間絶縁膜に複数の孔を形成する工程において、形成される複数の孔の数や断面積を変更することにより、キャパシタ下部電極において誘電体膜と対向する部分の面積を容易に変更できる。 Further, in the step of forming a plurality of holes in the interlayer insulating film, by changing the number and cross-sectional area of ​​the plurality of holes formed, it is possible to easily change the area of ​​the dielectric film opposite to the portion in the capacitor lower electrode . この結果、キャパシタの静電容量を容易に変更できる。 As a result, it is possible to easily change the capacitance of the capacitor.

この発明のもう一つ他の局面における半導体装置の製造方法は、金属膜を含むキャパシタ下部電極を形成する工程と、キャパシタ下部電極上に配置され、キャパシタ下部電極の厚みより薄い厚みを有する誘電体膜を形成する工程と、誘電体膜上に層間絶縁膜を形成する工程と、層間絶縁膜の誘電体膜上に位置する領域において、誘電体膜を露出させる開口部を形成する工程と、開口部の内部に配置され、金属膜を含むキャパシタ上部電極を形成する工程とを備える。 The method of manufacturing a semiconductor device in another further aspect of the present invention comprises steps of forming a capacitor lower electrode including a metal film is disposed on the capacitor lower electrode, a dielectric having a thin thickness than the thickness of the capacitor lower electrode forming a film, forming an interlayer insulating film on the dielectric film, in the region located on the dielectric film of the interlayer insulating film, forming an opening for exposing the dielectric film, the opening It is disposed inside the part, and forming a capacitor upper electrode includes a metal film.

このようにすれば、縦方向にキャパシタ下部電極、誘電体膜およびキャパシタ上部電極を積層した縦方向のキャパシタを容易に形成することができる。 In this way, the vertical direction in the capacitor lower electrode, the longitudinal capacitor formed by laminating a dielectric film and a capacitor upper electrode can be easily formed.

また、開口部の内部にキャパシタ上部電極を配置するので、キャパシタ上部電極を形成した後、従来必要であったキャパシタ上部電極と上層配線とを接続するためのコンタクトホールを形成する工程を省略できる。 Furthermore, since placing the interior capacitor upper electrode opening, after forming the capacitor upper electrode, it can be omitted the step of forming a contact hole for connecting the capacitor and the upper electrode upper layer wiring and which was conventionally necessary.

このように、本発明によれば、縦方向に金属膜を含む電極と誘電体とを積層した縦型のキャパシタを形成することにより、一定の静電容量を確保すると同時に、小型化を図ることが可能なキャパシタを備える半導体装置およびその製造方法を提供できる。 Thus, according to the present invention, by forming a vertical capacitor formed by laminating an electrode and a dielectric including a metal film in the longitudinal direction and to ensure a constant electrostatic capacitance simultaneously, it is downsized possible to provide a semiconductor device and a manufacturing method thereof comprises capable capacitor.

本発明による半導体装置の実施の形態1を示す断面模式図である。 The first embodiment of a semiconductor device according to the present invention is a cross-sectional view schematically showing. 図1に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a first step of the method of manufacturing the semiconductor device shown in FIG. 図1に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a second step of the method of manufacturing the semiconductor device shown in FIG. 図1に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a third step of the method of manufacturing the semiconductor device shown in FIG. 図1に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a fourth step of the manufacturing method of the semiconductor device shown in FIG. 図1に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a fifth step of the manufacturing method of the semiconductor device shown in FIG. 図1に示した半導体装置の製造方法の第6工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a sixth step of the manufacturing method of the semiconductor device shown in FIG. 本発明による半導体装置の実施の形態2を示す断面模式図である。 It is a cross-sectional view schematically showing a second embodiment of a semiconductor device according to the present invention. 図8に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a first step of the method of manufacturing the semiconductor device shown in FIG. 図8に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a second step of the method of manufacturing the semiconductor device shown in FIG. 図8に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a third step of the method of manufacturing the semiconductor device shown in FIG. 図8に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a fourth step of the manufacturing method of the semiconductor device shown in FIG. 図8に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a fifth step of the manufacturing method of the semiconductor device shown in FIG. 図8に示した本発明による半導体装置の実施の形態2の第1の変形例を示す断面模式図である。 It is a cross-sectional view schematically showing a first modification of the second embodiment of the semiconductor device according to the present invention shown in FIG. 図14に示した半導体装置の製造方法を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a method of manufacturing the semiconductor device shown in FIG. 14. 図8に示した本発明による半導体装置の実施の形態2の第2の変形例を示す断面模式図である。 It is a cross-sectional view schematically showing a second modification of the second embodiment of the semiconductor device according to the present invention shown in FIG. 図16に示した半導体装置の製造方法を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a method of manufacturing the semiconductor device shown in FIG. 16. 本発明による半導体装置の実施の形態3を示す断面模式図である。 The third embodiment of the semiconductor device according to the present invention is a cross-sectional view schematically showing. 図18に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a first step of the method of manufacturing the semiconductor device shown in FIG. 18. 図18に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a second step of the method of manufacturing the semiconductor device shown in FIG. 18. 図18に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a third step of the method of manufacturing the semiconductor device shown in FIG. 18. 図18に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a fourth step of the manufacturing method of the semiconductor device shown in FIG. 18. 図18に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a fifth step of the manufacturing method of the semiconductor device shown in FIG. 18. 図18に示した半導体装置の製造方法の第6工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a sixth step of the manufacturing method of the semiconductor device shown in FIG. 18. 図18に示した半導体装置の製造方法の第7工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a seventh step of the manufacturing method of the semiconductor device shown in FIG. 18. 図18に示した半導体装置の製造方法の第8工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining an eighth step of the manufacturing method of the semiconductor device shown in FIG. 18. 本発明による半導体装置の実施の形態4を示す断面模式図である。 The fourth embodiment of the semiconductor device according to the present invention is a cross-sectional view schematically showing. 図27に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a first step of the method of manufacturing the semiconductor device shown in FIG. 27. 図27に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a second step of the method of manufacturing the semiconductor device shown in FIG. 27. 図27に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a third step of the method of manufacturing the semiconductor device shown in FIG. 27. 図27に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a fourth step of the manufacturing method of the semiconductor device shown in FIG. 27. 図27に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a fifth step of the manufacturing method of the semiconductor device shown in FIG. 27. 図27に示した半導体装置の製造方法の第6工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a sixth step of the manufacturing method of the semiconductor device shown in FIG. 27. 図27に示した半導体装置の製造方法の第7工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a seventh step of the manufacturing method of the semiconductor device shown in FIG. 27. 本発明による半導体装置の実施の形態5を示す断面模式図である。 The fifth embodiment of the semiconductor device according to the present invention is a cross-sectional view schematically showing. 図35に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a first step of the method of manufacturing the semiconductor device shown in FIG. 35. 図35に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a second step of the method of manufacturing the semiconductor device shown in FIG. 35. 図35に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a third step of the method of manufacturing the semiconductor device shown in FIG. 35. 図35に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a fourth step of the manufacturing method of the semiconductor device shown in FIG. 35. 図35に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a fifth step of the manufacturing method of the semiconductor device shown in FIG. 35. 図35に示した半導体装置の製造方法の第6工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a sixth step of the manufacturing method of the semiconductor device shown in FIG. 35. 図35に示した半導体装置の製造方法の第7工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a seventh step of the manufacturing method of the semiconductor device shown in FIG. 35. 図35に示した半導体装置の製造方法の第8工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining an eighth step of the manufacturing method of the semiconductor device shown in FIG. 35. 本発明による半導体装置の実施の形態6を示す断面模式図である。 The sixth embodiment of the semiconductor device according to the present invention is a cross-sectional view schematically showing. 図44における配線部21を示す部分拡大断面模式図である。 It is a partially enlarged cross-sectional schematic view showing a wiring portion 21 in FIG. 44. 図44および45に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a first step of the method of manufacturing the semiconductor device shown in FIGS. 44 and 45. 図44および45に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a second step of the method of manufacturing the semiconductor device shown in FIGS. 44 and 45. 図44および45に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a third step of the method of manufacturing the semiconductor device shown in FIGS. 44 and 45. 図44および45に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。 Is a schematic cross sectional view for explaining a fourth step of the manufacturing method of the semiconductor device shown in FIGS. 44 and 45. 図44および45に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a fifth step of the manufacturing method of the semiconductor device shown in FIGS. 44 and 45. 図44および45に示した半導体装置の製造方法の第6工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a sixth step of the manufacturing method of the semiconductor device shown in FIGS. 44 and 45. 図44および45に示した半導体装置の製造方法の第7工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a seventh step of the manufacturing method of the semiconductor device shown in FIGS. 44 and 45. 図44および45に示した半導体装置の製造方法の第8工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining an eighth step of the manufacturing method of the semiconductor device shown in FIGS. 44 and 45. 図44および45に示した半導体装置の製造方法の第9工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a ninth step of the manufacturing method of the semiconductor device shown in FIGS. 44 and 45. 本発明による半導体装置の実施の形態7を示す断面模式図である。 The seventh embodiment of the semiconductor device according to the present invention is a cross-sectional view schematically showing. 図55に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a first step of the method of manufacturing the semiconductor device shown in FIG. 55. 図55に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a second step of the method of manufacturing the semiconductor device shown in FIG. 55. 図55に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a third step of the method of manufacturing the semiconductor device shown in FIG. 55. 図55に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a fourth step of the manufacturing method of the semiconductor device shown in FIG. 55. 図55に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a fifth step of the manufacturing method of the semiconductor device shown in FIG. 55. 本発明による半導体装置の実施の形態8を示す断面模式図である。 The eighth embodiment of the semiconductor device according to the present invention is a cross-sectional view schematically showing. 図61の線分LXII−LXIIにおける水平方向の断面を示す平面模式図である。 It is a schematic plan view showing a horizontal cross section along the line LXII-LXII of FIG. 61. 図61および62に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a first step of the method of manufacturing the semiconductor device shown in FIGS. 61 and 62. 図61および62に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a second step of the method of manufacturing the semiconductor device shown in FIGS. 61 and 62. 図61および62に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a third step of the method of manufacturing the semiconductor device shown in FIGS. 61 and 62. 図61および62に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。 Is a schematic cross sectional view for explaining a fourth step of the manufacturing method of the semiconductor device shown in FIGS. 61 and 62. 図61および62に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a fifth step of the manufacturing method of the semiconductor device shown in FIGS. 61 and 62. 図61および62に示した本発明による半導体装置の実施の形態8の変形例を示すための平面模式図である。 Is a schematic plan view for showing a modification of the eighth embodiment of the semiconductor device according to the present invention shown in FIGS. 61 and 62. 本発明による半導体装置の実施の形態9を示す断面模式図である。 The ninth embodiment of the semiconductor device according to the present invention is a cross-sectional view schematically showing. 図69に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a first step of the method of manufacturing the semiconductor device shown in FIG. 69. 図69に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a second step of the method of manufacturing the semiconductor device shown in FIG. 69. 図69に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a third step of the method of manufacturing the semiconductor device shown in FIG. 69. 図69に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a fourth step of the manufacturing method of the semiconductor device shown in FIG. 69. 図69に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a fifth step of the manufacturing method of the semiconductor device shown in FIG. 69. 図69に示した半導体装置の製造方法の第6工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a sixth step of the manufacturing method of the semiconductor device shown in FIG. 69. 図69に示した半導体装置の製造方法の第7工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a seventh step of the manufacturing method of the semiconductor device shown in FIG. 69. 本発明による半導体装置の実施の形態10を示す断面模式図である。 The tenth embodiment of the semiconductor device according to the present invention is a cross-sectional view schematically showing. 図77に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a first step of the method of manufacturing the semiconductor device shown in FIG. 77. 図77に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a second step of the method of manufacturing the semiconductor device shown in FIG. 77. 図77に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a third step of the method of manufacturing the semiconductor device shown in FIG. 77. 図77に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a fourth step of the manufacturing method of the semiconductor device shown in FIG. 77. 図77に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a fifth step of the manufacturing method of the semiconductor device shown in FIG. 77. 図77に示した半導体装置の製造方法の第6工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a sixth step of the manufacturing method of the semiconductor device shown in FIG. 77. 図77に示した半導体装置の製造方法の第7工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a seventh step of the manufacturing method of the semiconductor device shown in FIG. 77. 図77に示した半導体装置の製造方法の第8工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining an eighth step of the manufacturing method of the semiconductor device shown in FIG. 77. 図77に示した半導体装置の製造方法の第9工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a ninth step of the manufacturing method of the semiconductor device shown in FIG. 77. 本発明による半導体装置の製造方法の実施の形態11の第1工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a first step of embodiment 11 of a method of manufacturing a semiconductor device according to the present invention. 本発明による半導体装置の製造方法の実施の形態11の第2工程を説明するための断面模式図である。 It is a schematic cross sectional view for explaining a second step of the embodiment 11 of a method of manufacturing a semiconductor device according to the present invention. 従来のアナログ・ディジタルLSIなどの半導体装置におけるキャパシタが形成された容量部と配線が形成された配線部とを示す断面模式図である。 Is a cross-sectional view schematically showing a wiring portion wiring capacitance part capacitors are formed is formed in the semiconductor device such as a conventional analog-to-digital LSI. 図89の線分XC−XCにおける断面模式図である。 It is a schematic cross sectional view taken along the line XC-XC in FIG. 89.

以下、図面に基づいて本発明の実施の形態を説明する。 Hereinafter, an embodiment of the present invention with reference to the accompanying drawings. なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。 Note that the same or corresponding in the following drawings are denoted by the same reference numerals, and description thereof will not be repeated.

(実施の形態1) (Embodiment 1)
図1は、本発明による半導体装置の実施の形態1を示す断面模式図である。 Figure 1 is a schematic sectional view showing a first embodiment of a semiconductor device according to the present invention. 図1を参照して、本発明による半導体装置の実施の形態1を説明する。 Referring to FIG. 1, illustrating a first embodiment of a semiconductor device according to the present invention.

図1を参照して、半導体装置は特定用途向け集積回路(ASIC)であって、容量が形成された容量部20と配線が形成された配線部21とを備える。 Referring to FIG. 1, the semiconductor device is an application specific integrated circuit (ASIC), and a wiring portion 21 which interconnect the capacitor portion 20 whose capacitance is formed is formed. 半導体基板1の上部表面上には絶縁膜2が形成されている。 It is formed an insulating film 2 on the top surface of the semiconductor substrate 1. そして、容量部20においては、絶縁膜2上に金属膜からなる下部電極3aが配置されている。 Then, in the capacitor portion 20, the lower electrode 3a made of a metal film on the insulating film 2 is disposed. 下部電極3aの上部表面上にはキャパシタ誘電体膜4aが配置されている。 The upper surface of the lower electrode 3a is disposed a capacitor dielectric film 4a is. キャパシタ誘電体膜4a上には金属膜からなる上部電極6aが配置されている。 The on the capacitor dielectric film 4a is disposed an upper electrode 6a formed of a metal film. ここで、下部電極3aの幅W1よりも、上部電極6aの幅W2の方が小さくなっている。 Here, than the width W1 of the lower electrode 3a, towards the width W2 of the upper electrode 6a it is smaller.

また、配線部21においては、絶縁膜2上に1層目配線3bが形成されている。 Further, in the wiring portion 21, first wiring layer 3b on the insulating film 2 is formed. 1層目配線3bの上部表面上には誘電体膜4bが配置されている。 It is arranged dielectric film 4b on the upper surface of the first wiring layer 3b.

誘電体膜4bおよび上部電極6a上には層間絶縁膜8が形成されている。 The dielectric film 4b and the upper electrode 6a is formed an interlayer insulating film 8. 層間絶縁膜8においては、1層目配線3bおよび上部電極6a上に位置する領域において、それぞれコンタクトホール10a、10bが形成されている。 In the interlayer insulating film 8, in a region located on the first-layer wiring 3b and the upper electrode 6a, respectively contact holes 10a, 10b are formed. コンタクトホール10a、10bの内部にはバリアメタル膜(図示せず)が形成されている。 Contact holes 10a, the inside of 10b the barrier metal film (not shown) is formed. そして、このコンタクトホール10a、10bを充填するように、バリアメタル膜上にタングステンプラグ11a、11bが形成されている。 Then, the contact holes 10a, so as to fill the 10b, tungsten plugs 11a, 11b are formed on the barrier metal film. タングステンプラグ11a、11b上には、上層配線12a、12bがそれぞれ形成されている。 Tungsten plugs 11a, On 11b, upper layer wiring 12a, 12b are formed respectively.

この場合、縦方向にキャパシタ下部電極としての下部電極3a、キャパシタ誘電体膜4aおよびキャパシタ上部電極としての上部電極6aを積層して配置する事により、縦方向のキャパシタを形成することができる。 In this case, the vertical direction to the lower electrode 3a as a capacitor lower electrode, by arranging stacked upper electrode 6a as a capacitor dielectric film 4a and the capacitor upper electrode, it is possible to form a vertical capacitor. そして、キャパシタ誘電体膜4aの膜みは、半導体装置を形成する際に用いる写真製版加工工程における最小加工寸法よりはるかに小さく設定できる。 The film of the capacitor dielectric film 4a optic lobe, can be set much smaller than the minimum feature size in the photolithographic processing steps used in forming a semiconductor device. したがって、一定の静電容量を確保した状態で、キャパシタ誘電体膜4aの膜厚を従来より薄くすることで上部電極6aおよび下部電極3aの表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。 Accordingly, while securing a fixed capacitance, it is possible to further reduce the surface area of ​​the upper electrode 6a and the lower electrode 3a by thinner than the conventional film thickness of the capacitor dielectric film 4a, the size of the conventionally capacitor it is possible to achieve.

また、上部電極6aの幅W2は下部電極3aの幅W1より小さくなるように設定されているので、上部電極6aを形成する際の写真製版加工工程における重ね合わせ余裕を大きくすることができる。 The width W2 of the upper electrode 6a is because it is set to be smaller than the width W1 of the lower electrode 3a, it is possible to increase the overlapping margin of the photolithography process step for forming the upper electrode 6a. この結果、上部電極6aと下部電極3aとの位置がずれて、下部電極3aの側壁などと上部電極6aとが短絡する不良の発生を防止できる。 As a result, the shift positions of the upper electrode 6a and the lower electrode 3a, the generation of defects such as sidewalls of the lower electrodes 3a and the upper electrode 6a are short-circuited can be prevented.

また、下部電極3aおよび上部電極6aは金属膜からなるため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタを実現できる。 The lower electrode 3a and the upper electrode 6a is to become a metal film, compared with the case of using a semiconductor such as polysilicon as a capacitor electrode, can achieve a voltage less dependent capacitor with high precision. この結果、高精度フィルタ回路などに必要なキャパシタを容易に実現できる。 As a result, it is possible to easily realize the capacitor required for such high-precision filter circuit. また、このような高精度で電圧依存性の少ないキャパシタは、ASICにおいて特に必要とされており、本発明をASICに適用することでASICの高性能化および微細化を容易に図ることができる。 Also, fewer capacitors in voltage dependence in such high precision is particularly required in ASIC, it can improve the performance and miniaturization of ASIC facilitates by applying the present invention to ASIC.

図2〜7は、図1に示した半導体装置の製造方法を説明するための断面模式図である。 Figure 2-7 is a sectional schematic view for explaining a method of manufacturing the semiconductor device shown in FIG. 図2〜7を参照して、本発明による半導体装置の製造方法を説明する。 Referring to FIG. 2-7, a method for manufacturing a semiconductor device according to the present invention.

まず、図2に示すように、半導体基板1の上部表面上に絶縁膜2を形成する。 First, as shown in FIG. 2, an insulating film 2 on the top surface of the semiconductor substrate 1. 絶縁膜2上に下層金属膜3を形成する。 Forming a lower metal film 3 on the insulating film 2. この下層金属膜3としては、スパッタリング法を用いてアルミニウム合金膜を堆積する。 As the lower metal film 3 is deposited an aluminum alloy film by sputtering. このアルミニウム合金膜からなる下層金属膜の厚みは0.4μm程度とする。 The thickness of the lower metal film made of the aluminum alloy film is set to about 0.4 .mu.m. 下層金属膜3上にキャパシタ誘電体膜となる誘電体膜4を形成する。 On the lower metal film 3 to form a dielectric film 4 serving as a capacitor dielectric film. 誘電体膜4としては、プラズマCVD(Chemical Vapor Deposition)法を用いて形成したシリコン酸化膜を用いることができる。 As the dielectric film 4, a plasma CVD (Chemical Vapor Deposition) method may be a silicon oxide film formed using a. 誘電体膜4の厚みは30nm程度とする。 The thickness of the dielectric film 4 is set to about 30 nm. 誘電体膜4上にレジスト膜5a、5bを形成する。 Dielectric film 4 resist film 5a on to form 5b. なお、ここでは下層金属膜3としてアルミニウム合金膜を用いたが、アルミニウム合金以外にたとえばタングステン膜などを用いてもよい。 Here, although an aluminum alloy film as a lower metal layer 3, such as in addition to an aluminum alloy for example a tungsten film may be used. また、下層金属膜3の厚みを0.4μmとしたが、この下層金属膜3の厚みは適宜変更することが可能である。 Although the thickness of the lower metal film 3 was set to 0.4 .mu.m, the thickness of the lower metal film 3 can be appropriately changed. また、誘電体膜4としてはシリコン酸化膜を用いているが、シリコン酸化膜以外の材料、たとえばシリコン窒化膜を用いてもよい。 Although as the dielectric film 4 is a silicon oxide film, a material other than silicon oxide film, may be used for example, a silicon nitride film. また、誘電体膜4の厚みを30nmとしたが、この誘電体膜4の厚みは適宜変更することが可能である。 Although the thickness of the dielectric film 4 was 30 nm, the thickness of the dielectric film 4 can be appropriately changed.

次に、レジスト膜5a、5bをマスクとして用いて、異方性エッチングにより誘電体膜4および下層金属膜3を部分的に除去する。 Next, using the resist film 5a, and 5b as a mask to partially remove the dielectric film 4 and the lower metal film 3 by anisotropic etching. その後、プラズマアッシングなどを用いてレジスト膜5a、5bを除去する。 Thereafter, the resist film 5a, and 5b are removed using a plasma ashing. このようにして、図3に示すようにキャパシタの下部電極3aおよびキャパシタ誘電体膜4a、そして1層目配線3bを形成する。 In this manner, a lower electrode 3a and the capacitor dielectric film 4a and first wiring layer 3b, the capacitor as shown in FIG. なお、1層目配線3bの上部表面上には誘電体膜4bが残存している。 Incidentally, remaining dielectric film 4b on the upper surface of the first wiring layer 3b.

次に、図4に示すように、キャパシタ誘電体膜4aおよび誘電体膜4b上に上部電極となるべき金属膜6を形成する。 Next, as shown in FIG. 4, a metal film 6 to the upper electrode on the capacitor dielectric film 4a and the dielectric film 4b. 金属膜6としては、スパッタリング法を用いて堆積されたアルミニウム合金膜を用いることができる。 As the metal film 6, it can be used an aluminum alloy film deposited by sputtering. 金属膜6の厚みとしては0.4μm程度とした。 The thickness of the metal film 6 is set to about 0.4 .mu.m. 金属膜6上に写真製版加工技術を用いてレジスト膜7を形成する。 Forming a resist film 7 by using the photolithographic processing techniques on the metal film 6. なお、このレジスト膜7は上部電極6a(図1参照)を形成するために用いられるものであるため、レジスト膜7の幅W2は上部電極6aの幅に対応する。 Incidentally, the resist film 7 for those used to form the upper electrode 6a (see FIG. 1), the width W2 of the resist film 7 corresponds to the width of the upper electrode 6a. そのため、レジスト膜7の幅W2は下部電極3aの幅W1よりも小さくなるように設定されている。 Therefore, the width W2 of the resist film 7 is set to be smaller than the width W1 of the lower electrode 3a. なお、金属膜6としてはアルミニウム合金膜以外の金属膜、たとえばタングステン膜などを用いることができる。 The metal film 6 is a metal film other than the aluminum alloy film may be, for example, tungsten film or the like. また、金属膜6の厚みは適宜変更することが可能である。 The thickness of the metal film 6 can be appropriately changed.

このようにレジスト膜7の幅W2を下部電極3aの幅W1よりも小さくすることにより、レジスト膜7を形成する際の写真製版加工工程における重ね合せ余裕を大きくすることができる。 By thus setting the width W2 of the resist film 7 smaller than the width W1 of the lower electrode 3a, it is possible to increase the overlapping margin of the photolithography process step for forming the resist film 7. この結果、次工程における金属膜6のエッチング工程における残渣などによって、上部電極6aと下部電極3aとが短絡するといった不良の発生をより確実に防止できる。 Consequently, by such residues in the etching process of the metal film 6 in the next step, it can be more reliably prevent the occurrence of defects such as the upper electrode 6a and the lower electrode 3a is short-circuited.

次に、レジスト膜7をマスクとして用いて、異方性エッチングにより金属膜6を部分的に除去する。 Next, using the resist film 7 as a mask to partially remove the metal film 6 by anisotropic etching. その後プラズマアッシングなどによってレジスト膜7を除去する。 Thereafter the resist film 7 is removed by plasma ashing. この結果、キャパシタの上部電極6a(図5参照)を形成することができる。 As a result, it is possible to form the upper electrode 6a of the capacitor (see Figure 5). その後、上部電極6aと誘電体膜4bとの上に層間絶縁膜8を形成する。 Thereafter, an interlayer insulating film 8 on the upper electrode 6a and the dielectric film 4b. この層間絶縁膜8の上部表面は、化学機械研磨法(CMP法:Chemical Mechanical Polishing)を用いて平坦化されている。 The top surface of the interlayer insulating film 8, a chemical mechanical polishing method (CMP method: Chemical Mechanical Polishing) has been planarized using. このようにして、図5に示すような構造を得る。 Thus, the structure as shown in FIG.

次に、層間絶縁膜8の上部表面上にレジスト膜9(図6参照)を形成する。 Next, a resist film 9 (see FIG. 6) on the upper surface of the interlayer insulating film 8. このレジスト膜9をマスクとして用いて、異方性エッチングにより層間絶縁膜8および誘電体膜4bの一部を除去することにより、コンタクトホール10a、10bを形成する。 Using this resist film 9 as a mask, by removing part of the interlayer insulating film 8 and the dielectric film 4b by anisotropic etching to form a contact hole 10a, 10b. このようにして、図6に示すような構造を得る。 Thus, the structure as shown in FIG. なお、コンタクトホール10aの底部においては上部電極6aの上部表面が露出している。 Incidentally, the upper surface of the upper electrode 6a is exposed in the bottom of the contact hole 10a. また、コンタクトホール10bの底部においては1層目配線3bの上部表面が露出している。 Further, in the bottom of the contact hole 10b is exposed the upper surface of the first wiring layer 3b.

次に、レジスト膜9を除去する。 Next, the resist film is removed 9. そして、コンタクトホール10a、10bの内部から層間絶縁膜8の上部表面上にまで延在するようにバリアメタル膜(図示せず)およびタングステン膜(図示せず)を形成する。 Then, a contact hole 10a, (not shown) the barrier metal film so as to extend to the upper surface of the interlayer insulating film 8 from the interior of 10b and a tungsten film (not shown). 層間絶縁膜8の上部表面上に位置するタングステン膜およびバリアメタル膜をドライエッチング法や化学機械研磨法などを用いて除去することにより、図7に示すように、コンタクトホール10a、10bの内部を充填するタングステンプラグ11a、11bおよびバリアメタル膜(図示せず)を形成する。 The tungsten film and the barrier metal film located on the upper surface of the interlayer insulating film 8 by removing by using a dry etching method or a chemical mechanical polishing method, as shown in FIG. 7, the contact holes 10a, the inside of 10b tungsten plugs 11a to be filled, to form 11b and the barrier metal film (not shown).

次に、層間絶縁膜8の上部表面上に3層目の金属膜(図示せず)を形成する。 Next, a third layer of metal film on the upper surface of the interlayer insulating film 8 (not shown). この金属膜としては、スパッタリング法により形成されたアルミニウム合金膜を用いることができる。 As the metal film, it can be used an aluminum alloy film formed by sputtering. 3層目の金属膜の厚みは0.4μm程度である。 3-layer metal film of thickness of about 0.4 .mu.m. この金属膜上にレジスト膜(図示せず)を形成する。 Forming a resist film (not shown) to the metal film. レジスト膜をマスクとして用いて、異方性エッチングにより金属膜を部分的に除去する。 Using the resist film as a mask to partially remove the metal film by anisotropic etching. その後レジスト膜を除去する。 Thereafter the resist film is removed. この結果、タングステンプラグ11a、11bの上にそれぞれ位置する上層配線12a、12bが形成される。 As a result, the tungsten plugs 11a, upper layer wiring 12a respectively positioned on top of 11b, 12b are formed. このようにして、図1に示すような半導体装置を得る。 In this manner, a semiconductor device as shown in FIG. なお、ここで上層配線12a、12bとなる3層目の金属膜としては、アルミニウム合金膜以外の金属膜、たとえばタングステン膜などを用いることができる。 Here, the upper layer wiring 12a, as the third-layer metal film of a 12b, a metal film other than an aluminum alloy film, can be used, for example a tungsten film like. また、この3層目の金属膜の厚みは適宜変更することができる。 The thickness of the third layer of the metal film can be appropriately changed.

(実施の形態2) (Embodiment 2)
図8は、本発明による半導体装置の実施の形態2を示す断面模式図である。 Figure 8 is a schematic sectional view showing a second embodiment of a semiconductor device according to the present invention. 図8を参照して、本発明による半導体装置の実施の形態2を説明する。 Referring to FIG. 8, the second embodiment of the semiconductor device according to the present invention.

図8を参照して、半導体装置は基本的には図1に示した半導体装置と同様の構造を備える。 Referring to FIG. 8, the semiconductor device basically has the same structure as the semiconductor device shown in FIG. ただし、図8に示した半導体装置では、キャパシタ誘電体膜4aを含む誘電体膜4が下部電極3aの上部表面上から側壁面上にまで延在するように形成されている。 However, in the semiconductor device shown in FIG. 8, it is formed so as dielectric film 4 including a capacitor dielectric film 4a is extending from the upper surface of the lower electrode 3a to on the side wall surface.

また、図8に示した半導体装置では、キャパシタの下部電極3aの幅W1と上部電極6aの幅W2とがほぼ等しくなっている。 In the semiconductor device shown in FIG. 8, the width W2 of the width W1 and the upper electrode 6a of the lower electrode 3a of the capacitor is substantially equal.

この場合、本発明の実施の形態1と同様に、キャパシタ下部電極としての下部電極4a、キャパシタ誘電体膜4aおよびキャパシタ上部電極としての上部電極6aを積層することにより縦方向のキャパシタを形成することができる。 In this case, as in the first embodiment of the present invention, by forming a longitudinal capacitor by laminating an upper electrode 6a of the lower electrode 4a, the capacitor dielectric film 4a and the capacitor upper electrode as a capacitor lower electrode can. したがって、キャパシタ誘電体膜4aの膜厚を従来より薄くすることで上部電極6aおよび下部電極3aの表面積をより小さくしても一定の静電容量を確保できるので、従来よりキャパシタの小型化を図ることができる。 Therefore, it is possible to ensure a smaller constant of the electrostatic capacitance even if the surface area of ​​the upper electrode 6a and the lower electrode 3a by thinner than the conventional film thickness of the capacitor dielectric film 4a, reduce the size of the capacitor conventionally be able to.

また、下部電極3aの上部表面上から側壁面上にまでキャパシタ誘電体膜4aを含む誘電体膜4が延在するので、上部電極6aの位置がずれて下部電極3aの側壁面上にまで上部電極6aが延在するような場合にも、上部電極6aと下部電極3aとの間に誘電体膜4が存在することになる。 Further, since the dielectric film 4 including a capacitor dielectric film 4a from the upper surface of the lower electrode 3a to on side wall surface extends, until on a sidewall surface of the lower electrode 3a deviates the position of the upper electrode 6a top even when the electrode 6a is such as to extend, so that the dielectric film 4 is present between the upper electrode 6a and the lower electrode 3a. したがって、下部電極3aと上部電極6aとの短絡を確実に防止できる。 Therefore, it is possible to reliably prevent a short circuit between the lower electrode 3a and the upper electrode 6a.

また、下部電極3aおよび上部電極6aは金属膜からなるため、本発明の実施の形態1による半導体装置と同様に、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より高精度で電圧依存性の少ないキャパシタを実現できる。 The lower electrode 3a and the upper electrode 6a is to become a metal film, similarly to the semiconductor device according to a first embodiment of the present invention, the voltage dependency of a high precision when using a semiconductor such as polysilicon as a capacitor electrode fewer capacitors can be realized.

図9〜13は、図8に示した半導体装置の製造方法を説明するための断面模式図である。 Figure 9-13 is a schematic sectional view for explaining a method of manufacturing the semiconductor device shown in FIG. 図9〜13を参照して、図8に示した半導体装置の製造方法を説明する。 Referring to FIG. 9-13, a method for manufacturing the semiconductor device shown in FIG.

まず、本発明の実施の形態1における半導体装置の製造方法と同様に、半導体基板1の上部表面上に絶縁膜2を形成する。 First, as in the method of manufacturing the semiconductor device in the first embodiment of the present invention, an insulating film 2 on the top surface of the semiconductor substrate 1. 絶縁膜2上に下層金属膜3を形成する。 Forming a lower metal film 3 on the insulating film 2. この下層金属膜3としては、スパッタリング法を用いて形成されたアルミニウム合金膜を用いることができる。 As the lower metal film 3 can be used an aluminum alloy film formed by sputtering. 下層金属膜3の厚みは0.4μm程度である。 The thickness of the lower metal film 3 is approximately 0.4 .mu.m. なお、下層金属膜3の材料として、アルミニウム合金以外の材料、たとえばタングステンなどを用いることができる。 Incidentally, as the material of the lower metal film 3 can be used for materials other than aluminum alloy, for example, tungsten and the like. また、下層金属膜3の厚みを0.4μmとしたが、この下層金属膜3の厚みは適宜変更することが可能である。 Although the thickness of the lower metal film 3 was set to 0.4 .mu.m, the thickness of the lower metal film 3 can be appropriately changed. そして、下層金属膜3の上部表面上に写真製版加工技術を用いてレジスト膜5a、5bを形成する。 Then, the resist film 5a, to form a 5b by using the photolithographic processing techniques on the upper surface of the lower metal film 3. このようにして、図9に示したような構造を得る。 Thus, the structure as shown in FIG.

次に、レジスト膜5a、5bをマスクとして用いて、異方性エッチングにより下層金属膜3を部分的に除去する。 Next, using the resist film 5a, and 5b as a mask, the lower metal film 3 is partially removed by anisotropic etching. その後、プラズマアッシングなどを用いてレジスト膜5a、5bを除去する。 Thereafter, the resist film 5a, and 5b are removed using a plasma ashing. この結果、下部電極3a(図10参照)および1層目配線3b(図10参照)が形成される。 As a result, the lower electrode 3a (see FIG. 10) and first wiring layer 3b (see FIG. 10) is formed. そして、下部電極3aおよび1層目配線3b上に誘電体膜4を形成する。 Then, a dielectric film 4 on the lower electrode 3a and the first layer wiring 3b. このようにして、図10に示したような構造を得る。 Thus, the structure as shown in FIG. 10.

なお、誘電体膜4としては、プラズマCVD法を用いて形成されたシリコン酸化膜を用いることができる。 As the dielectric film 4 may be a silicon oxide film formed by plasma CVD. また、誘電体膜4の厚みは30nm程度とした。 The thickness of the dielectric film 4 is set to about 30 nm. この誘電体膜4の厚みは適宜変更することができる。 The thickness of the dielectric film 4 can be appropriately changed. また、誘電体膜4の材料としては、シリコン酸化膜以外の材料、たとえばシリコン窒化膜などの他の誘電体膜を用いることができる。 As a material of the dielectric film 4, it is possible to use materials other than silicon oxide film, for example, another dielectric film such as a silicon nitride film.

次に、誘電体膜4上に上部電極6a(図8参照)となるべき金属膜6(図11参照)を形成する。 Next, a metal film 6 to the upper electrode 6a (see FIG. 8) on the dielectric film 4 (see FIG. 11). 金属膜6としてはスパッタリング法により形成されるアルミニウム合金膜を用いることができる。 As the metal film 6 can be used an aluminum alloy film formed by sputtering. また、金属膜6の厚みは0.4μm程度とした。 The thickness of the metal film 6 is set to about 0.4 .mu.m. なお、金属膜6の材料としては、アルミニウム合金膜以外の金属膜、たとえばタングステン膜などを用いることができる。 As the material of the metal film 6, a metal film other than an aluminum alloy film, can be used, for example a tungsten film like. この金属膜6上に写真製版加工技術を用いてレジスト膜7(図11参照)を形成する。 By using the photolithographic processing techniques on the metal film 6 to form a resist film 7 (see FIG. 11). このようにして、図11に示すような構造を得る。 Thus, the structure as shown in FIG. 11. なお、下部電極3aの幅W1と、レジスト膜7の幅W2とはほぼ等しくなっている。 Incidentally, the width W1 of the bottom electrode 3a, is approximately equal to the width W2 of the resist film 7.

次に、レジスト膜7をマスクとして用いて、異方性エッチングにより金属膜6を部分的に除去することにより、上部電極6a(図12参照)を形成する。 Next, using the resist film 7 as a mask to partially remove the metal film 6 by anisotropic etching to form the upper electrode 6a (see FIG. 12). その後、プラズマアッシングなどを用いてレジスト膜7を除去する。 Thereafter, the resist film 7 is removed by a plasma ashing. そして、図12に示すように、上部電極6aと誘電体膜4との上に層間絶縁膜8を形成する。 Then, as shown in FIG. 12, an interlayer insulating film 8 on the upper electrode 6a and the dielectric film 4. この層間絶縁膜8の上部表面は化学機械研磨法などを用いて平坦化されている。 The top surface of the interlayer insulating film 8 is planarized using chemical mechanical polishing method.

このようにすれば、下部電極3aの上部表面上から側壁面上にまで誘電体膜4が延在するので、レジスト膜7の位置がずれて下部電極3aの側壁面上にまで上部電極6aが延在するような場合にも、上部電極6aと下部電極3aの側壁との間に誘電体膜4が存在することになる。 Thus, because extending the dielectric film 4 to on the side wall surface from the upper surface of the lower electrode 3a, the position of the resist film 7 is shifted upper electrode 6a to on the side wall surface of the lower electrode 3a even if such as to extend, there will be a dielectric film 4 between the side walls of the upper electrode 6a and the lower electrode 3a. したがって、下部電極3aと上部電極6aとの短絡を確実に防止できる。 Therefore, it is possible to reliably prevent a short circuit between the lower electrode 3a and the upper electrode 6a.

次に、本発明の実施の形態1における図6および7に示した工程と同様の工程を用いて、層間絶縁膜8にコンタクトホール10a、10b(図13参照)を形成するとともに、このコンタクトホール10a、10bの内部にバリアメタル膜(図示せず)を形成する。 Next, using the process similar as the process shown in FIGS. 6 and 7 in the first embodiment of the present invention, the contact hole 10a in the interlayer insulating film 8, to form a 10b (see FIG. 13), the contact hole 10a, a barrier metal film (not shown) inside the 10b. さらに、このコンタクトホール10a、10bの内部を充填するタングステンプラグ11a、11bを形成する。 Further, the contact holes 10a, the tungsten plugs 11a to fill in 10b, to form an 11b. このようにして、図13に示すような構造を得る。 Thus, the structure as shown in FIG. 13.

この後、本発明の実施の形態1と同様にタングステンプラグ11a、11b上に上層配線12a、12bを形成する。 After this, the first embodiment similarly to the tungsten plugs 11a of the present invention, the upper layer wiring 12a on the 11b, to form an 12b. このようにして、図8に示すような半導体装置を得ることができる。 In this way, it is possible to obtain the semiconductor device shown in FIG.

図14は、図8に示した本発明による半導体装置の実施の形態2の第1の変形例を示す断面模式図である。 Figure 14 is a schematic sectional view showing a first modification of the second embodiment of the semiconductor device according to the present invention shown in FIG. 図14を参照して、本発明による半導体装置の実施の形態2の第1の変形例を説明する。 Referring to FIG. 14, illustrating a first modification of the second embodiment of the semiconductor device according to the present invention.

図14を参照して、半導体装置は基本的に図8に示した半導体装置と同様の構造を備えるが、上部電極6aの幅W2が下部電極3aの幅W1より小さくなっている。 Referring to FIG. 14, the semiconductor device comprises basically the same structure as the semiconductor device shown in FIG. 8, but the width W2 of the upper electrode 6a is smaller than the width W1 of the lower electrode 3a.

この場合、本発明による半導体装置の実施の形態1と同様に、上部電極6aを形成する際の写真製版加工における上部電極6aと下部電極3aとの重ね合わせ余裕を大きくすることができる。 In this case, similarly to the first embodiment of the semiconductor device according to the present invention, it is possible to increase the overlapping margin of the upper electrode 6a and the lower electrode 3a in the photolithography process for forming the upper electrode 6a. この結果、下部電極3aの側壁などと上部電極6aとが短絡する不良の発生を防止できる。 As a result, the occurrence of defects such as sidewalls of the lower electrodes 3a and the upper electrode 6a are short-circuited can be prevented.

図15は、図14に示した半導体装置の製造方法を説明するための断面模式図である。 Figure 15 is a schematic sectional view for explaining a method of manufacturing the semiconductor device shown in FIG. 14. 図15を参照して、図14に示した半導体装置の製造方法を説明する。 Referring to FIG. 15, a method for manufacturing the semiconductor device shown in FIG. 14.

まず、図9および10に示した工程を実施した後、図15に示すように、金属膜6およびレジスト膜7を形成する。 First, after performing the steps shown in FIGS. 9 and 10, as shown in FIG. 15, a metal film 6 and a resist film 7. なお、図15に示した工程は、図11に示した工程に対応している。 Incidentally, the step shown in FIG. 15 corresponds to the step shown in FIG. 11. 図15に示すように、レジスト膜7の幅W2を、下部電極3aの幅W1よりも小さくしておく。 As shown in FIG. 15, the width W2 of the resist film 7 is made smaller than the width W1 of the lower electrode 3a. この結果、レジスト膜7を形成する際の写真製版加工における、レジスト膜7と下部電極3aとの重ね合わせ余裕を大きくすることができる。 As a result, it is possible in the photolithography process for forming the resist film 7, to increase the overlapping margin between the resist film 7 and the lower electrode 3a.

その後、図12および13に示した工程を実施することにより、図14に示した半導体装置を得ることができる。 Thereafter, by carrying out the steps shown in FIGS. 12 and 13, it is possible to obtain the semiconductor device shown in FIG. 14.

図16は、図8に示した本発明による半導体装置の実施の形態2の第2の変形例を示す断面模式図である。 Figure 16 is a schematic sectional view showing a second modification of the second embodiment of the semiconductor device according to the present invention shown in FIG. 図16を参照して、本発明による半導体装置の実施の形態2の第2の変形例を説明する。 Referring to FIG. 16, illustrating a second modification of the second embodiment of the semiconductor device according to the present invention.

図16を参照して、半導体装置は基本的に図8に示した半導体装置と同様の構造を備えるが、上部電極6aの幅W2が下部電極3aの幅W1よりも大きくなっている。 Referring to FIG. 16, the semiconductor device comprises basically the same structure as the semiconductor device shown in FIG. 8, but the width W2 of the upper electrode 6a is larger than the width W1 of the lower electrode 3a.

この場合、下部電極3aの側壁面上にも、誘電体膜4を介して上部電極6aが位置することになる。 In this case, also on the side wall surface of the lower electrode 3a, the upper electrode 6a will be located over the dielectric layer 4. この結果、下部電極3aの側壁面もキャパシタの電極として利用できるので、キャパシタの静電容量を増大させることができる。 As a result, since the side wall surface of the lower electrode 3a can also be used as an electrode of the capacitor, it is possible to increase the capacitance of the capacitor.

図17は、図16に示した半導体装置の製造方法を説明するための断面模式図である。 Figure 17 is a schematic sectional view for explaining a method of manufacturing the semiconductor device shown in FIG. 16. 図17を参照して、図16に示した半導体装置の製造方法を説明する。 Referring to FIG. 17, a method for manufacturing a semiconductor device shown in FIG. 16.

まず、図9および10に示した工程を実施した後、誘電体膜4上に金属膜6とレジスト膜7を形成する。 First, after performing the steps shown in FIGS. 9 and 10, a metal film 6 and the resist film 7 on the dielectric film 4. このとき、レジスト膜7の幅W2は、下部電極3aの幅W1よりも大きくなるように設定されている。 The width W2 of the resist film 7 is set to be larger than the width W1 of the lower electrode 3a. なお、この図17に示した工程は図11に示した工程に対応している。 Incidentally, the step shown in FIG. 17 corresponds to the step shown in FIG. 11. このようにすれば、レジスト膜7をマスクとして金属膜6を異方性エッチングにより部分的に除去することにより、下部電極3aの上部表面から側壁面上にまで、誘電体膜4を介して上部電極6aが延在することになる。 Thus, by partially removing by anisotropic etching the metal film 6 using the resist film 7 as a mask, the upper surface of the lower electrode 3a to on the side wall surface via the dielectric film 4 upper so that the electrode 6a extends.

その後、図12および13に示した工程を実施することにより、図16に示した半導体装置を得ることができる。 Thereafter, by carrying out the steps shown in FIGS. 12 and 13, it is possible to obtain the semiconductor device shown in FIG. 16.

(実施の形態3) (Embodiment 3)
図18は、本発明による半導体装置の実施の形態3を示す断面模式図である。 Figure 18 is a schematic sectional view showing a third embodiment of the semiconductor device according to the present invention. 図18を参照して、本発明による半導体装置の実施の形態3を説明する。 Referring to FIG. 18, illustrating a third embodiment of the semiconductor device according to the present invention.

図18を参照して、半導体装置は基本的には図1に示した半導体装置と同様の構造を備える。 Referring to FIG. 18, the semiconductor device basically has the same structure as the semiconductor device shown in FIG. ただし、図18に示した半導体装置では、キャパシタを構成する上部電極6a、下部電極3aおよびキャパシタ誘電体膜4aのそれぞれの側壁の位置がほぼ一致している。 However, in the semiconductor device shown in FIG. 18, the upper electrode 6a constituting the capacitor, the position of each of the side walls of the lower electrodes 3a and the capacitor dielectric film 4a are almost identical. 上部電極6aはタングステン膜からなっていてもよく、また、下部電極3aはアルミニウム合金膜など、アルミニウムを含む金属膜であってもよい。 Upper electrode 6a may be made of a tungsten film, The lower electrode 3a is an aluminum alloy film may be a metal film containing aluminum.

この場合、本発明による半導体装置の実施の形態1と同様に、縦方向のキャパシタを形成することによりキャパシタの小型化を図ることができるとともに、金属膜からなる上部電極6aおよび下部電極3aを用いることで、電圧依存性の少ない高精度なキャパシタを実現できる。 In this case, similarly to the first embodiment of the semiconductor device according to the present invention, by forming a vertical capacitor it is possible to reduce the size of the capacitor, using the upper electrode 6a and the lower electrode 3a made of a metal film it is possible to realize a high-precision capacitor with less voltage dependence. また、後述する製造工程において示すように、下部電極3aと上部電極6aとを構成する材料を異なるものとすることにより、下部電極3aを形成するためのエッチング工程において、上部電極6aをマスクとして確実に利用できる。 Further, as shown in the manufacturing process to be described later, by setting the material constituting the lower electrode 3a and the upper electrode 6a different, in the etching step for forming the lower electrodes 3a, ensures upper electrode 6a as a mask available.

図19〜26は、図18に示した半導体装置の製造方法を説明するための断面模式図である。 Figure 19-26 are schematic cross-sectional views for explaining a method of manufacturing the semiconductor device shown in FIG. 18. 図19〜26を参照して、図18に示した半導体装置の製造方法を説明する。 Referring to FIG. 19 to 26, a method for manufacturing a semiconductor device shown in FIG. 18.

まず、図19に示すように、半導体基板1の上部表面上に絶縁膜(図示せず)を形成する。 First, as shown in FIG. 19, an insulating film (not shown) on the upper surface of the semiconductor substrate 1. 絶縁膜上に下部電極となる下層金属膜3を形成する。 Forming a lower metal film 3 serving as a lower electrode on the insulating film. 下層金属膜3上にキャパシタ誘電体膜となる誘電体膜4を形成する。 On the lower metal film 3 to form a dielectric film 4 serving as a capacitor dielectric film. 誘電体膜4上に上部電極となる金属膜6を形成する。 Forming a metal film 6 serving as the upper electrode on the dielectric film 4.

次に、図20に示すように、金属膜6上に写真製版加工技術を用いてレジスト膜5aを形成する。 Next, as shown in FIG. 20, a resist film 5a by using the photolithographic processing techniques on the metal film 6.

次に、このレジスト膜5aをマスクとして用いて、異方性エッチングにより金属膜6を部分的に除去する。 Next, using the resist film 5a as a mask to partially remove the metal film 6 by anisotropic etching. その後、プラズマアッシングなどを用いてレジスト膜5aを除去する。 Thereafter, the resist film 5a is removed by using a plasma ashing. その結果、図21に示すように、上部電極6aが形成される。 As a result, as shown in FIG. 21, the upper electrode 6a is formed.

次に、図22に示すように、写真製版加工技術を用いて1層目配線3bを形成するためのレジスト膜5bを誘電体膜4上に形成する。 Next, as shown in FIG. 22, a resist film 5b for forming the first wiring layer 3b by using the photolithographic processing techniques on the dielectric film 4. ここで、誘電体膜4としてシリコン酸化窒化膜(SiON膜)を用いる。 Here, a silicon oxynitride film (SiON film) as a dielectric film 4. このようにすれば、レジスト膜5bを形成する際のARC(Anti Reflection Coat)としてこの誘電体膜4を利用することができる。 In this way, it is possible to use the dielectric film 4 as ARC (Anti Reflection Coat) for forming the resist film 5b. この結果、レジスト膜5bを形成する際に新たに誘電体膜4上にARCを形成する必要がない。 As a result, it is not necessary to form a ARC newly on the dielectric film 4 at the time of forming the resist film 5b. すなわち、工程を簡略化することができる。 That is, it is possible to simplify the process.

次に、上部電極6aおよびレジスト膜5bをマスクとして、異方性エッチングを用いて誘電体膜4および下層金属膜3を部分的に除去することにより、キャパシタ誘電体膜4a(図23参照)、下部電極3a(図23参照)および1層目配線3b(図23参照)を形成する。 Then, as a mask the upper electrode 6a and the resist film 5b, by partially removing the dielectric film 4 and the lower metal film 3 by anisotropic etching, the capacitor dielectric film 4a (see FIG. 23), forming a lower electrode 3a (see FIG. 23) and first wiring layer 3b (see FIG. 23).

このように、上部電極6aをマスクとして下部電極3aを形成するので、上部電極6aと下部電極3aとの位置がずれることを確実に防止できる。 Thus, since a lower electrode 3a and the upper electrode 6a as a mask, it is possible to reliably prevent the position of the upper electrode 6a and the lower electrode 3a is shifted.

その後、レジスト膜5bおよび1層目配線3b上に位置する誘電体膜を除去する。 Then, to remove the dielectric film located on the resist film 5b and the first layer wiring 3b. そして、1層目配線3bおよび上部電極6a上に層間絶縁膜8(図23参照)を形成する。 Then, an interlayer insulating film 8 (see FIG. 23) in first wiring layer 3b and the upper electrode 6a. 層間絶縁膜8の上部表面は化学機械研磨法(CMP法)を用いて平坦化されている。 The top surface of the interlayer insulating film 8 is planarized using chemical mechanical polishing method (CMP method).

次に、図24に示すように、層間絶縁膜8の上部表面上に写真製版加工技術を用いてレジスト膜9を形成する。 Next, as shown in FIG. 24, a resist film 9 by using the photolithographic processing techniques on the upper surface of the interlayer insulating film 8.

次に、レジスト膜9をマスクとして、異方性エッチングを用いて層間絶縁膜8を部分的に除去することにより、コンタクトホール10a、10b(図25参照)を形成する。 Next, a resist film 9 as a mask, by partially removing the interlayer insulating film 8 by anisotropic etching to form a contact hole 10a, 10b (see FIG. 25). その後、プラズマアッシングなどによりレジスト膜9を除去する。 Thereafter, the resist film is removed 9 by plasma ashing. このようにして、図25に示すような構造を得る。 Thus, the structure as shown in FIG. 25.

次に、コンタクトホール10a、10bの内部から層間絶縁膜8の上部表面上にまで延在するようにバリアメタル膜(図示せず)を形成する。 Next, a barrier metal film (not shown) so as to extend the contact holes 10a, from the inside of 10b to the upper surface of the interlayer insulating film 8. バリアメタル膜上にタングステン膜(図示せず)を形成する。 Forming a tungsten film (not shown) on the barrier metal film. その後、層間絶縁膜8の上部表面上に位置するバリアメタル膜およびタングステン膜をCMP法などを用いて除去する。 Thereafter, a barrier metal film and the tungsten film located on the upper surface of the interlayer insulating film 8 is removed by CMP or the like. その結果、図26に示すように、コンタクトホール10a、10bの内部に位置するバリアメタル膜と、バリアメタル膜上に形成され、コンタクトホール10a、10bの内部を充填するタングステンプラグ11a、11bを得ることができる。 As a result, as shown in FIG. 26, a barrier metal film located inside the contact holes 10a, 10b, are formed on the barrier metal film, a tungsten plug 11a to fill in the contact holes 10a, 10b, obtain 11b be able to.

その後、本発明の実施の形態1および2と同様に、タングステンプラグ11a、11b上に上層配線12a、12bを形成することにより、図18に示した半導体装置を得ることができる。 Then, as in the first and second embodiments of the present invention, the tungsten plugs 11a, upper layer wiring 12a on the 11b, by forming 12b, it is possible to obtain the semiconductor device shown in FIG. 18.

(実施の形態4) (Embodiment 4)
図27は、本発明による半導体装置の実施の形態4を示す断面模式図である。 Figure 27 is a schematic sectional view showing a fourth embodiment of a semiconductor device according to the present invention. 図27を参照して、本発明による半導体装置の実施の形態4を説明する。 Referring to FIG. 27, illustrating a fourth embodiment of a semiconductor device according to the present invention.

図27を参照して、半導体装置は基本的には図1に示した半導体装置と同様の構造を備える。 Referring to FIG. 27, the semiconductor device basically has the same structure as the semiconductor device shown in FIG. ただし、図27に示した半導体装置では、キャパシタの上部電極6aの側壁上に誘電体膜からなるサイドウォール膜38a、38bが形成されている。 However, in the semiconductor device shown in FIG. 27, the side wall film 38a made of a dielectric film on the sidewall of the upper electrode 6a of the capacitor, 38b are formed. そして、上部電極6aの幅とサイドウォール膜38a、38bの幅との合計の長さと、下部電極3aの幅W1とがほぼ等しくなっている。 Then, the width and sidewall films 38a of the upper electrode 6a, a length of the sum of the width of 38b, and the width W1 of the lower electrode 3a is approximately equal. つまり、上部電極6aの幅W2は、下部電極3aの幅W1より小さくなっている。 In other words, the width W2 of the upper electrode 6a is smaller than the width W1 of the lower electrode 3a. この結果、本発明による半導体装置の実施の形態1と同様の効果を得ることができる。 As a result, it is possible to obtain the same effect as the first embodiment of the semiconductor device according to the present invention.

また、上部電極6aの側壁と下部電極3aの上部表面との間にサイドウォール絶縁膜としてのサイドウォール膜38a、38bが配置されているので、上部電極6aと下部電極3aとの短絡を確実に防止できる。 The side wall film 38a as a sidewall insulating film between the side wall and the upper surface of the lower electrode 3a of the upper electrode 6a, since 38b are arranged, ensures a short circuit between the upper electrode 6a and lower electrode 3a It can be prevented.

また、後述する製造工程において示すように、上部電極6aとサイドウォール膜38a、38bとを、下部電極3aを形成するための異方性エッチングにおけるマスクとして用いれば、上部電極6a下に位置し、上部電極6aより幅の広い下部電極3aを確実に形成できる。 Further, as shown in the manufacturing process described later, the upper electrode 6a and the side wall film 38a, and 38b, be used as a mask in an anisotropic etching to form the lower electrode 3a, located under the upper electrode 6a, a wide bottom electrode 3a width than the upper electrode 6a can be reliably formed.

なお、上部電極6aと下部電極3aとを異なる材料により形成してもよい。 Incidentally, the upper electrode 6a and the lower electrode 3a may be formed of different materials. たとえば、上部電極6aの材料としてタングステン膜を、下部電極3aの材料としてアルミニウム合金膜を用いてもよい。 For example, a tungsten film as the material of the upper electrode 6a, may be used an aluminum alloy film as the material of the lower electrode 3a. この場合、下部電極3aを形成するためのエッチング工程において、上部電極6aをマスクとして確実に利用できる。 In this case, in the etching step for forming the lower electrode 3a, it can be reliably utilized upper electrode 6a as a mask.

図28〜34は、図27に示した半導体装置の製造方法を説明するための断面模式図である。 Figure 28-34 are schematic cross-sectional views for explaining a method of manufacturing the semiconductor device shown in FIG. 27. 図28〜34を参照して、図27に示した半導体装置の製造方法を説明する。 Referring to FIG. 28 to 34, a method for manufacturing a semiconductor device shown in FIG. 27.

まず、図19〜21に示した製造工程を実施した後、図28に示すように、上部電極6aと誘電体膜4との上にサイドウォール膜38a、38b(図27参照)となるべき絶縁膜38を形成する。 First, after performing the manufacturing steps shown in FIG. 19 to 21, as shown in FIG. 28, to be a sidewall films 38a, 38b (see FIG. 27) on the upper electrode 6a and the dielectric film 4 insulation to form a film 38.

次に、絶縁膜38を異方性エッチングにより部分的に除去することにより、上部電極6aの側壁上にサイドウォール膜38a、38b(図29参照)を形成する。 Next, by partially removing by anisotropic etching the insulating film 38 is formed sidewall films 38a, 38b (see FIG. 29) on the sidewalls of the upper electrode 6a. そして、1層目配線3b(図27参照)が形成されるべき領域上において、誘電体膜4上にレジスト膜5bを形成する。 Then, the first wiring layer 3b (see FIG. 27) over the area to be formed, to form a resist film 5b on the dielectric film 4. このようにして、図29に示すような構造を得る。 Thus, the structure as shown in FIG. 29.

このように、上部電極6aとサイドウォール膜38a、38bとを、下部電極3aを形成するためのエッチングにおけるマスクとして用いることにより、上部電極6a下に位置し、かつ、上部電極6aより幅の広い下部電極3aを確実に形成できる。 Thus, the upper electrode 6a and the side wall film 38a, and 38b, by using as a mask in the etching for forming the lower electrode 3a, located under the upper electrode 6a, and wider than the upper electrode 6a the lower electrode 3a can be reliably formed.

次に、上部電極6a、サイドウォール膜38a、38bおよびレジスト膜5bをマスクとして用いて、誘電体膜4および下層金属膜3を異方性エッチングにより部分的に除去する。 Next, the upper electrode 6a, sidewall films 38a, with 38b and the resist film 5b as a mask to partially remove the dielectric film 4 and the lower metal film 3 by anisotropic etching. その後、レジスト膜5bを除去する。 Thereafter, the resist film is removed 5b. この結果、図30に示すように、下部電極3a、キャパシタ誘電体膜4aおよび1層目配線3bが形成される。 As a result, as shown in FIG. 30, the lower electrode 3a, the capacitor dielectric film 4a and the first wiring layer 3b is formed. なお、1層目配線3b上には誘電体膜4bが残存している。 Incidentally, remaining dielectric film 4b in the first wiring layer 3b. このように、上部電極6aとサイドウォール膜38a、38bとを、下部電極3aを形成するためのマスクとして用いるので、上部電極6aの幅W2よりも下部電極3aの幅W1の方が大きくなっている。 Thus, the upper electrode 6a and the side wall film 38a, and 38b, since used as a mask to form a lower electrode 3a, is larger in the width W1 of the lower electrodes 3a than the width W2 of the upper electrode 6a there.

なお、ここで上部電極6aを構成する金属膜の材料と、下部電極3aを構成する金属膜の材料とは異なる材料を用いる。 Here, using different materials and materials of the metal film constituting the upper electrode 6a, and the material of the metal film constituting the lower electrode 3a. また、下層金属膜3をエッチングする際のエッチング条件としては、下層金属膜3を構成する材料のエッチング速度は十分大きな値となる一方、上部電極6aを構成する材料はほとんど当該エッチングにより除去されないようなエッチング条件を用いることが好ましい。 As the etching conditions for etching the lower-layer metallic film 3, while the etching rate of the material constituting the lower layer metal film 3 is made of a sufficiently large value, so that the material constituting the upper electrode 6a is hardly removed by the etching it is preferable to use an etching conditions.

次に、図31に示すように、上部電極6a、サイドウォール膜38a、38bおよび誘電体膜4b上に層間絶縁膜8を形成する。 Next, as shown in FIG. 31, an interlayer insulating film 8 upper electrode 6a, sidewall films 38a, on 38b and the dielectric film 4b. 層間絶縁膜8の上部表面はCMP法などを用いて平坦化されている。 The top surface of the interlayer insulating film 8 is planarized by CMP or the like.

次に、図32に示すように、層間絶縁膜8の上部表面上にレジスト膜9を形成する。 Next, as shown in FIG. 32, a resist film 9 on the upper surface of the interlayer insulating film 8.
次に、レジスト膜9をマスクとして用いて、異方性エッチングにより層間絶縁膜8および誘電体膜4bを部分的に除去することにより、コンタクトホール10a、10b(図33参照)を形成する。 Next, using a resist film 9 as a mask to partially remove the interlayer insulating film 8 and the dielectric film 4b by anisotropic etching to form a contact hole 10a, 10b (see FIG. 33). その後、レジスト膜9を除去する。 Thereafter, the resist film is removed 9. その結果、図33に示すような構造を得る。 As a result, a structure as shown in FIG. 33.

次に、図26において示した工程と同様に、コンタクトホール10a、10bの内部に位置するバリアメタル膜(図示せず)およびコンタクトホール10a、10bの内部を充填するタングステンプラグ11a、11bを形成する。 Then, as with the step shown in FIG. 26, contact holes 10a, (not shown) barrier metal film located inside the 10b and tungsten plugs 11a to fill the contact holes 10a, the inside of 10b, and 11b are formed . この結果、図34に示したような構造を得る。 As a result, a structure as shown in FIG. 34.

その後、本発明の実施の形態3と同様にタングステンプラグ11a、11b上に上層配線12a、12b(図27)を形成することにより、図27に示す半導体装置を得ることができる。 Thereafter, similarly tungsten plugs 11a and the third embodiment of the present invention, the upper layer wiring 12a on the 11b, by forming 12b (FIG. 27), it is possible to obtain the semiconductor device shown in FIG. 27.

(実施の形態5) (Embodiment 5)
図35は、本発明による半導体装置の実施の形態5を示す断面模式図である。 Figure 35 is a schematic sectional view showing a fifth embodiment of a semiconductor device according to the present invention. 図35を参照して、本発明による半導体装置の実施の形態5を説明する。 Referring to FIG. 35, illustrating a fifth embodiment of a semiconductor device according to the present invention.

図35を参照して、半導体装置は基本的には図27に示した半導体装置と同様の構造を備える。 Referring to FIG. 35, the semiconductor device basically has the same structure as the semiconductor device shown in FIG. 27. ただし、図35においては、上部電極6aとキャパシタ誘電体膜4aとの側壁上にサイドウォール膜38a、38bが形成されている。 However, in FIG. 35, the side wall film 38a on the sidewalls of the upper electrode 6a and the capacitor dielectric film 4a, 38b are formed. また、1層目配線3b上にはサイドウォール膜38a、38bと同一レベルの層からなる絶縁膜38cが残存している。 The side wall film 38a is on first wiring layer 3b, the insulating film 38c made of a layer of 38b the same level remains. サイドウォール膜38a、38bおよび絶縁膜38cはシリコン酸化窒化膜からなる。 Sidewall films 38a, 38b and the insulating film 38c is made of a silicon oxynitride film. ここで、同一レベルの層からなるとは、サイドウォール膜38a、38bおよび絶縁膜38cが、1つの層である絶縁膜38(図37参照)を加工することにより得られることを意味する。 Here, the a layer of the same level, the side wall film 38a, 38b and the insulating film 38c is meant that obtained by processing a single layer insulating film 38 (see FIG. 37).

図35に示した半導体装置によっても、本発明による半導体装置の実施の形態4と同様の効果を得ることができる。 By the semiconductor device shown in FIG. 35, it is possible to obtain the same effect as the fourth embodiment of the semiconductor device according to the present invention.

また、サイドウォール膜38a、38bおよび絶縁膜38cを構成するシリコン酸化窒化膜はARC(Anti Reflection Coat)としての機能を有する。 The silicon oxynitride film constituting the side wall film 38a, and 38b and the insulating film 38c has a function as ARC (Anti Reflection Coat). したがって、後述する製造工程で示すように、1層目配線3bを形成するために用いるレジスト膜のためのARCとして、サイドウォール膜38a、38bおよび絶縁膜38cを構成するシリコン酸化窒化膜を利用できる。 Accordingly, as shown in the manufacturing process to be described later, as an ARC for the resist film used for forming the first wiring layer 3b, available silicon oxynitride film constituting the side wall film 38a, and 38b and the insulating film 38c .

図36〜43は、図35に示した半導体装置の製造方法を説明するための断面模式図である。 Figure 36-43 are schematic cross-sectional views for explaining a method of manufacturing the semiconductor device shown in FIG. 35. 図36〜43を参照して、図35に示した半導体装置の製造方法を説明する。 Referring to FIG. 36 to 43, a method for manufacturing the semiconductor device shown in FIG. 35.

まず、図19および20に示した本発明の実施の形態3における半導体装置の製造方法の工程と同様の工程を実施する。 First, to implement the same steps as the manufacturing method of the semiconductor device in the third embodiment of the present invention shown in FIGS. 19 and 20. そして、レジスト膜5a(図20参照)をマスクとして用いて、金属膜6と誘電体膜4(図20参照)を部分的に除去することにより、上部電極6aとキャパシタ誘電体膜4a(図36参照)を形成する。 Then, using the resist film 5a (see FIG. 20) as a mask, the metal film 6 and the dielectric film 4 (see FIG. 20) is partially removed, the upper electrode 6a and the capacitor dielectric film 4a (FIG. 36 to form a reference). その後、レジスト膜5aを除去する。 Thereafter, the resist film is removed 5a. このようにして、図36に示すような構造を得る。 Thus, the structure as shown in FIG. 36.

次に、図37に示すように、上部電極6aと下層金属膜3の上部表面上とに絶縁膜38を形成する。 Next, as shown in FIG. 37, an insulating film 38 on the top surface of the upper electrode 6a and the lower metal film 3. 絶縁膜38としては、シリコン酸化窒化膜を用いる。 As the insulating film 38, a silicon oxynitride film.

次に、図38に示すように、1層目配線3b(図35参照)が形成されるべき領域上において、絶縁膜38上にレジスト膜5bを形成する。 Next, as shown in FIG. 38, the first wiring layer 3b (see FIG. 35) is on a region to be formed, to form a resist film 5b on the insulating film 38.

ここで、すでに述べたようにシリコン酸化窒化膜はARCとしての機能を有する。 Here, the silicon oxynitride film as already stated functions as ARC. したがって、サイドウォール膜38a、38bを形成するためにシリコン酸化窒化膜からなる絶縁膜38を上部電極6a上から1層目配線3bが形成されるべき領域にまで延在するように形成し、この領域においてレジスト膜5bをシリコン酸化窒化膜上に形成すれば、レジスト膜5bのために別途ARCを形成する必要がない。 Thus, formed so as to extend to a region of the insulating film 38 made of silicon oxynitride film should first wiring layer 3b from the upper electrode 6a is formed to form sidewall films 38a, a 38b, the by forming the resist film 5b on the silicon oxynitride film in the region, there is no need to separately form the ARC for the resist film 5b. この結果、製造工程を簡略化できる。 As a result, the manufacturing process can be simplified.

次に、レジスト膜5bをマスクとして、異方性エッチングにより絶縁膜38を部分的に除去することにより、絶縁膜38cを形成する。 Next, a resist film 5b as a mask to partially remove the insulating film 38 by anisotropic etching to form an insulating film 38c. このとき、上部電極6aおよびキャパシタ誘電体膜4aの側壁上にサイドウォール膜38a、38b(図39参照)も形成される。 In this case, the side wall film 38a on the sidewalls of the upper electrode 6a and the capacitor dielectric film 4a, 38b (see FIG. 39) is also formed. その後、レジスト膜5bを除去する。 Thereafter, the resist film is removed 5b. そして、上部電極6a、サイドウォール膜38a、38bおよび絶縁膜38cをマスクとして、異方性エッチングにより下層金属膜3を部分的に除去する。 Then, the upper electrode 6a, sidewall films 38a, and 38b and the insulating film 38c as a mask, the lower metal film 3 is partially removed by anisotropic etching. このようにして、図39に示すような構造を得る。 Thus, the structure as shown in FIG. 39. この異方性エッチングにより、下部電極3aと1層目配線3bとが形成される。 This anisotropic etching, the lower electrode 3a and the first wiring layer 3b is formed.

次に、図40に示すように、上部電極6a、サイドウォール膜38a、38bおよび絶縁膜38c上に層間絶縁膜8を形成する。 Next, as shown in FIG. 40, an interlayer insulating film 8 upper electrode 6a, sidewall films 38a, on 38b and the insulating film 38c. 層間絶縁膜8の上部表面はCMP法などを用いて平坦化されている。 The top surface of the interlayer insulating film 8 is planarized by CMP or the like.

次に、図41に示すように、図32に示した工程と同様に層間絶縁膜8の上部表面上にレジスト膜9を形成する。 Next, as shown in FIG. 41, a resist film 9 on the upper surface of the step as well as the interlayer insulating film 8 shown in FIG. 32.

次に、レジスト膜9をマスクとして異方性エッチングにより層間絶縁膜8および絶縁膜38cを部分的に除去することにより、コンタクトホール10a、10b(図42参照)を形成する。 Next, by partially removing the interlayer insulating film 8 and the insulating film 38c by anisotropic etching using the resist film 9 as a mask to form a contact hole 10a, 10b (see FIG. 42). その後、レジスト膜9を除去する。 Thereafter, the resist film is removed 9. このようにして、図42に示すような構造を得る。 Thus, the structure as shown in FIG. 42.

次に、図43に示すように、図34に示した本発明の実施の形態4における半導体装置の製造方法と同様に、コンタクトホール10a、10bの内部に位置するバリアメタル膜(図示せず)およびコンタクトホール10a、10bの内部を充填するように配置されたタングステンプラグ11a、11bを形成する。 Next, as shown in FIG. 43, as in the method of manufacturing the semiconductor device in the fourth embodiment of the present invention shown in FIG. 34, contact holes 10a, (not shown) barrier metal film located inside the 10b and contact holes 10a, located tungsten plugs 11a to fill in 10b, to form an 11b.

その後、タングステンプラグ11a、11b上にそれぞれ上層配線12a、12b(図35参照)を形成することにより、図35に示すような半導体装置を得ることができる。 Thereafter, the tungsten plugs 11a, respectively upper wiring 12a on the 11b, by forming a 12b (see FIG. 35), it is possible to obtain the semiconductor device shown in FIG. 35.

(実施の形態6) (Embodiment 6)
図44は、本発明による半導体装置の実施の形態6を示す断面模式図である。 Figure 44 is a schematic sectional view showing a sixth embodiment of the semiconductor device according to the present invention. また、図45は、図44における配線部21を示す部分拡大断面模式図である。 Further, FIG. 45 is a partially enlarged cross-sectional schematic view showing a wiring portion 21 in FIG. 44. 図44および45を参照して、本発明による半導体装置の実施の形態6を説明する。 With reference to FIGS. 44 and 45, illustrating a sixth embodiment of the semiconductor device according to the present invention.

図44および45を参照して、半導体装置は基本的には図27に示した半導体装置と同様の構造を備える。 With reference to FIGS. 44 and 45, the semiconductor device basically has the same structure as the semiconductor device shown in FIG. 27. ただし、図44および45に示した半導体装置では、配線部21の構造が図27に示した半導体装置とは異なる。 However, in the semiconductor device shown in FIGS. 44 and 45, the structure of the wiring portion 21 is different from the semiconductor device shown in FIG. 27. すなわち、図44および45に示した半導体装置の配線部21においては、1層目配線3b上に誘電体膜4bが配置されている。 That is, the wiring portion 21 of the semiconductor device shown in FIGS. 44 and 45, the dielectric film 4b are arranged on the first wiring layer 3b. そして、誘電体膜4b上には上部電極6aと同一レベルの層からなる上部配線6bが配置されている。 Then, upper wiring 6b comprising a layer of the upper electrode 6a and the same level are disposed on the dielectric film 4b. 上部配線6bの側壁上にはサイドウォール膜38d、38eが形成されている。 Sidewall film 38d is on the side walls of the upper interconnection 6b, 38e are formed. そして、この1層目配線3bと上部配線6bとは、コンタクトホール10bの内部に充填されたバリアメタル膜(図示せず)およびタングステンプラグ11bにより電気的に接続されることにより、1つの配線として作用する。 Then, the the first wiring layer 3b and the upper wiring 6b, by being electrically connected by contacts inside filled the barrier metal film of the hole 10b (not shown), and tungsten plugs 11b, as one wiring It acts. つまり、コンタクトホール10bは、その側壁の一部分に上部配線6bの上部表面および側壁面が露出すると同時に、その底壁において1層目配線3bの上部表面の一部が露出している。 In other words, the contact hole 10b at the same time when the upper surface and the side wall surface of the upper wiring 6b to a portion of the side wall is exposed, the portion of the upper surface of the first wiring layer 3b in its bottom wall is exposed. そして、このバリアメタル膜およびタングステンプラグ11bは、1層目配線3bの上部表面および上部配線6bの上部表面および側壁面のそれぞれと電気的に接続されている。 Then, the barrier metal film and the tungsten plugs 11b are electrically connected to each of the top surface and sidewall surface of the upper surface and the upper interconnection 6b of first wiring layer 3b. 図45に示すように、コンタクトホール10bはサイドウォール膜38eおよび誘電体膜4bを貫通して、1層目配線3bの上部表面にまで到達するように形成されている。 As shown in FIG. 45, the contact hole 10b extends through the side wall film 38e and dielectric film 4b, it is formed so as to reach the upper surface of the first wiring layer 3b.

このように、図44および45に示した半導体装置では、本発明による半導体装置の実施の形態4と同様の効果を得ることができる。 Thus, in the semiconductor device shown in FIGS. 44 and 45, it is possible to obtain the same effect as the fourth embodiment of the semiconductor device according to the present invention.

また、下部電極3a、キャパシタ誘電体膜4aおよび上部電極6aからなる縦型のキャパシタを形成する工程において、キャパシタと同時に上部配線部分としての上部配線6bと下部配線部分としての1層目配線3bとからなる配線を形成できる。 Further, in the step of forming a vertical capacitor including the lower electrode 3a, the capacitor dielectric film 4a and the upper electrode 6a, a first wiring layer 3b as an upper wiring 6b and the lower wiring portion as the upper wire portion at the same time as the capacitor the wiring made from can be formed. また、導電体膜としてのタングステンプラグ11bにより上部配線6bと1層目配線3bとを電気的に接続することにより、上部配線6bと1層目配線3bとを1つの配線として作用させることができる。 Further, by electrically connecting the upper wiring 6b and first wiring layer 3b by a tungsten plug 11b as a conductive film, it is possible to act on the upper wiring 6b and first wiring layer 3b as one wiring .

図46〜54は、図44および45に示した半導体装置の製造方法を説明するための断面模式図である。 Figure 46-54 are schematic cross-sectional views for explaining a method of manufacturing the semiconductor device shown in FIGS. 44 and 45. 図46〜54を参照して、図44および45に示した半導体装置の製造方法を説明する。 Referring to FIG. 46-54, a method for manufacturing a semiconductor device shown in FIGS. 44 and 45.

まず、図19に示した工程を実施した後、図46に示すように、金属膜6上にレジスト膜5a、5bを形成する。 First, after performing the steps shown in FIG. 19, as shown in FIG. 46, it is formed on the metal film 6 resist film 5a, the 5b.

次に、このレジスト膜5a、5bをマスクとして用いて、異方性エッチングにより金属膜6を部分的に除去する。 Then, the resist film 5a, using 5b as a mask to partially remove the metal film 6 by anisotropic etching. その後レジスト膜5a、5bを除去する。 Thereafter the resist film 5a, and 5b is removed. この結果、図47に示すように、上部電極6aと上部配線6bとが形成される。 As a result, as shown in FIG. 47, the upper electrode 6a and the upper wiring 6b are formed.

次に、図48に示すように、上部電極6a、上部配線6bおよび誘電体膜4上に絶縁膜38を形成する。 Next, as shown in FIG. 48, the upper electrode 6a, on the upper wiring 6b and the dielectric film 4 to form the insulating film 38.

次に、異方性エッチングを用いて絶縁膜38を部分的に除去することにより、図49に示すように、上部電極6aの側壁上に位置するサイドウォール膜38a、38bと、上部配線6bの側壁上に位置するサイドウォール膜38d、38eを形成する。 Next, by partially removing the insulating film 38 by anisotropic etching, as shown in FIG. 49, the side wall film 38a located on the sidewalls of the upper electrode 6a, a 38b, the upper interconnection 6b sidewall film 38d located on the side walls to form 38e.

次に、上部電極6a、上部配線6bおよびサイドウォール膜38a、38b、38d、38eをマスクとして用いて、異方性エッチングにより誘電体膜4および下層金属膜3を部分的に除去する。 Next, the upper electrode 6a, with the upper wiring 6b and the side wall film 38a, 38b, 38d, the 38e as a mask to partially remove the dielectric film 4 and the lower metal film 3 by anisotropic etching. その結果、図50に示すように下部電極3a、キャパシタ誘電体膜4a、1層目配線3bおよび誘電体膜4bを形成する。 As a result, the lower electrode 3a as shown in FIG. 50, to form a capacitor dielectric film 4a, 1-layer wiring 3b and the dielectric film 4b. このとき、サイドウォール膜38a、38bが存在することにより、上部電極6aの幅W2よりも、下部電極3aの幅W1は大きくなっている。 In this case, the side wall film 38a, by 38b is present, than the width W2 of the upper electrode 6a, the width W1 of the lower electrode 3a is larger. また、同様に上部配線6bの幅よりも1層目配線3bの幅の方が大きくなっている。 Further, towards the width of the first wiring layer 3b is greater than the similarly width of the upper wiring 6b.

次に、図51に示すように、上部電極6aおよび上部配線6b上に層間絶縁膜8を形成する。 Next, as shown in FIG. 51, an interlayer insulating film 8 on the upper electrode 6a and the upper wiring 6b. 層間絶縁膜8の上部表面はCMP法などを用いて平坦化されている。 The top surface of the interlayer insulating film 8 is planarized by CMP or the like.

次に、図52に示すように、層間絶縁膜8の上部表面上にレジスト膜9を形成する。 Next, as shown in FIG. 52, a resist film 9 on the upper surface of the interlayer insulating film 8. 次に、レジスト膜9をマスクとして用いて、異方性エッチングにより層間絶縁膜8、サイドウォール膜38e、誘電体膜4bを部分的に除去することにより、コンタクトホール10a、10b(図53参照)を形成する。 Next, using a resist film 9 as a mask, the interlayer insulating film 8 by anisotropic etching, the side wall film 38e, by partially removing the dielectric film 4b, the contact holes 10a, 10b (see FIG. 53) to form. その後レジスト膜9を除去する。 Thereafter the resist film is removed 9. このようにして、図53に示すような構造を得る。 Thus, the structure as shown in FIG. 53.

このとき、コンタクトホール10bの側壁においては、上部配線6bの上部表面の一部および側壁面が露出すると同時に、コンタクトホール10bの底部においては1層目配線3bの上部表面の一部が露出している。 At this time, in the side wall of the contact hole 10b, at the same time a part and the side wall surface of the upper surface of the upper wiring 6b is exposed, in the bottom of the contact hole 10b to expose the portion of the upper surface of the first wiring layer 3b there.

次に、図54に示すように、図43に示した工程と同様にバリアメタル膜(図示せず)およびコンタクトホール10a、10bの内部を充填するタングステンプラグ11a、11bを形成する。 Next, as shown in FIG. 54, (not shown) similarly the barrier metal film to the step shown in FIG. 43 and the tungsten plugs 11a to fill the contact holes 10a, the inside of 10b, to form an 11b.

このように、下部電極3a、キャパシタ誘電体膜4aおよび上部電極6aからなる縦型のキャパシタを形成する工程において、キャパシタと同時に上部配線6bと1層目配線3bとが導電体としてのタングステンプラグ11bにより電気的に接続された配線を形成できる。 Thus, the lower electrode 3a, the capacitor dielectric film 4a and in the step of forming a vertical capacitor consisting of the upper electrode 6a, a tungsten plug 11b as the upper wiring 6b and first wiring layer 3b are conductively body at the same time as the capacitor the can be formed electrically connected to the wiring.

その後、上層配線12a、12b(図44参照)を形成することにより、図44および45に示したような半導体装置を得ることができる。 Then, upper wiring 12a, by forming a 12b (see FIG. 44), it is possible to obtain the semiconductor device shown in FIGS. 44 and 45.

(実施の形態7) (Embodiment 7)
図55は、本発明による半導体装置の実施の形態7を示す断面模式図である。 Figure 55 is a schematic sectional view showing a seventh embodiment of a semiconductor device according to the present invention. 図55を参照して、本発明による半導体装置の実施の形態7を説明する。 Referring to FIG. 55, illustrating the seventh embodiment of the semiconductor device according to the present invention.

図55を参照して、半導体装置は容量部20と配線部21とを備える。 Referring to FIG. 55, a semiconductor device and a wiring portion 21 and the capacitance portion 20. 容量部20においては、半導体基板(図示せず)上に形成された層間絶縁膜25に、ビアホール27およびこのビアホール27の上部に接続された溝26が形成されている。 In the capacitor section 20, the interlayer insulating film 25 formed on a semiconductor substrate (not shown), a groove 26 connected to the upper portion of the via hole 27 and the via hole 27 is formed. 溝26およびビアホール27の壁面にはバリアメタル膜28が形成されている。 The walls of the grooves 26 and the via hole 27 has a barrier metal film 28 is formed. バリアメタル膜28上には、溝26およびビアホール27を充填するように金属膜29が形成されている。 On the barrier metal film 28, the metal film 29 is formed so as to fill the grooves 26 and the via hole 27. このバリアメタル膜28の材料としては窒化チタン(TiN)を用いることができる。 As the material of the barrier metal film 28 can be used titanium nitride (TiN). また、金属膜29の材料としてはたとえばタングステンを用いることができる。 Further, as the material of the metal film 29 may be, for example, tungsten. このバリアメタル膜28および金属膜29は、キャパシタの下部電極31として作用する。 The barrier metal film 28 and the metal film 29 acts as a lower electrode 31 of the capacitor. そして、バリアメタル膜28および金属膜29の上部表面の位置は、層間絶縁膜25の上部表面の位置とほぼ一致している。 The position of the upper surface of the barrier metal film 28 and the metal film 29 substantially coincides with the position of the upper surface of the interlayer insulating film 25. 後述するように、下部電極31はいわゆるデュアルダマシン法により形成されている。 As described later, the lower electrode 31 is formed by a so-called dual damascene method.

下部電極31上にはキャパシタ誘電体膜30が形成されている。 Capacitor dielectric film 30 on the lower electrode 31 is formed. キャパシタ誘電体膜30を覆うように金属膜からなる上部電極32aが形成されている。 Upper electrode 32a made of a metal film so as to cover the capacitor dielectric film 30 is formed. 金属膜からなる上部電極32a上には層間絶縁膜33が形成されている。 On the upper electrode 32a formed of a metal film is formed an interlayer insulating film 33. 上部電極32a上に位置する領域においては、層間絶縁膜33にコンタクトホール34aが形成されている。 In the region located on the upper electrode 32a, a contact hole 34a is formed in the interlayer insulating film 33. コンタクトホール34aの壁面上にはバリアメタル膜37aが形成されている。 The on the walls of the contact hole 34a barrier metal film 37a is formed. バリアメタル膜37a上には、コンタクトホール34aを充填するようにタングステンプラグ11aが形成されているタングステンプラグ11a上には上層配線12aが形成されている。 On the barrier metal film 37a, it is over the tungsten plugs 11a tungsten plugs 11a are formed so as to fill the contact holes 34a upper wiring 12a is formed.

また、配線部21においては、層間絶縁膜25上に上部電極32aと同一レベルの層からなり、金属膜からなる配線32bが形成されている。 Further, the wiring unit 21 is composed of a layer of the upper electrode 32a and the same level on the interlayer insulating film 25, wiring 32b formed of a metal film is formed. 配線32b上には層間絶縁膜33が形成されている。 It is formed the interlayer insulating film 33 on the wiring 32b. 配線32b上に位置する領域においては、層間絶縁膜33にコンタクトホール34bが形成されている。 In the region located on the wiring 32b, a contact hole 34b is formed in the interlayer insulating film 33. コンタクトホール34bの壁面上にはバリアメタル膜37bが形成されている。 The on the walls of the contact hole 34b barrier metal film 37b is formed. バリアメタル膜37b上には、コンタクトホール34bの内部を充填するようにタングステンプラグ11bが形成されている。 On the barrier metal film 37b, a tungsten plug 11b is formed so as to fill the inside of the contact hole 34b. タングステンプラグ11b上には上層配線12bが形成されている。 Upper wiring 12b is formed on the tungsten plug 11b.

このように、縦方向にキャパシタ下部電極としての下部電極31、キャパシタ誘電体膜30およびキャパシタ上部電極としての上部電極32aを積層して配置する事により、縦方向のキャパシタを形成することができる。 Thus, the lower electrode 31 as a capacitor lower electrode in the longitudinal direction, by arranging by laminating the upper electrode 32a or the capacitor dielectric film 30 and the capacitor upper electrode, it is possible to form a vertical capacitor. このため、本発明の実施の形態1による半導体装置と同様に、一定の静電容量を確保した状態で、誘電体膜の膜厚を従来より薄くすることで上部電極32aおよび下部電極31の表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。 Therefore, like the semiconductor device according to a first embodiment of the present invention, while securing a certain capacitance, the surface area of ​​the upper electrode 32a and lower electrode 31 by thinner than the conventional thickness of the dielectric film since the possible smaller, it is possible to reduce the size of conventionally capacitor.

また、下部電極は、層間絶縁膜の溝の内部に充填されたいわゆるダマシン構造となっているので、配線としてダマシン配線を用いている半導体装置において、そのような配線の一部を下部電極31として利用できる。 The lower electrode, since a so-called damascene structure filled in the groove of the interlayer insulating film, a semiconductor device which uses a damascene wiring as the wiring, a part of such a line as a lower electrode 31 Available. この結果、このようなダマシン配線を用いた半導体装置において、縦型のキャパシタを容易に実現できる。 As a result, in a semiconductor device using such a damascene wiring, a vertical capacitor can be easily realized.

また、下部電極31および上部電極32aは金属膜を含むため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタを実現できる。 The lower electrode 31 and the upper electrode 32a is to contain the metal film, compared with the case of using a semiconductor such as polysilicon as a capacitor electrode, can achieve a voltage less dependent capacitor with high precision.

図56〜60は、図55に示した半導体装置の製造方法を説明するための断面模式図である。 Figure 56 to 60 is a schematic sectional view for explaining a method of manufacturing the semiconductor device shown in FIG. 55. 図56〜60を参照して、図55に示した半導体装置の製造方法を説明する。 Referring to FIG. 56 to 60, a method for manufacturing the semiconductor device shown in FIG. 55.

まず、図56に示すように、半導体基板(図示せず)上に層間絶縁膜25を形成する。 First, as shown in FIG. 56, an interlayer insulating film 25 on a semiconductor substrate (not shown).
次に、図57に示すように、デュアルダマシン法を実施するため、層間絶縁膜25において溝26およびこの溝26に接続されたビアホール27を形成する。 Next, as shown in FIG. 57, for performing a dual damascene process to form a via hole 27 connected to the groove 26 and the groove 26 in the interlayer insulating film 25.

次に、溝26およびビアホール27の壁面上から層間絶縁膜25の上部表面上にまで延在するようにCVD法などを用いてバリアメタル膜(図示せず)を堆積する。 Then, depositing a barrier metal film (not shown) by CVD or the like so as to extend from the wall surface of the groove 26 and the via hole 27 to the upper surface of the interlayer insulating film 25.

次に、バリアメタル膜上に、溝26およびビアホール27の内部を充填するとともに、層間絶縁膜25の上部表面上にまで延在するようにタングステンなどの金属膜(図示せず)をCVD法などを用いて堆積する。 Next, barrier on metal film, to fill the inside of the groove 26 and the via hole 27, (not shown) a metal film such as tungsten so as to extend to the upper surface of the interlayer insulating film 25 by CVD, etc. It deposited using. その後、CMP法を用いて、層間絶縁膜25の上部表面上に位置する金属膜およびバリアメタル膜を除去する。 Then, by using the CMP method to remove the metal film and the barrier metal film located on the upper surface of the interlayer insulating film 25. このようにして、図58に示すように、バリアメタル膜28および金属膜29を形成する。 In this way, as shown in FIG. 58, a barrier metal film 28 and the metal film 29. このバリアメタル膜28および金属膜29によってキャパシタの下部電極31が構成される。 The lower electrode 31 of the capacitor constituted by the barrier metal film 28 and the metal film 29.

次に、金属膜29上から層間絶縁膜25の上部表面上にまで延在するように誘電体膜(図示せず)を形成する。 Next, a dielectric film (not shown) so as to extend from on the metal film 29 to the upper surface of the interlayer insulating film 25. この誘電体膜としては、CVD法などを用いて堆積されるシリコン酸化膜を用いてもよい。 As the dielectric film may be a silicon oxide film deposited by CVD or the like. このとき、誘電体膜としてのシリコン酸化膜の厚みは30nm程度とした。 At this time, the thickness of the silicon oxide film as a dielectric film was about 30 nm. その後、写真製版加工技術を用いて誘電体膜上にレジスト膜(図示せず)を形成する。 Thereafter, the resist is formed film (not shown) on the dielectric film by using the photolithographic processing art. このレジスト膜をマスクとして誘電体膜を部分的に除去する。 The resist film partially removed dielectric film as a mask. その後、レジスト膜を除去する。 Thereafter, the resist film is removed. この結果、図59に示すように、下部電極31上に位置するキャパシタ誘電体膜30を形成する。 As a result, as shown in FIG. 59, to form a capacitor dielectric film 30 located on the lower electrode 31.

次に、キャパシタ誘電体膜30上から層間絶縁膜25の上部表面上にまで延在するように金属膜(図示せず)を形成する。 Next, a metal film (not shown) so as to extend from the upper capacitor dielectric film 30 to the upper surface of the interlayer insulating film 25. この金属膜としては、スパッタリング法を用いて堆積されたアルミニウム膜などを用いることができる。 The metal film, a sputtering method or the like can be used an aluminum film deposited using. このアルミニウム膜などの金属膜上に写真製版加工技術を用いてレジスト膜(図示せず)を形成する。 This on the metal film such as an aluminum film by using the photolithographic processing techniques to form a resist film (not shown). このレジスト膜をマスクとして用いて、異方性エッチングにより金属膜を部分的に除去する。 Using this resist film as a mask to partially remove the metal film by anisotropic etching. その後レジスト膜を除去する。 Thereafter the resist film is removed. その結果、図60に示すように、金属膜からなる配線32bと上部電極32aとを形成する。 As a result, as shown in FIG. 60, to form the wiring 32b and the upper electrode 32a formed of a metal film. ここで、キャパシタ誘電体膜30の幅は下部電極31の幅よりも広くなっている。 Here, the width of the capacitor dielectric film 30 is wider than the width of the lower electrode 31. また、上部電極32aの幅はキャパシタ誘電体膜30の幅よりも広くなっている。 The width of the upper electrode 32a is wider than the width of the capacitor dielectric film 30.

その後、上部電極32aおよび配線32b上に層間絶縁膜33(図55参照)を形成する。 Thereafter, an interlayer insulating film 33 (see FIG. 55) on the upper electrode 32a and the wiring 32b. 層間絶縁膜33上にレジスト膜(図示せず)を形成する。 On the interlayer insulating film 33 to form a resist film (not shown). このレジスト膜をマスクとして異方性エッチングにより層間絶縁膜33を部分的に除去することにより、コンタクトホール34a、34b(図55参照)を形成する。 By partially removing the interlayer insulating film 33 by anisotropic etching using this resist film as a mask to form a contact hole 34a, 34b (see FIG. 55). このコンタクトホール34a、34bの内部から層間絶縁膜33の上部表面上にまで延在するようにバリアメタル膜(図示せず)を形成する。 The contact hole 34a, a barrier metal film so as to extend from the inside of 34b to the upper surface of the interlayer insulating film 33 (not shown). このバリアメタル膜としてはCVD法などを用いて堆積された窒化チタン膜などを用いることができる。 As the barrier metal film can be used as the deposited titanium nitride film by CVD or the like. バリアメタル膜上に、コンタクトホール34a、34bの内部を充填するとともに層間絶縁膜33の上部表面上にまで延在するタングステン膜(図示せず)を形成する。 On the barrier metal film, a tungsten film is formed extending to the upper surface of the interlayer insulating film 33 to fill the inside of the contact holes 34a, 34b (not shown). その後、層間絶縁膜33の上部表面上に位置するタングステン膜およびバリアメタル膜をCMP法などを用いて除去する。 Thereafter, the tungsten film and the barrier metal film located on the upper surface of the interlayer insulating film 33 is removed by CMP or the like. その結果、コンタクトホール34a、34bの内部にバリアメタル膜37a、37bおよびタングステンプラグ11a、11bを形成する。 As a result, the contact hole 34a, the barrier metal film 37a inside the 34b, 37b and the tungsten plugs 11a, to form a 11b. その後、タングステンプラグ11a、11b上に上層配線12a、12b(図55参照)を形成する。 Then, to form tungsten plugs 11a, upper layer wiring 12a on the 11b, 12b (see FIG. 55). このようにして、図55に示すような縦方向のキャパシタを有する半導体装置を得ることができる。 In this way, it is possible to obtain a semiconductor device having a longitudinal capacitor as shown in FIG. 55.

(実施の形態8) (Embodiment 8)
図61は、本発明による半導体装置の実施の形態8を示す断面模式図である。 Figure 61 is a schematic sectional view showing an eighth embodiment of the semiconductor device according to the present invention. また、図62は、図61の線分LXII−LXIIにおける水平方向の断面を示す平面模式図である。 Further, FIG. 62 is a schematic plan view showing a horizontal cross section along the line LXII-LXII of FIG. 61. 図61および図62を参照して、本発明による半導体装置の実施の形態8を説明する。 With reference to FIGS. 61 and 62, for explaining the eighth embodiment of the semiconductor device according to the present invention.

図61および図62を参照して、半導体装置は容量部20と配線部21とを備える。 With reference to FIGS. 61 and 62, a semiconductor device and a wiring portion 21 and the capacitance portion 20. 容量部20においては、層間絶縁膜25上に一方電極36aと、他方電極36bとが形成されている。 In the capacitor section 20, and one electrode 36a on the interlayer insulating film 25, and the other electrode 36b is formed. 図62からもわかるように、一方電極36aは、延在部39a、39c、39eを有する。 As can be seen from FIG. 62, one electrode 36a has extending portions 39a, 39c, and 39e. また、他方電極36bは、延在部39b、39d、39fを有する。 The other electrode 36b has extending portions 39 b, 39d, and 39f. これらの延在部39a〜39fは互いにキャパシタ誘電体膜として作用する層間絶縁膜33の一部を介して対向するように配置されている。 These extending portions 39a~39f is disposed so as to face each other with a part of the interlayer insulating film 33 which acts as a capacitor dielectric film each other. そして、他方電極36b下に位置する領域においては、層間絶縁膜25にコンタクトホール35aが形成されている。 Then, in a region located under the second electrode 36b, a contact hole 35a is formed in the interlayer insulating film 25. コンタクトホール35aの内部には、バリアメタル膜28aと金属膜29aとが形成されている。 Inside the contact holes 35a, the barrier and the metal film 28a and the metal film 29a is formed. 金属膜29aは他方電極36bと電気的に接続されている。 Metal film 29a is electrically connected to the other electrode 36b. また、層間絶縁膜33においては、一方電極36a上に位置する領域にコンタクトホール34aが形成されている。 In the interlayer insulating film 33, whereas the contact holes 34a in a region located on the electrode 36a is formed. このコンタクトホール34aの内部には、バリアメタル膜37aとタングステンプラグ11aとが形成されている。 Inside the contact holes 34a, the barrier and the metal film 37a and the tungsten plugs 11a are formed. このタングステンプラグ11a上に位置する領域には、上層配線12aが形成されている。 This region located over the tungsten plugs 11a, the upper layer wirings 12a are formed. 上層配線12aと一方電極36aとは、バリアメタル膜37aおよびタングステンプラグ11aを介して電気的に接続されている。 The upper layer wiring 12a and one electrode 36a, are electrically connected via the barrier metal film 37a and the tungsten plugs 11a.

また、配線部21においては、層間絶縁膜25にコンタクトホール35bが形成されている。 Further, in the wiring portion 21, a contact hole 35b is formed in the interlayer insulating film 25. コンタクトホール35bの内部には、バリアメタル膜28bおよび金属膜29bが形成されている。 Inside the contact hole 35b, the barrier metal film 28b and the metal film 29b is formed. 金属膜29b上に位置する領域には、配線36cが形成されている。 In a region located on the metal film 29b, the wiring 36c are formed. この配線36cは、後述する製造方法からもわかるように一方電極36aおよび他方電極36bと同一レベルの層により構成される。 The wiring 36c is constituted by a layer of the one electrode 36a and the other electrode 36b of the same level as can be seen from the manufacturing method described later. 配線36c上においては、層間絶縁膜33にコンタクトホール34bが形成されている。 In the wiring 36c, a contact hole 34b is formed in the interlayer insulating film 33. コンタクトホール34bの内部には、バリアメタル膜37bおよびタングステンプラグ11bが形成されている。 Inside the contact hole 34b, the barrier metal film 37b and a tungsten plug 11b. タングステンプラグ11b上には上層配線12bが形成されている。 Upper wiring 12b is formed on the tungsten plug 11b.

このように、第1および第2の延在部としての延在部39a、39c、39eと、第3および第4の延在部としての延在部39b、39d、39fとが交互に配置されるので、キャパシタ一方電極としての一方電極36aおよびキャパシタ他方電極としての他方電極36bの延在部39a〜39fにおいて互いに対向する側壁面をキャパシタの電極面として利用できる。 Thus, the first and second extending portions 39a of the extending portion, 39c, and 39e, the third and fourth extension portion 39b of the extending portion, 39d, and the 39f are arranged alternately Runode available sidewall surfaces facing each other in the extending portion 39a~39f of the other electrode 36b of the first electrode 36a and the capacitor second electrode of the capacitor one electrode as an electrode surface of a capacitor. 具体的には、延在部39b〜39eの側壁面のほぼ全てをキャパシタ電極面として利用できる。 Specifically, available almost all of the side wall surface of the extending portion 39b~39e as a capacitor electrode surfaces. したがって、図89および90に示したような従来のキャパシタを複数個配置することで一定の静電容量を確保する場合より、キャパシタの占有する領域の体積を低減できる。 Therefore, compared with the case of securing a fixed capacitance by arranging a plurality of conventional capacitor as shown in FIG. 89 and 90, can be reduced the volume of the region occupied by the capacitor.

図63〜67は、図61および62に示した半導体装置の製造方法を説明するための断面模式図である。 Figure 63-67 are schematic cross-sectional views for explaining a method of manufacturing the semiconductor device shown in FIGS. 61 and 62. 図63〜67を参照して、図61および62に示した半導体装置の製造方法を説明する。 Referring to FIG. 63 to 67, a method for manufacturing the semiconductor device shown in FIGS. 61 and 62.

まず、半導体基板(図示せず)上に層間絶縁膜25(図63参照)を形成する。 First, an interlayer insulating film 25 (see FIG. 63) on a semiconductor substrate (not shown). この層間絶縁膜25はCVD法などを用いて形成する。 The interlayer insulating film 25 is formed by CVD or the like. そして、層間絶縁膜25上に写真製版加工技術を用いてレジスト膜(図示せず)を形成する。 Then, a resist film (not shown) by using the photolithographic processing techniques on the interlayer insulating film 25. このレジスト膜をマスクとして、層間絶縁膜25の一部を異方性エッチングにより除去することにより、コンタクトホール35a、35b(図63参照)を形成する。 The resist film as a mask, by removing by anisotropic etching a portion of the interlayer insulating film 25 to form contact holes 35a, 35b (see FIG. 63). その後レジスト膜を除去する。 Thereafter the resist film is removed. このようにして、図63に示すような構造を得る。 Thus, the structure as shown in FIG. 63.

次に、コンタクトホール35a、35bの内部から層間絶縁膜25の上部表面上にまで延在するようにバリアメタル膜(図示せず)を形成する。 Next, a barrier metal film (not shown) so as to extend the contact holes 35a, from the inside of 35b to the upper surface of the interlayer insulating film 25. このバリアメタル膜としては、CVD法などを用いて堆積された窒化チタン膜などを用いることができる。 As the barrier metal film, or the like can be used titanium nitride film deposited by CVD or the like. そして、バリアメタル膜上に金属膜(図示せず)を形成する。 Then, a metal film (not shown) on the barrier metal film. この金属膜はコンタクトホール35a、35bの内部を充填するように形成する。 The metal film is formed so as to fill the contact holes 35a, 35b. この金属膜の材料としては、タングステンなどを用いることができる。 As the material of the metal film, it can be used such as tungsten. そして、層間絶縁膜25の上部表面上に位置する金属膜およびバリアメタル膜を、CMP法などを用いて除去する。 Then, the metal film and the barrier metal film located on the upper surface of the interlayer insulating film 25 is removed by using a CMP method. その結果、図64に示すように、コンタクトホール35a、35bの内部にバリアメタル膜28a、28bおよび金属膜29a、29bを形成する。 As a result, as shown in FIG. 64, contact holes 35a, the barrier metal film 28a inside the 35b, 28b and the metal film 29a, to form a 29b.

次に、層間絶縁膜25上にスパッタリング法などを用いて金属膜(図示せず)を堆積する。 Then, depositing a metal film (not shown) by using a sputtering method on the interlayer insulating film 25. この金属膜上に、写真製版加工技術を用いてレジスト膜(図示せず)を形成する。 This metal film, a resist film (not shown) by using the photolithographic processing art. このレジスト膜をマスクとして用いて、異方性エッチングにより金属膜を部分的に除去する。 Using this resist film as a mask to partially remove the metal film by anisotropic etching. その後、レジスト膜を除去する。 Thereafter, the resist film is removed. その結果、図65に示すように、横方向のキャパシタを構成する金属膜からなる一方電極36aおよび他方電極36bと配線36cとを形成する。 As a result, as shown in FIG. 65, to form the the lateral one electrode 36a and the other electrode 36b made of a metal film constituting the capacitor and the wiring 36c. このとき、他方電極36bは、コンタクトホール35aの内部に形成された金属膜29aと接触するように配置される。 At this time, the other electrode 36b is placed in contact with the metal film 29a formed inside the contact hole 35a.

次に、一方電極36aおよび他方電極36bと配線36c上とに層間絶縁膜33(図66参照)を形成する。 Then, while the interlayer insulating film 33 and the electrode 36a and the other electrode 36b in the on line 36c (see FIG. 66). この層間絶縁膜33を形成する際には、CVD法などを用いてもよい。 In forming the interlayer insulating film 33 may be by CVD or the like. 層間絶縁膜33上に写真製版加工技術を用いてレジスト膜(図示せず)を形成する。 Resist to form a film (not shown) using photolithographic processing techniques on the interlayer insulating film 33. このレジスト膜をマスクとして用いて、異方性エッチングにより層間絶縁膜33の一部を除去することによりコンタクトホール34a、34b(図66参照)を形成する。 Using this resist film as a mask, a contact hole 34a by removing a part of the interlayer insulating film 33 by anisotropic etching to form 34b (see FIG. 66). その後レジストを除去する。 Then the resist is removed. このようにして、図66に示すような構造を得る。 Thus, the structure as shown in FIG. 66.

このとき、コンタクトホール34aの底部においては、一方電極36aの上部表面の一部が露出するようになっている。 At this time, in the bottom of the contact hole 34a, whereas a portion of the top surface of the electrode 36a is adapted to be exposed. また、コンタクトホール34bの底部においては、配線36cの上部表面が露出している。 In the bottom of the contact hole 34b, the upper surface of the wiring 36c is exposed.

次に、バリアメタル膜28bおよび金属膜29a、29bを形成した方法と同様の方法により、コンタクトホール34a、34bの内部にバリアメタル膜37a、37bおよびタングステンプラグ11a、11bを形成する。 Next, the barrier metal film 28b and the metal film 29a, by a method similar to the method of forming the 29 b, the contact hole 34a, the barrier metal film 37a inside the 34b, 37b and the tungsten plugs 11a, to form a 11b. このようにして、図67に示すような構造を得る。 Thus, the structure as shown in FIG. 67.

その後、タングステンプラグ11a、11b上に上層配線12a、12b(図61参照)を形成することにより、図61および62に示すような半導体装置を得ることができる。 Thereafter, the tungsten plugs 11a, upper layer wiring 12a on the 11b, by forming a 12b (see FIG. 61), it is possible to obtain the semiconductor device shown in FIGS. 61 and 62.

なお、容量部における横方向のキャパシタの静電容量を変更するには、たとえば図68に示すように、延在部39a〜39pの数を変更することにより、キャパシタ電極として作用する領域の面積を変更できるので、容易にキャパシタの静電容量を変更することができる。 Note that in order to change the capacitance of the lateral capacitor in the capacitor section, for example, as shown in FIG. 68, by changing the number of the extending portion 39A~39p, the area of ​​the region which acts as a capacitor electrode can be changed, it is possible to easily change the capacitance of the capacitor. ここで、図68は、図61および62に示した本発明による半導体装置の実施の形態8の変形例を示すための平面模式図であり、図62に対応している。 Here, FIG. 68 is a schematic plan view for showing a modification of the eighth embodiment of the semiconductor device according to the present invention shown in FIGS. 61 and 62, and corresponds to FIG. 62.

(実施の形態9) (Embodiment 9)
図69は、本発明による半導体装置の実施の形態9を示す断面模式図である。 Figure 69 is a schematic sectional view showing a ninth embodiment of the semiconductor device according to the present invention. 図69を参照して、本発明による半導体装置の実施の形態9を説明する。 Referring to FIG. 69, illustrating the ninth embodiment of the semiconductor device according to the present invention.

図69を参照して、半導体装置は容量部20と配線部21とを備える。 Referring to FIG. 69, a semiconductor device and a wiring portion 21 and the capacitance portion 20. 容量部20においては、半導体基板1上に絶縁膜2が形成されている。 In the capacitor section 20, the insulating film 2 is formed on the semiconductor substrate 1. 絶縁膜2上にはキャパシタ用下層配線3cが形成されている。 On the insulating film 2 is formed lower wiring 3c capacitor is. キャパシタ用下層配線3c上には層間絶縁膜8が形成されている。 The on capacitor lower layer wiring 3c is formed an interlayer insulating film 8. 層間絶縁膜8においては、キャパシタ用下層配線3c上に位置する領域にコンタクトホール13a〜13gが形成されている。 In the interlayer insulating film 8, a contact hole 13a~13g the region located on the capacitor lower layer wiring 3c is formed. また、コンタクトホール13a〜13gの内部を充填するようにタングステン膜14a〜14gが形成されている。 Further, a tungsten film 14a~14g is formed so as to fill the contact holes 13a to 13g. コンタクトホール13a〜13g上に位置する領域には、層間絶縁膜8の上部表面から窪んだ凹部16が形成されている。 The region located on the contact hole 13a to 13g, the recess 16 which is recessed from the upper surface of the interlayer insulating film 8 is formed. 凹部16にはキャパシタ誘電体膜としてのスピンオングラス法(Spin On Glass法)により形成されたシリコン酸化膜(以下、SOG膜とよぶ)が形成されている。 Spin-on glass method as a capacitor dielectric film in the recess 16 (Spin On Glass method) silicon oxide film formed by (hereinafter referred to as SOG film) is formed. SOG膜上には金属膜からなる上部電極18aが形成されている。 The on SOG film upper electrode 18a formed of a metal film is formed.

配線部21においては、絶縁膜2上に1層目配線3bが形成されている。 In the wiring portion 21, first wiring layer 3b on the insulating film 2 is formed. 3b上に位置する領域においては、層間絶縁膜8にコンタクトホール13hが形成されている。 In the regions located on 3b, the contact hole 13h is formed in the interlayer insulating film 8. コンタクトホール13hの内部を充填するようにタングステン膜14hが形成されている。 A tungsten film 14h is formed so as to fill the inside of the contact hole 13h. タングステン膜14h上には上層配線18bが形成されている。 Upper wiring 18b is formed on the tungsten film 14h. なお、コンタクトホール13a〜13hの壁面上にはバリアメタル膜(図示せず)が形成されていることが好ましい。 Incidentally, it is preferable that on the walls of the contact hole 13a~13h has a barrier metal film (not shown) is formed.

このようにすれば、縦方向にキャパシタ下部電極としてのタングステン膜14a〜14g、誘電体膜としてのSOG膜17aおよびキャパシタ上部電極としての上部電極18aを積層して配置する事により、縦方向のキャパシタを形成することができる。 Thus, the tungsten film 14a~14g as a capacitor lower electrode in the longitudinal direction, by arranging by laminating the upper electrode 18a of the SOG film 17a and the capacitor upper electrode as a dielectric film, the longitudinal direction of the capacitor it can be formed. このため、本発明による半導体装置の実施の形態1と同様に、一定の静電容量を確保した状態で、SOG膜17aの膜厚を従来より薄くすることでキャパシタ下部電極の表面積に対応するタングステン膜14a〜14gのSOG膜17aに対向する領域の面積および上部電極18aの表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。 Therefore, similarly to the first embodiment of the semiconductor device according to the present invention, while securing a fixed capacitance, tungsten corresponds to the surface area of ​​the capacitor lower electrode by thinner than the conventional thickness of the SOG film 17a since the surface area of ​​the area and the upper electrode 18a of the region facing the SOG film 17a of the film 14a~14g can be further reduced, it is possible to reduce the size of conventionally capacitor.

また、層間絶縁膜8に形成される複数の孔としてのコンタクトホール13a〜13gの数や断面積を変更することにより、タングステン膜14a〜14gにおいてSOG膜17aと対向する部分の面積を容易に変更できる。 Further, by changing the number and cross-sectional area of ​​the contact hole 13a~13g as a plurality of holes formed in the interlayer insulating film 8, easily changing the area of ​​the SOG film 17a and a portion facing in the tungsten film 14a~14g it can. この結果、キャパシタの静電容量を容易に変更できる。 As a result, it is possible to easily change the capacitance of the capacitor.

また、キャパシタ下部電極としてのタングステン膜14a〜14gおよび上部電極18aは金属膜を含むため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタを実現できる。 Further, the tungsten film 14a~14g and the upper electrode 18a of the capacitor lower electrode is to include a metal film, compared with the case of using a semiconductor such as polysilicon as a capacitor electrode, can achieve a voltage less dependent capacitor with high precision.

図70〜76は、図69に示した半導体装置の製造方法を説明するための断面模式図である。 Figure 70-76 are schematic cross-sectional views for explaining a method of manufacturing the semiconductor device shown in FIG. 69. 図70〜76を参照して、図69に示した半導体装置の製造方法を説明する。 Referring to FIG. 70-76, a method for manufacturing the semiconductor device shown in FIG. 69.

まず、図70に示すように、半導体基板1上に絶縁膜2を形成する。 First, as shown in FIG. 70, an insulating film 2 on the semiconductor substrate 1. 絶縁膜2上に金属膜3を形成する。 Forming a metal film 3 on the insulating film 2. この金属膜3としては、スパッタリング法を用いて形成されたアルミニウム合金膜を用いることができる。 As the metal film 3, it is possible to use an aluminum alloy film formed by sputtering. 金属膜3の厚みは0.4μm程度とする。 The thickness of the metal film 3 is set to about 0.4 .mu.m. なお、この金属膜3の材質および厚みは任意に変更することが可能である。 The material and thickness of the metal film 3 can be arbitrarily changed. また、金属膜3の材料としてはタングステンなどを用いてもよい。 It may also be used, such as tungsten as a material of the metal film 3.

そして、金属膜3上に写真製版加工技術を用いてレジスト膜5a、5bを形成する。 Then, the resist film 5a, to form a 5b by using the photolithographic processing techniques on the metal film 3.
次に、このレジスト膜5a、5bをマスクとして用いて、異方性エッチングにより金属膜3を部分的に除去する。 Then, the resist film 5a, using 5b as a mask to partially remove the metal film 3 by anisotropic etching. その後、レジスト膜5a、5bを除去する。 Thereafter, the resist film 5a, and 5b is removed. このようにして、図71に示すようにキャパシタ用下層配線3cと1層目配線3bとを形成する。 Thus, to form the lower wiring 3c capacitor and first wiring layer 3b as shown in FIG. 71.

次に、キャパシタ用下層配線3cおよび1層目配線3b上に層間絶縁膜8(図72参照)を形成する。 Next, an interlayer insulating film 8 (see FIG. 72) to the lower layer wiring 3c and first wiring layer on 3b capacitor. この層間絶縁膜8の上部表面はCMP法などを用いて平坦化する。 The top surface of the interlayer insulating film 8 is planarized by CMP or the like. そして、層間絶縁膜8上に写真製版加工技術を用いてレジスト膜(図示せず)を形成する。 Then, a resist film (not shown) by using the photolithographic processing techniques on the interlayer insulating film 8. このレジスト膜をマスクとして異方性エッチングにより層間絶縁膜8を部分的に除去することにより、コンタクトホール13a〜13h(図72参照)を形成する。 By partially removing the interlayer insulating film 8 by anisotropic etching using this resist film as a mask to form contact holes 13 a to 13 h (see FIG. 72). 次に、コンタクトホール13a〜13hの内部から層間絶縁膜8の上部表面上にまで延在するようにCVD法を用いてタングステン膜14(図72参照)を形成する。 Then, a tungsten film 14 by CVD so as to extend from the inside of the contact hole 13a~13h to the upper surface of the interlayer insulating film 8 (see FIG. 72). このようにして、図72に示すような構造を得る。 Thus, the structure as shown in FIG. 72. なお、このタングステン膜14の厚みは400nm程度とする。 The thickness of the tungsten film 14 is set to about 400 nm. また、このタングステン膜14の厚みは任意に変更することができる。 The thickness of the tungsten film 14 can be arbitrarily changed.

ここで、形成される複数の孔としてのコンタクトホール13a〜13gの数や断面積を変更することにより、タングステン膜14a〜14g(図69参照)において誘電体膜としてのSOG膜(図69参照)と対向する部分の面積を容易に変更できる。 Here, by changing the number and cross-sectional area of ​​the contact hole 13a~13g as a plurality of holes formed, SOG film as a dielectric film in the tungsten film 14a-14g (see FIG. 69) (see FIG. 69) area of ​​the opposed portions can be easily changed. この結果、キャパシタの静電容量を容易に変更できる。 As a result, it is possible to easily change the capacitance of the capacitor.

次に、CMP法を用いて層間絶縁膜8の上部表面上に位置するタングステン膜14を除去する。 Then, to remove the tungsten film 14 located on the upper surface of the interlayer insulating film 8 by CMP. このとき、コンタクトホール13a〜13gが密集して形成された部分においてはCMP法を行なっている際にエロージョンが発生し、層間絶縁膜8の上部表面に凹部16が形成される。 In this case, erosion occurs when doing the CMP method in a portion where the contact hole 13a~13g are formed densely, the recess 16 is formed on the upper surface of the interlayer insulating film 8. ここではCMP法のプロセス条件を調整することにより、層間絶縁膜8の上部表面15から凹部16底面までの深さを50nmとした。 This was 50nm, the depth from the top surface 15 of the interlayer insulating film 8 to the recess 16 bottom surface by adjusting the process conditions of the CMP method. なお、CMP法のプロセス条件を変更することにより、凹部16の深さを任意に変更することができる。 By changing the process conditions of the CMP method, it is possible to arbitrarily change the depth of the recess 16. この結果、図73に示すような構造を得る。 As a result, a structure as shown in FIG. 73.

次に、図74に示すように、SOGを塗布した後、所定の熱処理を行なうことによりキャパシタ誘電体膜となるSOG膜17を形成する。 Next, as shown in FIG. 74, after applying the SOG, to form an SOG film 17 as a capacitor dielectric film by performing a predetermined heat treatment. このSOGの塗布膜厚は0.5μmとした。 The coating thickness of the SOG was 0.5μm. なお、このSOG17の塗布膜厚は任意に変更することができる。 The coating thickness of the SOG17 can be arbitrarily changed. また、ここではキャパシタ誘電体膜としてSOG膜を用いているが、凹部16を埋込むことができる誘電体であれば他の材料を用いてもよい。 Although here is used SOG film as a capacitor dielectric film, other materials may be used as long as the dielectric that can be embedded recess 16.

次に、図75に示すように、CMP法などを用いて凹部16以外の領域からSOG膜17(図74参照)を除去する。 Next, as shown in FIG. 75, to remove the SOG film 17 (see FIG. 74) from the region other than the concave portion 16 by using a CMP method. その結果、凹部16の内部にキャパシタ誘電体膜として作用するSOG膜17aが残存する。 As a result, SOG film 17a which acts as a capacitor dielectric film within the recess 16 remains.

次に、図76に示すように、SOG膜17a上に金属膜18を形成する。 Next, as shown in FIG. 76, a metal film 18 on the SOG film 17a. この金属膜18としては、スパッタリング法を用いて形成されたアルミニウム合金膜を用いることができる。 As the metal film 18, it is possible to use an aluminum alloy film formed by sputtering. また、金属膜18の厚みとしては0.4μmという値を用いる。 Further, using a value of 0.4μm as the thickness of the metal film 18. なお、金属膜18の材質および厚みは任意に変更することができる。 The material and thickness of the metal film 18 can be arbitrarily changed. その後、金属膜18上に写真製版加工技術を用いてレジスト膜19a、19bを形成する。 Thereafter, the resist film 19a, to form a 19b by using the photolithographic processing techniques on the metal film 18.

次に、レジスト膜19a、19bをマスクとして用いて、異方性エッチングにより金属膜18を部分的に除去する。 Next, using the resist film 19a, and 19b as a mask to partially remove the metal film 18 by anisotropic etching. その後、レジスト膜19a、19bを除去する。 Thereafter, the resist film 19a, and 19b is removed. この結果、上部電極18aおよび上層配線18b(図69参照)が形成される。 As a result, the upper electrode 18a and the upper layer wiring 18b (see FIG. 69) is formed. このようにして、図69に示す半導体装置を得ることができる。 In this way, it is possible to obtain the semiconductor device shown in FIG. 69.

(実施の形態10) (Embodiment 10)
図77は、本発明による半導体装置の実施の形態10を示す断面模式図である。 Figure 77 is a schematic sectional view showing a tenth embodiment of the semiconductor device according to the present invention. 図77を参照して、本発明による半導体装置の実施の形態10を説明する。 Referring to FIG. 77, illustrating the tenth embodiment of the semiconductor device according to the present invention.

図77を参照して、半導体装置は基本的には図27に示した半導体装置と同様の構造を備える。 Referring to FIG. 77, the semiconductor device basically has the same structure as the semiconductor device shown in FIG. 27. ただし、図77に示した半導体装置においては、容量部20において、キャパシタ誘電体膜4aの上部表面を露出させるように上部電極用コンタクトホール22が形成されている。 However, in the semiconductor device shown in FIG. 77, the capacitor portion 20, the upper electrode contact hole 22 so as to expose the upper surface of the capacitor dielectric film 4a is formed. 上部電極用コンタクトホール22の内部にはタングステン膜23aが形成されている。 Inside the upper electrode contact hole 22 tungsten film 23a is formed. タングステン膜23a上には、上部電極用コンタクトホール22の内部を充填するとともに層間絶縁膜8の上部表面上にまで延在し、キャパシタの上部電極を兼ねる上層配線24aが形成されている。 On the tungsten film 23a, it extends to the upper surface of the interlayer insulating film 8 to fill the inside of the upper electrode contact hole 22, the upper wire 24a serving as a top electrode of the capacitor is formed.

また、配線部21においても、1層目配線3b上に位置する領域において、層間絶縁膜8にコンタクトホール10が形成されている。 Further, even in the wiring section 21, in the region located on the first wiring layer 3b, the contact hole 10 is formed in the interlayer insulating film 8. コンタクトホール10の内部にはタングステン膜23bが充填されている。 A tungsten film 23b is filled in the contact holes 10. タングステン膜23b上には上層配線24bが形成されている。 Upper wiring 24b is formed on the tungsten film 23b.

このようにすれば、縦方向にキャパシタ下部電極としての下部電極3a、キャパシタ誘電体膜4aおよびキャパシタ上部電極としてのタングステン膜23aおよび上層配線24aを積層して配置する事により、本発明の実施の形態1と同様に縦方向のキャパシタを形成することができる。 In this way, the vertical direction to the lower electrode 3a as a capacitor lower electrode, by arranging stacked capacitor dielectric film 4a and the tungsten film 23a and the upper layer wiring 24a as a capacitor upper electrode, the embodiment of the present invention embodiment 1 and can form a vertical capacitor as well. このため、一定の静電容量を確保した状態で、キャパシタ誘電体膜4aの膜厚を従来より薄くすることでタングステン膜23aのキャパシタ誘電体膜4aと対向する領域の面積および下部電極3aの表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。 Accordingly, while securing a certain capacitance, the surface area of ​​the capacitor dielectric film 4a facing the area of ​​the region and the lower electrode 3a of the tungsten film 23a by thinner than the conventional film thickness of the capacitor dielectric film 4a since the possible smaller, it is possible to reduce the size of conventionally capacitor.

また、開口部としての上部電極用コンタクトホール22の内部にキャパシタ上部電極としてのタングステン膜23aおよび上層配線24aを配置するので、キャパシタの上部電極を形成した後、従来必要であった上部電極と上層配線とを接続するためのコンタクトホールを形成する工程を省略できる。 Further, since the inside of the upper electrode contact hole 22 as an opening for placing a tungsten film 23a and the upper layer wiring 24a as a capacitor upper electrode, after forming the upper electrode of the capacitor, conventionally required upper electrode and the upper You can omit the step of forming a contact hole for connecting the wiring. したがって、半導体装置の製造工程を簡略化できる。 Therefore, it is possible to simplify the manufacturing process of the semiconductor device.

また、下部電極3a、タングステン膜23aおよび上層配線24aはそれぞれ金属膜からなるため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタを実現できる。 The lower electrode 3a, since each tungsten film 23a and the upper layer wiring 24a made of a metal film, compared with the case of using a semiconductor such as polysilicon as a capacitor electrode, can achieve a voltage less dependent capacitor with high precision.

図78〜86は、図77に示した半導体装置の製造方法を説明するための断面模式図である。 Figure 78-86 are schematic cross-sectional views for explaining a method of manufacturing the semiconductor device shown in FIG. 77. 図78〜86を参照して、半導体装置の製造方法を説明する。 Referring to FIG. 78 to 86, a method for manufacturing a semiconductor device.

まず、図78に示すように、半導体基板1上に絶縁膜(図示せず)を形成する。 First, as shown in FIG. 78, an insulating film (not shown) on the semiconductor substrate 1. 絶縁膜上に下層金属膜3を形成する。 Forming a lower metal layer 3 on the insulating film. 下層金属膜3上に誘電体膜4を形成する。 On the lower metal film 3 to form a dielectric film 4.

次に、図79に示すように、誘電体膜4上に写真製版加工技術を用いてレジスト膜5a、5bを形成する。 Next, as shown in FIG. 79, the resist film 5a, and 5b are formed by using the photolithographic processing techniques on the dielectric film 4. このとき、誘電体膜4としてARC(Anti Reflection Coat)としての役割を果たすような材料、たとえばシリコン酸化窒化膜を用いれば、レジスト膜5a、5bの下において、誘電体膜4とは別にARCを形成する必要がない。 In this case, materials such as act as ARC (Anti Reflection Coat) as the dielectric film 4, for example, the use of the silicon oxynitride film, the resist film 5a, the bottom of 5b, separately ARC is a dielectric film 4 it is not necessary to form.

次に、レジスト膜5a、5bをマスクとして用いて誘電体膜4および下層金属膜3を部分的に異方性エッチングにより除去する。 Then, the resist film 5a, partially removed by anisotropic etching of the dielectric film 4 and the lower metal film 3 using 5b as a mask. その後レジスト膜5a、5bを除去する。 Thereafter the resist film 5a, and 5b is removed. このようにして、図80に示すように、下部電極3a、キャパシタ誘電体膜4a、1層目配線3bおよび誘電体膜4bを形成する。 In this way, as shown in FIG. 80, a lower electrode 3a, the capacitor dielectric film 4a, 1-layer wiring 3b and the dielectric film 4b.

次に、図81に示すように、キャパシタ誘電体膜4a、誘電体膜4b上に層間絶縁膜8を形成する。 Next, as shown in FIG. 81, the capacitor dielectric film 4a, an interlayer insulating film 8 on the dielectric film 4b.

次に、図82に示すように、層間絶縁膜8上に写真製版加工技術を用いてレジスト膜7を形成する。 Next, as shown in FIG. 82, a resist film 7 by using the photolithographic processing techniques on the interlayer insulating film 8.

次に、このレジスト膜7をマスクとして用いて、異方性エッチングにより層間絶縁膜8および誘電体膜4bを部分的に除去することにより、コンタクトホール10(図83参照)を形成する。 Next, using the resist film 7 as a mask, by removing the interlayer insulating film 8 and the dielectric film 4b partly by anisotropic etching to form a contact hole 10 (see FIG. 83). その後、レジスト膜7を除去する。 Thereafter, the resist film is removed 7. この結果、図83に示すような構造を得る。 As a result, a structure as shown in FIG. 83.

次に、図84に示すように、層間絶縁膜8上に写真製版加工技術を用いてレジスト膜9を形成する。 Next, as shown in FIG. 84, a resist film 9 by using the photolithographic processing techniques on the interlayer insulating film 8.

次に、レジスト膜9をマスクとして用いて、異方性エッチングにより層間絶縁膜8を部分的に除去することにより、上部電極用コンタクトホール22(図85参照)を形成する。 Next, using a resist film 9 as a mask to partially remove the interlayer insulating film 8 by anisotropic etching to form the upper electrode contact hole 22 (see FIG. 85). その後レジスト膜9を除去する。 Thereafter the resist film is removed 9. この結果、図85に示すような構造を得る。 As a result, a structure as shown in FIG. 85.

次に、上部電極用コンタクトホール22およびコンタクトホール10の内部から層間絶縁膜8の上部表面上にまで延在するようにタングステン膜を形成する。 Then, a tungsten film is formed so as to extend from the inside of the upper electrode contact hole 22 and the contact hole 10 to the upper surface of the interlayer insulating film 8. その後、CMP法などを用いて層間絶縁膜8の上部表面上に位置するタングステン膜を除去することにより、図86に示すような構造を得る。 Thereafter, by removing the tungsten film located on the upper surface of the interlayer insulating film 8 by using a CMP method, the structure shown in FIG. 86.

次に、タングステン膜23a、23b上に金属膜を形成する。 Then, a tungsten film 23a, on the 23b to form a metal film. この金属膜上に写真製版加工技術を用いてレジスト膜を形成する。 A resist film is formed by using the photolithographic processing techniques to the metal film. このレジスト膜をマスクとして用いて、異方性エッチングにより金属膜を部分的に除去する。 Using this resist film as a mask to partially remove the metal film by anisotropic etching. その後レジスト膜を除去する。 Thereafter the resist film is removed. このようにして、上層配線24a、24b(図77参照)を形成する。 Thus, forming the upper wiring 24a, 24b (see FIG. 77). このようにして図77に示した半導体装置を得ることができる。 In this way it is possible to obtain the semiconductor device shown in FIG. 77.

また、上部電極用コンタクトホール22の内部にキャパシタ上部電極として作用するタングステン膜23aを配置し、この上部電極用コンタクトホール22が上層配線24aとの接続孔を兼ねているので、キャパシタ上部電極を形成した後、従来必要であったキャパシタ上部電極と上層配線とを接続するためのコンタクトホールを形成する工程を省略できる。 Further, a tungsten film 23a which acts as an internal capacitor upper electrode of the upper electrode contact hole 22 are arranged, since the upper electrode contact hole 22 also serves as a connection hole between the upper wiring 24a, forming a capacitor upper electrode after it may omit the step of forming a contact hole for connecting the conventionally required capacitor upper electrode and the upper wiring.

(実施の形態11) (Embodiment 11)
図87および88は、本発明による半導体装置の製造方法の実施の形態11を説明するための断面模式図である。 Figure 87 and 88 are cross-sectional schematic diagram for explaining the eleventh embodiment of the semiconductor device manufacturing method according to the present invention. 図87および88を参照して、本発明による半導体装置の製造方法の実施の形態11を説明する。 With reference to FIGS. 87 and 88, illustrating the eleventh embodiment of the semiconductor device manufacturing method according to the present invention.

まず、本発明による半導体装置の製造方法の実施の形態10における図78〜81に示した工程を実施する。 First, a step shown in FIG. 78 to 81 according to the tenth embodiment of the semiconductor device manufacturing method according to the present invention. その後、図87に示すように、層間絶縁膜8上に写真製版加工技術を用いてレジスト膜7を形成する。 Thereafter, as shown in FIG. 87, a resist film 7 by using the photolithographic processing techniques on the interlayer insulating film 8. このとき、レジスト膜7においては、コンタクトホール10および上部電極用コンタクトホール22を形成するためのホールパターンが形成されている。 At this time, the resist film 7, the hole pattern for forming a contact hole 10 and the upper electrode contact hole 22 is formed.

次に、このレジスト膜7をマスクとして用いて、異方性エッチングにより層間絶縁膜8および誘電体膜4bを部分的に除去することにより上部電極用コンタクトホール22(図88参照)およびコンタクトホール10(図88参照)を形成する。 Next, using the resist film 7 as a mask (see FIG. 88) the upper electrode contact hole 22 by the interlayer insulating film 8 and the dielectric film 4b by anisotropic etching to partially remove and the contact hole 10 to form a (see FIG. 88). このとき、コンタクトホール10のような直径の小さな孔では誘電体膜4bがエッチングされるが、上部電極用コンタクトホール22のような直径の比較的大きな孔では誘電体膜4aがエッチングされないように、エッチング条件を調整する。 In this case, as in the small diameter holes such as contact holes 10 are dielectric film 4b is etched, the relatively large diameter holes, such as the upper electrode contact hole 22 is not a dielectric film 4a is etched, adjusting the etching conditions.

たとえば、コンタクトホール10の平面形状が直径0.2μmの円形状であり、上部電極用コンタクトホール22の平面形状が縦2μm、横2μmの正方形状である場合を考える。 For example, the planar shape of the contact hole 10 is circular shape having a diameter of 0.2 [mu] m, consider the case planar shape of the upper electrode contact hole 22 is vertical 2 [mu] m, the horizontal 2 [mu] m square. この場合、2周波平行平板RIE(Reactive Ion Eching)装置を用いて、反応容器内の圧力を4Pa、RFパワー(Top/Bottom)が1400W/1400W、反応ガスとして4フッ化炭素ガス(CF 4 )、トリフルオロメタンガス(CHF 3 )、酸素ガス(O 2 )、アルゴンガス(Ar)を用い、それぞれのガスの流量は、CF 4の流量が0.01リットル/分(10sccm)、CHF 3の流量が0.03リットル/分(30sccm)、O 2の流量が0.009リットル/分(9sccm)、Arの流量が0.4リットル/分(400sccm)といった条件を用いることで、上述のように上部電極用コンタクトホール22ではキャパシタ誘電体膜4aがエッチングされず、一方コンタクトホール10では誘 In this case, two-frequency parallel plate RIE using (Reactive Ion Eching) device, 4 Pa pressure inside the reaction vessel, RF power (Top / Bottom) is 1400W / 1400W, the reaction gas as a carbon tetrafluoride gas (CF 4) trifluoroacetic methane (CHF 3), oxygen gas (O 2), using argon gas (Ar) flow rate of each gas, the flow rate of CF 4 0.01 l / min (10 sccm), the flow rate of CHF 3 There 0.03 l / min (30 sccm), the flow rate of O 2 0.009 liters / minute (9 sccm), that the flow rate of Ar is used conditions such 0.4 l / min (400 sccm), as described above a capacitor dielectric film 4a in the upper electrode contact hole 22 is etched, the one hand the contact hole 10 induction 体膜4bがエッチングされるとういエッチングを実施できる。 When the body layer 4b is etched it can be carried out firstlings etching.

このようにすれば、上部電極用コンタクトホール22とコンタクトホール10とを同時に形成できるので、本発明実施の形態10における製造方法より、工程を簡略化できる。 In this way, since the contact hole 22 and the contact hole 10 for the upper electrode can be formed simultaneously from the manufacturing method according to the tenth present invention embodiment, the steps can be simplified.

その後レジスト膜7を除去する。 Thereafter the resist film is removed 7. このようにして、図88に示すような構造を得る。 Thus, the structure as shown in FIG. 88.
その後、図86と同様の工程を実施することにより図77に示した本発明による半導体装置の実施の形態10と同様の半導体装置を得ることができる。 Then, it is possible to obtain the same semiconductor device as the tenth embodiment of the semiconductor device according to the present invention shown in FIG. 77 by performing the same step as FIG. 86.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。 The embodiments disclosed herein are to be considered as not restrictive but illustrative in all respects. 本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The scope of the invention is defined by the appended claims rather than by the embodiments described above, and is intended to include all modifications within the meaning and range of equivalency of the claims.

この発明は、キャパシタを備える半導体装置に特に有利に適用される。 The invention is particularly advantageously applied to a semiconductor device including a capacitor.

1 半導体基板、2,38,38c 絶縁膜、3 下層金属膜、3a,31 下部電極、3b 1層目配線、3c キャパシタ用下層配線、4,4b 誘電体膜、4a,30 キャパシタ誘電体膜、5a,5b,9 レジスト膜、6,18,29,29a,29b 金属膜、6a,18a,32a 上部電極、7,19a,19b レジスト膜、8,25,33 層間絶縁膜、10,10a,10b,13a〜13h,34a,34b,35a,35b コンタクトホール、11a,11b タングステンプラグ、12a,12b,18b 上層配線、14a〜14h,23a,23b タングステン膜、15 層間絶縁膜の上部表面、16 凹部、17,17a SOG膜、20 容量部、21 配線部、22 上部電極用コンタクトホール、24a,24b 上層配線、2 1 semiconductor substrate, 2,38,38C insulating film, 3 the lower metal film, 3a, 31 a lower electrode, 3b 1 layer wiring, lower wiring 3c capacitor, 4, 4b dielectric film 4a, 30 a capacitor dielectric film, 5a, 5b, 9 resist film, 6,18,29,29A, 29 b metal film, 6a, 18a, 32a upper electrode, 7,19A, 19b resist film, 8,25,33 interlayer insulating film, 10, 10a, 10b , 13 a to 13 h, 34a, 34b, 35a, 35b contact hole, 11a, 11b of tungsten plugs, 12a, 12b, 18b upper wiring, 14a-14h, 23a, 23b tungsten film, 15 an upper surface of the interlayer insulating film, 16 recess, 17, 17a SOG film, 20 parts by volume, 21 wiring portion 22 upper electrode contact hole, 24a, 24b upper wiring, 2 溝、27 ビアホール、28,28a,28b,37a,37b バリアメタル膜、32b,36c 配線、36a 一方電極、36b 他方電極、38a,38b,38d,38e サイドウォール膜、39a〜39p 延在部。 Grooves, 27 holes, 28, 28a, 28b, 37a, 37b the barrier metal film, 32 b, 36c wiring, 36a one electrode, 36b other electrode, 38a, 38b, 38d, 38e sidewall film, 39A~39p extending portion.

Claims (8)

  1. 金属膜を含むキャパシタ下部電極と、 And the capacitor lower electrode including a metal film,
    前記キャパシタ下部電極の上部表面上に配置され、前記キャパシタ下部電極の厚みより薄い厚みを有する誘電体膜と、 Wherein disposed on the top surface of the capacitor lower electrode, a dielectric film having a thin thickness than the thickness of the capacitor lower electrode,
    前記誘電体膜上に配置され、金属膜を含むキャパシタ上部電極と、 Wherein disposed on the dielectric film, and the capacitor upper electrode includes a metal film,
    前記キャパシタ上部電極と同一レベルの層により構成される下部配線部分と、 A lower wiring portion constituted by a layer of the capacitor upper electrode and the same level,
    前記下部配線部分上に配置される層間絶縁膜と、 An interlayer insulating film disposed on the lower wiring portion,
    前記層間絶縁膜上に配置される上部配線部分とを備える半導体装置。 Semiconductor device and an upper wiring portion disposed on the interlayer insulating film.
  2. 前記キャパシタ上部電極の幅は前記キャパシタ下部電極の幅より狭い、請求項1に記載の半導体装置。 The width of the capacitor upper electrode is narrower than a width of the capacitor lower electrode, the semiconductor device according to claim 1.
  3. 前記キャパシタ上部電極の幅は前記キャパシタ下部電極の幅より広い、請求項1に記載の半導体装置。 The width of the capacitor upper electrode is wider than a width of the capacitor lower electrode, the semiconductor device according to claim 1.
  4. 溝を有する層間絶縁膜と、 An interlayer insulating film having a groove,
    前記溝の内部を充填し、金属膜を含むキャパシタ下部電極と、 Filling the interior of the groove, and the capacitor lower electrode including a metal film,
    前記キャパシタ下部電極上に配置され、前記層間絶縁膜の厚みより薄い厚みを有する誘電体膜と、 Wherein disposed on the capacitor lower electrode, a dielectric film having a thin thickness than the thickness of the interlayer insulating film,
    前記誘電体膜上に配置され、金属膜を含むキャパシタ上部電極とを備える半導体装置。 Wherein disposed on the dielectric film, a semiconductor device and a capacitor upper electrode includes a metal film.
  5. 第一の延在部と、この第一の延在部と水平方向に間隔を隔てて配置される第2の延在部とを含むキャパシタ一方電極と、 A capacitor one electrode and a second extending portion which is spaced a first extending portion, the distance to the first extending portion and the horizontal direction,
    前記第一の延在部と前記第2の延在部との間に位置し、前記第1および第2の延在部とそれぞれ誘電体膜を介して対向する第3の延在部と、前記第2の延在部から見て前記第3の延在部とは反対側に位置し、前記第2の延在部とは他の誘電体膜を介して対向する第4の延在部とを含むキャパシタ他方電極とを備える、半導体装置。 A third extending portion which faces through the first located between the extending portion and the second extending portion, the first and second extending portions and each dielectric film, when viewed from the second extending portion located on the opposite side to the third extension portion, the fourth extension portion and the second extending portion opposed through the other dielectric film and a capacitor second electrode including bets, semiconductor device.
  6. 複数の孔を有する層間絶縁膜と、 An interlayer insulating film having a plurality of holes,
    前記層間絶縁膜の複数の孔の内部に配置され、金属膜を含む複数のキャパシタ下部電極と、 Wherein disposed within the plurality of holes of the interlayer insulating film, a plurality of capacitor lower electrode including a metal film,
    前記複数のキャパシタ下部電極上に配置された誘電体膜と、 A dielectric film disposed on the plurality of capacitor lower electrodes,
    前記誘電体膜上に配置され、金属膜を含むキャパシタ上部電極とを備える半導体装置。 Wherein disposed on the dielectric film, a semiconductor device and a capacitor upper electrode includes a metal film.
  7. 金属膜を含むキャパシタ下部電極と、 And the capacitor lower electrode including a metal film,
    前記キャパシタ下部電極上に配置され、前記キャパシタ下部電極の厚みより薄い厚みを有する誘電体膜と、 Disposed on the capacitor lower electrode, a dielectric film having a thin thickness than the thickness of the capacitor lower electrode,
    前記誘電体膜上に配置され、前記誘電体膜を露出させる開口部を有する層間絶縁膜と、 Wherein disposed on the dielectric film, and an interlayer insulating film having an opening exposing the dielectric film,
    前記開口部の内部に配置され、金属膜を含むキャパシタ上部電極とを備える半導体装置。 Wherein disposed within the opening, the semiconductor device and a capacitor upper electrode includes a metal film.
  8. 前記キャパシタ上部電極と前記誘電体膜と前記キャパシタ下部電極とからなるキャパシタは、特定用途向け集積回路において用いられる、請求項1〜7のいずれか1項に記載の半導体装置。 Capacitor consisting of the capacitor upper electrode and the dielectric film and the capacitor lower electrode is used in an application specific integrated circuit, a semiconductor device according to any one of claims 1 to 7.
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