JP2011029296A - Method of manufacturing semiconductor-device and semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor-device manufacturing method that further facilitates manufacturing of a semiconductor device, including a High-k gate insulating film, as a result of the reduction in the number of substances required for manufacturing the semiconductor device, and the semiconductor device. <P>SOLUTION: The semiconductor device has the following configuration. A work function value of a gate electrode 1p of a PMOS transistor is adjusted by the diffusion of Al to a High-k gate insulating film 16 (16a) and the interface between the High-k gate insulating film 16 and a silicon oxide film 15. A work function value of a gate electrode 1n of an NMOS transistor is adjusted by an Al layer 18 of about several atomic layers inserted between the High-k gate insulating film 16 and a metal gate film 19. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体装置の製造方法と半導体装置とに関する。   The present invention relates to a semiconductor device manufacturing method and a semiconductor device.

従来、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：以下、
ＭＯＳトランジスタ又はＭＯＳと略記する）のゲート絶縁膜としては、酸化シリコン（ＳｉＯ２）膜が用いられていたが、ＭＯＳトランジスタの微細化／集積化のためにゲート絶縁膜を薄くすると、リーク電流が増えてしまう。従って、酸化シリコンよりも比誘電率が高いＨｆ系酸化物をゲート絶縁膜として用いることが検討されている。Ｈｆ系酸化物膜上にポリシリコン電極やシリサイド電極を直接形成したのでは、Fermi Level pinningのた
めに、ＮＭＯＳ／ＰＭＯＳトランジスタのゲート電極の実効的仕事関数の値を制御できない。 Conventionally, MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor:
A silicon oxide (SiO 2 ) film was used as a gate insulating film of a MOS transistor or MOS). However, if the gate insulating film is thinned for miniaturization / integration of a MOS transistor, a leakage current is generated. It will increase. Therefore, use of an Hf-based oxide having a relative dielectric constant higher than that of silicon oxide as a gate insulating film has been studied. If the polysilicon electrode or silicide electrode is directly formed on the Hf-based oxide film, the effective work function value of the gate electrode of the NMOS / PMOS transistor cannot be controlled due to Fermi Level pinning.

そのため、図１２に示したように、ＮＭＯＳ側のゲート絶縁膜５６上と、ＰＭＯＳ側のゲート絶縁膜５６上とに、仕事関数値の異なる金属ゲート膜５９ａ、５９ｂを形成するプロセス（以下、デュアルメタルプロセスと表記する）により、各ゲート電極の仕事関数値を制御することが提案されている。なお、図１２及び図１３において、絶縁膜５６下に形成されている膜５５は、酸化シリコン膜であり、金属ゲート膜５９ａ、５９ｂ、５９上に形成されている膜６０は、ポリシリコン膜である。   Therefore, as shown in FIG. 12, a process of forming metal gate films 59a and 59b having different work function values on the gate insulating film 56 on the NMOS side and the gate insulating film 56 on the PMOS side (hereinafter referred to as dual). It is proposed that the work function value of each gate electrode is controlled by a metal process). 12 and 13, the film 55 formed under the insulating film 56 is a silicon oxide film, and the film 60 formed over the metal gate films 59a, 59b, 59 is a polysilicon film. is there.

また、各ゲート電極の仕事関数値を制御できるプロセスとして、デュアルHigh-kプロセスと一般に呼ばれているプロセスも知られている。   Further, as a process capable of controlling the work function value of each gate electrode, a process generally called a dual high-k process is also known.

このデュアルHigh-kプロセスでは、図１３に示したように、ＰＭＯＳ側の絶縁膜５６と金属ゲート膜５９との間にＡｌ２Ｏ３等からなるキャップ層５８ａを設けておくと共に、ＮＭＯＳ側の絶縁膜５６と金属ゲート膜５９との間にＬａ２Ｏ３等からなるキャップ層５８ｃを設けておく。そして、続く熱処理工程で各キャップ層５８ａ（例えばＡｌ膜）、５８ｃ（例えばＬａ膜）を拡散させて絶縁膜５８の組成を変える（絶縁膜５６を絶縁膜５６ａ、５６ｃに変える）と共に、絶縁膜５６ａ、５６ｃと酸化シリコン膜５５の界面に、Ｈｆ−Ｏ−Ａｌ結合、Ｈｆ−Ｏ−Ｌａ結合を生成することによって、各ゲート電極の仕事関数値を制御する。 In this dual High-k process, as shown in FIG. 13, a cap layer 58a made of Al 2 O 3 or the like is provided between the insulating film 56 on the PMOS side and the metal gate film 59, and the NMOS side A cap layer 58 c made of La 2 O 3 or the like is provided between the insulating film 56 and the metal gate film 59. Then, in the subsequent heat treatment step, the cap layers 58a (for example, Al film) and 58c (for example, La film) are diffused to change the composition of the insulating film 58 (the insulating film 56 is changed to the insulating films 56a and 56c), and the insulating film The work function value of each gate electrode is controlled by generating Hf—O—Al bond and Hf—O—La bond at the interface between 56 a and 56 c and the silicon oxide film 55.

特表２００８−５０７１４９号公報Special table 2008-507149 gazette 特開２００８−１６７９８号公報JP 2008-16798 A 特表２００８−５１５１９０号公報Special table 2008-515190 gazette

開示の技術の課題は、半導体装置を容易に製造できる半導体装置の製造方法を提供することにある。   The subject of the technique of an indication is providing the manufacturing method of the semiconductor device which can manufacture a semiconductor device easily.

また、開示の技術の他の課題は、製造が容易な構成／構造を有する半導体装置を提供することにある。   Another object of the disclosed technique is to provide a semiconductor device having a configuration / structure that can be easily manufactured.

上記課題を解決するために、開示の技術の一態様では、半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｈｆ酸化物を含む絶縁膜を形成する工程と、前記絶縁膜上にＡｌ含有膜を形成する工程と、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を第１マスク層で覆い、前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程と、前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上及び前記ＮＭＯＳトランジスタ形成領域上にＡｌ膜を形成する工程と、前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ膜を第２マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程と、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上および前記ＮＭＯＳトランジスタ形成領域上に金属膜を形成する工程と、前記金属膜をパターニングして、前記ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタの第１ゲート電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２ゲート電極を形成する工程と、前記ＰＭＯＳトランジスタ形成領域に、前記第１ゲート電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、前記ＮＭＯＳトランジスタ形成領域に、前記第２ゲート電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程とにより、半導体装置が製造される。   In order to solve the above-described problem, according to one embodiment of the disclosed technique, an insulating film containing Hf oxide is formed on a PMOS transistor formation region and an NMOS transistor formation region of a semiconductor substrate, and Al is formed on the insulating film. Forming a containing film; covering the Al-containing film on the PMOS transistor forming region with a first mask layer; removing the Al-containing film on the NMOS transistor forming region; and on the NMOS transistor forming region After the step of removing the Al-containing film, a step of forming an Al film on the PMOS transistor formation region and the NMOS transistor formation region, and the Al film on the NMOS transistor formation region with a second mask layer Covering, removing the Al film on the PMOS transistor formation region; and After the step of removing the Al film on the transistor formation region, a step of forming a metal film on the PMOS transistor formation region and the NMOS transistor formation region, and patterning the metal film, the PMOS transistor formation region Forming a first gate electrode of the PMOS transistor and forming a second gate electrode of the NMOS transistor in the NMOS transistor formation region; and implanting a first impurity into the PMOS transistor formation region using the first gate electrode as a mask. And forming a first source / drain electrode of the PMOS transistor, and implanting a second impurity into the NMOS transistor formation region using the second gate electrode as a mask to form a second source / drain electrode of the NMOS transistor. Depending on the process, the semiconductor Location is produced.

以上の工程によれば、半導体装置を容易に製造できることになる。   According to the above steps, the semiconductor device can be easily manufactured.

実効的仕事関数値が第一原理計算法により算出された構造の説明図（その１）。Explanatory drawing of the structure where the effective work function value was computed by the first principle calculation method (the 1). 実効的仕事関数値が第一原理計算法により算出された構造の説明図（その２）。Explanatory drawing of the structure where the effective work function value was computed by the first principle calculation method (the 2). 実効的仕事関数値が第一原理計算法により算出された構造の説明図（その３）。Explanatory drawing of the structure where the effective work function value was computed by the first principle calculation method (the 3). 実効的仕事関数値が第一原理計算法により算出された構造の説明図（その４）。Explanatory drawing of the structure where the effective work function value was computed by the first principle calculation method (the 4). 実効的仕事関数値の算出結果の説明図。Explanatory drawing of the calculation result of an effective work function value. 第１実施形態に係る製造方法により製造される半導体装置の基本構成の説明図。Explanatory drawing of the basic composition of the semiconductor device manufactured by the manufacturing method concerning a 1st embodiment. 第１実施形態に係る製造方法を説明するための工程図（その１）。Process drawing for demonstrating the manufacturing method which concerns on 1st Embodiment (the 1). 第１実施形態に係る製造方法を説明するための工程図（その２）。Process drawing for demonstrating the manufacturing method which concerns on 1st Embodiment (the 2). 第１実施形態に係る製造方法を説明するための工程図（その３）。Process drawing for demonstrating the manufacturing method which concerns on 1st Embodiment (the 3). 第１実施形態に係る製造方法を説明するための工程図（その４）。Process drawing for demonstrating the manufacturing method which concerns on 1st Embodiment (the 4). 第１実施形態に係る製造方法を説明するための工程図（その５）。Process drawing for demonstrating the manufacturing method which concerns on 1st Embodiment (the 5). 第１実施形態に係る製造方法を説明するための工程図（その６）。Process drawing for demonstrating the manufacturing method which concerns on 1st Embodiment (the 6). 第１実施形態に係る製造方法を説明するための工程図（その７）。Process drawing for demonstrating the manufacturing method which concerns on 1st Embodiment (the 7). 第１実施形態に係る製造方法を説明するための工程図（その８）。Process drawing for demonstrating the manufacturing method which concerns on 1st Embodiment (the 8). 第１実施形態に係る製造方法を説明するための工程図（その９）。Process drawing for demonstrating the manufacturing method which concerns on 1st Embodiment (the 9). 第１実施形態に係る製造方法を説明するための工程図（その１０）。Process drawing for demonstrating the manufacturing method which concerns on 1st Embodiment (the 10). 第１実施形態に係る製造方法を説明するための工程図（その１１）。Process drawing for demonstrating the manufacturing method which concerns on 1st Embodiment (the 11). 第２実施形態に係る製造方法を説明するための工程図（その１）。Process drawing for demonstrating the manufacturing method which concerns on 2nd Embodiment (the 1). 第２実施形態に係る製造方法を説明するための工程図（その２）。Process drawing for demonstrating the manufacturing method which concerns on 2nd Embodiment (the 2). 第２実施形態に係る製造方法を説明するための工程図（その３）。Process drawing for demonstrating the manufacturing method which concerns on 2nd Embodiment (the 3). 第２実施形態に係る製造方法を説明するための工程図（その４）。Process drawing for demonstrating the manufacturing method which concerns on 2nd Embodiment (the 4). 第２実施形態に係る製造方法を説明するための工程図（その５）。Process drawing for demonstrating the manufacturing method which concerns on 2nd Embodiment (the 5). 第２実施形態に係る製造方法を説明するための工程図（その６）。Process drawing for demonstrating the manufacturing method which concerns on 2nd Embodiment (the 6). 第３実施形態に係る製造方法を説明するための工程図（その１）。Process drawing for demonstrating the manufacturing method which concerns on 3rd Embodiment (the 1). 第３実施形態に係る製造方法を説明するための工程図（その２）。Process drawing for demonstrating the manufacturing method which concerns on 3rd Embodiment (the 2). 第３実施形態に係る製造方法を説明するための工程図（その３）。Process drawing for demonstrating the manufacturing method which concerns on 3rd Embodiment (the 3). 第３実施形態に係る製造方法を説明するための工程図（その４）。Process drawing for demonstrating the manufacturing method which concerns on 3rd Embodiment (the 4). 第３実施形態に係る製造方法を説明するための工程図（その５）。Process drawing for demonstrating the manufacturing method which concerns on 3rd Embodiment (the 5). 第３実施形態に係る製造方法を説明するための工程図（その６）。Process drawing for demonstrating the manufacturing method which concerns on 3rd Embodiment (the 6). 第３実施形態に係る製造方法を説明するための工程図（その７）。Process drawing for demonstrating the manufacturing method which concerns on 3rd Embodiment (the 7). 第３実施形態に係る製造方法を説明するための工程図（その８）。Process drawing for demonstrating the manufacturing method which concerns on 3rd Embodiment (the 8). 第３実施形態に係る製造方法を説明するための工程図（その９）。Process drawing for demonstrating the manufacturing method which concerns on 3rd Embodiment (the 9). 第３実施形態に係る製造方法を説明するための工程図（その１０）。Process drawing for demonstrating the manufacturing method which concerns on 3rd Embodiment (the 10). 第４実施形態に係る製造方法を説明するための工程図（その１）。Process drawing for demonstrating the manufacturing method which concerns on 4th Embodiment (the 1). 第４実施形態に係る製造方法を説明するための工程図（その２）。Process drawing for demonstrating the manufacturing method which concerns on 4th Embodiment (the 2). 第５実施形態に係る製造方法により製造される半導体装置の基本構成の説明図。Explanatory drawing of the basic composition of the semiconductor device manufactured by the manufacturing method concerning a 5th embodiment. 第５実施形態に係る製造方法を説明するための工程図（その１）。Process drawing for demonstrating the manufacturing method which concerns on 5th Embodiment (the 1). 第５実施形態に係る製造方法を説明するための工程図（その２）。Process drawing for demonstrating the manufacturing method which concerns on 5th Embodiment (the 2). 第５実施形態に係る製造方法を説明するための工程図（その３）。Process drawing for demonstrating the manufacturing method which concerns on 5th Embodiment (the 3). 第６実施形態に係る製造方法により製造される半導体装置の基本構成の説明図。Explanatory drawing of the basic composition of the semiconductor device manufactured by the manufacturing method concerning 6th Embodiment. 第６実施形態に係る製造方法を説明するための工程図（その１）。Process drawing for demonstrating the manufacturing method which concerns on 6th Embodiment (the 1). 第６実施形態に係る製造方法を説明するための工程図（その２）。Process drawing for demonstrating the manufacturing method which concerns on 6th Embodiment (the 2). デュアルHigh-kプロセスの説明図。Explanatory drawing of dual High-k process. デュアルメタルプロセスの説明図。Explanatory drawing of a dual metal process.

以下、図面を参照して一実施形態に係る半導体装置の製造方法について説明する。なお、以下で説明する各実施形態（第１〜第６実施形態）は、あくまで製造方法の一形態／一例であり、本発明は、以下の説明における特定の技術事項に限定されるものではない。   Hereinafter, a method of manufacturing a semiconductor device according to an embodiment will be described with reference to the drawings. In addition, each embodiment (1st-6th embodiment) demonstrated below is a form / example of a manufacturing method to the last, and this invention is not limited to the specific technical matter in the following description. .

第１〜第６実施形態に係る半導体装置の製造方法（以下、単に製造方法とも表記する）の詳細説明を行う前に、まず、各製造方法の概要説明を行う。   Prior to detailed description of a method for manufacturing a semiconductor device according to the first to sixth embodiments (hereinafter also simply referred to as a manufacturing method), an overview of each manufacturing method will be given first.

以下で説明する各製造方法は、発明者らが鋭意研究することによって得られた、『或る材料からなる、数原子層程度の厚さの界面膜をHigh-k膜・金属ゲート膜間に設ければ、当該材料の仕事関数値近傍の値にゲート電極の仕事関数値を制御できる』という知見に基づき、開発されたものである。   Each manufacturing method described below has been obtained by the inventors' diligent research, and it is described as follows: `` An interface film made of a certain material and having a thickness of several atomic layers is formed between a high-k film and a metal gate film. If provided, the work function value of the gate electrode can be controlled to a value in the vicinity of the work function value of the material ”.

具体的には、既に説明したように、デュアルHigh-kプロセス（図１３）では、Ｌａ２Ｏ３等からなるキャップ層５８ｃとＡｌ２Ｏ３等からなるキャップ層５８ａとを形成するが、キャップ層５８ｃ材料として使用可能な材料（Ｌａ２Ｏ３等）は、一般に、剥離（除去）が比較的に困難な材料となっている。 Specifically, as already described, in the dual High-k process (FIG. 13), the cap layer 58c made of La 2 O 3 or the like and the cap layer 58a made of Al 2 O 3 or the like are formed. A material (La 2 O 3 or the like) that can be used as the material of the layer 58c is generally a material that is relatively difficult to peel (remove).

一方、ＰＭＯＳトランジスタ側のキャップ層５８ａ材料として使用されているＡｌは、剥離が簡単に行える材料である。しかも、Ａｌは、仕事関数値が小さい材料であるため、High-kゲート絶縁膜上へのＡｌ膜の形成によりＮＭＯＳ側のゲート電極の仕事関数値を制御できる場合には、Ｌａ２Ｏ３膜等の剥離が不要となり、半導体装置の製造に要する物質数が減る結果として、High-kゲート絶縁膜を備えた半導体装置をより容易に製造できることになる。 On the other hand, Al used as a material for the cap layer 58a on the PMOS transistor side is a material that can be easily peeled off. Moreover, since Al is a material having a small work function value, when the work function value of the gate electrode on the NMOS side can be controlled by forming the Al film on the high-k gate insulating film, the La 2 O 3 film As a result of the reduction in the number of substances required for manufacturing the semiconductor device, the semiconductor device including the high-k gate insulating film can be manufactured more easily.

そのため、発明者らは、図１Ａ〜図１Ｄに示した構造を有するゲート電極等の実効的仕
事関数値ＷＦeffを、第一原理計算法により算出した。 Therefore, the inventors calculated the effective work function value WFeff of the gate electrode having the structure shown in FIGS. 1A to 1D by the first principle calculation method.

すなわち、発明者らは、シリコン基板上に、0.88ｎｍ厚の酸化シリコン膜と2.2ｎｍ厚
のＨｆ０２膜とＡｌ膜とがこの順で積層された構造を有するゲート電極（図１Ａ）のＷＦeffと、当該ゲート電極のＡｌ膜部分を化学量論組成のＴｉＮ膜を置き換えた構造を有す
るゲート電極（図１Ｂ）のＷＦeffとを算出した。また、発明者らは、Ｈｆ０２膜と化学
量論組成のＴｉＮ膜間との間に、１、２原子層分のＡｌ膜が挿入された構造を有するゲート電極（図１Ｃ、図１Ｄ）のＷＦeffも算出した。さらに、発明者らは、Ｈｆ０２膜上に
ＴｉＮ0.75膜（非化学量論組成のＴｉＮ膜）が形成された構造を有するゲート電極（図示略）のＷＦeffも算出した。 That is, the inventors found that, on a silicon substrate, and WFeff gate electrode (FIG. 1A) and a 0.88nm thick silicon oxide film and a 2.2nm thick HF0 2 film and the Al film of are laminated in this order The WFeff of the gate electrode (FIG. 1B) having a structure in which the Al film portion of the gate electrode is replaced with a TiN film having a stoichiometric composition was calculated. Further, the inventors found that, between the inter HF0 2 film and a TiN film having a stoichiometric composition, the gate electrode having a structure in which 1, 2 atomic layers of the Al film is inserted (FIG. 1C, FIG. 1D) WFeff was also calculated. Furthermore, you have also calculated WFeff gate electrode (not shown) having a structure in which TiN 0.75 film (TiN film of non-stoichiometric composition) is formed on HF0 2 film.

その結果、図２に示したように、Ｈｆ０２膜・ＴｉＮ膜間に１原子層分のＡｌ膜を挿入しただけ（Ａｌ１／ＴｉＮ（ｓｔ））でも、ゲート電極のＷＦeffが低下し、２原子層程
度の厚さのＡｌ膜をＨｆ０２膜・ＴｉＮ膜間に形成すれば（Ａｌ２／ＴｉＮ（ｓｔ））、ゲート電極のＷＦeffが、Ａｌの仕事関数値近くまで低下することが、分かった。なお、
この図２に示した各算出結果は、シリコン基板の表層側の１．５ｎｍ厚の部分からＡｌ膜／ＴｉＮ膜の下層側の０．９６ｎｍの部分までの構造（図１Ａ参照）を対象として、当該構造を緩和してから、第一原理計算法により算出したものである。すなわち、各算出結果は、エネルギー的に最も安定な原子配列を各構造について見つけてから、第一原理計算法により算出したものとなっている。 As a result, as shown in FIG. 2, HF0 simply by inserting one atomic layer of Al film between 2 films · TiN film (Al 1 / TiN (st) ) But, WFeff gate electrode is lowered, 2 It can be seen that if an Al film having a thickness of about an atomic layer is formed between the HfO 2 film and the TiN film (Al 2 / TiN (st)), the WFeff of the gate electrode is lowered to a value close to the work function value of Al. It was. In addition,
Each calculation result shown in FIG. 2 is for a structure (see FIG. 1A) from a 1.5 nm thick portion on the surface layer side of the silicon substrate to a 0.96 nm portion on the lower layer side of the Al film / TiN film. It was calculated by the first principle calculation method after relaxing the structure. That is, each calculation result is calculated by the first principle calculation method after finding the most stable atomic arrangement in terms of energy for each structure.

ＷＦeffについての、このシミュレーション結果は、『或る材料からなる、薄い界面膜
をHigh-k膜・金属ゲート膜間に設ければ、当該材料の仕事関数値近傍の値にゲート電極の仕事関数値を制御できる』ということを意味するものである。 The simulation result for WFeff is: “If a thin interface film made of a certain material is provided between the high-k film and the metal gate film, the work function value of the gate electrode is set to a value near the work function value of the material. Can be controlled ”.

そして、“金属ゲート膜／界面膜／High-k膜”構造をＮＭＯＳトランジスタ側のゲート電極に採用しておけば、上記したように、デュアルHigh-kプロセス（図１３）により製造したものと同性能を有する半導体装置をより容易に製造できることになる。また、“金属ゲート膜／界面膜／High-k膜”構造を、一方のＭＯＳトランジスタ側のゲート電極に採用しておけば、デュアルメタルプロセス（図１２）により製造されるものと同性能の半導体装置を、ＮＭＯＳトランジスタ側とＰＭＯＳトランジスタ側とに別材料で金属ゲート膜を形成する必要がない形で、製造できることにもなる。   If the “metal gate film / interface film / High-k film” structure is adopted for the gate electrode on the NMOS transistor side, as described above, it is the same as that manufactured by the dual High-k process (FIG. 13). A semiconductor device having performance can be manufactured more easily. In addition, if the “metal gate film / interface film / High-k film” structure is adopted for the gate electrode on one MOS transistor side, a semiconductor having the same performance as that manufactured by the dual metal process (FIG. 12). The device can also be manufactured in such a way that it is not necessary to form a metal gate film with different materials on the NMOS transistor side and the PMOS transistor side.

ただし、界面膜の形成後に、ハロゲンランプ等による活性化アニールが行われる手順／内容のプロセスでは、界面膜が拡散しまうため、“金属ゲート膜／界面膜／High-k膜”構造を有するゲート電極を実現することは出来ない。そのため、以下で説明する各実施形態に係る製造方法を開発したのである。   However, the gate electrode having the structure of “metal gate film / interface film / high-k film” because the interface film is diffused in the process / content process in which activation annealing using a halogen lamp or the like is performed after the interface film is formed. Cannot be realized. Therefore, a manufacturing method according to each embodiment described below has been developed.

《第１実施形態》
以下、第１実施形態に係る半導体装置の製造方法の内容を、詳細に説明する。 << First Embodiment >>
The contents of the semiconductor device manufacturing method according to the first embodiment will be described in detail below.

まず、図３を用いて、本実施形態に係る製造方法により製造される半導体装置（以下、第１実施形態に係る半導体装置と表記する）の基本構成を説明する。   First, a basic configuration of a semiconductor device manufactured by the manufacturing method according to the present embodiment (hereinafter referred to as a semiconductor device according to the first embodiment) will be described with reference to FIG.

図３に示してあるように、第１実施形態に係る半導体装置は、半導体基板１０上の、素子分離領域１２によって区画された各領域上に、ＰＭＯＳトランジスタのゲート電極１ｐ及びソースドレイン電極２ｐと、ＮＭＯＳトランジスタのゲート電極１ｎ及びソースドレイン電極２ｎとが形成されている半導体装置である。   As shown in FIG. 3, the semiconductor device according to the first embodiment includes a gate electrode 1 p and a source / drain electrode 2 p of a PMOS transistor on each region defined by the element isolation region 12 on the semiconductor substrate 10. This is a semiconductor device in which a gate electrode 1n and a source / drain electrode 2n of an NMOS transistor are formed.

そして、第１実施形態に係る半導体装置は、仕事関数値の調整のためにＡｌが添加され
た絶縁膜１６ａを有するゲート電極１ｐと、絶縁膜１６と金属ゲート膜１９との間に、仕事関数値を調整するために、Ａｌ膜である界面膜１８が挿入されたゲート電極１ｎとを備えたものとなっている。 The semiconductor device according to the first embodiment has a work function between the gate electrode 1p having the insulating film 16a to which Al is added for adjusting the work function value, and between the insulating film 16 and the metal gate film 19. In order to adjust the value, a gate electrode 1n having an interfacial film 18 that is an Al film inserted therein is provided.

次に、図４Ａ〜図４Ｋを用いて、本実施形態に係る製造方法による半導体装置の製造手順を具体的に説明する。   Next, the manufacturing procedure of the semiconductor device by the manufacturing method according to the present embodiment will be specifically described with reference to FIGS. 4A to 4K.

本実施形態に係る製造方法による半導体装置の製造時には、まず（図４Ａ参照）、Ｎウェル１１、Ｐウェル１３及び素子分離領域１２をシリコンウェハー上に形成した半導体基板１０が用意される。なお、素子分離領域１２は、シリコンウェハー上のＮＭＯＳ／ＰＭＯＳトランジスタを形成する各領域の境界位置に、例えばシャロートレンチアイソレーション（ＳＴＩ）で形成される。Ｎウェル１１は、シリコンウェハー上のＰＭＯＳトランジスタを形成する各領域にＮ型不純物イオンを注入することにより形成される。また、Ｐウェル１３は、シリコンウェハー上のＮＭＯＳトランジスタを形成する各領域にＰ型不純物イオンを注入することにより形成される。   When manufacturing a semiconductor device by the manufacturing method according to the present embodiment (see FIG. 4A), first, a semiconductor substrate 10 in which an N well 11, a P well 13, and an element isolation region 12 are formed on a silicon wafer is prepared. Note that the element isolation region 12 is formed, for example, by shallow trench isolation (STI) at the boundary position of each region forming the NMOS / PMOS transistor on the silicon wafer. The N well 11 is formed by implanting N-type impurity ions into each region where a PMOS transistor is formed on a silicon wafer. The P well 13 is formed by implanting P-type impurity ions into each region where an NMOS transistor is formed on a silicon wafer.

その後、半導体基板１０上に、１ｎｍ程度の厚さの酸化シリコン膜１５が形成される。この酸化シリコン膜１５は、例えば半導体基板１０の熱酸化によって形成される。次いで、必要に応じて熱酸化膜に窒素を導入し、続いて絶縁膜１６（High-kゲート絶縁膜）として２ｎｍ程度の厚さのハフニウム系酸化物膜（ＨｆＯ２、ＨｆＳｉＯｘ、ＨｆＺｒＯｘ、等）が、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法やＡＬＤ（Atomic Layer Deposition）法により形成され、続くプラズマチッ化プロセス等で窒素を導入してＨｆＯＮ、ＨｆＳｉＯＮを形成する場合もある。 Thereafter, a silicon oxide film 15 having a thickness of about 1 nm is formed on the semiconductor substrate 10. This silicon oxide film 15 is formed, for example, by thermal oxidation of the semiconductor substrate 10. Next, nitrogen is introduced into the thermal oxide film as necessary, and then a hafnium-based oxide film (HfO 2 , HfSiOx, HfZrOx, etc.) having a thickness of about 2 nm is formed as the insulating film 16 (High-k gate insulating film). However, it may be formed by MOCVD (Metal Organic Chemical Vapor Deposition) method or ALD (Atomic Layer Deposition) method, and nitrogen may be introduced in the subsequent plasma nitriding process to form HfON and HfSiON.

そして、形成した絶縁膜１６中の酸素欠陥等を低減をさせるために半導体基板１０は、例えば、８００℃〜１０００℃程度のＯ２／Ｎ２雰囲気中でアニールされる。同時に絶縁膜１６は膜種により結晶化する。 The semiconductor substrate 10 is annealed in an O 2 / N 2 atmosphere of about 800 ° C. to 1000 ° C., for example, in order to reduce oxygen defects and the like in the formed insulating film 16. At the same time, the insulating film 16 is crystallized by the film type.

その後、Ａｌ含有膜１７として、０．５ｎｍ程度の厚さのＡｌ酸化物膜やＡｌ膜が、ＣＶＤ法、スパッタ法等により形成される。なお、半導体装置の製造コストを低減するという観点からは、このＡｌ含有膜１７と、界面膜１８（Ａｌ膜：図４Ｄ参照）とが同一の装置により形成されるようにしておくことが、望ましい。   Thereafter, an Al oxide film or Al film having a thickness of about 0.5 nm is formed as the Al-containing film 17 by a CVD method, a sputtering method, or the like. From the viewpoint of reducing the manufacturing cost of the semiconductor device, it is desirable that the Al-containing film 17 and the interface film 18 (Al film: see FIG. 4D) be formed by the same device. .

Ａｌ含有膜１７の形成後には、Ａｌ含有膜１７のＰＭＯＳ側（Ｎウェル１１側）の部分のみを覆う形状のレジストパターン３０が形成される（図４Ａ）。そして、レジストパターン３０をマスクとして、Ａｌ含有膜１７のＮＭＯＳ側（Ｐウェル１３側）の部分が、希フッ化水素酸、希塩酸等により除去されてから、レジストパターン３０が除去される。   After the formation of the Al-containing film 17, a resist pattern 30 having a shape covering only the portion of the Al-containing film 17 on the PMOS side (N-well 11 side) is formed (FIG. 4A). Then, using the resist pattern 30 as a mask, the portion on the NMOS side (P well 13 side) of the Al-containing film 17 is removed by dilute hydrofluoric acid, dilute hydrochloric acid or the like, and then the resist pattern 30 is removed.

その後、上記した一連の工程を経た半導体基板１０（図４Ｂ）を、例えば、Ｎ２雰囲気中、１０５０℃程度の温度で、５秒間程度、アニールするアニール処理が、行われる。 Thereafter, an annealing process is performed in which the semiconductor substrate 10 (FIG. 4B) that has undergone the above-described series of steps is annealed in a N 2 atmosphere at a temperature of about 1050 ° C. for about 5 seconds.

このアニール処理が行われると、Ａｌ含有膜１７中のＡｌが絶縁膜１６内に拡散し、絶縁膜１６のＰＭＯＳ側の部分が、形成時とは組成の異なる絶縁膜１６ａ（図４Ｃ）に変わる。また、Ａｌが酸化シリコン膜１５内まで拡散することにより、酸化シリコン膜１５・絶縁膜１６ａ間の界面部分にＨｆ−Ｏ−Ａｌ結合が生成され、その結果として、製造中の半導体装置のＰＭＯＳ側のゲート電極の仕事関数値が、適切な値に調整されることになる。   When this annealing process is performed, Al in the Al-containing film 17 diffuses into the insulating film 16, and a portion of the insulating film 16 on the PMOS side is changed to an insulating film 16a (FIG. 4C) having a different composition from that at the time of formation. . Further, when Al diffuses into the silicon oxide film 15, an Hf-O-Al bond is generated at the interface portion between the silicon oxide film 15 and the insulating film 16a. As a result, the PMOS side of the semiconductor device being manufactured is obtained. The work function value of the gate electrode is adjusted to an appropriate value.

なお、このアニール処理でも、絶縁膜１６は結晶化する。そのため、上記した絶縁膜１６形成直後のアニールを省略することも出来る。ただし、絶縁膜１６を結晶化していれば
、Ａｌ含有膜１７のパターニング時、つまり希フッ化水素酸等によるＮＭＯＳ側部分の除去時に絶縁膜１６に対して選択比を高くすることが出来る。従って、絶縁膜１６形成直後にもアニールを行うようにしておくことが、望ましい。 Even in this annealing treatment, the insulating film 16 is crystallized. Therefore, the annealing immediately after the formation of the insulating film 16 can be omitted. However, if the insulating film 16 is crystallized, the selectivity with respect to the insulating film 16 can be increased when the Al-containing film 17 is patterned, that is, when the NMOS side portion is removed by dilute hydrofluoric acid or the like. Therefore, it is desirable to perform annealing immediately after the formation of the insulating film 16.

アニール処理後には、図４Ｄに示したように、絶縁膜１６及び１６ａ上に、界面膜１８として、数原子層程度の厚さのＡｌ膜がＡＬＤ法等により形成される。次いで、界面膜１８のＮＭＯＳ側の部分のみを覆う形状のレジストパターン３１が形成される。そして、レジストパターン３１をマスクとして界面膜１８のＮＭＯＳ側の部分が希フッ化水素等により除去されてから、レジストパターン３１が除去される（図４Ｅ）。   After the annealing process, as shown in FIG. 4D, an Al film having a thickness of about several atomic layers is formed as the interface film 18 on the insulating films 16 and 16a by the ALD method or the like. Next, a resist pattern 31 having a shape covering only the NMOS side portion of the interface film 18 is formed. Then, using the resist pattern 31 as a mask, the NMOS side portion of the interface film 18 is removed by dilute hydrogen fluoride or the like, and then the resist pattern 31 is removed (FIG. 4E).

その後、図４Ｆに示してあるように、金属ゲート膜（以下、ＭＧ膜と表記する）１９として、例えば１０ｎｍ程度の厚さのＴｉＮ膜が、スパッタ法等により形成される。さらに、５０ｎｍ程度の厚さのポリシリコン膜２０が、例えば熱ＣＶＤ法により形成される。   Thereafter, as shown in FIG. 4F, a TiN film having a thickness of, for example, about 10 nm is formed as a metal gate film (hereinafter referred to as MG film) 19 by sputtering or the like. Further, a polysilicon film 20 having a thickness of about 50 nm is formed by, for example, a thermal CVD method.

そして、酸化シリコン膜１５からポリシリコン膜２０までの部分を、図４Ｈに示すようなゲート形状に加工するゲートパターニングが行われる。   Then, gate patterning is performed in which a portion from the silicon oxide film 15 to the polysilicon film 20 is processed into a gate shape as shown in FIG. 4H.

このゲートパターニングは、例えば、以下の手順で行われる。まず、図４Ｇに示したように、ポリシリコン膜２０上に、５０ｎｍ程度の厚さのＳｉＮ（窒化シリコン）膜３３と、７０ｎｍ程度の厚さのＢＡＲＣ(bottom anti-reflection coating)膜３４とが、順次、形成される。その後、ＡｒＦエキシマ・レーザ用のレジストを用いて、ＢＡＲＣ膜３４上に、２４０ｎｍ程度の厚さの、目的とするゲート形状に応じた形状（各部のサイズが目的とするサイズより大きな形状）を有するレジストパターン３５が形成される。   This gate patterning is performed, for example, by the following procedure. First, as shown in FIG. 4G, an SiN (silicon nitride) film 33 having a thickness of about 50 nm and a BARC (bottom anti-reflection coating) film 34 having a thickness of about 70 nm are formed on the polysilicon film 20. Are formed sequentially. Thereafter, using a resist for ArF excimer laser, the BARC film 34 has a shape corresponding to the target gate shape with a thickness of about 240 nm (the size of each part is larger than the target size). A resist pattern 35 is formed.

次いで、各種ガスを用いた反応性イオンエッチングにより、レジストパターン３５をマスクとしてＢＡＲＣ膜３４をエッチングし、レジストパターン３５とパターン化されたＢＡＲＣ膜３４とを所望サイズとなるようにトリミングし、トリミングしたレジストパターン３５等をマスクとしてＳｉＮ膜３３をパターン化する処理が、行われる。   Next, the BARC film 34 is etched by reactive ion etching using various gases using the resist pattern 35 as a mask, and the resist pattern 35 and the patterned BARC film 34 are trimmed to a desired size and trimmed. A process of patterning the SiN film 33 using the resist pattern 35 or the like as a mask is performed.

その後、パターン化したＳｉＮ膜３３をマスクとしてポリシリコン膜２０以下の膜が、例えばＣｌ２／ＣＨ４ガスを用いて除去される。そして、ＳｉＮ膜３３がフッ化水素酸等により除去されて（図４Ｈ）、ゲートパターニングが完了する。 Thereafter, the film below the polysilicon film 20 is removed by using, for example, Cl 2 / CH 4 gas with the patterned SiN film 33 as a mask. Then, the SiN film 33 is removed by hydrofluoric acid or the like (FIG. 4H), and the gate patterning is completed.

続いて、ポリシリコン膜２０等をマスクとして、ＮＭＯＳ側に、ポケットイオン、エクステンションイオンが注入される。ＮＭＯＳ側へのポケットイオン、エクステンションイオンとしては、それぞれ、Ｉｎ等のｐ型不純物イオン、Ａｓ等のｎ型不純物イオンが注入される。後の工程にある活性化アニールはミリ秒アニールプロセスを使用するため、エクステンションとゲートのオーバーラップを考慮してチルト角注入(0−45°でチューニング)を対称的な4方向から行う。   Subsequently, pocket ions and extension ions are implanted into the NMOS side using the polysilicon film 20 and the like as a mask. As pocket ions and extension ions to the NMOS side, p-type impurity ions such as In and n-type impurity ions such as As are implanted, respectively. Since the activation annealing in the subsequent process uses a millisecond annealing process, tilt angle implantation (tuned at 0-45 °) is performed from four symmetrical directions in consideration of the overlap between the extension and the gate.

ポリシリコン膜２０等をマスクとして、ＰＭＯＳ側に、ポケットイオン、エクステンションイオンを注入する処理も行われる。なお、この際に注入されるポケットイオン、エクステンションイオンは、それぞれ、ｎ型不純物（例えば、Ｓｂ）イオン、ｐ型不純物（例えば、Ｇｅ及びＢ）イオンであり、ＮＭＯＳと同様にチルト注入で行う。   A process of implanting pocket ions and extension ions on the PMOS side is also performed using the polysilicon film 20 and the like as a mask. Note that pocket ions and extension ions implanted at this time are n-type impurity (for example, Sb) ions and p-type impurity (for example, Ge and B) ions, respectively, and are performed by tilt implantation in the same manner as NMOS.

その後、注入した各イオンを、Ａｌ膜１８中のＡｌを拡散させることなく活性化するために、ミリ秒アニールが行われる。ここで、ミリ秒アニールとは、レーザーやフラッシュランプにより、ミリ秒単位の加熱を行うプロセスのことである。   Thereafter, millisecond annealing is performed to activate the implanted ions without diffusing Al in the Al film 18. Here, millisecond annealing is a process of heating in milliseconds by a laser or flash lamp.

なお、ミリ秒アニールを行えば、Ａｌ膜１８中のＡｌを拡散させることなく注入イオン
を活性化できる。ただし、ミリ秒アニールを行った場合、注入イオンも殆ど拡散しないことになる。そのため、本製造方法は、上記した各イオンの注入を、ハロゲンランプ等による活性化アニールが行われる場合とは異なる、ミリ秒アニール後の不純物プロファイルが所望のものとなるように決定した角度で、行うものとなっている。 If annealing is performed for milliseconds, the implanted ions can be activated without diffusing Al in the Al film 18. However, when millisecond annealing is performed, the implanted ions hardly diffuse. Therefore, in this manufacturing method, the ion implantation described above is performed at an angle determined so that the impurity profile after millisecond annealing is different from the case where activation annealing by a halogen lamp or the like is performed, It is to do.

ミリ秒アニール後には、図４Ｊに示したように、サイドウォール２２用のＳｉ酸化膜を全面に堆積し、このＳｉ酸化膜の全面を異方性エッチングすることにより、Ｓｉ酸化膜を各ゲート電極の側面にのみ残してサイドウォール２２が形成される。   After the millisecond annealing, as shown in FIG. 4J, an Si oxide film for the sidewall 22 is deposited on the entire surface, and the entire surface of the Si oxide film is anisotropically etched, so that the Si oxide film is formed on each gate electrode. A side wall 22 is formed only on the side surfaces.

サイドウォール２２の形成後には、歪を発生させることによりＰＭＯＳトランジスタのチャネル領域のホールの移動度を上げるためのストレッサ膜２５が、形成される。このストレッサ膜２５は、例えば、公知の手法／手順により、ＰＭＯＳ側の各活性領域（ソース／ドレイン領域）をリセスした後、リセスした部分に、例えば、４５０℃〜５００℃程度の減圧熱ＣＶＤでＳｉより格子定数の大きい物質、例えばＢ添加Ｓｉ−Ｇｅ等を選択成長させることにより、形成される。   After the sidewall 22 is formed, a stressor film 25 is formed for increasing the mobility of holes in the channel region of the PMOS transistor by generating strain. For example, this stressor film 25 is formed by recessing each active region (source / drain region) on the PMOS side by a known method / procedure and then, for example, by low pressure thermal CVD at about 450 ° C. to 500 ° C. It is formed by selectively growing a material having a larger lattice constant than Si, for example, B-doped Si—Ge.

さらに、サイドウォール２２の形成後には、サイドウォール２２をマスクとしてＮＭＯＳトランジスタの各活性領域にｎ型不純物（例えば、ＡｓやＰ）イオンを注入する処理や、注入イオンを活性化するためのミリ秒アニールも行われる。このミリ秒アニール処理によって、不純物をほとんど拡散させずにＲＴＡでは得られなかった高い活性化率で不純物を活性化し、イオン注入に生じた結晶のダメージ回復もできると考えられる。   Furthermore, after the sidewall 22 is formed, a process for implanting n-type impurity (for example, As or P) ions into each active region of the NMOS transistor using the sidewall 22 as a mask, or milliseconds for activating the implanted ions. Annealing is also performed. By this millisecond annealing treatment, it is considered that the impurities are activated at a high activation rate that is not obtained by RTA without almost diffusing the impurities, and the damage of the crystal caused by the ion implantation can be recovered.

その後、本実施形態に係る製造方法では、半導体基板１０上の各所に、ＣｏＳｉ２、ＮｉＳｉ等のシリサイド膜２６を形成するためのシリサイドプロセスが行われる。そして、図４Ｋに示した構成を有する半導体装置が製造される。すなわち、絶縁膜１６とＭＧ膜１９との間に薄い界面膜１８を挿入することによって仕事関数値を調整したゲート電極１ｎ、及び、ソースドレイン電極２ｎを有するＮＭＯＳトランジスタと、Ａｌの拡散により仕事関数値を調整したゲート電極１ｐ、及び、ソースドレイン電極２ｐを有するＮＭＯＳトランジスタとを備えた半導体装置が製造される。 Thereafter, in the manufacturing method according to the present embodiment, a silicide process for forming a silicide film 26 of CoSi 2 , NiSi, or the like is performed at various locations on the semiconductor substrate 10. Then, the semiconductor device having the configuration shown in FIG. 4K is manufactured. That is, an NMOS transistor having a gate electrode 1n and a source / drain electrode 2n whose work function values are adjusted by inserting a thin interface film 18 between the insulating film 16 and the MG film 19, and a work function by diffusion of Al. A semiconductor device including a gate electrode 1p having an adjusted value and an NMOS transistor having a source / drain electrode 2p is manufactured.

以上、説明したように、本実施形態に係る製造方法は、注入イオンの活性化が、サーマルバジェットの少ないミリ秒アニールで行われるものとなっている。そのため、この製造方法によれば、“ＭＧ膜１９／界面膜１８／絶縁膜１６”構造を有するＰＭＯＳ側のゲート電極１ｐを備えた半導体装置を確実に製造できることになる。   As described above, in the manufacturing method according to the present embodiment, the activation of the implanted ions is performed by millisecond annealing with a small thermal budget. Therefore, according to this manufacturing method, a semiconductor device including the gate electrode 1p on the PMOS side having the “MG film 19 / interface film 18 / insulating film 16” structure can be reliably manufactured.

そして、そのような構造を有するゲート電極１ｐは、図２を用いて説明したように、デュアルHigh-kプロセスにより製造されるＰＭＯＳ側のゲート電極と同性能のものとなる。従って、本実施形態に係る製造方法によれば、デュアルHigh-kプロセスにより製造される半導体装置と同性能の半導体装置を、より容易に製造できることになる。   As described with reference to FIG. 2, the gate electrode 1p having such a structure has the same performance as the gate electrode on the PMOS side manufactured by the dual High-k process. Therefore, according to the manufacturing method according to the present embodiment, a semiconductor device having the same performance as a semiconductor device manufactured by a dual High-k process can be manufactured more easily.

また、本実施形態に係る製造方法により製造される半導体装置は、ＮＭＯＳ側のゲート電極の仕事関数値制御、ＰＭＯＳ側のゲート電極の仕事関数値制御の双方に、Ａｌが利用されたものとなっている。従って、本実施形態に係る製造方法は、半導体装置の製造に必要とされる物質数が少ない分、安価に、半導体装置を製造できる方法となっていることにもなる。   Further, the semiconductor device manufactured by the manufacturing method according to the present embodiment uses Al for both the work function value control of the gate electrode on the NMOS side and the work function value control of the gate electrode on the PMOS side. ing. Therefore, the manufacturing method according to the present embodiment is a method that can manufacture a semiconductor device at low cost because the number of substances required for manufacturing the semiconductor device is small.

《第２実施形態》
以下、図５Ａ〜図５Ｆを用いて、第２実施形態に係る製造方法（半導体装置の製造方法）の内容を、第１実施形態に係る製造方法と異なる部分を中心に、説明する。なお、本実施形態及び後述する第３、第４実施形態に係る各製造方法により製造される半導体装置は
、第１実施形態に係る半導体装置と同じ基本構成（図３）を有するものである。 << Second Embodiment >>
Hereinafter, the contents of the manufacturing method (semiconductor device manufacturing method) according to the second embodiment will be described with reference to FIGS. 5A to 5F with a focus on differences from the manufacturing method according to the first embodiment. A semiconductor device manufactured by each of the manufacturing methods according to the present embodiment and third and fourth embodiments described later has the same basic configuration (FIG. 3) as the semiconductor device according to the first embodiment.

第２実施形態に係る製造方法では、図５Ａに示してあるように、まず、Ｎウェル１１、Ｐウェル１３及び素子分離領域１２が形成されている半導体基板１０上に、１ｎｍ程度の厚さの酸化シリコン膜１５が、例えば半導体基板１０の熱酸化により形成される。   In the manufacturing method according to the second embodiment, as shown in FIG. 5A, first, a thickness of about 1 nm is formed on the semiconductor substrate 10 on which the N well 11, the P well 13, and the element isolation region 12 are formed. The silicon oxide film 15 is formed by, for example, thermal oxidation of the semiconductor substrate 10.

次いで、絶縁膜１６（図４Ａ、図５Ｂ参照）ではなく、０．５ｎｍ程度の厚さのＡｌ含有膜１７（Ａｌ酸化物膜等）が、ＣＶＤ法、スパッタ法等により形成される。   Next, not the insulating film 16 (see FIGS. 4A and 5B), an Al-containing film 17 (Al oxide film or the like) having a thickness of about 0.5 nm is formed by a CVD method, a sputtering method, or the like.

Ａｌ含有膜１７の形成後には、Ａｌ含有膜１７のＰＭＯＳ側の部分のみを覆う形状のレジストパターン３０が形成される。その後、レジストパターン３０をマスクとして、Ａｌ含有膜１７のＮＭＯＳ側の部分が、希フッ化水素酸、希塩酸等により除去される。   After the formation of the Al-containing film 17, a resist pattern 30 having a shape covering only the portion of the Al-containing film 17 on the PMOS side is formed. Thereafter, the portion on the NMOS side of the Al-containing film 17 is removed with dilute hydrofluoric acid, dilute hydrochloric acid or the like using the resist pattern 30 as a mask.

そして、不要となったレジストパターン３０が除去されてから、図５Ｂに示してあるように、２ｎｍ程度の厚さのハフニウム系酸化物膜が、絶縁膜１６として、ＭＯＣＶＤ法やＡＬＤ法により形成される。   After the unnecessary resist pattern 30 is removed, as shown in FIG. 5B, a hafnium-based oxide film having a thickness of about 2 nm is formed as the insulating film 16 by the MOCVD method or the ALD method. The

その後、絶縁膜１６を結晶化させると共に、Ａｌ含有膜１７中のＡｌを絶縁膜１６及び酸化シリコン膜１５中に拡散させるためのアニール処理が、行われる。このアニール処理としては、第１実施形態と同様に、半導体基板１０を、１０５０℃程度の不活性ガス（例えば、Ｎ２）雰囲気中で５秒間程度アニールする処理が、行われる。 Thereafter, an annealing process for crystallizing the insulating film 16 and diffusing Al in the Al-containing film 17 into the insulating film 16 and the silicon oxide film 15 is performed. As the annealing process, a process of annealing the semiconductor substrate 10 in an inert gas (for example, N 2 ) atmosphere at about 1050 ° C. for about 5 seconds is performed as in the first embodiment.

アニール処理が行われると、Ａｌ含有膜１７中のＡｌが絶縁膜１６側へ拡散し、絶縁膜１６のＰＭＯＳ側の部分が、形成時とは組成の異なる絶縁膜１６ａ（図５Ｃ）に変わることになる。また、酸化シリコン膜１５側にＡｌが拡散することにより、酸化シリコン膜１５・絶縁膜１６間の界面部分にＨｆ−Ｏ−Ａｌ結合が生成され、その結果として、製造中の半導体装置のＰＭＯＳ側のゲート電極の仕事関数値が、適切な値に調整されることになる。   When the annealing process is performed, Al in the Al-containing film 17 diffuses to the insulating film 16 side, and the PMOS side portion of the insulating film 16 changes to an insulating film 16a (FIG. 5C) having a different composition from that at the time of formation. become. Further, when Al diffuses to the silicon oxide film 15 side, an Hf—O—Al bond is generated at the interface portion between the silicon oxide film 15 and the insulating film 16, and as a result, the PMOS side of the semiconductor device being manufactured is obtained. The work function value of the gate electrode is adjusted to an appropriate value.

絶縁膜１６及び絶縁膜１６ａ上には、図５Ｄに示したように、数原子層程度の厚さの界面膜１８がＡＬＤ法等により形成される。次いで、界面膜１８のＮＭＯＳ側の部分のみを覆う形状のレジストパターン３１が形成される。そして、レジストパターン３１をマスクとして界面膜１８のＮＭＯＳ側の部分が希フッ化水素等により除去されてから、レジストパターン３１が除去される（図５Ｅ）。   On the insulating film 16 and the insulating film 16a, as shown in FIG. 5D, an interface film 18 having a thickness of several atomic layers is formed by an ALD method or the like. Next, a resist pattern 31 having a shape covering only the NMOS side portion of the interface film 18 is formed. Then, using the resist pattern 31 as a mask, the NMOS side portion of the interface film 18 is removed by dilute hydrogen fluoride or the like, and then the resist pattern 31 is removed (FIG. 5E).

その後、図５Ｆに示したように、絶縁膜１６ａ及び界面膜１８上に、ＭＧ膜（金属ゲート膜）１９として、例えば、１０ｎｍ程度の厚さのＴｉＮ膜がスパッタ法等により形成される。さらに、５０ｎｍ程度の厚さのポリシリコン膜２０が、例えば熱ＣＶＤ法により形成される。   Thereafter, as shown in FIG. 5F, a TiN film having a thickness of about 10 nm, for example, is formed as an MG film (metal gate film) 19 on the insulating film 16a and the interface film 18 by a sputtering method or the like. Further, a polysilicon film 20 having a thickness of about 50 nm is formed by, for example, a thermal CVD method.

この後、本実施形態に係る製造方法では、図４Ｈ〜図４Ｋを用いて説明したものと同内容のプロセスが行われる。そして、図４Ｋに示したものと本質的には同構成の半導体装置が製造される。   Thereafter, in the manufacturing method according to the present embodiment, a process having the same content as that described with reference to FIGS. 4H to 4K is performed. Then, a semiconductor device having essentially the same structure as that shown in FIG. 4K is manufactured.

以上の説明から明らかなように、本実施形態に係る製造方法は、酸化シリコン膜１５及び絶縁膜１６へのＡｌの供給源として機能するＡｌ含有膜１７の形成位置のみが、第１実施形態に係る製造方法と異なったものとなっている。従って、この製造方法によっても、デュアルHigh-kプロセスにより製造される半導体装置と同性能の半導体装置を、より容易かつ安価に、製造できることになる。   As is clear from the above description, the manufacturing method according to the present embodiment is different from the first embodiment only in the formation position of the Al-containing film 17 that functions as the supply source of Al to the silicon oxide film 15 and the insulating film 16. The manufacturing method is different. Therefore, also by this manufacturing method, a semiconductor device having the same performance as that of a semiconductor device manufactured by the dual High-k process can be manufactured more easily and inexpensively.

《第３実施形態》
以下、図６Ａ〜図６Ｊを用いて、第３実施形態に係る製造方法（半導体装置の製造方法）の内容を説明する。 << Third Embodiment >>
Hereinafter, the contents of the manufacturing method (semiconductor device manufacturing method) according to the third embodiment will be described with reference to FIGS. 6A to 6J.

本実施形態に係る製造方法による半導体装置の製造時には、まず、第１実施形態に係る製造方法と同じ手順で、半導体基板１０上に、図６Ａに示した構造、つまり、図４Ｂに示したものと同じ構造が形成される。次いで、上記したものと同内容のアニール処理が、行われる。   When the semiconductor device is manufactured by the manufacturing method according to the present embodiment, first, the structure shown in FIG. 6A on the semiconductor substrate 10, that is, the one shown in FIG. The same structure is formed. Next, an annealing process having the same contents as described above is performed.

その後、第３実施形態に係る製造方法では、図６Ｂに示したように、界面膜１８やＭＧ膜１９ではなく、６０ｎｍ程度の厚さのポリシリコン膜２７が、例えばＣＶＤ法により形成される。   Thereafter, in the manufacturing method according to the third embodiment, as shown in FIG. 6B, not the interface film 18 and the MG film 19, but a polysilicon film 27 having a thickness of about 60 nm is formed by, for example, the CVD method.

その後、ポリシリコン膜２７を形成した半導体基板１０に対して、図４Ｇ〜図４Ｋを用いて説明したものと同内容のプロセス、又は、当該プロセス中のミリ秒アニールをハロゲンランプアニール等に変えたプロセスが、行われる。   Thereafter, for the semiconductor substrate 10 on which the polysilicon film 27 is formed, the same process as described with reference to FIGS. 4G to 4K, or millisecond annealing during the process is changed to halogen lamp annealing or the like. A process is performed.

そして、その結果として、半導体基板１０上／内に、図６Ｃに示した構造が形成される。すなわち、ゲート電極１ｐ（図４Ｋ参照）に相当する部分が、酸化シリコン膜１５、絶縁膜１６ａ、ポリシリコン膜２０の積層体となっていること、及び、ゲート電極１ｎに相当する部分が、酸化シリコン膜１５、絶縁膜１６、ポリシリコン膜２０の積層体となっていることを除けば、図４Ｋに示したものと同じ構造が、半導体基板１０上／内に形成される。   As a result, the structure shown in FIG. 6C is formed on / in the semiconductor substrate 10. That is, the portion corresponding to the gate electrode 1p (see FIG. 4K) is a stacked body of the silicon oxide film 15, the insulating film 16a, and the polysilicon film 20, and the portion corresponding to the gate electrode 1n is oxidized. Except for the stacked structure of the silicon film 15, the insulating film 16, and the polysilicon film 20, the same structure as that shown in FIG. 4K is formed on / in the semiconductor substrate 10.

この後、本実施形態に係る製造方法では、図６Ｄに示したように、６０ｎｍ程度の厚さの層間絶縁膜２８が形成される。この層間絶縁膜２８としては、例えば酸化シリコン膜が、ＣＶＤ等により形成される。   Thereafter, in the manufacturing method according to the present embodiment, as shown in FIG. 6D, the interlayer insulating film 28 having a thickness of about 60 nm is formed. As the interlayer insulating film 28, for example, a silicon oxide film is formed by CVD or the like.

次いで、ＣＭＰ(Chemical and Mechanical Polishing)法により、層間絶縁膜２８が、
ポリシリコン膜２０の上面が露出するまで研磨される。そして、図６Ｅに示したように、ポリシリコン膜２０が、例えばＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）を用いて除去される。 Next, the interlayer insulating film 28 is formed by CMP (Chemical and Mechanical Polishing).
Polishing is performed until the upper surface of the polysilicon film 20 is exposed. Then, as shown in FIG. 6E, the polysilicon film 20 is removed using, for example, TMAH (tetramethylammonium hydroxide).

ポリシリコン膜２０の除去後には、図６Ｆに示したように、半導体基板１０の全面（層間絶縁膜２８上、サイドウォール２２等によって形成されている凹部内）に、数原子層程度の厚さのＡｌ膜である界面膜１８が、ＡＬＤ法等により形成される。そして、レジストパターンの形成を含む一連の処理により、界面膜１８のＰＭＯＳ側の部分のみが希フッ化水素等により除去される（図６Ｇ）。   After the removal of the polysilicon film 20, as shown in FIG. 6F, a thickness of about several atomic layers is formed on the entire surface of the semiconductor substrate 10 (on the interlayer insulating film 28, in the recess formed by the sidewalls 22 and the like). The interface film 18 which is an Al film is formed by the ALD method or the like. Then, through a series of processes including the formation of a resist pattern, only the PMOS side portion of the interface film 18 is removed by dilute hydrogen fluoride or the like (FIG. 6G).

その後、図６Ｈに示したように、ＭＧ膜１９として、例えば、１０ｎｍ程度の厚さのＴｉＮ膜がスパッタ法等により形成される。次いで、半導体基板１０の全面に、サイドウォール２２等によって形成されている凹部を完全に埋める厚さのＴｉＡｌ膜２９が、下層側の方がＴｉリッチとなるように膜を積層する形で、蒸着法、スパッタ法等により形成される。   Thereafter, as shown in FIG. 6H, as the MG film 19, for example, a TiN film having a thickness of about 10 nm is formed by sputtering or the like. Next, a TiAl film 29 having a thickness that completely fills the concave portions formed by the sidewalls 22 and the like is deposited on the entire surface of the semiconductor substrate 10 so that the lower layer side is Ti-rich so that the film is laminated. It is formed by a method, a sputtering method or the like.

その後、ＴｉＡｌ膜２９等が、ＣＭＰ法により、層間絶縁膜２８が露出するまで研磨される。そして、図６Ｊに示したように、絶縁膜１６とＭＧ膜１９との間に薄い界面膜１８を挿入することによって仕事関数値を調整したゲート電極１ｎ、及び、ソースドレイン電極２ｎを有するＮＭＯＳトランジスタと、Ａｌの拡散により仕事関数値を調整したゲート電極１ｐ、及び、ソースドレイン電極２ｐを有するＮＭＯＳトランジスタとを備えた半導
体装置が製造される。 Thereafter, the TiAl film 29 and the like are polished by CMP until the interlayer insulating film 28 is exposed. Then, as shown in FIG. 6J, an NMOS transistor having a gate electrode 1n and a source / drain electrode 2n whose work function values are adjusted by inserting a thin interface film 18 between the insulating film 16 and the MG film 19. And a gate device 1p whose work function value is adjusted by diffusion of Al, and an NMOS transistor having a source / drain electrode 2p are manufactured.

以上、説明したように、本実施形態に係る製造方法は、半導体基板１０に注入したイオンを活性化した後に、界面膜１８を形成するものとなっている。従って、この製造方法によっても、“ＭＧ膜１９／界面膜１８／絶縁膜１６”構造を有するＰＭＯＳ側のゲート電極１ｐを備えた半導体装置を製造できる。そして、その結果として、本実施形態に係る製造方法によれば、High-kゲート絶縁膜が用いられた半導体装置を製造できることになる。   As described above, the manufacturing method according to the present embodiment forms the interface film 18 after activating the ions implanted into the semiconductor substrate 10. Therefore, this manufacturing method can also manufacture a semiconductor device including the PMOS-side gate electrode 1p having the structure of “MG film 19 / interface film 18 / insulating film 16”. As a result, according to the manufacturing method according to the present embodiment, a semiconductor device using a high-k gate insulating film can be manufactured.

《第４実施形態》
以下、第４実施形態に係る製造方法（半導体装置の製造方法）の内容を、第３実施形態に係る製造方法と異なる部分を中心に、説明する。 << 4th Embodiment >>
The contents of the manufacturing method (semiconductor device manufacturing method) according to the fourth embodiment will be described below with a focus on differences from the manufacturing method according to the third embodiment.

第４実施形態に係る製造方法では、まず、第２実施形態に係る製造方法と同じ手順で、半導体基板１０上に、図７Ａに示した構造、つまり図５Ｂに示したものと同じ構造が形成される。   In the manufacturing method according to the fourth embodiment, first, the structure shown in FIG. 7A, that is, the same structure as that shown in FIG. 5B is formed on the semiconductor substrate 10 in the same procedure as the manufacturing method according to the second embodiment. Is done.

そして、絶縁膜１６を結晶化させると共に、Ａｌ含有膜１７中のＡｌを絶縁膜１６及び酸化シリコン膜１５中に拡散させるためのアニール処理が行われてから、図７Ｂに示したように、酸化シリコン等からなる、６０ｎｍ程度の厚さの層間絶縁膜２８が形成される。   Then, after the insulating film 16 is crystallized and an annealing process for diffusing Al in the Al-containing film 17 into the insulating film 16 and the silicon oxide film 15 is performed, as shown in FIG. An interlayer insulating film 28 made of silicon or the like and having a thickness of about 60 nm is formed.

この後、第４実施形態に係る製造方法では、第３実施形態に係る製造方法と同内容のプロセス（図６Ｂ〜図６Ｊ参照）が行われる。そして、図６Ｊに示したものと本質的には同構成の半導体装置が製造される。   Thereafter, in the manufacturing method according to the fourth embodiment, a process (see FIGS. 6B to 6J) having the same contents as the manufacturing method according to the third embodiment is performed. Then, a semiconductor device having essentially the same structure as that shown in FIG. 6J is manufactured.

以上の説明から明らかなように、本実施形態に係る製造方法は、酸化シリコン膜１５及び絶縁膜１６へのＡｌの供給源として機能するＡｌ膜１８の形成位置のみが、第３実施形態に係る製造方法と異なったものとなっている。従って、この製造方法によってもHigh-kゲート絶縁膜が用いられた半導体装置を製造できることになる。   As is clear from the above description, the manufacturing method according to the present embodiment is related to the third embodiment only in the formation position of the Al film 18 that functions as the supply source of Al to the silicon oxide film 15 and the insulating film 16. It is different from the manufacturing method. Therefore, a semiconductor device using a high-k gate insulating film can also be manufactured by this manufacturing method.

《第５実施形態》
まず、図８を用いて、第５実施形態に係る製造方法（半導体装置の製造方法）により製造される半導体装置（以下、第５実施形態に係る半導体装置と表記する）の基本構成を説明する。 << 5th Embodiment >>
First, the basic configuration of a semiconductor device manufactured by the manufacturing method (semiconductor device manufacturing method) according to the fifth embodiment (hereinafter referred to as a semiconductor device according to the fifth embodiment) will be described with reference to FIG. .

図８に示してあるように、第５実施形態に係る半導体装置は、ゲート電極１ｐ及びソースドレイン電極２ｐを有するＰＭＯＳトランジスタと、ゲート電極１ｎ及びソースドレイン電極２ｎを有するＮＭＯＳトランジスタとが、半導体基板１０上の素子分離領域１２によって区画された領域に形成されている装置である。そして、第５実施形態に係る半導体装置は、各ＭＯＳトランジスタのゲート電極として、絶縁膜１６上に直接ＭＧ膜１９ａ（詳細は後述）が形成されているゲート電極１ｐと、絶縁膜１６上に、Ａｌ膜である界面膜１８を介してＭＧ膜１９ａが形成されているゲート電極１ｎとを、備えたものとなっている。   As shown in FIG. 8, the semiconductor device according to the fifth embodiment includes a PMOS transistor having a gate electrode 1p and a source / drain electrode 2p, and an NMOS transistor having a gate electrode 1n and a source / drain electrode 2n. 10 is a device formed in a region partitioned by an element isolation region 12 on 10. In the semiconductor device according to the fifth embodiment, the gate electrode 1p in which the MG film 19a (details will be described later) is directly formed on the insulating film 16 as the gate electrode of each MOS transistor, and on the insulating film 16, And a gate electrode 1n on which an MG film 19a is formed via an interface film 18 which is an Al film.

次に、本実施形態に係る製造方法を説明する。   Next, the manufacturing method according to the present embodiment will be described.

上記構成を有する半導体装置を製造するために、本実施形態に係る製造方法では、まず、図９Ａに示してあるように、半導体基板１０上に、酸化シリコン膜１５、絶縁膜１６、ＭＧ膜１９ａが、順次、形成される。   In order to manufacture the semiconductor device having the above configuration, in the manufacturing method according to the present embodiment, first, as shown in FIG. 9A, a silicon oxide film 15, an insulating film 16, and an MG film 19a are formed on the semiconductor substrate 10. Are formed sequentially.

この際、酸化シリコン膜１５としては、１ｎｍ程度の厚さのものが、例えば半導体基板
１０の熱酸化によって形成される。また、絶縁膜１６としては、２ｎｍ程度の厚さのハフニウム系酸化物膜が、ＭＯＣＶＤ法やＡＬＤ法により形成される。そして、ＭＧ膜１９ａとしては、仕事関数値の調整を行わなくてもＰＭＯＳトランジスタ用のゲート電極を実現できる材料（例えば、ＴｉＮ）からなる、１０ｎｍ程度の厚さの膜が、形成される。 At this time, the silicon oxide film 15 having a thickness of about 1 nm is formed by, for example, thermal oxidation of the semiconductor substrate 10. As the insulating film 16, a hafnium-based oxide film having a thickness of about 2 nm is formed by the MOCVD method or the ALD method. Then, as the MG film 19a, a film having a thickness of about 10 nm made of a material (for example, TiN) that can realize a gate electrode for a PMOS transistor without adjusting the work function value is formed.

その後、図９Ｂに示したように、ＭＧ膜１９ａのＰＭＯＳ側の部分のみを覆う形状のレジストパターン４０が、形成される。そして、レジストパターン４０をマスクとして、ＭＧ膜１９ａのＮＭＯＳ側の部分のみに、Ａｌイオンが注入される。このイオン注入は、ＭＧ膜１９ａ・絶縁膜１６界面に到達し得る加速エネルギー、例えばＭＧ膜１９の厚さが１０ｎｍである場合は、３０ｋＶ〜４０ｋＶで、ドーズ量が２ｘ１０17／cm2程度となるよ
うに、行われる。 Thereafter, as shown in FIG. 9B, a resist pattern 40 having a shape covering only the PMOS side portion of the MG film 19a is formed. Then, using the resist pattern 40 as a mask, Al ions are implanted only into the NMOS side portion of the MG film 19a. This ion implantation is acceleration energy that can reach the interface between the MG film 19a and the insulating film 16, for example, when the thickness of the MG film 19 is 10 nm, the dose is about 30 × 40 kV and the dose is about 2 × 10 17 / cm 2. As done.

Ａｌイオンの注入後には、レジストパターン４０が除去される。次いで、レジストパターン４０除去後の半導体基板１０を、Ａｌの融点よりも少なくとも１００℃低い温度、例えば３６０℃〜５６０℃の不活性ガス（例えば、Ｎ２）中で、２分〜１０分程度、アニールする回復アニール処理が行われる。 After the implantation of Al ions, the resist pattern 40 is removed. Next, the semiconductor substrate 10 after the resist pattern 40 is removed is at least 100 ° C. lower than the melting point of Al, for example, in an inert gas (eg, N 2 ) at 360 ° C. to 560 ° C. for about 2 minutes to 10 minutes, A recovery annealing process for annealing is performed.

Ａｌは、ＭＧ膜１９ａ（ＴｉＮ膜等）内に存在する場合よりも、酸素と結合している場合の方がエネルギー的に安定となる物質である。そのため、上記内容の回復アニール処理が行われると、図９Ｃに示したように、ＭＧ膜１９ａ・絶縁膜１６界面のＮＭＯＳ側の部分に、数原子層分の界面膜１８（Ａｌ膜）が形成されることになる。   Al is a substance that is more stable in terms of energy when combined with oxygen than when it is present in the MG film 19a (TiN film or the like). Therefore, when the recovery annealing process described above is performed, as shown in FIG. 9C, an interface film 18 (Al film) corresponding to several atomic layers is formed on the NMOS side portion of the interface between the MG film 19a and the insulating film 16. Will be.

この後、本実施形態に係る製造方法では、図３Ｆ〜図３Ｋを用いて説明したものと同内容のプロセスが行われる。そして、その基本構成が図８に示したものとなっている半導体装置が製造される。   Thereafter, in the manufacturing method according to the present embodiment, a process having the same content as that described with reference to FIGS. 3F to 3K is performed. Then, the semiconductor device having the basic configuration shown in FIG. 8 is manufactured.

以上の説明から明らかなように、この第５実施形態に係る製造方法は、いわば、デュアルメタルプロセスにより製造される半導体装置（図１２参照）相当のものを、ＮＭＯＳトランジスタ側とＰＭＯＳトランジスタ側とに別材料で金属ゲート膜を形成する必要がない形で製造できるものとなっている。   As is clear from the above description, the manufacturing method according to the fifth embodiment is, so to speak, equivalent to a semiconductor device manufactured by a dual metal process (see FIG. 12) on the NMOS transistor side and the PMOS transistor side. The metal gate film need not be formed from another material and can be manufactured.

従って、本実施形態に係る製造方法によれば、デュアルメタルプロセスにより製造される半導体装置と同性能の半導体装置を、金属ゲート膜の作り分けが不要な形で製造できることになる。   Therefore, according to the manufacturing method according to the present embodiment, a semiconductor device having the same performance as that of a semiconductor device manufactured by a dual metal process can be manufactured in a form that does not require separate formation of a metal gate film.

《第６実施形態》
図１０に、第６実施形態に係る製造方法（半導体装置の製造方法）により製造される半導体装置（以下、第６実施形態に係る半導体装置と表記する）の基本構成を示す。 << 6th Embodiment >>
FIG. 10 shows a basic configuration of a semiconductor device manufactured by the manufacturing method (semiconductor device manufacturing method) according to the sixth embodiment (hereinafter referred to as a semiconductor device according to the sixth embodiment).

この図１０から明らかなように、第６実施形態に係る半導体装置は、絶縁膜１６上にＭＧ膜１９ｂが積層されているゲート電極１ｎを有するＮＭＯＳトランジスタと、絶縁膜１６とＭＧ膜１９ｂとの間に界面膜１８ａが挿入されているゲート電極１ｐを有するＰＭＯＳトランジスタを備えた半導体装置である。   As is apparent from FIG. 10, the semiconductor device according to the sixth embodiment includes an NMOS transistor having a gate electrode 1n in which an MG film 19b is stacked on an insulating film 16, and an insulating film 16 and an MG film 19b. The semiconductor device includes a PMOS transistor having a gate electrode 1p with an interfacial film 18a interposed therebetween.

この半導体装置の各ゲート電極１ｐ、１ｎ内のＭＧ膜１９ｂは、ハフニウム系酸化物を用いた絶縁膜１６上に形成すると、仕事関数値の調整を行わなくてもＮＭＯＳトランジスタ用のゲート電極を実現できる材料、例えば、ＴｉＣやＴａＣからなる、１０ｎｍ程度の厚さの膜である。また、ゲート電極１ｐ内にのみ含まれる界面膜１８ａは、５ｅＶ程度の仕事関数値を有する材料、例えば、Ｐｔからなる、数原子層程度の厚さの膜である。   When the MG film 19b in each gate electrode 1p, 1n of this semiconductor device is formed on the insulating film 16 using hafnium-based oxide, a gate electrode for an NMOS transistor is realized without adjusting the work function value. It is a film having a thickness of about 10 nm made of a material that can be formed, for example, TiC or TaC. The interface film 18a included only in the gate electrode 1p is a film having a thickness of about several atomic layers made of a material having a work function value of about 5 eV, for example, Pt.

そして、第６実施形態に係る製造方法は、上記構成を有する半導体装置を以下の手順で製造するものとなっている。   And the manufacturing method which concerns on 6th Embodiment manufactures the semiconductor device which has the said structure in the following procedures.

本実施形態に係る製造方法による半導体装置の製造時には、図１１Ａに示してあるように、半導体基板１０上に、１ｎｍ程度の厚さの酸化シリコン膜１５、絶縁膜１６、ＭＧ膜１９ｂが、順次、形成されてから、ＭＧ膜１９ｂのＰＭＯＳ側の部分のみを覆う形状のレジストパターン４１が、形成される。   At the time of manufacturing the semiconductor device by the manufacturing method according to the present embodiment, as shown in FIG. 11A, the silicon oxide film 15, the insulating film 16, and the MG film 19b having a thickness of about 1 nm are sequentially formed on the semiconductor substrate 10. Then, a resist pattern 41 having a shape covering only the PMOS side portion of the MG film 19b is formed.

その後、レジストパターン４１をマスクとして、ＭＧ膜１９ｂのＰＭＯＳ側の部分のみに、例えば、Ｐｔイオンが注入される。このイオン注入は、ＭＧ膜１９ｂ・絶縁膜１６界面に到達し得る加速エネルギーで、ドーズ量が２ｘ１０17／cm2程度となるように、行わ
れる。 Thereafter, for example, Pt ions are implanted only into the PMOS side portion of the MG film 19b using the resist pattern 41 as a mask. This ion implantation is performed with acceleration energy that can reach the interface between the MG film 19b and the insulating film 16 so that the dose amount is about 2 × 10 17 / cm 2 .

Ｐｔイオンの注入後には、レジストパターン４１が除去される。その後、Ｐｔを、ＭＧ膜１９ｂ・絶縁膜１６界面に偏析させるための回復アニール処理が行われて、図１２Ｂに示したように、ＭＧ膜１９ｂ・絶縁膜１６界面のＰＭＯＳ側の部分に、Ｐｔからなる薄い界面膜１８ａが形成される。   After the implantation of Pt ions, the resist pattern 41 is removed. Thereafter, a recovery annealing process is performed to segregate Pt to the interface between the MG film 19b and the insulating film 16, and as shown in FIG. A thin interface film 18a made of is formed.

この後、本実施形態に係る製造方法では、図３Ｆ〜図３Ｋを用いて説明したものと同内容のプロセスが行われる。そして、その基本構成が図１０に示したものとなっている半導体装置が製造される。   Thereafter, in the manufacturing method according to the present embodiment, a process having the same content as that described with reference to FIGS. 3F to 3K is performed. Then, the semiconductor device having the basic configuration shown in FIG. 10 is manufactured.

以上の説明から明らかなように、この第５実施形態に係る製造方法も、いわば、デュアルメタルプロセスにより製造される半導体装置（図１２参照）相当のものを、２種の金属ゲート膜を作り分けが不要な形で製造できるものとなっている。   As is apparent from the above description, the manufacturing method according to the fifth embodiment is also different from a semiconductor device manufactured by a dual metal process (see FIG. 12), in which two types of metal gate films are separately formed. Can be manufactured in an unnecessary form.

従って、本実施形態に係る製造方法によっても、デュアルメタルプロセスにより製造される半導体装置と同性能の半導体装置を、金属ゲート膜を作り分けが不要な形製造できることになる。   Therefore, even with the manufacturing method according to the present embodiment, a semiconductor device having the same performance as a semiconductor device manufactured by a dual metal process can be manufactured without forming a metal gate film.

《変形形態》
上記した各実施形態に係る製造方法は、各種の変形を行うことが出来る。例えば、第１〜第４実施形態に係る製造方法を、Ａｌイオンの打ち込みと回復アニール処理により界面膜１８を形成する方法に変形することが出来る。第３、第４実施形態に係る製造方法を、絶縁膜１６の形成後（図５Ｂ）のアニール、Ａｌ含有膜１７のエッチング後（図６Ａ）のアニールが行われない方法、つまり注入イオンの活性化時にＡｌを拡散させる方法に変形することも出来る。第５、第６実施形態に係る製造方法を、いわゆるゲートラストプロセスが採用されているものに変形することも出来る。 <Deformation>
The manufacturing method according to each of the above embodiments can be variously modified. For example, the manufacturing method according to the first to fourth embodiments can be modified to a method of forming the interface film 18 by Al ion implantation and recovery annealing treatment. The manufacturing method according to the third and fourth embodiments is a method in which annealing after the formation of the insulating film 16 (FIG. 5B) and annealing after the etching of the Al-containing film 17 (FIG. 6A) are not performed. It can also be modified to a method of diffusing Al at the time of conversion. The manufacturing methods according to the fifth and sixth embodiments can be modified to those employing a so-called gate last process.

また、各実施形態に係る製造方法を、界面膜１８、１８ａ、１８ｂと直接関係しない部分の構成が上記したものとは異なる半導体装置、例えばＳＯＳ（silicon on sapphire）
基板が用いられた半導体装置、ストレッサ膜２６を備えない半導体装置、ゲート電極１ｎのポリシリコン膜２０にＡｓイオン等が打ち込まれている半導体装置等を製造するものに変形しても良いことは当然のことである。 In addition, the manufacturing method according to each embodiment is different from the semiconductor device in which the configuration of the part not directly related to the interface films 18, 18a, 18b is different from that described above, for example, SOS (silicon on sapphire).
Of course, the semiconductor device may be modified to produce a semiconductor device using a substrate, a semiconductor device not provided with the stressor film 26, a semiconductor device in which As ions are implanted in the polysilicon film 20 of the gate electrode 1n, and the like. That's it.

以上、開示した技術に関し、更に以下の付記を開示する。   As described above, the following additional notes are disclosed with respect to the disclosed technology.

（付記１） 半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｈｆ酸化物を含む絶縁膜を形成する工程と、
前記絶縁膜上にＡｌ含有膜を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を第１マスク層で覆い、前記ＮＭＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上及び前記ＮＭＯＳトランジスタ形成領域上にＡｌ膜を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ膜を第２マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上および前記ＮＭＯＳトランジスタ形成領域上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタの第１ゲート電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２ゲート電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１ゲート電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２ゲート電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
を有する半導体装置の製造方法。 (Appendix 1) Forming an insulating film containing Hf oxide on the PMOS transistor formation region and the NMOS transistor formation region of the semiconductor substrate;
Forming an Al-containing film on the insulating film;
Covering the Al-containing film on the PMOS transistor formation region with a first mask layer, and removing the Al-containing film on the NMS transistor formation region;
After the step of removing the Al-containing film on the NMOS transistor formation region, forming an Al film on the PMOS transistor formation region and the NMOS transistor formation region;
Covering the Al film on the NMOS transistor formation region with a second mask layer, and removing the Al film on the PMOS transistor formation region;
After the step of removing the Al film on the PMOS transistor formation region, a step of forming a metal film on the PMOS transistor formation region and the NMOS transistor formation region;
Patterning the metal film, forming a first gate electrode of a PMOS transistor in the PMOS transistor formation region, and forming a second gate electrode of an NMOS transistor in the NMOS transistor formation region;
Performing a first impurity implantation in the PMOS transistor formation region using the first gate electrode as a mask to form a first source / drain electrode of the PMOS transistor;
Performing a second impurity implantation in the NMOS transistor formation region using the second gate electrode as a mask to form a second source / drain electrode of the NMOS transistor;
A method for manufacturing a semiconductor device comprising:

（付記２） 半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｓｉ酸化物を含む第１絶縁膜を形成する工程と、
前記第１絶縁膜上にＡｌ含有膜を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を第１マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上及び前記ＮＭＯＳトランジスタ形成領域上にＨｆ酸化物を含む第２絶縁膜を形成する工程と、
前記第２絶縁膜上にＡｌ膜を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ膜を第２マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上および前記ＮＭＯＳトランジスタ形成領域上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタの第１ゲート電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２ゲート電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１ゲート電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２ゲート電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
を有する半導体装置の製造方法。 (Additional remark 2) The process of forming the 1st insulating film containing Si oxide on the PMOS transistor formation area and NMOS transistor formation area of a semiconductor substrate,
Forming an Al-containing film on the first insulating film;
Covering the Al-containing film on the PMOS transistor formation region with a first mask layer, and removing the Al-containing film on the PMOS transistor formation region;
After the step of removing the Al-containing film on the NMOS transistor formation region, forming a second insulating film containing Hf oxide on the PMOS transistor formation region and the NMOS transistor formation region;
Forming an Al film on the second insulating film;
Covering the Al film on the NMOS transistor formation region with a second mask layer, and removing the Al film on the PMOS transistor formation region;
After the step of removing the Al film on the PMOS transistor formation region, a step of forming a metal film on the PMOS transistor formation region and the NMOS transistor formation region;
Patterning the metal film, forming a first gate electrode of a PMOS transistor in the PMOS transistor formation region, and forming a second gate electrode of an NMOS transistor in the NMOS transistor formation region;
Performing a first impurity implantation in the PMOS transistor formation region using the first gate electrode as a mask to form a first source / drain electrode of the PMOS transistor;
Performing a second impurity implantation in the NMOS transistor formation region using the second gate electrode as a mask to form a second source / drain electrode of the NMOS transistor;
A method for manufacturing a semiconductor device comprising:

（付記３） 半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｈｆ酸化物を含む絶縁膜を形成する工程と、
前記絶縁膜上にＡｌ含有膜を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を第１マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上及び前記ＮＭＯＳトランジスタ形成領域上にＳｉ層を形成する工程と、
前記Ｓｉ層をパターニングして、前記ＰＭＯＳトランジスタ形成領域に第１パターン電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２パターン電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１パターン電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２パターン電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
前記第１ソースドレイン電極および前記第２ソースドレイン電極を形成する工程の後、前記第１パターン電極、前記第２パターン電極、第１ソースドレインおよび電極第２ソースドレイン電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を研磨し、前記第１パターン電極及び前記第２パターン電極の上面を露出させる工程と、
前記層間絶縁膜の研磨の後、前記第１パターン電極及び前記第２パターン電極の上面を除去する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ膜を第２マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上およびＮＭＯＳトランジスタ形成領域上に金属膜を形成する工程と
を有する半導体装置の製造方法。 (Appendix 3) Forming an insulating film containing Hf oxide on the PMOS transistor formation region and the NMOS transistor formation region of the semiconductor substrate;
Forming an Al-containing film on the insulating film;
Covering the Al-containing film on the PMOS transistor formation region with a first mask layer, and removing the Al-containing film on the PMOS transistor formation region;
After the step of removing the Al-containing film on the NMOS transistor formation region, forming a Si layer on the PMOS transistor formation region and the NMOS transistor formation region;
Patterning the Si layer, forming a first pattern electrode in the PMOS transistor formation region, and forming a second pattern electrode of an NMOS transistor in the NMOS transistor formation region;
Performing a first impurity implantation in the PMOS transistor formation region using the first pattern electrode as a mask to form a first source / drain electrode of the PMOS transistor;
Performing a second impurity implantation in the NMOS transistor formation region using the second pattern electrode as a mask to form a second source / drain electrode of the NMOS transistor;
After the step of forming the first source / drain electrode and the second source / drain electrode, an interlayer insulating film is formed on the first pattern electrode, the second pattern electrode, the first source / drain and the second source / drain electrode. And a process of
Polishing the interlayer insulating film to expose upper surfaces of the first pattern electrode and the second pattern electrode;
Removing the upper surfaces of the first pattern electrode and the second pattern electrode after polishing the interlayer insulating film;
Covering the Al film on the NMOS transistor formation region with a second mask layer, and removing the Al film on the PMOS transistor formation region;
And a step of forming a metal film on the PMOS transistor formation region and the NMOS transistor formation region after the step of removing the Al film on the PMOS transistor formation region.

（付記４） 半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｓｉ酸化物を含む第１絶縁膜を形成する工程と、
前記第１絶縁膜上にＡｌ含有膜を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を第１マスク層で覆い、前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上および前記ＮＭＯＳトランジスタ形成領域上にＨｆ酸化物を含む第２絶縁膜を形成する工程と、
前記第２絶縁膜上にＳｉ層を形成する工程と、
前記Ｓｉ層をパターニングして、前記ＰＭＯＳトランジスタ形成領域に第１パターン電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２パターン電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１パターン電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２パターン電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
前記第１ソースドレイン電極および前記第２ソースドレイン電極を形成する工程の後、前記第１パターン電極、前記第２パターン電極、第１ソースドレインおよび電極第２ソースドレイン電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を研磨し、前記第１パターン電極及び第２パターン電極の上面を露出させる工程と、
前記層間絶縁膜の研磨の後、前記第１パターン電極及び第２パターン電極の上面を除去する工程と、
前記第１パターン電極および前記第２パターン電極を除去する工程の後、ＰＭＯＳトランジスタ形成領域上およびＮＭＯＳトランジスタ形成領域上にＡｌ膜を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ膜を第２マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上および前記ＮＭＯＳトランジスタ形成領域上に金属膜を形成する
工程と、
を有する半導体装置の製造方法。 (Additional remark 4) The process of forming the 1st insulating film containing Si oxide on the PMOS transistor formation area and NMOS transistor formation area of a semiconductor substrate,
Forming an Al-containing film on the first insulating film;
Covering the Al-containing film on the PMOS transistor formation region with a first mask layer, and removing the Al-containing film on the NMOS transistor formation region;
After the step of removing the Al-containing film on the NMOS transistor formation region, forming a second insulating film containing Hf oxide on the PMOS transistor formation region and the NMOS transistor formation region;
Forming a Si layer on the second insulating film;
Patterning the Si layer, forming a first pattern electrode in the PMOS transistor formation region, and forming a second pattern electrode of an NMOS transistor in the NMOS transistor formation region;
Performing a first impurity implantation in the PMOS transistor formation region using the first pattern electrode as a mask to form a first source / drain electrode of the PMOS transistor;
Performing a second impurity implantation in the NMOS transistor formation region using the second pattern electrode as a mask to form a second source / drain electrode of the NMOS transistor;
After the step of forming the first source / drain electrode and the second source / drain electrode, an interlayer insulating film is formed on the first pattern electrode, the second pattern electrode, the first source / drain and the second source / drain electrode. And a process of
Polishing the interlayer insulating film to expose upper surfaces of the first pattern electrode and the second pattern electrode;
Removing the upper surfaces of the first pattern electrode and the second pattern electrode after polishing the interlayer insulating film;
Forming an Al film on the PMOS transistor formation region and the NMOS transistor formation region after the step of removing the first pattern electrode and the second pattern electrode;
Covering the Al film on the NMOS transistor formation region with a second mask layer, and removing the Al film on the PMOS transistor formation region;
After the step of removing the Al film on the PMOS transistor formation region, a step of forming a metal film on the PMOS transistor formation region and the NMOS transistor formation region;
A method for manufacturing a semiconductor device comprising:

（付記５） 前記金属層はＴｉＮ層であることを特徴とする、付記１乃至付記４のいずれか１項に記載の半導体装置の製造方法。   (Additional remark 5) The said metal layer is a TiN layer, The manufacturing method of the semiconductor device of any one of Additional remark 1 thru | or Additional remark 4 characterized by the above-mentioned.

（付記６） 前記ＰＭＯＳトランジスタ形成領域上のＡｌ含有膜を第１マスク層で覆い、前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記Ａｌ膜を形成する工程の前に、熱処理により、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜のＡｌを前記絶縁膜中に拡散させることを特徴とする、付記１又は付記３に記載の半導体装置の製造方法。   (Supplementary Note 6) After the step of covering the Al-containing film on the PMOS transistor formation region with a first mask layer and removing the Al-containing film on the NMOS transistor formation region, before the step of forming the Al film 4. The method of manufacturing a semiconductor device according to appendix 1 or appendix 3, wherein Al in the Al-containing film on the PMOS transistor formation region is diffused into the insulating film by heat treatment.

（付記７） 前記第２絶縁膜を形成する工程の後、前記Ａｌ膜を形成する工程の前に、
熱処理により、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜のＡｌを前記第１絶縁膜中に拡散させることを特徴とする、付記２又は付記４に記載の半導体装置の製造方法。 (Appendix 7) After the step of forming the second insulating film, before the step of forming the Al film,
5. The method of manufacturing a semiconductor device according to appendix 2 or appendix 4, wherein Al in the Al-containing film on the PMOS transistor formation region is diffused into the first insulating film by heat treatment.

（付記８） 半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｈｆ酸化物を含む絶縁膜を形成する工程と、
前記絶縁膜上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタの第１ゲート電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２ゲート電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１ゲート電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２ゲート電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
前記金属膜を形成する工程と前記金属膜をパターニングする工程との間に行われる、前記金属膜上の前記ＮＭＯＳトランジスタ形成領域上の部分に、前記金属膜と前記絶縁膜との界面に偏析させることにより前記第１ゲート電極の仕事関数値を調整するためのイオンを打ち込む工程と、
を有する半導体装置の製造方法。 (Appendix 8) A step of forming an insulating film containing Hf oxide on the PMOS transistor formation region and the NMOS transistor formation region of the semiconductor substrate;
Forming a metal film on the insulating film;
Patterning the metal film, forming a first gate electrode of a PMOS transistor in the PMOS transistor formation region, and forming a second gate electrode of an NMOS transistor in the NMOS transistor formation region;
Performing a first impurity implantation in the PMOS transistor formation region using the first gate electrode as a mask to form a first source / drain electrode of the PMOS transistor;
Performing a second impurity implantation in the NMOS transistor formation region using the second gate electrode as a mask to form a second source / drain electrode of the NMOS transistor;
Segregated at the interface between the metal film and the insulating film at a portion on the NMOS transistor formation region on the metal film, which is performed between the process of forming the metal film and the process of patterning the metal film. Implanting ions for adjusting the work function value of the first gate electrode,
A method for manufacturing a semiconductor device comprising:

（付記９） 半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｈｆ酸化物を含む絶縁膜を形成する工程と、
前記絶縁膜上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタの第１ゲート電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２ゲート電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１ゲート電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２ゲート電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
前記金属膜を形成する工程と前記金属膜をパターニングする工程との間に行われる、前記金属膜上の前記ＰＭＯＳトランジスタ形成領域上の部分に、前記金属膜と前記絶縁膜との界面に偏析させることにより前記第２ゲート電極の仕事関数値を調整するためのイオンを打ち込む工程と、
を有する半導体装置の製造方法。 (Appendix 9) Forming an insulating film containing Hf oxide on the PMOS transistor formation region and the NMOS transistor formation region of the semiconductor substrate;
Forming a metal film on the insulating film;
Patterning the metal film, forming a first gate electrode of a PMOS transistor in the PMOS transistor formation region, and forming a second gate electrode of an NMOS transistor in the NMOS transistor formation region;
Performing a first impurity implantation in the PMOS transistor formation region using the first gate electrode as a mask to form a first source / drain electrode of the PMOS transistor;
Performing a second impurity implantation in the NMOS transistor formation region using the second gate electrode as a mask to form a second source / drain electrode of the NMOS transistor;
Segregated at the interface between the metal film and the insulating film at a portion on the PMOS transistor formation region on the metal film, which is performed between the process of forming the metal film and the process of patterning the metal film Implanting ions for adjusting the work function value of the second gate electrode,
A method for manufacturing a semiconductor device comprising:

（付記１０） 半導体基板上にＰＭＯＳトランジスタとＮＭＯＳトランジスタとが形成
されている半導体装置であって、
前記ＰＭＯＳトランジスタが、Ｈｆ系酸化物からなるゲート絶縁膜上に金属ゲート膜が設けられているゲート電極を有し、
前記ＮＭＯＳトランジスタが、Ｈｆ系酸化物からなるゲート絶縁膜上にＡｌ膜を介して金属ゲート膜が設けられているゲート電極を有する
ことを特徴とする半導体装置。 (Supplementary Note 10) A semiconductor device in which a PMOS transistor and an NMOS transistor are formed on a semiconductor substrate,
The PMOS transistor has a gate electrode in which a metal gate film is provided on a gate insulating film made of an Hf-based oxide,
The semiconductor device, wherein the NMOS transistor has a gate electrode in which a metal gate film is provided via an Al film on a gate insulating film made of an Hf-based oxide.

（付記１１） 熱処理により、仕事関数値を調整するために打ち込まれた前記イオンを前記金属膜と前記絶縁膜との界面に偏析させる工程をさらに含むことを特徴とする、付記８又は付記９に記載の半導体装置の製造方法。   (Supplementary note 11) The supplementary note 8 or supplementary note 9, further comprising a step of segregating the ions implanted in order to adjust a work function value to an interface between the metal film and the insulating film by heat treatment. The manufacturing method of the semiconductor device of description.

（付記１２） 前記第１不純物注入及び前記第２不純物注入により注入された不純物を活性化するための活性化アニールとして、ミリ秒アニールを行うことを特徴とする、付記１又は付記２に記載の半導体装置の製造方法。   (Supplementary note 12) According to Supplementary note 1 or Supplementary note 2, characterized in that millisecond annealing is performed as activation annealing for activating the impurities implanted by the first impurity implantation and the second impurity implantation. A method for manufacturing a semiconductor device.

（付記１３） 半導体基板上にＰＭＯＳトランジスタとＮＭＯＳトランジスタとが形成されている半導体装置であって、
前記ＰＭＯＳトランジスタが、Ｈｆ系酸化物からなるゲート絶縁膜上に界面膜を介して金属ゲート膜が設けられているゲート電極を有し、
前記ＮＭＯＳトランジスタが、Ｈｆ系酸化物からなるゲート絶縁膜上に金属ゲート膜が設けられているゲート電極を有し、
その仕事関数値が、前記界面膜を設けずに形成した前記ＰＭＯＳトランジスタのゲート電極の仕事関数値よりも小さい材料により、前記界面膜が形成されている
ことを特徴とする半導体装置。 (Supplementary note 13) A semiconductor device in which a PMOS transistor and an NMOS transistor are formed on a semiconductor substrate,
The PMOS transistor has a gate electrode in which a metal gate film is provided via an interface film on a gate insulating film made of an Hf-based oxide,
The NMOS transistor has a gate electrode in which a metal gate film is provided on a gate insulating film made of an Hf-based oxide,
The semiconductor device, wherein the interface film is formed of a material whose work function value is smaller than a work function value of a gate electrode of the PMOS transistor formed without providing the interface film.

（付記１４） 半導体基板上にＰＭＯＳトランジスタとＮＭＯＳトランジスタとが形成されている半導体装置であって、
前記ＰＭＯＳトランジスタが、Ｈｆ系酸化物からなるゲート絶縁膜上に金属ゲート膜が設けられているゲート電極を有し、
前記ＮＭＯＳトランジスタが、Ｈｆ系酸化物からなるゲート絶縁膜上に界面膜を介して金属ゲート膜が設けられているゲート電極を有し、
その仕事関数値が、前記界面膜を設けずに形成した前記ＮＭＯＳトランジスタのゲート電極の仕事関数値よりも小さい材料により、前記界面膜が形成されている
ことを特徴とする半導体装置。 (Supplementary Note 14) A semiconductor device in which a PMOS transistor and an NMOS transistor are formed on a semiconductor substrate,
The PMOS transistor has a gate electrode in which a metal gate film is provided on a gate insulating film made of an Hf-based oxide,
The NMOS transistor has a gate electrode in which a metal gate film is provided on a gate insulating film made of an Hf-based oxide via an interface film,
The semiconductor device, wherein the interface film is formed of a material whose work function value is smaller than a work function value of a gate electrode of the NMOS transistor formed without providing the interface film.

１ｐ、１ｎ ゲート電極
２ｐ、２ｎ ソースドレイン電極
１０ 半導体基板
１１ Ｎウェル
１２ 素子分離領域
１３ Ｐウェル
１５ 酸化シリコン膜
１６、１６ａ 絶縁膜
１７ Ａｌ含有膜
１８ 界面膜
１９、１９ａ、１９ｂ 金属ゲート膜（ＭＧ膜）
２０、２７ ポリシリコン膜
２２ サイドウォール
２５ ストレッサ膜
２６ シリサイド膜
２８ 層間絶縁膜
２９ ＴｉＡｌ膜 1p, 1n gate electrode 2p, 2n source / drain electrode 10 semiconductor substrate 11 N well 12 element isolation region 13 P well 15 silicon oxide film 16, 16a insulating film 17 Al-containing film 18 interface film 19, 19a, 19b metal gate film (MG film)
20, 27 Polysilicon film 22 Side wall 25 Stressor film 26 Silicide film 28 Interlayer insulating film 29 TiAl film

Claims (10)

半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｈｆ酸化物を含む絶縁膜を形成する工程と、
前記絶縁膜上にＡｌ含有膜を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を第１マスク層で覆い、前記ＮＭＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上及び前記ＮＭＯＳトランジスタ形成領域上にＡｌ膜を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ膜を第２マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上および前記ＮＭＯＳトランジスタ形成領域上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタの第１ゲート電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２ゲート電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１ゲート電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２ゲート電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
を有する半導体装置の製造方法。 Forming an insulating film containing Hf oxide on the PMOS transistor formation region and the NMOS transistor formation region of the semiconductor substrate;
Forming an Al-containing film on the insulating film;
Covering the Al-containing film on the PMOS transistor formation region with a first mask layer, and removing the Al-containing film on the NMS transistor formation region;
After the step of removing the Al-containing film on the NMOS transistor formation region, forming an Al film on the PMOS transistor formation region and the NMOS transistor formation region;
Covering the Al film on the NMOS transistor formation region with a second mask layer, and removing the Al film on the PMOS transistor formation region;
After the step of removing the Al film on the PMOS transistor formation region, a step of forming a metal film on the PMOS transistor formation region and the NMOS transistor formation region;
Patterning the metal film, forming a first gate electrode of a PMOS transistor in the PMOS transistor formation region, and forming a second gate electrode of an NMOS transistor in the NMOS transistor formation region;
Performing a first impurity implantation in the PMOS transistor formation region using the first gate electrode as a mask to form a first source / drain electrode of the PMOS transistor;
Performing a second impurity implantation in the NMOS transistor formation region using the second gate electrode as a mask to form a second source / drain electrode of the NMOS transistor;
A method for manufacturing a semiconductor device comprising: 半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｓｉ酸化物を含む第１絶縁膜を形成する工程と、
前記第１絶縁膜上にＡｌ含有膜を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を第１マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上及び前記ＮＭＯＳトランジスタ形成領域上にＨｆ酸化物を含む第２絶縁膜を形成する工程と、
前記第２絶縁膜上にＡｌ膜を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ膜を第２マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上および前記ＮＭＯＳトランジスタ形成領域上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタの第１ゲート電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２ゲート電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１ゲート電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２ゲート電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
を有する半導体装置の製造方法。 Forming a first insulating film containing Si oxide on the PMOS transistor formation region and the NMOS transistor formation region of the semiconductor substrate;
Forming an Al-containing film on the first insulating film;
Covering the Al-containing film on the PMOS transistor formation region with a first mask layer, and removing the Al-containing film on the PMOS transistor formation region;
After the step of removing the Al-containing film on the NMOS transistor formation region, forming a second insulating film containing Hf oxide on the PMOS transistor formation region and the NMOS transistor formation region;
Forming an Al film on the second insulating film;
Covering the Al film on the NMOS transistor formation region with a second mask layer, and removing the Al film on the PMOS transistor formation region;
After the step of removing the Al film on the PMOS transistor formation region, a step of forming a metal film on the PMOS transistor formation region and the NMOS transistor formation region;
Patterning the metal film, forming a first gate electrode of a PMOS transistor in the PMOS transistor formation region, and forming a second gate electrode of an NMOS transistor in the NMOS transistor formation region;
Performing a first impurity implantation in the PMOS transistor formation region using the first gate electrode as a mask to form a first source / drain electrode of the PMOS transistor;
Performing a second impurity implantation in the NMOS transistor formation region using the second gate electrode as a mask to form a second source / drain electrode of the NMOS transistor;
A method for manufacturing a semiconductor device comprising: 半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｈｆ酸化物を含む絶縁膜を形成する工程と、
前記絶縁膜上にＡｌ含有膜を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を第１マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上及び前記ＮＭＯＳトランジスタ形成領域上にＳｉ層を形成する工程と、
前記Ｓｉ層をパターニングして、前記ＰＭＯＳトランジスタ形成領域に第１パターン電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２パターン電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１パターン電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２パターン電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
前記第１ソースドレイン電極および前記第２ソースドレイン電極を形成する工程の後、前記第１パターン電極、前記第２パターン電極、第１ソースドレインおよび電極第２ソースドレイン電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を研磨し、前記第１パターン電極及び前記第２パターン電極の上面を露出させる工程と、
前記層間絶縁膜の研磨の後、前記第１パターン電極及び前記第２パターン電極の上面を除去する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ膜を第２マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上およびＮＭＯＳトランジスタ形成領域上に金属膜を形成する工程と
を有する半導体装置の製造方法。 Forming an insulating film containing Hf oxide on the PMOS transistor formation region and the NMOS transistor formation region of the semiconductor substrate;
Forming an Al-containing film on the insulating film;
Covering the Al-containing film on the PMOS transistor formation region with a first mask layer, and removing the Al-containing film on the PMOS transistor formation region;
After the step of removing the Al-containing film on the NMOS transistor formation region, forming a Si layer on the PMOS transistor formation region and the NMOS transistor formation region;
Patterning the Si layer, forming a first pattern electrode in the PMOS transistor formation region, and forming a second pattern electrode of an NMOS transistor in the NMOS transistor formation region;
Performing a first impurity implantation in the PMOS transistor formation region using the first pattern electrode as a mask to form a first source / drain electrode of the PMOS transistor;
Performing a second impurity implantation in the NMOS transistor formation region using the second pattern electrode as a mask to form a second source / drain electrode of the NMOS transistor;
After the step of forming the first source / drain electrode and the second source / drain electrode, an interlayer insulating film is formed on the first pattern electrode, the second pattern electrode, the first source / drain and the second source / drain electrode. And a process of
Polishing the interlayer insulating film to expose upper surfaces of the first pattern electrode and the second pattern electrode;
Removing the upper surfaces of the first pattern electrode and the second pattern electrode after polishing the interlayer insulating film;
Covering the Al film on the NMOS transistor formation region with a second mask layer, and removing the Al film on the PMOS transistor formation region;
And a step of forming a metal film on the PMOS transistor formation region and the NMOS transistor formation region after the step of removing the Al film on the PMOS transistor formation region. 半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｓｉ酸化物を含む第１絶縁膜を形成する工程と、
前記第１絶縁膜上にＡｌ含有膜を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を第１マスク層で覆い、前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上および前記ＮＭＯＳトランジスタ形成領域上にＨｆ酸化物を含む第２絶縁膜を形成する工程と、
前記第２絶縁膜上にＳｉ層を形成する工程と、
前記Ｓｉ層をパターニングして、前記ＰＭＯＳトランジスタ形成領域に第１パターン電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２パターン電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１パターン電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２パターン電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
前記第１ソースドレイン電極および前記第２ソースドレイン電極を形成する工程の後、前記第１パターン電極、前記第２パターン電極、第１ソースドレインおよび電極第２ソースドレイン電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を研磨し、前記第１パターン電極及び第２パターン電極の上面を露出させる工程と、
前記層間絶縁膜の研磨の後、前記第１パターン電極及び第２パターン電極の上面を除去する工程と、
前記第１パターン電極および前記第２パターン電極を除去する工程の後、ＰＭＯＳトラ
ンジスタ形成領域上およびＮＭＯＳトランジスタ形成領域上にＡｌ膜を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ膜を第２マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上および前記ＮＭＯＳトランジスタ形成領域上に金属膜を形成する工程と、
を有する半導体装置の製造方法。 Forming a first insulating film containing Si oxide on the PMOS transistor formation region and the NMOS transistor formation region of the semiconductor substrate;
Forming an Al-containing film on the first insulating film;
Covering the Al-containing film on the PMOS transistor formation region with a first mask layer, and removing the Al-containing film on the NMOS transistor formation region;
After the step of removing the Al-containing film on the NMOS transistor formation region, forming a second insulating film containing Hf oxide on the PMOS transistor formation region and the NMOS transistor formation region;
Forming a Si layer on the second insulating film;
Patterning the Si layer, forming a first pattern electrode in the PMOS transistor formation region, and forming a second pattern electrode of an NMOS transistor in the NMOS transistor formation region;
Performing a first impurity implantation in the PMOS transistor formation region using the first pattern electrode as a mask to form a first source / drain electrode of the PMOS transistor;
Performing a second impurity implantation in the NMOS transistor formation region using the second pattern electrode as a mask to form a second source / drain electrode of the NMOS transistor;
After the step of forming the first source / drain electrode and the second source / drain electrode, an interlayer insulating film is formed on the first pattern electrode, the second pattern electrode, the first source / drain and the second source / drain electrode. And a process of
Polishing the interlayer insulating film to expose upper surfaces of the first pattern electrode and the second pattern electrode;
Removing the upper surfaces of the first pattern electrode and the second pattern electrode after polishing the interlayer insulating film;
Forming an Al film on the PMOS transistor formation region and the NMOS transistor formation region after the step of removing the first pattern electrode and the second pattern electrode;
Covering the Al film on the NMOS transistor formation region with a second mask layer, and removing the Al film on the PMOS transistor formation region;
After the step of removing the Al film on the PMOS transistor formation region, a step of forming a metal film on the PMOS transistor formation region and the NMOS transistor formation region;
A method for manufacturing a semiconductor device comprising: 前記金属層はＴｉＮ層であることを特徴とする、請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, wherein the metal layer is a TiN layer. 前記ＰＭＯＳトランジスタ形成領域上のＡｌ含有膜を第１マスク層で覆い、前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記Ａｌ膜を形成する工程の前に、熱処理により、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜のＡｌを前記絶縁膜中に拡散させることを特徴とする、請求項１又は請求項３に記載の半導体装置の製造方法。   The Al-containing film on the PMOS transistor formation region is covered with a first mask layer, and after the step of removing the Al-containing film on the NMOS transistor formation region, before the step of forming the Al film, by heat treatment, 4. The method of manufacturing a semiconductor device according to claim 1, wherein Al in the Al-containing film on the PMOS transistor formation region is diffused into the insulating film. 前記第２絶縁膜を形成する工程の後、前記Ａｌ膜を形成する工程の前に、
熱処理により、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜のＡｌを前記第１絶縁膜中に拡散させることを特徴とする、請求項２又は請求項４に記載の半導体装置の製造方法。 After the step of forming the second insulating film, before the step of forming the Al film,
5. The method of manufacturing a semiconductor device according to claim 2, wherein Al in the Al-containing film on the PMOS transistor formation region is diffused into the first insulating film by heat treatment. 半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｈｆ酸化物を含む絶縁膜を形成する工程と、
前記絶縁膜上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタの第１ゲート電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２ゲート電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１ゲート電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２ゲート電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
前記金属膜を形成する工程と前記金属膜をパターニングする工程との間に行われる、前記金属膜上の前記ＮＭＯＳトランジスタ形成領域上の部分に、前記金属膜と前記絶縁膜との界面に偏析させることにより前記第１ゲート電極の仕事関数値を調整するためのイオンを打ち込む工程と、
を有する半導体装置の製造方法。 Forming an insulating film containing Hf oxide on the PMOS transistor formation region and the NMOS transistor formation region of the semiconductor substrate;
Forming a metal film on the insulating film;
Patterning the metal film, forming a first gate electrode of a PMOS transistor in the PMOS transistor formation region, and forming a second gate electrode of an NMOS transistor in the NMOS transistor formation region;
Performing a first impurity implantation in the PMOS transistor formation region using the first gate electrode as a mask to form a first source / drain electrode of the PMOS transistor;
Performing a second impurity implantation in the NMOS transistor formation region using the second gate electrode as a mask to form a second source / drain electrode of the NMOS transistor;
Segregated at the interface between the metal film and the insulating film at a portion on the NMOS transistor formation region on the metal film, which is performed between the process of forming the metal film and the process of patterning the metal film. Implanting ions for adjusting the work function value of the first gate electrode,
A method for manufacturing a semiconductor device comprising: 半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｈｆ酸化物を含む絶縁膜を形成する工程と、
前記絶縁膜上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタの第１ゲート電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２ゲート電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１ゲート電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２ゲート電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
前記金属膜を形成する工程と前記金属膜をパターニングする工程との間に行われる、前記金属膜上の前記ＰＭＯＳトランジスタ形成領域上の部分に、前記金属膜と前記絶縁膜と
の界面に偏析させることにより前記第２ゲート電極の仕事関数値を調整するためのイオンを打ち込む工程と、
を有する半導体装置の製造方法。 Forming an insulating film containing Hf oxide on the PMOS transistor formation region and the NMOS transistor formation region of the semiconductor substrate;
Forming a metal film on the insulating film;
Patterning the metal film, forming a first gate electrode of a PMOS transistor in the PMOS transistor formation region, and forming a second gate electrode of an NMOS transistor in the NMOS transistor formation region;
Performing a first impurity implantation in the PMOS transistor formation region using the first gate electrode as a mask to form a first source / drain electrode of the PMOS transistor;
Performing a second impurity implantation in the NMOS transistor formation region using the second gate electrode as a mask to form a second source / drain electrode of the NMOS transistor;
Segregated at the interface between the metal film and the insulating film at a portion on the PMOS transistor formation region on the metal film, which is performed between the process of forming the metal film and the process of patterning the metal film Implanting ions for adjusting the work function value of the second gate electrode,
A method for manufacturing a semiconductor device comprising: 半導体基板上にＰＭＯＳトランジスタとＮＭＯＳトランジスタとが形成されている半導体装置であって、
前記ＰＭＯＳトランジスタが、Ｈｆ系酸化物からなるゲート絶縁膜上に金属ゲート膜が設けられているゲート電極を有し、
前記ＮＭＯＳトランジスタが、Ｈｆ系酸化物からなるゲート絶縁膜上にＡｌ膜を介して金属ゲート膜が設けられているゲート電極を有する
ことを特徴とする半導体装置。 A semiconductor device in which a PMOS transistor and an NMOS transistor are formed on a semiconductor substrate,
The PMOS transistor has a gate electrode in which a metal gate film is provided on a gate insulating film made of an Hf-based oxide,
The semiconductor device, wherein the NMOS transistor has a gate electrode in which a metal gate film is provided via an Al film on a gate insulating film made of an Hf-based oxide.
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