JP2011019359A - Power supply control circuit - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a power supply control circuit which controls on-state and off-state of a main power supply circuit without using a microcomputer.SOLUTION: A first clear circuit 2 outputs a low level signal for a predetermined period in response to a high level POFF signal. A flip-flop FF1 is cleared when the low level signal is inputted to the clear input, and outputs a high level signal from the Q(-) output, thus bringing the main power supply circuit 13 into the on-state. A flip-flop FF2 is cleared when the low level signal is inputted to the clear input, and protection processing is not performed. A second clear circuit 3 outputs the low level signal for a predetermined period in response to a high level APOWER signal. The flip-flop FF2 is cleared when the low level signal is inputted to the clear input, and the protection processing is not performed.

Description

本発明は、サブ電源回路から電源電圧が供給され、メイン電源回路をオン状態またはオフ状態に制御する電源制御回路に関する。   The present invention relates to a power supply control circuit that is supplied with a power supply voltage from a sub power supply circuit and controls a main power supply circuit to an on state or an off state.

従来、アンプ等のオーディオ装置では、マイコンを使用し、商用交流電源がオン状態になったとき、メイン電源回路の制御状態を初期状態にリセットし、メイン電源回路をオン状態に制御している。また、このオーディオ装置においては、アンプ回路に過電流等の異常状態が発生していることを検出した際に、マイコンは、プロテクト処理を実行し、メイン電源回路をオフ状態に制御する。また、このオーディ装置においては、プロテクト処理が実行されていない時に、メイン電源回路をオン状態からオフ状態にする際には、誤ってプロテクト処理が実行されないようにする必要があり、逆に、プロテクト処理が実行されている時に、メイン電源回路をオン状態からオフ状態にする際には、プロテクト処理が解除されないようにする必要がある。これらの処理もマイコンによってソフトウェア的に処理が実行される。ここで、オーディオ装置にはマイコンを使用しないものが存在するので、マイコンを使用せずに上記の処理を実行する技術が要望されている。   Conventionally, in an audio device such as an amplifier, when a commercial AC power supply is turned on using a microcomputer, the control state of the main power supply circuit is reset to an initial state and the main power supply circuit is controlled to be turned on. In this audio apparatus, when detecting that an abnormal state such as an overcurrent has occurred in the amplifier circuit, the microcomputer executes a protection process and controls the main power supply circuit to be in an off state. Also, in this audio device, when the main power circuit is switched from the on state to the off state when the protection process is not being performed, it is necessary to prevent the protection process from being erroneously performed. When the main power supply circuit is changed from the on state to the off state while the process is being executed, it is necessary to prevent the protection process from being released. These processes are also executed in software by the microcomputer. Here, since some audio apparatuses do not use a microcomputer, there is a demand for a technique for executing the above processing without using a microcomputer.

特開平10−243544号公報Japanese Patent Laid-Open No. 10-243544

本発明は上記従来の課題を解決するためになされたものであり、その目的は、マイコンを使用することなく、メイン電源回路のオン状態およびオフ状態を制御し、メイン電源被供給回路に異常状態が発生していることが検出された時にメイン電源回路をオフ状態に制御し、商用交流電源がオフ状態になり、メイン電源回路をオン状態からオフ状態にする際に、プロテクト処理が実行されていなければ誤ってプロテクト処理が実行されず、プロテクト処理が実行されていれば誤ってプロテクト処理が解除されることがない電源制御回路を提供することである。   The present invention has been made to solve the above-described conventional problems, and its purpose is to control the on and off states of the main power supply circuit without using a microcomputer, and to cause an abnormal state in the main power supply circuit. When the main power supply circuit is controlled to be turned off when the occurrence of the occurrence of power is detected, the commercial AC power supply is turned off, and the protection process is performed when the main power supply circuit is turned off from the on state. If there is no protection process, the protection process is not executed erroneously. If the protection process is executed, the protection process is not erroneously canceled.

本発明の好ましい実施形態による電源制御回路は、メイン電源回路をオン状態またはオフ状態に制御する電源制御回路であって、商用交流電源のオン時に第1レベルであり商用交流電源をオフする際に第2レベルである第1信号が入力され、第1レベルの前記第1信号に応じて所定期間、第1フリップフロップ及び第2フリップフロップをクリアするためのローレベルの信号を出力し、第2レベルの前記第1信号に応じてハイレベルの信号を出力する第1クリア回路と、前記第1信号が入力され、第1レベルの前記第1信号に応じてローレベルの信号を出力し、第2レベルの前記第1信号に応じてクロックであるハイレベルの信号を出力する第1クロック回路と、前記第1クリア回路からの信号がクリア入力に入力され、前記第1クロック回路からの信号がクロック入力に入力され、データ入力に継続的にハイレベルの信号が入力されており、クリア入力にローレベルの信号が入力されることにより、クリアされ、その結果、第1出力から、前記メイン電源回路をオン状態にするための第3レベルの信号を出力し、クロック入力にクロックであるハイレベルの信号が入力されることにより、第1出力から、前記メイン電源回路をオフ状態にするための第4レベルの信号を出力する前記第1フリップフロップと、前記第1フリップフロップの第1出力からの信号が第3レベルになると第5レベルになり、前記第1フリップフロップの第1出力からの信号が第4レベルになると第6レベルになる第2信号が入力され、第5レベルの前記第2信号に応じて所定期間、前記第2フリップフロップをクリアするためのローレベルの信号を出力する第2クリア回路と、前記第2クリア回路に並列接続され、前記第2信号、および、前記第2フリップフロップの第2出力から前記第2フリップフロップがプロテクト処理を実行しているときには第7レベルでありプロテクト処理を実行していないときには第8レベルである信号が入力され、第6レベルの前記第2信号および第8レベルの前記第2フリップフロップの第2出力からの信号に応じて、前記第2フリップフロップをクリアするためのローレベルの信号を出力し、第6レベルの前記第2信号および第7レベルの前記第2フリップフロップの第2出力からの信号に応じて、ハイレベルの信号を出力する第3クリア回路と、メイン電源被供給回路に異常状態が発生していることが検出されるときに第9レベルであり発生していないことが検出されるときに第10レベルである第3信号が入力され、第9レベルの前記第3信号に応じて前記第2フリップフロップにプロテクト処理を実行させるためのクロックであるハイレベルの信号を出力し、第10レベルの前記第3信号に応じてローレベルの信号を出力する第2クロック回路と、前記第1クリア回路、前記第2クリア回路および前記第3クリア回路からの信号がクリア入力に入力され、前記第2クロック回路からの信号がクロック入力に入力され、データ入力に継続的にハイレベルの信号が入力されており、クリア入力にローレベルの信号が入力されることにより、クリアされてプロテクト処理を実行せず、第2出力から第8レベルの信号を出力し、クリア入力にハイレベルの信号が入力されクロック入力にハイレベルの信号が入力されることにより、プロテクト処理を実行し、その結果、第1出力から前記メイン電源回路をオフ状態にするための信号を出力し、第2出力から第7レベルの信号を出力する前記第2フリップフロップとを備える。   A power supply control circuit according to a preferred embodiment of the present invention is a power supply control circuit that controls a main power supply circuit to be in an on state or an off state, and is at a first level when the commercial AC power is turned on and is turned off. A first signal of a second level is input, and a low level signal for clearing the first flip-flop and the second flip-flop is output for a predetermined period according to the first signal of the first level, A first clear circuit that outputs a high level signal in response to the first signal at a level; the first signal is input; a low level signal is output in response to the first signal at a first level; A first clock circuit that outputs a high-level signal that is a clock in response to the two-level first signal, and a signal from the first clear circuit are input to a clear input, and the first clock circuit Is input to the clock input, a high level signal is continuously input to the data input, and a low level signal is input to the clear input, which is cleared. As a result, from the first output A third level signal for turning on the main power supply circuit is output, and a high level signal as a clock is input to the clock input, so that the main power supply circuit is turned off from the first output. The first flip-flop that outputs a fourth level signal for the first flip-flop, and the fifth flip-flop when the signal from the first output of the first flip-flop becomes the third level. When the signal from one output becomes the fourth level, the second signal that becomes the sixth level is input, and the second flip-flop is supplied for a predetermined period according to the second signal of the fifth level. A second clear circuit for outputting a low-level signal for clearing a signal, and a second flip-flop connected in parallel to the second clear circuit, from the second signal and a second output of the second flip-flop. When the protection process is being executed, the signal is at the seventh level, and when the protection process is not being executed, the signal at the eighth level is input, and the second signal at the sixth level and the second flip-flop at the eighth level In response to a signal from the second output of the second output, a low level signal for clearing the second flip-flop is output, and the second signal of the sixth level and the second flip-flop of the seventh level are output. It is detected that an abnormal state has occurred in the third clear circuit that outputs a high level signal and the main power supplied circuit in response to the signal from the two outputs. A third signal of the tenth level is input when it is detected that the signal is at the ninth level and is not generated, and the second flip-flop is protected according to the third signal of the ninth level. A second clock circuit for outputting a high level signal, which is a clock for executing the signal, and outputting a low level signal in response to the third signal at the tenth level, the first clear circuit, and the second clear signal The signal from the circuit and the third clear circuit is input to the clear input, the signal from the second clock circuit is input to the clock input, the high level signal is continuously input to the data input, and the clear input When a low level signal is input to the output, it is cleared and the protection process is not executed, but the 8th level signal is output from the second output, and the clear input is set to the high level. When a signal is input and a high level signal is input to the clock input, a protection process is executed. As a result, a signal for turning off the main power supply circuit is output from the first output, and the second output is output. To the second flip-flop for outputting a seventh level signal.

商用交流電源がオン状態になると、第1クリア回路は、第1レベルの第1信号に応じて所定期間、第1フリップフロップ及び第2フリップフロップをクリアするためのローレベルの信号を出力する。第1フリップフロップは、クリア入力にローレベルの信号が入力されると、クリアされ、第1出力から、メイン電源回路をオン状態にするための第3レベルの信号を出力し、メイン電源回路がオン状態にされる。第2フリップフロップは、クリア入力にローレベルの信号が入力されることにより、クリアされてプロテクト処理を実行しない。第2クリア回路は、第5レベルの第2信号に応じて所定期間、第2フリップフロップをクリアするためのローレベルの信号を出力する。第2フリップフロップは、クリア入力にローレベルの信号が入力されることにより、クリアされてプロテクト処理を実行しない。従って、メイン電源回路がオン状態になり、メイン電源被供給回路の動作が安定するまでの間に、第9レベルの第3信号に応じて第2フリップフロップのクロック入力にハイレベルの信号が入力されても、第2フリップフロップが誤ってプロテクト処理を実行することが防止される。   When the commercial AC power supply is turned on, the first clear circuit outputs a low level signal for clearing the first flip-flop and the second flip-flop for a predetermined period according to the first signal at the first level. The first flip-flop is cleared when a low level signal is input to the clear input, and outputs a third level signal for turning on the main power supply circuit from the first output. Turned on. The second flip-flop is cleared by inputting a low level signal to the clear input and does not execute the protection process. The second clear circuit outputs a low level signal for clearing the second flip-flop for a predetermined period according to the fifth signal of the fifth level. The second flip-flop is cleared by inputting a low level signal to the clear input and does not execute the protection process. Accordingly, a high level signal is input to the clock input of the second flip-flop in response to the third signal at the ninth level until the main power supply circuit is turned on and the operation of the main power supplied circuit is stabilized. Even if this is done, it is prevented that the second flip-flop erroneously executes the protection process.

メイン電源被供給回路に異常状態が発生したことが検出されると、第2クロック回路は、第2フリップフロップにプロテクト処理を実行させるためのクロックであるハイレベルの信号を出力する。第2フリップフロップは、クリア入力にハイレベルの信号が入力されクロック入力にハイレベルの信号が入力されることにより、プロテクト処理を実行し、第1出力からメイン電源回路をオフ状態にするための信号を出力し、メイン電源回路がオフされる。   When it is detected that an abnormal state has occurred in the main power supply circuit, the second clock circuit outputs a high-level signal that is a clock for causing the second flip-flop to execute the protection process. The second flip-flop performs a protection process when a high level signal is input to the clear input and a high level signal is input to the clock input, and the main power supply circuit is turned off from the first output. A signal is output and the main power supply circuit is turned off.

第2フリップフロップがプロテクト処理を実行していないときに、商用交流電源がオフ状態になると、第1クロック回路は、第2レベルの第1信号に応じてクロックであるハイレベルの信号を出力する。第1フリップフロップは、クロック入力にクロックであるハイレベルの信号が入力されることにより、メイン電源回路をオフ状態にするための第4レベルの信号を出力し、メイン電源回路はオフ状態になる。第3クリア回路は、第6レベルの第2信号および第8レベルの第2フリップフロップの第2出力からの信号に応じて、第2フリップフロップをクリアするためのローレベルの信号を出力する。第2フリップフロップは、クリア入力にローレベルの信号が入力されることにより、クリアされてプロテクト処理を実行しない。従って、メイン電源回路がオフ状態になり、メイン電源被供給回路の動作が安定するまでの間に、第9レベルの第3信号に応じて第2フリップフロップのクロック入力にハイレベルの信号が入力されても、第2フリップフロップが誤ってプロテクト処理を実行することが防止される。   If the commercial AC power supply is turned off when the second flip-flop is not performing the protection process, the first clock circuit outputs a high level signal that is a clock according to the second level first signal. . The first flip-flop outputs a fourth level signal for turning off the main power supply circuit when a high level signal as a clock is input to the clock input, and the main power supply circuit is turned off. . The third clear circuit outputs a low level signal for clearing the second flip-flop according to the second signal at the sixth level and the signal from the second output of the second flip-flop at the eighth level. The second flip-flop is cleared by inputting a low level signal to the clear input and does not execute the protection process. Therefore, a high level signal is input to the clock input of the second flip-flop in response to the third signal at the ninth level until the main power supply circuit is turned off and the operation of the main power supplied circuit is stabilized. Even if this is done, it is prevented that the second flip-flop erroneously executes the protection process.

第2フリップフロップがプロテクト処理を実行しているときに、商用交流電源がオフ状態になると、第1クロック回路は、第2レベルの第1信号に応じてクロックであるハイレベルの信号を出力する。第1フリップフロップは、クロック入力にクロックであるハイレベルの信号が入力されることにより、メイン電源回路をオフ状態にするための第4レベルの信号を出力するが、メイン電源回路は既にオフ状態である。第3クリア回路は、第6レベルの第2信号および第7レベルの第2フリップフロップの第2出力からの信号に応じて、第2フリップフロップにハイレベルの信号を出力する。第2フリップフロップは、クリア入力にハイレベルの信号が入力されることにより、クリアされずに、プロテクト処理を継続する。従って、第2フリップフロップが誤ってプロテクト処理を解除することが防止される。   If the commercial AC power supply is turned off while the second flip-flop is executing the protection process, the first clock circuit outputs a high-level signal that is a clock according to the second-level first signal. . The first flip-flop outputs a fourth level signal for turning off the main power supply circuit when a high level signal as a clock is input to the clock input, but the main power supply circuit is already in the off state. It is. The third clear circuit outputs a high level signal to the second flip-flop in response to the second signal at the sixth level and the signal from the second output of the second flip-flop at the seventh level. The second flip-flop continues the protection process without being cleared when a high level signal is input to the clear input. Therefore, it is possible to prevent the second flip-flop from canceling the protection process by mistake.

なお、第1レベルがハイレベルかつ第2レベルがローレベルでもよく、第1レベルがローレベルかつ第2レベルがハイレベルでもよい。第3レベルがハイレベルかつ第4レベルがローレベルでもよく、第3レベルがローレベルかつ第4レベルがハイレベルでもよい。第5レベルがハイレベルかつ第6レベルがローレベルでもよく、第5レベルがローレベルかつ第6レベルがハイレベルでもよい。第7レベルがハイレベルかつ第8レベルがローレベルでもよく、第7レベルがローレベルかつ第8レベルがハイレベルでもよい。第9レベルがハイレベルかつ第10レベルがローレベルでもよく、第9レベルがローレベルかつ第10レベルがハイレベルでもよい。   Note that the first level may be a high level and the second level may be a low level, the first level may be a low level, and the second level may be a high level. The third level may be a high level and the fourth level may be a low level, the third level may be a low level, and the fourth level may be a high level. The fifth level may be a high level and the sixth level may be a low level, the fifth level may be a low level, and the sixth level may be a high level. The seventh level may be a high level and the eighth level may be a low level, the seventh level may be a low level, and the eighth level may be a high level. The ninth level may be a high level and the tenth level may be a low level, the ninth level may be a low level, and the tenth level may be a high level.

本発明の別の好ましい実施形態による電源制御回路は、メイン電源回路をオン状態またはオフ状態に制御する電源制御回路であって、商用交流電源のオン時にハイレベルであり商用交流電源をオフする際にローレベルである第1信号が入力され、ハイレベルの前記第1信号に応じて所定期間、第1フリップフロップ及び第2フリップフロップをクリアするためのローレベルの信号を出力し、ローレベルの前記第1信号に応じてハイレベルの信号を出力する第1クリア回路と、前記第1信号が入力され、ハイレベルの前記第1信号に応じてローレベルの信号を出力し、ローレベルの前記第1信号に応じてクロックであるハイレベルの信号を出力する第1クロック回路と、前記第1クリア回路からの信号がクリア入力に入力され、前記第1クロック回路からの信号がクロック入力に入力され、データ入力に継続的にハイレベルの信号が入力されており、クリア入力にローレベルの信号が入力されることにより、クリアされ、その結果、第1出力から、前記メイン電源回路をオン状態にするためのハイレベルの信号を出力し、クロック入力にクロックであるハイレベルの信号が入力されることにより、第1出力から、前記メイン電源回路をオフ状態にするためのローレベルの信号を出力する前記第1フリップフロップと、前記第1フリップフロップの第1出力からの信号がハイレベルになるとハイレベルになり、前記第1フリップフロップの第1出力からの信号がローレベルになるとローレベルになる第2信号が入力され、ハイレベルの前記第2信号に応じて所定期間、前記第2フリップフロップをクリアするためのローレベルの信号を出力する第2クリア回路と、前記第2クリア回路に並列接続され、前記第2信号、および、前記第2フリップフロップの第2出力から前記第2フリップフロップがプロテクト処理を実行しているときにはハイレベルでありプロテクト処理を実行していないときにはローレベルである信号が入力され、ローレベルの前記第2信号およびローレベルの前記第2フリップフロップの第2出力からの信号に応じて、前記第2フリップフロップをクリアするためのローレベルの信号を出力し、ローレベルの前記第2信号およびハイレベルの前記第2フリップフロップの第2出力からの信号に応じて、ハイレベルの信号を出力する第3クリア回路と、メイン電源被供給回路に異常状態が発生していることが検出されるときにハイレベルであり発生していないことが検出されるときにローレベルである第3信号が入力され、ハイレベルの前記第3信号に応じて前記第2フリップフロップにプロテクト処理を実行させるためのクロックであるハイレベルの信号を出力し、ローレベルの前記第3信号に応じてローレベルの信号を出力する第2クロック回路と、前記第1クリア回路、前記第2クリア回路および前記第3クリア回路からの信号がクリア入力に入力され、前記第2クロック回路からの信号がクロック入力に入力され、データ入力に継続的にハイレベルの信号が入力されており、クリア入力にローレベルの信号が入力されることにより、クリアされてプロテクト処理を実行せず、第2出力からローレベルの信号を出力し、クリア入力にハイレベルの信号が入力されクロック入力にハイレベルの信号が入力されることにより、プロテクト処理を実行し、その結果、第1出力から前記メイン電源回路をオフ状態にするための信号を出力し、第2出力からハイレベルの信号を出力する前記第2フリップフロップとを備える。   A power supply control circuit according to another preferred embodiment of the present invention is a power supply control circuit that controls a main power supply circuit to be in an on state or an off state, and is at a high level when the commercial AC power is turned on, The first signal having a low level is input, and a low level signal for clearing the first flip-flop and the second flip-flop is output for a predetermined period according to the first signal having a high level. A first clear circuit that outputs a high level signal in response to the first signal; and the first signal is input; a low level signal is output in response to the high level first signal; A first clock circuit that outputs a high-level signal that is a clock in response to the first signal, and a signal from the first clear circuit are input to the clear input, and the first clock is input. A signal from the circuit is input to the clock input, a high level signal is continuously input to the data input, and a low level signal is input to the clear input, which is cleared. As a result, the first output From the first output, the main power supply circuit is turned off by outputting a high level signal for turning on the main power supply circuit and inputting a high level signal as a clock to the clock input. When the signal from the first output of the first flip-flop and the first output of the first flip-flop becomes high level, it becomes high level, and from the first output of the first flip-flop The second signal that goes to the low level is input when the signal becomes low, and the second flip is performed for a predetermined period in accordance with the second signal at the high level. A second clear circuit for outputting a low-level signal for clearing the drop; and a second flip-flop connected in parallel to the second clear circuit, from the second signal and the second output of the second flip-flop. When the protection process is being executed, the signal is at a high level, and when the protection process is not being executed, a signal at a low level is input, and the second signal at the low level and the second flip-flop at the low level are input. In response to a signal from the output, a low level signal for clearing the second flip-flop is output, and a low level second signal and a high level second flip-flop signal from the second output are output. Accordingly, it is detected that an abnormal state has occurred in the third clear circuit that outputs a high level signal and the main power supplied circuit. When it is detected that the signal is at a high level and is not generated, a third signal that is at a low level is input, and protection processing is performed on the second flip-flop in response to the third signal at a high level. A second clock circuit that outputs a high-level signal that is a clock for generating a low-level signal in response to the third signal at a low level; the first clear circuit; the second clear circuit; A signal from the third clear circuit is input to the clear input, a signal from the second clock circuit is input to the clock input, a high level signal is continuously input to the data input, and a low level is input to the clear input. When the signal is input, the signal is cleared and protection processing is not executed, but a low level signal is output from the second output, and the clear input is at a high level. When a signal is input and a high level signal is input to the clock input, a protection process is executed. As a result, a signal for turning off the main power supply circuit is output from the first output, and the second output is output. And the second flip-flop for outputting a high level signal.

本発明によると、マイコンを使用することなく、メイン電源回路のオン状態およびオフ状態を制御し、メイン電源被供給回路に異常状態が発生していることが検出された時にメイン電源回路をオフ状態に制御し、商用交流電源がオフ状態になり、メイン電源回路をオン状態からオフ状態にする際に、プロテクト処理が実行されていなければ誤ってプロテクト処理が実行されず、プロテクト処理が実行されていれば誤ってプロテクト処理が解除されることがない電源制御回路を提供することを提供することができる。   According to the present invention, without using a microcomputer, the main power supply circuit is controlled to be turned on and off, and the main power supply circuit is turned off when an abnormal state is detected in the main power supply circuit. When the commercial AC power supply is turned off and the main power supply circuit is turned from the on state to the off state, if the protection process is not executed, the protection process is not executed by mistake and the protection process is executed. Thus, it is possible to provide a power supply control circuit that prevents the protection process from being canceled by mistake.

以下、本発明の好ましい実施形態について説明するが、本発明はこれらの実施形態には限定されない。図1は、本発明の好ましい実施形態による電源制御回路1を含むオーディ装置を示す概略回路図である。オーディオ装置は、電源制御回路1と、サブ電源回路11と、リセットIC12と、メイン電源回路13と、アンプ回路等のメイン電源被供給回路14と、検出回路15とを備える。   Hereinafter, although preferable embodiment of this invention is described, this invention is not limited to these embodiment. FIG. 1 is a schematic circuit diagram showing an audio apparatus including a power supply control circuit 1 according to a preferred embodiment of the present invention. The audio device includes a power control circuit 1, a sub power circuit 11, a reset IC 12, a main power circuit 13, a main power supplied circuit 14 such as an amplifier circuit, and a detection circuit 15.

サブ電源回路11は、外部から商用交流電源が供給され、電源制御回路1およびリセットIC12等に電源電圧を供給する。図1において、「+5V」との記載は、サブ電源回路11から供給される+5V電源電圧の電源ラインを示している。   The sub power circuit 11 is supplied with commercial AC power from the outside, and supplies power voltage to the power control circuit 1 and the reset IC 12. In FIG. 1, “+5 V” indicates a power supply line of +5 V power supply voltage supplied from the sub power supply circuit 11.

リセットIC12は、商用交流電源をオンする指示がユーザ操作によって入力され、商用交流電源がオン状態になり(供給開始され)、サブ電源回路11から電源電圧が供給されると、ハイレベルのPOFF信号を電源制御回路1に出力する。リセットIC12は、商用交流電源をオフする指示がユーザ操作によって入力され、商用交流電源をオフする際に、ローレベルのPOFF信号を電源制御回路1に出力する。   The reset IC 12 receives a high-level POFF signal when an instruction to turn on the commercial AC power is input by a user operation, the commercial AC power is turned on (supply is started), and the power voltage is supplied from the sub power circuit 11. Is output to the power supply control circuit 1. The reset IC 12 outputs a low-level POFF signal to the power supply control circuit 1 when an instruction to turn off the commercial AC power is input by a user operation and the commercial AC power is turned off.

メイン電源回路13は、外部から商用交流電源が供給され、アンプ回路14等に電源電圧を供給する。メイン電源回路13は、電源制御回路1(フリップフロップFF1、FF2)からの信号に応じてオン状態又はオフ状態に制御される。   The main power supply circuit 13 is supplied with commercial AC power from the outside and supplies a power supply voltage to the amplifier circuit 14 and the like. The main power supply circuit 13 is controlled to be in an on state or an off state in accordance with a signal from the power supply control circuit 1 (flip-flops FF1, FF2).

アンプ回路14は、メイン電源回路14から供給される電源電圧によって動作し、外部から入力されるオーディオ信号を増幅し、外部に接続されたスピーカーに出力する。   The amplifier circuit 14 operates with the power supply voltage supplied from the main power supply circuit 14, amplifies an audio signal input from the outside, and outputs the amplified audio signal to a speaker connected to the outside.

検出回路15は、アンプ回路14に過電流及び/又は過電圧等の異常状態が発生していることを検出する。検出回路15は、過電流及び/又は過電圧の発生を検出すると、ハイレベルのProtect信号を電源制御回路1に出力し、過電流及び/又は過電圧が発生していないことを検出しているとき、ローレベルのProtect信号を電源制御回路1に出力する。   The detection circuit 15 detects that an abnormal state such as an overcurrent and / or an overvoltage has occurred in the amplifier circuit 14. When the detection circuit 15 detects the occurrence of an overcurrent and / or overvoltage, it outputs a high level Protect signal to the power supply control circuit 1 and detects that no overcurrent and / or overvoltage has occurred. A low level Protect signal is output to the power supply control circuit 1.

電源制御回路1は、サブ電源回路11から電源電圧が供給され、メイン電源回路1のオン状態およびオフ状態を制御する回路である。電源制御回路1は、商用交流電源がオン状態になり、サブ電源回路11から電源電圧が供給されるようになると、メイン電源回路13をオン状態に制御し、商用交流電源がオフ状態になる際に、メイン電源回路13をオフ状態に制御する。また、電源制御回路1は、検出回路15からハイレベルのProtect信号が供給されると、メイン電源回路13をオフ状態に制御する。   The power supply control circuit 1 is a circuit that is supplied with a power supply voltage from the sub power supply circuit 11 and controls an on state and an off state of the main power supply circuit 1. When the commercial AC power supply is turned on and the power supply voltage is supplied from the sub power supply circuit 11, the power supply control circuit 1 controls the main power supply circuit 13 to be turned on and the commercial AC power supply is turned off. Then, the main power supply circuit 13 is controlled to be turned off. Further, when the high-level Protect signal is supplied from the detection circuit 15, the power supply control circuit 1 controls the main power supply circuit 13 to be turned off.

電源制御回路1は、第1クリア回路2と、第2クリア回路3と、第1クロック回路4と、第2クロック回路5と、第3クリア回路6と、フリップフロップFF1、FF2とを備える。   The power supply control circuit 1 includes a first clear circuit 2, a second clear circuit 3, a first clock circuit 4, a second clock circuit 5, a third clear circuit 6, and flip-flops FF1 and FF2.

第1クリア回路2は、リセットIC12からPOFF信号が入力されており、ハイレベルのPOFF信号が入力された時から所定期間だけ、フリップフロップFF1及びFF2のクリア入力CLRにローレベルの信号を供給することにより、フリップフロップFF1及びFF2を初期状態にクリアする。ハイレベルのPOFF信号が入力された時から所定期間経過後またはローレベルのPOFF信号が入力されている時には、フリップフロップFF1及びFF2のクリア入力CLRにハイレベルの信号を供給するので、フリップフロップFF1及びFF2を初期状態にクリアしない。   The first clear circuit 2 receives the POFF signal from the reset IC 12 and supplies a low level signal to the clear input CLR of the flip-flops FF1 and FF2 for a predetermined period from when the high level POFF signal is input. As a result, the flip-flops FF1 and FF2 are cleared to the initial state. Since a high level signal is supplied to the clear inputs CLR of the flip-flops FF1 and FF2 after a predetermined period has elapsed since the high-level POFF signal was input or when the low-level POFF signal is input, the flip-flop FF1 And FF2 is not cleared to the initial state.

第1クリア回路2は、コンデンサC1と、ダイオードD1、D2と、npn型トランジスタQ1と、抵抗R1とを含む。コンデンサC1は一端がリセットIC12に接続され、他端がダイオードD1を介して接地電位に接続され、トランジスタQ1のベースに接続されている。トランジスタQ1は、エミッタが接地電位に接続され、コレクタが抵抗R1を介して+5V電源ラインに接続されている。また、トランジスタQ1のコレクタは、フリップフロップFF1のクリア入力CLRに接続され、かつ、ダイオードD2を介してフリップフロップFF2のクリア入力CLRに接続されている。   The first clear circuit 2 includes a capacitor C1, diodes D1 and D2, an npn transistor Q1, and a resistor R1. The capacitor C1 has one end connected to the reset IC 12, the other end connected to the ground potential via the diode D1, and is connected to the base of the transistor Q1. The transistor Q1 has an emitter connected to the ground potential and a collector connected to the + 5V power supply line via the resistor R1. The collector of the transistor Q1 is connected to the clear input CLR of the flip-flop FF1, and is connected to the clear input CLR of the flip-flop FF2 via the diode D2.

第2クリア回路3は、APOWER信号が入力されており、ハイレベルのAPOWER信号が入力された時から所定期間だけ、フリップフロップFF2のクリア入力CLRにローレベルの信号を供給することにより、フリップフロップFF2を初期状態にクリアする。フリップフロップFF2を初期状態にクリアしている期間は、フリップフロップFF2はプロテクト処理を実行しない。ハイレベルのAPOWER信号が入力された時から所定期間経過後またはローレベルのAPOWER信号が入力されている時には、フリップフロップFF2のクリア入力CLRにハイレベルの信号を供給することにより、フリップフロップFF2を初期状態にクリアしない。   The second clear circuit 3 receives the APOWER signal, and supplies the low-level signal to the clear input CLR of the flip-flop FF2 only for a predetermined period from when the high-level APOWER signal is input. Clear FF2 to the initial state. During the period when the flip-flop FF2 is cleared to the initial state, the flip-flop FF2 does not execute the protection process. By supplying a high level signal to the clear input CLR of the flip-flop FF2 after a predetermined period has elapsed since the high-level APOWER signal was input or when the low-level APOWER signal is being input, Does not clear to the initial state.

APOWER信号は、フリップフロップFF1のQ(−)出力がハイレベルのときにハイレベルになり、フリップフロップFF1のQ(−)出力がローレベルのときにローレベルになる信号である。従って、第2クリア回路3は、メイン電源回路13がオン状態になり、アンプ回路14に電源電圧が供給された時から所定期間だけ(アンプ回路14への電源供給が安定し、アンプ回路14が安定して動作する迄)、フリップフロップFF2のクロック入力CKにハイレベルの信号が入力されても、フリップフロップFF2にプロテクト処理を実行させない。   The APOWER signal is a signal that is at a high level when the Q (−) output of the flip-flop FF1 is at a high level, and that is at a low level when the Q (−) output of the flip-flop FF1 is at a low level. Therefore, in the second clear circuit 3, the main power supply circuit 13 is turned on and the power supply voltage is supplied to the amplifier circuit 14, and the power supply to the amplifier circuit 14 is stabilized for a predetermined period (the amplifier circuit 14 Until stable operation), even if a high level signal is input to the clock input CK of the flip-flop FF2, the flip-flop FF2 is not allowed to execute the protection process.

第2クリア回路3は、コンデンサC2と、ダイオードD3と、npn型トランジスタQ2と、抵抗R2とを含む。コンデンサC2の一端にはAPOWER信号が供給され、他端はダイオードD3を介して接地電位に接続され、トランジスタQ2のベースに接続されている。トランジスタQ2は、エミッタが接地電位に接続され、コレクタが、抵抗R2を介して+5V電源ラインに接続され、かつ、フリップフロップFF2のクリア入力CLRに接続されている。   The second clear circuit 3 includes a capacitor C2, a diode D3, an npn transistor Q2, and a resistor R2. An APOWER signal is supplied to one end of the capacitor C2, and the other end is connected to the ground potential via the diode D3 and is connected to the base of the transistor Q2. The transistor Q2 has an emitter connected to the ground potential, a collector connected to the + 5V power supply line via the resistor R2, and a clear input CLR of the flip-flop FF2.

第1クロック回路4は、リセットIC12からPOFF信号が入力されており、ローレベルのPOFF信号が入力されている時、フリップフロップFF1のクロック入力CKにクロックであるハイレベルの信号を出力する。第1クロック回路4は、ハイレベルのPOFF信号が入力されている時、フリップフロップFF1のクロック入力CKにローレベルの信号を出力する。   The first clock circuit 4 receives a POFF signal from the reset IC 12 and outputs a high level signal as a clock to the clock input CK of the flip-flop FF1 when a low level POFF signal is input. The first clock circuit 4 outputs a low level signal to the clock input CK of the flip-flop FF1 when a high level POFF signal is input.

第1クロック回路4は、ダイオードD4と、pnp型トランジスタQ3と、抵抗R3と、コンデンサC3とを含む。ダイオードD4のカソードはリセットIC12に接続され、アノードはトランジスタQ3のベースに接続されている。トランジスタQ3は、エミッタが+5V電源ラインに接続され、コレクタが抵抗R3を介して接地電位に接続され、コンデンサC3を介して接地電位に接続され、かつ、フリップフロップFF1のクロック入力CKに接続されている。   The first clock circuit 4 includes a diode D4, a pnp transistor Q3, a resistor R3, and a capacitor C3. The cathode of the diode D4 is connected to the reset IC 12, and the anode is connected to the base of the transistor Q3. The transistor Q3 has an emitter connected to the + 5V power line, a collector connected to the ground potential via the resistor R3, a capacitor C3 connected to the ground potential, and a clock input CK of the flip-flop FF1. Yes.

第2クロック回路5は、検出回路15からProtect信号が入力されており、ハイレベルのProtect信号が入力されている時、フリップフロップFF2のクロック入力CKにクロックであるハイレベルの信号を出力する。第2クロック回路5は、ローレベルのProtect信号が入力されている時、フリップフロップFF2のクロック入力CKにローレベルの信号を出力する。   The second clock circuit 5 receives the Protect signal from the detection circuit 15 and outputs a high level signal as a clock to the clock input CK of the flip-flop FF2 when the high level Protect signal is input. The second clock circuit 5 outputs a low level signal to the clock input CK of the flip-flop FF2 when the low level Protect signal is input.

第2クロック回路5は、フォトカプラPCと、pnp型トランジスタQ4と、抵抗R4、R5と、コンデンサC4とを含む。フォトカプラPCのフォトダイオードのアノードは検出回路15に接続され、カソードは接地電位に接続されている。フォトカプラPCのフォトトランジスタは、エミッタが接地電位に接続され、コレクタがトランジスタQ4のベースに接続されている。トランジスタQ4は、エミッタが+5V電源ラインに接続され、コレクタが抵抗R4を介して接地電位に接続され、抵抗R5を介してフリップフロップFF2のクロック入力CKに接続されている。抵抗R5とフリップフロップFF2のクロック入力CKとの接続点はコンデンサC4を介して接地電位に接続されている。   Second clock circuit 5 includes a photocoupler PC, a pnp transistor Q4, resistors R4 and R5, and a capacitor C4. The anode of the photodiode of the photocoupler PC is connected to the detection circuit 15, and the cathode is connected to the ground potential. The phototransistor of the photocoupler PC has an emitter connected to the ground potential and a collector connected to the base of the transistor Q4. The transistor Q4 has an emitter connected to the + 5V power supply line, a collector connected to the ground potential via the resistor R4, and a resistor R5 connected to the clock input CK of the flip-flop FF2. A connection point between the resistor R5 and the clock input CK of the flip-flop FF2 is connected to the ground potential via the capacitor C4.

第3クリア回路6は、APOWER信号およびフリップフロップFF2のQ出力からの信号が入力されている。ローレベルのAPOWER信号が入力され、かつ、フリップフロップFF2のQ出力からローレベルの信号が入力されている(つまり、フリップフロップFF2がプロテクト処理を実行していない状態で、商用交流電源がオフ状態にされる)時、第3クリア回路6は、フリップフロップFF2のクリア入力CLRにローレベルの信号を供給することにより、フリップフロップFF2をクリアさせ、誤ってプロテクト処理を実行しないようにさせる。ローレベルのAPOWER信号が入力され、かつ、フリップフロップFF2のQ出力からハイレベルの信号が入力されている(つまり、フリップフロップFF2がプロテクト処理を実行している状態で、商用交流電源がオフ状態にされる)時、第3クリア回路6は、フリップフロップFF2のクリア入力CLRにハイレベルの信号を供給することにより、フリップフロップFF2をクリアさせず、プロテクト処理の状態を維持させる。ハイレベルのAPOWER信号が入力されている(つまり、商用交流電源がオン状態である)時、第3クリア回路6は、フリップフロップFF2のクリア入力CLRにハイレベルの信号を供給することにより、フリップフロップFF2をクリアさせない。   The third clear circuit 6 receives the APOWER signal and the signal from the Q output of the flip-flop FF2. A low-level APOWER signal is input and a low-level signal is input from the Q output of the flip-flop FF2 (that is, the commercial AC power supply is off in a state where the flip-flop FF2 is not executing the protection process). The third clear circuit 6 supplies a low level signal to the clear input CLR of the flip-flop FF2, thereby clearing the flip-flop FF2 and preventing the protection process from being erroneously performed. A low-level APOWER signal is input, and a high-level signal is input from the Q output of the flip-flop FF2 (that is, the commercial AC power supply is off in a state where the flip-flop FF2 is executing protection processing). The third clear circuit 6 supplies a high-level signal to the clear input CLR of the flip-flop FF2, so that the flip-flop FF2 is not cleared and the protection processing state is maintained. When a high-level APOWER signal is input (that is, when the commercial AC power supply is on), the third clear circuit 6 supplies a high-level signal to the clear input CLR of the flip-flop FF2, thereby flipping the flip-flop FF2. FF2 is not cleared.

第3クリア回路6は、第2クリア回路3に並列接続されている。第3クリア回路6は、npn型トランジスタQ5〜Q7と、抵抗R6とを含む。トランジスタQ5は、ベースにAPOWER信号が供給され、エミッタが接地電位に接続され、コレクタが抵抗R6を介して+5V電源ラインに接続され、かつ、トランジスタQ6のべース及びQ7のコレクタに接続されている。トランジスタQ6は、エミッタが接地電位に接続され、コレクタが抵抗R2を介して+5V電源ラインに接続され、かつ、フリップフロップFF2のクリア入力CLRに接続されている。トランジスタQ7は、エミッタが接地電位に接続され、ベースがフリップフロップFF2のQ出力に接続されている。   The third clear circuit 6 is connected to the second clear circuit 3 in parallel. The third clear circuit 6 includes npn transistors Q5 to Q7 and a resistor R6. The transistor Q5 is supplied with the APOWER signal at the base, the emitter is connected to the ground potential, the collector is connected to the + 5V power supply line via the resistor R6, and is connected to the base of the transistor Q6 and the collector of Q7. Yes. The transistor Q6 has an emitter connected to the ground potential, a collector connected to the + 5V power supply line via the resistor R2, and a clear input CLR of the flip-flop FF2. The transistor Q7 has an emitter connected to the ground potential and a base connected to the Q output of the flip-flop FF2.

フリップフロップFF1は、第1クリア回路2および第1クロック回路4からの信号に応じて、メイン電源回路13をオン状態又はオフ状態に制御する。フリップフロップFF1は、クリア入力CLRに第1クリア回路2からの信号が入力され、クロック入力CKに第1クロック回路4からの信号が入力され、データ入力DおよびPR入力に+5V電源電圧(ハイレベルの信号)が継続的に入力されている。フリップフロップFF1は、クリア入力CLRにローレベルの信号が入力されると、初期状態にクリアされ、Q出力からローレベルの信号を出力し、Q(−)出力からメイン電源回路13をオン状態にするためのハイレベルの信号を出力する。フリップフロップFF1は、クロック入力CKにクロックであるハイレベルの信号が入力されると、Q出力からハイレベルの信号を出力し、Q(−)出力からメイン電源回路13をオフ状態にするためのローレベルの信号を出力する。   The flip-flop FF1 controls the main power supply circuit 13 to be in an on state or an off state in accordance with signals from the first clear circuit 2 and the first clock circuit 4. In the flip-flop FF1, a signal from the first clear circuit 2 is input to the clear input CLR, a signal from the first clock circuit 4 is input to the clock input CK, and a + 5V power supply voltage (high level) is input to the data inputs D and PR. Signal) is continuously input. When a low level signal is input to the clear input CLR, the flip-flop FF1 is cleared to an initial state, outputs a low level signal from the Q output, and turns on the main power supply circuit 13 from the Q (−) output. Output a high level signal. The flip-flop FF1 outputs a high-level signal from the Q output when a high-level signal that is a clock is input to the clock input CK, and turns off the main power supply circuit 13 from the Q (−) output. Outputs a low level signal.

フリップフロップFF1は、クリア入力CLRが抵抗R1とトランジスタQ1のコレクタとの接続点に接続され、クロック入力CKが抵抗R3とトランジスタQ3のコレクタとの接続点に接続され、Q(−)出力が抵抗R7を介して+5V電源ラインに接続され、トランジスタQ8のベースに接続されている。   In the flip-flop FF1, the clear input CLR is connected to the connection point between the resistor R1 and the collector of the transistor Q1, the clock input CK is connected to the connection point between the resistor R3 and the collector of the transistor Q3, and the Q (−) output is the resistance. It is connected to the + 5V power supply line via R7, and is connected to the base of the transistor Q8.

フリップフロップFF2は、第2クロック回路5からの信号に応じて、プロテクト処理を実行し、メイン電源回路13をオフ状態に制御する。フリップフロップFF2は、クリア入力CLRに第1クリア回路2、第2クリア回路3および第3クリア回路6からの信号が入力され、クロック入力CKに第2クロック回路5からの信号が入力され、データ入力DおよびPR入力に+5V電源電圧(ハイレベルの信号)が継続的に入力されている。フリップフロップFF2は、クリア入力CLRにローレベルの信号が入力されると、初期状態にクリアされ、プロテクト処理を実行せず、Q出力からローレベルの信号を出力し、Q(−)出力からハイレベルの信号を出力する。フリップフロップFF2は、クリア入力CLRにハイレベルの信号が入力され、クロック入力CKにクロックであるハイレベルの信号が入力されると、プロテクト処理を実行し、Q出力からハイレベルの信号を出力し、Q(−)出力からローレベルの信号を出力する。   The flip-flop FF2 executes protection processing in accordance with the signal from the second clock circuit 5, and controls the main power supply circuit 13 to be in an off state. In the flip-flop FF2, signals from the first clear circuit 2, the second clear circuit 3, and the third clear circuit 6 are input to the clear input CLR, and a signal from the second clock circuit 5 is input to the clock input CK, and data The + 5V power supply voltage (high level signal) is continuously input to the inputs D and PR. When a low level signal is input to the clear input CLR, the flip-flop FF2 is cleared to an initial state, does not execute the protection process, outputs a low level signal from the Q output, and outputs a high level from the Q (−) output. A level signal is output. When a high level signal is input to the clear input CLR and a high level signal that is a clock is input to the clock input CK, the flip-flop FF2 executes protection processing and outputs a high level signal from the Q output. , Q (−) output from the low level signal.

フリップフロップFF2は、クリア入力CLRがトランジスタQ1、Q2、Q6の各コレクタに接続され、クロック入力CKが抵抗R5とコンデンサC4との接続点に接続され、データ入力D及びPR入力が+5V電源ラインに接続され、Q(−)出力が抵抗R8を介して+5V電源ラインに接続され、かつ、ダイオードD5を介してトランジスタQ8のベースに接続され、Q出力が抵抗R9を介して接地電位に接続され、かつ、トランジスタQ7のベースに接続されている。   In the flip-flop FF2, the clear input CLR is connected to the collectors of the transistors Q1, Q2, and Q6, the clock input CK is connected to the connection point between the resistor R5 and the capacitor C4, and the data input D and PR input are connected to the + 5V power supply line. Q (−) output is connected to the + 5V power supply line via the resistor R8, and is connected to the base of the transistor Q8 via the diode D5, and the Q output is connected to the ground potential via the resistor R9. In addition, it is connected to the base of the transistor Q7.

以下、電源制御回路1の動作を説明する。
[商用交流電源がオフ状態からオン状態に移行する際の動作]
商用交流電源がオフ状態の時には、電源制御回路1には+5V電源電圧が供給されないので、電源供給回路1は動作しない。商用交流電源がオン状態になると、サブ電源回路11が+5V電源電圧を供給するようになり、電源制御回路1は動作を開始する。リセットIC12はサブ電源回路11からの電源電圧を受けてハイレベルのPOFF信号を第1クリア回路2及び第1クロック回路4に供給する。
Hereinafter, the operation of the power supply control circuit 1 will be described.
[Operation when the commercial AC power supply transitions from off to on]
When the commercial AC power supply is in an off state, the power supply control circuit 1 is not supplied with the + 5V power supply voltage, so the power supply circuit 1 does not operate. When the commercial AC power supply is turned on, the sub power supply circuit 11 supplies a + 5V power supply voltage, and the power supply control circuit 1 starts operation. The reset IC 12 receives the power supply voltage from the sub power supply circuit 11 and supplies a high-level POFF signal to the first clear circuit 2 and the first clock circuit 4.

第1クリア回路2において、ハイレベルのPOFF信号によって瞬間的にコンデンサC1が充電される。コンデンサC1の充電電圧は、トランジスタQ1のベースからエミッタへと電流が流れることにより徐々に放電され、この電流が流れている期間だけトランジスタQ1はオン状態になっている。つまり、コンデンサC1が放電しきると、トランジスタQ1はオフ状態になる。トランジスタQ1がオン状態であるとき、フリップフロップFF1のクリア入力は接地電位に接続され、ローレベルの信号が入力されることにより、フリップフロップFF1はクリアされ、Q(−)出力からハイレベルの信号を出力する。また、トランジスタQ1がオン状態であるとき、フリップフロップFF2のクリア入力は接地電位に接続され、ローレベルの信号が入力されることにより、フリップフロップFF2はクリアされ、Q出力からローレベルの信号を出力し、Q(−)出力からハイレベルの信号を出力する。トランジスタQ8はオン状態になり、図示しないリレースイッチがオンされ、メイン電源回路13がオン状態になる。なお、トランジスタQ1がオフ状態になった後でも、フリップフロップFF1、FF2は、クロック入力CKにハイレベルの信号が入力されるまではこの状態を維持する。   In the first clear circuit 2, the capacitor C1 is instantaneously charged by the high-level POFF signal. The charging voltage of the capacitor C1 is gradually discharged as a current flows from the base to the emitter of the transistor Q1, and the transistor Q1 is in an ON state only during the period during which this current flows. That is, when the capacitor C1 is completely discharged, the transistor Q1 is turned off. When the transistor Q1 is in the ON state, the clear input of the flip-flop FF1 is connected to the ground potential, and the flip-flop FF1 is cleared by inputting a low-level signal, and the high-level signal is output from the Q (−) output. Is output. When the transistor Q1 is on, the clear input of the flip-flop FF2 is connected to the ground potential, and the flip-flop FF2 is cleared by inputting a low-level signal, and a low-level signal is output from the Q output. And outputs a high level signal from the Q (-) output. Transistor Q8 is turned on, a relay switch (not shown) is turned on, and main power supply circuit 13 is turned on. Even after the transistor Q1 is turned off, the flip-flops FF1 and FF2 maintain this state until a high-level signal is input to the clock input CK.

第1クロック回路4において、ハイレベルのPOFF信号に応じてトランジスタQ3はオフ状態になっている。従って、フリップフロップFF1のクロック入力CKは接地電位に接続された状態であり、ローレベルの信号が入力されている。   In the first clock circuit 4, the transistor Q3 is turned off in response to the high level POFF signal. Therefore, the clock input CK of the flip-flop FF1 is connected to the ground potential, and a low level signal is input.

フリップフロップFF1のQ(−)出力がハイレベルになってから(例えば図示しないCR時定数回路等の機能により)所定時間遅れてAPOWER信号がハイレベルになる。第2クリア回路3において、ハイレベルのAPOWER信号によって瞬間的にコンデンサC2が充電される。コンデンサC2の充電電圧は、トランジスタQ2のベースからエミッタへと電流が流れることにより徐々に放電され、この電流が流れている期間だけトランジスタQ2はオン状態になっている。つまり、コンデンサC2が放電しきると、トランジスタQ2はオフ状態になる。トランジスタQ2がオン状態であるとき、フリップフロップFF2のクリア入力は接地電位に接続され、ローレベルの信号が入力されることにより、フリップフロップFF2はクリアされ、Q出力からローレベルの信号を出力し、Q(−)出力からハイレベルの信号を出力する状態を維持する。トランジスタQ2がオン状態である期間は、アンプ回路14に供給される電源電圧が安定し、アンプ回路14が安定して動作できるようになる迄に対応している。従って、第2クリア回路3がハイレベルのAPOWER信号に応じてフリップフロップFF2を所定期間クリアさせることにより、アンプ回路14が安定して動作する迄は、ハイレベルのProtect信号に応じてフリップフロップFF2のクロック入力CKにクロックであるハイレベルの信号が入力されても、フリップフロップFF2にプロテクト処理を実行させないようにすることができる。   After the Q (−) output of the flip-flop FF1 becomes high level (for example, by a function of a CR time constant circuit not shown), the APOWER signal becomes high level after a predetermined time delay. In the second clear circuit 3, the capacitor C2 is instantaneously charged by the high-level APOWER signal. The charging voltage of the capacitor C2 is gradually discharged as a current flows from the base to the emitter of the transistor Q2, and the transistor Q2 is in an ON state only during the period during which this current flows. That is, when the capacitor C2 is completely discharged, the transistor Q2 is turned off. When the transistor Q2 is in the on state, the clear input of the flip-flop FF2 is connected to the ground potential, and when the low level signal is input, the flip-flop FF2 is cleared and outputs a low level signal from the Q output. , Q (−) output maintains a state of outputting a high level signal. The period in which the transistor Q2 is in the ON state corresponds to the time when the power supply voltage supplied to the amplifier circuit 14 becomes stable and the amplifier circuit 14 can operate stably. Accordingly, the second clear circuit 3 clears the flip-flop FF2 for a predetermined period in accordance with the high-level APOWER signal, so that the flip-flop FF2 in accordance with the high-level Protect signal until the amplifier circuit 14 operates stably. Even when a high level signal as a clock is input to the clock input CK, the flip-flop FF2 can be prevented from executing the protection process.

第3クリア回路6においては、ハイレベルのAPOWER信号に応じてトランジスタQ5がオン状態になり、フリップフロップFF2のQ出力からのハイレベルの信号によりトランジスタQ7がオン状態になる。従って、トランジスタQ6はオフ状態になるので、第3クリア回路6はフリップフロップFF2の動作には影響を与えない。   In the third clear circuit 6, the transistor Q5 is turned on in response to the high-level APOWER signal, and the transistor Q7 is turned on by the high-level signal from the Q output of the flip-flop FF2. Therefore, since the transistor Q6 is turned off, the third clear circuit 6 does not affect the operation of the flip-flop FF2.

[商用交流電源がオン状態であり、プロテクト処理を実行する場合の動作]
検出回路15は、アンプ回路14に過電流および/または過電圧が発生したことを検出すると、ハイレベルのProtect信号を第2クロック回路5に供給する。第2クロック回路5において、ハイレベルのProtect信号に応じてフォトカプラPCがオン状態になり、トランジスタQ4がオン状態になる。従って、フリップフロップFF2のクロック入力CKは+5V電源ラインに接続された状態になり、クロックであるハイレベルの信号が入力され(この時、クリア入力にはハイレベルの信号が入力されている)、プロテクト処理を実行し、Q出力、Q(−)出力を反転させる。つまり、フリップフロップFF2は、Q出力からハイレベルの信号を出力し、Q(−)出力からローレベルの信号を出力する。すなわち、Q(−)出力からのローレベルの信号により、トランジスタQ8がオフ状態になり、図示しないリレースイッチがオフされ、メイン電源回路13がオフ状態にされ、アンプ回路14に電源電圧が供給されなくなる。
[Operation when commercial AC power is on and protection is executed]
When the detection circuit 15 detects that an overcurrent and / or overvoltage has occurred in the amplifier circuit 14, it supplies a high-level Protect signal to the second clock circuit 5. In the second clock circuit 5, the photocoupler PC is turned on in response to the high level Protect signal, and the transistor Q4 is turned on. Therefore, the clock input CK of the flip-flop FF2 is connected to the + 5V power supply line, and a high level signal as a clock is input (at this time, a high level signal is input to the clear input). Protect processing is executed to invert the Q output and Q (-) output. That is, the flip-flop FF2 outputs a high level signal from the Q output, and outputs a low level signal from the Q (−) output. That is, the low level signal from the Q (−) output turns off the transistor Q8, turns off a relay switch (not shown), turns off the main power supply circuit 13, and supplies the power supply voltage to the amplifier circuit 14. Disappear.

なお、メイン電源回路13がオフ状態になった後も、フリップフロップFF1のQ(−)出力はハイレベルであるので、APOWER信号もハイレベルを維持する。また、トランジスタQ2はオフ状態を維持している。フリップフロップFF2のQ出力は、上記の通りハイレベルである。これにより、トランジスタQ5、Q7はオン状態であるので、トランジスタQ6はオフ状態である。従って、フリップフロップFF2のクリア入力CLRはハイレベルを継続し、フリップフロップFF2はクリアされず、プロテクト処理を継続することができる。   Even after the main power supply circuit 13 is turned off, the Q (−) output of the flip-flop FF1 is at a high level, and the APOWER signal is also maintained at a high level. The transistor Q2 is kept off. The Q output of the flip-flop FF2 is high level as described above. Thus, since the transistors Q5 and Q7 are in the on state, the transistor Q6 is in the off state. Therefore, the clear input CLR of the flip-flop FF2 continues to be at a high level, and the flip-flop FF2 is not cleared and the protection process can be continued.

[プロテクト処理を実行していない時に、商用交流電源がオン状態からオフ状態になる場合の動作]
ユーザ操作によって商用交流電源をオフ状態にする指示が入力され、商用交流電源がオフ状態にされるとき、リセットIC12はローレベルのPOFF信号を第1クリア回路2及び第1クロック回路4に供給する。第1クリア回路2において、ローレベルのPOFF信号に応じてトランジスタQ1はオフ状態になっている。従って、フリップフロップFF1のクリア入力CLRにはハイレベルの信号が入力されている。
[Operation when the commercial AC power supply goes from the on state to the off state when the protection process is not executed]
When an instruction to turn off the commercial AC power supply is input by a user operation and the commercial AC power supply is turned off, the reset IC 12 supplies a low-level POFF signal to the first clear circuit 2 and the first clock circuit 4. . In the first clear circuit 2, the transistor Q1 is turned off in response to the low-level POFF signal. Therefore, a high level signal is input to the clear input CLR of the flip-flop FF1.

第1クロック回路4において、ローレベルのPOFF信号に応じてトランジスタQ3がオン状態になる。フリップフロップFF1のクロック入力CKは+5V電源ラインに接続された状態になり、クロックであるハイレベルの信号が入力され、Q出力およびQ(−)出力を反転させる。つまり、フリップフロップFF1は、Q(−)出力からローレベルの信号を出力する。従って、トランジスタQ8がオフ状態になり、図示しないリレースイッチがオフされ、メイン電源回路13がオフ状態にされる。フリップフロップFF1のQ(−)出力がローレベルに反転してから所定期間経過後にAPOWER信号がローレベルになる。   In the first clock circuit 4, the transistor Q3 is turned on in response to the low level POFF signal. The clock input CK of the flip-flop FF1 is connected to the + 5V power supply line, and a high level signal that is a clock is input to invert the Q output and the Q (−) output. That is, the flip-flop FF1 outputs a low level signal from the Q (−) output. Accordingly, the transistor Q8 is turned off, a relay switch (not shown) is turned off, and the main power supply circuit 13 is turned off. The APOWER signal becomes low level after a lapse of a predetermined period after the Q (−) output of the flip-flop FF1 is inverted to low level.

第2クリア回路3において、ローレベルのAPOWER信号に応じて、トランジスタQ2はオフ状態になっている。第3クリア回路6において、ローレベルのAPOWER信号に応じてトランジスタQ5がオフ状態になっており、フリップフロップ回路FF2のQ出力がローレベルであるのでトランジスタQ7がオフ状態になっており、トランジスタQ6はオン状態である。その結果、フリップフロップFF2のクリア入力CLRは接地電位に接続された状態になり、ローレベルの信号が入力されるので、クリアされた状態が継続する。これにより、メイン電源回路13のオフ時にアンプ回路14の動作が不安定になり、検出回路15が誤ってハイレベルのProtect信号を第2クロック回路5に供給し、フリップフロップFF2のクロック入力CKに誤ってハイレベルの信号が供給されても、フリップフロップFF2が継続的にクリアされていることにより、誤ってプロテクト処理が実行されることがない。このように、プロテクト処理を実行していないときにメイン電源回路14をオフする際に、プロテクト処理を実行しないようフリップフロップFF2を継続的にクリアさせることは本発明の特徴の1つである。最後に、サブ電源回路11がオフ状態になり、電源電圧を電源制御回路1に供給しなくなり、完全に電源オフ状態になる。   In the second clear circuit 3, the transistor Q2 is turned off in response to the low-level APOWER signal. In the third clear circuit 6, the transistor Q5 is turned off in response to the low-level APOWER signal. Since the Q output of the flip-flop circuit FF2 is at the low level, the transistor Q7 is turned off. Is on. As a result, the clear input CLR of the flip-flop FF2 is connected to the ground potential, and a low level signal is input, so that the cleared state continues. As a result, the operation of the amplifier circuit 14 becomes unstable when the main power supply circuit 13 is turned off, and the detection circuit 15 mistakenly supplies a high level Protect signal to the second clock circuit 5 to the clock input CK of the flip-flop FF2. Even if a high level signal is erroneously supplied, the protection process is not erroneously executed because the flip-flop FF2 is continuously cleared. As described above, when the main power supply circuit 14 is turned off when the protection process is not executed, the flip-flop FF2 is continuously cleared so that the protection process is not executed. Finally, the sub power supply circuit 11 is turned off, the power supply voltage is not supplied to the power supply control circuit 1, and the power supply is completely turned off.

[プロテクト処理を実行している時に、商用交流電源がオン状態からオフ状態に移行する場合の動作]
商用交流電源がオフ状態になると、リセットIC12はローレベルのPOFF信号を第1クリア回路2及び第1クロック回路4に供給する。第1クリア回路2において、ローレベルのPOFF信号に応じてトランジスタQ1はオフ状態になっている。フリップフロップFF1のクリア入力CLRにはハイレベルの信号が入力されている。
[Operation when the commercial AC power supply shifts from the on state to the off state during the protect process]
When the commercial AC power supply is turned off, the reset IC 12 supplies a low-level POFF signal to the first clear circuit 2 and the first clock circuit 4. In the first clear circuit 2, the transistor Q1 is turned off in response to the low-level POFF signal. A high level signal is input to the clear input CLR of the flip-flop FF1.

第1クロック回路4において、ローレベルのPOFF信号に応じてトランジスタQ3がオン状態になる。フリップフロップFF1のクロック入力CKは+5V電源ラインに接続された状態になり、クロックであるハイレベルの信号が入力され、Q出力およびQ(−)出力を反転させる。つまり、フリップフロップFF1は、Q(−)出力からローレベルの信号を出力する。なお、プロテクト処理が実行されているので、トランジスタQ8は既にオフ状態になっており、メイン電源回路13はオフ状態になっている。フリップフロップFF1のQ(−)出力がローレベルに反転してから所定期間経過後にAPOWER信号がローレベルになる。   In the first clock circuit 4, the transistor Q3 is turned on in response to the low level POFF signal. The clock input CK of the flip-flop FF1 is connected to the + 5V power supply line, and a high level signal that is a clock is input to invert the Q output and the Q (−) output. That is, the flip-flop FF1 outputs a low level signal from the Q (−) output. Since the protection process is being performed, the transistor Q8 is already in the off state, and the main power supply circuit 13 is in the off state. The APOWER signal becomes low level after a lapse of a predetermined period after the Q (−) output of the flip-flop FF1 is inverted to low level.

第2クリア回路3において、ローレベルのAPOWER信号に応じて、トランジスタQ2はオフ状態になっている。第3クリア回路6において、ローレベルのAPOWER信号に応じてトランジスタQ5がオフ状態になっており、フリップフロップ回路FF2のQ出力がハイレベルであるのでトランジスタQ7がオン状態になっており、トランジスタQ6はオフ状態である。その結果、フリップフロップFF2のクリア入力CLRは+5V電源ラインに接続された状態であり、ハイレベルの信号が入力されているので、クリアされない。これにより、フリップフロップFF2がプロテクト処理を解除しないようにすることができる。このように、プロテクト処理を実行しているときにメイン電源回路14をオフする際に、プロテクト処理を解除しないようフリップフロップFF2をクリアさせないことが本発明の特徴の1つである。最後に、サブ電源回路11がオフ状態にされ、電源電圧を電源制御回路1に供給しなくなり、完全に電源オフ状態になる。   In the second clear circuit 3, the transistor Q2 is turned off in response to the low-level APOWER signal. In the third clear circuit 6, the transistor Q5 is turned off in response to the low-level APOWER signal. Since the Q output of the flip-flop circuit FF2 is at the high level, the transistor Q7 is turned on, and the transistor Q6. Is off. As a result, the clear input CLR of the flip-flop FF2 is in a state of being connected to the + 5V power line, and is not cleared because a high level signal is input. Thereby, it is possible to prevent the flip-flop FF2 from releasing the protection process. As described above, when the main power supply circuit 14 is turned off during the protection process, the flip-flop FF2 is not cleared so as not to release the protection process. Finally, the sub power supply circuit 11 is turned off, the power supply voltage is not supplied to the power supply control circuit 1, and the power supply is completely turned off.

以上、本発明の好ましい実施形態を説明したが、本発明はこれらの実施形態には限定されない。例えば、POFF信号のハイレベルとローレベルとが逆でもよく、この場合、トランジスタQ1をpnp型トランジスタ、トランジスタQ3をnpn型トランジスタとすればよい。また、トランジスタQ8のベースをフリップフロップFF1のQ出力に接続してもよく、この場合、トランジスタQ8をpnp型トランジスタとすればよい。また、APOWER信号のハイレベルとローレベルとを逆にしてもよく、この場合、トランジスタQ2、Q5をpnp型トランジスタとすればよい。トランジスタQ7のベースをフリップフロップFF2のQ(−)出力に接続し、トランジスタQ8のベースをフリップフロップFF2のQ出力に接続してもよく、この場合、トランジスタQ7をpnp型トランジスタとすればよい。また、Protect信号のハイレベルとローレベルとを逆にしてもよく、この場合、トランジスタQ4をnpn型トランジスタとすればよい。以上のように、各信号のレベルや各トランジスタの極性は本発明の動作を実行できる範囲において適宜変更して採用することができる。従って、特許請求の範囲の記載において信号のレベルが図1のものに限定されるものではない。また、メイン電源被供給回路はアンプ回路に限定されない。異常状態は過電圧/過電流に限定されず、温度が所定温度以上の高温であることでもよい。   As mentioned above, although preferable embodiment of this invention was described, this invention is not limited to these embodiment. For example, the high level and low level of the POFF signal may be reversed. In this case, the transistor Q1 may be a pnp transistor and the transistor Q3 may be an npn transistor. Further, the base of the transistor Q8 may be connected to the Q output of the flip-flop FF1, and in this case, the transistor Q8 may be a pnp transistor. Further, the high level and low level of the APOWER signal may be reversed. In this case, the transistors Q2 and Q5 may be pnp transistors. The base of the transistor Q7 may be connected to the Q (−) output of the flip-flop FF2, and the base of the transistor Q8 may be connected to the Q output of the flip-flop FF2. In this case, the transistor Q7 may be a pnp transistor. Further, the high level and the low level of the Protect signal may be reversed. In this case, the transistor Q4 may be an npn transistor. As described above, the level of each signal and the polarity of each transistor can be appropriately changed and employed within a range in which the operation of the present invention can be performed. Therefore, the signal level is not limited to that shown in FIG. 1 in the claims. The main power supply circuit is not limited to an amplifier circuit. The abnormal state is not limited to overvoltage / overcurrent, and the temperature may be a high temperature equal to or higher than a predetermined temperature.

本発明は、アンプ等のオーディオ機器に好適に採用され得る。   The present invention can be suitably employed in audio equipment such as an amplifier.

本発明の好ましい実施形態による電源制御回路1を含むオーディオ装置を示す回路図である。1 is a circuit diagram showing an audio apparatus including a power supply control circuit 1 according to a preferred embodiment of the present invention.

1 電源制御回路
2 第1クリア回路
3 第2クリア回路
4 第1クロック回路
5 第2クロック回路
6 第3クリア回路
11 サブ電源回路
12 リセットIC
13 メイン電源回路
14 アンプ回路
15 検出回路
DESCRIPTION OF SYMBOLS 1 Power supply control circuit 2 1st clear circuit 3 2nd clear circuit 4 1st clock circuit 5 2nd clock circuit 6 3rd clear circuit 11 Sub power supply circuit 12 Reset IC
13 Main power circuit 14 Amplifier circuit 15 Detection circuit

Claims (2)

メイン電源回路をオン状態またはオフ状態に制御する電源制御回路であって、
商用交流電源のオン時に第1レベルであり商用交流電源をオフする際に第2レベルである第1信号が入力され、第1レベルの前記第1信号に応じて所定期間、第1フリップフロップ及び第2フリップフロップをクリアするためのローレベルの信号を出力し、第2レベルの前記第1信号に応じてハイレベルの信号を出力する第1クリア回路と、
前記第1信号が入力され、第1レベルの前記第1信号に応じてローレベルの信号を出力し、第2レベルの前記第1信号に応じてクロックであるハイレベルの信号を出力する第1クロック回路と、
前記第1クリア回路からの信号がクリア入力に入力され、前記第1クロック回路からの信号がクロック入力に入力され、データ入力に継続的にハイレベルの信号が入力されており、クリア入力にローレベルの信号が入力されることにより、クリアされ、その結果、第1出力から、前記メイン電源回路をオン状態にするための第3レベルの信号を出力し、クロック入力にクロックであるハイレベルの信号が入力されることにより、第1出力から、前記メイン電源回路をオフ状態にするための第4レベルの信号を出力する前記第1フリップフロップと、
前記第1フリップフロップの第1出力からの信号が第3レベルになると第5レベルになり、前記第1フリップフロップの第1出力からの信号が第4レベルになると第6レベルになる第2信号が入力され、第5レベルの前記第2信号に応じて所定期間、前記第2フリップフロップをクリアするためのローレベルの信号を出力する第2クリア回路と、
前記第2クリア回路に並列接続され、前記第2信号、および、前記第2フリップフロップの第2出力から前記第2フリップフロップがプロテクト処理を実行しているときには第7レベルでありプロテクト処理を実行していないときには第8レベルである信号が入力され、第6レベルの前記第2信号および第8レベルの前記第2フリップフロップの第2出力からの信号に応じて、前記第2フリップフロップをクリアするためのローレベルの信号を出力し、第6レベルの前記第2信号および第7レベルの前記第2フリップフロップの第2出力からの信号に応じて、ハイレベルの信号を出力する第3クリア回路と、
メイン電源被供給回路に異常状態が発生していることが検出されるときに第9レベルであり発生していないことが検出されるときに第10レベルである第3信号が入力され、第9レベルの前記第3信号に応じて前記第2フリップフロップにプロテクト処理を実行させるためのクロックであるハイレベルの信号を出力し、第10レベルの前記第3信号に応じてローレベルの信号を出力する第2クロック回路と、
前記第1クリア回路、前記第2クリア回路および前記第3クリア回路からの信号がクリア入力に入力され、前記第2クロック回路からの信号がクロック入力に入力され、データ入力に継続的にハイレベルの信号が入力されており、クリア入力にローレベルの信号が入力されることにより、クリアされてプロテクト処理を実行せず、第2出力から第8レベルの信号を出力し、クリア入力にハイレベルの信号が入力されクロック入力にハイレベルの信号が入力されることにより、プロテクト処理を実行し、その結果、第1出力から前記メイン電源回路をオフ状態にするための信号を出力し、第2出力から第7レベルの信号を出力する前記第2フリップフロップとを備える、電源制御回路。
A power supply control circuit that controls a main power supply circuit to an on state or an off state,
When the commercial AC power supply is turned on, a first signal which is the first level and when the commercial AC power supply is turned off is inputted, and a first flip-flop and a first signal are input for a predetermined period according to the first signal of the first level. A first clear circuit that outputs a low-level signal for clearing the second flip-flop, and outputs a high-level signal in response to the second signal;
The first signal is input, a low level signal is output according to the first signal at the first level, and a high level signal that is a clock is output according to the second signal at the first level. A clock circuit;
A signal from the first clear circuit is input to the clear input, a signal from the first clock circuit is input to the clock input, a high level signal is continuously input to the data input, and a low level is input to the clear input. When the level signal is input, the signal is cleared. As a result, a third level signal for turning on the main power supply circuit is output from the first output, and the clock input is a high level signal that is a clock. A first flip-flop for outputting a fourth level signal for turning off the main power supply circuit from a first output by inputting a signal;
The second signal which becomes the fifth level when the signal from the first output of the first flip-flop becomes the third level and becomes the sixth level when the signal from the first output of the first flip-flop becomes the fourth level. And a second clear circuit for outputting a low level signal for clearing the second flip-flop for a predetermined period according to the second signal of the fifth level;
It is connected in parallel to the second clear circuit, and when the second flip-flop is executing the protection process from the second signal and the second output of the second flip-flop, the protection process is executed at the seventh level. If not, a signal at the eighth level is input, and the second flip-flop is cleared according to the second signal at the sixth level and the signal from the second output of the second flip-flop at the eighth level. A third clear signal that outputs a low level signal to output a high level signal in response to a signal from the second signal of the sixth level and the second output of the second flip-flop of the seventh level. Circuit,
When it is detected that an abnormal state has occurred in the main power supply circuit, a third signal that is at the ninth level and at the tenth level is input when it has been detected that no abnormality has occurred. A high level signal that is a clock for causing the second flip-flop to execute protection processing is output in response to the third signal at the level, and a low level signal is output in response to the third signal at the tenth level A second clock circuit that
Signals from the first clear circuit, the second clear circuit, and the third clear circuit are input to a clear input, a signal from the second clock circuit is input to a clock input, and the data input is continuously at a high level. When the clear signal is input, the clear input is cleared and the protection process is not executed. The 8th level signal is output from the second output, and the clear input is at the high level. And a high level signal is input to the clock input, the protection process is executed. As a result, a signal for turning off the main power supply circuit is output from the first output. And a second flip-flop for outputting a seventh level signal from the output.
メイン電源回路をオン状態またはオフ状態に制御する電源制御回路であって、
商用交流電源のオン時にハイレベルであり商用交流電源をオフする際にローレベルである第1信号が入力され、ハイレベルの前記第1信号に応じて所定期間、第1フリップフロップ及び第2フリップフロップをクリアするためのローレベルの信号を出力し、ローレベルの前記第1信号に応じてハイレベルの信号を出力する第1クリア回路と、
前記第1信号が入力され、ハイレベルの前記第1信号に応じてローレベルの信号を出力し、ローレベルの前記第1信号に応じてクロックであるハイレベルの信号を出力する第1クロック回路と、
前記第1クリア回路からの信号がクリア入力に入力され、前記第1クロック回路からの信号がクロック入力に入力され、データ入力に継続的にハイレベルの信号が入力されており、クリア入力にローレベルの信号が入力されることにより、クリアされ、その結果、第1出力から、前記メイン電源回路をオン状態にするためのハイレベルの信号を出力し、クロック入力にクロックであるハイレベルの信号が入力されることにより、第1出力から、前記メイン電源回路をオフ状態にするためのローレベルの信号を出力する前記第1フリップフロップと、
前記第1フリップフロップの第1出力からの信号がハイレベルになるとハイレベルになり、前記第1フリップフロップの第1出力からの信号がローレベルになるとローレベルになる第2信号が入力され、ハイレベルの前記第2信号に応じて所定期間、前記第2フリップフロップをクリアするためのローレベルの信号を出力する第2クリア回路と、
前記第2クリア回路に並列接続され、前記第2信号、および、前記第2フリップフロップの第2出力から前記第2フリップフロップがプロテクト処理を実行しているときにはハイレベルでありプロテクト処理を実行していないときにはローレベルである信号が入力され、ローレベルの前記第2信号およびローレベルの前記第2フリップフロップの第2出力からの信号に応じて、前記第2フリップフロップをクリアするためのローレベルの信号を出力し、ローレベルの前記第2信号およびハイレベルの前記第2フリップフロップの第2出力からの信号に応じて、ハイレベルの信号を出力する第3クリア回路と、
メイン電源被供給回路に異常状態が発生していることが検出されるときにハイレベルであり発生していないことが検出されるときにローレベルである第3信号が入力され、ハイレベルの前記第3信号に応じて前記第2フリップフロップにプロテクト処理を実行させるためのクロックであるハイレベルの信号を出力し、ローレベルの前記第3信号に応じてローレベルの信号を出力する第2クロック回路と、
前記第1クリア回路、前記第2クリア回路および前記第3クリア回路からの信号がクリア入力に入力され、前記第2クロック回路からの信号がクロック入力に入力され、データ入力に継続的にハイレベルの信号が入力されており、クリア入力にローレベルの信号が入力されることにより、クリアされてプロテクト処理を実行せず、第2出力からローレベルの信号を出力し、クリア入力にハイレベルの信号が入力されクロック入力にハイレベルの信号が入力されることにより、プロテクト処理を実行し、その結果、第1出力から前記メイン電源回路をオフ状態にするための信号を出力し、第2出力からハイレベルの信号を出力する前記第2フリップフロップとを備える、電源制御回路。
A power supply control circuit that controls a main power supply circuit to an on state or an off state,
A first signal that is at a high level when the commercial AC power supply is on and is at a low level when the commercial AC power supply is turned off is input, and the first flip-flop and the second flip-flop are input for a predetermined period according to the first signal at the high level. A first clear circuit for outputting a low level signal for clearing a signal and outputting a high level signal in response to the first signal at a low level;
A first clock circuit that receives the first signal, outputs a low level signal in response to the high level first signal, and outputs a high level signal that is a clock in response to the low level first signal When,
A signal from the first clear circuit is input to the clear input, a signal from the first clock circuit is input to the clock input, a high level signal is continuously input to the data input, and a low level is input to the clear input. When a level signal is input, the signal is cleared. As a result, a high level signal for turning on the main power supply circuit is output from the first output, and a high level signal that is a clock is input to the clock input. The first flip-flop that outputs a low level signal for turning off the main power supply circuit from the first output by inputting
When a signal from the first output of the first flip-flop becomes high level, a second signal that becomes high level and when the signal from the first output of the first flip-flop becomes low level is input, A second clear circuit for outputting a low level signal for clearing the second flip-flop for a predetermined period in accordance with the second signal at a high level;
The second flip-flop is connected in parallel to the second clear circuit and is at a high level when the second flip-flop is executing a protection process from the second signal and the second output of the second flip-flop, and the protection process is executed. When the signal is not low, a low level signal is input, and a low level signal for clearing the second flip-flop is received in response to the low level second signal and the low level second output of the second flip-flop. A third clear circuit that outputs a level signal and outputs a high level signal in response to a signal from the second signal at a low level and a signal from the second output of the second flip-flop at a high level;
When it is detected that an abnormal state has occurred in the main power supply circuit, a third signal that is high level and low level is detected when it is detected that no abnormality has occurred, A second clock that outputs a high level signal that is a clock for causing the second flip-flop to execute a protection process in response to a third signal, and that outputs a low level signal in response to the low level third signal Circuit,
Signals from the first clear circuit, the second clear circuit, and the third clear circuit are input to a clear input, a signal from the second clock circuit is input to a clock input, and the data input is continuously at a high level. When a clear signal is input to the clear input, the clear signal is cleared and the protection process is not executed, and a low level signal is output from the second output. When a signal is input and a high level signal is input to the clock input, a protection process is executed. As a result, a signal for turning off the main power supply circuit is output from the first output, and the second output is output. And a second flip-flop that outputs a high level signal from the power supply control circuit.
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