JP2011019189A - Semiconductor integrated circuit - Google Patents

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Ayako Sato
綾子 佐藤
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Fujitsu Semiconductor Ltd
富士通セミコンダクター株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit in which a data signal is constituted as a differential signal without increasing the number of data signal lines.SOLUTION: The semiconductor integrated circuit includes: two data input/output terminals; a data input circuit for inputting data through the two data input/output terminals; and a data output circuit for outputting data through the two data input/output terminals. One of the data input circuit and the data output circuit transmits two single-phase signals using the two data input/output terminals as individually independent terminals, and the other of the data input circuit and the data output circuit transmits a pair of differential signals using the two data input/output terminals as a pair of terminals.

Description

本願開示は、一般に半導体集積回路に関し、詳しくはメモリ回路に関する。 The present disclosure relates generally to semiconductor integrated circuits, and particularly relates to a memory circuit.

クロック同期メモリ等のメモリ装置においては、データ信号とともにデータストローブ信号を送受信し、データ信号のデータ取り込みタイミングをデータストローブ信号により制御することで、高速且つ確実なデータ伝送を行っている。 In the memory device, such as a clock synchronous memory sends and receives data strobe signal with the data signal, by controlling the data latch timing of the data signals by the data strobe signal is performed fast and reliable data transmission. 最近では、データ転送速度の高速化に伴い、タイミング設計の容易さやノイズの影響を考慮して、データストローブ信号を差動信号で構成し、データ信号を単相信号で構成するようになっている。 Recently, with the data transfer speed, taking into account the influence of the ease and noise of the timing design, the data strobe signal and a differential signal, which is a data signal so as to constitute a single-phase signal . ノイズには、論理LSI(Large Scale Integration)回路及びメモリ回路内部で入出力回路がスイッチングするのに伴い発生するスイッチングノイズや、隣接信号配線間で発生するクロストークノイズ等がある。 The noise, and switching noise logic LSI (Large Scale Integration) circuit and the output circuit in the internal memory circuit is generated due to the switching, there is crosstalk noise or the like generated between the adjacent signal lines. このようにして発生するノイズの影響により、データ信号の伝播遅延の変動が生じる。 Due to the influence of noise generated in this way, variations in the propagation delay of the data signals. 差動信号の場合、例えばLSI内部で生じるスイッチングノイズは一対の2本の信号線に対して略等しいとみなすことができ、またこれら2本の信号線は隣接する信号線なのでクロストークも相互に同等とみなすことができる。 For differential signals, for example, a switching noise generated in the LSI is substantially can be considered to be equal to a pair of two signal lines, and these two signal lines are so adjacent signal line crosstalk mutually it can be regarded as equivalent. 従って差動信号を用いることにより、相対的なノイズの影響分が相殺され、ノイズの影響に強い回路構成が得られる。 Thus by using a differential signal, relative impact component of the noise is canceled, strong circuitry to influence of noise is obtained.

データストローブ信号はタイミングを決める信号であり、データ信号全体に対して一対のデータストローブ信号線を設ければよい。 Data strobe signal is a signal for determining the timing may be provided a pair of data strobe signal line for the entire data signal. それに対してデータ信号については、データのビット数分の信号線が存在する。 For the data signal with respect thereto, a few minutes of the signal line bits of data exists. 従って、データストローブ信号を差動信号の構成とすることはできるが、データ信号については、差動信号構成とすると信号線の本数が膨大になってしまい現実的ではない。 Thus, although the data strobe signal can be a configuration of a differential signal, the data signal is a differential signal configuration to impractical number of signal lines becomes enormous when. このために、通常、データ信号については単相信号で構成する。 Therefore, usually, the data signal is composed of a single-phase signal.

差動信号の場合は信号判定の基準点が2つの差動信号のクロスポイントであり、単相信号の場合は信号判定の基準点が単相信号と基準電位とのクロスポイントである。 For differential signals are cross points of the reference point of the signal determination has two differential signals, in the case of single-phase signal reference point of the signal determination is cross point between the single-phase signal and the reference potential. このように差動信号と単相信号とでは、信号判定の基準点が異なり、ノイズの影響等によるタイミング特性が異なってしまう。 In the differential signal and the single-phase signal, as, unlike the reference point of the signal decision timing characteristics due influence of noise is different. このため、信号伝搬の遅延を考慮する際に、単相信号であるデータ信号と差動信号であるデータストローブ信号とのタイミング特性を合わせることが困難になり、タイミング設計が困難になる。 Therefore, when considering the delay of signal propagation, it is difficult to match the timing characteristics of the data strobe signal is a data signal and the differential signal is a single-phase signal, it is difficult timing design.

従って、データ信号と差動信号であるデータストローブ信号とのタイミング特性とが合ったメモリ回路及びシステムが望まれる。 Accordingly, the memory circuits and systems and timing characteristics of the data strobe signal is a data signal and the differential signal matches is desired. そのためには、データ信号線の本数を増大させることなく、データ信号を差動信号として構成できることが望ましい。 To do so, without increasing the number of data signal lines, it is desirable to be able to configure the data signal as a differential signal. またデータストローブ信号を用いないメモリ構成も存在するが、そのような構成の場合も、データ信号線の本数を増大させることなくデータ信号を差動信号として構成できれば、ノイズ低減の観点から好ましい。 Although also present memory configuration using no data strobe signal, in the case of such a configuration, if configuration data signals without increasing the number of data signal lines as differential signal from the viewpoint of noise reduction.

特開2005−32417号公報 JP 2005-32417 JP 特開平6−224889号公報 JP-6-224889 discloses 特表2005−535035号公報 JP-T 2005-535035 JP

以上を鑑みると、データ信号線の本数を増大させることなくデータ信号を差動信号として構成した半導体集積回路が望まれる。 In view of the above, a semiconductor integrated circuit constituting the data signal as a differential signal without increasing the number of data signal lines are desired.

半導体集積回路は、2つのデータ入出力端子と、前記2つのデータ入出力端子を介してデータを入力するデータ入力回路と、前記2つのデータ入出力端子を介してデータを出力するデータ出力回路とを含み、前記データ入力回路及び前記データ出力回路の一方の回路は、前記2つのデータ入出力端子を個々に独立した端子として用いて2つの単相信号を伝送し、前記データ入力回路及び前記データ出力回路の他方の回路は、前記2つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送する。 The semiconductor integrated circuit includes two data input-output terminal, a data input circuit for inputting data via the two data input-output terminal, a data output circuit for outputting data via the two data input-output terminal wherein the one circuit of the data input circuit and the data output circuit, the two single-phase signal and transmitted using two data input-output terminal as individually independent terminal, the data input circuit and the data the other circuit of the output circuit transmits the pair of differential signal by using the two data input-output terminal as a pair of terminals.

本願開示の少なくとも1つの実施例によれば、データ信号線の本数を増大させることなくデータ信号を差動信号として構成したメモリシステムが構成できる。 According to at least one embodiment of the present disclosure, a memory system configured data signal as a differential signal without increasing the number of data signal lines can be constructed.

メモリシステムの構成の一例を示す図である。 Is a diagram illustrating an example of a configuration of a memory system. メモリシステムの論理回路及びメモリ回路の具体的な構成の一例を示す図である。 Is a diagram illustrating an example of a specific configuration of logic circuits and memory circuits in the memory system. 論理回路のデータ信号の入出力部分の構成の一例を示す図である。 Is a diagram showing an example of the configuration of the input and output portions of the data signal of the logic circuit. メモリ回路のデータ信号の入出力部分の構成の一例を示す図である。 Is a diagram showing an example of the configuration of the input and output portions of the data signal of the memory circuit. 単相信号の入力回路の構成の一例を示す図である。 Is a diagram illustrating an example of a configuration of an input circuit of a single-phase signal. 単相信号の出力回路の構成の一例を示す図である。 Is a diagram illustrating an example of a configuration of an output circuit of the single-phase signal. 差動信号の入力回路の構成の一例を示す図である。 Is a diagram showing an example of the configuration of the input circuit of the differential signal. 差動信号の出力回路の構成の一例を示す図である。 Is a diagram illustrating an example of a configuration of an output circuit of the differential signal. 信号終端の構成を示す図である。 It is a diagram showing a configuration of a signal termination. メモリ回路の読出し動作を示すタイミング図である。 It is a timing diagram showing a read operation of the memory circuit. メモリ回路の書込み動作を示すタイミング図である。 Is a timing diagram illustrating the write operation of the memory circuit. メモリ回路の書込み動作及び後続する読出し動作を示すタイミング図である。 It is a timing diagram illustrating a write operation and subsequent read operation of the memory circuit. メモリ回路の読出し動作及び後続する書込み動作を示すタイミング図である。 It is a timing diagram showing a read operation and subsequent write operation of the memory circuit. 連続して書込み動作を実行する場合の動作を示すタイミング図である。 Continuously is a timing diagram illustrating the operation when performing a write operation. 連続して3回の書込み動作を実行する場合の動作を示すタイミング図である。 Is a timing diagram illustrating the operation when performing three consecutive times of the write operation.

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。 It will be described below in detail with reference to the embodiment accompanying drawings of the present invention.

図1は、メモリシステムの構成の一例を示す図である。 Figure 1 is a diagram showing an example of a configuration of a memory system. 図1に示すメモリシステムは、論理回路10及びメモリ回路11を含む。 The memory system shown in Figure 1 includes a logic circuit 10 and the memory circuit 11. メモリ回路11は、プリント回路基板上の配線等である複数の信号線を介して論理回路10に接続される。 Memory circuit 11 is connected to a logic circuit 10 through a plurality of signal lines as a wiring or the like on a printed circuit board. 論理回路10は、クロック生成回路12、クロック出力バッファ13、及び複数の信号入出力端子14−1乃至14−12を含む。 Logic circuit 10 includes a clock generation circuit 12, a clock output buffer 13, and a plurality of signal input and output terminals 14-1 to 14-12. メモリ回路11は、内部クロック生成回路15、クロック入力バッファ16も、及び複数の信号入出力端子17−1乃至17−12を含む。 Memory circuit 11, an internal clock generating circuit 15, a clock input buffer 16 also, and a plurality of signal input and output terminals 17-1 to 17-12.

クロック生成回路12はクロック信号を生成する。 The clock generation circuit 12 generates a clock signal. クロック生成回路12が生成したクロック信号に基づいて、クロック出力バッファ13が一対の差動クロック信号CLK及び/CLKを生成し、信号入出力端子14−1及び14−2から送出する。 On the basis of the clock signal by the clock generation circuit 12 has generated, the clock output buffer 13 generates a pair of differential clock signals CLK and / CLK, and sends the signal input and output terminals 14-1 and 14-2. 差動クロック信号CLK及び/CLKは、信号入出力端子17−1及び17−2を介してクロック入力バッファ16に入力され、受信クロック信号が内部クロック生成回路15に供給される。 Differential clock signals CLK and / CLK are input via the signal input and output terminals 17-1 and 17-2 to the clock input buffer 16, the received clock signal is supplied to the internal clock generation circuit 15. メモリ回路11の内部クロック生成回路15は、受信クロック信号に基づいて、メモリ回路11内部で使用するクロック信号を生成する。 Internal clock generating circuit of the memory circuit 11 15, based on the received clock signal, and generates a clock signal for use in an internal memory circuit 11.

論理回路10の信号入出力端子14−11及び14−12は、差動信号であるデータストローブ信号DQS0及び/DQS0を論理回路10に対して入出力するための端子である。 Signal input and output terminals 14-11 and 14-12 of the logic circuit 10 is a terminal for inputting and outputting the data strobe signal DQS0 and / DQS0 a differential signal to the logic circuit 10. メモリ回路11の信号入出力端子17−11及び17−12は、差動信号であるデータストローブ信号DQS0及び/DQS0をメモリ回路11に対して入出力するための端子である。 Signal input and output terminals 17-11 and 17-12 of the memory circuit 11 is a terminal for inputting and outputting the data strobe signal DQS0 and / DQS0 a differential signal to the memory circuit 11. メモリ回路11へのデータ書き込みの場合には、データストローブ信号DQS0及び/DQS0が論理回路10からメモリ回路11に送信される。 In the case of writing data to the memory circuit 11, a data strobe signal DQS0 and / DQS0 are transmitted from the logic circuit 10 to the memory circuit 11. メモリ回路11からのデータ読出しの場合には、データストローブ信号DQS0及び/DQS0がメモリ回路11から論理回路10に送信される。 If the data read from the memory circuit 11, a data strobe signal DQS0 and / DQS0 are transmitted from the memory circuit 11 to the logic circuit 10.

信号入出力端子14−3乃至14−10は、論理回路10のデータ入出力端子である。 Signal input and output terminals 14-3 to 14-10 are data input and output terminals of the logic circuit 10. また信号入出力端子17−3乃至17−10は、メモリ回路11のデータ入出力端子である。 The signal input and output terminals 17-3 to 17-10 are data input and output terminals of the memory circuit 11. これらデータ入出力端子を介して伝送されるデータは、上記のデータストローブ信号DQS0及び/DQS0と所定のタイミング関係を有する。 Data transmitted via these data input and output terminals, having the data strobe signal DQS0 and / DQS0 a predetermined timing relationship.

ここで、例えば信号入出力端子14−3及び14−4及び信号入出力端子17−3及び17−4に着目し、論理回路10側のこれら2つのデータ入出力端子とメモリ回路11側のこれら2つのデータ入出力端子との間を接続する2つのデータ信号線を考える。 Here, for example, signal input and output focused on terminals 14-3 and 14-4 and the signal input and output terminals 17-3 and 17-4, these two data output terminals and the memory circuit 11 of the logic circuit 10 side consider the two data signal lines connecting between the two data input-output terminal. データ読出し時には、これら2つのデータ信号線を個々に独立した信号線として用いて、2つの単相信号を読出しデータDQ0及びDQ1としてメモリ回路11から論理回路10に伝送する。 During data read, using these two data signal lines as individually independent signal lines to transmit from the memory circuit 11 the two single-phase signal as the read data DQ0 and DQ1 to the logic circuit 10. またデータ書き込み時には、これら2つのデータ信号線を一対の信号線として用いて、一対の差動信号DQ0及び/DQ0を書込みデータして、論理回路10からメモリ回路11に伝送する。 Also at the time of data writing, using these two data signal lines as a pair of signal lines, a pair of differential signals DQ0 and / DQ0 to write data, transmitted from the logic circuit 10 to the memory circuit 11. また更に、DQ0及び/DQ0とは異なるタイミングで、一対の差動信号DQ1及び/DQ1を書込みデータとして、論理回路10からメモリ回路11に伝送する。 Furthermore, at a timing different from the DQ0 and / DQ0, a pair of differential signals DQ1 and / DQ1 as the write data, transmitted from the logic circuit 10 to the memory circuit 11. このようにして、2ビットの書き込みデータDQ0及びDQ1を、差動信号として2度に分けて時分割で伝送する。 In this manner, the 2-bit write data DQ0 and DQ1, transmitted in time-division in two degrees as a differential signal. このようにして、データ読出し動作の場合には、2つのデータ入出力端子を個々に独立した端子として用いて2つの単相信号を伝送し、データ書込み動作の場合には、2つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送する。 In this way, when the data read operation, the two single-phase signal and transmitted using two data input-output terminal as individually independent terminal, in the case of the data write operation, two data input-output transmitting a pair of differential signals by using a terminal as a pair of terminals.

上記のデータ伝送は、データ信号DQ0乃至DQ7の各々について、同様に行なわれる。 The above data transmission, for each of the data signals DQ0 to DQ7, are similarly performed. 即ち、信号入出力端子14−3乃至14−10及び信号入出力端子17−3乃至17−10の間を接続する複数のデータ信号線において、これら複数のデータ信号線の数に等しいビット数の読出しデータDQ0乃至DQ7を単相信号として一度に伝送する。 That is, a plurality of data signal lines connecting between the signal input and output terminals 14-3 to 14-10 and the signal input and output terminals 17-3 to 17-10, the number equal to the number of bits of the plurality of data signal lines transmitting the read data DQ0 through DQ7 at a time as a single-phase signal. またこれら複数のデータ信号線の数に等しいビット数の書き込みデータDQ0乃至DQ7を、差動信号として2度に分けて時分割で伝送する。 The number of bits of the write data DQ0 to DQ7 equal to the number of the plurality of data signal lines, to transmit at the time in two time as a differential signal splitting. 一度目の伝送では例えばDQ0及び/DQ0、DQ2及び/DQ2、DQ4及び/DQ4、DQ6及び/DQ6を伝送し、二度目の伝送では例えばDQ1及び/DQ1、DQ3及び/DQ3、DQ5及び/DQ5、DQ7及び/DQ7を伝送してよい。 First time in the transmission, for example DQ0 and / DQ0, DQ2 and / DQ2, DQ4 and / DQ4, DQ6 and / DQ6 transmit, at the second time of transmission for example DQ1 and / DQ1, DQ3 and / DQ3, DQ5 and / DQ5, it may transmit the DQ7 and / DQ7.

図1に示す構成とすれば、論理回路10とメモリ回路11との間の信号線の本数、及び論理回路10及びメモリ回路11のピン数は、従来の構成と等しい。 If the configuration shown in FIG. 1, the number of signal lines between the logic circuit 10 and the memory circuit 11, and the pin numbers of the logic circuit 10 and the memory circuit 11 is equal to the conventional configuration. 即ち、信号線の本数やピン数を増大させることなく、データ信号を差動信号として伝送することにより、ノイズ耐性を向上させることができる。 That is, without increasing the number of number or pins of the signal lines, by transmitting the data signal as a differential signal, it is possible to improve the noise resistance. またデータ信号をデータストローブ信号と同様の差動信号構成とすることで、データ信号とデータストローブ信号とのタイミング特性とを合わせることができ、タイミング設計が容易になる。 Also by the data signal and the same differential signal configuration and the data strobe signal, it is possible to match the timing characteristics of the data signal and the data strobe signal, which facilitates the timing design. また後程説明するように、書き込み時のレイテンシを利用することにより、データ伝送に従来使用されていなかったサイクルを利用して書き込みデータを伝送することができる。 Also, as will be described later, by utilizing the latency time of writing, it is possible to transmit the write data using the cycle has not been conventionally used in data transmission.

図2は、メモリシステムの論理回路10及びメモリ回路11の具体的な構成の一例を示す図である。 Figure 2 is a diagram showing an example of a specific configuration of a logic circuit 10 and the memory circuit 11 of the memory system. 論理回路10は、PLL&論理回路20、クロック出力回路21、カウンタ22、出力レジスタ23、入力レジスタ24、データ入出力回路25、データストローブ入出力回路26、論理回路コア27、アドレス出力回路28、及びコマンド出力回路29を含む。 Logic circuit 10, PLL & logic circuit 20, a clock output circuit 21, a counter 22, an output register 23, an input register 24, data output circuit 25, a data strobe input circuit 26, the logic circuit core 27, the address output circuit 28 and, including a command output circuit 29. またメモリ回路11は、クロック生成回路30、クロック入力回路31、カウンタ32、出力レジスタ33、入力レジスタ34、データ入出力回路35、データストローブ入出力回路36、アドレス入力回路37、アドレスデコーダ38、コマンド入力回路39、コマンドデコーダ40、データアンプ41、及びメモリコア42を含む。 The memory circuit 11 includes a clock generation circuit 30, a clock input circuit 31, a counter 32, an output register 33, an input register 34, data output circuit 35, a data strobe input circuit 36, an address input circuit 37, an address decoder 38, command input circuit 39, a command decoder 40 includes a data amplifier 41, and a memory core 42.

論理回路10の論理回路コア27は、論理回路10の各部の動作を制御することにより、図2に示すメモリシステムにおけるデータ読出し及び書込み動作を制御する。 Logic core 27 of the logic circuit 10 controls the operation of each of the logic circuit 10, and controls the data read and write operations in the memory system shown in FIG. 論理回路コア27が生成するアドレスは、アドレス出力回路28を介してメモリ回路11に供給される。 Address generating logic circuit core 27 is supplied to the memory circuit 11 via the address output circuit 28. また論理回路コア27が生成するコマンドは、コマンド出力回路29を介してメモリ回路11に供給される。 The command logic core 27 generates is supplied to the memory circuit 11 via the command output circuit 29. 更に、論理回路コア27が生成するデータは、出力レジスタ23及びデータ入出力回路25を介してメモリ回路11に供給される。 Furthermore, data generated by the logic circuit core 27 is supplied to the memory circuit 11 through the output register 23 and the data input-output circuit 25.

メモリ回路11のコマンド入力回路39は、論理回路10から供給されたコマンドを受け取り、受け取ったコマンドをコマンドデコーダ40に供給する。 Command input circuit 39 of the memory circuit 11 receives a command supplied from the logic circuit 10 and supplies the received command to the command decoder 40. コマンドデコーダ40は、コマンドをデコードし、デコード結果に応じたライト信号、リード信号、プリチャージ信号等の種々の制御信号及びタイミング信号を生成する。 The command decoder 40 decodes a command, a write signal according to the decoding result, the read signal, generates various control signals and timing signals such as the precharge signal. これらの制御信号及びタイミング信号は、メモリ回路11の各回路部分に供給される。 These control signals and timing signals are supplied to each circuit portion of the memory circuit 11. 制御信号及びタイミング信号に従って、メモリ回路11の各回路部分の動作が実行される。 According to the control signal and the timing signal, the operation of each circuit portion of the memory circuit 11 is performed.

アドレス入力回路37は、論理回路10からアドレスを受け取り、受け取ったアドレスをアドレスデコーダ38に供給する。 The address input circuit 37 receives an address from the logic circuit 10 and supplies the address received to the address decoder 38. アドレスデコーダ38はアドレスをデコードし、アドレスデコード信号をメモリコア42に供給する。 The address decoder 38 decodes the address and supplies the address decode signal to the memory core 42.

メモリコア42には、複数のメモリセルがロー方向及びコラム方向にマトリクス状に配列されてセルアレイを構成し、各メモリセルにデータが格納される。 The memory core 42, a plurality of memory cells are arranged in a matrix form to constitute a cell array in the row direction and a column direction, the data in each memory cell is stored. メモリコア42には、複数のローアドレスに対応して複数のワード線が配置され、各ワード線に複数のメモリセルが接続される。 The memory core 42, a plurality of word lines are arranged corresponding to a plurality of row addresses, a plurality of memory cells are connected to each word line. またコラムアドレスが並ぶ方向には複数のビット線が並べられ、それぞれのビット線はメモリセルに接続される。 Also in the direction the column address are arranged a plurality of bit lines are arranged, each bit line is connected to the memory cell.

メモリコア42においては、アドレスデコーダ38から供給されるアドレスデコード信号で指定されるワード線及びコラム選択線が活性化される。 In the memory core 42, the word lines and the column selecting line specified by the address decode signal supplied from the address decoder 38 is activated. 活性化されたワード線に接続されるメモリセルのデータは、ビット線に読み出されセンスアンプで増幅される。 Data of memory cells connected to the activated word line is amplified by the sense amplifier is read to the bit line. 読み出し動作の場合、センスアンプで増幅されたデータは、活性化されたコラム選択線により選択され、データアンプ41、出力レジスタ33、及びデータ入出力回路35を介してメモリ回路11外部に出力される。 For a read operation, data amplified by the sense amplifier is selected by an activated column selecting line, is output to the memory circuit 11 externally through the data amplifier 41, output register 33 and the data input-output circuit 35, . 書き込み動作の場合、メモリ回路11外部からデータ入出力回路35、入力レジスタ34、及びデータアンプ41を介して供給される書き込みデータが、活性化されたコラム選択線により選択されるコラムアドレスのセンスアンプに書き込まれる。 For a write operation, write data supplied from the memory circuit 11 external data input circuit 35, via the input register 34 and the data amplifier 41, it is a sense amplifier of the column address selected by an activated column selecting line It is written to. この書き込みデータとメモリセルから読み出され再書き込みされるべきデータとが、活性化されたワード線に接続されるメモリセルに書き込まれる。 And the write data and read from the memory cell data to be restored are written to the memory cells connected to the activated word line.

論理回路10のPLL&論理回路20は、図1のクロック生成回路12に相当し、PLL回路及びその他論理回路を含み、クロック信号CLK及びデータストローブ信号DQSを生成する。 PLL & logic circuit 20 of the logic circuit 10 corresponds to the clock generation circuit 12 of FIG. 1, includes a PLL circuit and other logic circuit, generates a clock signal CLK and the data strobe signal DQS. クロック信号CLK及びデータストローブ信号DQSとは、互いに所定の位相関係を有するように生成される。 The clock signal CLK and the data strobe signal DQS, are generated to each other with a predetermined phase relationship. PLL&論理回路20により生成されたクロック信号CLKは、クロック出力回路21を介してメモリ回路11に送信される。 PLL & Clocking signal CLK generated by the logic circuit 20 is transmitted to the memory circuit 11 via the clock output circuit 21. クロック信号CLKは、更にカウンタ22に供給されてよい。 The clock signal CLK may be further supplied to the counter 22. PLL&論理回路20により生成されたデータストローブ信号DQSは、データストローブ入出力回路26を介してメモリ回路11に供給される。 Data strobe signal DQS generated by the PLL & logic circuit 20 is supplied to the memory circuit 11 via a data strobe input circuit 26. メモリ回路11のクロック入力回路31は、論理回路10から供給されたクロック信号CLKを受信して、受信したクロック信号CLKをクロック生成回路30に供給する。 Clock input circuit of the memory circuit 11 31 receives the clock signal CLK supplied from the logic circuit 10 supplies a clock signal CLK received on the clock generation circuit 30. クロック生成回路30は、受信クロック信号CLKに基づいて、内部クロック信号及びデータストローブ信号DQSを生成する。 The clock generation circuit 30 based on the reception clock signal CLK, and generates an internal clock signal and the data strobe signal DQS. メモリ回路11の各内部回路は、クロック生成回路30が生成する内部クロック信号に基づいて動作する。 The internal circuits of the memory circuit 11 operates based on the internal clock signal by the clock generation circuit 30 generates. クロック生成回路30が生成したデータストローブ信号DQSは、データ読出し動作時に、データストローブ入出力回路36を介して論理回路10へと送出される。 Data strobe signal DQS clock generation circuit 30 generates, during the data read operation, is sent to the logic circuit 10 via a data strobe input circuit 36. またクロック生成回路30が生成したデータストローブ信号DQSは、データ読出し動作のために、カウンタ32に供給される。 The data strobe signal DQS clock generation circuit 30 generates, for the data read operation, is supplied to the counter 32.

論理回路10のカウンタ22は、PLL&論理回路20の生成するクロック信号CLK又はデータストローブ信号DQSに基づいて動作し、タイミング信号を生成する。 Counter 22 of the logic circuit 10 operates based on the clock signal CLK or the data strobe signal DQS generated by the PLL & logic circuit 20 generates a timing signal. このカウンタ22の出力するタイミング信号に応じて、データ書込み動作時に、出力レジスタ23が保持データを出力する。 Depending on the timing signal outputted from the counter 22, the data write operation, the output register 23 outputs the held data. 出力レジスタ23が出力したデータは、データ入出力回路25を介して書込みデータDQとしてメモリ回路11に供給される。 Data output register 23 has output is supplied to the memory circuit 11 as write data DQ through the data input-output circuit 25. メモリ回路11のデータ入出力回路35は、論理回路10から供給された書込みデータDQを受信し、受信データを入力レジスタ34に供給する。 Data input-output circuit 35 of the memory circuit 11 receives the write data DQ supplied from the logic circuit 10, and supplies the received data to the input register 34. メモリ回路11のカウンタ32は、論理回路10からデータストローブ入出力回路36を介して受け取ったデータストローブ信号DQSに基づいて動作し、受信データをラッチするためのタイミング信号を生成する。 Counter 32 of the memory circuit 11 operates on the basis of the data strobe signal DQS received via the data strobe output circuit 36 ​​from the logic circuit 10 generates a timing signal for latching the received data. 入力レジスタ34は、カウンタ32の生成したタイミング信号に応じて、データ入出力回路35からの受信データをラッチする。 Input register 34, in accordance with the generated timing signal from the counter 32, latches the data received from the data input-output circuit 35. 入力レジスタ34がラッチしたデータは、所定のタイミングでデータアンプ41に供給される。 Data input register 34 and latch are supplied to the data amplifier 41 at a predetermined timing.

データ読出し動作時には、メモリコア42から読み出したデータが、データアンプ41を介して出力レジスタ33に供給されラッチされる。 During the data read operation, the data read from the memory core 42 is latched is supplied to the output register 33 through the data amplifier 41. メモリ回路11のカウンタ32は、クロック生成回路30が生成したデータストローブ信号DQSに基づいて動作し、読出しデータを出力するためのタイミング信号を生成する。 Counter 32 of the memory circuit 11 operates on the basis of the data strobe signal DQS clock generation circuit 30 is generated, and generates a timing signal for outputting read data. 出力レジスタ33は、カウンタ32の生成したタイミング信号に応じて、保持データを出力する。 Output register 33 in accordance with the generated timing signal from the counter 32, and outputs the held data. 出力レジスタ33が出力したデータは、データ入出力回路35を介して読出しデータDQとして論理回路10に供給される。 Data output register 33 has output is supplied to the logic circuit 10 as read data DQ via the data input and output circuit 35. 論理回路10のデータ入出力回路25は、メモリ回路11から供給された読出しデータDQを受信し、受信データを入力レジスタ24に供給する。 Data input-output circuit 25 of the logic circuit 10 receives the read data DQ supplied from the memory circuit 11, and supplies the received data to the input register 24. 論理回路10のカウンタ22は、メモリ回路11からデータストローブ入出力回路26を介して受け取ったデータストローブ信号DQSに基づいて動作し、受信データをラッチするためのタイミング信号を生成する。 Counter 22 of the logic circuit 10 generates a timing signal for operating on the basis from the memory circuit 11 with the data strobe signal DQS received via the data strobe input circuit 26, latches the received data. 入力レジスタ24は、カウンタ22の生成したタイミング信号に応じて、データ入出力回路25からの受信データをラッチする。 Input register 24, depending on the generated timing signal from the counter 22, latches the data received from the data input-output circuit 25. 入力レジスタ24がラッチしたデータは、所定のタイミングで論理回路コア27に供給される。 Data input register 24 is latched is supplied to the logic circuit core 27 at a predetermined timing.

データストローブ入出力回路26とデータストローブ入出力回路36との間のデータストローブ信号DQSの伝送は、差動信号による伝送として行なわれる。 Transmission of the data strobe signal DQS between the data strobe input circuit 26 and the data strobe output circuit 36 ​​is performed as the transmission by a differential signal. またデータ入出力回路25とデータ入出力回路35との間のデータ信号DQの伝送については、書込み動作時の場合には差動信号による伝送として行なわれ、読出し動作の場合には単相信号による伝送として行なわれる。 Also for transmission of data signals DQ between the data input-output circuit 25 and the data input-output circuit 35, in the case of the write operation is performed as the transmission by a differential signal, in the case of a read operation by a single-phase signal It performed as a transmission. 即ち、読出し動作の場合には、2つのデータ入出力端子を個々に独立した端子として用いて2つの単相信号を伝送し、書込み動作の場合には、2つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送する。 That is, in the case of read operation, the two single-phase signal and transmitted using two data input-output terminal as individually independent terminal, in the case of write operation, the pair of two data input-output terminal pins transmitting a pair of differential signals using a.

論理回路10及びメモリ回路11は、少なくとも2ビットのデータを格納する出力レジスタ23及び入力レジスタ34をそれぞれ含む。 Logic circuit 10 and the memory circuit 11 includes an output register 23 and the input register 34 to store at least two bits of data respectively. 書込み動作時には、出力レジスタ23に格納される2ビットのデータを、一対の差動信号による2回の伝送として時分割でデータ入出力回路25から送信する。 During a write operation, the 2-bit data stored in the output register 23, and transmits the data output circuit 25 in a time-division as transmission twice by the pair of differential signals. 一対の差動信号による2回の伝送として時分割でデータ入出力回路35により受信した2ビットのデータは、入力レジスタ34に並列に格納される。 2 bits of data received by the data input-output circuit 35 in a time-division as transmission twice by the pair of differential signals are stored in parallel in the input register 34. 入力レジスタ34に並列に格納されたデータは、纏めてデータアンプ41を介してメモリコア42に供給される。 Data stored in parallel in the input register 34 is supplied to the memory core 42 via a data amplifier 41 collectively. 上記の2ビットの動作が、データ信号DQの各対に対して同様に実行される。 The above 2-bit operation is performed in the same manner for each pair of data signal DQ. 即ち、データ信号DQが8ビットであれば、出力レジスタ23に格納される8ビットのデータを、4対の差動信号による2回の伝送として時分割でデータ入出力回路25から送信する。 That is, if the data signal DQ is 8 bits, the 8 bits of data stored in the output register 23, and transmits the data output circuit 25 in a time-division as transmission twice the differential signal 4 pairs. 4対の差動信号による2回の伝送として時分割でデータ入出力回路35により受信した8ビットのデータは、入力レジスタ34に並列に格納される。 8-bit data received by the data input-output circuit 35 in a time-division as transmission twice by four pairs of differential signals are stored in parallel in the input register 34. なおバースト伝送の場合には、後程説明するように、上記の伝送を更に繰り返して実行することになる。 Note in the case of burst transmission, later as described, it will be performed by further repeating the transmission of the.

図3は、論理回路10のデータ信号DQの入出力部分の構成の一例を示す図である。 Figure 3 is a diagram showing an example of the configuration of the input and output portions of the data signal DQ of the logic circuit 10. 図3において、図2と同一の構成要素は同一の番号で参照する。 3, the same elements as in FIG. 2 are referred to by the same numerals. 図3は、2つのデータ入出力端子50及び51についてのデータ信号DQn及びDQn+1の入出力部分を示すものである。 Figure 3 shows the input and output portions of the data signal DQn and DQn + 1 for two data input-output terminals 50 and 51. 例えばデータ信号DQが8ビット幅であれば、図3に示す構成と同様の構成がデータ信号の各対DQ1及びDQ2、DQ3及びDQ4、DQ5及びDQ6、DQ7及びDQ8について設けられてよい。 For example if the data signal DQ is eight bits wide, may be provided the same configuration as the configuration shown in FIG. 3 for each pair DQ1 and DQ2, DQ3 and DQ4, DQ5 and DQ6, DQ7 and DQ8 data signals. カウンタ回路22−1及びインバータ22−2乃至22−4が、図2のカウンタ22に相当する。 Counter circuits 22-1 and inverters 22-2 to 22-4 correspond to the counter 22 of FIG. レジスタ群24−1及び24−2及びスイッチ回路24−3乃至24−10が、図2の入力レジスタ24に相当する。 Register groups 24-1 and 24-2 and the switch circuit 24-3 to 24-10 corresponds to the input register 24 of FIG. レジスタ群23−1及びスイッチ回路23−2乃至23−11が、図2の出力レジスタ23に相当する。 Register group 23-1 and the switching circuit 23-2 to 23-10 corresponds to the output register 23 of FIG. また入力回路25−1及び25−2並びに差動信号出力回路25−3が、図2のデータ入出力回路25に相当する。 The input circuit 25-1 and 25-2 and the differential signal output circuit 25-3 correspond to the data input-output circuit 25 of FIG. 図3に示す出力制御信号とは、出力状態を指示する出力イネーブル信号である。 The output control signal shown in FIG. 3, an output enable signal indicating the output state. また入力制御信号とは、入力状態を指示する入力イネーブル信号である。 Also the input control signal, an input enable signal indicating an input state.

図3に示す各スイッチ回路は、カウンタ回路22−1からのタイミング信号がアサートされると導通し、カウンタ回路22−1からのタイミング信号がネゲートされると非導通となる。 Each switching circuit shown in Figure 3, in conduction with the timing signal from the counter circuit 22-1 is asserted, the non-conducting and the timing signal from the counter circuit 22-1 is negated. メモリ回路11からのデータ読出し時には、カウンタ回路22−1が、メモリ回路11から受信したデータストローブ信号DQSに応じてタイミング信号を生成し、スイッチ回路24−3乃至24−6を順次導通状態とする。 During data read from the memory circuit 11, the counter circuit 22-1 generates a timing signal in accordance with the data strobe signal DQS received from the memory circuit 11, and sequentially conducting state the switch circuits 24-3 to 24-6 . これによりデータ入出力端子50から入力回路25−1を介して入力された4つの単相信号が、レジスタ群24−1にデータDO01乃至DO04として順次格納される。 Thus four single-phase signal input from the data input-output terminal 50 through an input circuit 25-1 are sequentially stored in the register group 24-1 as a data DO01 to DO04. この例では、バースト長4を想定しており、このバースト長に等しいビット数のデータがレジスタ群24−1に格納されることになる。 In this example, assumes a burst length of 4, the data of the number of bits equal to the burst length is stored in the register group 24-1. 同様に、データ入出力端子51から入力回路25−2を介して入力された4つの単相信号が、レジスタ群24−2にデータDO11乃至DO14として順次格納される。 Similarly, four single-phase signal input from the data input-output terminal 51 through an input circuit 25-2 are sequentially stored as data DO11 to DO14 in the register group 24-2.

メモリ回路11へのデータ書込み時には、カウンタ回路22−1が、論理回路10が内部で生成したクロック信号CLK又はデータストローブ信号に応じてタイミング信号を生成し、スイッチ回路23−3乃至23−7を順次導通状態とする。 When writing data to the memory circuit 11, the counter circuit 22-1 generates a timing signal in response to the clock signal CLK or the data strobe signal logic circuit 10 is generated inside the switch circuits 23-3 to 23-7 and sequentially conducting state. またこのときスイッチ回路23−2及び23−3はそれぞれ導通状態及び非導通状態に設定される。 The switch circuits 23-2 and 23-3 at this time is set to the respective conductive and non-conductive states. これによりレジスタ群23−1に格納されるデータDI01乃至DI04が、差動信号出力回路25−3を介して、データ入出力端子50及び51から差動信号として順次送出される。 Thus, the data DI01 to DI04 are stored in the register group 23-1, via the differential signal output circuit 25-3 are sequentially transmitted as a differential signal from the data input-output terminals 50 and 51. この例では、バースト長4を想定しており、このバースト長に等しいビット数のデータが差動信号出力回路25−3から送出される。 In this example, assumes a burst length of 4, the data of the number of bits equal to the burst length is transmitted from the differential signal output circuit 25-3. 次にスイッチ回路23−2及び23−3をそれぞれ非導通状態及び導通状態に設定し、スイッチ回路23−8乃至23−11を順次導通状態とする。 Then configure the switch circuits 23-2 and 23-3 to the non-conductive state and conductive state, respectively, and sequentially conducting state the switch circuits 23-8 to 23-11. これによりレジスタ群23−1に格納されるデータDI11乃至DI14が、差動信号出力回路25−3を介して、データ入出力端子50及び51から差動信号として順次送出される。 Thus, the data DI11 to DI14 are stored in the register group 23-1, via the differential signal output circuit 25-3 are sequentially transmitted as a differential signal from the data input-output terminals 50 and 51.

図4は、メモリ回路11のデータ信号DQの入出力部分の構成の一例を示す図である。 Figure 4 is a diagram showing an example of the configuration of the input and output portions of the data signal DQ in the memory circuit 11. 図4において、図2と同一の構成要素は同一の番号で参照する。 4, the same elements as those of FIG. 2 are referred to by the same numerals. 図4は、2つのデータ入出力端子52及び53についてのデータ信号DQn及びDQn+1の入出力部分を示すものである。 Figure 4 shows the input and output portions of the data signal DQn and DQn + 1 for two data input-output terminals 52 and 53. 例えばデータ信号DQが8ビット幅であれば、図4に示す構成と同様の構成がデータ信号の各対DQ0及びDQ1、DQ2及びDQ3、DQ4及びDQ5、DQ6及びDQ7について設けられてよい。 For example, if the data signal DQ is eight bits wide, each pair DQ0 and DQ1 of the same configuration as the configuration shown in FIG. 4 is a data signal, DQ2 and DQ3, DQ4 and DQ5, may be provided for DQ6 and DQ7. カウンタ回路32−1及びインバータ32−2乃至32−4が、図2のカウンタ32に相当する。 Counter circuits 32-1 and inverters 32-2 to 32-4 correspond to the counter 32 of FIG. レジスタ群34−1、データ書込みスイッチ34−2、及びスイッチ回路34−3乃至34−10が、図2の入力レジスタ34に相当する。 Registers 34-1, data write switch 34-2, and the switching circuit 34-3 to 34-10 corresponds to the input register 34 of FIG. レジスタ群33−1及びスイッチ回路33−2乃至33−9が、図2の出力レジスタ33に相当する。 Register group 33-1 and the switching circuit 33-2 to 33-9 correspond to the output register 33 of FIG. また入力回路35−1並びに出力回路35−2及び35−3が、図2のデータ入出力回路35に相当する。 The input circuit 35-1 and output circuits 35-2 and 35-3 correspond to the data output circuit 35 of FIG. 図4に示す出力制御信号とは、出力状態を指示する出力イネーブル信号である。 The output control signal shown in FIG. 4, an output enable signal indicating the output state. また入力制御信号とは、入力状態を指示する入力イネーブル信号である。 Also the input control signal, an input enable signal indicating an input state.

図4に示す各スイッチ回路は、カウンタ回路32−1からのタイミング信号がアサートされると導通し、カウンタ回路32−1からのタイミング信号がネゲートされると非導通となる。 Each switching circuit shown in Figure 4, conducts the timing signal from the counter circuit 32-1 is asserted, the non-conducting and the timing signal from the counter circuit 32-1 is negated. メモリ回路11からのデータ読出し時には、カウンタ回路32−1が、メモリ回路11内部で生成したデータストローブ信号DQSに応じてタイミング信号を生成する。 During data read from the memory circuit 11, the counter circuit 32-1 generates a timing signal in accordance with the data strobe signal DQS generated by the internal memory circuit 11. これにより、スイッチ回路33−2乃至33−5を順次導通状態とするとともに、同時にスイッチ回路33−6乃至33−9を順次導通状態とする。 Thus, while sequentially conducting state the switch circuits 33-2 to 33-5, and sequentially conducting state the switch circuits 33-6 to 33-9 simultaneously. データアンプ41から供給された4ビットデータDO01乃至DO04は、レジスタ群33−1から出力回路35−2及びデータ入出力端子52を介してメモリ回路11外部に送出される。 4-bit data DO01 to DO04 supplied from the data amplifier 41 is sent to the memory circuit 11 from outside the register group 33-1 through the output circuit 35-2 and the data input-output terminal 52. また同時に、データアンプ41から供給された4ビットデータDO11乃至DO14は、レジスタ群33−1から出力回路35−3及びデータ入出力端子53を介してメモリ回路11外部に送出される。 At the same time, 4-bit data DO11 to DO14 supplied from the data amplifier 41 is sent to the memory circuit 11 from outside the register group 33-1 through the output circuit 35-3 and the data input-output terminal 53. この例では、バースト長4を想定しており、このバースト長に等しいビット数のデータがデータ入出力端子52及び53から送出される。 In this example, assumes a burst length of 4, the data of the number of bits equal to the burst length is transmitted from the data input-output terminals 52 and 53.

メモリ回路11へのデータ書込み時には、カウンタ回路32−1が、論理回路10から受信したデータストローブ信号DQSに応じてタイミング信号を生成し、スイッチ回路34−3乃至34−6を順次導通状態とする。 When writing data to the memory circuit 11, the counter circuit 32-1 generates a timing signal in accordance with the data strobe signal DQS received from the logic circuit 10, and sequentially conducting state the switch circuits 34-3 to 34-6 . これによりデータ入出力端子52及び53を介して差動信号として受信され入力回路35−1により単相信号に変換されたデータが、レジスタ群34−1にデータDI01乃至DI04として格納される。 Thus the input circuit 35-1 is received as a differential signal through the data input-output terminals 52 and 53 data converted into single-phase signals, are stored as data DI01 to DI04 in the register group 34-1. この例では、バースト長4を想定しており、このバースト長に等しいビット数のデータがレジスタ群34−1に格納される。 In this example, assumes a burst length of 4, the data of the number of bits equal to the burst length is stored in the register group 34-1. 次に、カウンタ回路32−1の生成するタイミング信号に応じて、スイッチ回路34−7乃至34−10を順次導通状態とする。 Then, in accordance with the timing signal generated by the counter circuit 32-1, and sequentially conducting state the switch circuits 34-7 to 34-10. これによりデータ入出力端子52及び53を介して差動信号として受信され入力回路35−1により単相信号に変換されたデータが、レジスタ群34−1にデータDI11乃至DI14として格納される。 Thus the input circuit 35-1 is received as a differential signal through the data input-output terminals 52 and 53 data converted into single-phase signals, are stored as data DI11 to DI14 in the register group 34-1.

図5は、単相信号の入力回路の構成の一例を示す図である。 Figure 5 is a diagram showing an example of the configuration of the input circuit of the single-phase signal. 図5に示す回路が、例えば図3の入力回路25−1及び25−2として用いられる。 The circuit shown in FIG. 5, for example, is used as the input circuit 25-1 and 25-2 in FIG. 図5に示す入力回路は、PMOSトランジスタ51及び52、NMOSトランジスタ53乃至55、及びインバータ56を含む。 Input circuit shown in FIG. 5, PMOS transistors 51 and 52, NMOS transistors 53 through 55, and an inverter 56. PMOSトランジスタ51及び52並びにNMOSトランジスタ53乃至55で差動増幅器を構成する。 Constituting a differential amplifier with PMOS transistors 51 and 52 and NMOS transistors 53 through 55. 差動増幅器は、NMOSトランジスタ55のゲートに印加される入力イネーブル信号がアサートされると動作する。 Differential amplifier, input enable signal applied to the gate of the NMOS transistor 55 operates to be asserted. 差動入力の一端であるNMOSトランジスタ53のゲートには、単相の入力データ信号が印加される。 The gate of the NMOS transistor 53 is one end of the differential input, the input data signals of the single phase is applied. 差動入力の他端であるNMOSトランジスタ54のゲートには、参照電圧VREFが印加される。 The gate of the NMOS transistor 54, which is the other end of the differential input, the reference voltage VREF is applied. 図5の差動増幅器により、入力データ信号の信号電圧と参照電圧VREFとの大小関係に応じた信号が、インバータ56から出力される。 The differential amplifier of FIG. 5, a signal corresponding to the magnitude of the signal voltage of the input data signal and the reference voltage VREF is output from the inverter 56.

図6は、単相信号の出力回路の構成の一例を示す図である。 Figure 6 is a diagram showing an example of a configuration of an output circuit of the single-phase signal. 図6に示す回路が、例えば図4の出力回路35−2及び35−3として用いられる。 The circuit shown in FIG. 6 is used as an output circuit 35-2 and 35-3 in FIG. 4, for example. 図6に示す出力回路は、PMOSトランジスタ61、NMOSトランジスタ62、インバータ63及び64、及びNAND回路65及び66を含む。 Output circuit shown in FIG. 6 includes a PMOS transistor 61, NMOS transistors 62, inverters 63 and 64 and NAND circuits 65 and 66,. 図6の回路は、出力イネーブル信号がアサートされると、PMOSトランジスタ61とNMOSトランジスタ62との接続点である出力端子から、データ信号Dataに応じたHIGH又はLOWの単相信号を出力する。 Circuit in FIG. 6, the output enable signal is asserted, the output terminal which is a connection point between the PMOS transistor 61 and NMOS transistor 62, and outputs a single-phase signal of HIGH or LOW according to the data signal Data.

図7は、差動信号の入力回路の構成の一例を示す図である。 Figure 7 is a diagram showing an example of the configuration of the input circuit of the differential signal. 図7に示す回路が、例えば図4の入力回路35−1として用いられる。 The circuit shown in FIG. 7 is used as an input circuit 35-1 in FIG. 4, for example. 図7に示す入力回路は、PMOSトランジスタ71及び72、NMOSトランジスタ73乃至75、及びインバータ76を含む。 Input circuit shown in FIG. 7 includes a PMOS transistor 71 and 72, NMOS transistors 73 through 75, and an inverter 76. PMOSトランジスタ71及び72並びにNMOSトランジスタ73乃至75で差動増幅器を構成する。 Constituting a differential amplifier with PMOS transistors 71 and 72 and NMOS transistors 73 through 75. 差動増幅器は、NMOSトランジスタ75のゲートに印加される入力イネーブル信号がアサートされると動作する。 Differential amplifier, input enable signal applied to the gate of the NMOS transistor 75 operates to be asserted. 差動入力の一端であるNMOSトランジスタ73のゲートには、差動データ信号の正相信号Diff_Pが印加される。 The gate of the NMOS transistor 73 is one end of the differential input, the positive phase signal Diff_P differential data signals are applied. 差動入力の他端であるNMOSトランジスタ74のゲートには、差動データ信号の逆相信号Diff_Nが印加される。 The gate of the NMOS transistor 74, which is the other end of the differential input, the phase-inverted signal Diff_N differential data signals are applied. 図7の差動増幅器により、2つの差動入力信号の大小関係に応じた信号が、インバータ76から出力される。 The differential amplifier of FIG. 7, a signal corresponding to the magnitude relation of the two differential input signals is output from the inverter 76.

図8は、差動信号の出力回路の構成の一例を示す図である。 Figure 8 is a diagram showing an example of a configuration of an output circuit of the differential signal. 図8に示す回路が、例えば図3の差動信号出力回路25−3として用いられる。 The circuit shown in FIG. 8, for example, is used as a differential signal output circuit 25-3 of FIG. 図8に示す出力回路は、PMOSトランジスタ81、NMOSトランジスタ82、インバータ83及び84、NAND回路85及び86、インバータ87、PMOSトランジスタ91、NMOSトランジスタ92、インバータ93及び94、及びNAND回路95及び96を含む。 Output circuit shown in FIG. 8, PMOS transistor 81, NMOS transistors 82, inverters 83 and 84, NAND circuits 85 and 86, an inverter 87, PMOS transistor 91, NMOS transistors 92, inverters 93 and 94, and NAND circuits 95 and 96 including. 図8の回路は、出力イネーブル信号がアサートされると、PMOSトランジスタ81とNMOSトランジスタ82との接続点である出力端子から、データ信号Dataに応じたHIGH又はLOWの正相側信号Diff_Pを出力する。 Circuit of FIG. 8, the output enable signal is asserted, the output terminal which is a connection point between the PMOS transistor 81 and NMOS transistor 82, outputs a positive phase side signal Diff_P of HIGH or LOW according to the data signal Data . またPMOSトランジスタ91とNMOSトランジスタ92との接続点である出力端子から、データ信号Dataに応じたLOW又はHIGHの逆相側信号Diff_Nを出力する。 Also from an output terminal which is a connection point between the PMOS transistor 91 and NMOS transistor 92, and outputs a LOW or HIGH reverse phase side signal Diff_N of corresponding to the data signal Data.

図9は、信号終端の構成を示す図である。 Figure 9 is a diagram showing a configuration of a signal termination. ODT(On Die Termination)機能では、制御信号(図2に示すODTCNTL)により、メモリ回路11毎に信号終端を制御できる。 The ODT (On Die Termination) function, the control signal (ODTCNTL shown in FIG. 2), can control the signal termination for each memory circuit 11. 即ち、制御信号により、メモリ回路11の抵抗終端のオン及びオフを制御できる。 That is, the control signal can control the resistive termination of the memory circuit 11 on and off. 図9に示す構成では、メモリ回路11側ではスイッチ105を介してブリッジ抵抗を形成する。 In the configuration shown in FIG. 9, in the memory circuit 11 side to form a bridge resistor through a switch 105. 論理回路10側では、電源電圧高電位側とグランド電位側とに抵抗を介して信号を終端する構成とし、スイッチ101乃至104で終端のオン及びオフを制御可能とする。 The logic circuit 10 side, and configured to terminate a signal through a resistor to a power supply voltage high potential side and the ground potential side, and can control the termination of the on and off by a switch 101 to 104.

図9の(a)は、信号を論理回路10からメモリ回路11に伝送する場合(即ち書込みの場合)を示す。 (A) of FIG. 9 shows a case of transmitting a signal from the logic circuit 10 to the memory circuit 11 (i.e., for a write). この場合、メモリ回路11では終端オン(スイッチ105が導通)となり、2つのデータ入出力端子を抵抗を介して互いに接続する。 In this case, the termination on the memory circuit 11 (switch 105 is conducting), and connected to each other via a resistor two data input-output terminal. また論理回路10では終端オフ(スイッチ101乃至104が非導通)となり、2つのデータ入出力端子を電源電圧及びグランド電圧から分離する。 The end off (switch 101-104 is nonconductive), the logic circuit 10, and the separated two data input-output terminal from the power supply voltage and the ground voltage. これにより差動信号の伝送に対する伝送路の終端が行なわれる。 Thus the end of the transmission path for the transmission of differential signals takes place.

図9の(b)は、信号をメモリ回路11から論理回路10に伝送する場合(即ち読出しの場合)を示す。 (B) in FIG. 9, when transmitting a signal from the memory circuit 11 to the logic circuit 10 indicating the (i.e. the case of a read). この場合、メモリ回路11では終端オフ(スイッチ105が非導通)となり、2つのデータ入出力端子を互いから分離する。 In this case, in the memory circuit 11 Termination OFF (switch 105 is non-conducting) to separate, and the two data output terminals from one another. また論理回路10では終端オン(スイッチ101乃至104が導通)となり、2つのデータ入出力端子の各々を、抵抗を介して電源電圧に接続するとともに抵抗を介してグランド電圧に接続する。 The termination on (conducting switch 101 to 104), the logic circuit 10, and the each of the two data input-output terminal, via a resistor to ground voltage through the resistor as well as connected to the supply voltage. これにより各信号線の各単相信号の伝送に対して、伝送路の終端が行なわれる。 Thus for the transmission of each single-phase signals of each signal line, the termination of the transmission line is performed.

図10は、上記説明したメモリ回路11の読出し動作を示すタイミング図である。 Figure 10 is a timing diagram showing a read operation of the memory circuit 11 described above. (a)乃至(f)は、比較のためにデータ信号が常時単相信号である従来のメモリ回路の読出し動作を示す。 (A) to (f) shows the read operation of the conventional memory circuit the data signal is a single-phase signal constantly for comparison. (g)乃至(l)は、書込み時のデータ信号が差動信号であるメモリ回路11の読出し動作を示す。 (G) to (l) shows the read operation of the memory circuit 11 the data signals at the time of writing is a differential signal.

(a)はクロック信号CLK、(b)はコマンド信号、(c)は差動のデータストローブ信号DQS及び/DQSを示す。 (A) shows a clock signal CLK, (b) a command signal, (c) a data strobe signal DQS and / DQS differential. また(d)は出力レジスタからのデータ信号DQnの出力タイミング、(e)は出力レジスタからのデータ信号DQn+1の出力タイミング、(f)は、メモリセルからのデータの読出しタイミングを示す。 The (d) shows the output timing of the data signal DQn from the output register, (e) the data signal from the output register DQn + 1 output timing, (f) shows the read timing of data from the memory cell. (g)はクロック信号CLK、(h)はコマンド信号、(i)は差動のデータストローブ信号DQS及び/DQSを示す。 (G) shows a clock signal CLK, (h) a command signal, a (i) is a data strobe signal DQS and / DQS differential. また(j)は出力レジスタからのデータ信号DQnの出力タイミング、(k)は出力レジスタからのデータ信号DQn+1の出力タイミング、(l)は、メモリセルからのデータの読出しタイミングを示す。 The (j) is the output timing of the data signal DQn from the output register, (k) is the data signal from the output register DQn + 1 output timing, (l) shows the read timing of data from the memory cell. 図10に示されるように、読出し動作の場合には、従来のメモリ回路とメモリ回路11とでは同様の動作となっている。 As shown in FIG. 10, in the case of read operation, the a conventional memory circuit and the memory circuit 11 has the same operation.

図11は、メモリ回路11の書込み動作を示すタイミング図である。 Figure 11 is a timing diagram illustrating the write operation of the memory circuit 11. (a)乃至(f)は、データ信号が常時単相信号である従来のメモリ回路の書込み動作を示す。 (A) to (f) shows a write operation of the conventional memory circuit the data signal is a single-phase signal at all times. (g)乃至(k)は、書込み時のデータ信号が差動信号であるメモリ回路11の書込み動作を示す。 (G) to (k) shows a write operation of the memory circuit 11 the data signals at the time of writing is a differential signal.

(a)はクロック信号CLK、(b)はコマンド信号、(c)は差動のデータストローブ信号DQS及び/DQSを示す。 (A) shows a clock signal CLK, (b) a command signal, (c) a data strobe signal DQS and / DQS differential. また(d)は入力レジスタへのデータ信号DQnの格納タイミング、(e)は入力レジスタへのデータ信号DQn+1の格納タイミング、(f)は、メモリセルへのデータの書込みタイミングを示す。 The (d) shows storage timing of the data signals DQn to the input register, (e) the data signal DQn + 1 storage timing to the input register, (f) shows the write timing of data into the memory cell. 書込みコマンドWRITEから所定のライトレイテンシWL後に印加する書込みデータDI01乃至DI04及びDI11乃至DI14がまず入力レジスタに格納される。 Write data DI01 to DI04 and DI11 to DI14 applied from the write command WRITE after predetermined write latency WL is first stored in the input register. 入力レジスタへの4ビットのバースト書込みが終了すると、入力レジスタのデータがメモリセルへと書き込まれる。 When burst write 4 bits of the input register is completed, data in the input register are written into the memory cell.

(g)はクロック信号CLK、(h)はコマンド信号、(i)は差動のデータストローブ信号DQS及び/DQSを示す。 (G) shows a clock signal CLK, (h) a command signal, a (i) is a data strobe signal DQS and / DQS differential. また(j)は入力レジスタへの差動データ信号DQn及びDQn+1の格納タイミング、(k)は、メモリセルへのデータの書込みタイミングを示す。 The (j) is a differential data signal DQn and DQn + 1 storage timing to the input register, (k) shows the write timing of data into the memory cell. 書込みコマンドWRITEと同時にメモリ回路11への書き込みデータDI01乃至DI14の印加を開始し、書込みデータDI01乃至DI14がまず入力レジスタに格納される。 Start the application of the write data DI01 to DI14 to write command WRITE simultaneously memory circuit 11, the write data DI01 to DI14 is first stored in the input register. 入力レジスタへの4ビットのバースト書込みが2回終了すると、即ちDQに対する4ビットのバースト書込み及びDQ+1に対する4ビットのバースト書込みが終了すると、入力レジスタのデータがメモリセルへと書き込まれる。 When burst write 4 bits of the input register is completed twice, that is, the 4 burst write bit ends of 4 bits for burst write and DQ + 1 for DQ, the data input register are written into the memory cell. このように、従来はライトレイテンシWLとしてデータ伝送のない空白期間であったサイクルにおいて、メモリ回路11の場合は書込み差動信号のデータ伝送を実行する。 Thus, conventionally, in the cycle it was blank period with no data transmission as write latency WL, in the case of the memory circuit 11 to perform data transmission of the write differential signal.

図12は、メモリ回路11の書込み動作及び後続する読出し動作を示すタイミング図である。 Figure 12 is a timing diagram illustrating a write operation and subsequent read operation of the memory circuit 11. (a)乃至(f)は、従来のメモリ回路の動作を示す。 (A) to (f) show the operation of a conventional memory circuit. (g)乃至(k)は、メモリ回路11の動作を示す。 (G) to (k) show the operation of the memory circuit 11. 図11に示す書込み動作と同様に書込み動作が実行され、その後、図10に示す読出し動作と同様に読出し動作が実行される。 Write operation similar to the write operation shown in FIG. 11 is executed, then the read operation similarly to the read operation shown in FIG. 10 is executed. 書込み動作におけるメモリセルへの書込み動作が終了するタイミングは、従来のメモリ回路とメモリ回路11とで同様である。 Timing the write operation to the memory cell in the write operation is completed is the same as in the conventional memory circuit and the memory circuit 11. 従って、書込み動作に後続する読出し動作のタイミングも従来のメモリ回路とメモリ回路11とで同様である。 Thus, the timing of the read operation following the write operation is also the same in the conventional memory circuit and the memory circuit 11.

図13は、メモリ回路11の読出し動作及び後続する書込み動作を示すタイミング図である。 Figure 13 is a timing diagram showing a read operation and subsequent write operation of the memory circuit 11. (a)乃至(f)は、従来のメモリ回路の動作を示す。 (A) to (f) show the operation of a conventional memory circuit. (g)乃至(k)は、メモリ回路11の動作を示す。 (G) to (k) show the operation of the memory circuit 11. 従来のメモリ回路の場合は、書込みコマンドWRITEに続くライトレイテンシの間に、先行する読出しコマンドREADに対応する読出しデータをメモリ回路11から出力して信号線上に伝送させる。 For conventional memory circuit, write during write latency following the command WRITE, to transmit the read data corresponding to the preceding read command READ on the signal line is outputted from the memory circuit 11. メモリ回路11の場合には、このライトレイテンシの期間に書込みデータを伝送させるので、従来のメモリ回路とは異なるタイミングで動作させる。 In the case of the memory circuit 11, since the transmitted write data during the write latency, the conventional memory circuit to operate at different timings. 即ち、読出しデータは読出しコマンドREADから従来と同一のリードレイテンシRLの後にメモリ回路11から出力されるが、そのリードレイテンシRLの間に、書込みデータDI01乃至DI14をメモリ回路11に印加する。 That is, the read data is output from the memory circuit 11 from the read command READ after conventional and the same read latency RL, during the read latency RL, applying a write data DI01 to DI14 in the memory circuit 11. これを実現するために、読出しコマンドREADの印加の直後に書込みコマンドWRITEを印加し、この書込みコマンドWRITEと同時に書込みデータの印加を開始する。 To achieve this, the write command WRITE is applied immediately after the application of the read command READ, it starts the application of the write command WRITE simultaneously write data. メモリセルからの読出し動作が終了した後に、入力レジスタに格納されている書込みデータをメモリセルに書き込めばよい。 After the read operation from the memory cell is completed, the write data stored in the input register may be written into the memory cell.

図14は、連続して書込み動作を実行する場合の動作を示すタイミング図である。 Figure 14 is a timing chart showing an operation when the continuously perform a write operation. (a)乃至(f)は、従来のメモリ回路の動作を示す。 (A) to (f) show the operation of a conventional memory circuit. (g)乃至(k)は、メモリ回路11の動作を示す。 (G) to (k) show the operation of the memory circuit 11. 図14は、図11とはライトレイテンシが異なる場合を示してある。 14, the 11 is shown a case where the write latency is different. 図14から分かるように、2回目の書込みコマンドWRITEに対する書込み動作の終了タイミングは、従来のメモリ回路とメモリ回路11とで同等となっている。 As can be seen from Figure 14, the end timing of the write operation to the second write command WRITE it is made equal between the conventional memory circuit and the memory circuit 11.

図15は、連続して3回の書込み動作を実行する場合の動作を示すタイミング図である。 Figure 15 is a timing diagram illustrating the operation when executing the three write operations continuously. (a)乃至(f)は、従来のメモリ回路の動作を示す。 (A) to (f) show the operation of a conventional memory circuit. (g)乃至(k)は、メモリ回路11の動作を示す。 (G) to (k) show the operation of the memory circuit 11. 図15は、図14と同一のライトレイテンシの場合を示してある。 15 is shown a case of the same write latency and 14. 図15から分かるように、3回目の書込みコマンドに対応する書込み動作の終了タイミングは、従来のメモリ回路よりもメモリ回路11の方が若干遅いタイミングとなっている。 As can be seen from Figure 15, the end timing of the write operation corresponding to the write command for the third time, the direction of the memory circuit 11 becomes slightly slower timing than conventional memory circuit.

以上の実施例は、データストローブ信号を用いる構成の場合を示したが、データストローブ信号を用いない構成の場合でも、データ信号を読出し時には単相として書込み時には差動とする上記の伝送方式を適用できることは明らかである。 Above example, application shows the case of a configuration using a data strobe signal, even if the configuration does not use the data strobe signal, the transmission scheme at the time of writing to the differential data signal as a single-phase at the time of reading it is clear that you can. また上記の読出し動作及び書込み動作のタイミング図はDDR(Double Data Rate)のSDRAM(Synchronous Dynamic Random Access Memory)を想定したものであるが、限定的でない単なる一例であり、本願発明は他の任意のメモリ回路に適用することができる。 Although the timing diagram of the read operation and write operation is assumes a DDR (Double Data Rate) of the SDRAM (Synchronous Dynamic Random Access Memory), are merely non-limiting embodiment, the present invention other optional it can be applied to the memory circuit.

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。 Although the present invention is not limited to these embodiments, the present invention is not limited to the above embodiments, and various modifications are possible within the scope of the appended claims.

なお本願発明は、以下の内容を含むものである。 Incidentally present invention includes the following contents.
(付記1) (Note 1)
2つのデータ入出力端子と、 And two data input and output terminals,
前記2つのデータ入出力端子を介してデータを入力するデータ入力回路と、 A data input circuit for inputting data via the two data input terminals,
前記2つのデータ入出力端子を介してデータを出力するデータ出力回路とを含み、前記データ入力回路及び前記データ出力回路の一方の回路は、前記2つのデータ入出力端子を個々に独立した端子として用いて2つの単相信号を伝送し、前記データ入力回路及び前記データ出力回路の他方の回路は、前記2つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送することを特徴とする半導体集積回路。 And a data output circuit for outputting data via the two data input terminals, one of the circuit of the data input circuit and the data output circuit, the two data input-output terminal as individually independent terminal to transmit two single-phase signal with the other circuits of the data input circuit and the data output circuit to transmit a pair of differential signal by using the two data input-output terminal as a pair of terminals the semiconductor integrated circuit according to claim.
(付記2) (Note 2)
少なくとも2ビットのデータを格納するレジスタを含み、前記他方の回路は前記レジスタに格納される2ビットのデータを一対の差動信号による2回の伝送として時分割で伝送することを特徴とする付記1記載の半導体集積回路。 Includes a register for storing at least two bits of data, appended said other circuit, characterized in that the transmitted time division data of two bits stored in the register as the transmission of two by the pair of differential signals the semiconductor integrated circuit 1 described.
(付記3) (Note 3)
前記データ入出力端子を介して伝送されるデータと所定のタイミング関係を有するデータストローブ信号を差動信号として入出力する端子を更に含むことを特徴とする付記1記載の半導体集積回路。 The semiconductor integrated circuit according to Supplementary Note 1, wherein further comprising a terminal for inputting and outputting the data strobe signal having the data and the predetermined timing relationship to be transmitted through the data input-output terminal as a differential signal.
(付記4) (Note 4)
前記半導体集積回路はメモリ回路であり、前記一方の回路は前記データ出力回路であり、前記他方の回路は前記データ入力回路であることを特徴とする付記1乃至3の何れか一項記載の半導体集積回路。 Said semiconductor integrated circuit is a memory circuit, said circuit of one is the data output circuit, wherein the other circuit semiconductor according to one of Supplementary Notes 1 to 3, characterized in that said data input circuit integrated circuit.
(付記5) (Note 5)
終端オン時には前記2つのデータ入出力端子を抵抗を介して互いに接続し、終端オフ時には前記2つのデータ入出力端子を互いから分離する信号終端回路を更に含むことを特徴とする付記4記載の半導体集積回路。 During end-on and connected to each other via a resistor the two data input terminals, semiconductors during termination off Supplementary Note 4, wherein further comprising a signal termination circuit which separates the two data output terminals from one another integrated circuit.
(付記6) (Note 6)
書き込みコマンド受信と同時に前記2つのデータ入出力端子を介して前記データ入力回路へのデータの入力を開始することを特徴とする付記4又は5記載の半導体集積回路。 The semiconductor integrated circuit according to Supplementary Note 4, wherein initiating the input of data into the data input circuit via the same time the two data input-output terminal and the write command received.
(付記7) (Note 7)
前記論理回路はメモリ装置へのデータの読み書きを行なう回路であり、前記一方の回路は前記データ入力回路であり、前記他方の回路は前記データ出力回路であることを特徴とする付記1乃至3の何れか一項記載の半導体集積回路。 The logic circuit is a circuit for reading and writing data to the memory device, wherein one of the circuits is the data input circuit, wherein the other circuit of Supplementary Notes 1 to 3, characterized in that said data output circuit the semiconductor integrated circuit according to any one claim.
(付記8) (Note 8)
終端オン時には前記2つのデータ入出力端子の各々を抵抗を介して電源電圧に接続するとともに抵抗を介してグランド電圧に接続し、終端オフ時には前記2つのデータ入出力端子を前記電源電圧及び前記グランド電圧から分離する信号終端回路を更に含むことを特徴とする付記6記載の半導体集積回路。 During end-on through the resistor as well as connected to each power supply voltage via the resistor of the two data output terminals connected to the ground voltage, the power supply voltage and the ground the two data input-output terminal at the time of termination off the semiconductor integrated circuit according to Supplementary note 6, wherein further comprising a signal termination circuit which separates from the voltage.
(付記9) (Note 9)
書き込みコマンド送信と同時に前記前記メモリ装置への書き込みデータの書き込みを開始することを特徴とする付記7又は8記載の半導体集積回路。 The semiconductor integrated circuit according to Supplementary Note 7 or 8, wherein the initiating the writing of write data to the same time the said memory device and transmitting a write command.
(付記10) (Note 10)
論理回路と、 And a logic circuit,
2つのデータ信号線を含む複数のデータ信号線と、 A plurality of data signal lines including two data signal lines,
前記複数のデータ信号線を介して前記論理回路に接続されるメモリとを含み、 And a memory coupled to the logic circuit through the plurality of data signal lines,
前記2つのデータ信号線を個々に独立した信号線として用いて2つの単相信号を読出しデータとして前記メモリから前記論理回路に伝送し、前記2つのデータ信号線を一対の信号線として用いて一対の差動信号を書込みデータして前記論理回路から前記メモリに伝送することを特徴とするメモリシステム。 Transmitting from said memory two single-phase signal by using the two data signal lines as individually independent signal line as the read data to the logic circuit, a pair using the two data signal lines as a pair of signal lines a memory system, wherein a differential signal and write data transmitted from the logic circuit to the memory.
(付記11) (Note 11)
前記複数のデータ信号線は、前記複数のデータ信号線の数に等しいビット数の読出しデータを単相信号として一度に伝送し、前記複数のデータ信号線の数に等しいビット数の書き込みデータを差動信号として2度に分けて時分割で伝送することを特徴とする付記10記載のメモリシステム。 Wherein the plurality of data signal lines, the read data of the number of bits equal to the number of said plurality of data signal lines and transmitted at once as a single-phase signal, the difference bit number of the write data is equal to the number of said plurality of data signal lines memory system according to Supplementary note 10, wherein the transmitting in a time division in two degrees motion signal.

10 論理回路11 メモリ回路12 クロック生成回路13 クロック出力バッファ14−1〜14−12 信号入出力端子15 内部クロック生成回路16 クロック入力バッファ17−1〜17−12 信号入出力端子 10 logic circuit 11 memory circuit 12 the clock generating circuit 13 a clock output buffer 14-1~14-12 signal input and output terminal 15 the internal clock generation circuit 16 clock input buffer 17-1~17-12 signal input and output terminal

Claims (5)

  1. 2つのデータ入出力端子と、 And two data input and output terminals,
    前記2つのデータ入出力端子を介してデータを入力するデータ入力回路と、 A data input circuit for inputting data via the two data input terminals,
    前記2つのデータ入出力端子を介してデータを出力するデータ出力回路とを含み、前記データ入力回路及び前記データ出力回路の一方の回路は、前記2つのデータ入出力端子を個々に独立した端子として用いて2つの単相信号を伝送し、前記データ入力回路及び前記データ出力回路の他方の回路は、前記2つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送することを特徴とする半導体集積回路。 And a data output circuit for outputting data via the two data input terminals, one of the circuit of the data input circuit and the data output circuit, the two data input-output terminal as individually independent terminal to transmit two single-phase signal with the other circuits of the data input circuit and the data output circuit to transmit a pair of differential signal by using the two data input-output terminal as a pair of terminals the semiconductor integrated circuit according to claim.
  2. 少なくとも2ビットのデータを格納するレジスタを含み、前記他方の回路は前記レジスタに格納される2ビットのデータを一対の差動信号による2回の伝送として時分割で伝送することを特徴とする請求項1記載の半導体集積回路。 Includes a register for storing at least two bits of data, wherein said other circuit, characterized in that the transmitted time division data of two bits stored in the register as the transmission of two by the pair of differential signals the semiconductor integrated circuit of claim 1, wherein.
  3. 前記データ入出力端子を介して伝送されるデータと所定のタイミング関係を有するデータストローブ信号を差動信号として入出力する端子を更に含むことを特徴とする請求項1記載の半導体集積回路。 The semiconductor integrated circuit according to claim 1, further comprising a terminal for inputting and outputting the data strobe signal having the data and the predetermined timing relationship to be transmitted through the data input-output terminal as a differential signal.
  4. 前記半導体集積回路はメモリ回路であり、前記一方の回路は前記データ出力回路であり、前記他方の回路は前記データ入力回路であることを特徴とする請求項1乃至3の何れか一項記載の半導体集積回路。 Said semiconductor integrated circuit is a memory circuit, said circuit of one is the data output circuit, wherein the other circuitry of any one of claims 1 to 3, characterized in that said data input circuit semiconductor integrated circuit.
  5. 終端オン時には前記2つのデータ入出力端子を抵抗を介して互いに接続し、終端オフ時には前記2つのデータ入出力端子を互いから分離する信号終端回路を更に含むことを特徴とする請求項4記載の半導体集積回路。 During end-on and connected to each other via a resistor the two data input terminals, at the time of termination off according to claim 4, further comprising a signal termination circuit which separates the two data output terminals from one another semiconductor integrated circuit.
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