JP2010278310A - Semiconductor device and method of manufacturing the same - Google Patents

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JP2010278310A
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JP
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Patent type
Prior art keywords
layer
film
formed
insulating film
melting point
Prior art date
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JP2009130655A
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Japanese (ja)
Inventor
Koichi Nagai
孝一 永井
Original Assignee
Fujitsu Semiconductor Ltd
富士通セミコンダクター株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of controlling damage of an electrode pad. <P>SOLUTION: The semiconductor device includes a semiconductor substrate 11 and the electrode pad 30 formed above the semiconductor substrate 11, wherein the electrode pad 30 includes a first layer 32 composed of a material having a first melting point temperature and a second layer 33 positioned on top of the first layer 32 and exposed to outside, which is composed of a material having a second melting point temperature higher than the first melting point temperature. Thereby, even if a scar reaching to the first layer 32 is formed by the pressure from outside to the electrode pad 30, the flatness of the surface of the electrode pad can be restored by heating at a temperature equal to or higher than the first melting point as necessary. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体装置及びその製造方法に関し、特に、電極パッドを有する半導体装置とその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, particularly, a semiconductor device including an electrode pad manufacturing method thereof.

半導体装置においては、外部装置に対して信号を入出力したり、電力を供給したりするための接点として電極パッドが露出して形成される。 In the semiconductor device, or output a signal to an external device, the electrode pads are formed and exposed as a contact for or to supply power. 電極パッドは、ダマシン構造の配線、或いは、Low−k材の絶縁膜に埋め込まれる配線を有する種々の半導体装置で形成される。 Electrode pads, wiring damascene structure, or is formed by various semiconductor device having a wiring buried in the insulating film of the Low-k material.

電極パッドは、最上配線の形成領域の周囲に形成されることが多く、最上配線と同じ積層金属構造が用いられる。 Electrode pads are often formed around the formation region of the uppermost wiring, the same laminated metal structure and the uppermost wiring is used. 積層金属構造として、例えば窒化チタン(TiN)層、アルミニウム銅(AlCu)合金層、TiN層を順に形成した構造が知られる。 As laminated metal structure, for example, titanium nitride (TiN) layer, an aluminum copper (AlCu) alloy layer, a structure obtained by forming a TiN layer in this order are known.

半導体装置のコンタクト試験、特性試験をする際には、電極パッドにプローブ針を当てて半導体回路に電力を供給したり信号を送ったり受けたりする。 Contact test of the semiconductor device, when the characteristic test, it sends and receives signals and supplies power to the semiconductor circuit by applying a probe needle electrode pad. また、半導体装置の実装時には電極パッド上に、金線をワイヤボンディングし、又は、はんだ、その他の接合用金属層を積層する構造が知られる。 Further, on the electrode pad during mounting of the semiconductor device, the gold wire bonding, or known structures of laminating the solder, other bonding metal layer.

さらに、保護膜の開口部から露出した電極パッドの上にニッケル層、低融点合金層の積層構造を形成し、その上からプローブ針を当てる構造が知られる。 Furthermore, the nickel layer on the electrode pad exposed from the opening of the protective film to form a laminated structure of the low melting point alloy layers, structures shed probe thereon is known.
また、ポリイミド膜の開口部から露出したアルミニウム電極パッドの上に、クロム、銅、金を積層したMBL膜を形成し、さらに、MBL膜の上にハンダ膜を形成し、ハンダ膜にプローブ針を当る構造が知られる。 Further, on the aluminum electrode pads exposed from the opening of the polyimide film, chromium, copper, gold to form a MBL film formed by laminating, further, a solder film is formed on the MBL film, the probe needles on the solder layer hits structure is known.

さらに、実装時に半導体装置と配線基板のそれぞれのパッドの上に、スズ、銀からなる合金層を形成し、それらの合金層同士を対向させて互いを接続する構造がされる。 Further, on the respective pads of the semiconductor device and the wiring board at the time of mounting, tin, to form an alloy layer made of silver, and are opposed to those of the alloy layers to each other is the structure for connecting each other.

特開2005−209857号公報 JP 2005-209857 JP 特開平10−308406号公報 JP 10-308406 discloses 特開2004−79693号公報 JP 2004-79693 JP

ところで、上記のように電極パッドの最上層がTiNから形成される構造では、電極パッドにプローブ針を当ると、プローブ針が滑り過ぎるので、電極パッド周囲のパッシベーション膜を破損させることがある。 Incidentally, in the structure in which the uppermost layer of the electrode pad is formed as described above from TiN, hits the probe needles in the electrode pad, the probe needle is too slippery, it is possible to damage the passivation film around the electrode pad.

そこで、電極パッドの上では、TiNの最上層を除去してその下のアルミニウム合金層を剥き出しの状態にする。 Therefore, on the electrode pad, to remove the top layer of TiN on aluminum alloy layer underlying the exposed state. このような構造であれば、アルミニウム合金層上でプローブ針が滑り過ぎるといった問題は解消される。 With such a structure, problems such as the probe needle is too slippery on the aluminum alloy layer is eliminated. しかも、アルミニウム合金層はプローブ針に対して柔らかいので、プローブ針はアルミニウム合金層にめり込んで接触面積を増やせる。 Moreover, the aluminum alloy layer so soft to the probe needles, the probe needles Fuyaseru contact area dent the aluminum alloy layer.

しかしながら、半導体装置の生産においては、製品の良、不良を判断する試験が複数回必要となることもある。 However, in the production of semiconductor devices, sometimes good product, to determine the defect test is required several times. 例えば、不揮発性メモリを製造する場合、試験工程は2回以上行うことが一般的となる。 For example, when manufacturing the nonvolatile memory, the test process can be performed more than once become common. その他に、特殊なメモリに関しては、4回程度試験が必要な場合もある。 In addition, with respect to the special memory, it may be required about four times test.

このように、半導体装置を製造するために複数回の試験が必要となる場合には、電極パッドに試験回数分だけプローブ針が当てられることになる。 Thus, when the required multiple tests in order to manufacture the semiconductor device, so that the probe needle is applied to the electrode pad by the test number of times. このように複数回分、プローブ針が電極パッドに当たると次のような問題を生じてしまう。 Thus a plurality of times, when the probe needle hits the electrode pads occurs the following problem.

電極パッドに何度もプローブ針を当ると、電極パッドのアルミニウム合金層の形状が崩れて薄いところと厚いところが生じ、表面が平坦ではなくなり凹凸が生じる。 When many times the electrode pads hits the probe needles, a thin place and a thick place occurs collapses the shape of the aluminum alloy layer of the electrode pad, surface becomes uneven occurs not flat. その凹凸が大きい場合には、実装時に電極パッドにワイヤーボンディグするとそれらの密着性が低下する。 If the unevenness is large, their adhesion when wire a bonding to the electrode pad is lowered at the time of mounting. この結果、電極パッドの薄いところでは、任意の電流が流れなくなり、コンタクト抵抗が高くなって所望の特性を得ることができなくなる。 As a result, at thin electrode pads are no longer any current flows, the contact resistance is high can not be obtained the desired properties.

また、プローブ針の圧力が強いと、アルミニウム合金層を貫通したプローブ針により電極パッドの下層部が破けてしまい、そこから水や水素が半導体回路内に染み込む原因となる。 Further, when the pressure of the probe needles is strong, the lower portion of the electrode pad by the probe needles through the aluminum alloy layer would be torn, from which water and hydrogen causes soak in the semiconductor circuit.
このような問題は、プローブ針を当る回数が多いほど発生し易く、長期信頼性が劣り、半導体装置を良好な状態で長期間保持することが難しくなる。 Such a problem is likely to occur as the number of times that corresponds to the probe needles, long-term reliability poor, be maintained for a long time is difficult to semiconductor devices in good condition.

また、上記のように電極パッドをMBL膜或いは合金層で覆う構造を採用すると、それらの層がパッシベーション膜から突出してしまい、プローブ針を当ると滑って周囲のパッシベーション膜を傷つけたり亀裂を生じさせたりする。 Further, when employing a structure in which an electrode pad covered with MBL film or alloy layer as described above, the layers ends up protruding from the passivation film, causing cracks or damage the surrounding passivation film slipped and hit the probe needles or. これにより、装置の信頼性を低下させるおそれがある。 Thus, there is a possibility of lowering the reliability of the device.

また、半導体装置と配線基板のそれぞれの電極パッドの上に、スズ、銀の合金層を形成する構造では、プローブ針を使用する試験後に、そのまま半導体装置上と基板上の合金層同士を対向させて互いを接合することになる。 Further, on each of the electrode pads of the wiring board semiconductor device, tin, in the structure to form an alloy layer of silver, after the test using probe needles, are opposed to the alloy layers to each other on the substrate a semiconductor device as it is They will be joined to each other Te. これにより、溶融した合金層が周囲に流れ出し、隣接する電極パッドが導通してしまう。 Thus, flows around the molten alloy layer, the electrode pads adjacent become conductive.

本発明の目的は、電極パッドの損傷を抑制することができる半導体装置及びその製造方法を提供することにある。 An object of the present invention is to provide a semiconductor device and a manufacturing method thereof which can suppress damage to the electrode pads.

本発明の1つの観点によれば、半導体基板と、前記半導体基板の上方に形成された電極パッドとを有し、前記電極パッドは、第1の融点温度を有する材料から形成される第1の層と、前記第1の層上に位置するとともに外に向けて表出し、第1の融点温度よりも高い第2の融点温度を有する材料から形成される第2の層とを含むことを特徴とする半導体装置が提供される。 According to one aspect of the present invention, a semiconductor substrate, wherein an electrode pad formed over the semiconductor substrate, wherein the electrode pad is first formed from a material having a first melting point temperature comprising a layer, and the first out table towards the outside as well as positioned on the layer, a second layer formed of a material having a second melting point temperature higher than the first melting point temperature the semiconductor device according to is provided.
本発明の別の観点によれば、半導体基板の上方に、第1の融点温度を有する第1の層を形成する工程と、前記第1の層上に、第1の融点温度よりも高い第2の融点温度を有する第2の層を形成する工程と、前記第1の層及び前記第2の層をパターニングし、前記第2の層が表出する電極パッドを形成する工程と、次いで、前記第1の融点温度よりも高い第1温度で前記半導体基板を加熱処理する工程とを有することを特徴とする半導体装置の製造方法が提供される。 According to another aspect of the present invention, above a semiconductor substrate, forming a first layer having a first melting point temperature, on said first layer, a higher than the first melting point temperature forming a second layer having a second melting point temperature, the steps of the first layer and the second layer is patterned to form an electrode pad where the second layer is exposed, then, the method of manufacturing a semiconductor device characterized by a step of heat treating said semiconductor substrate at a first temperature higher than the first melting point temperature is provided.

本発明によれば、電極パッドは、第1の融点を有する材料から形成される第1の層と、第1の層の上に形成され、第1の融点よりも高い第2の融点を有する第2の層とを有する。 According to the present invention, the electrode pad has a first layer formed of a material having a first melting point, is formed on the first layer, the second melting point higher than the first melting point and a second layer.
これにより、外部から電極パッドへの圧力により第1の層に達する深い傷がついても、 Thus, even with a deep wound to reach the first layer by the pressure from the outside to the electrode pads,
必要に応じて第1の融点以上の温度で加熱することにより電極パッド表面の平坦性を修復することができ、その上に形成されるバンプ、ワイヤ等の接合を良好にすることができる。 Requires flatness of the surface of the electrode pad by heating in a first temperature above the melting point can be repaired in accordance with the bumps formed thereon, the bonding wire or the like can be improved. また、電極パッド形成後には、第1の融点と第2の融点の間の温度下で、第1の層の流出を第2の層により防止できる。 Further, after the electrode pad formed, at a temperature between the first melting point and the second melting point, the outflow of the first layer can be prevented by the second layer.

図1は、本発明の実施形態に係る半導体装置の平面図である。 Figure 1 is a plan view of a semiconductor device according to an embodiment of the present invention. 図2は、本発明の第1実施形態に係る半導体装置の周縁領域の断面図である。 Figure 2 is a cross-sectional view of a peripheral region of the semiconductor device according to a first embodiment of the present invention. 図3は、本発明の第1実施形態に係る半導体装置のメモリセル領域の断面図である。 Figure 3 is a cross-sectional view of a memory cell region of a semiconductor device according to a first embodiment of the present invention. 図4は、本発明の実施形態に係る半導体装置のメモリ試験を示すフローチャートである。 Figure 4 is a flowchart illustrating a memory test of the semiconductor device according to an embodiment of the present invention. 図5A〜図5Gは、本発明の第1実施形態に係るメモリ試験における電極パッドの形状変化を示す断面図である。 Figure 5A~-5G are sectional views showing the change in shape of the electrode pads in the memory test according to the first embodiment of the present invention. 図6は、半導体装置における強誘電体キャパシタのヒステリシス特性を示す図である。 Figure 6 is a graph showing the hysteresis characteristics of the ferroelectric capacitor in a semiconductor device. 図7は、比較例に係る半導体装置のメモリ試験後の電極パッドの形状を示す断面図である。 Figure 7 is a sectional view showing the shape of the electrode pad after the memory test of the semiconductor device according to a comparative example. 図8A〜図8Eは、本発明の第1実施形態に係る半導体装置の電極パッド形成工程を示す断面図(その1)である。 Figure 8A~ Figure 8E is a cross-sectional view showing an electrode pad forming process of a semiconductor device according to a first embodiment of the present invention (Part 1). 図8F〜図8Iは、本発明の第1実施形態に係る半導体装置の電極パッド形成工程を示す断面図(その2)である。 Figure 8F~ Figure 8I is a cross-sectional view showing an electrode pad forming process of a semiconductor device according to a first embodiment of the present invention (Part 2). 図8J〜図8Lは、本発明の第1実施形態に係る半導体装置の電極パッド形成工程を示す断面図(その3)である。 Figure 8J~ Figure 8L is a cross-sectional view showing an electrode pad forming process of a semiconductor device according to a first embodiment of the present invention (Part 3). 図9A〜図9Eは、本発明の第2実施形態に係る半導体装置の電極パッド形成工程を示す断面図である。 Figure 9A~ Figure 9E is a sectional view showing an electrode pad forming process of a semiconductor device according to a second embodiment of the present invention. 図10A〜図10Dは、本発明の第3実施形態に係る半導体装置の電極パッド形成工程を示す断面図(その1)である。 Figure 10A~ Figure 10D is a cross-sectional view a third showing an electrode pad forming process of a semiconductor device according to an embodiment of the present invention (Part 1). 図10E〜図10Hは、本発明の第3実施形態に係る半導体装置の電極パッド形成工程を示す断面図(その2)である。 Figure 10E~ Figure 10H is a cross-sectional view showing an electrode pad forming process of a semiconductor device according to a third embodiment of the present invention (Part 2). 図10I〜図10Lは、本発明の第3実施形態に係る半導体装置の電極パッド形成工程を示す断面図(その3)である。 Figure 10I~ Figure 10L is a cross-sectional view showing a third electrode pad forming process of the semiconductor device according to an embodiment of the present invention (Part 3). 図11A〜図11Dは、本発明の第4実施形態に係る半導体装置の電極パッド形成工程を示す断面図(その1)である。 Figure 11A~ Figure 11D is a cross-sectional view a fourth showing an electrode pad forming process of a semiconductor device according to an embodiment of the present invention (Part 1). 図11E〜図11Hは、本発明の第4実施形態に係る半導体装置の電極パッド形成工程を示す断面図(その2)である。 Figure 11E~ Figure 11H is a cross-sectional view showing an electrode pad forming process of a semiconductor device according to a fourth embodiment of the present invention (Part 2). 図12A〜図12Cは、本発明の第5実施形態に係る半導体装置の電極パッド形成工程を示す断面図(その1)である。 Figure 12A~ 12C are cross-sectional view showing an electrode pad forming process of a semiconductor device according to a fifth embodiment of the present invention (Part 1). 図12D、図12Eは、本発明の第5実施形態に係る半導体装置の電極パッド形成工程を示す断面図(その2)である。 Figure 12D, FIG. 12E is a sectional view showing an electrode pad forming process of a semiconductor device according to a fifth embodiment of the present invention (Part 2). 図12F〜図12Hは、本発明の第5実施形態に係る半導体装置の電極パッド形成工程を示す断面図(その3)である。 Figure 12F~ Figure 12H is a cross-sectional view showing an electrode pad forming process of a semiconductor device according to a fifth embodiment of the present invention (Part 3). 図12I〜図12Kは、本発明の第5実施形態に係る半導体装置の電極パッド形成工程を示す断面図(その4)である。 Figure 12I~ Figure 12K is a cross-sectional view showing an electrode pad forming process of a semiconductor device according to a fifth embodiment of the present invention (Part 4). 図12L、図12Mは、本発明の第5実施形態に係る半導体装置の電極パッド形成工程を示す断面図(その5)である。 Figure 12L, Figure 12M is a cross-sectional view showing an electrode pad forming process of a semiconductor device according to a fifth embodiment of the present invention (Part 5).

発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。 The objects and advantages of the invention will be realized and attained by the elements and combinations set forth with particularity in the claims is achieved. 前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解すべきである。 General description and the following detailed description are for the exemplary and explanatory and are not intended to limit the present invention, and it should be understood.
以下に、図面を参照して本発明の実施形態を説明する。 Hereinafter, an embodiment of the present invention with reference to the drawings. 図面において、同様の構成要素には同じ参照番号が付される。 In the drawings, similar components the same reference numerals are attached.
(第1の実施の形態) (First Embodiment)
図1は、本発明の実施形態に係る半導体装置の平面図である。 Figure 1 is a plan view of a semiconductor device according to an embodiment of the present invention. また、図2は、本発明の第1実施形態に係る半導体装置の周縁領域を示す断面図、図3は、本発明の第1実施形態に係る半導体装置のメモリセル領域を示す断面図である。 Also, FIG. 2 is a sectional view showing a peripheral area of ​​a semiconductor device according to a first embodiment of the present invention, FIG. 3 is a sectional view showing a memory cell region of a semiconductor device according to a first embodiment of the present invention .

図1に示す半導体装置1内には、強誘電体メモリ回路2、論理回路3、周辺回路4等が形成され、それらの回路2〜4は、後述する配線、ビア等により互いに電気的に接続され、さらに周縁領域の電極パッド30に電気的に接続される。 The semiconductor device 1 shown in FIG. 1, a ferroelectric memory circuit 2, the logic circuit 3, the peripheral circuit 4 or the like is formed, the circuits 2-4, below wiring, electrically connected to each other by a via or the like It is, is further electrically connected to the electrode pads 30 of the peripheral region. また、半導体装置1の上面にはパッシベーション膜6が形成され、パッシベーション膜6には電極パッド30を露出する開口部6aが形成される。 Further, the upper surface of the semiconductor device 1 is a passivation film 6 is formed, the passivation film 6 openings 6a for exposing the electrode pad 30 is formed.

半導体装置1の周縁領域において、図2、図3に示すように、半導体基板であるシリコン基板11の表面には、活性領域を囲む素子分離絶縁層12がLOCOS法により形成される。 In the peripheral region of the semiconductor device 1, as shown in FIG. 2, FIG. 3, on the surface of the silicon substrate 11 is a semiconductor substrate, the element isolation insulating layer 12 surrounding the active region is formed by the LOCOS method. なお、素子分離絶縁層12としてシャロートレンチアイソレーション(STI)を形成してもよい。 It is also possible to form a shallow trench isolation (STI) as an element isolation insulating layer 12. STIは、シリコン基板11の活性領域の周囲に溝を形成した後に、その溝の中に絶縁膜を埋め込むことにより形成される。 STI, after forming a groove around the active region of the silicon substrate 11 is formed by embedding an insulating film in the groove.

素子分離絶縁層12、シリコン基板11の上には、図3に示すMOSトランジスタT1、T2を覆う酸化防止絶縁膜13が形成される。 Element isolation insulating layer 12, on the silicon substrate 11, the oxidation-preventing insulating film 13 for covering the MOS transistors T1, T2 shown in FIG. 3 is formed. 酸化防止絶縁膜13として、例えばプラズマCVD法により酸窒化シリコン(SiON)膜を形成する。 As an oxidation preventing insulating film 13, for example, to form a silicon oxynitride (SiON) film by the plasma CVD method.

また、酸化防止絶縁膜13の上には第1層間絶縁膜14が形成される。 Further, the first interlayer insulating film 14 is formed on the oxidation-preventing insulating film 13. 第1層間絶縁膜14として、例えばTEOSガスを使用してCVD法によりノンドープシリケートガラス(NSG)膜が形成される。 As the first interlayer insulating film 14, non-doped silicate glass (NSG) film is formed by a CVD method using TEOS gas, for example. 第1層間絶縁膜14の表面は化学的機械研磨 (CMP)法により平坦化される。 The surface of the first interlayer insulating film 14 is planarized by chemical mechanical polishing (CMP) method.

第1層間絶縁膜14の上には、第2層間絶縁膜15、第1保護膜16が順に形成される。 On the first interlayer insulating film 14, second interlayer insulating film 15, the first protective film 16 are sequentially formed. 第2層間絶縁膜15としてNSG膜が形成され、その表面は例えば窒素雰囲気中で脱水処理される。 NSG film is formed as the second interlayer insulating film 15, the surface is dehydrated in a nitrogen atmosphere, for example. また、第1保護膜16としてアルミナ膜がスパッタ法、CVD法、ALD法等により形成される。 Further, alumina film as the first protective film 16 is a sputtering method, CVD method, is formed by an ALD method, or the like.

第1保護膜16の上には、図3に示す強誘電体キャパシタQを覆うための第2保護膜17が形成される。 On the first protective film 16, the second protective film 17 for covering the ferroelectric capacitor Q shown in FIG. 3 is formed. 第2保護膜17として、水素、水の移動を阻止するバリア材料、例えばアルミナをスパッタ法、CVD法、ALD法等により形成する。 As the second protective film 17, a hydrogen barrier material for preventing water migration, sputtering for example, alumina, CVD method to form an ALD method, or the like.

第2保護膜17上には、第3層間絶縁膜18として、例えば、TEOSガスを使用するCVD法によりNSG膜が例えば約1500nmの厚さに形成される。 On the second protective film 17, a third interlayer insulating film 18, for example, is formed to a thickness of the NSG film by the CVD method using a TEOS gas, for example, about 1500 nm. 第3層間絶縁膜18の表面は例えばCMP法により平坦化され、さらに窒素プラズマ雰囲気で窒化される。 Surface of the third interlayer insulating film 18 is planarized by, for example, a CMP method, is further nitrided in a nitrogen plasma atmosphere.

第3層間絶縁膜18の上には第1の配線19が形成される。 On the third interlayer insulating film 18 is first wiring 19 is formed. 第1の配線19は、例えばスパッタ法により形成されたTiN層、アルミニウム銅(AlCu)層、TiN層からなる積層金属構造をフォトリソグラフィ法によりパターニングして形成される。 The first wiring 19 is, for example TiN layer formed by a sputtering method, an aluminum copper (AlCu) layer, is formed by patterning by photolithography a laminated metal structure of TiN layer.

また、第1の配線19と第3層間絶縁膜18の上には、第4の層間絶縁膜20として、例えば、TEOSガスを使用するCVD法によりNSG膜が形成される。 Further, over the first wiring 19 of the third interlayer insulating film 18, a fourth interlayer insulating film 20, for example, NSG film is formed by a CVD method using the TEOS gas. 第4層間絶縁膜20の表面は例えばCMP法により平坦化され、さらに窒素プラズマ雰囲気で窒化される。 Surface of the fourth interlayer insulating film 20 is planarized by, for example, a CMP method, is further nitrided in a nitrogen plasma atmosphere. 第4層間絶縁膜20内には、第1の配線19(19a〜19d)上に形成したホール内に第1のビア21(21a、21b)が形成される。 The fourth interlayer insulating film 20, first via 21 (21a, 21b) are formed in the holes formed on the first wiring 19 (19 a to 19 d). 第1のビア21は、TiN層とタングステン(W)層の二層構造を有する。 First via 21 has a two-layer structure of TiN layer and a tungsten (W) layer.

さらに、第4の層間絶縁膜20の上には、例えば、配線、層間絶縁膜、保護膜、ビアが順に繰り返して形成される。 Further, on the fourth interlayer insulating film 20 is, for example, wiring, an interlayer insulating film, the protective film, the via is formed repeatedly in this order. 上と下に配置される複数の配線及びビア等のパターン形状はそれぞれ異なるが、配線は、第1の配線19と同じ積層金属構造を有する。 Pattern such as a plurality of wirings and vias disposed above and below are different, but the wires have the same laminated metal structure as the first wire 19. また、それらのビアは、第1のビア21と同じ層構造を有する。 Further, these vias have the same layer structure as the first via 21. 第4の層間絶縁膜20の上方に形成される層間絶縁膜として、例えば、TEOSガスを使用するCVD法によりNSG膜が形成される。 As an interlayer insulating film formed over the fourth interlayer insulating film 20, for example, NSG film is formed by a CVD method using the TEOS gas. さらに、保護膜は第1の保護膜16と同じアルミナから形成される。 Further, the protective film is formed from the same alumina as the first protective film 16.

上から2番目の層間絶縁膜22の上に形成される上から2番目の保護膜23の上には、上から2番目の配線24が形成される。 On the top, which is formed on the top of the second interlayer insulating film 22 of the second protective film 23, the second wiring from the top 24 is formed. また、上から2番目の配線24は、その下のビア25に接続されるとともに最上の層間絶縁膜26に覆われる。 Further, the second wiring from the top 24 is covered with the uppermost interlayer insulating film 26 is connected to the via 25 thereunder.
また、最上の層間絶縁膜26の上には、電極パッド30、及び図3に示す最上の配線27が形成される。 Further, on the uppermost interlayer insulating film 26, the electrode pads 30, and the uppermost wiring 27 shown in FIG. 3 is formed. また、電極パッド30は、最上の層間絶縁膜26の中に形成される最上のビア28を介して上から2番目の配線24に接続される。 The electrode pad 30 is connected from the top to the second wiring 24 via the top of the via 28 formed in the uppermost interlayer insulating film 26.

電極パッド30は、TiN層31、亜鉛インジューム(ZnIn)合金層32、AlCu層33の積層金属構造から形成される。 Electrode pads 30, TiN layer 31, zinc indium (ZnIn) is formed from a laminated metal structure of the alloy layer 32, AlCu layer 33. 積層金属構造において、TiN層31は例えば約150nmの厚さを有し、ZnAl層32は例えば約300nmの厚さを有し、AlCu層33は例えば200nm〜400nmの厚さを有する。 In laminated metal structure, TiN layer 31 has a thickness of, for example, about 150 nm, ZnAl layer 32 has a thickness of, for example, about 300 nm, AlCu layer 33 has a thickness of, for example, 200 nm to 400 nm.

さらに、最上の配線27は、TiN層31、ZnIn合金層32、AlCu層33、TiN層34の積層金属構造から形成される。 Further, the uppermost wiring 27 is formed from a laminated metal structure of the TiN layer 31, ZnIn alloy layer 32, AlCu layer 33, TiN layer 34. TiN層31、ZnIn合金層32、AlCu層33は電極パッド30と同じ厚さを有し、また、最上のTiN層34は、例えば150nmの厚さを有する。 TiN layer 31, ZnIn alloy layer 32, AlCu layer 33 has the same thickness as the electrode pads 30, also, the top of the TiN layer 34 has a thickness of, for example, 150 nm.

ZnIn合金層32は、AlCu合金よりも低融点の導電材料であり、組成を調整することにより、融点を例えば約200℃、リフロー温度を鉛含有ハンダとほぼ同一の約225℃にすることができる。 ZnIn alloy layer 32 is a conductive material having a low melting point than AlCu alloy, by adjusting the composition, it is possible to melting point, for example about 200 ° C., the reflow temperature to approximately the same about 225 ° C. and lead-containing solders . 即ち、金属組成としてZnとInを組み合わせることにより低融点化が可能になる。 That is, the low melting point is made possible by combining Zn and In as the metal composition. また、Znの含有量を抑えてAgを少量添加することにより、高温高湿の環境下でCuパターン又はCu合金パターンとの接合強度を高くすることができる。 Further, by suppressing the content of Zn is added a small amount of Ag, it is possible to increase the bonding strength between the Cu pattern or Cu alloy pattern in an environment of high temperature and high humidity. さらに、ビスマスを含めないことにより、偏析、即ち不均一層の発生による強度劣化がない。 Furthermore, by not including bismuth, segregation, i.e. there is no strength deterioration due to the occurrence of non-uniform layer.

低融点材料としては、ZnIn合金よりも高い融点220℃の錫銀銅(SnAgCu)があり、また、融点が206℃のSnAgInBiがある。 The low melting point material, there is Suzugindo high melting point 220 ° C. (SnAgCu) than ZnIn alloys, also a melting point is SnAgInBi of 206 ° C.. また、融点が197℃のSnZnBiもあるが、接合強度が十分ではない。 Although the melting point is also SnZnBi of 197 ° C., the bonding strength is not sufficient.
なお、電極パッド30の最上層は、AlCu層33であるが、その下の層のZnIn合金層32よりも融点温度の高い材料からなるその他のAl合金等から形成してもよい。 Incidentally, the top layer of the electrode pad 30 is a AlCu layer 33 may be formed from other Al alloy consisting of a material having higher melting point than ZnIn alloy layer 32 of the underlying layer.

最上の層間絶縁膜26の上には最上の配線27を覆う第1、第2のカバー絶縁膜35、36が形成される。 On top of the uppermost interlayer insulating film 26 first covering the uppermost wiring 27, the second cover insulating film 35 and 36 is formed. 第1、第2のカバー絶縁膜35、36には電極パッド30を露出する開口部36aが形成される。 First, opening 36a that exposes the electrode pad 30 is formed on the second cover insulating film 35 and 36. 第1のカバー絶縁膜35としてCVD法により約100nmの厚さのシリコン酸化膜を形成し、また、第2のカバー絶縁膜36としてCVD法により約350nmの厚さの窒化シリコン膜を形成する。 By CVD as a first cover insulating film 35 to form a silicon oxide film having a thickness of about 100 nm, also forms a thickness of the silicon nitride film of about 350nm by CVD as a second cover insulating film 36.

第2のカバー絶縁膜36の上には、ポリイミド等の樹脂から形成されるパッシベーション膜6が形成され、パッシベーション膜6には電極パッド30を露出する開口部6aが形成される。 On the second cover insulating film 36, the passivation film 6 is formed from a resin such as polyimide is formed on the passivation film 6 openings 6a for exposing the electrode pad 30 is formed.

一方、図3に示すように、シリコン基板11のメモリセル領域にはMOSトランジスタT1、T2が形成され、さらに、第2の層間絶縁膜15上には強誘電体キャパシタQが形成される。 On the other hand, as shown in FIG. 3, the memory cell region of the silicon substrate 11 is MOS transistors T1, T2 are formed, further, the ferroelectric capacitor Q is formed on the second interlayer insulating film 15 is formed. MOSトランジスタT1、T2は以下のように形成される。 MOS transistors T1, T2 is formed as follows.

シリコン基板11のメモリセル領域のうち素子分離絶縁層12に囲まれた活性領域には、イオン注入によりpウェル41が形成される。 The active region surrounded by the element isolation insulating layer 12 in the memory cell region of the silicon substrate 11, p-well 41 is formed by ion implantation. pウェル41上には、ゲート絶縁膜42を介して2つのゲート電極43、44が形成される。 On the p-well 41, two gate electrodes 43 and 44 through the gate insulating film 42 is formed. ゲート電極43、44は、シリコン膜、タングステンシリサイド膜、シリコン酸化膜の積層構造をパターニングすることにより形成される。 The gate electrode 43 is formed by patterning the silicon film, a tungsten silicide film, a stacked structure of silicon oxide film. さらに、ゲート電極14、15は、素子分離絶縁層11上に形成されるワード線の一部となる。 Further, the gate electrodes 14 and 15 are part of a word line formed on the element isolation insulating layer 11.

2つのゲート電極43、44の両側方のpウェル41内にはそれぞれn型のエクステンション領域45a、46a、47aが形成される。 Two of each n-type to a p-well 41 on both sides of the gate electrode 43, 44 extension regions 45a, 46a, 47a are formed. エクステンション領域45a、46a、47aは、ゲート電極43、44及び素子分離絶縁層12をマスクにして、pウェル41内にn型不純物として例えばリンをイオン注入することにより形成される。 Extension regions 45a, 46a, 47a is a gate electrode 43 and the element isolation insulating layer 12 as a mask, for example, phosphorus as an n-type impurity in the p-well 41 is formed by ion implantation.

また、ゲート電極43、44の両側面にはサイドウォール48が形成される。 Further, on both side surfaces of the gate electrode 43 and 44 are side wall 48 is formed. サイドウォール48は、シリコン基板11の上に絶縁膜、例えばシリコン酸化膜を形成した後にエッチバックすることにより形成される。 Sidewall 48 is formed by etching back after the formation of the insulating film, for example, a silicon oxide film on the silicon substrate 11.

さらに、ゲート電極43、44及びサイドウォール48の両側のpウェル41内には高濃度n型不純物領域45b、46b、47bが形成される。 Furthermore, in a p-well 41 on both sides of the gate electrode 43 and the sidewalls 48 high concentration n-type impurity regions 45b, 46b, 47b are formed. 高濃度n型不純物領域45a、46a、47aは、ゲート電極43、44、サイドウォール48及び素子分離絶縁層12をマスクにして、pウェル41内にn型不純物として例えば砒素をイオン注入することにより形成される。 High concentration n-type impurity regions 45a, 46a, 47a, a gate electrode 43, the sidewall 48 and the element isolation insulating layer 12 as a mask, by an as n-type impurity such as arsenic is ion-implanted into the p-well 41 It is formed.

pウェル41において互いに接続するエクステンション領域45a、46a、47aと高濃度n型不純物領域45b、46b、47bはそれぞれ第1〜第3のソース/ドレイン領域45、46、47となる。 Extension regions 45a to be connected to each other in the p-well 41, 46a, 47a and the high-concentration n-type impurity regions 45b, 46b, 47b is the first to third source / drain regions 45, 46, 47, respectively.
一方のゲート電極43及び第1、第2のソース/ドレイン領域45、46等により1つのMOSトランジスタT1が形成され、さらに、他方のゲート電極44及び第2、第3のソース/ドレイン領域46、47等により別のMOSトランジスタT2が形成される。 One of the gate electrode 43 and the first and second source / the drain region 45 and 46, etc. One of the MOS transistors T1 are formed, further, the other of the gate electrode 44 and the second, third source / drain region 46, another MOS transistor T2 is formed by 47 or the like.

MOSトランジスタT1、T2、素子分離絶縁層12及びシリコン基板11の上には、上記の酸化防止絶縁膜13、第1層間絶縁膜14が順に形成される。 MOS transistors T1, T2, on the element isolation insulating layer 12 and the silicon substrate 11, the oxidation-preventing insulating film 13 of the first interlayer insulating film 14 are sequentially formed. また、第1層間絶縁膜14の上には、上記の第2層間絶縁膜15、第1保護膜16が形成される。 Also, on the first interlayer insulating film 14, second interlayer insulating film 15 described above, the first protective film 16 is formed. さらに、第1保護膜16の上には強誘電体キャパシタQが形成される。 Further, the ferroelectric capacitor Q is formed on the first protective film 16 is formed.
強誘電体キャパシタQは、下部電極49、強誘電体膜50及び上部電極51が順に形成された構造を有する。 Ferroelectric capacitor Q has a structure in which the lower electrode 49, ferroelectric film 50 and the upper electrode 51 are formed in this order.

下部電極49は、例えばPt、Ir、Ru等の貴金属膜から形成され、フォトリソグラフィ法により例えばストライプ状にパターニングされる。 The lower electrode 49 may be, for example Pt, Ir, are formed from a noble metal film of Ru or the like and patterned by photolithography, for example, in a stripe shape. 強誘電体膜50は、例えばPb(Zr,Ti)O 3 (PZT)、SrBi 2 Ta 2 O 9 (SBT)などのペロブスカイト構造を有する材料から構成される。 The ferroelectric film 50 is, for example Pb (Zr, Ti) O 3 (PZT), made of a material having a perovskite structure, such as SrBi 2 Ta 2 O 9 (SBT ). そのような強誘電体材料は、例えばスパッタ法、MOCVD法により形成される。 Such ferroelectric material is formed using a sputtering method, the MOCVD method. また、上部電極51は、強誘電体膜50上に形成され、例えば、酸化イリジウム膜から形成される。 The upper electrode 51 is formed on the ferroelectric film 50, for example, is formed from iridium oxide film.

強誘電体膜50はパターニングされて下部電極49のコンタクト領域を露出する形状を有する。 The ferroelectric film 50 is patterned shaped to expose the contact region of the lower electrode 49. また、上部電極51は、強誘電体膜50上で間隔をおいて複数形成される。 The upper electrode 51 is formed in plurality at intervals on a ferroelectric film 50.

強誘電体キャパシタQは、pウェル41の斜め上の両側方にそれぞれ形成され、その上面は第3保護膜52により覆われ、さらに全体が第2保護膜17により覆われる。 Ferroelectric capacitors Q are formed respectively on both sides on the diagonal of the p-well 41, its upper surface is covered by the third protective film 52, the entire addition is covered with the second protective film 17. 第2、第3保護膜17、52は、水素、水の移動を阻止するバリア材料、例えばアルミナから形成される。 The second, third protective film 17,52 is hydrogen, a barrier material that resists movement of the water, is formed from alumina, for example.
第2保護膜17上には、上記のように、第3層間絶縁膜18が形成される。 On the second protective layer 17, as described above, the third interlayer insulating film 18 is formed.

また、第3層間絶縁膜18から酸化防止絶縁膜13までの層には、第1〜第3のソース/ドレイン領域45、46、47のそれぞれに達する第1〜第3のコンタクトホール18a〜18cがフォトリソグラフィ法により形成される。 Further, the layer of the third interlayer insulating film 18 to the oxidation-preventing insulating film 13, the first to third contact holes 18a~18c reaching each of the first to third source / drain regions 45, 46, 47 There is formed by photolithography. さらに、第1〜第3のコンタクトホール18a〜18c内にはTi膜、TiN膜及びW膜の積層導電膜が充填され、第1〜第3の導電性プラグ53、54、55として使用される。 Further, the first through the third contact hole 18a to 18c Ti film, multilayer electrically conductive film of TiN film and W film is filled, is used as the first to third conductive plugs 53, 54 and 55 .

なお、第3層間絶縁膜18の上面上に形成されたW膜、TiN膜、Ti膜はCMP法により除去される。 Incidentally, W film, TiN film formed on the upper surface of the third interlayer insulating film 18, Ti film is removed by CMP. 以下に示す、ビアの形成時にも同様なCMPが行われる。 Below, similar CMP is also performed during the formation of the via.
第3層間絶縁膜18、第2、第3保護膜17、52の各層には、上部電極51と下部電極49のそれぞれの一部に達する深さの第4、第5のコンタクトホール18e、18dがフォトリソグラフィ法により形成される。 The third interlayer insulating film 18, the second, the respective layers of the third protective layer 17,52, the upper electrode 51 and the respective part reaches the depth fourth lower electrode 49, a fifth contact hole 18e, 18 d There is formed by photolithography. そして、第1、第2ホール18d、18eのそれぞれの中にはTi膜、TiN膜、W膜の積層導電膜が充填され、第4、第5の導電性プラグ56、57として使用される。 The first and second holes 18 d, respectively Ti film in the 18e, TiN film, multilayer electrically conductive film of W film is filled, is used as the fourth, fifth conductive plugs 56, 57.

第3層間絶縁膜18上には、第1、第2の上部電極用配線19a、19b、プレート用配線19c、電極パッド19d等を含む第1の配線19が形成される。 On the third interlayer insulating film 18, first, second upper electrode wiring 19a, 19b, the plate wiring 19c, the first wiring 19 including the electrode pads 19d and the like are formed. 第1の配線19は、TiN膜、W膜、TiN膜の三層構造を有する。 The first wiring 19 includes TiN film, W film, a three-layer structure of TiN film.

第1の上部電極用配線19aは、1つの上部電極51上の第4の導電性プラグ56とpウェル41上の一端寄りの第1の導電性プラグ55に接続される。 The first upper electrode wiring 19a is connected to one of the fourth conductive plug 56 and the p first conductive plug 55 of one end side of the on the well 41 on the upper electrode 51. また、第2の上部電極用配線19bは、別の上部電極51上の第4の導電性プラグ56とpウェル12上の他端寄りの第2の導電性プラグ53に接続される。 The second upper electrode wiring 19b is connected to the second conductive plug 53 of the fourth conductive plug 56 and the p-well 12 on the other end side of the on another upper electrode 51.

これにより、1つの強誘電体キャパシタQの上部電極51は1つのMOSトランジスタT1(T2)の一方のソース/ドレイン領域45(47)に電気的に接続される。 Thus, the upper electrode 51 of one of the ferroelectric capacitor Q is electrically connected to one of the source / drain regions 45 of one of the MOS transistors T1 (T2) (47).
また、電極パッド19dは、pウェル12中央の上の第3の導電性プラグ54に接続されるとともに、第4の層間絶縁膜20内の第1のビア21aを介してその上のビット線(不図示)に接続される。 The electrode pad 19d is connected to the p-well 12 central third top of the conductive plug 54, the top of the bit line via a fourth first via 21a of the interlayer insulating film 20 ( is connected to the not shown). ビット線は、第5の層間絶縁膜(不図示)上に形成される第2の配線(不図示)である。 Bit line is a second wiring formed on the fifth interlayer insulating film (not shown) (not shown).

強誘電体キャパシタQとMOSトランジスタT1、T2は、上記したように、配線19(19a〜19d)、24、ビア21(21あ、21b)、25、28等を介して最上の電極パッド30に電気的に接続される。 Ferroelectric capacitor Q and the MOS transistors T1, T2, as described above, the wiring 19 (19 a to 19 d), 24, via 21 (21 Oh, 21b), such as the top of the electrode pad 30 via 25 and 28 It is electrically connected to each other. 電極パッド30は、図2に示したように、最上の配線27とともに最上の層間絶縁膜26上に形成される。 Electrode pads 30, as shown in FIG. 2, is formed on the uppermost interlayer insulating film 26 with the uppermost wiring 27. 最上の配線27は、第1、第2のカバー絶縁膜35、36及びパッシベーション膜6に覆われる。 Uppermost wiring 27 is covered with the first, second cover insulating film 35, 36 and the passivation film 6.

以上のような構成を有する半導体装置1については、ウエハ状態でコンタクト試験、トランジスタ動作試験等の通常の試験が実施され、その後に、例えば図4に示すフローチャートに従って強誘電体キャパシタQの読出し、書込み試験が行われる。 The semiconductor device 1 having the above configuration, the contact test in the wafer state, the normal tests such as the transistor operation test is performed, reading of subsequent ferroelectric capacitor Q in accordance with the flowchart shown in FIG. 4, for example, writing test is carried out.

まず、図4のステップS1に示すように、一対の強誘電体キャパシタQに図6に示すヒステリシス特性の(0,1)のデータを書き込む。 First, as shown in step S1 of FIG. 4, and writes the data of (0, 1) of the hysteresis characteristic shown in FIG. 6 in a pair of ferroelectric capacitors Q. この場合、強誘電体キャパシタQに電圧を印可するために、電極パッド30にプローブ針Pを当て、押圧する。 In this case, in order to apply a voltage to the ferroelectric capacitor Q, applying a probe needle P in the electrode pad 30, for pressing.
これにより、電極パッド30の最上のAlCu層33には、図5A、図5Bに示すように、プローブ針Pの押圧力により傷口33aが形成され、その下のZnIn合金層32の一部が露出し、ZnIn合金層32に凹部32aが形成される。 Thus, the top of the AlCu layer 33 of the electrode pad 30, as shown in FIGS. 5A, 5B, wound 33a is formed by the pressing force of the probe needles P, are partially exposed ZnIn alloy layer 32 thereunder and, the concave portion 32a is formed on ZnIn alloy layer 32.

続いて、図4のステップS2に示すように、エージング処理として半導体装置1を加熱炉に入れて220℃〜250℃の温度に加熱する。 Subsequently, as shown in step S2 of FIG. 4, for heating the semiconductor device 1 to a temperature of put 220 ° C. to 250 DEG ° C. in a heating furnace as the aging process. その加熱により、電極パッド30のZnIn合金層32は溶融して図5Cに示すように平坦化して凹部32aが実質的に消滅する。 By its heating, ZnIn alloy layer of the electrode pads 30 32 recesses 32a and flattened as shown in FIG. 5C to melt is substantially eliminated. ZnIn合金の融点は例えば約200℃である。 The melting point of ZnIn alloy is, for example, about 200 ° C..

次に、電極パッド30にプローブ針Pを当てて図4のステップS3に示すように強誘電体キャパシタに書き込まれた(0,1)のデータを読み出した後に、2つの強誘電体キャパシタQに図6のヒステリシス特性の(1,0)のデータを書き込む。 Then, after reading the data of the electrode pad 30 by applying a probe needle P written in the ferroelectric capacitor as shown in step S3 in FIG. 4 (0,1), the two ferroelectric capacitors Q writing data (1,0) of the hysteresis characteristics of Figure 6. これにより、図5Dに示すように、電極パッド30がZnIn合金層32にプローブ針Pが当たって再び凹部32bが形成される。 Thus, as shown in FIG. 5D, the electrode pad 30 is again recess 32b in the probe needle P hits the ZnIn alloy layer 32 is formed.

続いて、図4のステップS4に示すように、エージング処理として半導体装置1を加熱炉に入れて220℃〜250℃の温度に加熱する。 Subsequently, as shown in step S4 in FIG. 4, for heating the semiconductor device 1 to a temperature of put 220 ° C. to 250 DEG ° C. in a heating furnace as the aging process. その加熱により、電極パッドのZnIn合金層32は溶融して図5Eに示すように平坦化して凹部32bが実質的に消滅するとともに、不揮発性メモリのスクリーニング効果を得ることができる。 By its heating, with ZnIn alloy layer 32 of the electrode pad recess 32b flattened as shown in FIG. 5E by melting is substantially eliminated, it is possible to obtain the screening effect of the non-volatile memory.

次に、電極パッド30にプローブ針Pを当てて図4のステップS5に示すように強誘電体キャパシタQに書き込まれた(1,0)のデータを読み出した後に、(0,1)のデータを書き込む。 Then, after reading the data of the electrode pad 30 by applying a probe needle P as shown in step S5 in FIG. 4 written in the ferroelectric capacitor Q (1, 0), Data (0,1) the writing. これにより、図5Fに示すように、電極パッド30がZnIn合金層32にプローブ針Pが当たって凹部32cが形成される。 Thus, as shown in FIG. 5F, the electrode pad 30 recesses 32c are formed by the probe needles P hits the ZnIn alloy layer 32.

その後に、図4のステップS6に示すように、電極パッド30の平坦化回復処理として半導体装置1を加熱炉に入れて220℃〜250℃の温度にアニールする。 Then, as shown in step S6 in FIG. 4, annealed put semiconductor device 1 in the heating furnace as a planarization recovery process of the electrode pad 30 to a temperature of 220 ° C. to 250 DEG ° C.. これにより、電極パッド30のZnIn合金層32の上面は図5Gに示すように平坦化するので、凹部32cは実質的に消滅する。 Thus, since the upper surface of ZnIn alloy layer 32 of the electrode pad 30 is flattened as shown in FIG. 5G, the recess 32c is substantially eliminated.

その後に、半導体装置1を半導体ウエハから切断し、パッケージングする。 Thereafter, by cutting the semiconductor device 1 from the semiconductor wafer and packaged. この場合、電極パッド30の表面は既に平坦化処理が行われる。 In this case, the surface of the electrode pad 30 already planarization process is performed.
従って、電極パッド30にバンプを接合し、または、電極パッド30にワイヤを接合しても、それらの接合部分に空洞が生じることはなく、良好な接続が確保できる。 Therefore, bonding the bumps on the electrode pads 30, or, it is joined wire to the electrode pad 30, rather than the cavity occurs in those of the joint portion can be secured a good connection. その詳細については後述する。 The details of which will be described later.

これに対し、図7Aに示す比較例によれば、層間絶縁膜101上の電極パッド102にプローブ針が当てられた後には、電極パッド102に深い凹部103が残ったり、プローブ針の突き抜けが生じたりする。 In contrast, according to the comparative example shown in FIG. 7A, after the probe needles has been applied to the electrode pad 102 on the interlayer insulating film 101 may remain deep recess 103 in the electrode pad 102, the penetration of the probe needle is caused or. なお、電極パッド102は、下からTiN層104、AlCu層105の積層構造を有し、その上の周縁にはエッチング残としてTiN層106が形成される。 The electrode pad 102 has a layered structure of TiN layer 104, AlCu layer 105 from the bottom, the peripheral edge thereon TiN layer 106 is formed as an etching residue.

次に、図8A〜図8Lを参照して上記の電極パッド30の形成方法を説明する。 Next, with reference to FIG. 8A~ view 8L illustrating a method for forming the electrode pads 30.
まず、図8Aに示すように、最上の層間絶縁膜26及び最上のビア28の上に、TiN層31、ZnIn合金層32、AlCu層33、TiN層34を順にスパッタ法により形成する。 First, as shown in FIG. 8A, on the uppermost interlayer insulating film 26 and the top of the vias 28, sequentially formed by sputtering a TiN layer 31, ZnIn alloy layer 32, AlCu layer 33, TiN layer 34. 下側と上側のTiN層31、34は例えば150nmの厚さに形成され、ZnIn合金層32は例えば200nm〜400nmの厚さに形成され、さらに、AlCu層33は例えば200nmの厚さに形成される。 Lower and upper TiN layer 31, 34 is formed with a thickness of, for example, 150 nm, ZnIn alloy layer 32 is formed in a thickness of, for example, 200 nm to 400 nm, further, AlCu layer 33 is formed with a thickness of, for example, 200nm that.

次に、図8Bに示すように、上側のTiN層34の上にフォトレジストを塗布し、これを露光、現像等する。 Next, as shown in FIG. 8B, a photoresist is coated on the upper TiN layer 34, exposed to light, developed, and the like. これにより、半導体装置1の周縁領域にパッド形状のレジストパターン61aを形成し、それより内側の領域に配線形状のレジストパターン61bを形成する。 Thereby, a resist pattern 61a of the pad shape the peripheral regions of the semiconductor device 1, a resist pattern 61b of the wiring shape it from inside the area. パッド形状のレジストパターン61bは、例えば、一辺が70μm〜100μmの四角の平面形状を有し、その下に最上のビア28が存在する位置に形成される。 Resist pattern 61b of the pad shape, for example, one side has a square planar shape of 70Myuemu~100myuemu, is formed at a position where there is uppermost vias 28 underneath.

続いて、図8Cに示すように、レジストパターン61a、61bをマスクにして上側のTiN層34から下側のTiN層31までをエッチングする。 Subsequently, as shown in FIG. 8C, etching from the upper TiN layer 34 to the TiN layer 31 of the lower and the resist pattern 61a, and 61b as a mask.

エッチング後にパッド形状のレジストパターン61aの下に残されたTiN層31、ZnIn合金層32及びAlCu層33を導電パターン30として適用する。 Applying a resist TiN layer 31 left under the pattern 61a, ZnIn alloy layer 32 and the AlCu layer 33 of the pad shape after etching as the conductive pattern 30. また、配線形状のレジストパターン61bの下に残されたTiN層31、ZnIn合金層32、AlCu層33及びTiN層34を配線27として適用する。 Moreover, applying a resist TiN layer 31 left under the pattern 61b, ZnIn alloy layer 32, AlCu layer 33 and the TiN layer 34 of the wiring shape as the wiring 27. なお、導電パターン30上のTiN層34は後に除去される。 Incidentally, TiN layer 34 on the conductive pattern 30 is removed after.
エッチング時には、低融点金属層であるZnIn合金層32の溶融を防止する必要があるので、そのエッチングは例えばECRエッチング装置を使用し、次の条件で行われる。 During the etching, it is necessary to prevent melting of the ZnIn alloy layer 32 is a low-melting-point metal layer, the etching using, for example, ECR etching apparatus is carried out under the following conditions.

例えば、ECRエッチングチャンバ内のウエハ載置台の上方から導入するエレクトロンμ波を周波数2.456Hz、電力1000Wで発生させる。 For example, frequency electron μ waves introduced from above the wafer table in the ECR etching chamber 2.456Hz, is generated in the power 1000W. また、ウエハ載置台にキャパシタを介して接続する高周波バイアス電力を周波数13.56MHz、電力22Wに設定する。 Further, to set the high frequency bias power to be connected to the wafer mounting table via a capacitor frequency 13.56 MHz, the power 22W. エッチングガスとして、エッチングチャンバ内に塩素(Cl )を110sccmの流量、三塩化ホウ素(BCl )を110sccmの流量、窒素(N )を2sccmの流量で導入する。 As an etching gas, it is introduced flow rate of 110sccm chlorine (Cl 2) in an etching chamber, a three boron chloride (BCl 3) of 110sccm flow, nitrogen (N 2) at a flow rate of 2 sccm. また、エッチング時間を55秒とし、EDPを70秒とする。 Furthermore, the etch time be 55 seconds, the EDP 70 seconds. また、ウェーハチャック温度を40℃に設定し、エッチングチャンバ内の温度を40℃に設定し、さらにエッチングチャンバ内の真空度を4mTorr(0.53Pa)に設定する。 Also, setting the wafer chuck temperature of 40 ° C., and the temperature of the etching chamber to 40 ° C., and sets the degree of vacuum within the etch chamber 4 mTorr (0.53 Pa).

次に、図8Dに示すように、レジストパターン61a、61bを除去する。 Next, as shown in FIG. 8D, a resist pattern 61a, and 61b is removed. レジストパターン61a、61bの除去はダウンフロー型レジストアッシャー装置を使用して行うが、ZnIn合金層32の溶解を抑えるアッシング条件に設定する。 Resist pattern 61a, the removal of 61b is performed using a down-flow type resist asher apparatus, but set to the ashing conditions to suppress the dissolution of ZnIn alloy layer 32.

例えば、アッシングチャンバ内に水(H O)を300sccmの流量で30秒間、導入し、続いて、100秒間でH Oと酸素(O )をそれぞれ65sccm、1235sccmの流量で導入する。 For example, 30 seconds water (H 2 O) at 300sccm flow into the ashing chamber, introduced, subsequently, H 2 O and oxygen at 100 seconds (O 2), respectively 65 sccm, introduced at a flow rate of 1235Sccm. アッシングチャンバの電極に印加する周波数2.4565Hzの高周波電力を1200Wに設定し、内部の真空度を1mTorr(0.133Pa)に設定してプラズマを発生させる。 Set the RF power frequency 2.4565Hz applied to the electrodes of the ashing chamber 1200 W, by setting the vacuum degree in the 1 mTorr (0.133 Pa) to generate a plasma.

そのような条件によれば、シリコン基板11の温度が高温にならないので、ZnIn合金層32は溶解しない。 According to such conditions, the temperature of the silicon substrate 11 does not become hot, ZnIn alloy layer 32 does not dissolve.
次に、図8Eに示すように、最上の配線27と電極パッド30及び最上の層間絶縁膜26の上に第1のカバー絶縁膜35としてシリコン酸化膜を約100nmの厚さに形成する。 Next, as shown in FIG. 8E, formed to a thickness of about 100nm of silicon oxide film as a first cover insulating film 35 on the uppermost wiring 27 and the electrode pads 30 and the uppermost interlayer insulating film 26. 第1のカバー絶縁膜35は例えば次の2ステップで形成される。 The first cover insulating film 35 is formed, for example, the following two steps.

第1ステップとして、プラズマCVD装置を使用してシリコン酸化膜を形成する。 As a first step to form a silicon oxide film using a plasma CVD apparatus. この場合、チャンバ内に反応ガスとしてシラン(SiH )とH Oを導入し、さらに反応圧力を30Pa〜500Paに設定する。 In this case, by introducing a H 2 O silane (SiH 4) as a reaction gas into the chamber, and sets the reaction pressure 30Pa~500Pa. また、基板温度を200℃以下に設定する。 Further, the substrate temperature is set to 200 ° C. or less.

第2ステップとして、シリコン基板1を減圧CVD装置に移し、そのチャンバ内にオルトケイ酸テトラエチル(Si(OC )ガスを導入し、内部の圧力を20Pa〜200Paに設定する。 As a second step, the silicon substrate 1 was transferred to a low pressure CVD apparatus, and introducing the tetraethylorthosilicate in a chamber (Si (OC 2 H 5) 4) gas, setting the pressure inside the 20Pa~200Pa. さらに、成長温度を650℃〜750℃の範囲内、またはそれ以下に設定する。 Furthermore, within the growth temperature of 650 ° C. to 750 ° C., or set to less.

第2ステップの条件では、電極パッド30に200℃以上の温度が加わるために低融点金属であるZnIn合金層32が溶解してしまう。 In the conditions of the second step, ZnIn alloy layer 32 is a low-melting metal to the electrode pads 30 applied temperature of 200 ° C. or higher had dissolved. しかし、第2ステップにおいては、配線27と電極パッド30が既にシリコン酸化膜に覆われるので、ZnIn合金層32は流れ出ず、その形状は崩れない。 However, in the second step, the wiring 27 and the electrode pads 30 are already covered with the silicon oxide film, ZnIn alloy layer 32 is not flowing, the shape is not collapsed. また、第1ステップで形成されたシリコン酸化膜は膜の特性が良くないが、第2ステップのシリコン膜の特性が良好になるので、カバー絶縁膜としての機能は十分確保される。 Further, the silicon oxide film formed in the first step, but poor film properties, the characteristics of the silicon film of the second step is improved, functions as a cover insulating film is sufficiently secured.

また、第1のカバー絶縁膜35に覆われたZnIn合金層32は、その後の熱処理により周辺に流れ出たり、形状が変化したりすることはない。 The first cover insulating film 35 ZnIn alloy layer 32 covered with the or flows around by the subsequent heat treatment, never shape or changed.
その後、図8Fに示すように、第1のカバー絶縁膜35上に、第2のカバー絶縁膜36としてシリコン窒化膜をCVD法により約350nmの厚さに形成する。 Thereafter, as shown in FIG. 8F, on the first cover insulating film 35, a silicon nitride film formed to a thickness of about 350nm by CVD as a second cover insulating film 36.

次に、図8Gに示すように、第2のカバー絶縁膜36上にフォトレジストを塗布し、これを露光、現像等することにより、電極パッド30の上方に開口部62aを有するレジストパターン62を形成する。 Next, as shown in FIG. 8G, a photoresist is coated on the second cover insulating film 36, exposed to light and developed like, a resist pattern 62 having an opening 62a over the electrode pad 30 Form. 開口部62aは、例えば一辺が70μm〜100μmの四角の平面形状とする。 Opening 62a, for example one side is a square planar shape of 70Myuemu~100myuemu.

次に、図8Hに示すように、レジストパターン62をマスクに使用して第1、第2のカバー絶縁膜35、36及びTiN層34をエッチングし、電極パッド30の上に開口部36aを形成し、AlCu層33を露出させる。 Next, as shown in FIG. 8H, first using the resist pattern 62 as a mask, the second cover insulating film 35, 36 and TiN layer 34 is etched, an opening 36a on the electrode pad 30 formed and, exposing the AlCu layer 33.
この工程におけるTiN層34のエッチングガスとして塩素系ガスを使用すると、その下のAlCu合金層33もエッチングされて大きく削られるおそれがある。 With chlorine-based gas as an etching gas TiN layer 34 in this step, AlCu alloy layer 33 thereunder also may be significantly scraped off is etched.

そこで、エッチング装置としてダウンフロー方式を使用し、第1、第2のカバー絶縁膜35、36とTiN層34を等方性エッチングする。 Therefore, using a down-flow system as an etching apparatus, isotropically etching the first, second cover insulating film 35, 36 and the TiN layer 34. エッチング条件として、例えば、CF を約909sccm、O を約102sccmの流量でチャンバ内に導入するとともに、ウェハステージ温度を200℃、圧力を100mTorrに設定する。 As etching conditions, for example, a CF 4 about 909Sccm, is introduced into the chamber O 2 at a flow rate of about 102 sccm, the wafer stage temperature 200 ° C., the pressure is set to 100 mTorr. この場合のTiN層34のエッチング時間を例えば約5秒とする。 This is an etching time of the TiN layer 34, for example, about 5 seconds when.

レジストパターン62をアッシング装置により除去した後に、パッシベーション膜6として例えば感光性のポリイミド膜を第2のカバー絶縁膜36及び電極パッド30の上に塗布する。 The resist pattern 62 is removed by ashing apparatus, applied to the passivation film 6, for example a photosensitive polyimide film on the second cover insulating film 36 and the electrode pads 30. さらに感光性ポリイミド膜を露光、現像、ベーク等をして図8Iに示すように電極パッド30の上に開口部6aを形成する。 Further exposing the photosensitive polyimide film, developing, and baking or the like to form an opening 6a on the electrode pads 30 as shown in FIG. 8I. これにより、開口部6aから電極パッド30のAlCu層33が外に向けて表出する。 Thus, AlCu layer 33 of the electrode pad 30 is exposed toward the outside from the opening portion 6a.

この後に、図4に例示した処理を含む試験を行うと、電極パッド30のうちAlCu層33には凹凸が発生する。 Thereafter, when the tests, including the processing illustrated in FIG. 4, unevenness occurs in the AlCu layer 33 of the electrode pads 30. しかし、AlCu層33の下のZnIn合金層32の上面は、試験後の熱処理により自己修復され、平坦な状態となるので、電極パッド30表面の凹凸差は小さい。 However, the upper surface of ZnIn alloy layer 32 underneath the AlCu layer 33 is self-repaired by the heat treatment after the test, since the flat state, unevenness difference of the electrode pad 30 surface is small.

次に、図8Jに示すように、パッシベーション膜6の上にTi膜37a、Pd膜37bをスパッタ法により順に形成する。 Next, as shown in FIG. 8 J, Ti film 37a, are formed sequentially by sputtering Pd film 37b on the passivation film 6. この場合、電極パッド30の表面は自己修復されるので、電極パッド30上のTi膜37a、Pd膜37bには亀裂が生じない。 In this case, since the surface of the electrode pad 30 is self-repairing, Ti film 37a on the electrode pad 30, the Pd film 37b does not occur cracks.

続いて、Pd膜37bの上にフォトレジストを塗布し、これを露光、現像等することにより、電極パッド30の上とその周辺を覆うレジストパターン38を形成する。 Subsequently, a photoresist is applied onto the Pd film 37b, exposed to light and developed, or the like, thereby forming the resist pattern 38 overlying and surrounding the electrode pads 30.
次に、レジストパターン38をマスクにしてTi膜37a、Pd膜37bをエッチングし、その後に、レジストパターン38を除去する。 Next, Ti film 37a and the resist pattern 38 as a mask, etching the Pd film 37b, then, removing the resist pattern 38.

これにより、図8Kに示すように、Ti膜37a、Pd膜37bは、電極パッド30の上とその周辺の上に残される。 Thus, as shown in FIG. 8K, Ti film 37a, Pd film 37b is left over and around on the electrode pads 30.
その後に、図8Lに示すように電極パッド30を覆うTi膜37a、Pd膜37bの上に金バンプ39を形成する。 Then, to form a Ti film 37a, a gold bump 39 on the Pd film 37b to cover the electrode pads 30 as shown in FIG. 8L.

なお、金バンプ39は、Ti膜37a、Pd膜37bのパターニング前にTi膜37a、Pd膜37bを電極として電解メッキにより形成し、その後にTi膜37a、Pd膜37bをパターニングしてもよい。 Incidentally, the gold bump 39, the Ti film 37a, a Ti film 37a before patterning of the Pd film 37b, is formed by electroplating Pd film 37b as an electrode, then the Ti film 37a, it may be patterned Pd film 37b. また、金バンプ39の代わりに、ワイヤボンディングにより金ワイヤ(不図示)をPd膜37bに接続してもよい。 Further, instead of the gold bumps 39, a gold wire (not shown) may be connected to Pd film 37b by wire bonding.
以上により、表面の凹凸差が小さい電極パッド30と金バンプ39の間にボイドが生じることが防止される。 Thus, unevenness difference of the surface of a void is generated between having a small electrode pad 30 and the gold bumps 39 is prevented.

これに対して、図7Bの比較例に示すように、電極パッド102の深い凹部103を修復することはできないので、電極パッド102の上にTi/Pd膜104を形成すると、Ti/Pd膜104に亀裂が生じる。 In contrast, as shown in the comparative example of FIG. 7B, it is impossible to repair the deep recess 103 of the electrode pads 102, to form a Ti / Pd film 104 on the electrode pads 102, Ti / Pd film 104 cracks in the. この結果、電極パッド102の上に金バンプを形成すると、図7Bの破線で囲んだ領域にボイドが生じ、電極パッド102と金バンプの接触抵抗が高くなるとともに、それらの接合力が低下する。 As a result, when forming the gold bumps on the electrode pads 102, a void is generated in a region surrounded by a broken line in FIG. 7B, with the contact resistance of the electrode pads 102 and the gold bump is increased, their bonding force is lowered.

(第2の実施の形態) (Second Embodiment)
図9A〜図9Eは、本発明の第2実施形態に係る半導体装置のうち電極パッド及び最上の配線を形成する工程を示す断面図である。 Figure 9A~ Figure 9E is a sectional view showing a step of forming an electrode pad and the uppermost wiring of the semiconductor device according to a second embodiment of the present invention.
まず、第1実施形態に示したように、シリコン基板11の上にMOSトランジスタT1、T2、強誘電体キャパシタQ、最上の層間絶縁膜26等を形成する。 First, as shown in the first embodiment, MOS transistor T1 on the silicon substrate 11, T2, ferroelectric capacitor Q, to form an uppermost interlayer insulating film 26, and the like.

さらに、第1実施形態の図8A〜図8Dに示した工程に従って、最上の層間絶縁膜26の上に最上の配線27と電極パッド30を形成する。 Further, compliance with the steps shown in FIG. 8A~ Figure 8D of the first embodiment, to form the uppermost wiring 27 and the electrode pads 30 on the uppermost interlayer insulating film 26. なお、電極パッド30の上にはTiN層34が形成された状態となる。 Incidentally, a state where TiN layer 34 is formed on the electrode pads 30.

次に、図9Aに示すように、最上の配線27と電極パッド30と最上の層間絶縁膜26の上に、ZnIn合金層32よりも融点温度の高いTiN膜29をスパッタ法により50nm〜100nmの厚さに形成する。 Next, as shown in FIG. 9A, on the uppermost wiring 27 and the electrode pads 30 and the uppermost interlayer insulating film 26, the TiN film 29 of high melting point temperature than ZnIn alloy layer 32 by sputtering of 50nm~100nm thickness is formed. TiN膜29を形成する際の基板温度を200℃以下にする。 The substrate temperature during the formation of the TiN film 29 to 200 ° C. or less.

さらに、図9Bに示すように、TiN膜06をエッチバックすることにより、最上の層間絶縁膜26の上面の一部を露出させるとともに、TiN膜29を最上の配線27の側面と電極パッド30の側面に導電性サイドウォール29sとして残す。 Furthermore, as shown in FIG. 9B, by etching back the TiN film 06, to expose a portion of the upper surface of the uppermost interlayer insulating film 26, the TiN film 29 of the uppermost wiring 27 side and the electrode pads 30 left as conductive side wall 29s on the side surface.

続いて、図9Cに示すように、配線27、電極パッド30の上のTiN膜34、および導電性サイドウォール29sを覆う第1、第2のカバー絶縁膜35、36を最上の層間絶縁膜26の上に形成する。 Subsequently, as shown in FIG. 9C, wire 27, first, the second cover insulating film 35 and 36 uppermost interlayer insulating film covering the TiN film 34, and conductive side wall 29s of the upper electrode pads 30 26 It is formed on top of the.

第1のカバー絶縁膜35は、例えば、減圧CVD法により1ステップで形成される。 The first cover insulating film 35 is formed, for example, in one step by a low pressure CVD method. その形成条件として、成長ガスとしてSi(OC )をチャンバ内に導入し。 As its formation conditions, Si a (OC 2 H 5) is introduced into the chamber as the deposition gas. 基板温度を650℃〜750℃又はそれよりも低く設定し、チャンバ内の圧力を20Pa〜200Paに設定する。 The substrate temperature was set 650 ° C. to 750 ° C. or more is low, to set the pressure in the chamber 20Pa~200Pa.
なお、第2のカバー絶縁膜36の形成条件は、例えば第1実施形態と同様に設定する。 The formation conditions of the second cover insulating film 36 is set similarly to the example first embodiment.

次に、図9Dに示すように、第1、第2のカバー絶縁膜35、36及びTiN膜34を第1実施形態と同様な方法によりパターニングし、これにより電極パッド30の上に開口部36aを形成する。 Next, as shown in FIG. 9D, the first, the second cover insulating film 35, 36 and the TiN film 34 is patterned by the same method as the first embodiment, thereby opening 36a on the electrode pad 30 to form.

その後に、図9Eに示すように、第2のカバー絶縁膜36の上にパッシベーション膜6を形成し、さらに第1実施形態と同様な方法によりパッシベーション膜6をパターニングして電極パッド30を表出する開口部6aを形成する。 Thereafter, as shown in FIG. 9E, the passivation film 6 is formed on the second cover insulating film 36, further expose the electrode pads 30 by patterning the passivation film 6 by the same method as the first embodiment to form an opening 6a for.

以上のように本実施形態によれば、第1実施形態と同様に、電極パッド30のAlCu層33の下にZnIn合金層32を形成しているので、電極パッド30がプローブ針により損傷を受けても、低温の熱処理によりZnIn合金層32の上面を平坦化して凹凸を小さくすることができる。 According to this embodiment as described above, similarly to the first embodiment, since the form ZnIn alloy layer 32 underneath the AlCu layer 33 of the electrode pad 30, the electrode pad 30 is damaged by the probe needles also, it is possible to reduce the unevenness by flattening the upper surface of ZnIn alloy layer 32 by low-temperature heat treatment. 従って、その後の電極パッド30上に金バンプを接合し、或いは金ワイヤを接続する際に、それらの接合を良好にすることができる。 Therefore, joining the subsequent electrode pad 30 gold bumps on, or when connecting a gold wire, and their joint can be improved.

また、最上の配線27と電極パッド30の中のZnIn合金膜32の上面及び側面は、それよりも融点の高いTiN膜34、37及びAlCu層33によって囲まれる。 Further, the upper and side surfaces of ZnIn alloy film 32 in the uppermost wiring 27 and the electrode pad 30, it is surrounded by the high melting point TiN film 34, 37 and AlCu layer 33 than. これにより、溶解したZnIn合金膜32は外部に流出せず、第1のカバー絶縁膜35を高い温度で形成することができる。 Thus, ZnIn alloy film 32 dissolved does not flow out to the outside, it is possible to form the first cover insulating film 35 at a high temperature.

(第3の実施の形態) (Third Embodiment)
図10A〜図10Lは、本発明の第3実施形態に係る半導体装置のうち電極パッド及び最上の配線を形成する工程を示す断面図である。 Figure 10A~ Figure 10L is a cross-sectional view showing a step of forming an electrode pad and the uppermost wiring of the semiconductor device according to a third embodiment of the present invention.
まず、第1実施形態に示したように、シリコン基板11の上にMOSトランジスタT1、T2、強誘電体キャパシタQ、最上の層間絶縁膜26等を形成する。 First, as shown in the first embodiment, MOS transistor T1 on the silicon substrate 11, T2, ferroelectric capacitor Q, to form an uppermost interlayer insulating film 26, and the like.

次に、図10Aに示すように、最上の層間絶縁膜26及び最上のビア28の上にエッチングストップ絶縁膜65、埋込絶縁膜66をCVD法により順に形成する。 Next, as shown in FIG. 10A, the etching stop insulating film 65 on the uppermost interlayer insulating film 26 and the top of the vias 28 to form a buried insulating film 66 in this order by CVD. エッチングストップ絶縁膜65としてシリコン窒化膜をCVD法により約100nm〜150nmの厚さに形成する。 The silicon nitride film as an etching stopper insulating film 65 formed to a thickness of about 100nm~150nm by CVD. また、埋込絶縁膜66として、TEOSを使用してCVD法によりNSG膜を約350nm〜450nmの厚さに形成する。 Further, the buried insulating film 66, using the TEOS to a thickness of approximately 350nm~450nm the NSG film by the CVD method.

続いて、図10Bに示すように、埋込絶縁膜66上にフォトレジストを塗布し、これを露光、現像等することによりレジストパターン67を形成する。 Subsequently, as shown in FIG. 10B, a photoresist is applied onto the buried insulating film 66, exposed to light to form a resist pattern 67 by development or the like. レジストパターン67は、半導体装置1の周縁領域の最上のビア28の上にパッド形状の開口部67aを有するとともに、配線形状の開口部67bを有する。 Resist pattern 67, which has an opening 67a of the pad shape is formed on the uppermost vias 28 of the peripheral region of the semiconductor device 1 has an opening portion 67b of the wiring shape.

次に、図10Cに示すように、レジストパターン67a、67bをマスクに使用して、埋込絶縁膜66を例えばRIE法によりエッチングすることによりパッド形状の開口部67aと配線形状の開口部67bのそれぞれの下に溝66a、66bを形成する。 Next, as shown in FIG. 10C, the resist pattern 67a, 67b to be used as a mask, the wiring shape as the opening 67a of the pad shape by etching by the buried insulating film 66 for example, RIE method openings 67b each groove 66a below, to form a 66b. 続いて、エッチングストップ絶縁層65をエッチングすることにより、最上のビア28を露出させる。 Subsequently, by an etching stop insulating layer 65 is etched to expose the top of the via 28. ついで、レジストパターン67a、67bを除去する。 Then, the resist pattern 67a, a 67b is removed.

その後に、図10Dに示すように、埋込絶縁膜66の上面と溝66a、66bの内周面及び底面の上に、ZnIn合金よりも融点の高い材料膜であるTa層68をスパッタ法により50nm〜100nmの厚さに形成する。 Thereafter, as shown in FIG. 10D, top and grooves 66a of the buried insulating film 66, on the inner peripheral surface and the bottom surface of the 66b, by sputtering Ta layer 68 is a material having high film melting point than ZnIn alloy It is formed to a thickness of 50nm~100nm. これにより、Ta層68は、溝66a、66bの下の最上のビア28に接続する。 Thus, Ta layer 68 is connected to the uppermost vias 28 under the groove 66a, 66b.

次に、図10Eに示すように、Ta層68を電極として使用し、その上に電解メッキによりZnIn合金層69を形成する。 Next, as shown in FIG. 10E, using the Ta layer 68 as an electrode, to form a ZnIn alloy layer 69 by electrolytic plating thereon. ZnIn合金層69は、溝66a、66bを完全に埋め込む厚さに形成される。 ZnIn alloy layer 69 is formed to a thickness of embedding grooves 66a, 66b, completely. ZnIn合金層69として、第1実施形態に示したZnIn層32と同じ材料を形成する。 As ZnIn alloy layer 69 is formed of the same material as ZnIn layer 32 shown in the first embodiment.

続いて、図10Fに示すように、ZnIn合金層69、Ta層68をCMP法により研磨し、これにより埋込絶縁膜66の上面からZnIn合金層69、Ta層68を除去する。 Subsequently, as shown in FIG. 10F, the ZnIn alloy layer 69, Ta layer 68 is polished by CMP, thereby removing the ZnIn alloy layer 69, Ta layer 68 from the upper surface of the buried insulating film 66. これにより、溝66a、66bにZnIn合金層69、Ta層68が埋め込まれた状態となる。 Thus, the grooves 66a, a state in which ZnIn alloy layer 69, Ta layer 68 is buried in 66b.

その後に、図10Gに示すように、埋込絶縁膜66、ZnIn合金層69及びTa層68の上に、ZnIn合金よりも融点の高い材料層であるAlCu層70、TiN層71をスパッタ法によりそれぞれ約200nm、約150nm厚さに形成する。 Thereafter, as shown in FIG. 10G, on the buried insulating film 66, ZnIn alloy layer 69 and the Ta layer 68, the AlCu layer 70, TiN layer 71 is a material layer having a melting point higher than ZnIn alloy by sputtering are about 200 nm, is formed to approximately 150nm thick.
続いて、図10Hに示すように、TiN層71上にフォトレジストを塗布し、これを露光、現像等することにより、溝66a、66bの上に重なる同一平面形状のレジストパターン72を形成する。 Subsequently, as shown in FIG. 10H, a photoresist is applied on the TiN layer 71, exposed to light and developed, or the like, thereby forming the resist pattern 72 having the same planar shape overlying the grooves 66a, 66b.

さらに、図10Iに示すように、レジストパターン72をマスクにしてAlCu層70とTiN層71をエッチングし、レジストパターン72の下に残す。 Furthermore, as shown in FIG. 10I, the resist pattern 72 as a mask the AlCu layer 70 and the TiN layer 71 is etched, leaving the bottom of the resist pattern 72. エッチングの際の基板温度は、第1実施形態と異なり、ZnIn合金層69の溶解温度よりも高くてもよい。 The substrate temperature during etching, unlike the first embodiment, may be higher than the melting temperature of the ZnIn alloy layer 69. 既に、ZnIn合金層69は、側面と上面がTa層68、AlCu層70により囲まれるので溶解しても実質的に形状が変化しないからである。 Already, ZnIn alloy layer 69 is because the unchanged substantially shape be dissolved the side surface and the upper surface is surrounded by a Ta layer 68, AlCu layer 70.

これにより、最上の層間絶縁膜26上のZnIn合金層69は、Ta層68とAlCu層70により囲まれた形状を有し、その上にTiN層71が重なる導電パターンが形成される。 Thus, ZnIn alloy layer 69 on the uppermost interlayer insulating film 26 has a shape surrounded by the Ta layer 68 and the AlCu layer 70, the conductive pattern TiN layer 71 overlaps is formed thereon. 配線形状の導電パターンは最上の配線73となる。 Conductive pattern of the wiring shape is the uppermost wiring 73. また、パッド形状の導電パターンのうちTa層68、ZnIn合金層69、AlCu層70は電極パッド74となる。 Further, Ta layer 68, ZnIn alloy layer 69, AlCu layer 70 of the conductive pattern of the pad shape is the electrode pads 74.

レジストパターン72を除去した後に、図10Jに示すように、最上の配線73と電極パッド74及び埋込絶縁膜66の上に、第1実施形態と同様に第1、第2のカバー絶縁膜35、36を形成する。 After removing the resist pattern 72, as shown in FIG. 10J, on the uppermost wiring 73 and the electrode pads 74 and the buried insulating film 66, as in the first embodiment the first, second cover insulating film 35 , to form a 36.

次に、図10Kに示すように、電極パッド74の上方に開口部75aを有するレジストパターン75を第2のカバー絶縁膜36上に形成した後に、開口部75aを通して第1、第2のカバー絶縁膜35、36及びTiN層71をエッチングする。 Next, as shown in FIG. 10K, a resist pattern 75 having an opening 75a over the electrode pad 74 after forming on the second cover insulating film 36, first, second insulating cover through the opening 75a etching the film 35, 36 and TiN layer 71. これにより、電極パッド74のAlCu層70を露出する開口部36aを形成する。 Thus, to form an opening 36a for exposing the AlCu layer 70 of the electrode pads 74. そのエッチング条件は、第1実施形態と同様に設定する。 Its etching condition is set as in the first embodiment. 続いて、レジストパターン75を除去する。 Subsequently, the resist pattern is removed 75.

その後に、図10Lに示すように、パッシベーション膜6を第2のカバー絶縁膜36と電極パッド73の上に形成し、さらにパッシベーション膜6を第1実施形態と同様にパターニングして電極パッド74のAlCu層70を表出する開口部6aを形成する。 Then, as shown in FIG. 10L, a passivation film 6 is formed on the second cover insulating film 36 and the electrode pads 73, further a passivation film 6 of the electrode pads 74 by patterning in the same manner as the first embodiment to form an opening 6a for expose the AlCu layer 70.

以上のような工程により形成された電極パッド74には、第1実施形態に示したようにプローブ針Pが当てられ、各種の試験が行われる。 The electrode pad 74 formed by the above processes, the probe needles P is devoted as shown in the first embodiment, various tests are performed. その試験の際に、電極パッド74には凹凸が形成されるが、電極パッド74の内部にはZnIn合金層69が形成されるので、試験後の低温度、例えば150℃〜200℃で加熱することによりその上面は平坦化する。 During the test, although the electrode pads 74 irregularities are formed, since ZnIn alloy layer 69 in the interior of the electrode pads 74 are formed, the low temperature after the test is heated, for example 0.99 ° C. to 200 DEG ° C. its upper surface is planarized by.

この結果、試験後に電極パッド73の上に金バンプ、金ワイヤを接続する際に、電極パッド73とそれらの間に空洞の発生を防止できる。 As a result, the gold bumps on the electrode pads 73 after the test, when connecting the gold wire, the occurrence of the cavity and the electrode pad 73 therebetween can be prevented.
また、上記した方法により電極パッド73を形成すると、断面U字状のTa層68の中にZnIn合金層69を形成した後に、その上をAlCu層70で蓋をした状態になる。 Further, by forming the electrode pad 73 by the aforementioned method, after forming the ZnIn alloy layer 69 in the U-shaped cross section Ta layer 68, it made thereon in a state where the lid with AlCu layer 70. これにより、ZnIn合金層69を形成し、これを研磨した後には、ZnInの融点よりも高い温度の処理が可能になるので、その後の処理については通常の温度に設定することができる。 Thus, to form a ZnIn alloy layer 69, the after polishing it, since it is possible to process temperature higher than the melting point of ZnIn, can be set to a normal temperature for subsequent processing.

(第4の実施の形態) (Fourth Embodiment)
図11A〜図11Hは、本発明の第4実施形態に係る半導体装置のうち電極パッド及び最上の配線を形成する工程を示す断面図である。 Figure 11A~ Figure 11H is a cross-sectional view showing a step of forming an electrode pad and the uppermost wiring of the semiconductor device according to a fourth embodiment of the present invention.
まず、第1実施形態に示したように、シリコン基板11の上にMOSトランジスタT1、T2、強誘電体キャパシタQ、最上の層間絶縁膜26等を形成する。 First, as shown in the first embodiment, MOS transistor T1 on the silicon substrate 11, T2, ferroelectric capacitor Q, to form an uppermost interlayer insulating film 26, and the like.

その後に、第3実施形態の図10A〜図10Fに示したように、最上の層間絶縁膜26及び最上のビア28の上にエッチングストップ絶縁層65、埋込絶縁膜66を形成し、さらに、それらの層65、66に溝66a、66bを形成した後に、その中にTa膜68、ZnIn合金層70を形成する。 Thereafter, as shown in FIG. 10A~ Figure 10F of the third embodiment, the etching stop insulating layer 65, the buried insulating film 66 is formed on the uppermost interlayer insulating film 26 and the top of the vias 28, further after forming the grooves 66a, 66b in the layers 65 and 66, to form the Ta film 68, ZnIn alloy layer 70 therein. 続いて、CMP法により、埋込絶縁膜66の上面上からTa膜68、ZnIn合金層69を除去する。 Then, by CMP, to remove the Ta film 68, ZnIn alloy layer 69 from the upper surface of the buried insulating film 66.

次に、図11Aに示すように、フッ素系ガスを使用して埋込絶縁膜66を50nmの深さにエッチバックし、Ta膜68、ZnIn合金層70を突出させる。 Next, as shown in FIG. 11A, using a fluorine-based gas to etch back the buried insulating film 66 to a depth of 50 nm, to project the Ta film 68, ZnIn alloy layer 70. このエッチング時には、露出するZnIn合金層70の溶融とエッチングを防止するために、基板温度を200℃以下に設定する。 At the time of etching, in order to prevent melting and etching of ZnIn alloy layer 70 exposed, the substrate temperature is set to 200 ° C. or less.

続いて、図11Bに示すように、Ta膜68、ZnIn合金層69及び埋込絶縁膜66の上に、ZnIn合金よりも融点の高い材料層であるTiN層76、AlCu層70、TiN層71をスパッタ法により約150nm、約200nm、約150nmの厚さに形成する。 Subsequently, as shown in FIG. 11B, on the Ta film 68, ZnIn alloy layer 69 and the buried insulating film 66, TiN layer 76 is a material having high layer melting point than ZnIn alloy, AlCu layer 70, TiN layer 71 about 150 nm, about 200nm is formed by sputtering to a thickness of about 150 nm.

さらに、図11Cに示すように、TiN層71上にフォトレジストを塗布し、これを露光、現像等することにより、溝66a、66bの上に重なり且つそれらと略同一平面形状のレジストパターン72を形成する。 Furthermore, as shown in FIG. 11C, a photoresist is applied on the TiN layer 71, exposed to light and developed like a groove 66a, a resist pattern 72 having substantially the same planar shape and with them overlies 66b Form.

さらに、図11Dに示すように、レジストパターン72をマスクにして、TiN層71、AlCu層70及びTiN層75をエッチングしてレジストパターン72の下に残す。 Furthermore, as shown in FIG. 11D, with the resist pattern 72 as a mask, leaving the bottom of the resist pattern 72 a TiN layer 71, AlCu layer 70 and the TiN layer 75 is etched. これにより、Ta層68とTiN層75によりZnIn合金層69の上と側面を囲み、その上にAlCu層70及びTiN層71を重ねた導電パターンが形成される。 Thus, surrounds the upper and side surfaces of ZnIn alloy layer 69 of Ta layer 68 and the TiN layer 75, the conductive pattern of repeated AlCu layer 70 and the TiN layer 71 on top is formed. 導電パターンのうち半導体装置1の周縁領域のTa層68、ZnIn合金層69、TiN層75及びAlCu層70は電極パッド77となる。 Conductive Ta layer of the peripheral region of the semiconductor device 1 of the pattern 68, ZnIn alloy layer 69, TiN layer 75 and the AlCu layer 70 is an electrode pad 77. また、内部領域の導電パターンは最上の配線78となる。 The conductive pattern of the inner area is the uppermost wiring 78.

レジストパターン72を除去した後に、図11Eに示すように、最上の配線76と電極パッド77及び埋込絶縁膜66の上に、第1実施形態と同様に第1、第2のカバー絶縁膜35、36を形成する。 After removing the resist pattern 72, as shown in FIG. 11E, on the uppermost wiring 76 and the electrode pads 77 and the buried insulating film 66, as in the first embodiment the first, second cover insulating film 35 , to form a 36.

次に、図11Fに示すように、電極パッド73の上方に開口部80aを有するフォトレジスト80を第2のカバー絶縁膜36上に形成する。 Next, as shown in FIG. 11F, a photoresist 80 having an opening 80a over the electrode pads 73 on the second cover insulating film 36. 続いて、図11Gに示すように、開口80aを通して第1、第2のカバー絶縁膜35、36及び上側のTiN層71をエッチングする。 Subsequently, as shown in FIG. 11G, the first, second cover insulating film 35, 36 and the upper TiN layer 71 is etched through the opening 80a. これにより、電極パッド78のAlCu層70を露出する開口部36aを形成する。 Thus, to form an opening 36a for exposing the AlCu layer 70 of the electrode pads 78. そのエッチング条件は、第1実施形態と同様に設定する。 Its etching condition is set as in the first embodiment. ついで、レジストパターン74を除去する。 Then, the resist pattern is removed 74.

その後に、図11Hに示すように、パッシベーション膜6を第2のカバー絶縁膜36と電極パッド78の上に形成し、さらにパッシベーション膜6を第1実施形態と同様にパターニングして電極パッド78のAlCu層70を表出する開口部6aを形成する。 Then, as shown in FIG. 11H, the passivation film 6 is formed on the second cover insulating film 36 and the electrode pads 78, the electrode pads 78 further a passivation film 6 is patterned in the same manner as the first embodiment to form an opening 6a for expose the AlCu layer 70.

以上のような工程により形成された電極パッド78には、第1実施形態に示したようにプローブ針が当てられて各種の試験が行われる。 The electrode pad 78 formed by the above processes, various tests are performed probe needle devoted as shown in the first embodiment. その試験の際に、電極パッド78には凹凸が形成されるが、電極パッド78の内部にはZnIn合金層69が形成されるので、試験後の低温度、例えば150℃〜200℃で加熱することによりその上面は平坦化する。 During the test, although the electrode pads 78 irregularities are formed, since ZnIn alloy layer 69 in the interior of the electrode pads 78 are formed, the low temperature after the test is heated, for example 0.99 ° C. to 200 DEG ° C. its upper surface is planarized by.

この結果、試験後に電極パッド78の上に金バンプ、金ワイヤを接続する際に、電極パッド78とそれらの間に空洞の発生が防止されるので、それらの接合の劣化を防止することができる。 As a result, the gold bumps on the electrode pads 78 after the test, when connecting the gold wire, the generation of the cavity and the electrode pad 78 therebetween is prevented, thereby preventing deterioration of their junction .

また、上記した方法により電極パッド78を形成すると、断面U字状のTa層68の中にZnIn合金層69を形成した後に、その上をTiN層75で蓋をした状態になる。 Further, by forming the electrode pad 78 by the aforementioned method, after forming the ZnIn alloy layer 69 in the U-shaped cross section Ta layer 68, it made thereon in a state where the lid with TiN layer 75. これにより、ZnIn合金層69を形成し、これを研磨した後には、ZnInの融点よりも高い温度の処理が可能になるので、その後の処理については通常の温度に設定することができる。 Thus, to form a ZnIn alloy layer 69, the after polishing it, since it is possible to process temperature higher than the melting point of ZnIn, can be set to a normal temperature for subsequent processing.

(第5の実施の形態) (Fifth Embodiment)
図12A〜図12Mは、本発明の第5実施形態に係る半導体装置のうち電極パッド及び配線を形成する工程を示す断面図であり、図1に示した導電性パッド30の形成領域を示す。 Figure 12A~ Figure 12M is a cross-sectional view showing a step of forming an electrode pad and wiring of the semiconductor device according to a fifth embodiment of the present invention, showing the formation region of the conductive pad 30 shown in FIG.
まず、第1実施形態に示したように、シリコン基板11の上にMOSトランジスタT1、T2、強誘電体キャパシタQ、第3の層間絶縁膜18等を形成する。 First, as shown in the first embodiment, MOS transistor T1 on the silicon substrate 11, T2, ferroelectric capacitor Q, a third interlayer insulating film 18 and the like.

次に、図12Aに示す第1の配線19等の形成工程を説明する。 Next, the first wiring 19 and the like of the forming process shown in FIG. 12A.
まず、第1実施形態と同様に、第1の配線19を第3の層間絶縁膜18の上に形成した後に、それらの上に第4の層間絶縁膜20を形成する。 First, like the first embodiment, after forming the first wiring 19 on the third interlayer insulating film 18, a fourth interlayer insulating film 20 on them. さらに、第4の層間絶縁膜20をCMP法により研磨し、その上面を平坦化するとともに第1の配線19の上面を露出させる。 Further, the fourth interlayer insulating film 20 is polished by CMP to expose the upper surface of the first wiring 19 as well as flatten the upper surface.
なお、第1の配線19をTa膜、Cu膜の2層構造で形成してもよい。 Note that the first wiring 19 Ta film may be formed of two-layer structure of the Cu film. この場合のTa膜は、Cu膜の底面と側面を外から覆う。 Ta film in this case, covering the bottom and side surfaces of the Cu film from the outside.

さらに、第1の配線19と第4の層間絶縁膜20の上に第5の層間絶縁膜81を形成する。 Further, a fifth interlayer insulating film 81 and first wiring 19 on the fourth interlayer insulating film 20. 第5の層間絶縁膜81として、TEOSを用いてCVD法によりNSG膜を形成し、その後に、CMP法により第5の層間絶縁膜81の表面を平坦化する。 A fifth interlayer insulating film 81, to form a NSG film by CVD method using TEOS, then to planarize the surface of the fifth interlayer insulating film 81 by CMP. さらに、基板温度を350℃に設定し、第5の層間絶縁膜81の表面をN Oプラズマに4分間、曝してプラズマ処理を行う。 Further, with the substrate temperature being 350 ° C., the surface of the fifth interlayer insulating film 81 N 2 O plasma for 4 minutes, exposed by the plasma treatment is carried out.

続いて、第5の層間絶縁膜81をフォトリソグラフィ法によりパターニングし、これにより、第1の配線19の一部の上にホール81aを形成する。 Then, the fifth interlayer insulating film 81 is patterned by photolithography, thereby forming a hole 81a on a portion of the first wiring 19. さらに、第5の層間絶縁膜81の上とホール81aの内周面及び底面の上に、Ta膜82aをスパッタ法により約10nm〜20nmの厚さに形成し、ついで銅シード膜をスパッタ法により形成する。 Further, on the inner peripheral surface and the bottom surface of the upper and the hole 81a of the fifth interlayer insulating film 81, the Ta film 82a is formed to a thickness of about 10nm~20nm by sputtering, followed by sputtering a copper seed film Form. その後に、電解メッキにより銅シード膜の上にCu膜82bを形成してホール81aに充填する。 Then, by forming a Cu film 82b to fill the hole 81a on the copper seed film by electrolytic plating.

次に、図12Bに示すように、第5の層間絶縁膜81の上面上のTa膜82a及びCu膜82bをCMP法により除去する。 Next, as shown in FIG. 12B, the Ta film 82a and Cu film 82b on the upper surface of the fifth interlayer insulating film 81 is removed by CMP. これによりホール81a内に残されたTa膜82a及びCu膜82bを第1のビア82とする。 Thereby the Ta film 82a and Cu film 82b left in the hole 81a and the first via 82.

続いて、図12Cに示すように、第1のビア82及び第5の層間絶縁膜81の上に、第1シリコン窒化膜83、第6の層間絶縁膜84をCVD法により形成した後に、その上にSOG膜85を形成し、さらに第7の層間絶縁膜86と第2シリコン窒化膜87をCVD法により順に形成する。 Subsequently, as shown in FIG. 12C, on the first via 82 and the fifth interlayer insulating film 81, after the first silicon nitride film 83, an interlayer insulating film 84 of the sixth formed by a CVD method, the the SOG film 85 is formed on, further a seventh interlayer insulating film 86 and the second silicon nitride film 87 are formed sequentially by CVD.

第1のシリコン窒化膜83は約50nm〜100nmの厚さに形成され、第2のシリコン窒化膜87は約100nmの厚さに形成される。 The first silicon nitride film 83 is formed to a thickness of about 50 nm to 100 nm, a second silicon nitride film 87 is formed to a thickness of about 100 nm. 第6、第7の層間絶縁膜84、86として、例えばTEOSガスを使用してNSG膜を形成する。 Sixth, the seventh interlayer insulating film 84 and 86, to form the NSG film using TEOS gas, for example.

次に、図12Dに示すように、第2のシリコン窒化膜87の上にフォトレジストを塗布し、これを露光、現像等することにより、配線形状の開口部88aを有するレジストパターン88を形成する。 Next, as shown in FIG. 12D, a photoresist is applied onto the second silicon nitride film 87, exposed to light and developed, or the like, thereby forming the resist pattern 88 having an opening 88a of the wiring shape . この場合、開口部88aの下方に第1のビア82が位置する。 In this case, the first via 82 is positioned below the opening 88a.

その後に、レジストパターン88の開口部88aを通して第2のシリコン窒化膜87をエッチングし、これにより第2のシリコン窒化膜87に配線形状の開口部87aを形成する。 Then, the second silicon nitride film 87 is etched through the opening 88a of the resist pattern 88, thereby forming an opening 87a of the wiring form the second silicon nitride film 87. その後に、レジストパターン88を除去する。 Thereafter, the resist pattern is removed 88.

次に、図12Eに示すように、第2のシリコン窒化膜87の上と開口部87a内に反射防止膜(BARC膜)89を形成した後に、その上にフォトレジストを塗布する。 Next, as shown in FIG. 12E, after forming the second upper antireflection film in the opening 87a of the silicon nitride film 87 (BARC film) 89, a photoresist thereon. さらに、フォトレジストを露光、現像等することにより、ビア形状の開口部90aを有するレジストパターン90を形成する。 Furthermore, exposing the photoresist by development or the like to form a resist pattern 90 having an opening 90a of the via shape.

続いて、図12Fに示すように、レジストパターン90の開口部90aを通して反射防止膜89、第7の層間絶縁膜86、SOG膜85をエッチングし、ビア形状の開口部86a、85aを形成する。 Subsequently, as shown in FIG. 12F, the opening 90a through the anti-reflection film 89 of the resist pattern 90, an interlayer insulating film 86, SOG film 85 of the seventh etched to form an opening 86a, 85a of the via shape. その後、図12Gに示すように、反射防止膜89及びレジストパターン90を除去する。 Thereafter, as shown in FIG. 12G, to remove the anti-reflection film 89 and the resist pattern 90.

次に、図12Hに示すように、第2のシリコン窒化膜87をマスクに使用し、第6、第7の層間絶縁膜84、86を例えばフッ素系ガスを使用してRIE法によりエッチングする。 Next, as shown in FIG. 12H, the second silicon nitride film 87 used as a mask, the sixth is etched by RIE using the seventh interlayer insulating film 84 and 86 for example, a fluorine-based gas. これにより、第7の層間絶縁膜86には、第2のシリコン窒化膜87の開口部86aと同じ配線形状の溝86bが形成される。 Thus, the interlayer insulating film 86 of the seventh groove 86b of the same wiring shape as the opening 86a of the second silicon nitride film 87 is formed. 同時に、第6の層間絶縁膜84には、SOG膜95のビア形状の開口部85aと同じ径のホール84aが形成される。 At the same time, the interlayer insulating film 84 of the sixth hole 84a of the same diameter as the opening 85a of the via shape of the SOG film 95 is formed.

続いて、図12Iに示すように、第6の層間絶縁膜84のホール84aを通して第1のシリコン窒化膜83をエッチングしてホール84aを深くするとともに、第1のビア82の上端を露出させる。 Subsequently, as shown in FIG. 12I, the first silicon nitride film 83 with a deep hole 84a is etched through holes 84a of the sixth interlayer insulating film 84 to expose the upper end of the first via 82. 同時に、第1のシリコン窒化膜87をマスクにしてSOG膜85をエッチングし、配線形状の溝86bを深くする。 At the same time, the first silicon nitride film 87 and the SOG film 85 is etched by using a mask, to deepen the grooves 86b of the wiring shape. この場合、第2のシリコン窒化膜87がエッチバックされて薄層化する。 In this case, the second silicon nitride film 87 is thinned is etched back.
その後に、プラズマを発生させずに、アンモニア雰囲気にシリコン基板11を置いて基板温度を400℃に設定して約300秒間、アニールする。 Then, without generating plasma, about 300 seconds by setting the substrate temperature at 400 ° C. at a silicon substrate 11 in an ammonia atmosphere, annealing.

次に、図12Jに示すように、ホール84a、配線形状の溝86bの内面と第7の層間絶縁膜86の上にTa膜91aをスパッタ法により10nm〜20nmの厚さに形成し、さらにCuシード層91bをスパッタ法により130nmの厚さに形成する。 Next, as shown in FIG. 12 J, Hall 84a, the Ta film 91a by the sputtering method to a thickness of 10nm~20nm onto the inner surface of the groove 86b of the wiring shape and the seventh interlayer insulating film 86, further Cu the seed layer 91b is formed to a thickness of 130nm by sputtering.
続いて、Cuシード層91bの上にCu膜91cを電解メッキにより形成し、これにより、ホール84a及び配線形状の溝86bの中をCu膜91cにより充填する。 Subsequently, a Cu film 91c is formed by electrolytic plating on the Cu seed layer 91b, thereby filled with Cu film 91c through the groove 86b of the hole 84a and the wiring shape. Cuシード層91bはCu膜91cと一体化する。 Cu seed layer 91b is integrated with the Cu film 91c.

その後に、図12Kに示すように、CMP法により、Cu膜91c、Ta膜91aを研磨することにより第2のシリコン窒化膜87上から除去し、さらに第7の層間絶縁膜86の上部まで研磨する。 Thereafter, as shown in FIG. 12K, polished by CMP, Cu film 91c, by polishing the Ta film 91a is removed from over the second silicon nitride film 87, to further upper part of the seventh interlayer insulating film 86 to.
これにより、ホール84a内に残されたCu膜91aはビア92aとなり、配線形状の溝86b内に残されたCu膜91aは第2の配線92bとして使用される。 Thus, Cu film 91a left in the hole 84a is next to the via 92a, Cu layer 91a left in the groove 86b of the wiring shape is used as the second wiring 92b.

次に、図12Lに示すように、第2の配線92bの上に第3のシリコン窒化膜93、第8の層間絶縁膜94、SOG膜95、第9の層間絶縁膜96を順に形成し、図12C〜図12Kに示したと同じ方法により、それらの膜94、95、96の中にビア97a、第3の配線97bを形成する。 Next, as shown in FIG. 12L, a third silicon nitride film 93, the eighth insulating interlayer 94, SOG film 95, a ninth insulating interlayer 96 are sequentially formed on the second wiring 92b, by the same method as shown in FIG. 12C~ Figure 12K, a via 97a in their film 94, 95 and 96, to form the third wiring 97b. さらに、第9の層間絶縁膜96の上に、最上の層間絶縁膜26を形成し、さらに第2の配線92bに接続される最上のビア28を最上の層間絶縁膜26内に形成する。 Further, on the ninth insulating interlayer 96, to form a top of the interlayer insulating film 26 is further formed uppermost vias 28 connected to the second wiring 92b in the uppermost interlayer insulating film 26.

その後に、図12Mに示すように、第1実施形態に示す方法により電極パッド30を最上の層間絶縁膜26の上に形成する。 Then, as shown in FIG. 12M, by the method shown in the first embodiment to form the electrode pads 30 on the uppermost interlayer insulating film 26. その後に、第1実施形態と同様に。 Thereafter, as in the first embodiment. 第1、第2のカバー絶縁膜35、36とパッシベーション膜6を形成し、さらに開口部36a、6aを形成する。 First, to form a second cover insulating film 35 and the passivation film 6, further openings 36a, to form the 6a.
なお、図12Mに示す電極パッド30の代わりに、第2、第3又は第4実施形態で説明した電極パッド27、73、77を形成してもよい。 Instead of the electrode pad 30 shown in FIG. 12M, second, an electrode may be formed pads 27,73,77 described in the third or fourth embodiment.

以上のように本実施形態によれば、Cu層91cを有するダマシン、デュアルダマシンの配線構造であっても、最上の層間絶縁膜26上に第1〜第4実施形態のいずれかの電極パッド30、73、77を形成することにより、プローブ針を当てた後の形状変化を抑制できる。 According to this embodiment as described above, damascene, even wiring structure of a dual damascene, either the electrode pads 30 of the first to fourth embodiments on the uppermost interlayer insulating film 26 having a Cu layer 91c , by forming a 73 and 77, can be suppressed shape change after applying a probe needle. これにより、上記実施形態と同様に、電極パッド30とワイヤ接続又はバンプの接合を強固にすることができる。 Thus, as in the above embodiment, the bonding of the electrode pads 30 and the wire connection or a bump can be strengthened.

ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈すべきであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。 All examples and conditional language recited herein are inventor is intended to assist the reader the invention and the concepts contributed to technology facilitating to understand that such examples and listed here specifically should be construed as being without limitation to conditions, also nothing to do with the organization of such examples in the specification indicates the superiority of the present invention. 本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解すべきである。 While embodiments of the invention have been described in detail, without departing from the spirit and scope of the invention, various modifications thereto, it should be understood that it is possible to perform the replacement and modifications.

次に、本発明の実施形態について特徴を付記する。 Then, by appending wherein embodiments of the present invention.
(付記1) (Note 1)
半導体基板と、前記半導体基板の上方に形成された電極パッドとを有し、前記電極パッドは、第1の融点温度を有する材料から形成される第1の層と、前記第1の層上に位置するとともに外に向けて表出し、第1の融点温度よりも高い第2の融点温度を有する材料から形成される第2の層とを含むことを特徴とする半導体装置。 A semiconductor substrate, said and a semiconductor electrode pad formed over the substrate, the electrode pad includes a first layer formed of a material having a first melting point temperature, on said first layer out table towards the outside as well as the position, and wherein a and a second layer formed of a material having a second melting point temperature higher than the first melting point temperature.
(付記2) (Note 2)
前記電極パッドは、前記基板上に積層された複数の配線層のうち最も表面に位置する配線層と同じ層を含むことを特徴とする付記1に記載の半導体装置。 The electrode pads, the semiconductor device according to Appendix 1, which comprises the same layer as the wiring layer located closest to the surface among the plurality of wiring layers stacked on the substrate.
(付記3) (Note 3)
前記電極パッドの第1の層の側面には、前記第1の融点温度よりも高い第3の融点温度を有する第3の層が形成されることを特徴とする付記1又は付記2に記載の半導体装置。 Wherein the side surface of the first layer of the electrode pad, according to Supplementary Note 1 or 2, characterized in that the third layer having a higher than the first melting point temperature third melting temperature is formed semiconductor device. (付記4) (Note 4)
前記電極パッドの第1の層の底面及び側面で、前記第1の融点温度よりも高い第4の融点温度を有する第4の層が形成されることを特徴とする付記1又は付記2に記載の半導体装置。 In the bottom and side surfaces of the first layer of the electrode pad, according to Supplementary Note 1 or 2, characterized in that the fourth layer having the first fourth melting point temperature higher than the melting point temperature is formed semiconductor device.
(付記5) (Note 5)
前記第2の層と前記第1の層の間に、前記第1の融点温度よりも高い第5の融点温度を有する第5の層が形成されることを特徴とする付記4に記載の半導体装置。 Wherein between the first layer and the second layer, a semiconductor according to Note 4, wherein the fifth layer having the first fifth melting point temperature higher than the melting point temperature is formed apparatus.
(付記6) (Note 6)
半導体基板の上方に、第1の融点温度を有する第1の層を形成する工程と、前記第1の層上に、第1の融点温度よりも高い第2の融点温度を有する第2の層を形成する工程と、前記第1の層及び前記第2の層をパターニングし、前記第2の層が表出する電極パッドを形成する工程と、次いで、前記第1の融点温度よりも高い第1温度で前記半導体基板を加熱処理する工程とを有することを特徴とする半導体装置の製造方法。 Above the semiconductor substrate, forming a first layer having a first melting point temperature, the the first layer, the second layer having a second melting point temperature higher than the first melting point temperature forming a, patterning the first layer and the second layer, and forming an electrode pad in which the second layer is exposed, then the higher than said first melting point temperature the method of manufacturing a semiconductor device characterized by a step of heat treating said semiconductor substrate at a first temperature.
(付記7) (Note 7)
前記第1の温度は、前記第2の融点温度よりも低いことを特徴とする付記6に記載の半導体装置の製造方法。 Said first temperature, a method of manufacturing a semiconductor device according to note 6, wherein the lower than the second melting point temperature.
(付記8) (Note 8)
前記半導体基板上の最表層に位置する配線を、前記電極パッドと同時にパターニングする工程を有することを特徴とする付記6または付記7に記載の半導体装置の製造方法。 The wires located at the outermost layer on the semiconductor substrate, a manufacturing method of a semiconductor device according to note 6 or Appendix 7, characterized in that it comprises a step of simultaneously patterning said electrode pad.
(付記9) (Note 9)
前記前記第1の融点温度より低い第1形成温度で前記電極パッドの表面に第1絶縁膜を形成する工程と、前記第1絶縁膜上に、前記第1の融点温度より高い第2形成温度で第2絶縁膜を形成する工程と、を有することを特徴とする付記6乃至付記8のいずれか1つに記載の半導体装置の製造方法。 Wherein the step of the surface of the electrode pad at a lower than the first melting point temperature first forming temperature to form a first insulating film, the upper in the first insulating film, the higher than first melting point temperature second forming temperature method of manufacturing in the semiconductor device according to any one of appendices 6 to Supplementary note 8, characterized in that a step of forming a second insulating film.
(付記10) (Note 10)
前記電極パッドの側面に、前記第1の融点温度よりも高い第2の融点を有する第3の層を形成する工程を有することを特徴とする付記6乃至付記9のいずれか1つに記載の半導体装置の製造方法。 A side surface of the electrode pad, according to any one of Appendices 6 to Supplementary Note 9 characterized by having a step of forming a third layer having the first second melting point higher than the melting point temperature the method of manufacturing a semiconductor device.

T1、T2 MOSトランジスタQ 強誘電体キャパシタ1 半導体装置6 パッシベーション膜6a 開口部11 シリコン基板12 素子分離絶縁層26 層間絶縁膜27 配線28 ビア29s 導電性サイドウォール30 電極パッド31、34 TiN層32 ZnIn合金層33 AlCu層35、36 カバー絶縁膜36 開口部38 金バンプ41 pウェル42 ゲート絶縁膜43、44 ゲート電極45、46、47 ソース/ドレイン領域49 下部電極50 強誘電体膜51 上部電極53、54、55、56、57 導電性プラグ65 エッチングストップ絶縁膜66 埋込絶縁膜66a、66b 溝68 TiN膜69 ZnIn合金層70 ZnIn膜71 TiN膜 T1, T2 MOS transistor Q ferroelectric capacitor 1 semiconductor device 6 passivation film 6a opening 11 silicon substrate 12 element isolation insulating layer 26 interlayer insulating film 27 wirings 28 via 29s conductive side wall 30 electrode pads 31, 34 TiN layer 32 ZnIn alloy layer 33 AlCu layer 35 covers the insulating film 36 opening 38 Au bump 41 p-well 42 gate insulating film 43 gate electrode 45, 46, 47, source / drain regions 49 lower electrode 50 ferroelectric film 51 upper electrode 53 , 54, 55, 56 and 57 conductive plugs 65 etch stop insulating film 66 buried insulating film 66a, 66b groove 68 TiN film 69 ZnIn alloy layer 70 ZnIn film 71 TiN film

Claims (5)

  1. 半導体基板と、 And the semiconductor substrate,
    前記半導体基板の上方に形成された電極パッドとを有し、 And an electrode pad formed above the semiconductor substrate,
    前記電極パッドは、 The electrode pads,
    第1の融点温度を有する材料からなる第1の層と、 A first layer made of a material having a first melting point temperature,
    前記第1の層上に位置するとともに外に向けて表出し、第1の融点温度よりも高い第2の融点温度を有する材料からなる第2の層とを含むことを特徴とする半導体装置。 The first out table towards the outside as well as positioned on the layer, and wherein a and a second layer made of a material having a second melting point temperature higher than the first melting point temperature.
  2. 前記電極パッドは、前記基板上に積層された複数の配線層のうち最も表面に位置する配線層と同じ層を有することを特徴とする請求項1に記載の半導体装置。 The electrode pads, the semiconductor device according to claim 1, characterized in that it comprises the same layer as the wiring layer located closest to the surface among the plurality of wiring layers stacked on the substrate.
  3. 半導体基板の上方に、第1の融点温度を有する材料からなる第1の層を形成する工程と、 Above the semiconductor substrate, forming a first layer of material having a first melting point temperature,
    前記第1の層上に、第1の融点温度よりも高い第2の融点温度を有する材料からなる第2の層を形成する工程と、 A step of forming the on the first layer, a second layer made of a material having a first second melting point temperature higher than the melting point temperature,
    前記第1の層及び前記第2の層をパターニングし、前記第2の層が表出する電極パッドを形成する工程と、 And forming the first layer and patterning the second layer, the electrode pads second layer are exposed,
    次いで、前記第1の融点温度よりも高い温度で前記半導体基板を加熱するエージング処理を行う工程とを有することを特徴とする半導体装置の製造方法。 Then, a method of manufacturing a semiconductor device characterized by having a step of performing aging treatment of heating the semiconductor substrate at the first temperature higher than the melting point temperature.
  4. エージング処理の加熱温度は、前記第2の融点温度よりも低いことを特徴とする請求項3に記載の半導体装置の製造方法。 The heating temperature of the aging treatment, a method of manufacturing a semiconductor device according to claim 3, wherein the lower than the second melting point temperature.
  5. 前記半導体基板上の最表層に位置する配線を、前記電極パッドと同時にパターニングする工程を有することを特徴とする請求項3または請求項4に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 3 or claim 4 wherein the wires located at the outermost layer on the semiconductor substrate, and having a step of patterning at the same time as the electrode pads.
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JP2016526798A (en) * 2013-06-27 2016-09-05 サイプレス セミコンダクター コーポレーション Method of manufacturing the F-ram

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