JP2010276596A - Electric charge measuring circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To measure the quantity of electric charge and the value of an electric current without having a blind zone in a total range of measurement of an input voltage. <P>SOLUTION: An electric charge measuring circuit includes: a voltage-charge conversion circuit 10 that converts an input voltage Vin into pulses corresponding a quantity of electric charge; a charging measuring circuit 30 that counts the output pulses V12 from the voltage-charge conversion circuit 10 and subtracts the value counted by a discharging measuring circuit 20 therefrom; the discharging measuring circuit 20, which counts the output pulses V12 from the voltage-charge conversion circuit 10 and subtracts the value counted by the charging measuring circuit 30 therefrom; and a storage circuit 50 which retains a value counted by the charging measuring circuit 30 when the input voltage Vin is 0 V and which sets the counted value in the charging measuring circuit 30. The voltage-charge conversion circuit 10 includes an integrated circuit 100 using an operational amplifier circuit 100a having an input offset voltage Vosa that is larger than the maximum value (+Vmax) or smaller than the minimum value (-Vmin) of the input voltage Vin, thereby compensating for the influence of the input offset voltage Vosa and measuring a correct quantity of electric charge or value of an electric current. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、二次電池によって電力が供給される電子機器の消費電流や電荷量、及び、二次電池の充電時の充電電流や積算電荷量を検出し、二次電池の残容量を検出又は推定するシステムに関するものであって、特にその二次電池の充放電電荷量を計測する回路に関するものである。   The present invention detects the current consumption and charge amount of an electronic device to which power is supplied by a secondary battery, and the charge current and accumulated charge amount when charging the secondary battery, and detects the remaining capacity of the secondary battery. More particularly, the present invention relates to a circuit for measuring the charge / discharge charge amount of the secondary battery.
近年、携帯型電子機器は、充電可能な二次電池により駆動され、その多くのものは、二次電池の残容量を表示する機能を備えたLSIを搭載している。このLSIは、電荷量又は電流の検出を行い、充電時には、放電後の電池容量に検出された電荷量を加算し、放電時には、充電後の電池容量から検出された電荷量を減算する。この加算と減算の結果が、残容量(残量電荷量、残留容量等ともいう)であり、これを表示することによって二次電池の状態を知ることができる。このような電荷量又は電流の検出を行う部分は電荷量計測回路(クーロンカウンタともいう)と呼ばれる。   In recent years, portable electronic devices are driven by a rechargeable secondary battery, and many of them are equipped with an LSI having a function of displaying the remaining capacity of the secondary battery. This LSI detects the charge amount or current, adds the detected charge amount to the battery capacity after discharging during charging, and subtracts the detected charge amount from the charged battery capacity during discharging. The result of addition and subtraction is the remaining capacity (also referred to as remaining charge amount, remaining capacity, etc.), and the state of the secondary battery can be known by displaying this. Such a portion for detecting the charge amount or current is called a charge amount measurement circuit (also called a coulomb counter).
電荷量計測回路では、電荷量又は電流を検出するために、二次電池と負荷又は充電器に直列に接続する検知抵抗が使用される。この検知抵抗は、自身による電力消費及び電圧降下による負荷への影響を抑えるため、数十mΩ〜数百mΩという小さな抵抗値のものが用いられる。また、検知抵抗に流れる電流は、携帯型電子機器の消費電流や充電電流に依存し、一般には、消費電流及び充電電流とも数A程度の大きさである。上記の場合、例えば、検知抵抗を100mΩ、最大充電電流を−2.0A(−符号は、充電時の電流の方向を表す)、最大消費電流を+2.0A(+符号は、放電時の電流の方向を表す)とすると、検知抵抗の両端に現れる電圧は、±200mVの範囲内となる。従来の電荷量計測回路では、この入力電圧を差動増幅回路によって増幅し、又は演算増幅回路を用いた積分回路によって電荷を積算する方法が用いられているが、これらの差動増幅回路や演算増幅回路には、通常、製品ごとに±数mV程度ばらつく入力オフセット電圧が存在している。   In the charge amount measurement circuit, a detection resistor connected in series to a secondary battery and a load or a charger is used to detect the charge amount or current. This detection resistor has a resistance value as small as several tens of mΩ to several hundreds of mΩ in order to suppress the power consumption by itself and the influence on the load due to voltage drop. In addition, the current flowing through the detection resistor depends on the consumption current and the charging current of the portable electronic device, and generally both the consumption current and the charging current are about several A. In the above case, for example, the detection resistance is 100 mΩ, the maximum charging current is −2.0 A (the − sign indicates the direction of current during charging), the maximum current consumption is +2.0 A (the + sign is the current during discharging) The voltage appearing at both ends of the detection resistor is within a range of ± 200 mV. In the conventional charge amount measurement circuit, a method is used in which the input voltage is amplified by a differential amplifier circuit or the charge is integrated by an integration circuit using an operational amplification circuit. In an amplifier circuit, there is usually an input offset voltage that varies by about ± several mV for each product.
図18は、従来の電荷量計測回路2の構成を示す図である(特許文献1参照)。従来の電荷量計測回路2は、第1のスイッチ101と、入力オフセット電圧Vosを小さくしようとして設計された演算増幅回路200aを用いた積分回路200と、積分回路200の出力電圧V20と第1の基準電圧VHとを比較する第1の比較回路102と、積分回路200の出力電圧V20と第2の基準電圧VLとを比較する第2の比較回路103と、第1の比較回路102と第2の比較回路103とのそれぞれの出力電圧V22,V23を入力する論理回路104と、論理回路104の出力電圧V24により導通と非導通とを制御される第2のスイッチ105と、第1の比較回路102又は第2の比較回路103の出力電圧が反転した回数をカウントする非同期カウンタ206と、第1のスイッチ101をGND端子bに切り替えたとき、第1の比較回路102又は第2の比較回路103のいずれかの出力電圧が反転するまでの時間Tosを計測し、かつ、第1のスイッチ101を入力端子aに切り替えたとき、時間Tosの経過を示すタイマ207と、タイマ207が計測した計測値を格納し、かつタイマ207に計測値を設定するレジスタ108とから構成されている。   FIG. 18 is a diagram showing a configuration of a conventional charge amount measurement circuit 2 (see Patent Document 1). The conventional charge amount measurement circuit 2 includes a first switch 101, an integration circuit 200 using an operational amplifier circuit 200a designed to reduce the input offset voltage Vos, an output voltage V20 of the integration circuit 200, and a first voltage. The first comparison circuit 102 that compares the reference voltage VH, the second comparison circuit 103 that compares the output voltage V20 of the integration circuit 200 and the second reference voltage VL, the first comparison circuit 102 and the second comparison circuit A logic circuit 104 that receives the output voltages V22 and V23 of the comparator circuit 103, a second switch 105 that is controlled to be turned on and off by the output voltage V24 of the logic circuit 104, and a first comparator circuit. 102 or the asynchronous counter 206 that counts the number of times the output voltage of the second comparison circuit 103 is inverted, and the first switch 101 is switched to the GND terminal b. When the time Tos until the output voltage of either the first comparison circuit 102 or the second comparison circuit 103 is inverted is measured and the first switch 101 is switched to the input terminal a, the time Tos And a register 108 that stores the measured value measured by the timer 207 and sets the measured value in the timer 207.
積分回路200は、演算増幅回路200aの出力端子eと反転入力端子cとの間にコンデンサCと第2のスイッチ105とが並列に接続され、また、反転入力端子cと入力端子aとの間に抵抗Rが接続され、更に、非反転入力端子dにGND端子bが接続されている。   In the integrating circuit 200, the capacitor C and the second switch 105 are connected in parallel between the output terminal e and the inverting input terminal c of the operational amplifier circuit 200a, and between the inverting input terminal c and the input terminal a. A resistor R is connected to the non-inverting input terminal d, and a GND terminal b is connected to the non-inverting input terminal d.
次に、上記のように構成された従来の電荷量計測回路2の動作について説明する。ここでは、動作の理解を容易にするために、一定電流の場合、すなわち入力電圧Vinが一定であり、かつ入力オフセット電圧がVos>0のように発生した場合を例に説明する。   Next, the operation of the conventional charge amount measuring circuit 2 configured as described above will be described. Here, in order to facilitate understanding of the operation, a case where the current is constant, that is, the case where the input voltage Vin is constant and the input offset voltage is generated such that Vos> 0 will be described as an example.
充放電時の電荷量を計測する前に、演算増幅回路200aの入力オフセット電圧Vosの影響を補正するための情報収集期間として、トリミングステップを設ける。   A trimming step is provided as an information collection period for correcting the influence of the input offset voltage Vos of the operational amplifier circuit 200a before measuring the charge amount during charging / discharging.
図19(a)〜図19(f)に、トリミングステップの動作を示す。まず、第1のスイッチ101をGND端子bに切り替え、入力電圧をVin=0Vとする(図19(a))。このとき、積分回路200の出力電圧V20は、時間Tosの間に第2の基準電圧VLから第1の基準電圧VHまで増加するので、
が成り立つ(図19(b))。ここに、電源電圧をVddとするとき、Vdd>VH>VL>0Vである。
FIG. 19A to FIG. 19F show the operation of the trimming step. First, the first switch 101 is switched to the GND terminal b, and the input voltage is set to Vin = 0 V (FIG. 19A). At this time, the output voltage V20 of the integrating circuit 200 increases from the second reference voltage VL to the first reference voltage VH during the time Tos.
Holds (FIG. 19B). Here, when the power supply voltage is Vdd, Vdd>VH>VL> 0V.
[数1]より、時間Tosは、
で表され、この時間Tosの後に、第1の比較回路102の出力電圧V22が図19(c)のように反転する。この出力電圧V22の反転により論理回路104は、第2のスイッチ105を導通する信号を出力する(図19(e))。第2のスイッチ105が導通すると、コンデンサCの両端が短絡されるため、積分回路200の出力電圧V20が減少する(図19(b))。積分回路200の出力電圧V20が減少し、第2の基準電圧VLに達すると、第2の比較回路103の出力電圧V23が反転する(図19(d))。この出力電圧V23の反転により論理回路104は、第2のスイッチ105を非導通にする信号を出力する(図19(e))。第2のスイッチ105が非導通になると、積分回路200の出力電圧V20が再び増加する(図19(b))。タイマ207は、積分回路200の出力電圧V20が第2の基準電圧VLから第1の基準電圧VHに達するまでの時間Tosを周期TclkのクロックCLKで計測する(図19(f))。この計測した時間情報Nosをレジスタ108に格納し、更に、この格納された時間情報Nosをタイマ207に設定する。この時間情報Nosは、入力オフセット電圧Vosに相当する電荷量を表している。以上のようなトリミングステップの後、計測ステップに移る。
From [Equation 1], the time Tos is
After this time Tos, the output voltage V22 of the first comparison circuit 102 is inverted as shown in FIG. By inversion of the output voltage V22, the logic circuit 104 outputs a signal for conducting the second switch 105 (FIG. 19E). When the second switch 105 is turned on, both ends of the capacitor C are short-circuited, so that the output voltage V20 of the integrating circuit 200 decreases (FIG. 19B). When the output voltage V20 of the integration circuit 200 decreases and reaches the second reference voltage VL, the output voltage V23 of the second comparison circuit 103 is inverted (FIG. 19 (d)). By inversion of the output voltage V23, the logic circuit 104 outputs a signal for turning off the second switch 105 (FIG. 19E). When the second switch 105 is turned off, the output voltage V20 of the integrating circuit 200 increases again (FIG. 19 (b)). The timer 207 measures a time Tos until the output voltage V20 of the integrating circuit 200 reaches the first reference voltage VH from the second reference voltage VL with the clock CLK having the cycle Tclk (FIG. 19 (f)). The measured time information Nos is stored in the register 108, and the stored time information Nos is set in the timer 207. This time information Nos represents a charge amount corresponding to the input offset voltage Vos. After the trimming step as described above, the process proceeds to the measurement step.
計測ステップには、充電と放電との2状態があり、まず、充電のときの動作を、図20(a)〜図20(g)で説明する。ここでは、従来の電荷量計測回路2が正しい結果を出力できる条件、すなわち、入力電圧Vinが入力オフセット電圧Vosの2倍より大きい場合(Vin>2Vos)の動作を説明する(図20(a))。   The measurement step includes two states of charging and discharging. First, the operation at the time of charging will be described with reference to FIGS. 20 (a) to 20 (g). Here, the condition under which the conventional charge amount measuring circuit 2 can output a correct result, that is, the operation when the input voltage Vin is larger than twice the input offset voltage Vos (Vin> 2Vos) will be described (FIG. 20A). ).
計測ステップでは、第1のスイッチ101を入力端子aに切り替え、入力端子aとGND端子bとを検知抵抗Rinの両端に接続した状態にする。このとき、積分回路200の出力電圧V20は、時間Tmの間に第1の基準電圧VHから第2の基準電圧VLまで減少するので、
が成り立つ(図20(b))。
In the measurement step, the first switch 101 is switched to the input terminal a, and the input terminal a and the GND terminal b are connected to both ends of the detection resistor Rin. At this time, the output voltage V20 of the integrating circuit 200 decreases from the first reference voltage VH to the second reference voltage VL during the time Tm.
Holds (FIG. 20B).
入力電圧Vinを一定としているので、時間Tmは、
で表される。また、ここでは、入力電圧Vinは、Vin>2Vosであるので、時間Tmは、トリミングステップで計測した時間Tosよりも短くなる。すなわち、
が成り立つ。
Since the input voltage Vin is constant, the time Tm is
It is represented by Here, since the input voltage Vin is Vin> 2Vos, the time Tm is shorter than the time Tos measured in the trimming step. That is,
Holds.
この時間Tmの後に、第2の比較回路103の出力電圧V23が図20(d)のように反転する。この出力電圧V23の反転により論理回路104は、第2のスイッチ105を導通する信号を出力する(図20(e))。また、このとき非同期カウンタ206は1カウント加算する(図20(g))。第2のスイッチ105が導通すると、コンデンサCの両端が短絡されるため、積分回路200の出力電圧V20が増加する(図20(b))。積分回路200の出力電圧V20が増加し、第1の基準電圧VHに達すると、第1の比較回路102の出力電圧V22が反転する(図20(c))。この出力電圧V22の反転により論理回路104は、第2のスイッチ105を非導通にする信号を出力する(図20(e))。第2のスイッチ105が非導通になると、積分回路200の出力電圧V20が再び減少し、第2の基準電圧VLに達すると(図20(b))、非同期カウンタ206は1カウント加算する(図20(g))。これらの加算された値は、検知抵抗Rinの両端に発生した入力電圧Vinに相当する電荷量から入力オフセット電圧Vosに相当する電荷量が不足している。入力電圧Vinが、継続してVin>2Vosの条件を満たすとき、以上の動作を繰り返す。   After this time Tm, the output voltage V23 of the second comparison circuit 103 is inverted as shown in FIG. By inversion of the output voltage V23, the logic circuit 104 outputs a signal for conducting the second switch 105 (FIG. 20 (e)). At this time, the asynchronous counter 206 adds 1 count (FIG. 20 (g)). When the second switch 105 is turned on, both ends of the capacitor C are short-circuited, so that the output voltage V20 of the integrating circuit 200 increases (FIG. 20B). When the output voltage V20 of the integration circuit 200 increases and reaches the first reference voltage VH, the output voltage V22 of the first comparison circuit 102 is inverted (FIG. 20 (c)). By inversion of the output voltage V22, the logic circuit 104 outputs a signal for turning off the second switch 105 (FIG. 20E). When the second switch 105 is turned off, the output voltage V20 of the integrating circuit 200 decreases again, and when the second reference voltage VL is reached (FIG. 20B), the asynchronous counter 206 adds 1 count (FIG. 20). 20 (g)). In these added values, the charge amount corresponding to the input offset voltage Vos is insufficient from the charge amount corresponding to the input voltage Vin generated at both ends of the detection resistor Rin. When the input voltage Vin continues to satisfy the condition of Vin> 2Vos, the above operation is repeated.
タイマ207は、レジスタ108に格納された時間Tosの経過信号を出力する。時間Tosが経過するごとに、非同期カウンタ206が1カウント加算される(図20(g))。この加算する値は、トリミングステップで測定した入力オフセット電圧Vosに相当する電荷量であり、この入力オフセット電圧Vosに相当する電荷量が補正される。   The timer 207 outputs an elapsed signal of the time Tos stored in the register 108. Each time the time Tos elapses, the asynchronous counter 206 is incremented by one count (FIG. 20 (g)). The value to be added is a charge amount corresponding to the input offset voltage Vos measured in the trimming step, and the charge amount corresponding to the input offset voltage Vos is corrected.
次に、放電のときの動作を、図21(a)〜図21(g)により説明する。ここでは、入力電圧がVin<0Vの場合(図21(a))の動作を説明する。   Next, the operation at the time of discharging will be described with reference to FIGS. 21 (a) to 21 (g). Here, the operation when the input voltage is Vin <0 V (FIG. 21A) will be described.
充電のときと同様に、計測ステップでは、第1のスイッチ101を入力端子aに切り替え、入力端子aとGND端子bとを検知抵抗Rinの両端に接続した状態にする。このとき、積分回路200の出力電圧V20は、時間Tmの間に第2の基準電圧VLから第1の基準電圧VHまで増加するので、
が成り立つ(図21(b))。
As in the case of charging, in the measurement step, the first switch 101 is switched to the input terminal a, and the input terminal a and the GND terminal b are connected to both ends of the detection resistor Rin. At this time, the output voltage V20 of the integrating circuit 200 increases from the second reference voltage VL to the first reference voltage VH during the time Tm.
Holds (FIG. 21B).
入力電圧Vinを一定としているので、時間Tmは、
で表される。また、ここでは、入力電圧Vinは、Vin<0Vであるので、充電のときと同様に、時間Tmは、トリミングステップで計測した時間Tosよりも短くなる。すなわち、
が成り立つ。
Since the input voltage Vin is constant, the time Tm is
It is represented by Here, since the input voltage Vin is Vin <0 V, the time Tm is shorter than the time Tos measured in the trimming step as in the case of charging. That is,
Holds.
この時間Tmの後に、第1の比較回路102の出力電圧V22が図21(c)のように反転する。この出力電圧V22の反転により論理回路104は、第2のスイッチ105を導通する信号を出力する(図21(e))。また、このとき非同期カウンタ206は1カウント加算する(図21(g))。第2のスイッチ105が導通すると、コンデンサCの両端が短絡されるため、積分回路200の出力電圧V20が減少する(図21(b))。積分回路200の出力電圧V20が減少し、第2の基準電圧VLに達すると、第2の比較回路103の出力電圧V23が反転する(図21(d))。この出力電圧V23の反転により論理回路104は、第2のスイッチ105を非導通にする信号を出力する(図21(e))。第2のスイッチ105が非導通になると、積分回路200の出力電圧V20が再び増加し、第1の基準電圧VHに達すると(図21(b))、非同期カウンタ206は1カウント加算される(図21(g))。これらの加算された値は、検知抵抗Rinの両端に発生した入力電圧Vinに相当する電荷量と、入力オフセット電圧Vosに相当する電荷量とを含んでいる。入力電圧Vinが、継続してVin<0Vの条件を満たすとき、以上の動作を繰り返す。   After this time Tm, the output voltage V22 of the first comparison circuit 102 is inverted as shown in FIG. By inversion of the output voltage V22, the logic circuit 104 outputs a signal for conducting the second switch 105 (FIG. 21E). At this time, the asynchronous counter 206 adds 1 count (FIG. 21 (g)). When the second switch 105 is turned on, both ends of the capacitor C are short-circuited, so that the output voltage V20 of the integrating circuit 200 decreases (FIG. 21 (b)). When the output voltage V20 of the integration circuit 200 decreases and reaches the second reference voltage VL, the output voltage V23 of the second comparison circuit 103 is inverted (FIG. 21 (d)). By inversion of the output voltage V23, the logic circuit 104 outputs a signal for turning off the second switch 105 (FIG. 21E). When the second switch 105 becomes non-conductive, the output voltage V20 of the integrating circuit 200 increases again, and when the first reference voltage VH is reached (FIG. 21B), the asynchronous counter 206 adds 1 count ( FIG. 21 (g)). These added values include a charge amount corresponding to the input voltage Vin generated at both ends of the detection resistor Rin and a charge amount corresponding to the input offset voltage Vos. When the input voltage Vin continues to satisfy the condition of Vin <0V, the above operation is repeated.
タイマ207は、レジスタ108に格納された時間Tosの経過信号を出力する。時間Tosが経過するごとに、非同期カウンタ206が1カウント減算される(図21(g))。この減算する値は、トリミングステップで測定した入力オフセット電圧Vosに相当する電荷量であり、この入力オフセット電圧Vosに相当する電荷量が補正される。   The timer 207 outputs an elapsed signal of the time Tos stored in the register 108. Each time the time Tos elapses, the asynchronous counter 206 is decremented by one count (FIG. 21 (g)). The value to be subtracted is a charge amount corresponding to the input offset voltage Vos measured in the trimming step, and the charge amount corresponding to the input offset voltage Vos is corrected.
以上より、従来の電荷量計測回路2では、充電、放電の場合ともに、[数5]及び[数8]のように、
であり、この条件の場合に対して、入力オフセット電圧Vosの影響を補正している。
From the above, in the conventional charge amount measuring circuit 2, both charging and discharging are performed as shown in [Equation 5] and [Equation 8].
In this case, the influence of the input offset voltage Vos is corrected.
特開2000−241515号公報JP 2000-241515 A
しかしながら、上記従来の電荷量計測回路2では、入力オフセット電圧Vosが0Vに近い場合にトリミングステップ時間が長くなるという問題と、入力電圧範囲内に不感帯と呼ばれる入力条件により測定できない範囲が存在するという問題とがあった。   However, the conventional charge amount measurement circuit 2 has a problem that the trimming step time becomes long when the input offset voltage Vos is close to 0 V, and that there is a range in the input voltage range that cannot be measured due to an input condition called a dead zone. There was a problem.
1つ目の問題は、トリミングステップにおいて、入力オフセット電圧Vosが0Vに近い場合、[数2]より、
となり、第1及び第2の比較回路102,103のいずれも出力電圧が反転するまでに長時間を要することがあり得ることである。すなわち、トリミングステップ時間が長くなるため、製品の量産には適さない。また、更に、トリミングステップが長くなると、長時間情報を計測するタイマ207と、その情報を格納するレジスタ108とのそれぞれが多くのビット数を必要とするため、回路規模が大きくなり、それに伴い面積も大きくなる。
The first problem is that in the trimming step, when the input offset voltage Vos is close to 0V,
Thus, both the first and second comparison circuits 102 and 103 can take a long time until the output voltage is inverted. That is, since the trimming step time is long, it is not suitable for mass production of products. Further, if the trimming step is lengthened, the timer 207 for measuring information for a long time and the register 108 for storing the information each require a large number of bits, so that the circuit scale increases and the area increases accordingly. Also grows.
2つ目の問題は、従来の電荷量計測回路2が、不感帯を有することである。計測ステップにおいて、入力電圧Vinが不感帯範囲内にある場合、計測時間がトリミングステップで計測した時間Tosよりも長くなり、積分回路200の出力電圧V20が上昇せず、非同期カウンタ206が加算されないため、充放電の電荷量を計測できない場合がある。   The second problem is that the conventional charge amount measuring circuit 2 has a dead zone. In the measurement step, when the input voltage Vin is within the dead band range, the measurement time becomes longer than the time Tos measured in the trimming step, the output voltage V20 of the integration circuit 200 does not increase, and the asynchronous counter 206 is not added. The charge / discharge charge amount may not be measured.
図22(a)及び図22(b)は、従来の電荷量計測回路2が備えている積分回路200の増幅演算回路200aの入力オフセット電圧Vosの分布と入力電圧Vinの範囲とを示す図である。量産における全ての製品に対して演算増幅回路200aの入力オフセット電圧Vosを0Vとすることはできず、必ず、ばらつきが発生する(図22(a))。例えば、ある製品の入力オフセット電圧が+Vosであった場合、従来の電荷量計測回路2において、積分回路200の出力電圧V20が第2の基準電圧VLから第1の基準電圧VHに達するまでの時間Tmは、前述の[数4]で表される。   22A and 22B are diagrams showing the distribution of the input offset voltage Vos and the range of the input voltage Vin of the amplification operation circuit 200a of the integration circuit 200 provided in the conventional charge amount measurement circuit 2. FIG. is there. For all products in mass production, the input offset voltage Vos of the operational amplifier circuit 200a cannot be set to 0 V, and variations always occur (FIG. 22A). For example, when the input offset voltage of a certain product is + Vos, the time until the output voltage V20 of the integrating circuit 200 reaches the first reference voltage VH from the second reference voltage VL in the conventional charge amount measurement circuit 2 Tm is expressed by the above-mentioned [Equation 4].
Vin<0Vと、Vin>2Vosのとき、Tm<Tosであるので、従来の電荷量計測回路2は、入力オフセット電圧Vosの影響を補正できる。   Since Tm <Tos when Vin <0V and Vin> 2Vos, the conventional charge amount measurement circuit 2 can correct the influence of the input offset voltage Vos.
しかし、入力電圧Vinが0V≦Vin≦2Vosの範囲では、
となる。従来の電荷量計測回路2は、この入力条件のときの入力オフセット電圧Vosの影響に対する補正機能を備えていないため、正しい電荷量を計測することができない。また、従来の電荷量計測回路2を備えた製品の入力オフセット電圧が−Vosであった場合も同様に、−2Vos≦Vin<0Vのとき、従来の電荷量計測回路2は、正しい電荷量を計測することができない。
However, when the input voltage Vin is in the range of 0V ≦ Vin ≦ 2Vos,
It becomes. Since the conventional charge amount measurement circuit 2 does not have a correction function for the influence of the input offset voltage Vos under this input condition, it cannot measure the correct charge amount. Similarly, when the input offset voltage of the product including the conventional charge amount measurement circuit 2 is −Vos, the conventional charge amount measurement circuit 2 determines the correct charge amount when −2 Vos ≦ Vin <0V. It cannot be measured.
したがって、製品を量産したときの入力オフセット電圧Vosのばらつき範囲が−Vos〜+Vosであるとき、−2Vos〜+2Vosのような正しく電荷量を計測できない範囲、すなわち、不感帯が存在する(図22(b))。例えば、入力オフセット電圧が±1.5mVとすると、これは検知抵抗Rinに流れる電流の±150mAに相当する。従来の電荷量計測回路2では、−2.0A〜−300mA、及び、+300mA〜+2.0Aを測定範囲とし、−300mA〜+300mAの不感帯を有している。   Therefore, when the variation range of the input offset voltage Vos when the product is mass-produced is −Vos to + Vos, there is a range where −2 Vos to +2 Vos cannot measure the charge amount correctly, that is, a dead zone (FIG. 22B). )). For example, if the input offset voltage is ± 1.5 mV, this corresponds to ± 150 mA of the current flowing through the detection resistor Rin. The conventional charge amount measurement circuit 2 has a dead zone of −300 mA to +300 mA with a measurement range of −2.0 A to −300 mA and +300 mA to +2.0 A.
二次電池の容量2400mAhを備えた携帯型電子機器の待機電流が15mAの場合を考えると、約1週間で電荷量(電気量)2400mAhを消費してしまい、実際の残容量は0となるが、従来の電荷量計測回路2は不感帯を有するため、残容量2400mAhを表示してしまう。   Considering the case where the standby current of a portable electronic device having a secondary battery capacity of 2400 mAh is 15 mA, the charge amount (electric amount) of 2400 mAh is consumed in about one week, and the actual remaining capacity becomes zero. Since the conventional charge amount measuring circuit 2 has a dead zone, the remaining capacity of 2400 mAh is displayed.
以上のように、従来の電荷量計測回路2は、積分回路200に用いられる演算増幅回路200aの入力オフセット電圧Vosが0Vに近い場合、トリミングステップの時間がかかり、長時間情報を計測するタイマ207と、その情報を格納するレジスタ108とのそれぞれの回路規模が大きくなり、それに伴い面積も大きくなる。更に、不感帯を有し、正しく測定できない入力電圧範囲が存在するという問題があった。   As described above, when the input offset voltage Vos of the operational amplifier circuit 200a used in the integrating circuit 200 is close to 0V, the conventional charge amount measuring circuit 2 takes a trimming step, and the timer 207 that measures long-time information. In addition, the circuit scale of each of the registers 108 for storing the information increases, and the area increases accordingly. Further, there is a problem that there is an input voltage range that has a dead zone and cannot be measured correctly.
本発明は、上記従来の問題点を解決するもので、入力電圧の全測定範囲において、不感帯を有することなく、電荷量又は電流値の測定を可能にすることを目的とする。   The present invention solves the above-described conventional problems, and an object thereof is to make it possible to measure a charge amount or a current value without having a dead zone in the entire measurement range of an input voltage.
上記の課題を解決するために、本発明が講じた解決手段は、入力電圧を電荷量に相当するパルスに変換する電圧電荷変換回路と、各々前記電圧電荷変換回路の出力パルスをカウントする充電計測回路及び放電計測回路と、前記入力電圧が0Vのときの前記充電計測回路の計数値を保持し、かつ当該計数値を前記充電計測回路に設定する記憶回路とを有する電荷量計測回路において、前記充電計測回路のカウントがオーバーフローに至ったときには前記放電計測回路の計数値を減算し、前記放電計測回路のカウントがオーバーフローに至ったときには前記充電計測回路の計数値を減算するように構成され、かつ、前記電圧電荷変換回路は、前記入力電圧の最大値より大きい、又は最小値より小さい入力オフセット電圧を有する演算増幅回路を用いた積分回路を備えることとしたものである。   In order to solve the above problems, the solution provided by the present invention includes a voltage charge conversion circuit that converts an input voltage into a pulse corresponding to a charge amount, and a charge measurement that counts output pulses of the voltage charge conversion circuit. A charge amount measurement circuit comprising: a circuit and a discharge measurement circuit; and a storage circuit that holds a count value of the charge measurement circuit when the input voltage is 0 V and sets the count value in the charge measurement circuit. A count value of the discharge measurement circuit is subtracted when the count of the charge measurement circuit reaches an overflow, and a count value of the charge measurement circuit is subtracted when the count of the discharge measurement circuit reaches an overflow; and The voltage charge conversion circuit uses an operational amplifier circuit having an input offset voltage larger than the maximum value of the input voltage or smaller than the minimum value. And it is obtained by a further comprising an integrating circuit.
また、本発明が講じた解決手段は、入力電圧を電荷量に相当するパルスに変換する電圧電荷変換回路と、前記電圧電荷変換回路の出力パルスをカウントする電荷計測回路と、前記入力電圧が0Vのときに前記電荷計測回路がオーバーフローするまでの時間をクロックで計測し、かつ電荷量計測時に計測時間の経過を示す時間計測回路と、前記電荷計測回路と前記時間計測回路との各々のオーバーフローの時間差に相当するクロック数をカウントする電荷積算回路と、前記入力電圧が0Vのときの前記時間計測回路の計数値を保持し、かつ当該計数値を前記時間計測回路に設定する記憶回路とを有する電荷量計測回路において、前記電圧電荷変換回路は、前記入力電圧の最大値より大きい、又は最小値より小さい入力オフセット電圧を有する演算増幅回路を用いた積分回路を備えることとしたものである。   The solution provided by the present invention includes a voltage charge conversion circuit that converts an input voltage into a pulse corresponding to a charge amount, a charge measurement circuit that counts output pulses of the voltage charge conversion circuit, and the input voltage of 0 V The time until the charge measurement circuit overflows is measured with a clock at the time, and the time measurement circuit indicating the passage of the measurement time when measuring the charge amount, and the overflow of each of the charge measurement circuit and the time measurement circuit A charge integration circuit that counts the number of clocks corresponding to a time difference; and a storage circuit that holds a count value of the time measurement circuit when the input voltage is 0 V and sets the count value in the time measurement circuit. In the charge amount measurement circuit, the voltage charge conversion circuit has an input offset voltage that is greater than the maximum value of the input voltage or less than the minimum value. It is obtained by a further comprising an integrating circuit using an amplifier circuit.
本発明によると、積分回路に用いられる演算増幅回路の入力オフセット電圧を入力電圧の絶対値より大きくしているので、入力オフセット電圧より小さな連続的な入力電圧範囲で、充放電時の電荷量を計測することができる。   According to the present invention, since the input offset voltage of the operational amplifier circuit used in the integrating circuit is made larger than the absolute value of the input voltage, the charge amount during charging / discharging can be reduced in a continuous input voltage range smaller than the input offset voltage. It can be measured.
本発明によれば、入力電圧の全測定範囲において、不感帯を有することなく、電荷量又は電流値を測定することができる。   According to the present invention, the charge amount or the current value can be measured without having a dead zone in the entire measurement range of the input voltage.
本発明の第1の実施形態に係る電荷量計測回路の構成を示すブロック図である。1 is a block diagram illustrating a configuration of a charge amount measurement circuit according to a first embodiment of the present invention. 図1の電荷量計測回路のトリミングステップのときの動作を示す波形図であり、(a)は当該電荷量計測回路への入力電圧を、(b)は積分回路の出力電圧を、(c)は第1の比較回路の出力電圧を、(d)は第2の比較回路の出力電圧を、(e)は論理回路の出力電圧を、(f)は電荷カウンタの状態を、(g)はクロックの電圧を、(h)は計測カウンタの状態をそれぞれ示す図である。FIG. 2 is a waveform diagram showing an operation at the trimming step of the charge amount measurement circuit of FIG. 1, (a) is an input voltage to the charge amount measurement circuit, (b) is an output voltage of the integration circuit, (c). Is the output voltage of the first comparison circuit, (d) is the output voltage of the second comparison circuit, (e) is the output voltage of the logic circuit, (f) is the state of the charge counter, (g) is (H) is a diagram showing the state of the measurement counter. 図1の電荷量計測回路の充電のときの動作を示す波形図であり、(a)は当該電荷量計測回路への入力電圧を、(b)は積分回路の出力電圧を、(c)は論理回路の出力電圧を、(d)は電荷カウンタの状態を、(e)はクロックの電圧を、(f)は計測カウンタの状態を、(g)は充電カウンタの状態をそれぞれ示す図である。FIG. 2 is a waveform diagram showing an operation at the time of charging of the charge amount measurement circuit of FIG. 1, wherein (a) shows an input voltage to the charge amount measurement circuit, (b) shows an output voltage of the integration circuit, and (c) shows (D) is a charge counter state, (e) is a clock voltage, (f) is a measurement counter state, and (g) is a charge counter state. . 図1の電荷量計測回路の放電のときの動作を示す波形図であり、(a)は当該電荷量計測回路への入力電圧を、(b)は積分回路の出力電圧を、(c)は論理回路の出力電圧を、(d)は電荷カウンタの状態を、(e)は放電カウンタの状態を、(f)は計測カウンタの状態を、(g)はクロックの電圧をそれぞれ示す図である。FIG. 2 is a waveform diagram showing an operation of the charge amount measurement circuit of FIG. 1 during discharging, where (a) shows the input voltage to the charge amount measurement circuit, (b) shows the output voltage of the integration circuit, and (c) shows (D) is the state of the charge counter, (e) is the state of the discharge counter, (f) is the state of the measurement counter, and (g) is the voltage of the clock. . 計測カウンタと電荷カウンタとにおける時間を数直線で表した図であり、(a)はトリミングステップでの時間関係を、(b)は充電のときの時間関係を、(c)は放電のときの時間関係をそれぞれ示す図である。It is the figure which represented the time in a measurement counter and an electric charge counter with a number line, (a) is the time relationship in a trimming step, (b) is the time relationship at the time of charge, (c) is the time at the time of discharge. It is a figure which shows each time relationship. 本発明の第2の実施形態に係る電荷量計測回路の構成を示すブロック図である。It is a block diagram which shows the structure of the electric charge amount measurement circuit which concerns on the 2nd Embodiment of this invention. 図6の電荷量計測回路のトリミングステップのときの動作を示す波形図であり、(a)は当該電荷量計測回路への入力電圧を、(b)は積分回路の出力電圧を、(c)は第1の比較回路の出力電圧を、(d)は第2の比較回路の出力電圧を、(e)は論理回路の出力電圧を、(f)は電荷カウンタの状態を、(g)はクロックの電圧を、(h)は計測カウンタの状態をそれぞれ示す図である。FIG. 7 is a waveform diagram showing an operation at the trimming step of the charge amount measurement circuit of FIG. 6, (a) is an input voltage to the charge amount measurement circuit, (b) is an output voltage of the integration circuit, (c). Is the output voltage of the first comparison circuit, (d) is the output voltage of the second comparison circuit, (e) is the output voltage of the logic circuit, (f) is the state of the charge counter, (g) is (H) is a diagram showing the state of the measurement counter. 図6の電荷量計測回路の充電のときの動作を示す波形図であり、(a)は当該電荷量計測回路への入力電圧を、(b)は積分回路の出力電圧を、(c)は論理回路の出力電圧を、(d)は電荷カウンタの状態を、(e)は電荷カウンタのオーバーフロー信号を、(f)は計測カウンタの状態を、(g)は計測カウンタのオーバーフロー信号を、(h)はスタートストップ制御回路からのイネーブル信号を、(i)はクロックの電圧を、(j)は積算カウンタの状態をそれぞれ示す図である。FIG. 7 is a waveform diagram showing an operation at the time of charging of the charge amount measurement circuit of FIG. 6, where (a) is an input voltage to the charge amount measurement circuit, (b) is an output voltage of the integration circuit, and (c) is an output voltage. The output voltage of the logic circuit, (d) the state of the charge counter, (e) the overflow signal of the charge counter, (f) the state of the measurement counter, (g) the overflow signal of the measurement counter, ( h) is an enable signal from the start / stop control circuit, (i) is a clock voltage, and (j) is a diagram showing the state of the integration counter. 図6の電荷量計測回路の放電のときの動作を示す波形図であり、(a)は当該電荷量計測回路への入力電圧を、(b)は積分回路の出力電圧を、(c)は論理回路の出力電圧を、(d)は電荷カウンタの状態を、(e)は電荷カウンタのオーバーフロー信号を、(f)は計測カウンタの状態を、(g)は計測カウンタのオーバーフロー信号を、(h)はスタートストップ制御回路からのイネーブル信号を、(i)はクロックの電圧を、(j)は積算カウンタの状態をそれぞれ示す図である。FIG. 7 is a waveform diagram showing an operation of the charge amount measurement circuit of FIG. 6 during discharge, where (a) shows the input voltage to the charge amount measurement circuit, (b) shows the output voltage of the integration circuit, and (c) shows the output voltage. The output voltage of the logic circuit, (d) the state of the charge counter, (e) the overflow signal of the charge counter, (f) the state of the measurement counter, (g) the overflow signal of the measurement counter, ( h) is an enable signal from the start / stop control circuit, (i) is a clock voltage, and (j) is a diagram showing the state of the integration counter. 計測カウンタと電荷カウンタと積算カウンタとにおける時間を数直線で表した図であり、(a)はトリミングステップでの時間関係を、(b)は充電のときの時間関係を、(c)は放電のときの時間関係をそれぞれ示す図である。It is the figure which represented the time in a measurement counter, an electric charge counter, and an integration counter with a number line, (a) is a time relation in a trimming step, (b) is a time relation at the time of charge, (c) is a discharge. It is a figure which shows the time relationship at the time of, respectively. (a)及び(b)は、図1及び図6中の積分回路の入力オフセット電圧の分布と入力電圧範囲とを示す図である。(A) And (b) is a figure which shows distribution of the input offset voltage and input voltage range of the integrating circuit in FIG.1 and FIG.6. 本発明の実施形態に係る差動入力段の1対のトランジスタのサイズに差をつけて入力オフセット電圧を設定した演算増幅回路の回路図である。FIG. 3 is a circuit diagram of an operational amplifier circuit in which an input offset voltage is set by making a difference in the size of a pair of transistors in a differential input stage according to an embodiment of the present invention. 本発明の実施形態に係る電流源の電流量に差をつけて入力オフセット電圧を設定した演算増幅回路の回路図である。FIG. 4 is a circuit diagram of an operational amplifier circuit in which an input offset voltage is set with a difference in the amount of current of a current source according to an embodiment of the present invention. 本発明の実施形態に係る差動入力段の1対のトランジスタに接続されるオフセット抵抗の抵抗値に差をつけて入力オフセット電圧を設定した演算増幅回路の回路図である。FIG. 3 is a circuit diagram of an operational amplifier circuit in which an input offset voltage is set by making a difference between resistance values of offset resistors connected to a pair of transistors in a differential input stage according to an embodiment of the present invention. 本発明の実施形態に係る電流源に接続されるオフセット抵抗の抵抗値に差をつけて入力オフセット電圧を設定した演算増幅回路の回路図である。FIG. 4 is a circuit diagram of an operational amplifier circuit in which an input offset voltage is set by making a difference between resistance values of offset resistors connected to a current source according to an embodiment of the present invention. 本発明の実施形態に係るバイアス電圧による入力オフセット電圧を設定した演算増幅回路の回路図である。It is a circuit diagram of the operational amplifier circuit which set the input offset voltage by the bias voltage which concerns on embodiment of this invention. 本発明の実施形態の応用例を示す図である。It is a figure which shows the example of application of embodiment of this invention. 従来の電荷量計測回路の構成を示すブロック図である。It is a block diagram which shows the structure of the conventional charge amount measurement circuit. 図18の電荷量計測回路のトリミングステップのときの動作を示す波形図であり、(a)は当該電荷量計測回路への入力電圧を、(b)は積分回路の出力電圧を、(c)は第1の比較回路の出力電圧を、(d)は第2の比較回路の出力電圧を、(e)は論理回路の出力電圧を、(f)はクロックの電圧をそれぞれ示す図である。FIG. 19 is a waveform diagram showing an operation at the trimming step of the charge amount measurement circuit of FIG. 18, (a) is an input voltage to the charge amount measurement circuit, (b) is an output voltage of the integration circuit, and (c). FIG. 4 is a diagram showing an output voltage of the first comparison circuit, (d) is an output voltage of the second comparison circuit, (e) is an output voltage of the logic circuit, and (f) is a voltage of the clock. 図18の電荷量計測回路の充電のときの動作を示す波形図であり、(a)は当該電荷量計測回路への入力電圧を、(b)は積分回路の出力電圧を、(c)は第1の比較回路の出力電圧を、(d)は第2の比較回路の出力電圧を、(e)は論理回路の出力電圧を、(f)はクロックの電圧を、(g)は非同期カウンタの状態をそれぞれ示す図である。It is a wave form diagram which shows the operation | movement at the time of charge of the charge amount measurement circuit of FIG. 18, (a) is the input voltage to the said charge amount measurement circuit, (b) is the output voltage of an integration circuit, (c) is The output voltage of the first comparison circuit, (d) the output voltage of the second comparison circuit, (e) the output voltage of the logic circuit, (f) the clock voltage, and (g) the asynchronous counter. It is a figure which shows each of these states. 図18の電荷量計測回路の放電のときの動作を示す波形図であり、(a)は当該電荷量計測回路への入力電圧を、(b)は積分回路の出力電圧を、(c)は第1の比較回路の出力電圧を、(d)は第2の比較回路の出力電圧を、(e)は論理回路の出力電圧を、(f)はクロックの電圧を、(g)は非同期カウンタの状態をそれぞれ示す図である。FIG. 19 is a waveform diagram illustrating an operation of the charge amount measurement circuit of FIG. 18 during discharging, where (a) is an input voltage to the charge amount measurement circuit, (b) is an output voltage of the integration circuit, and (c) is an output voltage. The output voltage of the first comparison circuit, (d) the output voltage of the second comparison circuit, (e) the output voltage of the logic circuit, (f) the clock voltage, and (g) the asynchronous counter. It is a figure which shows each of these states. (a)及び(b)は、図18中の積分回路の入力オフセット電圧の分布と入力電圧範囲とを示す図である。(A) And (b) is a figure which shows distribution of the input offset voltage and input voltage range of the integration circuit in FIG.
以下、本発明の実施の形態について、図面を参照しながら説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.
《第1の実施形態》
図1は、本発明の第1の実施形態における電荷量計測回路1の構成図である。電荷量計測回路1は、第1のスイッチ101と、入力電圧を電荷量に相当するパルスに変換する電圧電荷変換回路10と、電圧電荷変換回路10の出力パルスをカウントし、放電計測回路20の計数値を減算する充電計測回路30と、電圧電荷変換回路10の出力パルスをカウントし、充電計測回路30の計数値を減算する放電計測回路20と、入力電圧Vinが0Vのときの充電計測回路30の計数値を保持し、充電計測回路30にその計数値を設定する記憶回路50とを用いて構成され、電圧電荷変換回路10は、入力電圧Vinの最大値より大きい、又は最小値より小さい入力オフセット電圧Vosaを有する演算増幅回路100aを用いた積分回路100を備えている。
<< First Embodiment >>
FIG. 1 is a configuration diagram of a charge amount measurement circuit 1 according to the first embodiment of the present invention. The charge amount measurement circuit 1 counts the first switch 101, the voltage charge conversion circuit 10 that converts the input voltage into a pulse corresponding to the charge amount, and the output pulses of the voltage charge conversion circuit 10. Charge measurement circuit 30 that subtracts the count value, discharge measurement circuit 20 that counts the output pulse of the voltage charge conversion circuit 10 and subtracts the count value of the charge measurement circuit 30, and a charge measurement circuit when the input voltage Vin is 0V The storage circuit 50 holds the count value of 30 and sets the count value in the charge measurement circuit 30, and the voltage charge conversion circuit 10 is larger than the maximum value or smaller than the minimum value of the input voltage Vin. An integrating circuit 100 using an operational amplifier circuit 100a having an input offset voltage Vosa is provided.
電圧電荷変換回路10は、入力オフセット電圧Vosaを有する演算増幅回路100aを用いて構成されている積分回路100と、積分回路100への入力電圧Vinを、入力端子a又はGND端子bに切り替える第1のスイッチ101と、積分回路100の出力電圧V10と第1の基準電圧VHとを比較しその比較結果を出力する第1の比較回路102と、積分回路100の出力電圧V10と第2の基準電圧VLとを比較しその比較結果を出力する第2の比較回路103と、第1の比較回路102の出力電圧V12の反転、又は第2の比較回路103の出力電圧V13の反転に応答してセット、リセットされる電圧を出力する論理回路104と、論理回路104の出力電圧V14により導通と非導通とを制御される第2のスイッチ105とから構成されている。   The voltage-to-charge converter circuit 10 includes an integrating circuit 100 configured using an operational amplifier circuit 100a having an input offset voltage Vosa, and a first that switches an input voltage Vin to the integrating circuit 100 to an input terminal a or a GND terminal b. , The first comparison circuit 102 that compares the output voltage V10 of the integration circuit 100 and the first reference voltage VH and outputs the comparison result, the output voltage V10 of the integration circuit 100 and the second reference voltage Set in response to the second comparison circuit 103 that compares VL and outputs the comparison result, and the inversion of the output voltage V12 of the first comparison circuit 102 or the inversion of the output voltage V13 of the second comparison circuit 103 A logic circuit 104 that outputs a reset voltage, and a second switch 105 that is controlled to be turned on and off by an output voltage V14 of the logic circuit 104; It is al configuration.
充電計測回路30は、第1のスイッチ101がGND端子bに切り替えられたとき、すなわち、トリミングステップのときに電荷カウンタ106がオーバーフロー(O/F)に至るまでの時間TosaをクロックCLKで計測し、かつ、第1のスイッチ101が入力端子aに接続されたとき、すなわち、計測ステップのときにクロックCLKをもとに計測時間の経過を示す計測カウンタ107と、計測カウンタ107がオーバーフローしたときに1カウント加算し、電荷カウンタ106がオーバーフローしたときに1カウント減算される充電カウンタ109とを備えている。   When the first switch 101 is switched to the GND terminal b, that is, in the trimming step, the charge measuring circuit 30 measures the time Tosa until the charge counter 106 reaches an overflow (O / F) with the clock CLK. In addition, when the first switch 101 is connected to the input terminal a, that is, when the measurement counter 107 indicating the passage of the measurement time based on the clock CLK and the measurement counter 107 overflow in the measurement step. A charge counter 109 that adds 1 count and decrements 1 count when the charge counter 106 overflows.
放電計測回路20は、第1の比較回路102又は第2の比較回路103の出力電圧が反転した回数をカウントする電荷カウンタ106と、電荷カウンタ106がオーバーフローしたときに1カウント加算し、計測カウンタ107がオーバーフローしたときに1カウント減算する放電カウンタ110とを備えている。   The discharge measurement circuit 20 counts the number of times the output voltage of the first comparison circuit 102 or the second comparison circuit 103 is inverted, and adds 1 count when the charge counter 106 overflows. And a discharge counter 110 that subtracts one count when the battery overflows.
積分回路100は、演算増幅回路100aの出力端子eと反転入力端子cとの間にコンデンサCと第2のスイッチ105とが並列に接続され、また、反転入力端子cと入力端子aとの間に抵抗Rが接続され、更に、非反転入力端子dにGND端子bが接続されている。演算増幅回路100aは、入力電圧範囲外のレベルの入力オフセット電圧Vosaを有する。ここで、入力電圧範囲外とは、積分回路100の入力電圧Vinの最大値より大きい、又は最小値より小さい領域である。入力オフセット電圧Vosaは、入力電圧Vinの入力電圧範囲外のレベルに設定するのが望ましいが、入力電圧Vinの発生頻度が少ない最大値又は最小値に近い領域に設定してもかまわない。   In the integrating circuit 100, a capacitor C and a second switch 105 are connected in parallel between the output terminal e and the inverting input terminal c of the operational amplifier circuit 100a, and between the inverting input terminal c and the input terminal a. A resistor R is connected to the non-inverting input terminal d, and a GND terminal b is connected to the non-inverting input terminal d. The operational amplifier circuit 100a has an input offset voltage Vosa whose level is outside the input voltage range. Here, “outside the input voltage range” is a region that is larger than the maximum value or smaller than the minimum value of the input voltage Vin of the integration circuit 100. The input offset voltage Vosa is preferably set at a level outside the input voltage range of the input voltage Vin, but may be set in a region close to the maximum value or the minimum value where the frequency of occurrence of the input voltage Vin is low.
次に、上記のように構成された本発明の実施形態の電荷量計測回路1の動作について説明する。ここでは、動作の理解を容易にするために、一定電流の場合、すなわち入力電圧Vinが一定であり、かつ入力オフセット電圧をVosa>0のように設定した場合を例に説明する。   Next, the operation of the charge amount measuring circuit 1 of the embodiment of the present invention configured as described above will be described. Here, in order to facilitate understanding of the operation, a case where the current is constant, that is, the case where the input voltage Vin is constant and the input offset voltage is set such that Vosa> 0 will be described as an example.
充放電時の電荷量を計測する前に、演算増幅回路100aに設定された入力オフセット電圧Vosaの影響を補正するための情報収集期間として、トリミングステップを設ける。   A trimming step is provided as an information collection period for correcting the influence of the input offset voltage Vosa set in the operational amplifier circuit 100a before measuring the charge amount during charging / discharging.
図2(a)〜図2(h)に、設定された入力オフセット電圧Vosa>0Vの場合のトリミングステップの動作を示す。まず、第1のスイッチ101をGND端子bに切り替え、入力電圧をVin=0Vとする(図2(a))。このとき、積分回路100の出力電圧V10は、時間Tosaの間に第2の基準電圧VLから第1の基準電圧VHまで増加するので、
が成り立つ(図2(b))。
FIGS. 2A to 2H show the operation of the trimming step when the set input offset voltage Vosa> 0V. First, the first switch 101 is switched to the GND terminal b, and the input voltage is set to Vin = 0 V (FIG. 2A). At this time, the output voltage V10 of the integrating circuit 100 increases from the second reference voltage VL to the first reference voltage VH during the time Tosa.
Holds (FIG. 2B).
[数12]より、時間Tosaは、
で表され、この時間Tosaの後に、積分回路100の出力電圧V10は第1の基準電圧VHに到達し、第1の比較回路102の出力電圧V12が図2(c)のように反転する。この出力電圧V12の反転により論理回路104は、第2のスイッチ105を導通する信号を出力する(図2(e))。第2のスイッチ105が導通すると、コンデンサCの両端が短絡されるため、積分回路100の出力電圧V10が減少する(図2(b))。積分回路100の出力電圧V10が減少し、第2の基準電圧VLに達すると、第2の比較回路103の出力電圧V13が反転する(図2(d))。この出力電圧V13の反転により論理回路104は、第2のスイッチ105を非導通にする信号を出力する(図2(e))。第2のスイッチ105が非導通になると、積分回路100の出力電圧V10が再び増加する(図2(b))。計測カウンタ107は、論理回路104の出力電圧V14の反転した回数が、電荷カウンタ106の設定値のNカウントに達するまでの時間Tosan(図2(f))を、周期TclkのクロックCLK(図2(g))で計測する(図2(h))。この時間情報Nosaをレジスタ108に格納し、更に、この格納された時間情報Nosaを計測カウンタ107に設定する。この時間情報Nosaは、設定された入力オフセット電圧Vosaに相当する電荷量を表している。
From [Equation 12], the time Tosa is
After this time Tosa, the output voltage V10 of the integration circuit 100 reaches the first reference voltage VH, and the output voltage V12 of the first comparison circuit 102 is inverted as shown in FIG. By inversion of the output voltage V12, the logic circuit 104 outputs a signal for conducting the second switch 105 (FIG. 2E). When the second switch 105 is turned on, both ends of the capacitor C are short-circuited, so that the output voltage V10 of the integrating circuit 100 decreases (FIG. 2B). When the output voltage V10 of the integration circuit 100 decreases and reaches the second reference voltage VL, the output voltage V13 of the second comparison circuit 103 is inverted (FIG. 2 (d)). Due to the inversion of the output voltage V13, the logic circuit 104 outputs a signal for turning off the second switch 105 (FIG. 2E). When the second switch 105 is turned off, the output voltage V10 of the integrating circuit 100 increases again (FIG. 2 (b)). The measurement counter 107 determines the time Tosan (FIG. 2 (f)) until the number of inversions of the output voltage V14 of the logic circuit 104 reaches the N count of the set value of the charge counter 106, and the clock CLK (FIG. 2). (G)) to measure (FIG. 2 (h)). The time information Nosa is stored in the register 108, and the stored time information Nosa is set in the measurement counter 107. This time information Nosa represents a charge amount corresponding to the set input offset voltage Vosa.
なお、第2のスイッチ105が導通し、積分回路100の出力電圧V10が第1の基準電圧VHから第2の基準電圧VLに変化したとき、第2のスイッチ105には抵抗があるため時間Trst(図12(b)参照)が発生するが、一般にその値は小さいので、ここでは無視している。第2のスイッチ105の導通時の抵抗が大きい場合には、時間Trstを測定し、補正してもよい。   When the second switch 105 is turned on and the output voltage V10 of the integration circuit 100 changes from the first reference voltage VH to the second reference voltage VL, the second switch 105 has a resistance, so that the time Trst (See FIG. 12B) occurs, but since the value is generally small, it is ignored here. If the resistance when the second switch 105 is conductive is large, the time Trst may be measured and corrected.
以上のようなトリミングステップの後、計測ステップに移る。計測ステップには、充電と放電との2状態があり、まず、充電のときの動作を図3(a)〜図3(g)で説明する。ここでは、しかも0V<Vin<Vosaの場合(図3(a))の動作を説明する。   After the trimming step as described above, the process proceeds to the measurement step. The measurement step includes two states of charging and discharging. First, the operation at the time of charging will be described with reference to FIGS. 3 (a) to 3 (g). Here, the operation in the case of 0V <Vin <Vosa (FIG. 3A) will be described.
計測ステップでは、第1のスイッチ101を入力端子aに切り替え、入力端子aとGND端子bとを検知抵抗Rinの両端に接続した状態にする。このとき、積分回路100の出力電圧V10は、時間Tmの間に第2の基準電圧VLから第1の基準電圧VHまで増加するので、
が成り立つ(図3(b))。
In the measurement step, the first switch 101 is switched to the input terminal a, and the input terminal a and the GND terminal b are connected to both ends of the detection resistor Rin. At this time, the output voltage V10 of the integration circuit 100 increases from the second reference voltage VL to the first reference voltage VH during the time Tm.
Holds (FIG. 3B).
入力電圧Vinを一定としているので、時間Tmは、
で表される。また、ここでは、入力電圧Vinは、0V<Vin<Vosaであるので、時間Tmは、トリミングステップで計測した時間Tosaよりも長くなる。すなわち、
が成り立つ。
Since the input voltage Vin is constant, the time Tm is
It is represented by Here, since the input voltage Vin is 0V <Vin <Vosa, the time Tm is longer than the time Tosa measured in the trimming step. That is,
Holds.
この時間Tmの後に、積分回路100の出力電圧V10は第1の基準電圧VHに到達し、第1の比較回路102の出力電圧V12が反転する。この出力電圧V12の反転により論理回路104は、第2のスイッチ105を導通する信号を出力する(図3(c))。また、このとき電荷カウンタ106は1カウント加算する(図3(d))。第2のスイッチ105が導通すると、コンデンサCの両端が短絡されるため、積分回路100の出力電圧V10が減少する(図3(b))。積分回路100の出力電圧V10が減少し、第2の基準電圧VLに達すると、第2の比較回路103の出力電圧V13が反転する。この出力電圧V13の反転により論理回路104は、第2のスイッチ105を非導通にする信号を出力する(図3(c))。第2のスイッチ105が非導通になると、積分回路100の出力電圧V10が再び増加し、第1の基準電圧VHに達すると(図3(b))、電荷カウンタ106は1カウント加算する(図3(d))。入力電圧Vinが継続して印加されたとき、以上の動作を繰り返す。   After this time Tm, the output voltage V10 of the integration circuit 100 reaches the first reference voltage VH, and the output voltage V12 of the first comparison circuit 102 is inverted. By inversion of the output voltage V12, the logic circuit 104 outputs a signal for conducting the second switch 105 (FIG. 3C). At this time, the charge counter 106 adds 1 count (FIG. 3D). When the second switch 105 is turned on, both ends of the capacitor C are short-circuited, so that the output voltage V10 of the integrating circuit 100 decreases (FIG. 3B). When the output voltage V10 of the integration circuit 100 decreases and reaches the second reference voltage VL, the output voltage V13 of the second comparison circuit 103 is inverted. By inversion of the output voltage V13, the logic circuit 104 outputs a signal for turning off the second switch 105 (FIG. 3C). When the second switch 105 becomes non-conductive, the output voltage V10 of the integrating circuit 100 increases again. When the second switch 105 reaches the first reference voltage VH (FIG. 3B), the charge counter 106 adds one count (FIG. 3). 3 (d)). When the input voltage Vin is continuously applied, the above operation is repeated.
計測カウンタ107は、レジスタ108に格納された時間情報Nosaをカウントする(図3(f))。充電カウンタ109は、計測カウンタ107が時間情報Nosaをカウントするごとに、すなわち、時間Tosanが経過するごとに、1カウント加算し、かつ、電荷カウンタ106が設定値Nをオーバーフローしたときに、充電カウンタ109の計数値から1カウント減算される(図3(g))。この加算された値は、検知抵抗Rinの両端に発生した入力電圧Vinに相当する電荷量と、設定された入力オフセット電圧Vosaに相当する電荷量とを含んでいる。また、この減算する値は、トリミングステップで測定した設定された入力オフセット電圧Vosaに相当する電荷量であり、この充電カウンタ109の計数値から減算することにより、設定した入力オフセット電圧Vosaに相当する電荷量を補正している。   The measurement counter 107 counts the time information Nosa stored in the register 108 (FIG. 3 (f)). The charge counter 109 adds 1 count each time the measurement counter 107 counts the time information Nosa, that is, every time the time Tosan passes, and when the charge counter 106 overflows the set value N, the charge counter 109 One count is subtracted from the count value of 109 (FIG. 3 (g)). This added value includes a charge amount corresponding to the input voltage Vin generated at both ends of the detection resistor Rin and a charge amount corresponding to the set input offset voltage Vosa. The value to be subtracted is a charge amount corresponding to the set input offset voltage Vosa measured in the trimming step. By subtracting from the count value of the charge counter 109, the value to be subtracted corresponds to the set input offset voltage Vosa. The charge amount is corrected.
次に、放電のときの動作を、図4(a)〜図4(g)により説明する。ここでは、入力電圧Vinが−Vosa<Vin<0Vの場合(図4(a))の動作を説明する。   Next, the operation at the time of discharging will be described with reference to FIGS. 4 (a) to 4 (g). Here, the operation when the input voltage Vin is −Vosa <Vin <0 V (FIG. 4A) will be described.
充電のときと同様に、計測ステップでは、第1のスイッチ101を入力端子aに切り替え、入力端子aとGND端子bとを検知抵抗Rinの両端に接続した状態にする。このとき、積分回路100の出力電圧V10は、時間Tmの間に第2の基準電圧VLから第1の基準電圧VHまで増加するので、
が成り立つ(図4(b))。
As in the case of charging, in the measurement step, the first switch 101 is switched to the input terminal a, and the input terminal a and the GND terminal b are connected to both ends of the detection resistor Rin. At this time, the output voltage V10 of the integration circuit 100 increases from the second reference voltage VL to the first reference voltage VH during the time Tm.
Holds (FIG. 4B).
入力電圧Vinを一定としているので、時間Tmは、
で表される。また、ここでは、入力電圧Vinは、Vin<0Vであるので、時間Tmは、トリミングステップで計測した時間Tosaよりも短くなる。すなわち、
が成り立つ。
Since the input voltage Vin is constant, the time Tm is
It is represented by Here, since the input voltage Vin is Vin <0V, the time Tm is shorter than the time Tosa measured in the trimming step. That is,
Holds.
この時間Tmの後に、積分回路100の出力電圧V10は第1の基準電圧VHに到達し、第1の比較回路102の出力電圧V12が反転する。この出力電圧V12の反転により論理回路104は、第2のスイッチ105を導通する信号を出力する(図4(c))。また、このとき電荷カウンタ106は1カウント加算する(図4(d))。第2のスイッチ105が導通すると、コンデンサCの両端が短絡されるため、積分回路100の出力電圧V10が減少する(図4(b))。積分回路100の出力電圧V10が減少し、第2の基準電圧VLに達すると、第2の比較回路103の出力電圧V13が反転する。この出力電圧V13の反転により論理回路104は、第2のスイッチ105を非導通にする信号を出力する(図4(c))。第2のスイッチ105が非導通になると、積分回路100の出力電圧V10が再び増加し、第1の基準電圧VHに達すると(図4(b))、電荷カウンタ106は1カウント加算する(図4(d))。入力電圧Vinが継続して印加されたとき、充電状態と同様に、以上の動作を繰り返す。   After this time Tm, the output voltage V10 of the integration circuit 100 reaches the first reference voltage VH, and the output voltage V12 of the first comparison circuit 102 is inverted. By inversion of the output voltage V12, the logic circuit 104 outputs a signal for conducting the second switch 105 (FIG. 4C). At this time, the charge counter 106 adds 1 count (FIG. 4D). When the second switch 105 is turned on, both ends of the capacitor C are short-circuited, so that the output voltage V10 of the integrating circuit 100 decreases (FIG. 4B). When the output voltage V10 of the integration circuit 100 decreases and reaches the second reference voltage VL, the output voltage V13 of the second comparison circuit 103 is inverted. Due to the inversion of the output voltage V13, the logic circuit 104 outputs a signal for making the second switch 105 non-conductive (FIG. 4C). When the second switch 105 becomes non-conductive, the output voltage V10 of the integrating circuit 100 increases again. When the second switch 105 reaches the first reference voltage VH (FIG. 4B), the charge counter 106 adds 1 count (FIG. 4). 4 (d)). When the input voltage Vin is continuously applied, the above operation is repeated as in the charged state.
計測カウンタ107は、レジスタ108に格納された時間情報Nosaをカウントする(図4(f))。放電カウンタ110は、電荷カウンタ106が設定値のNカウントするごとに1カウント加算し、かつ、計測カウンタ107が設定値Nosaをオーバーフローしたときに、放電カウンタ110の計数値から1カウント減算される(図4(e))。この加算された値は、検知抵抗Rinの両端に発生した入力電圧Vinに相当する電荷量と、設定された入力オフセット電圧Vosaに相当する電荷量とを含んでいる。また、この減算する値は、トリミングステップで測定した設定された入力オフセット電圧Vosaに相当する電荷量であり、この放電カウンタ110の計数値から減算することにより、設定した入力オフセット電圧Vosaに相当する電荷量を補正している。   The measurement counter 107 counts the time information Nosa stored in the register 108 (FIG. 4 (f)). The discharge counter 110 adds 1 count every time the charge counter 106 counts the set value N, and when the measurement counter 107 overflows the set value Nosa, 1 count is subtracted from the count value of the discharge counter 110 ( FIG. 4 (e)). This added value includes a charge amount corresponding to the input voltage Vin generated at both ends of the detection resistor Rin and a charge amount corresponding to the set input offset voltage Vosa. The value to be subtracted is the amount of charge corresponding to the set input offset voltage Vosa measured in the trimming step. By subtracting from the count value of the discharge counter 110, the value to be subtracted corresponds to the set input offset voltage Vosa. The charge amount is corrected.
次に、上記のように動作する本発明の実施形態の電荷量計測回路1から、電荷量の求め方を説明する。   Next, how to obtain the charge amount from the charge amount measurement circuit 1 according to the embodiment of the present invention that operates as described above will be described.
トリミングステップでは、電荷カウンタ106の1カウント当りの電荷量qosaと、計測カウンタ107の1クロック当りの電荷量qclkとを検出する。   In the trimming step, the charge amount qosa per count of the charge counter 106 and the charge amount qclk per clock of the measurement counter 107 are detected.
まず、電荷カウンタ106の1カウント当りの電荷量qosaを求める。   First, the charge amount qosa per count of the charge counter 106 is obtained.
積分回路100の出力電圧V10が第1の基準電圧VHから第2の基準電圧VLのレベルに変化する時間Tosaは、前述の[数13]で表される。ここで、検知抵抗Rinに仮想の電流Iosaが流れ、両端に電圧Vosaが発生したとすると、
が成り立ち、[数13]は、
となる。時間Tosaと電流Iosaとの積は、電荷量を表すので、それをqosaとおくと、
となり、電荷量qosaは、設定された入力オフセット電圧Vosaに相当する電荷量と考えることができる。また、[数22]中の素子定数(C,R,Rin)は、インピーダンスアナライザ等の測定器によって測定することができる値である。また、電圧レベル(VH,VL)は、LSIに集積した場合には、テストモードを設け、これらの端子電圧をオシロスコープ等で観測できるようにしておけばよい。よって、[数22]で表される電荷量qosaは、容易に求めることができる。
The time Tosa when the output voltage V10 of the integration circuit 100 changes from the first reference voltage VH to the level of the second reference voltage VL is expressed by the above-described [Equation 13]. Here, if a virtual current Iosa flows through the detection resistor Rin and a voltage Vosa is generated at both ends,
And [Equation 13] is
It becomes. The product of the time Tosa and the current Iosa represents the amount of charge.
Thus, the charge amount qosa can be considered as a charge amount corresponding to the set input offset voltage Vosa. The element constants (C, R, Rin) in [Equation 22] are values that can be measured by a measuring instrument such as an impedance analyzer. When the voltage levels (VH, VL) are integrated in the LSI, a test mode may be provided so that these terminal voltages can be observed with an oscilloscope or the like. Therefore, the charge amount qosa expressed by [Equation 22] can be easily obtained.
次に、計測カウンタ107の1クロック当りの電荷量qclkを求める。   Next, a charge amount qclk per clock of the measurement counter 107 is obtained.
図5(a)は、トリミングステップでの計測カウンタ107及び電荷カウンタ106における時間の関係を示す。電荷量qosaは、電荷カウンタ106の1カウント分の電荷量であるので、設定値Nカウントされたとき、すなわち、電荷カウンタ106がオーバーフローしたときの電荷量をQosaとすると、
となる。
FIG. 5A shows a time relationship in the measurement counter 107 and the charge counter 106 in the trimming step. Since the charge amount qosa is a charge amount for one count of the charge counter 106, if the set amount N is counted, that is, the charge amount when the charge counter 106 overflows is Qosa,
It becomes.
電荷カウンタ106が設定値Nカウントに達し、電荷量Qosaになったときの時間Tosanを、クロックCLKを用いて計測カウンタ107で計測する。このときのカウント数がNosaであり、レジスタ108に格納されている。   A time Tosan when the charge counter 106 reaches the set value N count and reaches the charge amount Qosa is measured by the measurement counter 107 using the clock CLK. The count number at this time is Nosa and is stored in the register 108.
計測カウンタ107の1クロック分の電荷量qclkは、このカウント数Nosaを用いて、
と表すことができる。[数24]中のカウント数N,Nosaと電荷量qosaとはいずれも既知であるので、電荷量qclkは容易に求めることができる。
The charge amount qclk for one clock of the measurement counter 107 is calculated using this count number Nosa.
It can be expressed as. Since the count numbers N and Nosa and the charge quantity qosa in [Equation 24] are both known, the charge quantity qclk can be easily obtained.
計測ステップの充電状態では、トリミングステップで求めた電荷量qosa,qclkを用いて、電荷量を求める。   In the charged state of the measurement step, the charge amount is obtained using the charge amounts qosa and qclk obtained in the trimming step.
図5(b)は、充電のときの計測カウンタ107及び電荷カウンタ106における時間の関係を示す。電荷カウンタ106の時間Tmcは、入力電圧Vinと設定された入力オフセット電圧Vosaとの影響を受けて、電荷カウンタ106がNカウント後にオーバーフローした時間である。このとき、電荷量はQosaに達している。   FIG. 5B shows a time relationship in the measurement counter 107 and the charge counter 106 during charging. The time Tmc of the charge counter 106 is a time when the charge counter 106 overflows after N counts due to the influence of the input voltage Vin and the set input offset voltage Vosa. At this time, the charge amount has reached Qosa.
一方、計測カウンタ107では、電荷カウンタ106が時間Tmcに達したとき、
の時間が経過している。
On the other hand, in the measurement counter 107, when the charge counter 106 reaches the time Tmc,
The time has passed.
計測カウンタ107の時間Tosanは、設定された入力オフセット電圧Vosaのみの影響を受けて、電荷カウンタ106がNカウント後にオーバーフローに達した時間である。   The time Tosan of the measurement counter 107 is a time when the charge counter 106 reaches an overflow after N counts due to the influence of only the set input offset voltage Vosa.
よって、入力電圧Vinのみに関する時間Tchは、時間Tmcから時間Tosanを減じた時間であり、
である。この時間Tchに対応する電荷量Qchは、
として求めることができる。
Therefore, the time Tch related only to the input voltage Vin is a time obtained by subtracting the time Tosan from the time Tmc.
It is. The charge amount Qch corresponding to this time Tch is
Can be obtained as
したがって、図1の電荷計測回路1では、計測カウンタ107と充電カウンタ109との状態は、電荷量Qosa相当のカウント値Nosaを減じたカウント値Nchが残っており、このカウント値Nchに、トリミングで求めた電荷量qclkを乗じれば、[数27]で表されるように充電時の電荷量Qchが求まる。   Therefore, in the charge measurement circuit 1 of FIG. 1, the count counter 107 and the charge counter 109 remain in the count value Nch obtained by subtracting the count value Nosa corresponding to the charge amount Qosa, and the count value Nch is trimmed. By multiplying the obtained charge amount qclk, the charge amount Qch at the time of charging is obtained as represented by [Equation 27].
計測ステップの放電状態においても同様に、トリミングステップで求めた電荷量qosa,qclkを用いて、電荷量を求める。   Similarly, in the discharge state of the measurement step, the charge amount is obtained using the charge amounts qosa and qclk obtained in the trimming step.
図5(c)は、放電のときの計測カウンタ107及び電荷カウンタ106における時間の関係を示す。計測カウンタ107が時間Tosanに達したとき、すなわち、Nosaをカウント後にオーバーフローしたとき、電荷カウンタ106は、
の時間を経過している。
FIG. 5C shows a time relationship in the measurement counter 107 and the charge counter 106 during discharge. When the measurement counter 107 reaches time Tosan, that is, when overflowing after counting Nosa, the charge counter 106
The time has passed.
電荷カウンタ106の時間Tmdは、入力電圧Vinと設定された入力オフセット電圧Vosaとの影響を受けて、電荷カウンタ106がNカウント後にオーバーフローした時間である。このとき、電荷量はQosaに達している。   The time Tmd of the charge counter 106 is a time when the charge counter 106 overflows after N counts due to the influence of the input voltage Vin and the set input offset voltage Vosa. At this time, the charge amount has reached Qosa.
計測カウンタ107の時間Tosanは、設定された入力オフセット電圧Vosaのみの影響を受けて、電荷カウンタ106がNカウント後にオーバーフローに達した時間である。   The time Tosan of the measurement counter 107 is a time when the charge counter 106 reaches an overflow after N counts due to the influence of only the set input offset voltage Vosa.
よって、入力電圧Vinのみに関する時間Tdisは、計測カウンタ107の時間Tosanから時間Tmdを減じた時間であり、
である。この時間Tdisに対応する電荷量Qdisは、
として求めることができる。
Therefore, the time Tdis relating only to the input voltage Vin is a time obtained by subtracting the time Tmd from the time Tosan of the measurement counter 107.
It is. The charge amount Qdis corresponding to this time Tdis is
Can be obtained as
したがって、図1の電荷計測回路1では、電荷カウンタ106及び放電カウンタ110の状態は、電荷量Qosa相当のカウント値Nosaを減じたカウント値Ndisが残っており、このカウント値Ndisに、トリミングで求めた電荷量qosaを乗じれば、[数30]で表されるように放電時の電荷量Qdisが求まる。   Therefore, in the charge measuring circuit 1 of FIG. 1, the count value Ndis obtained by subtracting the count value Nosa corresponding to the charge amount Qosa remains in the states of the charge counter 106 and the discharge counter 110, and the count value Ndis is obtained by trimming. By multiplying the charge amount qosa, the charge amount Qdis at the time of discharge can be obtained as represented by [Equation 30].
また、電流は、電荷量の変化量を経過時間で除算したものであるので、充電及び放電で求めた電荷量を用いて容易に求めることができる。   In addition, since the current is obtained by dividing the change amount of the charge amount by the elapsed time, it can be easily obtained using the charge amount obtained by charging and discharging.
例えば、充電電流Ichは、
で求まる。また、放電電流Idisは、
で求まる。
For example, the charging current Ich is
It is obtained by Also, the discharge current Idis is
It is obtained by
《第2の実施形態》
図6は、本発明の第2の実施形態における電荷量計測回路1の構成図である。電荷量計測回路1は、第1のスイッチ101と、入力電圧Vinを電荷量に相当するパルスに変換する電圧電荷変換回路10と、電圧電荷変換回路10の出力パルスをカウントする電荷計測回路25と、入力電圧Vinが0Vのときに電荷計測回路25がオーバーフローするまでの時間をクロックCLKで計測し、かつ電荷量計測時に計測時間の経過を示す時間計測回路35と、電荷計測回路25と時間計測回路35との各々のオーバーフローの時間差に相当するクロックCLKの数をカウントする電荷積算回路40と、入力電圧Vinが0Vのときの時間計測回路35の計数値を保持し、かつ、その計数値を時間計測回路35に設定する記憶回路50とを用いて構成され、電圧電荷変換回路10は、入力電圧Vinの最大値より大きい、又は最小値より小さい入力オフセット電圧Vosaを有する演算増幅回路100aを用いた積分回路100を備えている。
<< Second Embodiment >>
FIG. 6 is a configuration diagram of the charge amount measurement circuit 1 according to the second embodiment of the present invention. The charge amount measurement circuit 1 includes a first switch 101, a voltage charge conversion circuit 10 that converts an input voltage Vin into a pulse corresponding to the charge amount, and a charge measurement circuit 25 that counts output pulses of the voltage charge conversion circuit 10. The time until the charge measurement circuit 25 overflows when the input voltage Vin is 0 V is measured by the clock CLK, and the time measurement circuit 35 indicating the passage of the measurement time at the time of charge amount measurement, the charge measurement circuit 25 and the time measurement. The charge integration circuit 40 that counts the number of clocks CLK corresponding to each overflow time difference from the circuit 35, and the count value of the time measurement circuit 35 when the input voltage Vin is 0V, and the count value The voltage / charge conversion circuit 10 is configured to be larger than the maximum value of the input voltage Vin. And a integrating circuit 100 including an operational amplifier circuit 100a having the minimum value is less than the input offset voltage Vosa.
電圧電荷変換回路10は、入力オフセット電圧Vosaを有する演算増幅回路100aを用いて構成されている積分回路100と、積分回路100への入力電圧Vinを、入力端子a又はGND端子bに切り替える第1のスイッチ101と、積分回路100の出力電圧V10と第1の基準電圧VHとを比較しその比較結果を出力する第1の比較回路102と、積分回路100の出力電圧V10と第2の基準電圧VLとを比較しその比較結果を出力する第2の比較回路103と、第1の比較回路102の出力電圧V12の反転、又は第2の比較回路103の出力電圧V13の反転に応答してセット、リセットされる電圧を出力する論理回路104と、論理回路104の出力電圧V14により導通と非導通とを制御される第2のスイッチ105とから構成されている。   The voltage-to-charge converter circuit 10 includes an integrating circuit 100 configured using an operational amplifier circuit 100a having an input offset voltage Vosa, and a first that switches an input voltage Vin to the integrating circuit 100 to an input terminal a or a GND terminal b. , The first comparison circuit 102 that compares the output voltage V10 of the integration circuit 100 and the first reference voltage VH and outputs the comparison result, the output voltage V10 of the integration circuit 100 and the second reference voltage Set in response to the second comparison circuit 103 that compares VL and outputs the comparison result, and the inversion of the output voltage V12 of the first comparison circuit 102 or the inversion of the output voltage V13 of the second comparison circuit 103 A logic circuit 104 that outputs a reset voltage, and a second switch 105 that is controlled to be turned on and off by an output voltage V14 of the logic circuit 104; It is al configuration.
電荷計測回路25は、第1の比較回路102又は第2の比較回路103の出力電圧が反転した回数をカウントする電荷カウンタ106を備えている。   The charge measurement circuit 25 includes a charge counter 106 that counts the number of times the output voltage of the first comparison circuit 102 or the second comparison circuit 103 is inverted.
時間計測回路35は、第1のスイッチ101がGND端子bに切り替えられたとき、すなわち、トリミングステップのときに電荷カウンタ106がオーバーフローに至るまでの時間TosaをクロックCLKで計測し、かつ、第1のスイッチ101が入力端子aに接続されたとき、すなわち、計測ステップのときにクロックCLKをもとに計測時間の経過を示す計測カウンタ107を備えている。   When the first switch 101 is switched to the GND terminal b, that is, in the trimming step, the time measuring circuit 35 measures a time Tosa until the charge counter 106 overflows with the clock CLK, and first time When the switch 101 is connected to the input terminal a, that is, at the time of the measurement step, a measurement counter 107 that indicates the passage of the measurement time based on the clock CLK is provided.
電荷積算回路40は、電荷カウンタ106のオーバーフロー信号(第1のオーバーフロー信号)OF1と、計測カウンタ107のオーバーフロー信号(第2のオーバーフロー信号)OF2とにより、先に入力されたいずれかのオーバーフロー信号から、後に入力された他のオーバーフロー信号までの期間を示すイネーブル信号ENを生成するスタートストップ制御回路111と、スタートストップ制御回路111のイネーブル信号ENによりカウント又は停止を制御される積算カウンタ112とから構成されている。   The charge integrating circuit 40 detects an overflow signal (first overflow signal) OF1 of the charge counter 106 and an overflow signal (second overflow signal) OF2 of the measurement counter 107 from any overflow signal previously input. And a start / stop control circuit 111 for generating an enable signal EN indicating a period until another overflow signal inputted later, and an integration counter 112 controlled to be counted or stopped by the enable signal EN of the start / stop control circuit 111. Has been.
記憶回路50は、入力電圧Vinが0Vのときに計測カウンタ107が計測した計測値を格納し、かつ当該計測値を計測カウンタ107に設定するレジスタ108から構成されている。   The storage circuit 50 includes a register 108 that stores a measurement value measured by the measurement counter 107 when the input voltage Vin is 0 V and sets the measurement value in the measurement counter 107.
積分回路100は、演算増幅回路100aの出力端子eと反転入力端子cとの間にコンデンサCと第2のスイッチ105とが並列に接続され、また、反転入力端子cと入力端子aとの間に抵抗Rが接続され、更に、非反転入力端子dにGND端子bが接続されている。演算増幅回路100aは、入力電圧範囲外のレベルの入力オフセット電圧Vosaを有する。ここで、入力電圧範囲外とは、積分回路100の入力電圧Vinの最大値より大きい、又は最小値より小さい領域である。入力オフセット電圧Vosaは、入力電圧Vinの入力電圧範囲外のレベルに設定するのが望ましいが、入力電圧Vinの発生頻度が少ない最大値又は最小値に近い領域に設定してもかまわない。   In the integrating circuit 100, a capacitor C and a second switch 105 are connected in parallel between the output terminal e and the inverting input terminal c of the operational amplifier circuit 100a, and between the inverting input terminal c and the input terminal a. A resistor R is connected to the non-inverting input terminal d, and a GND terminal b is connected to the non-inverting input terminal d. The operational amplifier circuit 100a has an input offset voltage Vosa whose level is outside the input voltage range. Here, “outside the input voltage range” is a region that is larger than the maximum value or smaller than the minimum value of the input voltage Vin of the integration circuit 100. The input offset voltage Vosa is preferably set at a level outside the input voltage range of the input voltage Vin, but may be set in a region close to the maximum value or the minimum value where the frequency of occurrence of the input voltage Vin is low.
次に、上記のように構成された本発明の実施形態の電荷量計測回路1の動作について説明する。ここでは、動作の理解を容易にするために、一定電流の場合、すなわち入力電圧Vinが一定であり、かつ入力オフセット電圧をVosa>0のように設定した場合を例に説明する。   Next, the operation of the charge amount measuring circuit 1 of the embodiment of the present invention configured as described above will be described. Here, in order to facilitate understanding of the operation, a case where the current is constant, that is, the case where the input voltage Vin is constant and the input offset voltage is set such that Vosa> 0 will be described as an example.
充放電時の電荷量を計測する前に、演算増幅回路100aに設定された入力オフセット電圧Vosaの影響を補正するための情報収集期間として、トリミングステップを設ける。   A trimming step is provided as an information collection period for correcting the influence of the input offset voltage Vosa set in the operational amplifier circuit 100a before measuring the charge amount during charging / discharging.
図7(a)〜図7(h)に、設定された入力オフセット電圧Vosa>0Vの場合のトリミングステップの動作を示す。まず、第1のスイッチ101をGND端子bに切り替え、入力電圧をVin=0Vとする(図7(a))。このとき、積分回路100の出力電圧V10は、時間Tosaの間に第2の基準電圧VLから第1の基準電圧VHまで増加するので、
が成り立つ(図7(b))。
FIGS. 7A to 7H show the operation of the trimming step when the set input offset voltage Vosa> 0V. First, the first switch 101 is switched to the GND terminal b, and the input voltage is set to Vin = 0 V (FIG. 7A). At this time, the output voltage V10 of the integrating circuit 100 increases from the second reference voltage VL to the first reference voltage VH during the time Tosa.
Holds (FIG. 7B).
[数33]より、時間Tosaは、
で表され、この時間Tosaの後に、積分回路100の出力電圧V10は第1の基準電圧VHに到達し、第1の比較回路102の出力電圧V12が図7(c)のように反転する。この出力電圧V12の反転により論理回路104は、第2のスイッチ105を導通する信号を出力する(図7(e))。第2のスイッチ105が導通すると、コンデンサCの両端が短絡されるため、積分回路100の出力電圧V10が減少する(図7(b))。積分回路100の出力電圧V10が減少し、第2の基準電圧VLに達すると、第2の比較回路103の出力電圧V13が反転する(図7(d))。この出力電圧V13の反転により論理回路104は、第2のスイッチ105を非導通にする信号を出力する(図7(e))。第2のスイッチ105が非導通になると、積分回路100の出力電圧V10が再び増加する(図7(b))。計測カウンタ107は、論理回路104の出力電圧V14の反転した回数が、電荷カウンタ106の設定値のNカウントに達するまでの時間Tosan(図7(f))を、周期TclkのクロックCLK(図7(g))で計測する(図7(h))。この時間情報Nosaをレジスタ108に格納し、更に、この格納された時間情報Nosaを計測カウンタ107に設定する。この時間情報Nosaは、設定された入力オフセット電圧Vosaに相当する電荷量を表している。
From [Equation 33], the time Tosa is
After this time Tosa, the output voltage V10 of the integration circuit 100 reaches the first reference voltage VH, and the output voltage V12 of the first comparison circuit 102 is inverted as shown in FIG. By inversion of the output voltage V12, the logic circuit 104 outputs a signal for making the second switch 105 conductive (FIG. 7E). When the second switch 105 is turned on, both ends of the capacitor C are short-circuited, so that the output voltage V10 of the integrating circuit 100 decreases (FIG. 7B). When the output voltage V10 of the integration circuit 100 decreases and reaches the second reference voltage VL, the output voltage V13 of the second comparison circuit 103 is inverted (FIG. 7 (d)). Due to the inversion of the output voltage V13, the logic circuit 104 outputs a signal for turning off the second switch 105 (FIG. 7E). When the second switch 105 becomes non-conductive, the output voltage V10 of the integrating circuit 100 increases again (FIG. 7B). The measurement counter 107 determines the time Tosan (FIG. 7 (f)) until the number of times the output voltage V14 of the logic circuit 104 is inverted reaches the N count of the set value of the charge counter 106, and the clock CLK (FIG. 7). (G)) to measure (FIG. 7 (h)). The time information Nosa is stored in the register 108, and the stored time information Nosa is set in the measurement counter 107. This time information Nosa represents a charge amount corresponding to the set input offset voltage Vosa.
なお、第2のスイッチ105が導通し、積分回路100の出力電圧V10が第1の基準電圧VHから第2の基準電圧VLに変化したとき、第2のスイッチ105には抵抗があるため時間Trst(図19(b)参照)が発生するが、一般にその値は小さいので、ここでは無視している。第2のスイッチ105の導通時の抵抗が大きい場合には、時間Trstを測定し、補正してもよい。   When the second switch 105 is turned on and the output voltage V10 of the integration circuit 100 changes from the first reference voltage VH to the second reference voltage VL, the second switch 105 has a resistance, so that the time Trst (Refer to FIG. 19 (b)) occurs, but since its value is generally small, it is ignored here. If the resistance when the second switch 105 is conductive is large, the time Trst may be measured and corrected.
以上のようなトリミングステップの後、計測ステップに移る。計測ステップには、充電と放電との2状態があり、まず、充電のときの動作を図8(a)〜図8(j)で説明する。ここでは、しかも0V<Vin<Vosaの場合(図8(a))の動作を説明する。   After the trimming step as described above, the process proceeds to the measurement step. The measurement step has two states of charging and discharging. First, the operation during charging will be described with reference to FIGS. 8A to 8J. Here, the operation in the case of 0V <Vin <Vosa (FIG. 8A) will be described.
計測ステップでは、第1のスイッチ101を入力端子aに切り替え、入力端子aとGND端子bとを検知抵抗Rinの両端に接続した状態にする。このとき、積分回路100の出力電圧V10は、時間Tmの間に第2の基準電圧VLから第1の基準電圧VHまで増加するので、
が成り立つ(図8(b))。
In the measurement step, the first switch 101 is switched to the input terminal a, and the input terminal a and the GND terminal b are connected to both ends of the detection resistor Rin. At this time, the output voltage V10 of the integration circuit 100 increases from the second reference voltage VL to the first reference voltage VH during the time Tm.
Holds (FIG. 8B).
入力電圧Vinを一定としているので、時間Tmは、
で表される。また、ここでは、入力電圧Vinは、0V<Vin<Vosaであるので、時間Tmは、トリミングステップで計測した時間Tosaよりも長くなる。すなわち、
が成り立つ。
Since the input voltage Vin is constant, the time Tm is
It is represented by Here, since the input voltage Vin is 0V <Vin <Vosa, the time Tm is longer than the time Tosa measured in the trimming step. That is,
Holds.
この時間Tmの後に、積分回路100の出力電圧V10は第1の基準電圧VHに到達し、第1の比較回路102の出力電圧V12が反転する。この出力電圧V12の反転により論理回路104は、第2のスイッチ105を導通する信号を出力する(図8(c))。また、このとき電荷カウンタ106は1カウント加算する(図8(d))。第2のスイッチ105が導通すると、コンデンサCの両端が短絡されるため、積分回路100の出力電圧V10が減少する(図8(b))。積分回路100の出力電圧V10が減少し、第2の基準電圧VLに達すると、第2の比較回路103の出力電圧V13が反転する。この出力電圧V13の反転により論理回路104は、第2のスイッチ105を非導通にする信号を出力する(図8(c))。第2のスイッチ105が非導通になると、積分回路100の出力電圧V10が再び増加し、第1の基準電圧VHに達すると(図8(b))、電荷カウンタ106は1カウント加算する(図8(d))。入力電圧Vinが継続して印加されたとき、以上の動作を繰り返す。   After this time Tm, the output voltage V10 of the integration circuit 100 reaches the first reference voltage VH, and the output voltage V12 of the first comparison circuit 102 is inverted. By inversion of the output voltage V12, the logic circuit 104 outputs a signal for conducting the second switch 105 (FIG. 8C). At this time, the charge counter 106 adds 1 count (FIG. 8D). When the second switch 105 is turned on, both ends of the capacitor C are short-circuited, so that the output voltage V10 of the integrating circuit 100 decreases (FIG. 8B). When the output voltage V10 of the integration circuit 100 decreases and reaches the second reference voltage VL, the output voltage V13 of the second comparison circuit 103 is inverted. By inversion of the output voltage V13, the logic circuit 104 outputs a signal for making the second switch 105 non-conductive (FIG. 8C). When the second switch 105 becomes non-conductive, the output voltage V10 of the integration circuit 100 increases again, and when the first reference voltage VH is reached (FIG. 8B), the charge counter 106 adds 1 count (FIG. 8). 8 (d)). When the input voltage Vin is continuously applied, the above operation is repeated.
電荷カウンタ106は、設定値Nまでカウントするごとに(図8(d))第1のオーバーフロー信号OF1を出力する(図8(e))。一方、計測カウンタ107は、レジスタ108に格納された時間情報Nosaまでカウントする(図8(f))ごとに、すなわち、時間Tosanが経過するごとに、第2のオーバーフロー信号OF2を出力する(図8(g))。スタートストップ制御回路111は、計測カウンタ107の第2のオーバーフロー信号OF2(図8(g))からスタートし、電荷カウンタ106の第1のオーバーフロー信号OF1(図8(e))でストップするイネーブル信号ENを出力する(図8(h))。積算カウンタ112は、スタートストップ制御回路111からイネーブル信号ENが出力されている期間のクロックCLK(図8(i))の数をカウントする(図8(j))。積算カウンタ112がストップしている期間の長さは、設定された入力オフセット電圧Vosaに相当する電荷量を表し、スタートからストップまでの期間の長さは、検知抵抗Rinの両端に発生した入力電圧Vinに相当する電荷量を表す。したがって、積算カウンタ112には、入力電圧Vinに相当する測定したい電荷量のみが累積加算されることになる。   Each time the charge counter 106 counts up to the set value N (FIG. 8D), it outputs the first overflow signal OF1 (FIG. 8E). On the other hand, the measurement counter 107 outputs the second overflow signal OF2 every time it counts up to the time information Nosa stored in the register 108 (FIG. 8 (f)), that is, every time the time Tosan elapses (FIG. 8). 8 (g)). The start / stop control circuit 111 starts from the second overflow signal OF2 of the measurement counter 107 (FIG. 8 (g)) and stops at the first overflow signal OF1 (FIG. 8 (e)) of the charge counter 106. EN is output (FIG. 8 (h)). The integration counter 112 counts the number of clocks CLK (FIG. 8 (i)) during which the enable signal EN is output from the start / stop control circuit 111 (FIG. 8 (j)). The length of the period in which the integration counter 112 is stopped represents the amount of charge corresponding to the set input offset voltage Vosa, and the length of the period from the start to the stop is the input voltage generated at both ends of the detection resistor Rin. It represents the amount of charge corresponding to Vin. Therefore, only the charge amount to be measured corresponding to the input voltage Vin is cumulatively added to the integration counter 112.
次に、放電のときの動作を、図9(a)〜図9(j)により説明する。ここでは、入力電圧Vinが−Vosa<Vin<0Vの場合(図9(a))の動作を説明する。   Next, the operation at the time of discharging will be described with reference to FIGS. 9 (a) to 9 (j). Here, the operation when the input voltage Vin is −Vosa <Vin <0 V (FIG. 9A) will be described.
充電のときと同様に、計測ステップでは、第1のスイッチ101を入力端子aに切り替え、入力端子aとGND端子bとを検知抵抗Rinの両端に接続した状態にする。このとき、積分回路100の出力電圧V10は、時間Tmの間に第2の基準電圧VLから第1の基準電圧VHまで増加するので、
が成り立つ(図9(b))。
As in the case of charging, in the measurement step, the first switch 101 is switched to the input terminal a, and the input terminal a and the GND terminal b are connected to both ends of the detection resistor Rin. At this time, the output voltage V10 of the integration circuit 100 increases from the second reference voltage VL to the first reference voltage VH during the time Tm.
Holds (FIG. 9B).
入力電圧Vinを一定としているので、時間Tmは、
で表される。また、ここでは、入力電圧Vinは、Vin<0Vであるので、時間Tmは、トリミングステップで計測した時間Tosaよりも短くなる。すなわち、
が成り立つ。
Since the input voltage Vin is constant, the time Tm is
It is represented by Here, since the input voltage Vin is Vin <0V, the time Tm is shorter than the time Tosa measured in the trimming step. That is,
Holds.
この時間Tmの後に、積分回路100の出力電圧V10は第1の基準電圧VHに到達し、第1の比較回路102の出力電圧V12が反転する。この出力電圧V12の反転により論理回路104は、第2のスイッチ105を導通する信号を出力する(図9(c))。また、このとき電荷カウンタ106は1カウント加算する(図9(d))。第2のスイッチ105が導通すると、コンデンサCの両端が短絡されるため、積分回路100の出力電圧V10が減少する(図9(b))。積分回路100の出力電圧V10が減少し、第2の基準電圧VLに達すると、第2の比較回路103の出力電圧V13が反転する。この出力電圧V13の反転により論理回路104は、第2のスイッチ105を非導通にする信号を出力する(図9(c))。第2のスイッチ105が非導通になると、積分回路100の出力電圧V10が再び増加し、第1の基準電圧VHに達すると(図9(b))、電荷カウンタ106は1カウント加算する(図9(d))。入力電圧Vinが継続して印加されたとき、充電状態と同様に、以上の動作を繰り返す。   After this time Tm, the output voltage V10 of the integration circuit 100 reaches the first reference voltage VH, and the output voltage V12 of the first comparison circuit 102 is inverted. By inversion of the output voltage V12, the logic circuit 104 outputs a signal for conducting the second switch 105 (FIG. 9C). At this time, the charge counter 106 adds 1 count (FIG. 9D). When the second switch 105 is turned on, both ends of the capacitor C are short-circuited, so that the output voltage V10 of the integrating circuit 100 decreases (FIG. 9B). When the output voltage V10 of the integration circuit 100 decreases and reaches the second reference voltage VL, the output voltage V13 of the second comparison circuit 103 is inverted. By inversion of the output voltage V13, the logic circuit 104 outputs a signal for turning off the second switch 105 (FIG. 9C). When the second switch 105 becomes non-conductive, the output voltage V10 of the integrating circuit 100 increases again. When the second switch 105 reaches the first reference voltage VH (FIG. 9B), the charge counter 106 adds 1 count (FIG. 9). 9 (d)). When the input voltage Vin is continuously applied, the above operation is repeated as in the charged state.
電荷カウンタ106は、設定値Nまでカウントするごとに(図8(d))第1のオーバーフロー信号OF1を出力する(図8(e))。一方、計測カウンタ107は、レジスタ108に格納された時間情報Nosaまでカウントする(図8(f))ごとに、すなわち、時間Tosanが経過するごとに、第2のオーバーフロー信号OF2を出力する(図8(g))。スタートストップ制御回路111は、電荷カウンタ106の第1のオーバーフロー信号OF1(図8(e))からスタートし、計測カウンタ107の第2のオーバーフロー信号OF2(図8(g))でストップするイネーブル信号ENを出力する(図8(h))。積算カウンタ112は、スタートストップ制御回路111からイネーブル信号ENが出力されている期間のクロックCLK(図8(i))の数をカウントする(図8(j))。積算カウンタ112がストップしている期間の長さは、設定された入力オフセット電圧Vosaに相当する電荷量を表し、スタートからストップまでの期間の長さは、検知抵抗Rinの両端に発生した入力電圧Vinに相当する電荷量を表す。したがって、積算カウンタ112には、入力電圧Vinに相当する測定したい電荷量のみが累積加算されることになる。   Each time the charge counter 106 counts up to the set value N (FIG. 8D), it outputs the first overflow signal OF1 (FIG. 8E). On the other hand, the measurement counter 107 outputs the second overflow signal OF2 every time it counts up to the time information Nosa stored in the register 108 (FIG. 8 (f)), that is, every time the time Tosan elapses (FIG. 8). 8 (g)). The start / stop control circuit 111 starts from the first overflow signal OF1 of the charge counter 106 (FIG. 8 (e)) and stops at the second overflow signal OF2 (FIG. 8 (g)) of the measurement counter 107. EN is output (FIG. 8 (h)). The integration counter 112 counts the number of clocks CLK (FIG. 8 (i)) during which the enable signal EN is output from the start / stop control circuit 111 (FIG. 8 (j)). The length of the period in which the integration counter 112 is stopped represents the amount of charge corresponding to the set input offset voltage Vosa, and the length of the period from the start to the stop is the input voltage generated at both ends of the detection resistor Rin. It represents the amount of charge corresponding to Vin. Therefore, only the charge amount to be measured corresponding to the input voltage Vin is cumulatively added to the integration counter 112.
充電と放電とでは、電荷カウンタ106と計測カウンタ107とのそれぞれのオーバーフロー信号OF1,OF2によるスタートとストップとが逆になるだけであり、その他の動作は同じでよい。   In charge and discharge, only the start and stop by the overflow signals OF1 and OF2 of the charge counter 106 and the measurement counter 107 are reversed, and the other operations may be the same.
次に、上記のように動作する本発明の実施形態の電荷量計測回路1から、電荷量の求め方を説明する。   Next, how to obtain the charge amount from the charge amount measurement circuit 1 according to the embodiment of the present invention that operates as described above will be described.
トリミングステップでは、電荷カウンタ106の1カウント当りの電荷量qosaと、計測カウンタ107の1クロック当りの電荷量qclkとを検出する。   In the trimming step, the charge amount qosa per count of the charge counter 106 and the charge amount qclk per clock of the measurement counter 107 are detected.
まず、電荷カウンタ106の1カウント当りの電荷量qosaを求める。   First, the charge amount qosa per count of the charge counter 106 is obtained.
積分回路100の出力電圧V10が第1の基準電圧VHから第2の基準電圧VLのレベルに変化する時間Tosaは、前述の[数34]で表される。ここで、検知抵抗Rinに仮想の電流Iosaが流れ、両端に電圧Vosaが発生したとすると、
が成り立ち、[数34]は、
となる。時間Tosaと電流Iosaとの積は、電荷量を表すので、それをqosaとおくと、
となり、電荷量qosaは、設定された入力オフセット電圧Vosaに相当する電荷量と考えることができる。また、[数43]中の素子定数(C,R,Rin)は、インピーダンスアナライザ等の測定器によって測定することができる値である。また、電圧レベル(VH,VL)は、LSIに集積した場合には、テストモードを設け、これらの端子電圧をオシロスコープ等で観測できるようにしておけばよい。よって、[数43]で表される電荷量qosaは、容易に求めることができる。
The time Tosa when the output voltage V10 of the integration circuit 100 changes from the first reference voltage VH to the level of the second reference voltage VL is expressed by the above-described [Equation 34]. Here, if a virtual current Iosa flows through the detection resistor Rin and a voltage Vosa is generated at both ends,
And [Equation 34] is
It becomes. The product of the time Tosa and the current Iosa represents the amount of charge.
Thus, the charge amount qosa can be considered as a charge amount corresponding to the set input offset voltage Vosa. The element constants (C, R, Rin) in [Equation 43] are values that can be measured by a measuring instrument such as an impedance analyzer. When the voltage levels (VH, VL) are integrated in the LSI, a test mode may be provided so that these terminal voltages can be observed with an oscilloscope or the like. Therefore, the charge amount qosa expressed by [Equation 43] can be easily obtained.
次に、計測カウンタ107の1クロック当りの電荷量qclkを求める。   Next, a charge amount qclk per clock of the measurement counter 107 is obtained.
図10(a)は、トリミングステップでの計測カウンタ107及び電荷カウンタ106における時間の関係を示す。電荷量qosaは、電荷カウンタ106の1カウント分の電荷量であるので、設定値Nカウントされたとき、すなわち、電荷カウンタ106がオーバーフローしたときの電荷量をQosaとすると、
となる。
FIG. 10A shows a time relationship in the measurement counter 107 and the charge counter 106 in the trimming step. Since the charge amount qosa is a charge amount for one count of the charge counter 106, if the set amount N is counted, that is, the charge amount when the charge counter 106 overflows is Qosa,
It becomes.
電荷カウンタ106が設定値Nカウントに達し、電荷量Qosaになったときの時間Tosanを、クロックCLKを用いて計測カウンタ107で計測する。このときのカウント数がNosaであり、レジスタ108に格納されている。   A time Tosan when the charge counter 106 reaches the set value N count and reaches the charge amount Qosa is measured by the measurement counter 107 using the clock CLK. The count number at this time is Nosa and is stored in the register 108.
計測カウンタ107の1クロック分の電荷量qclkは、このカウント数Nosaを用いて、
と表すことができる。[数45]中のカウント数N,Nosaと電荷量qosaとはいずれも既知であるので、電荷量qclkは容易に求めることができる。
The charge amount qclk for one clock of the measurement counter 107 is calculated using this count number Nosa.
It can be expressed as. Since the count number N, Nosa and the charge amount qosa in [Equation 45] are both known, the charge amount qclk can be easily obtained.
計測ステップの充電状態では、トリミングステップで求めた電荷量qclkを用いて、電荷量を求める。   In the charged state of the measurement step, the charge amount is obtained using the charge amount qclk obtained in the trimming step.
図10(b)は、充電のときの計測カウンタ107、電荷カウンタ106及び積算カウンタ112における時間の関係を示す。電荷カウンタ106の時間Tmcは、入力電圧Vinと設定された入力オフセット電圧Vosaとの影響を受けて、電荷カウンタ106がNカウント後にオーバーフローした時間である。このとき、電荷量はQosaに達している。計測カウンタ107の時間Tosanは、トリミングステップで設定された入力オフセット電圧Vosaのみの影響を受けて、電荷カウンタ106がNカウント後にオーバーフローに達した時間である。積算カウンタ112は、計測カウンタ107の第2のオーバーフロー信号OF2が出力されてからカウントを開始し、電荷カウンタ106の第1のオーバーフロー信号OF1が出力されるとカウントを停止する。積算カウンタ112がカウントした時間Tchは、入力電圧Vinのみに影響を受けた時間に相当する、時間Tmcと時間Tosanとの時間差である。この時間差Tchの間に積算カウンタ112は、クロックCLKの数をカウントしている(Nch)。よって、時間Tchは、
で表される。この時間Tchに対応する電荷量Qchは、
として求めることができる。
FIG. 10B shows a time relationship in the measurement counter 107, the charge counter 106, and the integration counter 112 during charging. The time Tmc of the charge counter 106 is a time when the charge counter 106 overflows after N counts due to the influence of the input voltage Vin and the set input offset voltage Vosa. At this time, the charge amount has reached Qosa. The time Tosan of the measurement counter 107 is a time when the charge counter 106 reaches an overflow after N counts due to the influence of only the input offset voltage Vosa set in the trimming step. The integration counter 112 starts counting after the second overflow signal OF2 of the measurement counter 107 is output, and stops counting when the first overflow signal OF1 of the charge counter 106 is output. The time Tch counted by the integration counter 112 is a time difference between the time Tmc and the time Tosan corresponding to the time affected only by the input voltage Vin. During this time difference Tch, the integration counter 112 counts the number of clocks CLK (Nch). Therefore, the time Tch is
It is represented by The charge amount Qch corresponding to this time Tch is
Can be obtained as
したがって、図6の電荷計測回路1における積算カウンタ112の状態は、電荷カウンタ106と計測カウンタ107との各々のオーバーフローの時間差Tchに相当するクロックCLKの数がカウントされている。このカウント値Nchに、トリミングステップで求めた電荷量qclkを乗じれば、[数47]で表されるように充電時の電荷量Qchが求まる。   Therefore, the state of the integration counter 112 in the charge measurement circuit 1 in FIG. 6 is counted by the number of clocks CLK corresponding to the overflow time difference Tch between the charge counter 106 and the measurement counter 107. By multiplying the count value Nch by the charge amount qclk obtained in the trimming step, the charge amount Qch at the time of charging is obtained as represented by [Equation 47].
計測ステップの放電状態においても同様に、トリミングステップで求めた電荷量qclkを用いて、電荷量を求める。   Similarly, in the discharge state of the measurement step, the charge amount is obtained using the charge amount qclk obtained in the trimming step.
図10(c)は、放電のときの計測カウンタ107、電荷カウンタ106及び積算カウンタ112における時間の関係を示す。   FIG. 10C shows a time relationship in the measurement counter 107, the charge counter 106, and the integration counter 112 during discharge.
電荷カウンタ106の時間Tmdは、入力電圧Vinと設定された入力オフセット電圧Vosaとの影響を受けて、電荷カウンタ106がNカウント後にオーバーフローした時間である。このとき、電荷量はQosaに達している。計測カウンタ107の時間Tosanは、設定された入力オフセット電圧Vosaのみの影響を受けて、計測カウンタ107がNosaカウント後にオーバーフローに達した時間である。積算カウンタ112は、電荷カウンタ106の第1のオーバーフロー信号OF1が出力されてからカウントを開始し、計測カウンタ107の第2のオーバーフロー信号OF2が出力されるとカウントを停止する。積算カウンタ112がカウントした時間Tdisは、入力電圧Vinのみに影響を受けた時間に相当する、時間Tosanと時間Tmdとの時間差である。この時間差Tdisの間に積算カウンタ112は、クロックCLKの数をカウントしている(Ndis)。よって、時間Tdisは、
で表される。この時間Tdisに対応する電荷量Qdisは、
として求めることができる。
The time Tmd of the charge counter 106 is a time when the charge counter 106 overflows after N counts due to the influence of the input voltage Vin and the set input offset voltage Vosa. At this time, the charge amount has reached Qosa. The time Tosan of the measurement counter 107 is a time when the measurement counter 107 reaches an overflow after counting Nosa, under the influence of only the set input offset voltage Vosa. The integration counter 112 starts counting after the first overflow signal OF1 of the charge counter 106 is output, and stops counting when the second overflow signal OF2 of the measurement counter 107 is output. The time Tdis counted by the integration counter 112 is a time difference between the time Tosan and the time Tmd, which corresponds to a time affected only by the input voltage Vin. During this time difference Tdis, the integration counter 112 counts the number of clocks CLK (Ndis). Therefore, the time Tdis is
It is represented by The charge amount Qdis corresponding to this time Tdis is
Can be obtained as
したがって、図6の電荷計測回路1における積算カウンタ112の状態は、電荷カウンタ106と計測カウンタ107との各々のオーバーフローの時間差Tdisに相当するクロックCLKの数がカウントされている。このカウント値Ndisに、トリミングステップで求めた電荷量qclkを乗じれば、[数49]で表されるように放電時の電荷量Qdisが求まる。   Therefore, in the state of the integration counter 112 in the charge measurement circuit 1 of FIG. 6, the number of clocks CLK corresponding to the overflow time difference Tdis between the charge counter 106 and the measurement counter 107 is counted. By multiplying the count value Ndis by the charge amount qclk obtained in the trimming step, the charge amount Qdis at the time of discharge is obtained as represented by [Equation 49].
また、電流は、電荷量の変化量を経過時間で除算したものであるので、充電及び放電で求めた電荷量を用いて容易に求めることができる。   In addition, since the current is obtained by dividing the change amount of the charge amount by the elapsed time, it can be easily obtained using the charge amount obtained by charging and discharging.
例えば、充電電流Ichは、
で求まる。また、放電電流Idisは、
で求まる。
For example, the charging current Ich is
It is obtained by Also, the discharge current Idis is
It is obtained by
図11(a)及び図11(b)は、第1及び第2の実施形態の電荷量計測回路1が備えている積分回路100の増幅演算回路100aの入力オフセット電圧Vosaの分布と、入力電圧Vinの範囲とを示す図である。   11A and 11B show the distribution of the input offset voltage Vosa and the input voltage of the amplification operation circuit 100a of the integration circuit 100 provided in the charge amount measurement circuit 1 of the first and second embodiments. It is a figure which shows the range of Vin.
本発明の実施形態においても従来と同様に、製品の量産時に演算増幅回路100aの入力オフセット電圧Vosaのばらつきは発生する。本発明の実施形態では、この入力オフセット電圧のばらつきが存在する状態で入力オフセット電圧Vosaを入力電圧範囲外に設定する(図11(a))。   Also in the embodiment of the present invention, variation in the input offset voltage Vosa of the operational amplifier circuit 100a occurs at the time of mass production of products as in the prior art. In the embodiment of the present invention, the input offset voltage Vosa is set outside the input voltage range in a state where the variation of the input offset voltage exists (FIG. 11A).
−Vmin≦Vin<0Vのとき、Tm<Tosaとなり、従来の電荷量計測回路2と同様に、入力オフセット電圧Vosaの影響を補正し、正しい電荷量を計測することができる。   When −Vmin ≦ Vin <0V, Tm <Tosa, and the influence of the input offset voltage Vosa can be corrected and the correct charge amount can be measured as in the conventional charge amount measurement circuit 2.
一方、0V<Vin≦+Vmaxのとき、Tm>Tosaとなるが、このような場合でも本発明の電荷量計測回路1は、充電時の動作で説明したように、入力オフセット電圧Vosaの影響を補正する機能を備えており、正しい電荷量を計測することができる。   On the other hand, when 0 V <Vin ≦ + Vmax, Tm> Tosa. Even in such a case, the charge amount measuring circuit 1 of the present invention corrects the influence of the input offset voltage Vosa as described in the operation during charging. The correct charge amount can be measured.
以上、第1及び第2の実施形態によると、積分回路100に用いられる演算増幅回路100aに入力オフセット電圧Vosaを設定することによって、入力電圧Vinの全測定範囲に対して、検知抵抗Rinに流れる電荷量を計測することができる。また、入力電圧Vinと設定された入力オフセット電圧VosaとがVin<Vosaの条件を満たし、かつ、適当な差をつけることによって、Vin=Vosaの状態とはならないため、第1の比較回路102の出力電圧V12は必ず反転し、検知抵抗Rinに流れる電荷量を計測することができる。   As described above, according to the first and second embodiments, by setting the input offset voltage Vosa in the operational amplifier circuit 100a used in the integration circuit 100, the entire measurement range of the input voltage Vin flows to the detection resistor Rin. The amount of charge can be measured. Further, since the input voltage Vin and the set input offset voltage Vosa satisfy the condition of Vin <Vosa and an appropriate difference is not established, the state of Vin = Vosa is not obtained. The output voltage V12 is always inverted, and the amount of charge flowing through the detection resistor Rin can be measured.
図12〜図16は、第1及び第2の実施形態に係る演算増幅回路100aの入力オフセット電圧Vosaを実現する例である。   12 to 16 are examples of realizing the input offset voltage Vosa of the operational amplifier circuit 100a according to the first and second embodiments.
図12は、演算増幅回路によく用いられる差動入力段の1対のトランジスタのサイズに差をつけて入力オフセット電圧Vosaを設定した例である。ここでは、差動入力段の一方のトランジスタを並列に複数接続することによりトランジスタのサイズに差をつけている。I0は電流源、MP1〜3はPチャネル型MOSトランジスタ、MN1〜2はNチャネル型MOSトランジスタである。図13は、演算増幅回路によく用いられる電流源の電流量に差をつけて入力オフセット電圧Vosaを設定した例である。ここでは、電流源としてカレントミラーを構成する1対のトランジスタの一方を並列に複数接続することによりトランジスタのサイズに差をつけ、電流量に差をつけている。I0は電流源、MP1〜2はPチャネル型MOSトランジスタ、MN1〜3はNチャネル型MOSトランジスタである。   FIG. 12 shows an example in which the input offset voltage Vosa is set with a difference in the size of a pair of transistors in a differential input stage often used in an operational amplifier circuit. Here, the transistor size is differentiated by connecting a plurality of transistors in one of the differential input stages in parallel. I0 is a current source, MP1 to MP3 are P-channel MOS transistors, and MN1 to MN2 are N-channel MOS transistors. FIG. 13 shows an example in which the input offset voltage Vosa is set with a difference in the amount of current of a current source often used in an operational amplifier circuit. Here, by connecting one of a pair of transistors constituting a current mirror as a current source in parallel, a difference is made in the size of the transistor, and the current amount is made different. I0 is a current source, MP1 and MP2 are P-channel MOS transistors, and MN1 to MN3 are N-channel MOS transistors.
図14は、演算増幅回路によく用いられる差動入力段の1対のトランジスタに接続されるオフセット抵抗の抵抗値に差をつけて入力オフセット電圧Vosaを設定した例である。ここでは、差動入力段の一方のトランジスタのみにオフセット抵抗Rofを接続することにより抵抗値に差をつけている。図15は、演算増幅回路によく用いられる電流源に接続されるオフセット抵抗の抵抗値に差をつけて入力オフセット電圧Vosaを設定した例である。ここでは、一方の電流源のみにオフセット抵抗Rofを接続することにより抵抗値に差をつけている。   FIG. 14 shows an example in which the input offset voltage Vosa is set by making a difference between resistance values of offset resistors connected to a pair of transistors in a differential input stage often used in an operational amplifier circuit. Here, the resistance value is differentiated by connecting the offset resistor Rof to only one transistor of the differential input stage. FIG. 15 shows an example in which the input offset voltage Vosa is set by adding a difference to the resistance value of an offset resistor connected to a current source often used in an operational amplifier circuit. Here, the resistance value is differentiated by connecting the offset resistor Rof to only one current source.
図12〜図15では、一般的な演算増幅回路を用いて説明したが、折り返しカスコード差動増幅回路(フォールデッドカスコード型増幅回路やRail−to−Rail型増幅回路)等の、他の差動又は演算増幅回路であっても同様の効果が得られるのは言うまでもない。   12 to 15 are described using a general operational amplifier circuit, but other differentials such as a folded cascode differential amplifier circuit (folded cascode amplifier circuit or Rail-to-Rail amplifier circuit) are also used. It goes without saying that the same effect can be obtained even with an operational amplifier circuit.
図16は、増幅器AMPにバイアス電圧を印加することにより入力オフセット電圧Vosaを設定した演算増幅回路の回路図である。   FIG. 16 is a circuit diagram of an operational amplifier circuit in which the input offset voltage Vosa is set by applying a bias voltage to the amplifier AMP.
なお、第1及び第2の実施形態では、演算増幅回路100aの非反転入力側に入力オフセット電圧Vosaを設定したが、反転入力側に入力オフセット電圧Vosaを設定し、所望の動作を得るようにしても、第1及び第2の実施形態と同様の効果が得られる。   In the first and second embodiments, the input offset voltage Vosa is set on the non-inverting input side of the operational amplifier circuit 100a. However, the input offset voltage Vosa is set on the inverting input side to obtain a desired operation. However, the same effect as the first and second embodiments can be obtained.
更に、第1及び第2の実施形態では、演算増幅回路100aに入力オフセット電圧Vosaを設定しているが、演算増幅回路100aの外部からバイアス電圧を印加しても同様の効果が得られることは言うまでもない。   Further, in the first and second embodiments, the input offset voltage Vosa is set in the operational amplifier circuit 100a. However, the same effect can be obtained even if a bias voltage is applied from the outside of the operational amplifier circuit 100a. Needless to say.
また、第1の実施形態では放電計測回路20と充電計測回路30と記憶回路50とを用いた例を、第2の実施形態では電荷計測回路25と時間計測回路35と電荷積算回路40と記憶回路50とを用いた例をそれぞれ示したが、これらの機能をマイクロコンピュータや専用の演算回路で処理しても同様の効果が得られる。また、加算及び減算の処理をアップダウンカウンタで行ってもよい。   In the first embodiment, an example using the discharge measurement circuit 20, the charge measurement circuit 30, and the storage circuit 50 is used. In the second embodiment, the charge measurement circuit 25, the time measurement circuit 35, the charge integration circuit 40, and the storage are stored. Although examples using the circuit 50 are shown, the same effect can be obtained even if these functions are processed by a microcomputer or a dedicated arithmetic circuit. Further, addition and subtraction processing may be performed by an up / down counter.
図17は、第1及び第2の実施形態を応用した携帯型電子機器3への応用例を示す。携帯型電子機器3は、二次電池の充放電時に流れる電流を入力電圧Vinに変換する検知抵抗Rinと、入力電圧Vinから検知抵抗Rinに流れる電荷量又は電流を計測する電荷量計測回路1と、電荷量計測回路1によって計測された電荷量から二次電池の残容量を計算処理する演算回路(マイクロコンピュータ)4と、このマイクロコンピュータ4の計算処理結果を表示する表示回路5とから構成されている。   FIG. 17 shows an application example to the portable electronic device 3 to which the first and second embodiments are applied. The portable electronic device 3 includes a detection resistor Rin that converts a current that flows during charging and discharging of the secondary battery into an input voltage Vin, and a charge amount measurement circuit 1 that measures the amount of charge or current flowing from the input voltage Vin to the detection resistor Rin. And an arithmetic circuit (microcomputer) 4 for calculating the remaining capacity of the secondary battery from the charge amount measured by the charge amount measuring circuit 1, and a display circuit 5 for displaying the calculation processing result of the microcomputer 4. ing.
電荷量計測回路1は、第1及び第2の実施形態のように、入力電圧Vinの最大値より大きい、又は最小値より小さい入力オフセット電圧Vosaを有する演算増幅回路100aを用いた積分回路100を備えている。したがって、このような携帯型電子機器3は、入力電圧Vinの全測定範囲において、不感帯を有することなく、電荷量又は電流量を計測することができる。   As in the first and second embodiments, the charge amount measurement circuit 1 includes an integration circuit 100 using an operational amplifier circuit 100a having an input offset voltage Vosa that is larger than the maximum value of the input voltage Vin or smaller than the minimum value. I have. Therefore, such a portable electronic device 3 can measure the amount of charge or the amount of current without having a dead zone in the entire measurement range of the input voltage Vin.
本発明の電荷量計測回路は、二次電池を搭載した携帯電話、デジタルカメラ、ゲーム機等の携帯型電子機器や電気自動車等に有用である。また、電流計等にも応用可能である。   The charge amount measurement circuit of the present invention is useful for portable electronic devices such as mobile phones, digital cameras, and game machines equipped with secondary batteries, electric vehicles, and the like. It can also be applied to ammeters and the like.
1,2 電荷量計測回路
3 携帯型電子機器
4 演算回路(マイクロコンピュータ)
5 表示回路
10 電圧電荷変換回路
20 放電計測回路
25 電荷計測回路
30 充電計測回路
35 時間計測回路
40 電荷積算回路
50 記憶回路
100,200 積分回路
100a,200a 演算増幅回路
101,105 スイッチ
102,103 比較回路
104 論理回路
106 電荷カウンタ
107 計測カウンタ
108 レジスタ
109 充電カウンタ
110 放電カウンタ
111 スタートストップ制御回路
112 積算カウンタ
206 非同期カウンタ
207 タイマ
AMP 増幅器
C コンデンサ
CLK クロック
EN イネーブル信号
OF1,OF2 オーバーフロー信号
R,Rin,Rof 抵抗
V10,V20 積分回路の出力電圧
V12,V13,V22,V23 比較回路の出力電圧
V14,V24 論理回路の出力電圧
Vdd 電源電圧
Vin 入力電圧
VH 第1の基準電圧
VL 第2の基準電圧
Vos,Vosa 入力オフセット電圧
a 入力端子
b GND端子
c 演算増幅回路の反転入力端子
d 演算増幅回路の非反転入力端子
e 演算増幅回路の出力端子
1, 2 Charge measurement circuit 3 Portable electronic device 4 Arithmetic circuit (microcomputer)
5 display circuit 10 voltage charge conversion circuit 20 discharge measurement circuit 25 charge measurement circuit 30 charge measurement circuit 35 time measurement circuit 40 charge integration circuit 50 storage circuit 100, 200 integration circuit 100a, 200a operational amplification circuit 101, 105 switch 102, 103 comparison Circuit 104 Logic circuit 106 Charge counter 107 Measurement counter 108 Register 109 Charge counter 110 Discharge counter 111 Start / stop control circuit 112 Integration counter 206 Asynchronous counter 207 Timer AMP Amplifier C Capacitor CLK Clock EN Enable signal OF1, OF2 Overflow signal R, Rin, Rof Resistor V10, V20 Integration circuit output voltage V12, V13, V22, V23 Comparison circuit output voltage V14, V24 Logic circuit output voltage Vdd Power supply voltage Vin input Pressure VH first reference voltage VL second reference voltage Vos, the output terminal of the non-inverting input terminal e operational amplifier inverting input terminal d operational amplifier circuit Vosa input offset voltage a input terminal b GND terminal c operational amplifier circuit

Claims (33)

  1. 入力電圧を電荷量に相当するパルスに変換する電圧電荷変換回路と、
    各々前記電圧電荷変換回路の出力パルスをカウントする充電計測回路及び放電計測回路と、
    前記入力電圧が0Vのときの前記充電計測回路の計数値を保持し、かつ当該計数値を前記充電計測回路に設定する記憶回路とを有する電荷量計測回路であって、
    前記充電計測回路のカウントがオーバーフローに至ったときには前記放電計測回路の計数値を減算し、前記放電計測回路のカウントがオーバーフローに至ったときには前記充電計測回路の計数値を減算するように構成され、かつ、
    前記電圧電荷変換回路は、前記入力電圧の最大値より大きい、又は最小値より小さい入力オフセット電圧を有する演算増幅回路を用いた積分回路を備えたことを特徴とする電荷量計測回路。
    A voltage charge conversion circuit that converts an input voltage into a pulse corresponding to the amount of charge; and
    A charge measuring circuit and a discharge measuring circuit, each counting an output pulse of the voltage-to-charge converter circuit;
    A charge amount measurement circuit having a storage circuit that holds a count value of the charge measurement circuit when the input voltage is 0 V and sets the count value in the charge measurement circuit;
    The count value of the discharge measurement circuit is subtracted when the count of the charge measurement circuit reaches an overflow, and the count value of the charge measurement circuit is subtracted when the count of the discharge measurement circuit reaches an overflow, And,
    2. The charge amount measuring circuit according to claim 1, wherein the voltage-to-charge converter circuit includes an integrating circuit using an operational amplifier circuit having an input offset voltage that is greater than a maximum value or less than a minimum value of the input voltage.
  2. 請求項1記載の電荷量計測回路において、
    前記電圧電荷変換回路は、
    前記積分回路への入力電圧を、計測対象となる電圧又は基準電圧に切り替える第1のスイッチと、
    前記積分回路の出力電圧と第1の基準電圧とを比較しその比較結果を出力する第1の比較回路と、
    前記積分回路の出力電圧と第2の基準電圧とを比較しその比較結果を出力する第2の比較回路と、
    前記第1の比較回路の出力電圧の反転又は前記第2の比較回路の出力電圧の反転に応答してセット、リセットされる電圧を出力する論理回路と、
    前記論理回路の出力電圧により導通と非導通とを制御されて前記積分回路を初期化する第2のスイッチとを更に備えたことを特徴とする電荷量計測回路。
    The charge amount measurement circuit according to claim 1,
    The voltage to charge conversion circuit is
    A first switch for switching an input voltage to the integration circuit to a voltage to be measured or a reference voltage;
    A first comparison circuit that compares the output voltage of the integration circuit with a first reference voltage and outputs the comparison result;
    A second comparison circuit that compares the output voltage of the integration circuit with a second reference voltage and outputs the comparison result;
    A logic circuit that outputs a voltage that is set and reset in response to inversion of the output voltage of the first comparison circuit or inversion of the output voltage of the second comparison circuit;
    A charge amount measuring circuit, further comprising: a second switch that controls conduction and non-conduction by an output voltage of the logic circuit to initialize the integration circuit.
  3. 請求項1記載の電荷量計測回路において、
    前記充電計測回路は計測カウンタ及び充電カウンタを、前記放電計測回路は電荷カウンタ及び放電カウンタをそれぞれ備え、
    前記計測カウンタは、前記第1のスイッチが前記基準電圧に切り替えられたときには、前記電荷カウンタがオーバーフローに至るまでの時間を計測し、かつ、前記第1のスイッチが前記計測対象となる電圧に接続されたときには計測時間の経過を示すように構成され、
    前記充電カウンタは、前記計測カウンタがオーバーフローしたときに1カウント加算し、前記電荷カウンタがオーバーフローしたときに1カウント減算することを特徴とする電荷量計測回路。
    The charge amount measurement circuit according to claim 1,
    The charge measurement circuit includes a measurement counter and a charge counter, and the discharge measurement circuit includes a charge counter and a discharge counter,
    The measurement counter measures the time until the charge counter overflows when the first switch is switched to the reference voltage, and the first switch is connected to the voltage to be measured. Is configured to show the passage of measurement time,
    The charge amount measurement circuit according to claim 1, wherein the charge counter adds 1 count when the measurement counter overflows and subtracts 1 count when the charge counter overflows.
  4. 請求項3記載の電荷量計測回路において、
    前記電荷カウンタは、前記第1の比較回路の出力電圧又は前記第2の比較回路の出力電圧が反転した回数をカウントし、
    前記放電カウンタは、前記電荷カウンタがオーバーフローしたときに1カウント加算し、前記計測カウンタがオーバーフローしたときに1カウント減算することを特徴とする電荷量計測回路。
    In the charge amount measurement circuit according to claim 3,
    The charge counter counts the number of times the output voltage of the first comparison circuit or the output voltage of the second comparison circuit is inverted,
    The charge amount measurement circuit according to claim 1, wherein the discharge counter adds 1 count when the charge counter overflows and subtracts 1 count when the measurement counter overflows.
  5. 請求項3記載の電荷量計測回路において、
    前記記憶回路は、前記入力電圧が0Vのときに前記計測カウンタが計測した計測値を格納し、かつ当該計測値を前記計測カウンタに設定するレジスタであることを特徴とする電荷量計測回路。
    In the charge amount measurement circuit according to claim 3,
    The charge amount measurement circuit, wherein the storage circuit is a register that stores a measurement value measured by the measurement counter when the input voltage is 0 V and sets the measurement value in the measurement counter.
  6. 請求項5記載の電荷量計測回路において、
    前記レジスタは、アップカウンタ又はダウンカウンタであることを特徴とする電荷量計測回路。
    The charge amount measurement circuit according to claim 5,
    The charge amount measuring circuit, wherein the register is an up counter or a down counter.
  7. 請求項1記載の電荷量計測回路において、
    前記演算増幅回路は、差動入力段の1対のトランジスタのサイズに差をつけることによって前記入力オフセット電圧を発生させることを特徴とする電荷量計測回路。
    The charge amount measurement circuit according to claim 1,
    The charge amount measuring circuit, wherein the operational amplifier circuit generates the input offset voltage by making a difference between the sizes of a pair of transistors in a differential input stage.
  8. 請求項1記載の電荷量計測回路において、
    前記演算増幅回路は、差動入力段の1対のトランジスタに接続される電流源の電流量に差をつけることによって前記入力オフセット電圧を発生させることを特徴とする電荷量計測回路。
    The charge amount measurement circuit according to claim 1,
    The charge amount measuring circuit, wherein the operational amplifier circuit generates the input offset voltage by making a difference in a current amount of a current source connected to a pair of transistors in a differential input stage.
  9. 請求項1記載の電荷量計測回路において、
    前記演算増幅回路は、差動入力段の1対のトランジスタに接続されるオフセット抵抗の抵抗値に差をつけることによって前記入力オフセット電圧を発生させることを特徴とする電荷量計測回路。
    The charge amount measurement circuit according to claim 1,
    The charge amount measuring circuit, wherein the operational amplifier circuit generates the input offset voltage by making a difference between resistance values of offset resistors connected to a pair of transistors in a differential input stage.
  10. 請求項1記載の電荷量計測回路において、
    前記演算増幅回路は、差動入力段の1対のトランジスタに接続された電流源に接続されるオフセット抵抗の抵抗値に差をつけることによって前記入力オフセット電圧を発生させることを特徴とする電荷量計測回路。
    The charge amount measurement circuit according to claim 1,
    The operational amplifier circuit generates the input offset voltage by differentiating a resistance value of an offset resistor connected to a current source connected to a pair of transistors in a differential input stage. Measuring circuit.
  11. 請求項1記載の電荷量計測回路において、
    前記演算増幅回路は、反転入力端子又は非反転入力端子のいずれかに前記積分回路の入力電圧の最大値より大きい、又は最小値より小さいバイアス電圧が印加されることを特徴とする電荷量計測回路。
    The charge amount measurement circuit according to claim 1,
    In the operational amplifier circuit, a charge voltage measuring circuit, wherein a bias voltage larger than a maximum value or smaller than a minimum value of the input voltage of the integrating circuit is applied to either an inverting input terminal or a non-inverting input terminal. .
  12. 請求項1記載の電荷量計測回路において、
    前記記憶回路は、アップカウンタ又はダウンカウンタであることを特徴とする電荷量計測回路。
    The charge amount measurement circuit according to claim 1,
    The charge amount measuring circuit, wherein the memory circuit is an up counter or a down counter.
  13. 請求項1記載の電荷量計測回路において、
    前記入力電圧は、所定の電源に直列接続された検知抵抗の両端電圧であることを特徴とする電荷量計測回路。
    The charge amount measurement circuit according to claim 1,
    The charge amount measuring circuit, wherein the input voltage is a voltage across a sensing resistor connected in series to a predetermined power source.
  14. 二次電池に直列に接続された検知抵抗と、
    前記検知抵抗に流れる電流により発生する電圧を入力とし、前記検知抵抗に流れる電流に相当する電荷量を出力する請求項1記載の電荷量計測回路と、
    前記電荷量計測回路により計測された電荷量から二次電池の残容量を計算する演算回路と、
    前記演算回路の計算結果を表示する表示回路とを備えたことを特徴とする携帯型電子機器。
    A sensing resistor connected in series to the secondary battery;
    The charge amount measuring circuit according to claim 1, wherein a voltage generated by a current flowing through the detection resistor is input, and a charge amount corresponding to the current flowing through the detection resistor is output.
    An arithmetic circuit for calculating the remaining capacity of the secondary battery from the charge amount measured by the charge amount measurement circuit;
    A portable electronic device comprising a display circuit for displaying a calculation result of the arithmetic circuit.
  15. 請求項14記載の携帯型電子機器において、
    前記演算回路は、マイクロコンピュータであることを特徴とする携帯型電子機器。
    The portable electronic device according to claim 14, wherein
    A portable electronic device, wherein the arithmetic circuit is a microcomputer.
  16. 入力電圧を電荷量に相当するパルスに変換する電圧電荷変換回路と、
    前記電圧電荷変換回路の出力パルスをカウントする電荷計測回路と、
    前記入力電圧が0Vのときに前記電荷計測回路がオーバーフローするまでの時間をクロックで計測し、かつ電荷量計測時に計測時間の経過を示す時間計測回路と、
    前記電荷計測回路と前記時間計測回路との各々のオーバーフローの時間差に相当するクロック数をカウントする電荷積算回路と、
    前記入力電圧が0Vのときの前記時間計測回路の計数値を保持し、かつ当該計数値を前記時間計測回路に設定する記憶回路とを有し、
    前記電圧電荷変換回路は、前記入力電圧の最大値より大きい、又は最小値より小さい入力オフセット電圧を有する演算増幅回路を用いた積分回路を備えたことを特徴とする電荷量計測回路。
    A voltage charge conversion circuit that converts an input voltage into a pulse corresponding to the amount of charge; and
    A charge measuring circuit for counting output pulses of the voltage-to-charge converter circuit;
    A time measurement circuit that measures the time until the charge measurement circuit overflows when the input voltage is 0 V with a clock and indicates the passage of the measurement time when measuring the charge amount; and
    A charge integrating circuit that counts the number of clocks corresponding to the time difference of overflow between the charge measuring circuit and the time measuring circuit;
    A storage circuit that holds a count value of the time measurement circuit when the input voltage is 0 V and sets the count value in the time measurement circuit;
    2. The charge amount measuring circuit according to claim 1, wherein the voltage-to-charge converter circuit includes an integrating circuit using an operational amplifier circuit having an input offset voltage that is greater than a maximum value or less than a minimum value of the input voltage.
  17. 請求項16記載の電荷量計測回路において、
    前記電圧電荷変換回路は、
    前記積分回路への入力電圧を、計測対象となる電圧又は基準電圧に切り替える第1のスイッチと、
    前記積分回路の出力電圧と第1の基準電圧とを比較しその比較結果を出力する第1の比較回路と、
    前記積分回路の出力電圧と第2の基準電圧とを比較しその比較結果を出力する第2の比較回路と、
    前記第1の比較回路の出力電圧の反転又は前記第2の比較回路の出力電圧の反転に応答してセット、リセットされる電圧を出力する論理回路と、
    前記論理回路の出力電圧により導通と非導通とを制御されて前記積分回路を初期化する第2のスイッチとを更に備えたことを特徴とする電荷量計測回路。
    The charge amount measuring circuit according to claim 16,
    The voltage to charge conversion circuit is
    A first switch for switching an input voltage to the integration circuit to a voltage to be measured or a reference voltage;
    A first comparison circuit that compares the output voltage of the integration circuit with a first reference voltage and outputs the comparison result;
    A second comparison circuit that compares the output voltage of the integration circuit with a second reference voltage and outputs the comparison result;
    A logic circuit that outputs a voltage that is set and reset in response to inversion of the output voltage of the first comparison circuit or inversion of the output voltage of the second comparison circuit;
    A charge amount measuring circuit, further comprising: a second switch that controls conduction and non-conduction by an output voltage of the logic circuit to initialize the integration circuit.
  18. 請求項17記載の電荷量計測回路において、
    前記電荷計測回路は、前記第1の比較回路の出力電圧又は前記第2の比較回路の出力電圧が反転した回数をカウントする電荷カウンタを備えたことを特徴とする電荷量計測回路。
    The charge amount measurement circuit according to claim 17,
    The charge measurement circuit includes a charge counter that counts the number of times the output voltage of the first comparison circuit or the output voltage of the second comparison circuit is inverted.
  19. 請求項17記載の電荷量計測回路において、
    前記時間計測回路は、前記第1のスイッチが前記基準電圧に切り替えられたときには、前記電荷カウンタがオーバーフローに至るまでの時間を計測し、かつ、前記第1のスイッチが前記計測対象となる電圧に接続されたときには計測時間の経過を示す計測カウンタを備えたことを特徴とする電荷量計測回路。
    The charge amount measurement circuit according to claim 17,
    When the first switch is switched to the reference voltage, the time measurement circuit measures a time until the charge counter reaches an overflow, and the first switch is set to the voltage to be measured. A charge amount measurement circuit comprising a measurement counter indicating the passage of measurement time when connected.
  20. 請求項19記載の電荷量計測回路において、
    前記計測カウンタは、アップカウンタ又はダウンカウンタであることを特徴とする電荷量計測回路。
    The charge amount measuring circuit according to claim 19,
    The charge amount measurement circuit, wherein the measurement counter is an up counter or a down counter.
  21. 請求項16記載の電荷量計測回路において、
    前記電荷積算回路は、
    前記電荷計測回路のオーバーフロー信号と前記時間計測回路のオーバーフロー信号とにより、先に入力されたいずれかのオーバーフロー信号から、後に入力された他のオーバーフロー信号までの期間を示すイネーブル信号を生成するスタートストップ制御回路と、
    前記スタートストップ制御回路の前記イネーブル信号によりカウント又は停止を制御される積算カウンタとを備えたことを特徴とする電荷量計測回路。
    The charge amount measuring circuit according to claim 16,
    The charge integrating circuit is
    Start / stop that generates an enable signal indicating a period from one of the previously input overflow signals to another overflow signal that is input later, based on the overflow signal of the charge measuring circuit and the overflow signal of the time measuring circuit A control circuit;
    A charge amount measuring circuit comprising: an integration counter whose counting or stopping is controlled by the enable signal of the start / stop control circuit.
  22. 請求項21記載の電荷量計測回路において、
    前記積算カウンタは、アップカウンタ又はダウンカウンタであることを特徴とする電荷量計測回路。
    The charge amount measuring circuit according to claim 21,
    The charge amount measuring circuit, wherein the integration counter is an up counter or a down counter.
  23. 請求項16記載の電荷量計測回路において、
    前記記憶回路は、前記入力電圧が0Vのときに前記時間計測回路が計測した計測値を格納し、かつ当該計測値を前記時間計測回路に設定することを特徴とする電荷量計測回路。
    The charge amount measuring circuit according to claim 16,
    The charge amount measurement circuit, wherein the storage circuit stores a measurement value measured by the time measurement circuit when the input voltage is 0 V, and sets the measurement value in the time measurement circuit.
  24. 請求項23記載の電荷量計測回路において、
    前記記憶回路は、レジスタであることを特徴とする電荷量計測回路。
    The charge amount measurement circuit according to claim 23,
    The charge amount measuring circuit, wherein the memory circuit is a register.
  25. 請求項23記載の電荷量計測回路において、
    前記記憶回路は、アップカウンタ又はダウンカウンタであることを特徴とする電荷量計測回路。
    The charge amount measurement circuit according to claim 23,
    The charge amount measuring circuit, wherein the memory circuit is an up counter or a down counter.
  26. 請求項16記載の電荷量計測回路において、
    前記演算増幅回路は、差動入力段の1対のトランジスタのサイズに差をつけることによって前記入力オフセット電圧を発生させることを特徴とする電荷量計測回路。
    The charge amount measuring circuit according to claim 16,
    The charge amount measuring circuit, wherein the operational amplifier circuit generates the input offset voltage by making a difference between the sizes of a pair of transistors in a differential input stage.
  27. 請求項16記載の電荷量計測回路において、
    前記演算増幅回路は、差動入力段の1対のトランジスタに接続される電流源の電流量に差をつけることによって前記入力オフセット電圧を発生させることを特徴とする電荷量計測回路。
    The charge amount measuring circuit according to claim 16,
    The charge amount measuring circuit, wherein the operational amplifier circuit generates the input offset voltage by making a difference in a current amount of a current source connected to a pair of transistors in a differential input stage.
  28. 請求項16記載の電荷量計測回路において、
    前記演算増幅回路は、差動入力段の1対のトランジスタに接続されるオフセット抵抗の抵抗値に差をつけることによって前記入力オフセット電圧を発生させることを特徴とする電荷量計測回路。
    The charge amount measuring circuit according to claim 16,
    The charge amount measuring circuit, wherein the operational amplifier circuit generates the input offset voltage by making a difference between resistance values of offset resistors connected to a pair of transistors in a differential input stage.
  29. 請求項16記載の電荷量計測回路において、
    前記演算増幅回路は、差動入力段の1対のトランジスタに接続された電流源に接続されるオフセット抵抗の抵抗値に差をつけることによって前記入力オフセット電圧を発生させることを特徴とする電荷量計測回路。
    The charge amount measuring circuit according to claim 16,
    The operational amplifier circuit generates the input offset voltage by differentiating a resistance value of an offset resistor connected to a current source connected to a pair of transistors in a differential input stage. Measuring circuit.
  30. 請求項16記載の電荷量計測回路において、
    前記演算増幅回路は、反転入力端子又は非反転入力端子のいずれかに前記積分回路の入力電圧の最大値より大きい、又は最小値より小さいバイアス電圧が印加されることを特徴とする電荷量計測回路。
    The charge amount measuring circuit according to claim 16,
    In the operational amplifier circuit, a charge voltage measuring circuit, wherein a bias voltage larger than a maximum value or smaller than a minimum value of the input voltage of the integrating circuit is applied to either an inverting input terminal or a non-inverting input terminal. .
  31. 請求項16記載の電荷量計測回路において、
    前記入力電圧は、所定の電源に直列接続された検知抵抗の両端電圧であることを特徴とする電荷量計測回路。
    The charge amount measuring circuit according to claim 16,
    The charge amount measuring circuit, wherein the input voltage is a voltage across a sensing resistor connected in series to a predetermined power source.
  32. 二次電池に直列に接続された検知抵抗と、
    前記検知抵抗に流れる電流により発生する電圧を入力とし、前記検知抵抗に流れる電流に相当する電荷量を出力する請求項16記載の電荷量計測回路と、
    前記電荷量計測回路により計測された電荷量から二次電池の残容量を計算する演算回路と、
    前記演算回路の計算結果を表示する表示回路とを備えたことを特徴とする携帯型電子機器。
    A sensing resistor connected in series to the secondary battery;
    The charge amount measurement circuit according to claim 16, wherein a voltage generated by a current flowing through the detection resistor is input, and a charge amount corresponding to the current flowing through the detection resistor is output.
    An arithmetic circuit for calculating the remaining capacity of the secondary battery from the charge amount measured by the charge amount measurement circuit;
    A portable electronic device comprising a display circuit for displaying a calculation result of the arithmetic circuit.
  33. 請求項32記載の携帯型電子機器において、
    前記演算回路は、マイクロコンピュータであることを特徴とする携帯型電子機器。
    The portable electronic device according to claim 32, wherein
    A portable electronic device, wherein the arithmetic circuit is a microcomputer.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013253841A (en) * 2012-06-06 2013-12-19 Fuji Electric Co Ltd Current sensing circuit
CN106872903A (en) * 2017-02-22 2017-06-20 重庆长安汽车股份有限公司 Electric quantity acquisition circuit and method, battery electric quantity measuring circuit and its measuring method
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