JP2010251767A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に係り、特に配線等のピッチの狭い半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a narrow pitch such as wiring.
情報化社会の進展に伴い、半導体装置の微細化、高集積化がより一層求められている。 With the progress of the information society, further miniaturization and higher integration of semiconductor devices are required.
ＳＲＡＭやＦＬＡＳＨメモリ等の半導体記憶装置においては、メモリセル部において配線や導体プラグが極めて高密度に配される。配線や導体プラグ等を極めて高密度に配することにより、メモリセルのサイズを縮小することが可能となり、記憶容量の向上に寄与することが可能となる。 In a semiconductor memory device such as an SRAM or a FLASH memory, wirings and conductor plugs are arranged at a very high density in the memory cell portion. By arranging wirings, conductor plugs, and the like at an extremely high density, it is possible to reduce the size of the memory cell and contribute to an improvement in storage capacity.
しかしながら、配線や導体プラグを極めて高密度に配した場合には、互いに隣接する配線や導体プラグが短絡しすくなる。互いに隣接する配線や導体プラグの短絡は、半導体装置の製造歩留りの低下を招いてしまう。図３１は、隣接する配線どうしが短絡している状態を示す平面図である。図３１に示すように、配線１６４が極めて狭いピッチで配されている。配線１６４の下には、点線の丸印で示すように、配線１６４と一体に形成された導体プラグ１６２が埋め込まれている。配線１６４と導体プラグ１６２とは、デュアルダマシン法により絶縁層１５２中に埋め込まれている。互いに隣接する配線１６４が短絡している部分は、実線の丸印を用いて示されている。 However, when wirings and conductor plugs are arranged at an extremely high density, adjacent wirings and conductor plugs are easily short-circuited. A short circuit between wirings and conductor plugs adjacent to each other causes a decrease in the manufacturing yield of the semiconductor device. FIG. 31 is a plan view showing a state in which adjacent wirings are short-circuited. As shown in FIG. 31, the wirings 164 are arranged at an extremely narrow pitch. A conductor plug 162 formed integrally with the wiring 164 is embedded under the wiring 164 as indicated by a dotted circle. The wiring 164 and the conductor plug 162 are embedded in the insulating layer 152 by a dual damascene method. A portion where the wirings 164 adjacent to each other are short-circuited is indicated by a solid circle.
ここで、ＡｒＦ露光装置やハーフトーン型の位相シフトマスクを用いれば、露光プロセスにおける余裕度を向上することができ、配線どうしの短絡を防止しつつ、配線ピッチを狭くすることが可能である。しかし、ＡｒＦ露光装置やハーフトーン型の位相シフトマスクは極めて高価であり、半導体装置の低コスト化の要請に反する。 Here, if an ArF exposure apparatus or a halftone type phase shift mask is used, the margin in the exposure process can be improved, and the wiring pitch can be narrowed while preventing a short circuit between the wirings. However, the ArF exposure apparatus and the halftone phase shift mask are extremely expensive, and are contrary to the demand for cost reduction of the semiconductor device.
本発明の目的は、高価な露光装置や高価なマスクを用いることなく、配線等のピッチを狭くすることができる半導体装置及びその製造方法を提供することにある。 An object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can narrow the pitch of wirings and the like without using an expensive exposure apparatus or an expensive mask.
本発明の一観点によれば、第１の導電パターンと、前記第１の導電パターンに隣接して形成された、前記第１の導電パターンとほぼ平行な第２の導電パターンと、前記第１の導電パターンの所定領域下に形成され、前記第１の導電パターンに接続された第１の導体プラグと、前記第１の導電パターンの前記所定領域上に形成され、前記第１の導電パターンに接続された第２の導体プラグと、前記第２の導電パターンのうちの、前記第１の導電パターンの前記所定領域に隣接する所定領域下に形成され、前記第２の導電パターンに接続された第３の導体プラグと、前記第２の導電パターンの前記所定領域上に形成され、前記第２の導電パターンに接続された第４の導体プラグと、前記第１の導電パターンの上方に形成され、前記第２の導体プラグに接続された第３の導電パターンと、前記第２の導電パターンの上方に形成され、前記第４の導体プラグに接続された第４の導電パターンとを有し、前記第４の導体プラグは、前記第２の導体プラグに対して、ずれた位置に配されていることを特徴とする半導体装置が提供される。 According to one aspect of the present invention, a first conductive pattern, a second conductive pattern formed adjacent to the first conductive pattern and substantially parallel to the first conductive pattern, and the first conductive pattern A first conductive plug formed under a predetermined region of the conductive pattern and connected to the first conductive pattern; and formed on the predetermined region of the first conductive pattern; Of the second conductive plug connected and the second conductive pattern, the second conductive plug is formed under a predetermined region adjacent to the predetermined region of the first conductive pattern, and connected to the second conductive pattern. A third conductor plug, a fourth conductor plug formed on the predetermined region of the second conductive pattern and connected to the second conductive pattern, and formed above the first conductive pattern. , The second conductor plastic A third conductive pattern connected to the second conductive pattern, and a fourth conductive pattern formed above the second conductive pattern and connected to the fourth conductive plug, wherein the fourth conductive plug is A semiconductor device is provided in which the second conductor plug is disposed at a position shifted from the second conductor plug.
また、本発明の他の観点によれば、第１の導電パターンと、前記第１の導電パターンに隣接して形成された、前記第１の導電パターンとほぼ平行な第２の導電パターンと、前記第１の導電パターンの所定領域下に形成され、前記第１の導電パターンに接続された第１の導体プラグと、前記第１の導電パターンの前記所定領域上に形成され、前記第１の導電パターンに接続された第２の導体プラグと、前記第２の導電パターンのうちの、前記第１の導電パターンの前記所定領域に隣接する所定領域下に形成され、前記第２の導電パターンに接続された第３の導体プラグと、前記第２の導電パターンの前記所定領域上に形成され、前記第２の導電パターンに接続された第４の導体プラグと、前記第１の導電パターンの上方に形成され、前記第２の導体プラグに接続された第３の導電パターンと、前記第２の導電パターンの上方に形成され、前記第４の導体プラグに接続された第４の導電パターンとを有し、前記第３の導体プラグは、前記第１の導体プラグに対して、ずれた位置に配されており、前記第２の導体プラグは、前記第１の導体プラグが形成されている領域の上方の領域に位置しており、前記第４の導体プラグは、前記第３の導体プラグが形成されている領域の上方の領域に位置していることを特徴とする半導体装置が提供される。 According to another aspect of the present invention, a first conductive pattern and a second conductive pattern formed adjacent to the first conductive pattern and substantially parallel to the first conductive pattern; A first conductor plug formed under a predetermined region of the first conductive pattern and connected to the first conductive pattern; and formed on the predetermined region of the first conductive pattern; A second conductor plug connected to the conductive pattern; and a second conductive plug formed below a predetermined region of the second conductive pattern adjacent to the predetermined region of the first conductive pattern. A third conductive plug connected, a fourth conductive plug formed on the predetermined region of the second conductive pattern and connected to the second conductive pattern, and above the first conductive pattern Formed in the second A third conductive pattern connected to the body plug, and a fourth conductive pattern formed above the second conductive pattern and connected to the fourth conductive plug, and the third conductor The plug is disposed at a position shifted with respect to the first conductor plug, and the second conductor plug is located in a region above the region where the first conductor plug is formed. And the fourth conductor plug is located in a region above the region where the third conductor plug is formed.
以上の通り、本発明によれば、導体プラグが配線の長手方向にずらして配されているため、配線のうちの幅が大きくなっている部分どうしを遠ざけることができる。このため、本発明によれば、高価なＡｒＦ露光装置やハーフトーン型の位相シフトマスクを用いることなく、配線のピッチを狭くすることができる。従って、本発明によれば、高い製造歩留りを確保しつつ、集積度の高い半導体装置を低コストで提供することができる。 As described above, according to the present invention, the conductor plugs are arranged so as to be shifted in the longitudinal direction of the wiring, so that the portions of the wiring having the larger width can be separated from each other. For this reason, according to the present invention, the pitch of the wiring can be reduced without using an expensive ArF exposure apparatus or a halftone type phase shift mask. Therefore, according to the present invention, a highly integrated semiconductor device can be provided at a low cost while ensuring a high manufacturing yield.
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図２０を用いて説明する。
[First Embodiment]
The semiconductor device and the manufacturing method thereof according to the first embodiment of the present invention will be described with reference to FIGS.
（半導体装置）
まず、本実施形態による半導体装置を図１乃至図６を用いて説明する。図１は、本実施形態による半導体装置を示す断面図及び平面図である。図１（ａ）は断面図であり、図１（ｂ）は平面図である。図１（ａ）は、図１（ｂ）のＡ−Ａ′線断面図である。図２は、本実施形態による半導体装置を示す断面図である。図２は、図４乃至図６のＢ−Ｂ′線断面図である。図３は、本実施形態による半導体装置の一部を示す斜視図である。図４乃至図６は、本実施形態による半導体装置を示す平面図である。図４は、主として、素子領域１２、素子分離領域１４及びゲート電極１８のレイアウトを示している。図５は、主として、導体プラグ２８及び第１金属配線層４２のレイアウトを示している。図６は、主として、導体プラグ６２及び第２金属配線層６４のレイアウトを示している。
(Semiconductor device)
First, the semiconductor device according to the present embodiment will be explained with reference to FIGS. FIG. 1 is a cross-sectional view and a plan view showing the semiconductor device according to the present embodiment. FIG. 1A is a cross-sectional view, and FIG. 1B is a plan view. FIG. 1A is a cross-sectional view taken along line AA ′ of FIG. FIG. 2 is a sectional view of the semiconductor device according to the present embodiment. FIG. 2 is a cross-sectional view taken along the line BB ′ of FIGS. FIG. 3 is a perspective view showing a part of the semiconductor device according to the present embodiment. 4 to 6 are plan views showing the semiconductor device according to the present embodiment. FIG. 4 mainly shows the layout of the element region 12, the element isolation region 14, and the gate electrode 18. FIG. 5 mainly shows the layout of the conductor plug 28 and the first metal wiring layer 42. FIG. 6 mainly shows the layout of the conductor plug 62 and the second metal wiring layer 64.
なお、本実施形態では、ＳＲＡＭを例に説明するが、本発明の原理はＳＲＡＭのみならず、他のあらゆる半導体装置に適用することが可能である。 In this embodiment, an SRAM is described as an example. However, the principle of the present invention can be applied not only to an SRAM but also to any other semiconductor device.
図１に示すように、例えばシリコンより成る半導体基板１０には、素子領域１２を確定する素子分離領域１４が形成されている。素子領域１２ａ（図４参照）には、ｎチャネルトランジスタが形成され、素子領域１２ｂ（図４参照）には、ｐチャネルトランジスタが形成される。 As shown in FIG. 1, an element isolation region 14 for defining an element region 12 is formed on a semiconductor substrate 10 made of, for example, silicon. An n-channel transistor is formed in the element region 12a (see FIG. 4), and a p-channel transistor is formed in the element region 12b (see FIG. 4).
図２に示すように、半導体基板１０上には、ゲート絶縁膜１６を介して、ゲート電極１８が形成されている。ゲート電極は１８、素子領域１２に交差するように形成されている（図４参照）。ゲート電極１８の材料としては、例えばポリシリコンが用いられている。 As shown in FIG. 2, a gate electrode 18 is formed on the semiconductor substrate 10 via a gate insulating film 16. The gate electrode 18 is formed so as to intersect the element region 12 (see FIG. 4). For example, polysilicon is used as the material of the gate electrode 18.
ゲート電極１８の両側の素子領域１２には、ソース／ドレイン拡散層２０が形成されている。 A source / drain diffusion layer 20 is formed in the element region 12 on both sides of the gate electrode 18.
こうして、ゲート電極１８とソース／ドレイン拡散層２０とを有するトランジスタ２２が構成されている。 Thus, the transistor 22 having the gate electrode 18 and the source / drain diffusion layer 20 is formed.
トランジスタ２２が形成された半導体基板１０上には、例えばシリコン酸化膜より成る層間絶縁膜２４が形成されている。 On the semiconductor substrate 10 on which the transistor 22 is formed, an interlayer insulating film 24 made of, for example, a silicon oxide film is formed.
層間絶縁膜２４には、トランジスタ２２のゲート電極１８又はソース／ドレイン拡散層２０に達するコンタクトホール２６が形成されている。 A contact hole 26 reaching the gate electrode 18 or the source / drain diffusion layer 20 of the transistor 22 is formed in the interlayer insulating film 24.
コンタクトホール２６内には、例えばタングステンより成る導体プラグ２８が埋め込まれている。 A conductor plug 28 made of, for example, tungsten is embedded in the contact hole 26.
導体プラグ２８が埋め込まれた層間絶縁膜２４上には、有機絶縁膜３０とシリコン酸化膜３２とが順次積層されている。有機絶縁膜３０とシリコン酸化膜３２とにより積層膜３４が構成されている。 An organic insulating film 30 and a silicon oxide film 32 are sequentially stacked on the interlayer insulating film 24 in which the conductor plugs 28 are embedded. A laminated film 34 is constituted by the organic insulating film 30 and the silicon oxide film 32.
有機絶縁膜３０及びシリコン酸化膜３２には、溝３６が形成されている。 Grooves 36 are formed in the organic insulating film 30 and the silicon oxide film 32.
溝３６の内面には、例えばＴｉＮより成るバリアメタル膜３８が形成されている。バリアメタル膜３８が形成された溝３６内には、例えばＣｕ（銅）膜４０が形成されている。バリアメタル膜３８とＣｕ膜４０とにより配線４２が構成されている。配線４２は、第１金属配線層を構成している。 A barrier metal film 38 made of, for example, TiN is formed on the inner surface of the groove 36. For example, a Cu (copper) film 40 is formed in the groove 36 in which the barrier metal film 38 is formed. The barrier metal film 38 and the Cu film 40 constitute a wiring 42. The wiring 42 constitutes a first metal wiring layer.
配線４０が埋め込まれた積層膜３４上には、シリコン窒化膜４４、シリコン酸化膜４６、有機絶縁膜４８及びシリコン酸化膜５０が、順次積層されている。シリコン窒化膜４４、シリコン酸化膜４６、有機絶縁膜４８及びシリコン酸化膜５０により、積層膜５２が構成されている。 A silicon nitride film 44, a silicon oxide film 46, an organic insulating film 48, and a silicon oxide film 50 are sequentially laminated on the laminated film 34 in which the wiring 40 is embedded. The silicon nitride film 44, the silicon oxide film 46, the organic insulating film 48, and the silicon oxide film 50 constitute a stacked film 52.
積層膜５２には、配線４２に達するコンタクトホール５４が形成されている。有機絶縁膜４８及びシリコン酸化膜５０には、シリコン酸化膜４６に達する溝５６が形成されている。溝５６は、コンタクトホール５４とつながっている。 A contact hole 54 reaching the wiring 42 is formed in the laminated film 52. A trench 56 reaching the silicon oxide film 46 is formed in the organic insulating film 48 and the silicon oxide film 50. The groove 56 is connected to the contact hole 54.
溝５６及びコンタクトホール５４の内面には、例えばＴｉＮより成るバリアメタル膜５８が形成されている。バリアメタル膜５８が形成された溝５６内及びコンタクトホール５４内には、Ｃｕ膜６０が埋め込まれている。バリアメタル膜５６及びＣｕ膜６０のうちのコンタクトホール５４内に埋め込まれた部分は、導体プラグ６２を構成している。バリアメタル膜５６及びＣｕ膜のうちの溝５６内に埋め込まれた部分は、配線６４を構成している。導体プラグ６２と配線６４とは、一体に形成されている。配線６４は、第２金属配線層を構成している。 A barrier metal film 58 made of, for example, TiN is formed on the inner surfaces of the groove 56 and the contact hole 54. A Cu film 60 is embedded in the groove 56 in which the barrier metal film 58 is formed and in the contact hole 54. A portion of the barrier metal film 56 and the Cu film 60 embedded in the contact hole 54 constitutes a conductor plug 62. A portion of the barrier metal film 56 and the Cu film embedded in the groove 56 constitutes a wiring 64. The conductor plug 62 and the wiring 64 are integrally formed. The wiring 64 constitutes a second metal wiring layer.
図１（ｂ）に示すように、配線６４は、配線６４の長手方向に対してほぼ垂直な方向（Ｙ方向）に配列されている。 As shown in FIG. 1B, the wirings 64 are arranged in a direction (Y direction) substantially perpendicular to the longitudinal direction of the wirings 64.
一方、導体プラグ６２は、配線６４の長手方向（Ｘ方向）に交互にずらして配されている。換言すれば、導体プラグ６２ｎ＋１は、導体プラグ６２ｎに対して、配線６４の長手方向にずれた位置に配されている。導体プラグ６２ｎ＋２は、導体プラグ６２ｎ＋１に対して、導体プラグ６２ｎ＋１のずれとは反対方向にずれた位置に配されている。導体プラグ６２ｎ＋３は、導体プラグ６２ｎ＋２に対して、導体プラグ６２ｎ＋２のずれとは反対方向にずれた位置に配されている。導体プラグに本実施形態で導体プラグ６２をＸ方向に交互にずらしているのは、以下のような理由によるものである。 On the other hand, the conductor plugs 62 are alternately shifted in the longitudinal direction (X direction) of the wiring 64. In other words, the conductor plug 62 n + 1 is arranged at a position shifted in the longitudinal direction of the wiring 64 with respect to the conductor plug 62 n . Conductor plugs 62 n + 2, to the conductor plugs 62 n + 1, are arranged at positions shifted in the opposite direction to the displacement of the conductor plugs 62 n + 1. Conductor plugs 62 n + 3, to the conductor plugs 62 n + 2, are arranged at positions shifted in the opposite direction to the displacement of the conductor plugs 62 n + 2. The reason why the conductor plugs 62 are alternately shifted in the X direction in the present embodiment in the conductor plug is as follows.
即ち、コンタクトホール５４のパターンや溝５６のパターンを露光する際、コンタクトホール５４の径ｄ２は、溝５６の幅ｄ１より広く設定される。露光の際における回折光の影響等により、微細なコンタクトホール５４を確実に形成することは、微細な溝５６を形成することより困難なためである。このため、デュアルダマシン法により配線６４と導体プラグ６２とを一体に形成する場合には、配線６４のうちの導体プラグ６２の上方に位置する部分６６の幅が局所的に大きくなる。このため、導体プラグ６２を単に配列した場合には、配線６４の幅が局所的に大きくなっている部分６６どうしの間隔Ｌ１が極めて狭くなる。しかも、後述するように、シリコン窒化膜７２とシリコン酸化膜５０との選択比は必ずしも十分に高くないため、シリコン窒化膜７２と有機絶縁膜４８とをマスクとしてシリコン酸化膜５０及びシリコン酸化膜４６をエッチングする際に（図１５参照）、シリコン酸化膜５０の縁部がエッチングされてしまい、溝５６の幅が上部において広がってしまう（図３２参照）。配線６４の幅が局所的に大きくなっている部分６６どうしの間隔Ｌ１が極めて狭くなることと、溝５６の上部がテーパ状に広がってしまうこととが相俟って、互いに隣接する配線６４どうしが短絡してしまうこととなる。 That is, when exposing the pattern of the contact hole 54 or the pattern of the groove 56, the diameter d 2 of the contact hole 54 is set wider than the width d 1 of the groove 56. This is because it is more difficult to reliably form the fine contact hole 54 than to form the fine groove 56 due to the influence of diffracted light during exposure. For this reason, when the wiring 64 and the conductor plug 62 are integrally formed by the dual damascene method, the width of the portion 66 of the wiring 64 located above the conductor plug 62 is locally increased. Therefore, just when sequences width locally larger going on portion 66 What happened distance L 1 is extremely narrow in wiring 64 of the conductor plugs 62. In addition, as will be described later, since the selection ratio between the silicon nitride film 72 and the silicon oxide film 50 is not necessarily high enough, the silicon oxide film 50 and the silicon oxide film 46 using the silicon nitride film 72 and the organic insulating film 48 as a mask. When etching (see FIG. 15), the edge portion of the silicon oxide film 50 is etched, and the width of the groove 56 increases at the top (see FIG. 32). And the width of the wiring 64 is extremely narrow spacing L 1 of to what portion 66 has locally increased, I it and is coupled with the upper portion of the groove 56 widens in a tapered shape, the adjacent wirings 64 The two will be short-circuited.
ここで、ＡｒＦ露光装置やハーフトーン型位相シフトマスクを用いれば、露光の際における余裕度が向上するため、短絡を防止しつつ配線ピッチを狭くし得る。 Here, if an ArF exposure apparatus or a halftone type phase shift mask is used, the margin at the time of exposure is improved, so that the wiring pitch can be narrowed while preventing a short circuit.
しかし、ＡｒＦ露光装置やハーフトーン型位相シフトマスクは極めて高価である。半導体装置の低コスト化を図るためには、比較的安価なＫｒＦ露光装置やハーフトーン型でないマスクを、できるだけ用いるようにすることが好ましい。 However, ArF exposure apparatuses and halftone phase shift masks are very expensive. In order to reduce the cost of the semiconductor device, it is preferable to use a relatively inexpensive KrF exposure apparatus or a non-halftone mask as much as possible.
本実施形態による半導体装置では、導体プラグ６２が配線６４の長手方向（Ｘ方向）に交互にずらして配されているため、配線６４のうちの太くなっている部分６６どうしの間隔Ｌ２を広くすることができる。このため、本実施形態によれば、ＫｒＦ露光装置やハーフトーン型でないマスクを用いた場合であっても、配線ピッチの狭い半導体装置を高い歩留りで製造することが可能となる。 In the semiconductor device according to the present embodiment, since the conductor plugs 62 are arranged staggered alternately in the longitudinal direction (X-direction) of the wiring 64, a wide spacing L 2 of which the portion 66 if and thicker of the wiring 64 can do. Therefore, according to the present embodiment, a semiconductor device with a narrow wiring pitch can be manufactured with a high yield even when a KrF exposure apparatus or a mask that is not a halftone type is used.
なお、互いに隣接する配線６４間の短絡を防止する観点からは、導体プラグ６２をＸ方向にずらす距離Ｘ１＋Ｘ２は大きいほど好ましいが、メモリセルのサイズの拡大を招かない範囲とすることが望ましい。導体プラグ６２をＸ方向にずらす距離Ｘ１、Ｘ２は、基準となる位置に対して、それぞれ例えばコンタクトホール５４の径ｄ２の２分の１の距離（ｄ２／２）とする。この場合には、配線６４のうちの幅が局所的に大きくなっている部分６６どうしが、配線６４の長手方向（Ｘ方向）に導体プラグ６２の径ｄ２だけずれることとなる。 From the viewpoint of preventing a short circuit between the wirings 64 adjacent to each other, the distance X 1 + X 2 for shifting the conductor plug 62 in the X direction is preferably as large as possible, but it should be in a range that does not increase the size of the memory cell. desirable. Distance X 1, X 2 for shifting the conductor plugs 62 in the X direction, relative to the reference position, the first 2 minutes of the diameter d 2 of each example contact holes 54 (d 2/2). In this case, the portions 66 of which the width of the wiring 64 is locally large are shifted by the diameter d 2 of the conductor plug 62 in the longitudinal direction (X direction) of the wiring 64.
なお、導体プラグ６２をＸ方向に互いにずらす距離Ｘ１＋Ｘ２は、上記に限定されるものではなく、適宜設定すればよい。 The distance X 1 + X 2 for shifting the conductor plugs 62 in the X direction is not limited to the above, and may be set as appropriate.
こうして、本実施形態による半導体装置が構成されている。 Thus, the semiconductor device according to the present embodiment is constituted.
本実施形態による半導体装置は、導体プラグ６２が配線６４の長手方向（Ｘ方向）に交互にずらして配されていることに主な特徴がある。 The semiconductor device according to the present embodiment is mainly characterized in that the conductor plugs 62 are alternately shifted in the longitudinal direction (X direction) of the wiring 64.
本実施形態によれば、導体プラグ６２が配線６４の長手方向（Ｘ方向）に交互にずらして配されているため、配線６４のうちの幅が大きくなっている部分６６どうしを遠ざけることができる。このため、本実施形態によれば、高価なＡｒＦ露光装置やハーフトーン型の位相シフトマスクを用いることなく、配線６４のピッチを狭くすることができる。従って、本実施形態によれば、高い製造歩留りを確保しつつ、集積度の高い半導体装置を低コストで提供することが可能となる。 According to the present embodiment, since the conductor plugs 62 are alternately shifted in the longitudinal direction (X direction) of the wiring 64, the portions 66 of the wiring 64 having a large width can be separated from each other. . Therefore, according to the present embodiment, the pitch of the wiring 64 can be reduced without using an expensive ArF exposure apparatus or a halftone type phase shift mask. Therefore, according to the present embodiment, it is possible to provide a highly integrated semiconductor device at a low cost while ensuring a high manufacturing yield.
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図７乃至図２０を用いて説明する。図７乃至図２０は、本実施形態による半導体装置の製造方法を示す工程図である。図７（ａ）乃至図９は、断面図である。図１０乃至図１７の（ａ）は断面図である。図１０乃至図１７の（ｂ）は、図１０乃至図１７の（ａ）にそれぞれ対応する平面図である。図１８乃至図２０は、断面図である。
(Method for manufacturing semiconductor device)
Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS. 7 to 20 are process diagrams showing the method of manufacturing the semiconductor device according to the present embodiment. 7A to 9 are cross-sectional views. (A) of FIG. 10 thru | or FIG. 17 is sectional drawing. FIG. 10B to FIG. 17B are plan views corresponding to FIG. 10A to FIG. 18 to 20 are sectional views.
まず、図７（ａ）に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、半導体基板１０に素子領域１２を確定する素子分離領域１４を形成する。 First, as shown in FIG. 7A, an element isolation region 14 for defining the element region 12 is formed in the semiconductor substrate 10 by, for example, STI (Shallow Trench Isolation).
次に、例えば熱酸化法により、素子領域１２表面にゲート絶縁膜１６を形成する。 Next, the gate insulating film 16 is formed on the surface of the element region 12 by, eg, thermal oxidation.
次に、全面に、例えばＣＶＤ法により、ポリシリコン膜を形成する。ポリシリコン膜は、ゲート電極１８となるものである。 Next, a polysilicon film is formed on the entire surface by, eg, CVD. The polysilicon film becomes the gate electrode 18.
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。フォトレジスト膜としては、例えば、ポジ型のＡｒＦエキシマレジストを用いる。 Next, a photoresist film (not shown) is formed on the entire surface by, eg, spin coating. As the photoresist film, for example, a positive ArF excimer resist is used.
次に、レチクルを用い、フォトレジスト膜にパターンを露光する。マスク（レチクル）としては、ハーフトーン型位相シフトマスクを用いる。フォトレジスト膜を露光する際には、光源としてＡｒＦエキシマレーザを用いた露光装置を用いる。こうして、フォトレジスト膜にパターンが露光される。この後、フォトレジスト膜を現像する。 Next, a pattern is exposed on the photoresist film using a reticle. A halftone phase shift mask is used as the mask (reticle). When exposing the photoresist film, an exposure apparatus using an ArF excimer laser as a light source is used. Thus, the pattern is exposed on the photoresist film. Thereafter, the photoresist film is developed.
次に、フォトレジスト膜をマスクとして、ポリシリコン膜をパターニングする。こうして、ポリシリコンより成るゲート電極１８（図２参照）が形成される。 Next, the polysilicon film is patterned using the photoresist film as a mask. Thus, the gate electrode 18 (see FIG. 2) made of polysilicon is formed.
次に、ゲート配線１８をマスクとし、例えばイオン注入法により、ゲート電極１８の両側の半導体基板１０内にドーパント不純物を導入する。ゲート電極１８の両側の半導体基板１０内にソース／ドレイン拡散層２０（図２参照）が形成される。こうして、ゲート電極１８とソース／ドレイン拡散層２０とを有するトランジスタ２２（図２参照）が形成される。 Next, dopant impurities are introduced into the semiconductor substrate 10 on both sides of the gate electrode 18 by, for example, ion implantation using the gate wiring 18 as a mask. Source / drain diffusion layers 20 (see FIG. 2) are formed in the semiconductor substrate 10 on both sides of the gate electrode 18. Thus, a transistor 22 (see FIG. 2) having the gate electrode 18 and the source / drain diffusion layer 20 is formed.
次に、図７（ｂ）に示すように、全面に、例えばプラズマＣＶＤ法により、膜厚２００ｎｍのシリコン酸化膜より成る層間絶縁膜２４を形成する。 Next, as shown in FIG. 7B, an interlayer insulating film 24 made of a silicon oxide film having a thickness of 200 nm is formed on the entire surface by, eg, plasma CVD.
次に、例えばＣＭＰ法により、層間絶縁膜２４の表面を研磨する。これにより、層間絶縁膜２４の表面が平坦化される。 Next, the surface of the interlayer insulating film 24 is polished by, eg, CMP. Thereby, the surface of the interlayer insulating film 24 is planarized.
次に、図８（ａ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜６８を形成する。フォトレジスト膜６８としては、例えば、ポジ型のＡｒＦエキシマレジストを用いる。 Next, as shown in FIG. 8A, a photoresist film 68 is formed on the entire surface by, eg, spin coating. As the photoresist film 68, for example, a positive ArF excimer resist is used.
次に、レチクル（図示せず）を用い、フォトレジスト膜６８にパターンを露光する。レチクルとしては、ＡｒＦエキシマレーザリソグラフィ用のハーフトーン型位相シフトマスクを用いる。フォトレジスト膜を露光する際には、ＡｒＦエキシマレーザを用いる。こうして、フォトレジスト膜６８にパターンが露光される。この後、フォトレジスト膜６８を現像する。こうして、フォトレジスト膜６８に、コンタクトホール２６を形成するための開口部７０が形成される。この後、フォトレジスト膜６８を剥離する。 Next, a pattern is exposed to the photoresist film 68 using a reticle (not shown). As the reticle, a halftone phase shift mask for ArF excimer laser lithography is used. When exposing the photoresist film, an ArF excimer laser is used. Thus, the pattern is exposed on the photoresist film 68. Thereafter, the photoresist film 68 is developed. Thus, an opening 70 for forming the contact hole 26 is formed in the photoresist film 68. Thereafter, the photoresist film 68 is peeled off.
次に、フォトレジスト膜６８をマスクとして、層間絶縁膜２４をエッチングする。これにより、層間絶縁膜２４に、トランジスタ２２のゲート電極１８又はソース／ドレイン拡散層２０に達するコンタクトホール２６が形成される。 Next, the interlayer insulating film 24 is etched using the photoresist film 68 as a mask. As a result, a contact hole 26 reaching the gate electrode 18 or the source / drain diffusion layer 20 of the transistor 22 is formed in the interlayer insulating film 24.
次に、例えばスパッタ法により、膜厚１０ｎｍのＴｉ膜と膜厚５０ｎｍのＴｉＮ膜とを順次形成する。これにより、Ｔｉ膜とＴｉＮ膜とから成るバリアメタル膜（図示せず）が形成される。 Next, a Ti film having a thickness of 10 nm and a TiN film having a thickness of 50 nm are sequentially formed by sputtering, for example. Thereby, a barrier metal film (not shown) composed of the Ti film and the TiN film is formed.
次に、例えばＣＶＤ法により、膜厚２００ｎｍのタングステン膜（図示せず）を形成する。 Next, a 200 nm-thickness tungsten film (not shown) is formed by, eg, CVD.
次に、例えばＣＭＰ法により、層間絶縁膜２４の表面が露出するまで、タングステン膜及びバリアメタル膜を研磨する。こうして、コンタクトホール２６内に、タングステン膜及びバリアメタル膜より成る導体プラグ２８が埋め込まれる（図８参照）。 Next, the tungsten film and the barrier metal film are polished by CMP, for example, until the surface of the interlayer insulating film 24 is exposed. Thus, the conductor plug 28 made of the tungsten film and the barrier metal film is buried in the contact hole 26 (see FIG. 8).
次に、図９（ａ）に示すように、例えばスピンコート法により、膜厚４００ｎｍの有機絶縁膜３０を形成する。有機絶縁膜３０の材料としては、例えばアライドシグナル社製の有機絶縁材料（商品名：ＦＬＡＲＥ２．０）を用いる。ＦＬＡＲＥ２．０は、シリコン酸化膜より比誘電率が低い絶縁材料である。ＦＬＡＲＥ２．０の比誘電率は約２．８であり、シリコン酸化膜の比誘電率は約４．１である。このような比誘電率の低い有機絶縁膜３０を形成するのは、配線間の寄生容量を低減するためである。なお、ここでは、有機絶縁膜３０の材料として、ＦＬＡＲＥ２．０を用いる場合を例に説明したが、有機絶縁膜３０の材料はＦＬＡＲＥ２．０に限定されるものではない。例えば、有機絶縁膜３０の材料として、ダウケミカル社製の有機絶縁材料（商品名：ＳｉＬＫ）等を用いてもよい。また、有機絶縁膜３０として、他の炭化水素含有樹脂、フッ素含有樹脂、又はシリコンオキシカーバイト等を用いてもよい。 Next, as shown in FIG. 9A, an organic insulating film 30 having a film thickness of 400 nm is formed by, eg, spin coating. As a material of the organic insulating film 30, for example, an organic insulating material (trade name: FLARE 2.0) manufactured by Allied Signal is used. FLARE 2.0 is an insulating material having a relative dielectric constant lower than that of a silicon oxide film. The relative dielectric constant of FLARE 2.0 is about 2.8, and the relative dielectric constant of the silicon oxide film is about 4.1. The reason why the organic insulating film 30 having a low relative dielectric constant is formed is to reduce the parasitic capacitance between the wirings. Here, the case where FLARE 2.0 is used as the material of the organic insulating film 30 has been described as an example, but the material of the organic insulating film 30 is not limited to FLARE 2.0. For example, as a material of the organic insulating film 30, an organic insulating material (trade name: SiLK) manufactured by Dow Chemical Company may be used. Further, as the organic insulating film 30, other hydrocarbon-containing resin, fluorine-containing resin, silicon oxycarbide, or the like may be used.
次に、プラズマＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜３２を形成する。有機絶縁膜３０とシリコン酸化膜３２とにより積層膜３４が構成される。 Next, a 100 nm-thickness silicon oxide film 32 is formed by plasma CVD. The organic insulating film 30 and the silicon oxide film 32 constitute a laminated film 34.
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。フォトレジスト膜としては、例えば、ポジ型のＫｒＦエキシマレジストを用いる。 Next, a photoresist film (not shown) is formed on the entire surface by, eg, spin coating. As the photoresist film, for example, a positive type KrF excimer resist is used.
次に、レチクル（図示せず）を用い、フォトレジスト膜を露光する。レチクルとしては、ハーフトーン型ではない一般的なレチクルを用いる。フォトレジスト膜を露光する際には、ＫｒＦエキシマレーザを用いる。この後、フォトレジスト膜を現像する。こうして、フォトレジスト膜に開口部（図示せず）が形成される。開口部は、積層膜３４に溝３６を形成するためのものである。 Next, the photoresist film is exposed using a reticle (not shown). As the reticle, a general reticle that is not a halftone type is used. When exposing the photoresist film, a KrF excimer laser is used. Thereafter, the photoresist film is developed. Thus, an opening (not shown) is formed in the photoresist film. The opening is for forming a groove 36 in the laminated film 34.
次に、フォトレジスト膜をマスクとして、積層膜３４に、層間絶縁膜２４及び導体プラグ２８に達する溝３６を形成する。溝３６は、配線４２を埋め込むためのものである。 Next, using the photoresist film as a mask, a groove 36 reaching the interlayer insulating film 24 and the conductor plug 28 is formed in the laminated film 34. The groove 36 is for embedding the wiring 42.
次に、例えばスパッタ法により、膜厚５０ｎｍのＴｉＮ膜より成るバリアメタル膜３８を形成する。 Next, a barrier metal film 38 made of a TiN film having a thickness of 50 nm is formed by sputtering, for example.
次に、例えばスパッタ法により、膜厚８００ｎｍのＣｕ膜４０を形成する。 Next, a Cu film 40 having a thickness of 800 nm is formed by, eg, sputtering.
次に、例えばＣＭＰ法により、積層膜３４の表面が露出するまでＣｕ膜４０及びバリアメタル膜３８を研磨する。こうして、溝３６内にバリア膜３８及びＣｕ膜４０より成る配線４２が埋め込まれる。 Next, the Cu film 40 and the barrier metal film 38 are polished by CMP, for example, until the surface of the laminated film 34 is exposed. In this way, the wiring 42 made of the barrier film 38 and the Cu film 40 is embedded in the trench 36.
次に、図９（ｂ）に示すように、全面に、例えばプラズマＣＶＤ法により、膜厚５０ｎｍのシリコン窒化膜４４を形成する。 Next, as shown in FIG. 9B, a 50 nm-thickness silicon nitride film 44 is formed on the entire surface by, eg, plasma CVD.
次に、全面に、例えばプラズマＣＶＤ法により、膜厚６００ｎｍのシリコン酸化膜４６を形成する。 Next, a 600 nm-thickness silicon oxide film 46 is formed on the entire surface by, eg, plasma CVD.
次に、全面に、例えばスピンコート法により、膜厚４００ｎｍの有機絶縁膜４８を形成する。有機絶縁膜４８の材料としては、例えば、上述した有機絶縁膜３０の材料と同様とする。 Next, an organic insulating film 48 having a thickness of 400 nm is formed on the entire surface by, eg, spin coating. The material of the organic insulating film 48 is the same as the material of the organic insulating film 30 described above, for example.
次に、全面に、例えばプラズマＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜５０を形成する。 Next, a 100 nm-thickness silicon oxide film 50 is formed on the entire surface by, eg, plasma CVD.
次に、全面に、例えばプラズマＣＶＤ法により、膜厚１００ｎｍのシリコン窒化膜７２を形成する。シリコン窒化膜４４、シリコン酸化膜４６、有機絶縁膜４８、シリコン酸化膜５０、及びシリコン窒化膜７２により、積層膜５２が構成される。 Next, a 100 nm-thickness silicon nitride film 72 is formed on the entire surface by, eg, plasma CVD. The silicon nitride film 44, the silicon oxide film 46, the organic insulating film 48, the silicon oxide film 50, and the silicon nitride film 72 constitute a laminated film 52.
次に、図１０に示すように、全面に、例えばスピンコート法により、フォトレジスト膜７６を形成する。フォトレジスト膜７６としては、例えば、ポジ型のＫｒＦエキシマレジストを用いる。 Next, as shown in FIG. 10, a photoresist film 76 is formed on the entire surface by, eg, spin coating. As the photoresist film 76, for example, a positive type KrF excimer resist is used.
次に、レチクル（図示せず）を用い、フォトレジスト膜７６を露光する。レチクルとしては、ハーフトーン型ではない一般的なレチクルを用いる。フォトレジスト膜７６を露光する際には、ＫｒＦエキシマレーザを用いる。この後、フォトレジスト膜７６を現像する。こうして、フォトレジスト膜７６に開口部７８が形成される。開口部７８は、シリコン窒化膜５０に開口部５０を形成するためのものである。開口部７８の幅ａは、例えば０．１８〜０．２２μｍ程度とする。ＫｒＦエキシマレーザを用いて配線パターンを露光する場合には、一般に、０．１８〜０．２２μｍ程度が微細化の限界であるためである。 Next, the photoresist film 76 is exposed using a reticle (not shown). As the reticle, a general reticle that is not a halftone type is used. When exposing the photoresist film 76, a KrF excimer laser is used. Thereafter, the photoresist film 76 is developed. Thus, an opening 78 is formed in the photoresist film 76. The opening 78 is for forming the opening 50 in the silicon nitride film 50. The width a of the opening 78 is, for example, about 0.18 to 0.22 μm. This is because when a wiring pattern is exposed using a KrF excimer laser, generally, the limit of miniaturization is about 0.18 to 0.22 μm.
次に、図１１に示すように、フォトレジスト膜７６をマスクとして、シリコン酸化膜４８をエッチングストッパとして、シリコン窒化膜５０をエッチングする。これにより、シリコン窒化膜５０に開口部８０が形成される。開口部８０は、積層膜５２に溝５６を形成するためのものである。この後、フォトレジスト膜７６を剥離する。 Next, as shown in FIG. 11, the silicon nitride film 50 is etched using the photoresist film 76 as a mask and the silicon oxide film 48 as an etching stopper. As a result, an opening 80 is formed in the silicon nitride film 50. The opening 80 is for forming a groove 56 in the laminated film 52. Thereafter, the photoresist film 76 is peeled off.
次に、図１２に示すように、全面に、例えばスピンコート法により、フォトレジスト膜８２を形成する。フォトレジスト膜８２としては、例えば、ポジ型のＫｒＦエキシマレジストを用いる。 Next, as shown in FIG. 12, a photoresist film 82 is formed on the entire surface by, eg, spin coating. As the photoresist film 82, for example, a positive type KrF excimer resist is used.
次に、レチクル（図示せず）を用い、フォトレジスト膜８２を露光する。レチクルとしては、ハーフトーン型ではない一般的なレチクルを用いる。フォトレジスト膜８２を露光する際には、ＫｒＦエキシマレーザを用いる。この後、フォトレジスト膜８２を現像する。こうして、フォトレジスト膜８２に開口部８４が形成される。開口部８４は、シリコン窒化膜７２及びシリコン酸化膜５０に開口部８６（図１３参照）を形成するためのものである。開口部８６の径ｂは、例えば０．２０〜０．２４μｍ程度とする。コンタクトホール５４を形成するための開口部８４の径ｂを、溝５６を形成するための開口部７８の幅ａより大きく設定するのは、露光技術上、コンタクトホールを形成する際におけるプロセスの余裕度が、溝を形成する際におけるプロセスの余裕度より小さいためである。ＫｒＦエキシマレーザを用いてコンタクトホール５４のパターンを露光する場合には、一般に、０．２０〜０．２４μｍ程度が微細化の限界である。 Next, the photoresist film 82 is exposed using a reticle (not shown). As the reticle, a general reticle that is not a halftone type is used. When exposing the photoresist film 82, a KrF excimer laser is used. Thereafter, the photoresist film 82 is developed. Thus, an opening 84 is formed in the photoresist film 82. The opening 84 is for forming an opening 86 (see FIG. 13) in the silicon nitride film 72 and the silicon oxide film 50. The diameter b of the opening 86 is, for example, about 0.20 to 0.24 μm. The reason why the diameter b of the opening 84 for forming the contact hole 54 is set larger than the width a of the opening 78 for forming the groove 56 is that there is a process margin when forming the contact hole in terms of exposure technology. This is because the degree is smaller than the process margin in forming the groove. In the case where the pattern of the contact hole 54 is exposed using a KrF excimer laser, in general, the limit of miniaturization is about 0.20 to 0.24 μm.
次に、図１３に示すように、フォトレジスト膜８４をマスクとして、有機絶縁膜４８をエッチングストッパとして、シリコン窒化膜７２及びシリコン酸化膜５０をエッチングする。こうして、シリコン窒化膜７２及びシリコン酸化膜５０に、コンタクトホール５４の平面形状の開口部８６が形成される。 Next, as shown in FIG. 13, the silicon nitride film 72 and the silicon oxide film 50 are etched using the photoresist film 84 as a mask and the organic insulating film 48 as an etching stopper. Thus, a planar opening 86 of the contact hole 54 is formed in the silicon nitride film 72 and the silicon oxide film 50.
次に、図１４に示すように、シリコン窒化膜７２及びシリコン酸化膜５０をマスクとし、シリコン酸化膜４６をエッチングストッパとして、有機絶縁膜４８を異方性エッチングする。有機絶縁膜４８を異方性エッチングする際には、シリコン窒化膜７２上に存在するフォトレジスト膜８２（図１３参照）もエッチング除去される。こうして、コンタクトホール５４の平面形状の開口部８６がシリコン酸化膜４６に達するように形成される。 Next, as shown in FIG. 14, the organic insulating film 48 is anisotropically etched using the silicon nitride film 72 and the silicon oxide film 50 as a mask and the silicon oxide film 46 as an etching stopper. When the organic insulating film 48 is anisotropically etched, the photoresist film 82 (see FIG. 13) existing on the silicon nitride film 72 is also removed by etching. Thus, the planar opening 86 of the contact hole 54 is formed so as to reach the silicon oxide film 46.
次に、図１５に示すように、シリコン窒化膜７２をマスクとし、シリコン窒化膜４４及び有機絶縁膜４８をエッチングストッパとして、シリコン酸化膜５０及びシリコン酸化膜４６を異方性エッチングする。これにより、コンタクトホール５４がシリコン窒化膜４４に達するように形成される。また、溝５６が、有機絶縁膜４８に達するように形成される。 Next, as shown in FIG. 15, the silicon oxide film 50 and the silicon oxide film 46 are anisotropically etched using the silicon nitride film 72 as a mask and the silicon nitride film 44 and the organic insulating film 48 as etching stoppers. As a result, the contact hole 54 is formed to reach the silicon nitride film 44. Further, the trench 56 is formed so as to reach the organic insulating film 48.
次に、図１６に示すように、シリコン酸化膜５０をマスクとし、シリコン酸化膜３２及びシリコン酸化膜４６をエッチングストッパとして、シリコン窒化膜７２（図１５参照）及びシリコン窒化膜４４を異方性エッチングする。これにより、シリコン酸化膜５０、有機絶縁膜４８、シリコン酸化膜４６及びシリコン窒化膜４４に、配線４２に達するコンタクトホール５４が形成される。 Next, as shown in FIG. 16, using the silicon oxide film 50 as a mask and the silicon oxide film 32 and the silicon oxide film 46 as etching stoppers, the silicon nitride film 72 (see FIG. 15) and the silicon nitride film 44 are anisotropic. Etch. As a result, a contact hole 54 reaching the wiring 42 is formed in the silicon oxide film 50, the organic insulating film 48, the silicon oxide film 46 and the silicon nitride film 44.
次に、図１７に示すように、シリコン酸化膜５０をマスクとし、シリコン酸化膜４６及びシリコン酸化膜３２をエッチングストッパとして、有機絶縁膜４８を異方性エッチングする。こうして、有機絶縁膜４８及びシリコン酸化膜５０に、配線６４を埋め込むための溝５６が形成される。 Next, as shown in FIG. 17, the organic insulating film 48 is anisotropically etched using the silicon oxide film 50 as a mask and the silicon oxide film 46 and the silicon oxide film 32 as etching stoppers. Thus, a trench 56 for embedding the wiring 64 is formed in the organic insulating film 48 and the silicon oxide film 50.
次に、図１８（ａ）に示すように、全面に、例えばスパッタ法により、膜厚５０ｎｍのＴｉＮ膜より成るバリアメタル膜５８を形成する。 Next, as shown in FIG. 18A, a barrier metal film 58 made of a 50 nm-thick TiN film is formed on the entire surface by, eg, sputtering.
次に、図１８（ｂ）に示すように、例えばめっき法により、膜厚１５００ｎｍのＣｕ膜を形成する。 Next, as shown in FIG. 18B, a 1500 nm-thickness Cu film is formed by plating, for example.
次に、図１９に示すように、例えばＣＭＰ法により、シリコン酸化膜５０の表面が露出するまでＣｕ膜６０及びバリアメタル膜５８を研磨する。こうして、溝５６内にＣｕ膜６０及びバリアメタル膜５８より成る配線６４が埋め込まれるとともに、コンタクトホール５４内にＣｕ膜６０及びバリアメタル膜５８より成る導体プラグ６２が埋め込まれる。導体プラグ６２と配線６４とは一体に形成される。導体プラグ６２と配線６４とをこのようにして絶縁層５２中に一体に埋め込む技術は、デュアルダマシン法と称されている。 Next, as shown in FIG. 19, the Cu film 60 and the barrier metal film 58 are polished by, for example, a CMP method until the surface of the silicon oxide film 50 is exposed. Thus, the wiring 64 made of the Cu film 60 and the barrier metal film 58 is buried in the trench 56, and the conductor plug 62 made of the Cu film 60 and the barrier metal film 58 is buried in the contact hole 54. The conductor plug 62 and the wiring 64 are integrally formed. The technique of embedding the conductor plug 62 and the wiring 64 integrally in the insulating layer 52 in this way is called a dual damascene method.
ところで、実際には、溝５６の上部の形状は、上方に向かって幅がテーパ状に広くなるような形状となる。図２０は、実際に形成される半導体装置を概念的に示す断面図である。図２０に示すように、シリコン酸化膜５０の縁部がテーパ状になっている。シリコン酸化膜５０の縁部がこのようにテーパ形状となるのは、シリコン窒化膜７２と有機絶縁膜４８とをマスクとしてシリコン酸化膜５０及びシリコン酸化膜４６をエッチングする際に（図１５参照）、シリコン窒化膜７２とシリコン酸化膜５０との選択比が十分に高くないためである。 Actually, the shape of the upper portion of the groove 56 is such that the width becomes wider in a taper shape upward. FIG. 20 is a sectional view conceptually showing a semiconductor device actually formed. As shown in FIG. 20, the edge of the silicon oxide film 50 is tapered. The edge of the silicon oxide film 50 is tapered in this way when the silicon oxide film 50 and the silicon oxide film 46 are etched using the silicon nitride film 72 and the organic insulating film 48 as a mask (see FIG. 15). This is because the selection ratio between the silicon nitride film 72 and the silicon oxide film 50 is not sufficiently high.
導体プラグ６２が形成されている部分６６においては配線６４の幅が局所的に太くなっており、しかも、溝５６の上部がこのようにテーパ状に広がっているため、導体プラグ６２を単に配列した場合には、配線６４の幅が太くなっている部分６６において、互いに隣接する配線６４どうしが短絡してしまう虞がある。図３２は、導体プラグを単に配列した場合を示す断面図である。図３２中において、配線６４どうしが短絡している部分は、丸印で囲むことにより示されている。 In the portion 66 where the conductor plug 62 is formed, the width of the wiring 64 is locally thick, and the upper portion of the groove 56 is thus tapered, so that the conductor plug 62 is simply arranged. In some cases, the adjacent wirings 64 may be short-circuited in the portion 66 where the width of the wiring 64 is thick. FIG. 32 is a cross-sectional view showing a case where conductor plugs are simply arranged. In FIG. 32, a portion where the wirings 64 are short-circuited is indicated by surrounding with a circle.
これに対し、本実施形態では、互いに隣接する導体プラグ６２が配線６４の長手方向（Ｘ方向）に交互にずらして配されているため、配線６４の幅が局所的に太くなっている部分６６が互いにずれることとなる。このため、本実施形態によれば、溝５６の上部がこのようなテーパ状になったとしても、互いに隣接する配線６４どうしが短絡してしまうのを防止することができる。 On the other hand, in the present embodiment, the conductor plugs 62 adjacent to each other are alternately shifted in the longitudinal direction (X direction) of the wiring 64, and therefore the portion 66 where the width of the wiring 64 is locally thicker. Will deviate from each other. For this reason, according to this embodiment, even if the upper part of the groove | channel 56 becomes such a taper shape, it can prevent that the mutually adjacent wiring 64 short-circuits.
（変形例（その１））
次に、本実施形態の変形例（その１）による半導体装置を図２１を用いて説明する。図２１は、本変形例による半導体装置を示す平面図である。
(Modification (Part 1))
Next, a semiconductor device according to a modification (No. 1) of this embodiment will be described with reference to FIG. FIG. 21 is a plan view showing a semiconductor device according to this modification.
本変形例による半導体装置は、導体プラグをＸ方向に互いにずらす距離が不均一であることに主な特徴がある。 The semiconductor device according to this modification is mainly characterized in that the distance by which the conductor plugs are shifted in the X direction is not uniform.
図２１に示すように、配線６４ｎ＋１に接続された導体プラグ６２ｎ＋１は、配線６４ｎに接続された導体プラグ６２ｎに対して紙面上方向（Ｘ方向）にＸｎだけずらして配されている。配線６４ｎ＋２に接続された導体プラグ６２ｎ＋２は、配線６４ｎ＋１に接続された導体プラグ６２ｎ＋１に対して紙面下方向にＸｎ＋１だけずらして配されている。配線６４ｎ＋３に接続された導体プラグ６２ｎ＋３は、配線６４ｎ＋２に接続された導体プラグ６２ｎ＋２に対して紙面上方向（Ｘ方向）にＸｎ＋２だけずらして配されている。配線６４ｎ＋４に接続された導体プラグ６２ｎ＋４は、配線６４ｎ＋３に接続された導体プラグ６２ｎ＋３に対して紙面下方向にＸｎ＋３だけずらして配されている。 As shown in FIG. 21, the conductor plug 62 n + 1 connected to the interconnection 64 n + 1 are arranged being shifted by X n in the upward direction of the paper surface (X direction) with respect to the conductor plug 62 n that are connected to the wiring 64 n Yes. Conductor plugs 62 n + 2, which is connected to the wiring 64 n + 2 is arranged shifted by X n + 1 in the downward direction as viewed with respect to the conductor plug 62 n + 1 connected to the interconnection 64 n + 1. Conductor plugs 62 n + 3 which are connected to the wiring 64 n + 3 is arranged being shifted by X n + 2 in the upward direction of the paper surface (X direction) with respect to the conductor plug 62 n + 2, which is connected to the wiring 64 n + 2. Conductor plugs 62 n + 4, which is connected to the wiring 64 n + 4 is arranged shifted by X n + 3 in the downward direction as viewed with respect to the conductor plug 62 n + 3 which are connected to the wiring 64 n + 3.
配線６４ｎ＋５に接続された導体プラグ６２ｎ＋５は、配線６４ｎ＋４に接続された導体プラグ６２ｎ＋４に対して紙面上方向にＸｎ＋４だけずらして配されている。配線６４ｎ＋６に接続された導体プラグ６２ｎ＋６は、配線６４ｎ＋５に接続された導体プラグ６２ｎ＋５に対して紙面下方向にＸｎ＋５だけずらして配されている。配線６４ｎ＋７に接続された導体プラグ６２ｎ＋７は、配線６４ｎ＋６に接続された導体プラグ６２ｎ＋６に対して紙面上方向にＸｎ＋６だけずらして配されている。 Conductor plugs 62 n + 5 connected to the wiring 64 n + 5 is disposed being shifted by X n + 4 in the upward direction of the paper surface with respect to the conductor plug 62 n + 4, which is connected to the wiring 64 n + 4. Conductor plugs 62 n + 6 that are connected to the wiring 64 n + 6 is arranged shifted by X n + 5 in the downward direction as viewed with respect to the conductor plug 62 n + 5 connected to the wiring 64 n + 5. Conductor plugs 62 n + 7 connected to the wiring 64 n + 7 is disposed shifted by X n + 6 in the upward direction of the paper surface with respect to the conductor plug 62 n + 6 that are connected to the wiring 64 n + 6.
Ｘｎ、Ｘｎ＋１、Ｘｎ＋２、・・・の距離は、不均一に設定されている。 The distances Xn , Xn + 1 , Xn + 2 ,... Are set non-uniformly.
このように導体プラグ６２を配線６４の長手方向（Ｘ方向）にずらす距離Ｘｎが不均一であっても、配線６４のうちの太くなっている部分６６どうしを遠ざけることが可能である。従って、本変形例によっても、高価なＡｒＦ露光装置やハーフトーン型位相シフトマスクを用いることなく、配線６４のピッチを狭くすることができる。従って、変形例によっても、高い製造歩留りを確保しつつ、集積度の高い半導体装置を低コストで提供することが可能となる。 Thus, even if the distance Xn for shifting the conductor plug 62 in the longitudinal direction (X direction) of the wiring 64 is not uniform, the thickened portions 66 of the wiring 64 can be kept away from each other. Therefore, also according to this modification, the pitch of the wiring 64 can be reduced without using an expensive ArF exposure apparatus or a halftone phase shift mask. Therefore, according to the modified example, it is possible to provide a highly integrated semiconductor device at a low cost while ensuring a high manufacturing yield.
（変形例（その２））
次に、本実施形態の変形例（その２）による半導体装置を図２２を用いて説明する。図２２は、本変形例による半導体装置を示す平面図である。
(Modification (Part 2))
Next, a semiconductor device according to a modification (No. 2) of this embodiment will be described with reference to FIG. FIG. 22 is a plan view showing a semiconductor device according to this modification.
本変形例による半導体装置は、導体プラグ６２が配線６４の長手方向に徐々にずらして配されていることに主な特徴がある。 The semiconductor device according to this modification is mainly characterized in that the conductor plug 62 is gradually shifted in the longitudinal direction of the wiring 64.
図２２に示すように、配線６４ｎに接続された導体プラグ６２ｎは、配線６４の長手方向の中心線に対して紙面下方向にＸｎだけずらして配されている。配線６４ｎ＋１に接続された導体プラグ６２ｎ＋１は、配線６４の長手方向の中心線を中心として配されている。また、配線６４ｎ＋２に接続された導体プラグ６２ｎ＋２は、配線６４の長手方向の中心線に対して紙面上方向にＸｎ＋２だけずらして配されている。 As shown in FIG. 22, the conductor plugs 62 n that are connected to the wiring 64 n are disposed shifted by X n in downward direction as viewed with respect to the longitudinal center line of the wiring 64. Conductor plugs 62 n + 1 connected to the interconnection 64 n + 1 is arranged around a longitudinal center line of the wiring 64. The conductor plugs 62 n + 2, which is connected to the wiring 64 n + 2 is arranged shifted in the upward direction of the paper surface by X n + 2 relative to the longitudinal center line of the wiring 64.
配線６４ｎ＋３に接続された導体プラグ６２ｎ＋３は、配線６４の長手方向の中心線に対して紙面下方向にＸｎ＋３だけずらして配されている。配線６４ｎ＋４に接続された導体プラグ６２ｎ＋４は、配線６４の長手方向の中心線を中心として配されている。また、配線６４ｎ＋５に接続された導体プラグ６２ｎ＋５は、配線６４の長手方向の中心線に対して紙面上方向にＸｎ＋５だけずらして配されている。 The conductor plugs 62 n + 3 connected to the wiring 64 n + 3 are arranged so as to be shifted from the center line in the longitudinal direction of the wiring 64 by X n + 3 downward in the drawing. Conductor plugs 62 n + 4, which is connected to the wiring 64 n + 4 is arranged around a longitudinal center line of the wiring 64. The conductor plugs 62 n + 5 connected to the wiring 64 n + 5 is disposed being shifted by X n + 5 in the upward direction of the paper surface to the longitudinal center line of the wire 64.
換言すれば、導体プラグ６２ｎ＋１は、導体プラグ６２ｎに対して、配線６４の長手方向（Ｘ方向）にずれた位置に配されている。導体プラグ６２ｎ＋２は、導体プラグ６２ｎ＋１に対して、導体プラグ６２ｎ＋１のずれと同じ方向に更にずれた位置に配されている。導体プラグ６２ｎ＋４は、導体プラグ６２ｎ＋３に対して、配線６４の長手方向（Ｘ方向）にずれた位置に配されている。導体プラグ６２ｎ＋５は、導体プラグ６２ｎ＋４に対して、導体プラグ６２ｎ＋４のずれと同じ方向に更にずれた位置に配されている。 In other words, the conductor plug 62 n + 1 is arranged at a position shifted in the longitudinal direction (X direction) of the wiring 64 with respect to the conductor plug 62 n . The conductor plug 62 n + 2 is arranged at a position further displaced in the same direction as the conductor plug 62 n + 1 with respect to the conductor plug 62 n + 1 . The conductor plug 62 n + 4 is arranged at a position shifted in the longitudinal direction (X direction) of the wiring 64 with respect to the conductor plug 62 n + 3 . The conductor plug 62 n + 5 is arranged at a position further shifted in the same direction as the shift of the conductor plug 62 n + 4 with respect to the conductor plug 62 n + 4 .
このように導体プラグ６２を配線６４の長手方向に徐々にずらして配した場合であっても、配線６４のうちの太くなっている部分６６どうしを遠ざけることができる。このため、本変形例によっても、高価なＡｒＦ露光装置やハーフトーン型位相シフトマスクを用いることなく、配線６４のピッチを狭くすることができる。従って、変形例によっても、高い製造歩留りを確保しつつ、集積度の高い半導体装置を低コストで提供することが可能となる。 Even when the conductor plugs 62 are gradually shifted in the longitudinal direction of the wiring 64 in this way, the thickened portions 66 of the wiring 64 can be kept away from each other. For this reason, according to this modification, the pitch of the wiring 64 can be narrowed without using an expensive ArF exposure apparatus or a halftone type phase shift mask. Therefore, according to the modified example, it is possible to provide a highly integrated semiconductor device at a low cost while ensuring a high manufacturing yield.
（変形例（その３））
次に、本実施形態の変形例（その３）による半導体装置を図２３を用いて説明する。図２３は、本変形例による半導体装置を示す平面図である。
(Modification (Part 3))
Next, a semiconductor device according to a modification (No. 3) of the present embodiment will be described with reference to FIG. FIG. 23 is a plan view showing a semiconductor device according to this modification.
本変形例による半導体装置も、導体プラグ６２が配線６４の長手方向（Ｘ方向）に徐々にずらして配されていることに主な特徴がある。 The semiconductor device according to this modification is also characterized mainly in that the conductor plug 62 is gradually shifted in the longitudinal direction (X direction) of the wiring 64.
図２３に示すように、配線６４ｎに接続された導体プラグ６２ｎは、配線６４の長手方向の中心線に対して紙面下方向にＸｎだけずらして配されている。配線６４ｎ＋１に接続された導体プラグ６２ｎ＋１は、配線６４の長手方向の中心線を中心として配されている。また、配線６４ｎ＋２に接続された導体プラグ６２ｎ＋２は、配線６４の長手方向の中心線に対して紙面上方向にＸｎ＋２だけずらして配されている。 As shown in FIG. 23, the conductor plugs 62 n that are connected to the wiring 64 n are disposed shifted by X n in downward direction as viewed with respect to the longitudinal center line of the wiring 64. Conductor plugs 62 n + 1 connected to the interconnection 64 n + 1 is arranged around a longitudinal center line of the wiring 64. The conductor plugs 62 n + 2, which is connected to the wiring 64 n + 2 is arranged shifted in the upward direction of the paper surface by X n + 2 relative to the longitudinal center line of the wiring 64.
配線６４ｎ＋３に接続された導体プラグ６２ｎ＋３は、配線６４の長手方向の中心線を中心として配されている。また、配線６４ｎ＋４に接続された導体プラグ６２ｎ＋４は、配線６４の長手方向の中心線に対して紙面下方向にＸｎ＋４だけずらして配されている。 Conductor plugs 62 n + 3 which are connected to the wiring 64 n + 3 is arranged around a longitudinal center line of the wiring 64. The conductor plugs 62 n + 4, which is connected to the wiring 64 n + 4 is arranged shifted by X n + 4 in the downward direction as viewed with respect to the longitudinal center line of the wiring 64.
導体プラグ６２をこのように徐々にすらして配した場合であっても、配線６４のうちの太くなっている部分６６どうしを遠ざけることができる。このため、本変形例によっても、高価なＡｒＦ露光装置やハーフトーン型位相シフトマスクを用いることなく、配線６４のピッチを狭くすることができる。従って、変形例によっても、高い製造歩留りを確保しつつ、集積度の高い半導体装置を低コストで提供することが可能となる。 Even in the case where the conductor plugs 62 are gradually arranged in this manner, the thickened portions 66 of the wiring 64 can be kept away from each other. For this reason, according to this modification, the pitch of the wiring 64 can be narrowed without using an expensive ArF exposure apparatus or a halftone type phase shift mask. Therefore, according to the modified example, it is possible to provide a highly integrated semiconductor device at a low cost while ensuring a high manufacturing yield.
［第２実施形態］
本発明の第２実施形態による半導体装置を図２４乃至図２７を用いて説明する。図２４は、本実施形態による半導体装置を示す断面図である。図２５は、本実施形態による半導体装置の一部を示す斜視図である。図２６及び図２７は、本実施形態による半導体装置を示す平面図である。図２６は、主として、導体プラグ６２及び第２金属配線層６４のレイアウトを示している。図２７は、主として、導体プラグ１０６及び第３金属配線層１０８のレイアウトを示している。図１乃至図２３に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
[Second Embodiment]
A semiconductor device according to the second embodiment of the present invention will be described with reference to FIGS. FIG. 24 is a sectional view of the semiconductor device according to the present embodiment. FIG. 25 is a perspective view showing a part of the semiconductor device according to the present embodiment. 26 and 27 are plan views showing the semiconductor device according to the present embodiment. FIG. 26 mainly shows the layout of the conductor plug 62 and the second metal wiring layer 64. FIG. 27 mainly shows the layout of the conductor plug 106 and the third metal wiring layer 108. The same components as those of the semiconductor device and the manufacturing method thereof according to the first embodiment shown in FIGS. 1 to 23 are denoted by the same reference numerals, and description thereof will be omitted or simplified.
本実施形態による半導体装置は、導体プラグ６２及び配線６４の上層に、他の導体プラグ１０６及び他の配線１０８が更に形成されており、他の導体プラグ１０６が他の配線１０８の長手方向に互いにずらして配されていること、また、導体プラグ６２が形成されている領域の上方に他の導体プラグ１０６が位置していることに主な特徴がある。 In the semiconductor device according to the present embodiment, another conductor plug 106 and another wiring 108 are further formed in the upper layer of the conductor plug 62 and the wiring 64, and the other conductor plug 106 is mutually connected in the longitudinal direction of the other wiring 108. The main features are that they are arranged in a shifted manner and that another conductor plug 106 is located above the region where the conductor plug 62 is formed.
図２４に示すように、導体プラグ６２及び配線６４が埋め込まれた積層膜５２上には、シリコン窒化膜８８、シリコン酸化膜９０、有機絶縁膜９２及びシリコン酸化膜９４が順次積層されている。シリコン窒化膜８８、シリコン酸化膜９０、有機絶縁膜９２及びシリコン酸化膜９４とにより、積層膜９６が構成されている。 As shown in FIG. 24, a silicon nitride film 88, a silicon oxide film 90, an organic insulating film 92, and a silicon oxide film 94 are sequentially laminated on the laminated film 52 in which the conductor plug 62 and the wiring 64 are embedded. The silicon nitride film 88, the silicon oxide film 90, the organic insulating film 92, and the silicon oxide film 94 constitute a laminated film 96.
積層膜９６には、配線６４に達するコンタクトホール９８が形成されている。積層膜９６のうちの有機絶縁膜９２及びシリコン酸化膜９４には、溝１００が形成されている。溝１００はコンタクトホール９８につながっている。 A contact hole 98 reaching the wiring 64 is formed in the laminated film 96. A groove 100 is formed in the organic insulating film 92 and the silicon oxide film 94 in the laminated film 96. The groove 100 is connected to the contact hole 98.
溝１００及びコンタクトホール９８の内面には、例えばＴｉＮより成るバリアメタル膜１０２が形成されている。バリアメタル膜１０２が形成された溝１００内及びコンタクトホール９８内には、Ｃｕ膜１０４が埋め込まれている。バリアメタル膜１０２及びＣｕ膜１０４のうちのコンタクトホール９８内に埋め込まれた部分は、導体プラグ１０６を構成している。バリアメタル膜１０２及びＣｕ膜１０４のうちの溝１００内に埋め込まれた部分は、配線１０８を構成している。導体プラグ１０６と配線１０８とは、一体に形成されている。配線１０８は、第３金属配線層を構成している。 On the inner surfaces of the trench 100 and the contact hole 98, a barrier metal film 102 made of, for example, TiN is formed. A Cu film 104 is embedded in the groove 100 and the contact hole 98 where the barrier metal film 102 is formed. A portion of the barrier metal film 102 and the Cu film 104 embedded in the contact hole 98 constitutes a conductor plug 106. A portion of the barrier metal film 102 and the Cu film 104 embedded in the groove 100 constitutes a wiring 108. The conductor plug 106 and the wiring 108 are integrally formed. The wiring 108 constitutes a third metal wiring layer.
導体プラグ１０６は、配線１０８の長手方向（Ｘ方向）に交互にずらして配されている。導体プラグ１０６は、導体プラグ６２が形成されている領域の上方にそれぞれ位置している。導体プラグ１０６をこのようにずらして配しているのは、上記と同様に、配線１０８の短絡を防止するためである。 The conductor plugs 106 are alternately shifted in the longitudinal direction (X direction) of the wiring 108. The conductor plugs 106 are respectively located above the regions where the conductor plugs 62 are formed. The reason why the conductor plug 106 is shifted in this way is to prevent the wiring 108 from being short-circuited, as described above.
こうして本実施形態による半導体装置が構成されている。 Thus, the semiconductor device according to the present embodiment is constituted.
本実施形態によれば、導体プラグ６２及び配線６４の上層においても導体プラグ１０６が配線１０８の長手方向に互いにずらして配されているため、配線１０８のうちの幅が太くなっている部分１１０どうしを互いに遠ざけることができる。しかも、導体プラグ１０６が導体プラグ６２が形成されている領域の上方に位置しているため、下層側の配線６４と上層側の導体プラグ１０６とが短絡してしまうことも防止し得る。従って、本実施形態によれば、配線６４のピッチを狭くするのみならず、配線６４の上層に位置する配線１０８のピッチを狭くする場合であっても、高価なＡｒＦ露光装置やハーフトーン型位相シフトマスクを用いることを要しない。従って、本実施形態によれば、金属配線層の層数が多い場合であっても、高い製造歩留りを確保しつつ、集積度の高い半導体装置を低コストで提供することができる。 According to the present embodiment, the conductor plugs 106 are also arranged so as to be shifted from each other in the longitudinal direction of the wiring 108 in the upper layer of the conductor plug 62 and the wiring 64, so that the portions 110 of the wiring 108 having a large width are connected to each other. Can be moved away from each other. In addition, since the conductor plug 106 is positioned above the region where the conductor plug 62 is formed, it is possible to prevent the lower layer side wiring 64 and the upper layer side conductor plug 106 from being short-circuited. Therefore, according to the present embodiment, not only the pitch of the wiring 64 is narrowed, but also when the pitch of the wiring 108 located in the upper layer of the wiring 64 is narrowed, an expensive ArF exposure apparatus or halftone phase is used. It is not necessary to use a shift mask. Therefore, according to the present embodiment, it is possible to provide a highly integrated semiconductor device at a low cost while ensuring a high manufacturing yield even when the number of metal wiring layers is large.
なお、導体プラグ１０６及び配線１０８は、導体プラグ６２及び配線６４と同様にしての形成することが可能である。 Note that the conductor plug 106 and the wiring 108 can be formed in the same manner as the conductor plug 62 and the wiring 64.
また、導体プラグ１０６の上方に更に他の導体プラグを配するようにしてもよい。 Further, another conductor plug may be arranged above the conductor plug 106.
［第３実施形態］
本発明の第３実施形態による半導体装置を図２８乃至図３０を用いて説明する。図２８は、本実施形態による半導体装置を示す断面図である。図２９及び図３０は、本実施形態による半導体装置を示す平面図である。図２９は、主として、素子領域１２ａ、素子分離領域１４ａ、フローティングゲート電極１１４、コントロールゲート電極１１６、導体プラグ２８ａ及び第１金属配線層４２ａのレイアウトを示している。図３０は、主として、導体プラグ６２ａ及び第２金属配線層６４ａのレイアウトを示している。図２８は、図２９及び図３０のＣ−Ｃ′線断面図である。図１乃至図２７に示す第１又は第２実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
[Third Embodiment]
A semiconductor device according to a third embodiment of the present invention will be described with reference to FIGS. FIG. 28 is a sectional view of the semiconductor device according to the present embodiment. 29 and 30 are plan views showing the semiconductor device according to the present embodiment. FIG. 29 mainly shows a layout of the element region 12a, the element isolation region 14a, the floating gate electrode 114, the control gate electrode 116, the conductor plug 28a, and the first metal wiring layer 42a. FIG. 30 mainly shows a layout of the conductor plug 62a and the second metal wiring layer 64a. FIG. 28 is a cross-sectional view taken along the line CC ′ of FIGS. 29 and 30. The same components as those of the semiconductor device and the manufacturing method thereof according to the first or second embodiment shown in FIGS. 1 to 27 are denoted by the same reference numerals, and description thereof is omitted or simplified.
本実施形態は、本発明の原理をＦＲＡＳＨメモリのメモリセル部に適用したものである。 In this embodiment, the principle of the present invention is applied to a memory cell portion of a FASH memory.
図２９に示すように、半導体基板１０には、素子領域１２ｃを確定する素子分離領域１４ａが形成されている。 As shown in FIG. 29, an element isolation region 14a for defining an element region 12c is formed in the semiconductor substrate 10.
図２８に示すように、半導体基板１０上には、トンネル絶縁膜１１２を介して、フローティングゲート電極１１４が形成されている。フローティングゲート電極１１４は、素子領域１２に交差するように形成されている。 As shown in FIG. 28, a floating gate electrode 114 is formed on the semiconductor substrate 10 via a tunnel insulating film 112. The floating gate electrode 114 is formed so as to intersect the element region 12.
フローティングゲート電極１１４上には、絶縁膜１１６を介してコントロールゲート電極１１８が形成されている。 A control gate electrode 118 is formed on the floating gate electrode 114 with an insulating film 116 interposed therebetween.
フローティングゲート電極１１４及びコントロールゲート電極１１８の両側の素子領域１２には、ソース／ドレイン拡散層１２０が形成されている。 Source / drain diffusion layers 120 are formed in the element regions 12 on both sides of the floating gate electrode 114 and the control gate electrode 118.
こうして、フローティングゲート電極１１４とコントロールゲート電極１１８とソース／ドレイン拡散層１２０とを有するメモリセル１２２が構成されている。 Thus, the memory cell 122 having the floating gate electrode 114, the control gate electrode 118, and the source / drain diffusion layer 120 is formed.
メモリセル１２２が形成された半導体基板１０上には、層間絶縁膜２４が形成されている。 An interlayer insulating film 24 is formed on the semiconductor substrate 10 on which the memory cells 122 are formed.
層間絶縁膜２４には、ソース／ドレイン拡散層１２０に達するコンタクトホール２６ａが形成されている。 A contact hole 26 a reaching the source / drain diffusion layer 120 is formed in the interlayer insulating film 24.
コンタクトホール２６ａ内には、例えばタングステンより成る導体プラグ２８ａが埋め込まれている。 A conductor plug 28a made of, for example, tungsten is embedded in the contact hole 26a.
導体プラグ２８ａが埋め込まれた層間絶縁膜２４上には、有機絶縁膜３０とシリコン酸化膜３２とが順次積層されている。有機絶縁膜３０とシリコン酸化膜３２とにより積層膜３４が構成されている。 An organic insulating film 30 and a silicon oxide film 32 are sequentially stacked on the interlayer insulating film 24 in which the conductor plugs 28a are embedded. A laminated film 34 is constituted by the organic insulating film 30 and the silicon oxide film 32.
有機絶縁膜３０及びシリコン酸化膜３２には、層間絶縁膜２４及び導体プラグ２８に達する溝３６ａが形成されている。 Grooves 36 a reaching the interlayer insulating film 24 and the conductor plugs 28 are formed in the organic insulating film 30 and the silicon oxide film 32.
溝３６ａの内面には、バリアメタル膜３８が形成されている。バリアメタル膜３８ａが形成された溝３６ａ内には、Ｃｕ膜４０が埋め込まれている。Ｃｕ膜４０及びバリアメタル膜３８により、配線４２ａが構成されている。 A barrier metal film 38 is formed on the inner surface of the groove 36a. A Cu film 40 is embedded in the groove 36a in which the barrier metal film 38a is formed. The Cu film 40 and the barrier metal film 38 constitute a wiring 42a.
配線４２ａが埋め込まれた積層膜３４上には、シリコン窒化膜４４、シリコン酸化膜４６、有機絶縁膜４８及びシリコン酸化膜５０が、順次積層されている。シリコン窒化膜４４、シリコン酸化膜４６、有機絶縁膜４８（図１参照）、及びシリコン酸化膜５０（図１参照）により、積層膜５２（図１参照）が構成されている。 A silicon nitride film 44, a silicon oxide film 46, an organic insulating film 48, and a silicon oxide film 50 are sequentially laminated on the laminated film 34 in which the wiring 42a is embedded. The silicon nitride film 44, the silicon oxide film 46, the organic insulating film 48 (see FIG. 1), and the silicon oxide film 50 (see FIG. 1) constitute a laminated film 52 (see FIG. 1).
積層膜５２には、配線４２ａに達するコンタクトホール５４ａが形成されている。また、積層膜５２のうちの有機絶縁膜４８とシリコン酸化膜５０とには、溝５６ａ（図３０参照）が形成されている。 In the laminated film 52, a contact hole 54a reaching the wiring 42a is formed. In addition, a groove 56a (see FIG. 30) is formed in the organic insulating film 48 and the silicon oxide film 50 in the laminated film 52.
溝５６ａ及びコンタクトホール５４ａの内面には、バリアメタル膜５８が形成されている。バリアメタル膜５８が形成された溝５６ａ内及びコンタクトホール５４ａ内には、Ｃｕ膜６０が埋め込まれている。Ｃｕ膜６０及びバリアメタル膜５８のうちの溝５６ａ内に埋め込まれた部分は、配線６４ａを構成している。Ｃｕ膜６０及びバリアメタル膜５８のうちのコンタクトホール５４内に埋め込まれた部分は、導体プラグ６２ａを構成している。導体プラグ６２ａ及び配線６４ａは、デュアルダマシン法により一体に形成されている。配線６４ａは、第２金属配線層を構成する。 A barrier metal film 58 is formed on the inner surfaces of the groove 56a and the contact hole 54a. A Cu film 60 is embedded in the groove 56a in which the barrier metal film 58 is formed and in the contact hole 54a. A portion of the Cu film 60 and the barrier metal film 58 embedded in the groove 56a constitutes a wiring 64a. A portion of the Cu film 60 and the barrier metal film 58 embedded in the contact hole 54 constitutes a conductor plug 62a. The conductor plug 62a and the wiring 64a are integrally formed by a dual damascene method. The wiring 64a constitutes a second metal wiring layer.
図３０に示すように、導体プラグ６２ａは、配線６４ａの長手方向（Ｘ方向）に交互にずらして配されている。導体プラグ６２ａが、配線６４ａの長手方向に交互にずらして配されているため、配線６４ａのうちの太くなっている部分６６ａどうしを遠ざけることができる。このため、本実施形態によっても、高価なＡｒＦ露光装置やハーフトーン型位相シフトマスクを用いることなく、配線６４のピッチを狭くすることができる。従って、本実施形態によっても、高い製造歩留りを確保しつつ、集積度の高い半導体装置を低コストで提供することが可能となる。 As shown in FIG. 30, the conductor plugs 62a are alternately shifted in the longitudinal direction (X direction) of the wiring 64a. Since the conductor plugs 62a are alternately shifted in the longitudinal direction of the wiring 64a, the thickened portions 66a of the wiring 64a can be kept away from each other. For this reason, according to this embodiment, the pitch of the wiring 64 can be reduced without using an expensive ArF exposure apparatus or a halftone phase shift mask. Therefore, according to this embodiment as well, it is possible to provide a highly integrated semiconductor device at a low cost while ensuring a high manufacturing yield.
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
[Modified Embodiment]
The present invention is not limited to the above embodiment, and various modifications can be made.
例えば、上記実施形態では、ＳＲＡＭ又はＦＬＡＳＨメモリを例に説明したが、本発明の原理は、他のあらゆる半導体装置に適用することが可能である。 For example, in the above embodiment, the SRAM or the FLASH memory has been described as an example, but the principle of the present invention can be applied to any other semiconductor device.
また、第２又は第３実施形態による半導体装置において、導体プラグ６２、１０６を図２１乃至図２３に示すようなレイアウトで配してもよい。 In the semiconductor device according to the second or third embodiment, the conductor plugs 62 and 106 may be arranged in a layout as shown in FIGS.
また、第３実施形態による半導体装置において、導体プラグ６２ａの上層に他の導体プラグを更に形成するようにしてもよい。この場合、第２実施形態による半導体装置と同様に、導体プラグ６２ａが形成されている領域の上方に他の導体プラグが位置するように、他の導体プラグを配することが望ましい。また、他の導体プラグの上方に更に他の導体プラグを形成するようにしてもよい。 In the semiconductor device according to the third embodiment, another conductor plug may be further formed in the upper layer of the conductor plug 62a. In this case, similarly to the semiconductor device according to the second embodiment, it is desirable to dispose another conductor plug so that the other conductor plug is located above the region where the conductor plug 62a is formed. Further, another conductor plug may be formed above the other conductor plug.
また、上記実施形態では、導体プラグと配線とをデュアルダマシン法により形成する場合を例に説明したが、導体プラグと配線とをデュアルダマシン法により形成しなくてもよい。例えば、導体プラグを絶縁層に埋め込んだ後に、導体プラグに接続される配線を導体プラグ上及び絶縁層上に形成するようにしてもよい。 In the above embodiment, the case where the conductor plug and the wiring are formed by the dual damascene method has been described as an example. However, the conductor plug and the wiring may not be formed by the dual damascene method. For example, after the conductor plug is embedded in the insulating layer, the wiring connected to the conductor plug may be formed on the conductor plug and the insulating layer.
１０…半導体基板
１２…素子領域
１４…素子分離領域
１６…ゲート絶縁膜
１８…ゲート電極
２０…ソース／ドレイン拡散層
２２…トランジスタ
２４…層間絶縁膜
２６…コンタクトホール
２８…導体プラグ
３０…有機絶縁膜
３２…シリコン酸化膜
３４…積層膜
３６…溝
３８…バリアメタル膜
４０…Ｃｕ膜
４２…配線
４４…シリコン窒化膜
４６…シリコン酸化膜
４８…有機絶縁膜
５０…シリコン酸化膜
５２…積層膜
５４…コンタクトホール
５６…溝
５８…バリアメタル膜
６０…Ｃｕ膜
６２…導体プラグ
６４…配線
６６…幅が太くなっている部分
６８…フォトレジスト膜
７０…開口部
７２…シリコン窒化膜
７６…フォトレジスト膜
７８…開口部
８０…開口部
８２…フォトレジスト膜
８４…開口部
８６…開口部
８８…シリコン窒化膜
９０…シリコン酸化膜
９２…有機絶縁膜
９４…シリコン酸化膜
９６…積層膜
９８…コンタクトホール
１００…溝
１０２…バリアメタル膜
１０４…Ｃｕ膜
１０６…導体プラグ
１０８…配線
１１０…幅が太くなっている部分
１１２…トンネル絶縁膜
１１４…フローティングゲート電極
１１６…絶縁膜
１１８…コントロールゲート電極
１２０…ソース／ドレイン拡散層
１２２…メモリセル
１５２…絶縁層
１６２…導体プラグ
１６４…配線
DESCRIPTION OF SYMBOLS 10 ... Semiconductor substrate 12 ... Element region 14 ... Element isolation region 16 ... Gate insulating film 18 ... Gate electrode 20 ... Source / drain diffused layer 22 ... Transistor 24 ... Interlayer insulating film 26 ... Contact hole 28 ... Conductor plug 30 ... Organic insulating film 32 ... Silicon oxide film 34 ... Laminated film 36 ... Groove 38 ... Barrier metal film 40 ... Cu film 42 ... Wiring 44 ... Silicon nitride film 46 ... Silicon oxide film 48 ... Organic insulating film 50 ... Silicon oxide film 52 ... Laminated film 54 ... Contact hole 56 ... groove 58 ... barrier metal film 60 ... Cu film 62 ... conductor plug 64 ... wiring 66 ... widened portion 68 ... photoresist film 70 ... opening 72 ... silicon nitride film 76 ... photoresist film 78 Opening 80 Opening 82 Photoresist film 84 Opening 86 Opening 88 Silicon nitride film 90 Silicon acid Film 92 ... Organic insulating film 94 ... Silicon oxide film 96 ... Laminated film 98 ... Contact hole 100 ... Groove 102 ... Barrier metal film 104 ... Cu film 106 ... Conductor plug 108 ... Wiring 110 ... Widened portion 112 ... Tunnel Insulating film 114 ... floating gate electrode 116 ... insulating film 118 ... control gate electrode 120 ... source / drain diffusion layer 122 ... memory cell 152 ... insulating layer 162 ... conductor plug 164 ... wiring
Claims (9)
前記第１の導電パターンに隣接して形成された、前記第１の導電パターンとほぼ平行な第２の導電パターンと、
前記第１の導電パターンの所定領域下に形成され、前記第１の導電パターンに接続された第１の導体プラグと、
前記第１の導電パターンの前記所定領域上に形成され、前記第１の導電パターンに接続された第２の導体プラグと、
前記第２の導電パターンのうちの、前記第１の導電パターンの前記所定領域に隣接する所定領域下に形成され、前記第２の導電パターンに接続された第３の導体プラグと、
前記第２の導電パターンの前記所定領域上に形成され、前記第２の導電パターンに接続された第４の導体プラグと、
前記第１の導電パターンの上方に形成され、前記第２の導体プラグに接続された第３の導電パターンと、
前記第２の導電パターンの上方に形成され、前記第４の導体プラグに接続された第４の導電パターンとを有し、
前記第４の導体プラグは、前記第２の導体プラグに対して、ずれた位置に配されている
ことを特徴とする半導体装置。 A first conductive pattern;
A second conductive pattern formed adjacent to the first conductive pattern and substantially parallel to the first conductive pattern;
A first conductor plug formed under a predetermined region of the first conductive pattern and connected to the first conductive pattern;
A second conductor plug formed on the predetermined region of the first conductive pattern and connected to the first conductive pattern;
A third conductor plug formed under a predetermined region adjacent to the predetermined region of the first conductive pattern of the second conductive pattern and connected to the second conductive pattern;
A fourth conductor plug formed on the predetermined region of the second conductive pattern and connected to the second conductive pattern;
A third conductive pattern formed above the first conductive pattern and connected to the second conductive plug;
A fourth conductive pattern formed above the second conductive pattern and connected to the fourth conductive plug;
The fourth conductor plug is disposed at a position shifted from the second conductor plug.
前記第２の導電パターンに隣接して形成された、前記第２の導電パターンとほぼ平行な第５の導電パターンと、
前記第５の導電パターンのうちの、前記第２の導電パターンの前記所定領域に隣接する所定領域下に形成され、前記第５の導電パターンに接続された第５の導体プラグと、
前記第５の導電パターンの前記所定領域上に形成され、前記第５の導電パターンに接続された第６の導体プラグと、
前記第５の導電パターンの上方に形成され、前記第６の導体プラグに接続された第６の導電パターンとを有し、
前記第６の導体プラグは、前記第４の導体プラグのずれとは反対方向にずれた位置に配されている
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
A fifth conductive pattern formed adjacent to the second conductive pattern and substantially parallel to the second conductive pattern;
Of the fifth conductive pattern, a fifth conductor plug formed under a predetermined region adjacent to the predetermined region of the second conductive pattern and connected to the fifth conductive pattern;
A sixth conductor plug formed on the predetermined region of the fifth conductive pattern and connected to the fifth conductive pattern;
A sixth conductive pattern formed above the fifth conductive pattern and connected to the sixth conductor plug;
The sixth conductor plug is disposed at a position shifted in a direction opposite to the shift of the fourth conductor plug.
前記第２の導電パターンに隣接して形成された、前記第２の導電パターンとほぼ平行な第５の導電パターンと、
前記第５の導電パターンのうちの、前記第２の導電パターンの前記所定領域に隣接する所定領域下に形成され、前記第５の導電パターンに接続された第５の導体プラグと、
前記第５の導電パターンの前記所定領域上に形成され、前記第５の導電パターンに接続された第６の導体プラグと、
前記第５の導電パターンの上方に形成され、前記第６の導体プラグに接続された第６の導電パターンとを有し、
前記第６の導体プラグは、前記第４の導体プラグに対して、前記第４の導体プラグのずれと同じ方向に更にずれた位置に配されている
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
A fifth conductive pattern formed adjacent to the second conductive pattern and substantially parallel to the second conductive pattern;
Of the fifth conductive pattern, a fifth conductor plug formed under a predetermined region adjacent to the predetermined region of the second conductive pattern and connected to the fifth conductive pattern;
A sixth conductor plug formed on the predetermined region of the fifth conductive pattern and connected to the fifth conductive pattern;
A sixth conductive pattern formed above the fifth conductive pattern and connected to the sixth conductor plug;
The semiconductor device, wherein the sixth conductor plug is further displaced in the same direction as the displacement of the fourth conductor plug with respect to the fourth conductor plug.
前記第３の導電パターンと前記第２の導体プラグとが一体に形成されており、
前記第４の導電パターンと前記第４の導体プラグとが一体に形成されている
ことを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 3,
The third conductive pattern and the second conductor plug are integrally formed;
The semiconductor device, wherein the fourth conductive pattern and the fourth conductor plug are integrally formed.
前記第１の導体プラグ又は前記第３の導体プラグは、前記第１の導電パターン又は前記第２の導電パターンの下方に位置するトランジスタのゲート電極又はソース／ドレイン拡散層に接続されている
ことを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 4,
The first conductor plug or the third conductor plug is connected to a gate electrode or a source / drain diffusion layer of a transistor located below the first conductive pattern or the second conductive pattern. A featured semiconductor device.
前記第１の導電パターンに隣接して形成された、前記第１の導電パターンとほぼ平行な第２の導電パターンと、
前記第１の導電パターンの所定領域下に形成され、前記第１の導電パターンに接続された第１の導体プラグと、
前記第１の導電パターンの前記所定領域上に形成され、前記第１の導電パターンに接続された第２の導体プラグと、
前記第２の導電パターンのうちの、前記第１の導電パターンの前記所定領域に隣接する所定領域下に形成され、前記第２の導電パターンに接続された第３の導体プラグと、
前記第２の導電パターンの前記所定領域上に形成され、前記第２の導電パターンに接続された第４の導体プラグと、
前記第１の導電パターンの上方に形成され、前記第２の導体プラグに接続された第３の導電パターンと、
前記第２の導電パターンの上方に形成され、前記第４の導体プラグに接続された第４の導電パターンとを有し、
前記第３の導体プラグは、前記第１の導体プラグに対して、ずれた位置に配されており、
前記第２の導体プラグは、前記第１の導体プラグが形成されている領域の上方の領域に位置しており、
前記第４の導体プラグは、前記第３の導体プラグが形成されている領域の上方の領域に位置している
ことを特徴とする半導体装置。 A first conductive pattern;
A second conductive pattern formed adjacent to the first conductive pattern and substantially parallel to the first conductive pattern;
A first conductor plug formed under a predetermined region of the first conductive pattern and connected to the first conductive pattern;
A second conductor plug formed on the predetermined region of the first conductive pattern and connected to the first conductive pattern;
A third conductor plug formed under a predetermined region adjacent to the predetermined region of the first conductive pattern of the second conductive pattern and connected to the second conductive pattern;
A fourth conductor plug formed on the predetermined region of the second conductive pattern and connected to the second conductive pattern;
A third conductive pattern formed above the first conductive pattern and connected to the second conductive plug;
A fourth conductive pattern formed above the second conductive pattern and connected to the fourth conductive plug;
The third conductor plug is disposed at a position shifted from the first conductor plug,
The second conductor plug is located in a region above the region where the first conductor plug is formed,
The fourth conductor plug is located in a region above a region where the third conductor plug is formed.
前記第２の導電パターンに隣接して形成された、前記第２の導電パターンとほぼ平行な第５の導電パターンと、
前記第５の導電パターンのうちの、前記第２の導電パターンの前記所定領域に隣接する所定領域下に形成され、前記第５の導電パターンに接続された第５の導体プラグと、
前記第５の導電パターンの前記所定領域上に形成され、前記第５の導電パターンに接続された第６の導体プラグと、
前記第５の導電パターンの上方に形成され、前記第６の導体プラグに接続された第６の導電パターンとを有し、
前記第５の導体プラグは、前記第３の導体プラグのずれとは反対方向にずれた位置に配されており、
前記第６の導体プラグは、前記第５の導体プラグが形成されている領域の上方の領域に位置している
ことを特徴とする半導体装置。 The semiconductor device according to claim 6.
A fifth conductive pattern formed adjacent to the second conductive pattern and substantially parallel to the second conductive pattern;
Of the fifth conductive pattern, a fifth conductor plug formed under a predetermined region adjacent to the predetermined region of the second conductive pattern and connected to the fifth conductive pattern;
A sixth conductor plug formed on the predetermined region of the fifth conductive pattern and connected to the fifth conductive pattern;
A sixth conductive pattern formed above the fifth conductive pattern and connected to the sixth conductor plug;
The fifth conductor plug is disposed at a position shifted in a direction opposite to the shift of the third conductor plug;
The sixth conductor plug is located in a region above the region where the fifth conductor plug is formed.
前記第２の導電パターンに隣接して形成された、前記第２の導電パターンとほぼ平行な第５の導電パターンと、
前記第５の導電パターンのうちの、前記第２の導電パターンの前記所定領域に隣接する所定領域下に形成され、前記第５の導電パターンに接続された第５の導体プラグと、
前記第５の導電パターンの前記所定領域上に形成され、前記第５の導電パターンに接続された第６の導体プラグと、
前記第５の導電パターンの上方に形成され、前記第６の導体プラグに接続された第６の導電パターンとを有し、
前記第５の導体プラグは、前記第３の導体プラグに対して、前記第３の導体プラグのずれと同じ方向に更にずれた位置に配されており、
前記第６の導体プラグは、前記第５の導体プラグが形成されている領域の上方の領域に位置している
ことを特徴とする半導体装置。 The semiconductor device according to claim 6.
A fifth conductive pattern formed adjacent to the second conductive pattern and substantially parallel to the second conductive pattern;
Of the fifth conductive pattern, a fifth conductor plug formed under a predetermined region adjacent to the predetermined region of the second conductive pattern and connected to the fifth conductive pattern;
A sixth conductor plug formed on the predetermined region of the fifth conductive pattern and connected to the fifth conductive pattern;
A sixth conductive pattern formed above the fifth conductive pattern and connected to the sixth conductor plug;
The fifth conductor plug is disposed at a position further displaced in the same direction as the displacement of the third conductor plug with respect to the third conductor plug,
The sixth conductor plug is located in a region above the region where the fifth conductor plug is formed.
前記第１の導電パターンと前記第１の導体プラグとが一体に形成されており、
前記第２の導電パターンと前記第３の導体プラグとが一体に形成されており、
前記第３の導電パターンと前記第２の導体プラグとが一体に形成されており、
前記第４の導電パターンと前記第４の導体プラグとが一体に形成されている
ことを特徴とする半導体装置。 The semiconductor device according to any one of claims 6 to 8,
The first conductive pattern and the first conductor plug are integrally formed;
The second conductive pattern and the third conductor plug are integrally formed;
The third conductive pattern and the second conductor plug are integrally formed;
The semiconductor device, wherein the fourth conductive pattern and the fourth conductor plug are integrally formed.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180032732A (en) * | 2016-09-22 | 2018-04-02 | 삼성전자주식회사 | Semiconductor device and method for manufacturing the same |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08191104A (en) * | 1995-01-11 | 1996-07-23 | Hitachi Ltd | Semiconductor integrated circuit device and manufacturing method thereof |
| JPH08274101A (en) * | 1995-03-30 | 1996-10-18 | Sony Corp | Method for forming wiring structure of semiconductor device |
| JPH1079426A (en) * | 1996-08-08 | 1998-03-24 | Samsung Electron Co Ltd | Method of forming interlayer contact and its structure |
| JPH11238801A (en) * | 1997-12-18 | 1999-08-31 | Matsushita Electron Corp | Multi-layer structure of semiconductor device and its manufacture |
| JP2000164696A (en) * | 1998-11-30 | 2000-06-16 | Sanyo Electric Co Ltd | Multilayer interconnection structure |
| JP2003209111A (en) * | 2002-01-17 | 2003-07-25 | Sony Corp | Method of manufacturing semiconductor device |
-
2010
- 2010-05-18 JP JP2010113997A patent/JP2010251767A/en active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08191104A (en) * | 1995-01-11 | 1996-07-23 | Hitachi Ltd | Semiconductor integrated circuit device and manufacturing method thereof |
| JPH08274101A (en) * | 1995-03-30 | 1996-10-18 | Sony Corp | Method for forming wiring structure of semiconductor device |
| JPH1079426A (en) * | 1996-08-08 | 1998-03-24 | Samsung Electron Co Ltd | Method of forming interlayer contact and its structure |
| JPH11238801A (en) * | 1997-12-18 | 1999-08-31 | Matsushita Electron Corp | Multi-layer structure of semiconductor device and its manufacture |
| JP2000164696A (en) * | 1998-11-30 | 2000-06-16 | Sanyo Electric Co Ltd | Multilayer interconnection structure |
| JP2003209111A (en) * | 2002-01-17 | 2003-07-25 | Sony Corp | Method of manufacturing semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180032732A (en) * | 2016-09-22 | 2018-04-02 | 삼성전자주식회사 | Semiconductor device and method for manufacturing the same |
| KR102629208B1 (en) * | 2016-09-22 | 2024-01-29 | 삼성전자주식회사 | Semiconductor device and method for manufacturing the same |
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