JP2010251547A - Semiconductor device and method of manufacturing the same - Google Patents

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正典 吉田
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a CoC type semiconductor device such that warpage of a chip laminate is reduced, and to provide a method of manufacturing the same. <P>SOLUTION: The semiconductor device 10A includes the chip laminate comprising a plurality of semiconductor chips (a DRAM chip 12 and an IF chip 13) electrically connected to each other via through electrodes 14, a wiring board 11 having one surface electrically connected to a through electrode of a semiconductor chip arranged at the bottom of the chip laminate, a first seal 15 covering the chip laminate and the upper part of the one surface of the wiring board 11, and a second seal 16 covering the first seal. Further, the circuit formation surface of a semiconductor chip arranged at the top position of the chip laminate is opposed to the one surface of the wiring board 11. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.

近年、半導体チップの多機能化、高速化と、それに伴う高密度実装化を実現するため、チップ内に貫通電極を形成してバンプによるフリップチップ積層を行う所謂CoC(チップオンチップ)技術が開発されつつある。 Recently, multifunctional semiconductor chip, and high speed, in order to realize high-density mounting with it, so-called CoC (chip-on-chip) technology to form a through electrode in the chip perform flip chip lamination by bumps Development It is being. 図10は、一般的なCoC型半導体装置の断面構造を示す図である。 Figure 10 is a diagram showing a sectional structure of a general CoC type semiconductor device. 図中のCoC型半導体装置は、一面にチップ積層体(DRAMチップ12とIFチップ13からなるチップ積層体)が搭載され、他面にランド21が設けられた配線基板11と、配線基板の一面及びチップ積層体の周囲を覆うアンダーフィル材(第1の封止体15)と、配線基板の一面及びアンダーフィル材を覆う封止材(第2の封止体16)と、を備えている。 CoC semiconductor device in the figure, the chip stack on one surface (the chip stack of DRAM chip 12 and the IF chip 13) is mounted, a wiring board 11 having lands 21 are provided on the other surface, one surface of the wiring substrate and includes underfill material covering the periphery of the chip stack (the first sealing body 15), the sealing material covering the one surface and the underfill material of the wiring substrate (the second sealing member 16), the .

また、図中のCoC型半導体装置の製造方法は、チップ積層体のチップ層間及び周囲をアンダーフィル材(第1の封止体15)で充填し熱硬化(以下、キュアという)させてから、アンダーフィル材の周囲を封止樹脂(第2の封止体16)で覆う方法である。 A method of manufacturing a CoC type semiconductor device in the figure, filled thermosetting chip layers and around the chip laminate underfill material (first sealing body 15) (hereinafter cure that the) to, the periphery of the underfill material is a method of covering with a sealing resin (the second sealing member 16). ここで、上記チップ積層体を構成する半導体チップの厚さは、従来の1チップで構成する場合に比較して薄く(例えば30μm厚)、熱応力等による半導体チップ及びパッケージの反り不良対策が重要な問題となってきている。 Here, the thickness of the semiconductor chip constituting the chip stack is thin (e.g., 30μm thick) compared to the case of constituting a conventional 1-chip, warp defect countermeasure of the semiconductor chip and package are important due to such thermal stress it has become a problem.
反り対策を施した半導体装置については、例えば特許文献1〜4に開示されている。 The semiconductor device subjected to warping measures, for example, disclosed in Patent Documents 1 to 4.

特開2006−269861号公報 JP 2006-269861 JP 特開2007−66932号公報 JP 2007-66932 JP 特開2002−57253号公報 JP 2002-57253 JP 特開2004−165283号公報 JP 2004-165283 JP

しかし、上述の方法では、アンダーフィル材を熱硬化させる際にチップ積層体に凹状の反りが発生し、半導体装置自体にも反りが発生する。 However, in the above-described method, the concave warpage occurs in the laminate chip underfill material when thermally curing, warpage occurs in the semiconductor device itself. 半導体装置に反りが発生した場合、例えばマザーボードへの実装時に半田ボールが部分的に接続されない接続不良を引き起こすという品質上の問題があった。 If warpage occurs in the semiconductor device, the solder balls for example during mounting on a mother board there is a problem on the quality of causing connection failure that is not partially connected. また、最上位置のチップの反りが最も大きくなるため、最上位置チップにチップクラックが発生する可能性が高くなる。 Further, since the warp of the uppermost position of the chip is the largest, the possibility of chip cracks occur in the uppermost position the chip is increased. このことは、半導体装置の製造コストのアップにもつながるという問題もあった。 This was a problem that leads to the production costs of up semiconductor devices.

また、特許文献1及び特許文献2に開示されたCoC型半導体装置は、反りの問題を解決すべく、所定の配線等が形成された配線基板と、チップ積層体と、チップ積層体の上方に配置された上部基板と、配線基板と上部基板との間に配置されチップ積層体を封止する一の中間部材(封止体)と、を備えた半導体装置である。 Moreover, CoC type semiconductor device disclosed in Patent Document 1 and Patent Document 2, in order to solve the warpage problem, a wiring board having wiring, etc. are formed, and the chip stack, above the chip stack and placed upper substrate, one intermediate member sealing the placed chip stack between the wiring substrate and the upper substrate (the sealing body), a semiconductor device having a. しかし、かかるCoC型半導体装置においては、積層チップの上方の離れた位置に上部基板を配置するよう構成しているため、半導体装置の厚みが増し、マザーボード等への実装の際スペースを余分に取る必要が生じてしまうという問題があった。 However, in such CoC type semiconductor device, because of the structure to place the upper substrate above the remote location of the laminated chip, it increases the thickness of the semiconductor device, taken extra space when mounting to a mother board there is a problem that need arises. また、上部基板は封止体との接続のみである為、機械的な衝撃等により上部基板が剥がれてしまうという品質上の問題もあった。 The upper substrate since only connection to the sealing body, the upper substrate was also cause quality problems that come off by mechanical shock or the like. さらに、チップ積層体を、一の中間部材であるモールドのみで封止する構成であるため、積層チップ間にボイドが発生し、半導体装置の信頼性を低下させる問題もあった。 Furthermore, the chip stack, since it is configured to seal only the mold which is one of the intermediate member, a void is generated between the stacked chips, there is also a problem of lowering the reliability of the semiconductor device.

一方、特許文献3に開示された半導体装置は、二重封止構造を有する半導体装置であるが、搭載チップは1チップを前提としているため、CoC型半導体装置における反りの問題解決については、なんら示唆されていない。 On the other hand, the semiconductor device disclosed in Patent Document 3 is a semiconductor device having a double sealing structure, the mounting chip assumes one chip, for solutions warpage problems in CoC type semiconductor device, any It is not suggested.

また、特許文献4に開示された半導体装置は、チップ積層体を回路基板に固定し、アンダーフィル樹脂(第1の封止体)を充填し、その後全体をモールド樹脂(第2の封止体)により封止することにより形成される半導体装置である。 The semiconductor device disclosed in Patent Document 4, to fix the chip stack on the circuit board, filled with underfill resin (first sealing body), then the whole molding resin (second sealing body ) by a semiconductor device which is formed by sealing. すなわち、積層チップを備え、かつ、二重封止構造を有する半導体装置である。 That includes a laminated chip, and a semiconductor device having a double sealing structure. しかし、最上位置のチップの反り対策については、なんら示唆されておらず、上記問題を解決していない。 However, for the warp measures of the uppermost position of the chip, not been any suggestion, do not solve the above problem.

本発明は、貫通電極を有する複数の半導体チップが、平面視において半導体チップ各々の貫通電極が重なる位置で積層して構成されるチップ積層体と、一面にチップ積層体が搭載された配線基板と、チップ積層体及び配線基板の一面の上部を覆う第1の封止体と、第1の封止体を覆う第2の封止体と、を有し、半導体チップ各々において、回路形成面と反対の面は略全面に亘って第1の封止体と接していることを特徴とする半導体装置である。 The present invention includes a plurality of semiconductor chips having the through electrodes, the chip stack formed by stacking at a position overlapping the through electrodes of the semiconductor chip each in plan view, a wiring board chip stack is mounted on one surface has a first sealing body which covers the upper portion of one surface of the chip stack and the wiring board, and a second sealing member covering the first sealing body, and in the semiconductor chip, respectively, and the circuit forming surface opposite face is a semiconductor device which is characterized in that in contact with the first sealing member over substantially the entire surface.

本発明の半導体装置によれば、最上位置に配置された半導体チップの上側にアンダーフィル材(第1の封止体)が配置され、かつ、最上位置に配置された半導体チップの回路形成面が配線基板側に対向する。 According to the semiconductor device of the present invention, the under-fill material on the upper side of the semiconductor chip arranged at the uppermost position (the first sealing body) is disposed, and the circuit forming surface of the semiconductor chip is disposed in the uppermost position facing the wiring board side. すなわち、半導体チップ間及び半導体チップの周囲に充填されたアンダーフィル材の熱硬化収縮に伴う熱応力が最も加わる最上位置の半導体チップの上側にアンダーフィル材を配置するので、チップ積層体の上下の熱応力差を縮小し、チップ積層体の反りを減ずることができる。 That is, the thermal stress is placed upside underfill material of most applied uppermost semiconductor chip due to thermal cure shrinkage of the underfill material filled in the periphery of the semiconductor chip and between the semiconductor chips, the upper and lower chip stack It reduces the thermal stress difference can reduce the warpage of the chip stack.
また、熱応力が最も加わる最上位置チップにおいては、半導体チップの回路形成面(酸化膜)の向きを反対側に向けることで、最上位置チップの反りを配線基板を下にして凸状にし、すなわち、チップに加わる凹状の反りに対して相殺することで、反りの力を緩和し、クラック発生頻度を低減する。 In the uppermost position chip thermal stress is most applied, by directing the orientation of the circuit forming surface of the semiconductor chip (oxide film) on the opposite side to the convex warp of the uppermost chip and the wiring board down, i.e. by offsetting against concave warp applied to the chip, relieve warping force, reducing the crack occurrence frequency.
従って、本発明により、反り対策を実施することが可能になり、上述した品質上の問題、製造コストアップの問題を解決できる。 Accordingly, the present invention makes it possible to carry out the warping measures, quality problems mentioned above, can solve the production cost issue.

また、上述のように反りの問題を解決できるので、チップの厚さを従来に比べ薄くすることで半導体装置の厚さの増加を最小限に抑えることができ、上述した半導体装置の厚さが実装上不利になるという問題は生じなくなる。 Since it solve the warpage problem as described above, the thickness of the chip it is possible to suppress an increase in thickness of the semiconductor device to a minimum by thinning compared to conventional, the thickness of the semiconductor device described above problem that on the mounting disadvantage will not occur.
また、チップの厚さを従来に比べ薄くすることでチップ積層体を接続する貫通電極の高さも低くできるので、最上位置と最下位置のチップ間の距離も短くなり、両チップ間における制御信号、データ信号のやり取りを高速化でき、CoC半導体装置の高速化を実現できる。 Since it lower the height of the through electrode connecting the chip stack by thinner than the thickness of the chip to the conventional, even shorter distance between the tip of the uppermost and lowermost positions, control signals between the two chips , speeds up the exchange of data signals can be realized a high-speed CoC semiconductor device.

本発明の第1の実施形態である半導体装置の他面を示す平面図である。 Is a plan view showing the other surface of the semiconductor device according to a first embodiment of the present invention. 図1のA−A'間断面図である。 A A-A 'between the cross-sectional view of FIG. 本発明の第1の実施形態である半導体装置の製造に用いる配線母基板の一面を示す平面図である。 One surface of the wiring mother substrate used for manufacturing a semiconductor device according to a first embodiment of the present invention is a plan view showing. 本発明の第1の実施形態である半導体装置の製造フローを示す断面工程図である。 Is a cross-sectional process drawing showing the manufacturing flow of a semiconductor device according to a first embodiment of the present invention. 本発明の第1の実施形態である半導体装置の製造フローを示す断面工程図である。 Is a cross-sectional process drawing showing the manufacturing flow of a semiconductor device according to a first embodiment of the present invention. 本発明の第1の実施形態である半導体装置の製造に用いる配線母基板の他面を示す平面図である。 Is a plan view showing the other surface of the wiring mother substrate used for manufacturing a semiconductor device according to a first embodiment of the present invention. 本発明の第2の実施形態である半導体装置の断面図である。 It is a sectional view of a semiconductor device in a second embodiment of the present invention. 本発明の第2の実施形態である半導体装置の製造フローを示す断面工程図である。 Is a cross-sectional process drawing showing the manufacturing flow of a semiconductor device according to a second embodiment of the present invention. 本発明の第2の実施形態である半導体装置の製造フローを示す断面工程図である。 Is a cross-sectional process drawing showing the manufacturing flow of a semiconductor device according to a second embodiment of the present invention. 従来の半導体装置の断面図である。 It is a cross-sectional view of a conventional semiconductor device.

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。 Hereinafter, with reference to the accompanying drawings, it will be described in detail preferred embodiments of the present invention.
(第1実施形態) (First Embodiment)
図1は、本発明の第1の実施形態である半導体装置を他面(外部端子面)側から透過して示す平面図であり、図2は図1のA−A'間断面図である。 1, a semiconductor device of the first embodiment of the present invention is a plan view showing the transmission from the other surface (surface external terminal) side, FIG. 2 is a A-A 'between the cross-sectional view of FIG. 1 .
図1及び図2に示すように、本実施形態の半導体装置10Aは、BGA(Ball Grid Array)型の半導体装置であり、略四角形の配線基板11と、配線基板11の一面に搭載されたチップ積層体(DRAM12及びIFチップ13)と、配線基板11の他面に設けられたランド21と、ランド21に搭載された半田ボール19(外部端子)と、チップ積層体と配線基板11の一面を覆う第1の封止体15と、第1の封止体15と配線基板11の一面を覆う第2の封止体16と、を備える構成となっている。 As shown in FIGS. 1 and 2, the semiconductor device 10A of the present embodiment is a BGA (Ball Grid Array) type semiconductor device, the wiring board 11 having a substantially square, mounted on one surface of the wiring board 11 chips and the laminate (DRAM 12 and IF chip 13), the land 21 provided on the other surface of the wiring board 11, the solder ball 19 mounted on the lands 21 (external terminals), one surface of the chip stack and the wiring board 11 a first sealing body 15 covering has become a second sealing member 16 which covers the one surface of the first sealing body 15 and the wiring substrate 11, a configuration with.

チップ積層体は、例えばDRAM(Dynamic Random Access Memory)回路が一面(回路形成面)に形成された4つのDRAMチップ12(第1の半導体チップ)と、DRAMチップ12を制御するIF(Interface)回路が一面に形成されたIFチップ13(第2の半導体チップ)とから構成されている。 Chip stack, for example DRAM (Dynamic Random Access Memory) circuit one side and formed on (circuit forming surface) of four DRAM chips 12 (first semiconductor chip), IF (Interface) circuit that controls the DRAM chip 12 There is constructed from the IF chip 13 formed on one surface (second semiconductor chip). DRAMチップ12及びIFチップ13は、一面および他面にそれぞれ複数の柱状のバンプ電極が形成されており、一面側の複数のバンプ電極(第1のバンプ電極)はそれぞれ他面側の対応するバンプ電極(第2のバンプ電極)と貫通電極14により電気的に接続されている。 Bumps DRAM chip 12 and the IF chip 13, respectively one side and the other surface is a plurality of columnar bump electrodes are formed, a plurality of bump electrodes on one surface side (first bump electrode) corresponding to the other side, respectively It is electrically connected by the electrode (second bump electrode) through electrode 14. そして配線基板11の一面上の最も近い位置にIFチップが、次に4つのDRAMチップが順に積層されている。 The IF chip to the nearest position on one side of the wiring board 11, then four DRAM chips are stacked in this order.

ここで、最上位置のDRAMチップ12及び他の3つのDRAMチップ12は回路形成面を配線基板11側に向けて(フェースダウン方向)搭載されている。 Here, DRAM chip 12 and the other three DRAM chip 12 of the uppermost position is toward the circuit formation surface on the wiring board 11 side (face down direction) mounted.
すなわち、4つのDRAMチップ12においては、それぞれ第2のバンプ電極と対向するチップの対応する第1のバンプ電極とが電気的に接合されている。 That is, four in the DRAM chip 12, respectively a first bump electrode corresponding chip facing the second bump electrodes are electrically connected.
一方、IFチップ13の回路形成面は、配線基板の反対側向きに(フェースアップ方向)搭載されている。 On the other hand, the circuit forming surface of the IF chip 13, on the opposite side facing the wiring board (face-up direction) are mounted. すなわち、IFチップ13においては、第1のバンプ電極と、対向するDRAMチップ12の第1のバンプ電極とが電気的に接合されている。 That is, in IF chip 13, a first bump electrode, a first bump electrode of the DRAM chip 12 facing are electrically joined.
なお、本発明では、DRAM4チップを全て反転させ搭載する構成としているが、最上位置のDRAMチップ12のみを反転させ搭載する構成としてもよい。 In the present invention has a configuration to be mounted by inverting all DRAM4 chip may be configured to be mounted is reversed only DRAM chip 12 in the uppermost position. 一般に、反転搭載するDRAMチップ12は、反転されても機能するバンプ電極配置のチップ、例えば、ミラーチップを準備する必要がある。 Generally, DRAM chips 12 for inverting mounted, a bump electrode arrangement of a chip that functions be reversed, for example, it is necessary to provide a mirror chip. 本実施形態においては、1種類のチップを準備し、全てのDRAMチップ12の回路形成面を同じ方向(配線基板側)に向ける構成としている。 In this embodiment, it prepares one type of chip, and configured to direct the circuit formation surfaces of all the DRAM chips 12 in the same direction (the wiring substrate).

また、IFチップ13の他面側には、第3のバンプ電極17を介して配線基板11の対応する接続パッド18と電気的に接続される第2のバンプ電極が形成されている。 Further, the other surface of the IF chip 13, the corresponding connecting pads 18 and the second bump electrode being electrically connected to the wiring board 11 via a third bump electrodes 17 are formed.

配線基板11は、例えばポリイミド基材からなる100μm厚のフレキシブル基板であり、基板の両面に所定の配線が形成され、配線は絶縁膜、例えばソルダーレジスト20で覆われるように構成されている。 Wiring board 11 is, for example, a 100μm thick flexible substrate made of a polyimide substrate, a predetermined wiring is formed on both surfaces of the substrate, the wiring is configured to be covered with an insulating film, for example, a solder resist 20. また、配線基板11の一面の複数の接続パッド18には、それぞれAu等からなり、先が細い第3のバンプ電極17(ワイヤバンプ)が形成されており、それぞれ第3のバンプ電極17を介してIFチップ13の対応する第2のバンプ電極と電気的に接続されている。 Further, the plurality of connection pads 18 on one surface of the wiring board 11 are each made of Au or the like, previously are narrow third bump electrodes 17 (wire bumps) are formed, respectively via the third bump electrodes 17 It is corresponding connection second bump electrodes electrically in the IF chip 13. なお、第3のバンプ電極として、半田バンプを用いてもよい。 As a third bump electrodes may be used solder bumps.
一方、配線基板11の他面においては、ソルダーレジスト20から露出された部位に複数のランド21が形成され、接続パッド18と対応するランドとは配線によりそれぞれ電気的に接続されている。 On the other hand, in other surface of the wiring board 11 has a plurality of lands 21 to the site that is exposed from the solder resist 20 is formed, the corresponding land and the connection pads 18 are electrically connected to each other by a wiring. また、複数のランド21は、配線基板11上に所定の間隔、例えば0.8mm間隔で格子状に配置され、半導体装置の外部端子となる半田ボール19がそれぞれ搭載されている。 Further, a plurality of lands 21, the wiring substrate 11 a predetermined distance above and is arranged in a grid, for example 0.8mm intervals, the solder balls 19 serving as external terminals of the semiconductor device is mounted, respectively.

配線基板11のチップ積層した一面側上には、配線基板11とIFチップ13との間、チップ積層体の各チップ間、チップ積層体の周囲、及び最上位置のチップの上側を覆うように、第1の封止体15、例えばアンダーフィル材が、電気的接合部の保護と配線基板を接着固定するために配置されている。 On one side of the chip stack of the wiring substrate 11, between the wiring substrate 11 and the IF chip 13, between chips of the chip stack, so as to cover around the chip stack, and an upper top position of the chip, first sealing body 15, for example, the underfill material has a protection circuit board of the electrical connection section are arranged to adhesively fixed. さらに、配線基板11と第1の封止体15(アンダーフィル材)の周囲を、第2の封止体16(封止樹脂)が覆うように配置されている。 Furthermore, the periphery of the wiring substrate 11 and the first sealing body 15 (underfill material) are arranged such that the second sealing body 16 (sealing resin) covers.

次に、本実施形態の半導体装置10Aの製造方法について説明する。 Next, a method for manufacturing the semiconductor device 10A of the present embodiment.
図3は、本実施形態の半導体装置10Aの製造に用いる配線母基板11Aの一面を示す平面図であり、図4及び図5は、本実施形態の半導体装置10Aの製造フローを示す断面工程図である。 Figure 3 is a plan view showing one surface of a wiring mother substrate 11A used for manufacturing the semiconductor device 10A of the present embodiment, FIGS. 4 and 5, cross-sectional process drawing showing a production flow of the semiconductor device 10A of this embodiment it is. 図4は、チップ搭載工程を示す断面図であり、図5はモールド封入工程を示す断面図である。 Figure 4 is a sectional view showing a chip mounting step, Fig. 5 is a sectional view showing a mold encapsulation process. また、図6は、基板ダイシング後の配線母基板11Aの他面を示す平面図である。 6 is a plan view showing the other surface of the wiring mother substrate 11A after the substrate dicing.

まず、図3に示すように、本実施形態に用いられる配線母基板11Aは、MAP(Mold Array Process)方式で処理されるものであり、複数の製品形成部22がマトリクス状に配置されている。 First, as shown in FIG. 3, the wiring mother substrate 11A used in this embodiment is intended to be processed by the MAP (Mold Array Process) method, a plurality of product forming portion 22 are arranged in a matrix . 製品形成部22は、切断分離した後で、配線基板11となる部位で、配線基板11と同様の構成であり、説明は省略する。 Product formation unit 22, after cutting and separating, at a site where the wiring board 11 has the same structure as the wiring substrate 11, description is omitted.
また、マトリックス状に配置された製品形成部22の周囲には、枠部23が設けられている。 Around the product forming portion 22 arranged in a matrix, the frame portion 23 is provided. 枠部23には、所定の間隔で位置決め孔24が設けられ、搬送・位置決めが可能に構成されている。 The frame portion 23, positioning holes 24 at a predetermined interval are provided, and is configured to be the transport and positioning.
また、製品形成部22間はダイシングライン25となっており、半導体装置10Aは、後の工程で、このダイシングライン25に沿って切断分離される。 Further, during the product forming section 22 it has become a dicing line 25, the semiconductor device 10A, in a subsequent step, are cut and separated along the dicing line 25. なお、枠部23には、図示しないダイシング用の位置決めマークが形成されている。 Note that the frame portion 23, positioning marks for dicing (not shown) is formed.

本実施形態においては、半導体チップの積層工程の前に、製品形成部22のそれぞれの接続パッド18上に、例えば図示しないボンディング装置により、Auワイヤを超音波熱圧着後にワイヤの後端を引き切るワイヤスタッドバンプ方式などで、あらかじめ第3のバンプ電極17を作成しておく。 In this embodiment, prior to the step of laminating a semiconductor chip, on the respective connecting pads 18 of the product forming portion 22, the bonding apparatus (not shown), for example, sawing the rear end of the wire the Au wires after ultrasonic thermal compression bonding in such a wire stud bump method, it creates a previously third bump electrodes 17.
まず、図4(a)に示すように、配線母基板11Aの各製品形成部22の接続パッド18上の第3のバンプ電極17位置に、IFチップ13(第2の半導体チップ)を、チップのバンプ電極(第2のバンプ電極)が合致するよう搭載し、両バンプ電極を低温、例えば150℃で仮固着する。 First, as shown in FIG. 4 (a), the third bump electrodes 17 located on the connection pads 18 of each product forming portion 22 of the wiring substrate 11A, IF chip 13 (second semiconductor chip), the chip It mounted such that the bump electrode (second bump electrodes) are met, both the bump electrodes low temperature, for example temporarily fixed at 0.99 ° C..

次に、図4(b)に示すように、複数の貫通電極14が形成されたDRAMチップ12を、仮固着されたIFチップ13の一面のバンプ電極(第1のバンプ電極)位置に、DRAMチップ12のバンプ電極(第1のバンプ電極)が合致するように搭載し、両バンプ電極を低温、例えば150℃で仮固着する。 Next, as shown in FIG. 4 (b), a DRAM chip 12 having a plurality of through electrodes 14 are formed, the bump electrode (first bump electrode) positioned on one surface of the provisional anchored IF chip 13, DRAM mounted as bump electrodes of the chip 12 (the first bump electrodes) are met, temporarily fixing the two bump electrodes low temperature, for example at 0.99 ° C.. 同様に、DRAMチップ12を積層していく。 Similarly, it is stacked DRAM chips 12. 尚、DRAMチップ12は基板側に回路形成面を向けて積層される。 Incidentally, DRAM chips 12 are laminated toward the circuit formation surface on the substrate side. 全チップを積層後、チップ積層体を高温、例えば300℃にし、荷重を加えて、それぞれの半導体チップのバンプ電極間を本圧着することで、チップ積層体のそれぞれの半導体チップ間が貫通電極14により電気的に接合される。 After stacking the entire chip, the chip stack elevated temperature, for example to 300 ° C., under a load, between the bump electrodes of the semiconductor chips by the crimping, between the semiconductor chips of the chip stack through electrode 14 It is electrically bonded by. このように、配線母基板11A上の全ての製品形成部22にチップ積層体が搭載される。 Thus, the chip stack is mounted on all the products forming part 22 on the wiring substrate 11A. 尚、半導体チップの接合は、荷重だけでなく、超音波も印加するように構成してもよい。 Incidentally, bonding of the semiconductor chip, not only the load may be configured to also apply ultrasound. また、一の半導体チップを積層するごとに、仮固着せずに高温加圧する本圧着を実施してもよい。 Further, each of laminating one semiconductor chip, a main bonding which applies hot pressurized may be carried out without the temporary fixation.

次に、図4(c)に示すように、配線基板11上のそれぞれのチップ積層体の端部及び最上位置チップ上にアンダーフィル材(第1の封止体15)を滴下供給する。 Next, as shown in FIG. 4 (c), dropwise supplying underfill material (first sealing body 15) at each end of the chip stack and the uppermost position on the chip on the wiring board 11. チップ積層体端部に供給されたアンダーフィル材は毛細管現象によりチップ間の隙間に充填され、重力によりチップ積層体の下側(配線基板側)に多く溜り、台形状になる。 Underfill material supplied to the chip stack end is filled in the gap between the chip by capillary action, puddle many below the chip stack (wiring substrate side) by gravity, it becomes a trapezoidal shape. また、最上位置チップ上に滴下されたアンダーフィル材はチップ上側に溜り配置される(破線部参照)。 Further, the under-fill material that is dropped on the uppermost position chip is reservoir disposed on the chip upper side (refer to a broken line portion).

次に、図4(d)に示すように、アンダーフィル材が充填された基板を、例えば150℃程度でキュアすることで、全てのチップ積層体において、最上位置のDRAMチップ12の上側(他面側)、周囲及びチップ間に硬化したアンダーフィル材(第1の封止体15)が形成される。 Next, as shown in FIG. 4 (d), the substrate underfill material is filled, by curing, for example, approximately 0.99 ° C., in all the chip stack, upper DRAM chip 12 in the uppermost position (other side), underfill material cured between ambient and the chip (first sealing body 15) is formed.

ここで、アンダーフィル材(第1の封止体15)は半導体チップより熱膨張収縮の程度が大きく、加熱冷却時に半導体チップに対して反りの力を発生させるが、配線基板側は冶具により固定されているため、反りの力は上方向に働き、チップ積層体における最上位チップの周辺部は、各層の力が累積され最も強い反りの力を受けることになる。 Here fixed, underfill material (first sealing body 15) has a large degree of thermal expansion and contraction than the semiconductor chip, but generates a force of warping the semiconductor chip at the time of heating and cooling, the wiring substrate side jig because it is, the warpage of the force acts in the upward direction, the peripheral portion of the uppermost chips in the chip stack would each force receives a force of the strongest warp accumulated. 本実施形態における構造では、最上位チップの上側にアンダーフィル材を配置しているために、反りの力を緩和する下方向の力が働くことになる。 In the structure of this embodiment, in order to have arranged the underfill material on the upper side of the uppermost chips, so that acts downward force to relax the warping force. また、半導体チップは一般に酸化膜がある回路形成面が他面より熱膨張収縮の程度が大きく、例えば回路形成面を上に向けて半導体チップを積層し加熱硬化後に冷却すると、回路形成面が縮み凹状に反る力が働くことになる。 The semiconductor chip is generally the circuit formation surface with an oxide film has a larger degree of thermal expansion and contraction than the other surface, for example, to cool the circuit forming surface after lamination was thermally cured semiconductor chip facing up, shrinkage circuit forming surface so that the force that warped in a concave shape to work. 本実施形態における半導体装置10Aにおいては、アンダーフィル材の硬化収縮による凹状の反りの力に対し、回路形成面を下側に向けてチップ搭載し凸状の反りの力で相殺するようにしている。 In the semiconductor device 10A of this embodiment, with respect to the power of the concave warpage due to curing shrinkage of the underfill material, toward the circuit formation surface on the lower side so as to cancel at warping force of the chip mounted convex .

次に、配線母基板11Aは、第2の封止体による封止工程(モールド工程)に移行される。 Next, wiring mother board 11A is transferred to the sealing step according to the second sealing body (molding step).
この封止工程では、配線母基板11Aを、例えば図5(a)に示すように、トランスファモールド装置の上型26と下型27からなる成型金型により型締めする。 In the sealing step, the wiring mother substrate 11A, for example, as shown in FIG. 5 (a), clamping the molding die comprising an upper die 26 and lower die 27 of the transfer mold apparatus. 上型26にはキャビティ29が形成されており、キャビティ29内に配線母基板11A上のチップ積層体及びアンダーフィル材が配置される。 The upper mold 26 has a cavity 29 is formed, the chip stack and the under-fill material on the wiring substrate 11A in the cavity 29 is disposed. 成型金型の上型26にはゲート部28が形成されており、ゲート部28からキャビティ29に加熱溶融された封止樹脂30(第2の封止体)を注入する。 The upper mold 26 of the mold has a gate portion 28 is formed to inject a sealing resin 30 (the second sealing body) it is heated and melted from the gate portion 28 into the cavity 29. 封止樹脂30は、例えば、エポキシ樹脂等の熱硬化性樹脂が用いられる。 The sealing resin 30 is, for example, a thermosetting resin such as epoxy resin is used. キャビティ29が封止樹脂30で充填された状態で、所定の温度、例えば180℃程度でキュアすることで、封止樹脂30が熱硬化され、配線母基板11Aの複数の製品形成部22を一括的に覆う第2の封止体が形成される。 In a state where the cavity 29 is filled with the sealing resin 30, that is cured at about a predetermined temperature, for example 180 ° C., the sealing resin 30 is thermally cured, bulk plurality of product forming portion 22 of the wiring substrate 11A second sealing member is formed to cover a manner. ここで、チップ積層体のチップ間をアンダーフィル材を充填した後に、配線母基板11A上を一括的に覆う第2の封止体を形成しているため、モールド時のチップ間へのボイドの発生を低減できる。 Here, after filling an underfill material between the tip of the chip stack, since forming the second sealing member covering the wiring mother board 11A to collectively, the voids to between the mold when the chip It can reduce the occurrence. 配線母基板11Aの他面側は、シート31を介してキャビティ29に密着配置しているため、封止樹脂30は回りこまず、配線母基板11A上に形成したランド21が露出している。 The other side of the wiring mother board 11A, since through the sheet 31 is in close contact disposed in the cavity 29, the sealing resin 30 is not crowded around the base wiring lands 21 formed on the substrate 11A is exposed.
なお、本実施例ではトランスファモールド装置により封止樹脂30を注入し、第2の封止体を形成する構成としたが、注入に伴うモールド流動の影響が小さいコンプレッションモールド装置(圧縮成型方式)により樹脂封止してもよい。 Note that injected sealing resin 30 by transfer molding apparatus in this embodiment, a configuration which forms a second sealing body, the mold flow effect is small compression molding apparatus due to the injection (compression molding method) it may be sealed with a resin.

図5(b)は、半田ボール19搭載後の配線母基板11Aの概略構成を示す断面図である。 5 (b) is a sectional view showing a schematic configuration of a wiring mother substrate 11A after the solder ball 19 mounted. 複数の製品形成部22を一括封止完了した配線母基板11Aは、ボールマウント工程に移行される。 Wiring mother board 11A to a plurality of product forming portion 22 has been completed block molding is transferred to a ball mounting process. 次に、配線母基板の他面側に配置された複数のランド21に合せて、複数の吸着孔が形成されたボールマウントツール32を用いて、導電性の金属ボール、例えば半田ボールをボールマウントツール32に吸着保持し、吸着保持された半田ボールにフラックスを転写形成し、配線母基板11A上の複数のランド21に一括搭載する。 Next, wiring mother board in accordance with the plurality of lands 21 which are disposed on the other surface, using a ball mounting tool 32 in which a plurality of suction holes are formed, a conductive metal balls, for example, a ball mount solder balls attracted and held to the tool 32, the flux is transferred and formed on the solder balls are held by suction, collectively mounted on a plurality of lands 21 on the wiring substrate 11A. そして全ての製品形成部22への半田ボール19搭載後、配線母基板11Aを加熱リフローすることで半田ボール19が固着し、外部端子となるバンプ電極が形成される。 And after the solder balls 19 mounted to all products forming part 22, the wiring substrate 11A is fixed solder balls 19 by heating reflow the bump electrodes serve as external terminals are formed.

図5(c)は基板ダイシング工程を示す断面図、図6は基板ダイシング終了後の配線母基板11Aの平面図である。 FIG. 5 (c) cross sectional view showing a substrate dicing process, FIG. 6 is a plan view of the wiring substrate 11A after completion of the substrate dicing. 半田ボール19の搭載された配線母基板11Aは基板ダイシング工程に移行される。 Mounted on the wiring mother board 11A of the solder ball 19 is shifted to the substrate dicing process. 図5(c)に示すように、配線母基板11Aの一面(封止体側の面)側をダイシングテープ33に貼着し、ダイシングテープ33によって配線母基板11Aを支持する。 As shown in FIG. 5 (c), wiring affixed one surface of the base substrate 11A (the surface of the sealing side) side to the dicing tape 33, for supporting the wiring base board 11A by dicing tape 33. その後、ダイシング装置のダイシングブレード34により、縦横にダイシングライン25に沿って切断することで、図6に示すように製品形成部22毎に切断される。 Thereafter, the dicing blade 34 in the dicing apparatus, by cutting along the dicing lines 25 vertically and horizontally, it is cut into the product forming portion 22 as shown in FIG. その後、ダイシングテープ33から封止体をピックアップすることで、図1及び図2に示す半導体装置10Aが得られる。 After that, picking up the sealing body from the dicing tape 33, the semiconductor device 10A shown in FIGS. 1 and 2 is obtained.

このように、本実施形態による半導体装置(半導体装置10A)は、貫通電極(貫通電極14)を有する複数の半導体チップ(DRAMチップ12及びIFチップ13)が、平面視において半導体チップ各々の貫通電極が重なる位置で積層して構成されるチップ積層体と、一面にチップ積層体が搭載された配線基板(配線基板11)と、チップ積層体及び配線基板の一面の上部を覆う第1の封止体(第1の封止体15)と、第1の封止体を覆う第2の封止体(第2の封止体16)と、を有し、半導体チップ(DRAMチップ12及びIFチップ13)各々において、回路形成面と反対の面は略全面に亘って第1の封止体(第1の封止体15)と接していることを特徴とする半導体装置(半導体装置10A)である。 Thus, the semiconductor device according to the present embodiment (the semiconductor device 10A), a plurality of semiconductor chips having the through electrodes (through electrode 14) (DRAM chips 12 and IF chip 13), the through electrodes of the semiconductor chip each in a plan view a chip stack formed by stacking at a position overlapping a wiring board chip stack is mounted on one surface (the wiring board 11), first sealing covering an upper portion of one surface of the chip stack and the wiring board body (first sealing body 15), and a second sealing body which covers the first sealing member (second sealing member 16), having a semiconductor chip (DRAM chip 12 and the IF chip 13) in each semiconductor device, wherein a is the surface opposite to the circuit forming surface in contact with the first sealing body over substantially the entire surface (the first sealing body 15) (semiconductor device 10A) is there.

本発明の半導体装置によれば、最上位置に配置された半導体チップの上側にアンダーフィル材が配置され、かつ、最上位置に配置された半導体チップの回路形成面が配線基板側に対向する。 According to the semiconductor device of the present invention, an underfill material is disposed on the upper side of the semiconductor chip disposed on the uppermost position, and the circuit formation surface of the semiconductor chip arranged at the uppermost position is opposed to the wiring substrate side. すなわち、半導体チップ間及び半導体チップの周囲に充填されたアンダーフィル材(第1の封止体)の熱硬化収縮に伴う熱応力が発生するときに、チップ積層体の上下の熱応力差を縮小し、チップ積層体の反りを減ずることができる。 That is, when the thermal stress due to thermal cure shrinkage of the underfill material filled in the periphery of the semiconductor chip and between the semiconductor chip (first sealing body) occurs, reduce the thermal stress difference between the upper and lower chip stack and, it is possible to reduce the warpage of the chip stack.
また、熱応力が最も加わる最上位置チップにおいては、半導体チップの回路形成面(酸化膜)の向きを反対側に向けることで、最上位置チップの反りを配線基板を下にして凸状にし、すなわち、チップに加わる凹状の反りに対して相殺することで、反りの力を緩和し、クラック発生頻度を低減する。 In the uppermost position chip thermal stress is most applied, by directing the orientation of the circuit forming surface of the semiconductor chip (oxide film) on the opposite side to the convex warp of the uppermost chip and the wiring board down, i.e. by offsetting against concave warp applied to the chip, relieve warping force, reducing the crack occurrence frequency.
従って、本発明により、反り対策を実施することが可能になり、品質上の問題、製造コストアップの問題を解決できる。 Accordingly, the present invention makes it possible to carry out the warping measures, quality problems, can be solved in the production cost issue.

また、上述のように反りの問題を解決できるので、チップの厚さを従来に比べ薄くすることで半導体装置の厚さの増加を最小限に抑えることができ、上述した半導体装置の厚みが増すことによってマザーボード等への実装の際不都合が生じるという問題も解決できる。 Since it solve the warpage problem as described above, the thickness of the chip it is possible to suppress an increase in thickness of the semiconductor device to a minimum by thinning compared to conventional, increases the thickness of the semiconductor device described above It can solve a problem that inconvenience when mounting to a mother board caused by.
また、チップの厚さを従来に比べ薄くすることでチップ積層体を接続する貫通電極の高さも低くできるので、最上位置と最下位置のチップ間の距離も短くなり、両チップ間における制御信号、データ信号のやり取りを高速化でき、半導体装置の高速化を実現できる。 Since it lower the height of the through electrode connecting the chip stack by thinner than the thickness of the chip to the conventional, even shorter distance between the tip of the uppermost and lowermost positions, control signals between the two chips , speeds up the exchange of data signals can be realized a high-speed semiconductor device.
また、先の細いワイヤバンプを基板側に搭載することで、対向して接続するチップ側のバンプ電極パッドを小さくすることができ、チップの貫通電極孔が基点となり発生するチップクラックの発生を低減できる。 Further, by mounting the narrow tip wire bumps on the substrate side, opposite to it is possible to reduce the chip side bump electrode pad connected, it is possible to reduce the occurrence of chip cracks through electrode holes of chips are generated becomes a base point .

(第2実施形態) (Second Embodiment)
図7は、本発明の第2の実施形態である半導体装置10Bの概略構成を示す断面図であり、図8、図9は製造工程における断面図である。 Figure 7 is a sectional view showing a schematic configuration of a semiconductor device 10B according to a second embodiment of the present invention, FIG. 8, FIG. 9 is a sectional view in the manufacturing process.
図7〜図9においては、第1の実施形態と同様の部分については、同一の符号を付し、説明を省略する。 In FIGS. 7-9, the same parts as the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
図7に示すように、本発明の第2の実施形態である半導体装置10Bは、剛性の高いメタル基板35を利用しており、メタル基板35に対して半導体チップを積層し、アンダーフィル材(第1の封止体)の充填及び樹脂(第2の封止体)封止を実施した後、メタル基板35と反対の面に配線基板11等を設置する製造方法をとる。 7, the semiconductor device 10B according to a second embodiment of the present invention utilizes a metal substrate 35 having high rigidity, a semiconductor chip is laminated to the metal substrate 35, the underfill material ( after performing the filling and resin (the second sealing body) sealing the first sealing body), taking manufacturing method of installing a wiring board 11 or the like on the surface opposite to the metal substrate 35. 従って、本発明の実施形態としては、メタル基板35から最も遠い位置の半導体チップ(IFチップ13)のメタル基板から遠い面側(他面)にアンダーフィル材(第1の封止体)を配置し、チップの回路形成面(一面)をメタル基板側に対向させる構成をとる。 Therefore, the embodiments of the present invention, disposed farthest position of the semiconductor chip from the metal substrate 35 farther side from the metal substrate (IF chip 13) (the other surface) to the underfill material (first sealing body) and, a configuration for facing the circuit forming surface of the chip (one side) on the metal substrate.

上述の通り、半導体装置10Bは、メタル基板35を利用する。 As described above, the semiconductor device 10B utilizes a metal substrate 35. メタル基板35は、図3に示した配線母基板11Aと同様の形状をしている。 Metal substrate 35 is the same shape as the wiring substrate 11A shown in FIG. メタル基板35は、例えば0.2mm厚の鉄、ニッケル合金の42アロイからなる板状の基板であり、図示しないが、中央領域に複数の製品形成部22Aがマトリクス状に配置されている。 Metal substrate 35 is a plate-like substrate made of, for example, 0.2mm thick iron, nickel alloy Alloy 42, although not shown, a plurality of product forming portion 22A in the central region are arranged in a matrix. 外周領域には枠部23Aが配置されており、枠部23Aには、メタル基板35の搬送及び位置決めができるように、所定の間隔で複数の位置決め孔24Aが形成されている。 The outer peripheral region is disposed a frame portion 23A, the frame portion 23A, to allow the transport and positioning of the metal substrate 35, a plurality of positioning holes 24A at predetermined intervals is formed. また、メタル基板35の一面側の枠部23Aには、中央領域を封止した後においてもダイシングライン25Aが認識可能となるように、ダイシングライン25Aの位置を示す切断用マークが形成されている。 Further, on one surface side of the frame portion 23A of the metal substrate 35, so that also the dicing line 25A is a recognizable after the sealing the central area, the cutting marks indicating the position of the dicing line 25A is formed .

まず、図8(a)に示すようにメタル基板35の各製品形成部22Aの所定の位置に絶縁性チップ接着材であるDAF材36(Die Attached Film)を設置し、1つ目のDRAMチップ12を搭載する。 First, install the DAF material 36 is an insulating chip bonding material to a predetermined position of each product forming portion 22A of the metal substrate 35 (Die Attached Film) As shown in FIG. 8 (a), 1 nd DRAM chips equipped with a 12.
次に、図8(b)に示すように、複数の貫通電極14が形成されたDRAMチップ12を、仮固着されたメタル基板35側のチップのバンプ電極位置に合致するように搭載し、バンプ電極を低温、例えば150℃で仮固着し、DRAMチップ12を積層していく。 Next, as shown in FIG. 8 (b), equipped with a DRAM chip 12 having a plurality of through electrodes 14 are formed so as to conform to the bump electrodes on position of anchored metal substrate 35 side chip, bumps the electrode low temperature, for example temporarily fixed at 0.99 ° C., gradually stacked DRAM chips 12. 尚、DRAMチップ12は、メタル基板35側に回路形成面を対向させて積層される。 Incidentally, DRAM chips 12 are stacked while facing the circuit forming surface on the metal substrate 35 side.

次に、図8(c)に示すように、メタル基板35から見て最上位位置にIFチップ13をメタル基板35側に回路形成面を向けて搭載し、同様に仮固着し積層する。 Next, as shown in FIG. 8 (c), the IF chip 13 to the uppermost position as viewed from the metal substrate 35 mounted with its circuit forming surface on the metal substrate 35 side, similarly temporarily secured stacked. 全半導体チップを積層後、チップ積層体に高温、例えば300℃にし、荷重を加えて、それぞれの半導体チップのバンプ電極間を本圧着することで、チップ積層体のそれぞれの半導体チップ間が貫通電極により電気的に接合される。 After stacking the entire semiconductor chip, a high temperature on the chip stack, for example to 300 ° C., under a load, between the semiconductor chips of the bump electrode by the bonding, each between the semiconductor chip through the electrode of the chip stack It is electrically bonded by.

次に、図8(d)に示すように、メタル基板35上のそれぞれのチップ積層体の端部及び最上位チップ上側に、アンダーフィル材(第1の封止体)を滴下供給、キュアすることで、基板のチップ積層体の最上位置チップ上側、及び周囲、及びチップ間に、硬化したアンダーフィル材が形成される。 Next, as shown in FIG. 8 (d), the end and the top level chip upper respective chip stack on the metal substrate 35, dropping supply underfill material (first sealing body), curing it is, uppermost chip upper chip stack of the substrate, and surrounding and between the chips, the cured underfill material is formed.

次に、図8(e)に示すように、トランスファモールド装置によるモールド封止を実施し、第2の封止体を形成する。 Next, as shown in FIG. 8 (e), carried out mold sealing by transfer molding apparatus to form the second sealing body. このとき、モールド上型26には弾力性のあるシート31を配置しており、チップ積層体の最上位位置チップの上側アンダーフィル側には不要な封止樹脂が回りこまないように構成している。 At this time, the mold upper mold 26 is arranged a sheet 31 with a resilient, the upper underfill side of the uppermost position the chip of the chip stack configured so as not crowded around unnecessary sealing resin there.
そのため、第2の封止体が形成された後のメタル基板35は、図9(a)に示すように、IFチップ13上側の第1の封止体(アンダーフィル材)が薄く露出している。 Therefore, the metal substrate 35 after the second sealing member is formed, as shown in FIG. 9 (a), IF chip 13 above the first sealing body (underfill material) is exposed thin there. ここで、IFチップ13上側のアンダーフィル材の厚さは、図9(c)において後述するIFチップ13のバンプ電極と配線基板11の第3のバンプ電極との熱圧着が接合可能な程度の厚さとなるように、予めアンダーフィル材(第1の封止体)の滴下供給量を調整することで制御可能である。 The thickness of the IF chip 13 above the under-fill material, the degree thermocompression bonding bondable the third bump electrode bump electrode and the wiring board 11 of the IF chip 13 to be described later in FIG. 9 (c) as the thickness is controllable by adjusting the dropping amount of supply of pre underfill material (first sealing body).

次に、図9(b)に示すように、IFチップ13上側のアンダーフィル材上にNCP材37(Non Conductive Paste)をポッティング塗布する。 Next, as shown in FIG. 9 (b), NCP member 37 (Non Conductive Paste) potting applied to IF chip 13 above the under-fill material on. さらに、図9(c)に示すように、それぞれのNCP材37上に、配線基板11を搭載し、IFチップ13のアンダーフィル材の下にあるIFチップ13のバンプ電極(第2のバンプ電極)と、配線基板11の第3のバンプ電極17を熱圧着し電気的に接続する。 Furthermore, as shown in FIG. 9 (c), on the respective NCP member 37, equipped with a wiring substrate 11, bump electrodes (second bump electrodes of the IF chip 13 under the underfill material of IF chip 13 ) and the third bump electrodes 17 of the wiring board 11 is electrically connected to thermocompression bonding. ここで、配線基板11の接続パッド18上には、図示しないワイヤボンディング装置等によりあらかじめ第3のバンプ電極、例えばAuワイヤスタッドバンプ電極を形成しておく。 Here, on the connection pads 18 of the wiring substrate 11 is formed in advance third bump electrode, for example, Au wire stud bump electrode by a wire bonding apparatus, not shown. これに伴いIFチップ13上に設けられたNCP材37は配線基板11の端部に広がり、メタル基板35の製品形成部22A上に配線基板11が接着固定される。 NCP member 37 provided on the IF chip 13 Accordingly spread to the ends of the wiring board 11, the wiring substrate 11 is bonded and fixed onto the product forming portion 22A of the metal substrate 35. 次に、図9(d)に示すように、配線基板11のランド21上に半田ボール19を構築し、ダイシングブレード34で切断し、半導体装置10Bを生成する。 Next, as shown in FIG. 9 (d), to construct the solder balls 19 on the lands 21 of the wiring substrate 11, cut by a dicing blade 34, to produce a semiconductor device 10B.

このように、本実施形態による半導体装置(半導体装置10B)は、貫通電極(貫通電極14)を有する複数の半導体チップ(DRAMチップ12及びIFチップ13)が、平面視において半導体チップ各々の貫通電極(貫通電極14)が重なる位置で積層して構成されるチップ積層体と、一面にチップ積層体が搭載された配線基板(配線基板11)と、チップ積層体及び配線基板の一面の上部を覆う第1の封止体(第1の封止体15)と、第1の封止体を覆う第2の封止体(第2の封止体16)と、を有し、半導体チップ(DRAMチップ12及びIFチップ13)各々において、回路形成面と反対の面は略全面に亘って第1の封止体(第1の封止体15)と接していることを特徴とする半導体装置(半導体装置10B)である。 Thus, the semiconductor device according to the present embodiment (the semiconductor device 10B), a plurality of semiconductor chips having the through electrodes (through electrode 14) (DRAM chips 12 and IF chip 13), the through electrodes of the semiconductor chip each in a plan view covering the chip stack formed by stacking at a position (through electrode 14) overlap the wiring board chip stack is mounted on one surface (the wiring board 11), the upper portion of one surface of the chip stack and the wiring board It has a first sealing body (first sealing body 15), and a second sealing body which covers the first sealing member (second sealing member 16), a semiconductor chip (DRAM in the chip 12 and the IF chip 13) respectively, and wherein a is a surface opposite to the circuit forming surface in contact with the first sealing body over substantially the entire surface (the first sealing body 15) ( the semiconductor device 10B) is.
また、半導体装置(半導体装置10B)は、配線基板(配線基板11)から最も遠い位置にある半導体チップ(DRAMチップ12)に固定部材を介して接着固定されるメタル基板を更に備え、配線基板(配線基板11)から最も近い位置にある半導体チップ(IFチップ13)は、回路形成面が配線基板(配線基板11)の一面と同じ方向に向いていることを特徴とする。 The semiconductor device (semiconductor device 10B) further comprises a semiconductor chip metal substrate to be bonded and fixed via a fixing member (DRAM chip 12) located farthest from the wiring board (wiring board 11), the wiring board ( semiconductor chip located closest to the wiring board 11) (IF chip 13) is characterized in that the circuit formation surface faces in the same direction as the first surface of the wiring board (wiring board 11).

本発明の半導体装置によれば、最下位置に配置された半導体チップの下側にアンダーフィル材が配置され、かつ、最下位置に配置された半導体チップの回路形成面が配線基板の一面と同じ方向に向く。 According to the semiconductor device of the present invention, an underfill material is disposed on the lower side of the semiconductor chip arranged at the lowermost position, and the circuit formation surface of the semiconductor chip arranged at the lowermost position is one side of the wiring substrate point in the same direction. すなわち、半導体チップ間及び半導体チップの周囲に充填されたアンダーフィル材(第1の封止体)の熱硬化収縮に伴う熱応力が発生するときに、チップ積層体の上下の熱応力差を縮小し、チップ積層体の反りを減ずることができる。 That is, when the thermal stress due to thermal cure shrinkage of the underfill material filled in the periphery of the semiconductor chip and between the semiconductor chip (first sealing body) occurs, reduce the thermal stress difference between the upper and lower chip stack and, it is possible to reduce the warpage of the chip stack.
また、熱応力が最も加わる最下位置チップにおいては、半導体チップの回路形成面(酸化膜)の向きを反対側に向けることで、最下位置チップの反りを配線基板を下にして凹状にし、すなわち、チップに加わる凸状の反りに対して相殺することで、反りの力を緩和し、クラック発生頻度を低減する。 In the lowest position the chip thermal stress is most applied, by directing the orientation of the circuit forming surface of the semiconductor chip (oxide film) on the opposite side, the concave warpage of the lowest position chip to the wiring board down, in other words, by offsetting against the convex warping applied to the chip, relieve warping force, reducing the crack occurrence frequency.
従って、本発明により、反り対策を実施することが可能になり、実施形態1の半導体装置10Aと同じく、品質上の問題、製造コストアップの問題を解決できる。 Accordingly, the present invention makes it possible to carry out the warping measures, like the semiconductor device 10A of the first embodiment, the quality problems, can be solved in the production cost issue.

また、上述のように反りの問題を解決できるので、メタル基板を用いた構造の半導体装置においても、チップの厚さを従来に比べ薄くすることで半導体装置の厚さの増加を最小限に抑えることができ、半導体装置の厚さが実装上不利になるという従来の問題は生じなくなる。 Since it solve the warpage problem as described above, in the semiconductor device structure using a metal substrate, minimizing the increase in the thickness of the semiconductor device by thinning than the thickness of the chip to the conventional it can be a conventional problem that the thickness of the semiconductor device is disadvantageous on implementation will not occur. また、チップの厚さを従来に比べ薄くすることでチップ積層体を接続する貫通電極の高さも低くできるので、最上位置と最下位置のチップ間の距離も短くなり、両チップ間における制御信号、データ信号のやり取りを高速化でき、CoC型半導体装置の高速化を実現できる。 Since it lower the height of the through electrode connecting the chip stack by thinner than the thickness of the chip to the conventional, even shorter distance between the tip of the uppermost and lowermost positions, control signals between the two chips , speeds up the exchange of data signals can be realized faster CoC type semiconductor device.

以上、本発明者によってなされた発明を、実施形態に基づき説明したが、本発明は説明した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 Although the invention made by the present inventors has been described based on embodiments, the present invention is not limited to the embodiments described, but can be variously modified without departing from the spirit thereof . 本実施形態では、DRAMチップ12とIFチップ13を貫通電極14により積層したチップ積層体について説明したが、貫通電極14により電気的に接続されたチップ積層体であれば、例えばメモリチップとロジックチップの組み合わせ等、どのような機能のチップの組み合わせのチップ積層体であってもよい。 In this embodiment, if the DRAM chip 12 and the IF chip 13 has been described laminated chip stack by the through electrodes 14, the through electrode 14 is electrically connected to the chip stack, for example, a memory chip and a logic chip combination of, or may be a chip stack combinations of chips what features. また、本実施例では4つのDRAMチップ12と1つのIFチップ13を積層した場合について説明したが、貫通電極14により電気的に接続された2つ以上の半導体チップで構成されるチップ積層体であれば、積層数はいくつであってもよい。 Further, in this embodiment four DRAM chips 12 has been described as being stacked one IF chip 13, in constructed chip stack of two or more semiconductor chips are electrically connected by the through electrode 14 if the number of laminated may be any number.
さらに、本実施形態では、ポリイミド基材からなる配線基板11を用いた場合について説明したが、ガラスエポキシ基板等、他の基材の配線基板を適用することも可能である。 Furthermore, in the present embodiment has described the case of using the circuit board 11 made of a polyimide substrate, it is also possible to apply the wiring board of a glass epoxy substrate or the like, other substrates. また、本実施形態においては、BGA型の半導体装置について説明したが、LGA(Land Grid Array)等、他の半導体装置に適用してもよい。 Further, in the present embodiment has been described BGA type semiconductor device, LGA (Land Grid Array) or the like, may be applied to other semiconductor devices.

10A,10B…半導体装置、11…配線基板、11A…配線母基板、12…DRAMチップ、13…IFチップ、14…貫通電極、15…第1の封止体、16…第2の封止体、17…第3のバンプ電極、18…接続パッド、19…半田ボール、20…ソルダーレジスト、21…ランド、22,22A…製品形成部、23,23A…枠部、24,24A…位置決め孔、25,25A…ダイシングライン、26…上型、27…下型、28…ゲート部、29…キャビティ、30…封止樹脂、31…シート、32…ボールマウントツール、33…ダイシングテープ、34…ダイシングブレード、35…メタル基板、36…DAF材、37…NCP材 10A, 10B ... semiconductor device, 11 ... wiring board, 11A ... wiring motherboard, 12 ... DRAM chips, 13 ... IF chip 14 ... through electrode 15 ... first sealing member, 16 ... second sealing body , 17 ... third bump electrode, 18 ... connecting pads, 19 ... solder balls, 20 ... solder resist, 21 ... land, 22, 22A ... product forming portion, 23, 23A ... frame portion, 24, 24A ... positioning hole, 25, 25A ... dicing line, 26 ... upper mold, 27 ... lower mold, 28 ... gate portion, 29 ... cavity, 30 ... sealing resin, 31 ... sheet, 32 ... ball mounting tool 33 ... dicing tape, 34 ... dicing blade, 35 ... metal substrate, 36 ... DAF material, 37 ... NCP material

Claims (6)

  1. 貫通電極を有する複数の半導体チップが、平面視において前記半導体チップ各々の前記貫通電極が重なる位置で積層して構成されるチップ積層体と、 A plurality of semiconductor chips having the through electrodes, the chip stack formed by stacking at the through electrode overlaps the position of the semiconductor chip, each in plan view,
    一面に前記チップ積層体が搭載された配線基板と、 A wiring substrate on which the chip stack is mounted on one surface,
    前記チップ積層体及び前記配線基板の前記一面の上部を覆う第1の封止体と、 A first sealing member covering an upper portion of the chip stack and the one surface of the wiring substrate,
    前記第1の封止体を覆う第2の封止体と、を有し、 And a second sealing member covering the first sealing body,
    前記半導体チップ各々において、回路形成面と反対の面は略全面に亘って前記第1の封止体と接していることを特徴とする半導体装置。 Wherein the semiconductor chip each, and wherein a surface opposite to the circuit forming surface which over substantially the entire surface in contact with said first sealing member.
  2. 前記配線基板から最も遠い位置にある前記半導体チップは、回路形成面が前記配線基板の前記一面に対向することを特徴とする請求項1記載の半導体装置。 Wherein said semiconductor chip which is most distant from the wiring board, a semiconductor device according to claim 1, wherein the circuit forming surface faces the first surface of the wiring board.
  3. 前記配線基板から最も遠い位置にある前記半導体チップに固定部材を介して接着固定されるメタル基板を更に備え、 Further comprising a metal substrate to be bonded and fixed via a fixing member to said semiconductor chip at the farthest position from the wiring substrate,
    前記配線基板から最も近い位置にある前記半導体チップは、回路形成面が前記配線基板の前記一面と同じ方向に向いていることを特徴とする請求項1記載の半導体装置。 Wherein in the nearest position from the wiring board semiconductor chip, the semiconductor device according to claim 1, wherein the circuit forming surface faces in the same direction as the one surface of the wiring board.
  4. 一面に接続パッドを有し、他面に前記接続パッドと電気的に接続された複数のランドを有する配線基板を準備する第1の工程と、 Has connection pads on one surface, a first step of preparing a wiring substrate having the connection pads and electrically connected to the plurality of lands on the other side,
    貫通電極を有する複数の半導体チップを積層しチップ積層体を形成する第2の工程と、 A second step of forming a stack of a plurality of semiconductor chips having the through electrode chip stack,
    前記接続パッドと前記貫通電極とを、電気的に接続する第3の工程と、 And the through electrode and the connection pads, and a third step of electrically connecting,
    前記チップ積層体及び前記配線基板の前記一面の上部を覆う絶縁性樹脂からなる第1の封止体を形成する第4の工程と、 A fourth step of forming a first sealing member made of an insulating resin for covering the upper portion of the one surface of the chip stack and the wiring board,
    前記第1の封止体を覆う絶縁性樹脂からなる第2の封止体を形成する第5の工程と、 A fifth step of forming a second sealing member made of an insulating resin for covering the first sealing body,
    を含む半導体装置の製造方法であって、 A method of manufacturing a semiconductor device including,
    前記第4の工程は、前記チップ積層体のうち最後に積層する半導体チップの回路形成面と反対の面を略全面に亘って前記第1の封止体で覆うことを特徴とする半導体装置の製造方法。 The fourth step, the semiconductor device characterized in that the covering at the end over the opposite side to the circuit forming surface of the semiconductor chip to be laminated over substantially the entire surface of the first sealing body out of the chip stack Production method.
  5. 前記第2の工程は、前記チップ積層体のうち最後に積層する半導体チップの回路形成面を前記配線基板の前記一面と対向させて配置することを特徴とする請求項4記載の半導体装置の製造方法。 The second step is the manufacture of semiconductor devices of the last circuit forming surface of the semiconductor chip to be stacked to face the one surface of the wiring board, characterized in that disposed claim 4 wherein one of said chip stack Method.
  6. メタル基板の主面上に、前記チップ積層体のうち最初に積層される半導体チップを、固定部材を介して接着固定する第6の工程と、 On the main surface of the metal substrate, a semiconductor chip is first laminated among the chip stack, a sixth step of bonding and fixing through a fixing member,
    前記チップ積層体のうち最後に積層される半導体チップの上面に非導電材を塗布する第7の工程と、 A seventh step of applying a non-conductive material on the upper surface of the semiconductor chip to be stacked last among the chip stack,
    を更に有し、 Further comprising a,
    前記第5の工程は、前記第2の封止体を、前記チップ積層体のうち最後に積層される半導体チップの前記上面を除いて形成する工程であって、 The fifth step, the second sealing member, comprising: forming except for the top surface of the semiconductor chip to be finally stacked among the chip stack,
    前記第3の工程は、前記非導電材を挟んで前記接続パッドと前記貫通電極とを電気的に接続する工程であって、 The third step, the said connection pads to sandwich the non-conductive material and the through electrode comprising the steps of electrically connecting,
    前記第2の工程は、前記チップ積層体のうち最後に積層する半導体チップの回路形成面を前記メタル基板の前記主面と対向させて配置することを特徴とする請求項4記載の半導体装置の製造方法。 The second step, the semiconductor device according to claim 4, wherein placing the circuit forming surface of the semiconductor chip to be stacked last among the chip stack by facing the main surface of the metal substrate Production method.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8803334B2 (en) 2012-01-11 2014-08-12 Samsung Electronics Co., Ltd Semiconductor package including a semiconductor chip with a through silicon via
WO2014148485A1 (en) * 2013-03-18 2014-09-25 ピーエスフォー ルクスコ エスエイアールエル Semiconductor device and manufacturing method therefor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005244143A (en) * 2004-03-01 2005-09-08 Elpida Memory Inc Semiconductor device
JP2006319243A (en) * 2005-05-16 2006-11-24 Elpida Memory Inc Memory module and its manufacturing method
JP2008118140A (en) * 2006-11-03 2008-05-22 Samsung Electronics Co Ltd Semiconductor chip stack package with reinforcing member for preventing warpage connected to substrate
JP2008227348A (en) * 2007-03-15 2008-09-25 Sanyo Electric Co Ltd Semiconductor device and its manufacturing method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005244143A (en) * 2004-03-01 2005-09-08 Elpida Memory Inc Semiconductor device
JP2006319243A (en) * 2005-05-16 2006-11-24 Elpida Memory Inc Memory module and its manufacturing method
JP2008118140A (en) * 2006-11-03 2008-05-22 Samsung Electronics Co Ltd Semiconductor chip stack package with reinforcing member for preventing warpage connected to substrate
JP2008227348A (en) * 2007-03-15 2008-09-25 Sanyo Electric Co Ltd Semiconductor device and its manufacturing method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8803334B2 (en) 2012-01-11 2014-08-12 Samsung Electronics Co., Ltd Semiconductor package including a semiconductor chip with a through silicon via
WO2014148485A1 (en) * 2013-03-18 2014-09-25 ピーエスフォー ルクスコ エスエイアールエル Semiconductor device and manufacturing method therefor

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