JP2010212740A - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device including a ferroelectric capacitor with a structure capable of sufficiently reducing a leakage current while controlling local damage of a ferroelectric film, and to provide a method of manufacturing the same. <P>SOLUTION: A gate electrode 4 (word line) extended in a direction tilted at 45 degrees to the direction in which a element region 21 is extended is formed on a semiconductor substrate through a gate insulating film. The element region 21 is divided into three portions by two gate electrodes 4. In each element region 21, two MOS transistors are provided. A bit line 11 is connected to a W plug 10 arranged in the center of each element region 21 and a lower electrode of a ferroelectric capacitor 15 is connected to W plugs 9 arranged on both ends. The direction in which the bit line 11 extends is tilted at 45 degrees to the direction in which the element region 21 extends. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、強誘電体メモリに好適な半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device suitable for a ferroelectric memory and a manufacturing method thereof.

近時、0.18μm世代の強誘電体キャパシタの形状として、集積度の向上を目的として、側面が垂直に近い形状が求められている。このため、例えばハードマスクを用いた高温一括エッチング法で、上部電極膜、強誘電体膜及び下部電極膜を一括してエッチングする方法が採用されはじめている。このとき、ハードマスクの構造としては、TEOS膜及びTiN膜の積層構造が採用されている。   Recently, as a shape of the ferroelectric capacitor of the 0.18 μm generation, a shape whose side surface is nearly vertical is required for the purpose of improving the degree of integration. For this reason, for example, a method of collectively etching the upper electrode film, the ferroelectric film, and the lower electrode film by a high temperature batch etching method using a hard mask has begun to be adopted. At this time, a laminated structure of a TEOS film and a TiN film is adopted as the structure of the hard mask.

但し、現在のプロセスにおいて高温一括エッチング法を採用した場合、強誘電体膜のエッチング中に発生した飛散物が、変質した後にキャパシタの側壁部に堆積することがある。このような側壁堆積物が存在すると、上部電極と下部電極との間にリーク電流が生じることがある。そこで、従来、下部電極膜のエッチングの際に、この堆積物を除去するようにしている。   However, when the high-temperature batch etching method is adopted in the current process, the scattered matter generated during the etching of the ferroelectric film may be deposited on the side wall portion of the capacitor after being altered. When such a sidewall deposit exists, a leakage current may be generated between the upper electrode and the lower electrode. Therefore, conventionally, this deposit is removed when the lower electrode film is etched.

しかしながら、側壁堆積物は、強誘電体膜に対するエッチングダメージを抑える作用を有している。このため、従来の強誘電体メモリを製造する際に強誘電体キャパシタの側壁堆積物を完全に除去してしまうと、強誘電体膜の損傷が局所的に極めて大きくなり、所望の特性が得られなくなってしまう。このため、従来の強誘電体メモリでは、リーク電流を十分に抑制することができない。   However, the side wall deposit has an action of suppressing etching damage to the ferroelectric film. For this reason, when the side wall deposits of the ferroelectric capacitor are completely removed when manufacturing the conventional ferroelectric memory, the damage to the ferroelectric film becomes extremely large locally, and desired characteristics are obtained. It will not be possible. For this reason, the conventional ferroelectric memory cannot sufficiently suppress the leakage current.

特開2003−092391号公報JP 2003-092391 A

本発明は、強誘電体膜の局所的な損傷を抑制しながらリーク電流を十分に低減することができる構造の強誘電体キャパシタを備えた半導体装置及びその製造方法を提供することを目的とする。   An object of the present invention is to provide a semiconductor device including a ferroelectric capacitor having a structure capable of sufficiently reducing a leakage current while suppressing local damage of the ferroelectric film, and a method for manufacturing the same. .

本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、互いにトレードオフの関係にある側壁堆積物の除去によるリーク電流の低減、及び強誘電体膜のエッチングダメージの低減について、次のような見解を得た。   As a result of intensive studies to solve the above-mentioned problems, the inventors of the present application have found the following about the reduction of leakage current by removing sidewall deposits that are in a trade-off relationship with each other and the reduction of etching damage of the ferroelectric film. I got a view like this.

本願発明者が撮影した高温一括エッチング後の典型的なSEM写真(走査型電子顕微鏡写真)を図13に示す。図13に示すように、キャパシタ同士の間隔が狭い長辺には側壁堆積物が付着しやすく、容量絶縁膜(強誘電体膜)には損傷が生じていないが、キャパシタ同士の間隔が広い短辺には側壁堆積物が付着しにくく、容量絶縁膜の上部電極側に損傷が生じている。   FIG. 13 shows a typical SEM photograph (scanning electron micrograph) after high temperature batch etching photographed by the present inventor. As shown in FIG. 13, sidewall deposits are likely to adhere to the long side where the distance between capacitors is narrow, and the capacitor insulating film (ferroelectric film) is not damaged, but the distance between capacitors is short. Side wall deposits are difficult to adhere to the sides, and damage is caused on the upper electrode side of the capacitive insulating film.

このような観察結果に基づき、本願発明者は、高温一括エッチング時の側壁堆積物の付着しやすさは、エッチング条件だけでなく、キャパシタの辺の長さ及びキャパシタ同士の間隔という2つの形状因子の影響も受けることを見出した。つまり、従来のセルキャパシタのレイアウトでは、図10〜図12に示すように、隣り合うキャパシタ同士の間隔が列方向と行方向とで相違している。このため、キャパシタの長辺と短辺とで側壁堆積物の量が相違しており、リーク電流を低減しながら損傷を抑制できるように、エッチング条件を調整することが困難となっているのである。   Based on such observation results, the inventor of the present application determined that the ease of attachment of sidewall deposits during high-temperature batch etching depends not only on the etching conditions, but also on the two form factors of the length of the capacitor side and the distance between the capacitors. It was found that it is also affected by That is, in the conventional cell capacitor layout, as shown in FIGS. 10 to 12, the interval between adjacent capacitors is different between the column direction and the row direction. For this reason, the amount of the side wall deposit is different between the long side and the short side of the capacitor, and it is difficult to adjust the etching conditions so that the damage can be suppressed while reducing the leakage current. .

そこで、本願発明者が、側壁堆積物の付着しやすさをキャパシタのリーク電流密度により定量化し、これらの形状因子との関係を求めた。この結果を表1に示す。ここで、リーク指数Lは、「(キャパシタの辺の長さ)/(キャパシタ同士の間隔)」と定義した。   Therefore, the inventor of the present application quantified the ease of adhesion of the sidewall deposit by the leakage current density of the capacitor, and obtained the relationship with these form factors. The results are shown in Table 1. Here, the leak index L was defined as “(capacitor side length) / (interval between capacitors)”.

Figure 2010212740
Figure 2010212740

表1に示すように、リーク指数Lが大きいほど、キャパシタリーク電流密度が大きくなるという関係が確認された。   As shown in Table 1, it was confirmed that the larger the leak index L, the greater the capacitor leak current density.

そして、本願発明者は、これらの見解に基づき、以下に示す発明の諸態様に想到した。   The inventors of the present application have come up with the following aspects of the invention based on these views.

本発明に係る第1の半導体装置は、半導体基板と、前記半導体基板の表面に形成された複数のトランジスタと、前記トランジスタを覆う層間絶縁膜と、前記層間絶縁膜上に形成され、前記トランジスタのソース及びドレインの一方に第1のコンタクトプラグを介して電極が接続された複数の強誘電体キャパシタと、前記層間絶縁膜上に形成され、前記トランジスタのソース及びドレインの他方に第2のコンタクトプラグを介して接続された複数のビット線と、を有する半導体装置を対象とする。そして、第2の半導体装置は、前記複数の強誘電体キャパシタは、アレイ状に配置されており、前記第1のコンタクトプラグは、前記複数の強誘電体キャパシタのうちの4個が構成する最小の長方形(正方形を含む。)の実質的な中心に位置していることを特徴とする。   A first semiconductor device according to the present invention is formed on a semiconductor substrate, a plurality of transistors formed on the surface of the semiconductor substrate, an interlayer insulating film covering the transistors, and the interlayer insulating film, A plurality of ferroelectric capacitors having electrodes connected to one of a source and a drain via a first contact plug, and a second contact plug formed on the interlayer insulating film, the other of the source and the drain of the transistor A semiconductor device having a plurality of bit lines connected via each other. In the second semiconductor device, the plurality of ferroelectric capacitors are arranged in an array, and the first contact plug is a minimum formed by four of the plurality of ferroelectric capacitors. It is characterized by being located at the substantial center of a rectangle (including a square).

本発明に係る第2の半導体装置は、半導体基板と、前記半導体基板の表面に形成された複数のトランジスタと、前記トランジスタを覆う層間絶縁膜と、前記層間絶縁膜上に形成され、前記トランジスタのソース及びドレインの一方に第1のコンタクトプラグを介して電極が接続された複数の強誘電体キャパシタと、前記層間絶縁膜上に形成され、前記トランジスタの各々のソース及びドレインの他方に第2のコンタクトプラグを介して接続された複数のビット線と、を有する半導体装置を対象とする。そして、第3の半導体装置は、前記複数の強誘電体キャパシタは、アレイ状に配置されており、前記複数の強誘電体キャパシタの平面形状は、実質的に長方形であり、前記第1のコンタクトプラグは、隣り合う2個の強誘電体キャパシタの長辺の間に位置していることを特徴とする。   A second semiconductor device according to the present invention is formed on a semiconductor substrate, a plurality of transistors formed on the surface of the semiconductor substrate, an interlayer insulating film covering the transistors, and the interlayer insulating film, A plurality of ferroelectric capacitors each having an electrode connected to one of a source and a drain via a first contact plug and a second insulating layer formed on the interlayer insulating film, and a second connected to the other of the source and the drain of each of the transistors A semiconductor device having a plurality of bit lines connected through contact plugs is an object. In the third semiconductor device, the plurality of ferroelectric capacitors are arranged in an array, and the planar shape of the plurality of ferroelectric capacitors is substantially rectangular, and the first contact The plug is located between the long sides of two adjacent ferroelectric capacitors.

本発明によれば、強誘電体キャパシタの側壁に付着する側壁堆積物の量が全周にわたってほぼ均一になるため、ある部分ではリーク電流が高くなり、他のある部分では損傷が大きくなるような現象を回避することができる。このため、エッチング条件を調整することのみで、容易に強誘電体膜の局所的な損傷を抑制しながらリーク電流を低減することができる。   According to the present invention, the amount of side wall deposits adhering to the side wall of the ferroelectric capacitor is substantially uniform over the entire circumference, so that the leakage current is high in some parts and the damage is large in other parts. The phenomenon can be avoided. For this reason, it is possible to easily reduce the leakage current while suppressing local damage of the ferroelectric film only by adjusting the etching conditions.

本発明の実施形態に係る強誘電体メモリ(半導体装置)のメモリセルアレイの構成を示す回路図である。1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) according to an embodiment of the present invention. 本発明の第1の実施形態に係る半導体装置(強誘電体メモリ)の構成を示すレイアウト図である。1 is a layout diagram showing a configuration of a semiconductor device (ferroelectric memory) according to a first embodiment of the present invention. 図2中のI−I線に沿った断面図である。It is sectional drawing along the II line | wire in FIG. (a)は図2中のII−II線に沿った断面図であり、(b)は図2中のIII−III線に沿った断面図である。(A) is sectional drawing along the II-II line in FIG. 2, (b) is sectional drawing along the III-III line in FIG. 図2中のIV−IV線に沿った断面図である。It is sectional drawing along the IV-IV line in FIG. 本発明の第2の実施形態に係る半導体装置(強誘電体メモリ)の構成を示すレイアウト図である。FIG. 6 is a layout diagram showing a configuration of a semiconductor device (ferroelectric memory) according to a second embodiment of the present invention. 図6中のI−I線に沿った断面図である。It is sectional drawing along the II line | wire in FIG. 第1の参考例に係る半導体装置(強誘電体メモリ)の構成を示すレイアウト図である。FIG. 6 is a layout diagram illustrating a configuration of a semiconductor device (ferroelectric memory) according to a first reference example. 本発明の第3の実施形態に係る半導体装置(強誘電体メモリ)の構成を示すレイアウト図である。FIG. 6 is a layout diagram illustrating a configuration of a semiconductor device (ferroelectric memory) according to a third embodiment of the present invention. 従来の半導体装置(強誘電体メモリ)の構成を示すレイアウト図である。It is a layout figure which shows the structure of the conventional semiconductor device (ferroelectric memory). 図10中のI−I線に沿った断面図である。It is sectional drawing along the II line | wire in FIG. 図10中のII−II線に沿った断面図である。It is sectional drawing along the II-II line in FIG. 高温一括エッチング後の強誘電体キャパシタを示す顕微鏡写真である。It is a microscope picture which shows the ferroelectric capacitor after high temperature batch etching.

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図1は、本発明の実施形態に係る強誘電体メモリ(半導体装置)のメモリセルアレイの構成を示す回路図である。   Hereinafter, embodiments of the present invention will be specifically described with reference to the accompanying drawings. FIG. 1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) according to an embodiment of the present invention.

このメモリセルアレイには、一の方向に延びる複数本のビット線103、並びにビット線103が延びる方向に対して垂直な方向に延びる複数本のワード線104及びプレート線105が設けられている。また、これらのビット線103、ワード線104及びプレート線105が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ101及びMOSトランジスタ102が設けられている。   In this memory cell array, a plurality of bit lines 103 extending in one direction and a plurality of word lines 104 and plate lines 105 extending in a direction perpendicular to the direction in which the bit lines 103 extend are provided. Further, a plurality of memory cells of the ferroelectric memory according to the present embodiment are arranged in an array so as to be aligned with the lattice formed by the bit lines 103, the word lines 104, and the plate lines 105. Each memory cell is provided with a ferroelectric capacitor 101 and a MOS transistor 102.

MOSトランジスタ102のゲートはワード線104に接続されている。また、MOSトランジスタ102の一方のソース・ドレインはビット線103に接続され、他方のソース・ドレインは強誘電体キャパシタ101の一方の電極に接続されている。そして、強誘電体キャパシタ101の他方の電極がプレート線105に接続されている。なお、各ワード線104及びプレート線105は、それらが延びる方向と同一の方向に並ぶ複数個のMOSトランジスタ102により共有されている。同様に、各ビット線103は、それが延びる方向と同一の方向に並ぶ複数個のMOSトランジスタ102により共有されている。ワード線104及びプレート線105が延びる方向、ビット線103が延びる方向は、夫々行方向、列方向とよばれることがある。   The gate of the MOS transistor 102 is connected to the word line 104. One source / drain of the MOS transistor 102 is connected to the bit line 103, and the other source / drain is connected to one electrode of the ferroelectric capacitor 101. The other electrode of the ferroelectric capacitor 101 is connected to the plate line 105. Each word line 104 and plate line 105 are shared by a plurality of MOS transistors 102 arranged in the same direction as the direction in which they extend. Similarly, each bit line 103 is shared by a plurality of MOS transistors 102 arranged in the same direction as the extending direction thereof. The direction in which the word line 104 and the plate line 105 extend and the direction in which the bit line 103 extends may be referred to as a row direction and a column direction, respectively.

このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ101に設けられた強誘電体膜の分極状態に応じて、データが記憶される。   In the memory cell array of the ferroelectric memory configured as described above, data is stored according to the polarization state of the ferroelectric film provided in the ferroelectric capacitor 101.

(第1の実施形態)
次に、本発明の第1の実施形態について説明する。図2は、本発明の第1の実施形態に係る半導体装置(強誘電体メモリ)の構成を示すレイアウト図である。また、図3は、図2中のI−I線に沿った断面図、図4(a)は、図2中のII−II線に沿った断面図、図4(b)は、図2中のIII−III線に沿った断面図、図5は、図2中のIV−IV線に沿った断面図である。
(First embodiment)
Next, a first embodiment of the present invention will be described. FIG. 2 is a layout diagram showing the configuration of the semiconductor device (ferroelectric memory) according to the first embodiment of the present invention. 3 is a cross-sectional view taken along the line II in FIG. 2, FIG. 4A is a cross-sectional view taken along the line II-II in FIG. 2, and FIG. FIG. 5 is a cross-sectional view taken along line IV-IV in FIG. 2.

本実施形態においては、図2〜図5に示すように、Si基板等の半導体基板1の表面に、一方向に延びる複数の素子領域21を区画する素子分離絶縁膜2が、例えばSTI(Shallow Trench Isolation)法により形成されている。また、素子領域21が延びる方向に対して45度程度傾斜した方向に延びるゲート電極4(ワード線)がゲート絶縁膜3を介して半導体基板1上に形成されている。2本のゲート電極4により、各素子領域21が3分割されている。また、素子領域21内の半導体基板1の表面には、ゲート電極4に対して自己整合的に不純物拡散層6及び7が形成されている。不純物拡散層7は、2本のゲート電極4により3分割された素子領域21の中央部に形成され、不純物拡散層6は、素子領域21の両端部に形成されている。更に、各ゲート電極4の側方にはサイドウォール5が形成されている。このようにしてMOSトランジスタが構成され、このMOSトランジスタが図1中のMOSトランジスタ101に相当する。   In this embodiment, as shown in FIGS. 2 to 5, an element isolation insulating film 2 that partitions a plurality of element regions 21 extending in one direction on the surface of a semiconductor substrate 1 such as a Si substrate is formed, for example, by STI (Shallow). (Trench Isolation) method. A gate electrode 4 (word line) extending in a direction inclined by about 45 degrees with respect to the direction in which the element region 21 extends is formed on the semiconductor substrate 1 via the gate insulating film 3. Each element region 21 is divided into three by the two gate electrodes 4. Impurity diffusion layers 6 and 7 are formed on the surface of the semiconductor substrate 1 in the element region 21 in a self-aligned manner with respect to the gate electrode 4. The impurity diffusion layer 7 is formed at the center of the element region 21 divided into three by the two gate electrodes 4, and the impurity diffusion layer 6 is formed at both ends of the element region 21. Further, sidewalls 5 are formed on the sides of each gate electrode 4. Thus, the MOS transistor is configured, and this MOS transistor corresponds to the MOS transistor 101 in FIG.

半導体基板1の上には、MOSトランジスタを覆うようにして層間絶縁膜8が形成されている。層間絶縁膜8には、不純物拡散層6まで到達するコンタクトホール31、及び不純物拡散層7まで到達するコンタクトホール32が形成されている。コンタクトホール31内には、Wプラグ9がバリアメタル膜を介して埋め込まれ、コンタクトホール32内には、Wプラグ10がバリアメタル膜を介して埋め込まれている。   An interlayer insulating film 8 is formed on the semiconductor substrate 1 so as to cover the MOS transistor. In the interlayer insulating film 8, a contact hole 31 reaching the impurity diffusion layer 6 and a contact hole 32 reaching the impurity diffusion layer 7 are formed. A W plug 9 is embedded in the contact hole 31 via a barrier metal film, and a W plug 10 is embedded in the contact hole 32 via a barrier metal film.

層間絶縁膜8上には、ゲート電極4に対して直交する方向に延びるビット線11が形成されている。ビット線11はWプラグ10に接続されている。また、層間絶縁膜8上には、下部電極12、容量絶縁膜13及び上部電極14からなる強誘電体キャパシタ15が形成されている。下部電極12はWプラグ9に接続されている。容量絶縁膜13は、PZT(Pb(Zr,Ti)O3)等の強誘電体膜である。強誘電体キャパシタ15が図1中の強誘電体キャパシタ101に相当する。 A bit line 11 extending in a direction orthogonal to the gate electrode 4 is formed on the interlayer insulating film 8. The bit line 11 is connected to the W plug 10. On the interlayer insulating film 8, a ferroelectric capacitor 15 including a lower electrode 12, a capacitive insulating film 13, and an upper electrode 14 is formed. The lower electrode 12 is connected to the W plug 9. The capacitive insulating film 13 is a ferroelectric film such as PZT (Pb (Zr, Ti) O 3 ). The ferroelectric capacitor 15 corresponds to the ferroelectric capacitor 101 in FIG.

ここで、強誘電体キャパシタ15の平面形状は、実質的に正方形である。また、ゲート電極4が延びる方向において互いに隣り合う強誘電体キャパシタ15同士の間隔は、ビット線11が延びる方向において互いに隣り合う強誘電体キャパシタ15同士の間隔と実質的に一致している。   Here, the planar shape of the ferroelectric capacitor 15 is substantially square. Further, the interval between the ferroelectric capacitors 15 adjacent to each other in the direction in which the gate electrode 4 extends substantially coincides with the interval between the ferroelectric capacitors 15 adjacent to each other in the direction in which the bit line 11 extends.

層間絶縁膜8上には、更に、ビット線11及び強誘電体キャパシタ15を覆う層間絶縁膜16が形成されている。層間絶縁膜16には、上部電極14まで到達するコンタクトホール33が形成され、コンタクトホール33内にWプラグ17がバリアメタル膜(図示せず)を介して埋め込まれている。そして、層間絶縁膜16上に、ゲート電極4と平行に延びるプレート線18が形成されている。プレート線18はWプラグ17に接続されている。   On the interlayer insulating film 8, an interlayer insulating film 16 that covers the bit line 11 and the ferroelectric capacitor 15 is further formed. A contact hole 33 reaching the upper electrode 14 is formed in the interlayer insulating film 16, and a W plug 17 is embedded in the contact hole 33 via a barrier metal film (not shown). A plate line 18 extending in parallel with the gate electrode 4 is formed on the interlayer insulating film 16. The plate line 18 is connected to the W plug 17.

更に、図示しない上層配線等が形成されて強誘電体メモリが構成されている。   Further, a ferroelectric memory is formed by forming upper layer wiring and the like (not shown).

このように構成された第1の実施形態に係る強誘電体メモリにおいては、不純物拡散層7とビット線11とを接続するWプラグ10が、プレート線18が延びる方向において隣り合う強誘電体キャパシタ15の間ではなく、隣り合うプレート線18の間にずらして形成されている。従って、プレート線18が延びる方向において隣り合う強誘電体キャパシタ15同士の間隔を従来のものよりも狭めることができ、また、ビット線11が延びる方向において隣り合う強誘電体キャパシタ15同士の間隔を従来のものよりも広げることができる。つまり、上記の両方向において、強誘電体キャパシタ15同士の間隔を実質的に均一にすることができる。また、本実施形態では、強誘電体キャパシタ15同士の間隔をほぼ均一にするとともに、強誘電体キャパシタ15の平面形状を実質的な正方形としているので、表1に示したリーク指数Lが各辺についてほぼ均一になる。従って、その製造過程で強誘電体キャパシタ15に側壁堆積物が付着するとしても、その量は各辺についてほぼ均一になる。このため、エッチング条件の調整により、リーク電流を低減しながら容量絶縁膜13を構成するPZT膜等の強誘電体膜の損傷を抑制できるように、側壁堆積物の付着量を制御することができる。   In the ferroelectric memory according to the first embodiment configured as above, the W plug 10 that connects the impurity diffusion layer 7 and the bit line 11 is adjacent to the ferroelectric capacitor in the direction in which the plate line 18 extends. It is formed between the adjacent plate lines 18, not between 15. Accordingly, the interval between the ferroelectric capacitors 15 adjacent in the direction in which the plate line 18 extends can be made narrower than the conventional one, and the interval between the ferroelectric capacitors 15 adjacent in the direction in which the bit line 11 extends can be reduced. It can be wider than the conventional one. That is, the distance between the ferroelectric capacitors 15 can be made substantially uniform in both directions. In the present embodiment, the intervals between the ferroelectric capacitors 15 are made substantially uniform, and the planar shape of the ferroelectric capacitor 15 is substantially square, so that the leakage index L shown in Table 1 is equal to each side. Almost uniform. Therefore, even if side wall deposits adhere to the ferroelectric capacitor 15 during the manufacturing process, the amount thereof is substantially uniform for each side. For this reason, by adjusting the etching conditions, the adhesion amount of the sidewall deposit can be controlled so that damage to the ferroelectric film such as the PZT film constituting the capacitive insulating film 13 can be suppressed while reducing the leakage current. .

なお、強誘電体キャパシタ15の平面形状は正方形であることが好ましいが、必ずしもその必要はなく、また、強誘電体キャパシタ15同士の間隔も実質的に均一であることが好ましいが、必ずしもその必要はない。但し、いずれの場合でも、リーク指数L((キャパシタの辺の長さ)/(キャパシタ同士の間隔))が実質的に均一であることが好ましい。例えば、強誘電体キャパシタ15の平面形状が長方形の場合には、隣り合う強誘電体キャパシタの短辺間の間隔を、隣り合う強誘電体キャパシタの長辺間の間隔よりも小さくすることにより、リーク指数Lを実質的に均一にすることが好ましい。   The planar shape of the ferroelectric capacitor 15 is preferably a square, but it is not always necessary, and the interval between the ferroelectric capacitors 15 is preferably substantially uniform. There is no. However, in any case, it is preferable that the leak index L ((capacitor side length) / (interval between capacitors)) is substantially uniform. For example, when the planar shape of the ferroelectric capacitor 15 is rectangular, the interval between the short sides of the adjacent ferroelectric capacitors is made smaller than the interval between the long sides of the adjacent ferroelectric capacitors, It is preferable to make the leak index L substantially uniform.

(第2の実施形態)
次に、本発明の第2の実施形態について説明する。図6は、本発明の第2の実施形態に係る半導体装置(強誘電体メモリ)の構成を示すレイアウト図である。また、図7は、図6中のI−I線に沿った断面図である。
(Second Embodiment)
Next, a second embodiment of the present invention will be described. FIG. 6 is a layout diagram showing a configuration of a semiconductor device (ferroelectric memory) according to the second embodiment of the present invention. FIG. 7 is a cross-sectional view taken along the line II in FIG.

本実施形態においては、第1の実施形態とは異なり、素子領域21の平面形状が「く」の字型になっていると共に、ゲート電極4(ワード線)が延びる方向が、ビット線11に平行、且つプレート線18に対して直交な方向となっている。そして、同一の素子領域21に設けられた2個の不純物拡散層6は、同一のプレート線18に上部電極14が接続される強誘電体キャパシタ15の下部電極12に接続されている。   In the present embodiment, unlike the first embodiment, the planar shape of the element region 21 is a “<” shape, and the direction in which the gate electrode 4 (word line) extends extends to the bit line 11. The direction is parallel and orthogonal to the plate line 18. The two impurity diffusion layers 6 provided in the same element region 21 are connected to the lower electrode 12 of the ferroelectric capacitor 15 in which the upper electrode 14 is connected to the same plate line 18.

このように構成された第2の実施形態においても、第1の実施形態と同様の効果が得られる。   Also in the second embodiment configured as described above, the same effects as in the first embodiment can be obtained.

(第1の参考例)
次に、第1の参考例について説明する。図8は、第1の参考例に係る半導体装置(強誘電体メモリ)の構成を示すレイアウト図である。第1の参考例では、図10〜図12に示す従来のレイアウトに対して、強誘電体キャパシタ15の平面形状を円としている。
(First reference example)
Next, a first reference example will be described. FIG. 8 is a layout diagram showing the configuration of the semiconductor device (ferroelectric memory) according to the first reference example. In the first reference example, the planar shape of the ferroelectric capacitor 15 is a circle with respect to the conventional layouts shown in FIGS.

このような第1の参考例では、その製造過程において、全体的に強誘電体キャパシタ15に高温一括エッチング時の側壁堆積物が付着しにくくなり、リーク電流が低減される。但し、前述のように、側壁堆積物は容量絶縁膜13の損傷を抑制する作用も有しているため、高温一括エッチング時には、エッチング条件を調整して容量絶縁膜13の損傷を抑制することが好ましい。高温一括エッチングの際、本実施形態では、強誘電体キャパシタ15の全周にわたって均一にエッチングが進行するため、局所的に強誘電体膜の損傷が大きくなることはない。   In the first reference example as described above, during the manufacturing process, the side wall deposit at the time of high temperature batch etching hardly adheres to the ferroelectric capacitor 15 as a whole, and the leakage current is reduced. However, as described above, the sidewall deposit also has an action of suppressing damage to the capacitor insulating film 13, and therefore, during high temperature batch etching, the etching conditions can be adjusted to suppress damage to the capacitor insulating film 13. preferable. In the high temperature batch etching, in this embodiment, since the etching proceeds uniformly over the entire circumference of the ferroelectric capacitor 15, the ferroelectric film is not locally damaged.

(第3の実施形態)
次に、本発明の第3の実施形態について説明する。図9は、本発明の第3の実施形態に係る半導体装置(強誘電体メモリ)の構成を示すレイアウト図である。本実施形態では、図10〜図12に示す従来のレイアウトに対して、強誘電体キャパシタ15の平面形状を、長辺と短辺とを交換した形状としている。即ち、ビット線11に沿って強誘電体キャパシタ15の長辺が延び、プレート線18に沿って強誘電体キャパシタ15の短辺が延び、2個の強誘電体キャパシタ15の長辺の間に、不純物拡散層7とビット線11とを接続するWプラグ10が位置している。また、長辺同士の間隔が短辺同士の間隔よりも大きくなっており、長辺及び短辺に関し、リーク指数Lがほぼ均一になるように、強誘電体キャパシタ15が形成されている。
(Third embodiment)
Next, a third embodiment of the present invention will be described. FIG. 9 is a layout diagram showing a configuration of a semiconductor device (ferroelectric memory) according to the third embodiment of the present invention. In the present embodiment, the planar shape of the ferroelectric capacitor 15 is a shape obtained by exchanging the long side and the short side with respect to the conventional layouts shown in FIGS. That is, the long side of the ferroelectric capacitor 15 extends along the bit line 11, the short side of the ferroelectric capacitor 15 extends along the plate line 18, and between the long sides of the two ferroelectric capacitors 15. The W plug 10 for connecting the impurity diffusion layer 7 and the bit line 11 is located. The interval between the long sides is larger than the interval between the short sides, and the ferroelectric capacitor 15 is formed so that the leak index L is substantially uniform with respect to the long side and the short side.

このように構成された第3の実施形態においても、側壁堆積物の付着は長辺及び短辺についてほぼ均一になるため、エッチング条件を調整することのみで、強誘電体膜の損傷を抑制しながらリーク電流を低減することができる。   Even in the third embodiment configured as described above, the adhesion of the side wall deposits is almost uniform on the long side and the short side, so that the damage to the ferroelectric film can be suppressed only by adjusting the etching conditions. However, the leakage current can be reduced.

なお、これらの各実施形態又は参考例に係る強誘電体メモリを製造するに当たっては、例えば、図10〜図12に示すような従来の強誘電体メモリを製造する方法に対して、特に膜の成膜順序等を変更する必要はなく、図2等に示すレイアウトに沿ったパターニング等を行えばよい。   In manufacturing the ferroelectric memory according to each of the embodiments or the reference examples, for example, compared with the conventional method for manufacturing a ferroelectric memory as shown in FIGS. There is no need to change the film formation order or the like, and patterning or the like along the layout shown in FIG.

以下、本発明の諸態様を付記としてまとめて記載する。   Hereinafter, various aspects of the present invention will be collectively described as supplementary notes.

(付記1)
半導体基板と、
前記半導体基板の表面に形成された複数のトランジスタと、
前記トランジスタを覆う層間絶縁膜と、
前記層間絶縁膜上に形成され、前記トランジスタのソース及びドレインの一方に第1のコンタクトプラグを介して電極が接続された複数の強誘電体キャパシタと、
を有し、
前記複数の強誘電体キャパシタは、アレイ状に配置されており、
前記複数の強誘電体キャパシタの平面形状は、実質的に長方形であり、
前記長方形の長辺の長さと、隣り合う2個の強誘電体キャパシタの長辺同士の間隔と、の比は、前記長方形の短辺の長さと、隣り合う2個の強誘電体キャパシタの短辺同士の間隔との比と実質的に一致していることを特徴とする半導体装置。
(Appendix 1)
A semiconductor substrate;
A plurality of transistors formed on a surface of the semiconductor substrate;
An interlayer insulating film covering the transistor;
A plurality of ferroelectric capacitors formed on the interlayer insulating film and having an electrode connected to one of a source and a drain of the transistor via a first contact plug;
Have
The plurality of ferroelectric capacitors are arranged in an array,
The planar shape of the plurality of ferroelectric capacitors is substantially rectangular,
The ratio of the length of the long side of the rectangle to the distance between the long sides of the two adjacent ferroelectric capacitors is equal to the length of the short side of the rectangle and the short of the two adjacent ferroelectric capacitors. A semiconductor device characterized by substantially matching a ratio of a distance between sides.

(付記2)
半導体基板と、
前記半導体基板の表面に形成された複数のトランジスタと、
前記トランジスタを覆う層間絶縁膜と、
前記層間絶縁膜上に形成され、前記トランジスタのソース及びドレインの一方に第1のコンタクトプラグを介して電極が接続された複数の強誘電体キャパシタと、
前記層間絶縁膜上に形成され、前記トランジスタのソース及びドレインの他方に第2のコンタクトプラグを介して接続された複数のビット線と、
を有し、
前記複数の強誘電体キャパシタは、アレイ状に配置されており、
前記第1のコンタクトプラグは、前記複数の強誘電体キャパシタのうちの4個が構成する最小の長方形の実質的な中心に位置していることを特徴とする半導体装置。
(Appendix 2)
A semiconductor substrate;
A plurality of transistors formed on a surface of the semiconductor substrate;
An interlayer insulating film covering the transistor;
A plurality of ferroelectric capacitors formed on the interlayer insulating film and having an electrode connected to one of a source and a drain of the transistor via a first contact plug;
A plurality of bit lines formed on the interlayer insulating film and connected to the other of the source and drain of the transistor via a second contact plug;
Have
The plurality of ferroelectric capacitors are arranged in an array,
The semiconductor device according to claim 1, wherein the first contact plug is located at a substantial center of a minimum rectangle formed by four of the plurality of ferroelectric capacitors.

(付記3)
前記トランジスタのソースとドレインとを結ぶ直線は、前記複数の強誘電体キャパシタが構成するアレイの行方向及び列方向に対して実質的に45度傾斜した方向に延びていることを特徴とする付記1又は2に記載の半導体装置。
(Appendix 3)
The straight line connecting the source and drain of the transistor extends in a direction substantially inclined by 45 degrees with respect to a row direction and a column direction of an array formed by the plurality of ferroelectric capacitors. 3. The semiconductor device according to 1 or 2.

(付記4)
前記半導体基板の表面に形成され、複数の素子領域を区画する素子分離絶縁膜を有し、
前記複数の素子領域の各々には、前記トランジスタが2個ずつ含まれており、
前記各素子領域において、当該素子領域に含まれる一方のトランジスタのソースとドレインとを結ぶ直線は、他方のトランジスタのソースとドレインとを結ぶ直線と実質的に一致していることを特徴とする付記3に記載の半導体装置。
(Appendix 4)
An element isolation insulating film formed on the surface of the semiconductor substrate and defining a plurality of element regions;
Each of the plurality of element regions includes two transistors.
In each element region, the straight line connecting the source and drain of one transistor included in the element region substantially coincides with the straight line connecting the source and drain of the other transistor. 3. The semiconductor device according to 3.

(付記5)
前記半導体基板の表面に形成され、複数の素子領域を区画する素子分離絶縁膜を有し、
前記複数の素子領域の各々には、前記トランジスタが2個ずつ含まれており、
前記各素子領域において、当該素子領域に含まれる一方のトランジスタのソースとドレインとを結ぶ直線は、他方のトランジスタのソースとドレインとを結ぶ直線と実質的に直交していることを特徴とする付記3に記載の半導体装置。
(Appendix 5)
An element isolation insulating film formed on the surface of the semiconductor substrate and defining a plurality of element regions;
Each of the plurality of element regions includes two transistors.
In each element region, the straight line connecting the source and drain of one transistor included in the element region is substantially orthogonal to the straight line connecting the source and drain of the other transistor. 3. The semiconductor device according to 3.

(付記6)
前記トランジスタのソース及びドレインの他方は、前記各素子領域内で2個のトランジスタにより共有されていることを特徴とする付記4又は5に記載の半導体装置。
(Appendix 6)
6. The semiconductor device according to appendix 4 or 5, wherein the other of the source and the drain of the transistor is shared by two transistors in each element region.

(付記7)
半導体基板と、
前記半導体基板の表面に形成された複数のトランジスタと、
前記トランジスタを覆う層間絶縁膜と、
前記層間絶縁膜上に形成され、前記トランジスタのソース及びドレインの一方に第1のコンタクトプラグを介して電極が接続された複数の強誘電体キャパシタと、
前記層間絶縁膜上に形成され、前記トランジスタの各々のソース及びドレインの他方に第2のコンタクトプラグを介して接続された複数のビット線と、
を有し、
前記複数の強誘電体キャパシタは、アレイ状に配置されており、
前記複数の強誘電体キャパシタの平面形状は、実質的に長方形であり、
前記第1のコンタクトプラグは、隣り合う2個の強誘電体キャパシタの長辺の間に位置していることを特徴とする半導体装置。
(Appendix 7)
A semiconductor substrate;
A plurality of transistors formed on a surface of the semiconductor substrate;
An interlayer insulating film covering the transistor;
A plurality of ferroelectric capacitors formed on the interlayer insulating film and having an electrode connected to one of a source and a drain of the transistor via a first contact plug;
A plurality of bit lines formed on the interlayer insulating film and connected to the other of the source and drain of each of the transistors via a second contact plug;
Have
The plurality of ferroelectric capacitors are arranged in an array,
The planar shape of the plurality of ferroelectric capacitors is substantially rectangular,
The semiconductor device according to claim 1, wherein the first contact plug is located between the long sides of two adjacent ferroelectric capacitors.

(付記8)
前記複数の強誘電体キャパシタの平面形状は、実質的に正方形であり、
前記複数の強誘電体キャパシタが構成するアレイの行方向及び列方向のいずれにおいても、隣り合う強誘電体キャパシタ同士の間隔は実質的に一定となっていることを特徴とする付記1乃至7のいずれか1項に記載の半導体装置。
(Appendix 8)
The planar shape of the plurality of ferroelectric capacitors is substantially square,
Additional notes 1 to 7 wherein the interval between adjacent ferroelectric capacitors is substantially constant in both the row direction and the column direction of the array formed by the plurality of ferroelectric capacitors. The semiconductor device according to any one of the above.

(付記9)
前記複数の強誘電体キャパシタの平面形状は、実質的に長方形であり、
隣り合う2個の強誘電体キャパシタの長辺同士の間隔は、隣り合う2個の強誘電体キャパシタの短辺同士の間隔よりも広いことを特徴とする付記1乃至7のいずれか1項に記載の半導体装置。
(Appendix 9)
The planar shape of the plurality of ferroelectric capacitors is substantially rectangular,
Any one of appendices 1 to 7, wherein the interval between the long sides of the two adjacent ferroelectric capacitors is wider than the interval between the short sides of the two adjacent ferroelectric capacitors. The semiconductor device described.

(付記10)
半導体基板と、
前記半導体基板の表面に形成された複数のトランジスタと、
前記トランジスタを覆う層間絶縁膜と、
前記層間絶縁膜上に形成され、前記トランジスタのソース及びドレインの一方に第1のコンタクトプラグを介して電極が接続された複数の強誘電体キャパシタと、
を有し、
前記強誘電体キャパシタの平面形状は、実質的に円であることを特徴とする半導体装置。
(Appendix 10)
A semiconductor substrate;
A plurality of transistors formed on a surface of the semiconductor substrate;
An interlayer insulating film covering the transistor;
A plurality of ferroelectric capacitors formed on the interlayer insulating film and having an electrode connected to one of a source and a drain of the transistor via a first contact plug;
Have
The semiconductor device according to claim 1, wherein a planar shape of the ferroelectric capacitor is substantially a circle.

(付記11)
半導体基板の表面に複数のトランジスタを形成する工程と、
前記トランジスタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記トランジスタのソース及びドレインの一方に第1のコンタクトプラグを介して電極が接続される複数の強誘電体キャパシタを形成する工程と、
を有し、
前記複数の強誘電体キャパシタを、アレイ状に配置し、
前記複数の強誘電体キャパシタの平面形状を、実質的に長方形とし、
前記長方形の長辺の長さと、隣り合う2個の強誘電体キャパシタの長辺同士の間隔と、の比を、前記長方形の短辺の長さと、隣り合う2個の強誘電体キャパシタの短辺同士の間隔との比と実質的に一致させることを特徴とする半導体装置の製造方法。
(Appendix 11)
Forming a plurality of transistors on a surface of a semiconductor substrate;
Forming an interlayer insulating film covering the transistor;
Forming a plurality of ferroelectric capacitors having electrodes connected to one of a source and a drain of the transistor via a first contact plug on the interlayer insulating film;
Have
The plurality of ferroelectric capacitors are arranged in an array,
The planar shape of the plurality of ferroelectric capacitors is substantially rectangular,
The ratio of the length of the long side of the rectangle to the distance between the long sides of the two adjacent ferroelectric capacitors is expressed as the ratio of the length of the short side of the rectangle to the length of the two adjacent ferroelectric capacitors. A method of manufacturing a semiconductor device, characterized by substantially matching a ratio of a distance between sides.

(付記12)
半導体基板の表面に複数のトランジスタを形成する工程と、
前記トランジスタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記トランジスタのソース及びドレインの一方に第1のコンタクトプラグを介して電極が接続される複数の強誘電体キャパシタを形成する工程と、
前記層間絶縁膜上に、前記トランジスタのソース及びドレインの他方に第2のコンタクトプラグを介して接続される複数のビット線を形成する工程と、
を有し、
前記複数の強誘電体キャパシタを、アレイ状に配置し、
前記第1のコンタクトプラグを、前記複数の強誘電体キャパシタのうちの4個が構成する最小の長方形の実質的な中心に位置させることを特徴とする半導体装置の製造方法。
(Appendix 12)
Forming a plurality of transistors on a surface of a semiconductor substrate;
Forming an interlayer insulating film covering the transistor;
Forming a plurality of ferroelectric capacitors having electrodes connected to one of a source and a drain of the transistor via a first contact plug on the interlayer insulating film;
Forming a plurality of bit lines connected to the other of the source and drain of the transistor via a second contact plug on the interlayer insulating film;
Have
The plurality of ferroelectric capacitors are arranged in an array,
A method of manufacturing a semiconductor device, wherein the first contact plug is positioned at a substantial center of a minimum rectangle formed by four of the plurality of ferroelectric capacitors.

(付記13)
半導体基板の表面に複数のトランジスタを形成する工程と、
前記トランジスタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記トランジスタのソース及びドレインの一方に第1のコンタクトプラグを介して電極が接続される複数の強誘電体キャパシタを形成する工程と、
前記層間絶縁膜上に、前記トランジスタの各々のソース及びドレインの他方に第2のコンタクトプラグを介して接続される複数のビット線を形成する工程と、
を有し、
前記複数の強誘電体キャパシタを、アレイ状に配置し、
前記複数の強誘電体キャパシタの平面形状を、実質的に長方形とし、
前記第1のコンタクトプラグを、隣り合う2個の強誘電体キャパシタの長辺の間に位置させることを特徴とする半導体装置の製造方法。
(Appendix 13)
Forming a plurality of transistors on a surface of a semiconductor substrate;
Forming an interlayer insulating film covering the transistor;
Forming a plurality of ferroelectric capacitors having electrodes connected to one of a source and a drain of the transistor via a first contact plug on the interlayer insulating film;
Forming a plurality of bit lines connected to the other of the source and drain of each of the transistors via a second contact plug on the interlayer insulating film;
Have
The plurality of ferroelectric capacitors are arranged in an array,
The planar shape of the plurality of ferroelectric capacitors is substantially rectangular,
A method of manufacturing a semiconductor device, wherein the first contact plug is positioned between the long sides of two adjacent ferroelectric capacitors.

(付記14)
前記複数の強誘電体キャパシタの平面形状を、実質的に正方形とし、
前記複数の強誘電体キャパシタが構成するアレイの行方向及び列方向のいずれにおいても、隣り合う強誘電体キャパシタ同士の間隔を実質的に一定とすることを特徴とする付記11乃至13のいずれか1項に記載の半導体装置の製造方法。
(Appendix 14)
The planar shape of the plurality of ferroelectric capacitors is substantially square,
Any one of appendices 11 to 13, wherein the interval between the adjacent ferroelectric capacitors is substantially constant in both the row direction and the column direction of the array formed by the plurality of ferroelectric capacitors. 2. A method for manufacturing a semiconductor device according to item 1.

(付記15)
前記複数の強誘電体キャパシタの平面形状を、実質的に長方形とし、
隣り合う2個の強誘電体キャパシタの長辺同士の間隔を、隣り合う2個の強誘電体キャパシタの短辺同士の間隔よりも広くすることを特徴とする付記11乃至13のいずれか1項に記載の半導体装置の製造方法。
(Appendix 15)
The planar shape of the plurality of ferroelectric capacitors is substantially rectangular,
Any one of appendices 11 to 13, wherein the interval between the long sides of the two adjacent ferroelectric capacitors is wider than the interval between the short sides of the two adjacent ferroelectric capacitors. The manufacturing method of the semiconductor device as described in 2.

(付記16)
半導体基板の表面に複数のトランジスタを形成する工程と、
前記トランジスタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記トランジスタのソース及びドレインの一方に第1のコンタクトプラグを介して電極が接続される複数の強誘電体キャパシタを形成する工程と、
を有し、
前記強誘電体キャパシタの平面形状を、実質的に円とすることを特徴とする半導体装置の製造方法。
(Appendix 16)
Forming a plurality of transistors on a surface of a semiconductor substrate;
Forming an interlayer insulating film covering the transistor;
Forming a plurality of ferroelectric capacitors having electrodes connected to one of a source and a drain of the transistor via a first contact plug on the interlayer insulating film;
Have
A method of manufacturing a semiconductor device, wherein a planar shape of the ferroelectric capacitor is substantially a circle.

1:半導体基板
2:素子分離絶縁膜
3:ゲート絶縁膜
4:ゲート電極(ワード線)
5:サイドウォール
6、7:不純物拡散層
8、16:層間絶縁膜
9、10、17:Wプラグ
11:ビット線
12:下部電極
13:容量絶縁膜
14:上部電極
15:強誘電体キャパシタ
18:プレート線
21:素子領域
31、32、33:コンタクトホール
101:強誘電体キャパシタ
102:MOSトランジスタ
103:ビット線
104:ワード線
105:プレート線
1: Semiconductor substrate 2: Element isolation insulating film 3: Gate insulating film 4: Gate electrode (word line)
5: Side wall 6, 7: Impurity diffusion layer 8, 16: Interlayer insulating film 9, 10, 17: W plug 11: Bit line 12: Lower electrode 13: Capacitor insulating film 14: Upper electrode 15: Ferroelectric capacitor 18 : Plate line 21: Element region 31, 32, 33: Contact hole 101: Ferroelectric capacitor 102: MOS transistor 103: Bit line 104: Word line 105: Plate line

Claims (8)

半導体基板と、
前記半導体基板の表面に形成された複数のトランジスタと、
前記トランジスタを覆う層間絶縁膜と、
前記層間絶縁膜上に形成され、前記トランジスタのソース及びドレインの一方に第1のコンタクトプラグを介して電極が接続された複数の強誘電体キャパシタと、
前記層間絶縁膜上に形成され、前記トランジスタのソース及びドレインの他方に第2のコンタクトプラグを介して接続された複数のビット線と、
を有し、
前記複数の強誘電体キャパシタは、アレイ状に配置されており、
前記第1のコンタクトプラグは、前記複数の強誘電体キャパシタのうちの4個が構成する最小の長方形の実質的な中心に位置していることを特徴とする半導体装置。
A semiconductor substrate;
A plurality of transistors formed on a surface of the semiconductor substrate;
An interlayer insulating film covering the transistor;
A plurality of ferroelectric capacitors formed on the interlayer insulating film and having an electrode connected to one of a source and a drain of the transistor via a first contact plug;
A plurality of bit lines formed on the interlayer insulating film and connected to the other of the source and drain of the transistor via a second contact plug;
Have
The plurality of ferroelectric capacitors are arranged in an array,
The semiconductor device according to claim 1, wherein the first contact plug is located at a substantial center of a minimum rectangle formed by four of the plurality of ferroelectric capacitors.
半導体基板と、
前記半導体基板の表面に形成された複数のトランジスタと、
前記トランジスタを覆う層間絶縁膜と、
前記層間絶縁膜上に形成され、前記トランジスタのソース及びドレインの一方に第1のコンタクトプラグを介して電極が接続された複数の強誘電体キャパシタと、
前記層間絶縁膜上に形成され、前記トランジスタの各々のソース及びドレインの他方に第2のコンタクトプラグを介して接続された複数のビット線と、
を有し、
前記複数の強誘電体キャパシタは、アレイ状に配置されており、
前記複数の強誘電体キャパシタの平面形状は、実質的に長方形であり、
前記第1のコンタクトプラグは、隣り合う2個の強誘電体キャパシタの長辺の間に位置していることを特徴とする半導体装置。
A semiconductor substrate;
A plurality of transistors formed on a surface of the semiconductor substrate;
An interlayer insulating film covering the transistor;
A plurality of ferroelectric capacitors formed on the interlayer insulating film and having an electrode connected to one of a source and a drain of the transistor via a first contact plug;
A plurality of bit lines formed on the interlayer insulating film and connected to the other of the source and drain of each of the transistors via a second contact plug;
Have
The plurality of ferroelectric capacitors are arranged in an array,
The planar shape of the plurality of ferroelectric capacitors is substantially rectangular,
The semiconductor device according to claim 1, wherein the first contact plug is located between the long sides of two adjacent ferroelectric capacitors.
前記複数の強誘電体キャパシタの平面形状は、実質的に正方形であり、
前記複数の強誘電体キャパシタが構成するアレイの行方向及び列方向のいずれにおいても、隣り合う強誘電体キャパシタ同士の間隔は実質的に一定となっていることを特徴とする請求項1又は2に記載の半導体装置。
The planar shape of the plurality of ferroelectric capacitors is substantially square,
3. The spacing between adjacent ferroelectric capacitors is substantially constant in both the row direction and the column direction of the array formed by the plurality of ferroelectric capacitors. A semiconductor device according to 1.
前記複数の強誘電体キャパシタの平面形状は、実質的に長方形であり、
隣り合う2個の強誘電体キャパシタの長辺同士の間隔は、隣り合う2個の強誘電体キャパシタの短辺同士の間隔よりも広いことを特徴とする請求項1又は2に記載の半導体装置。
The planar shape of the plurality of ferroelectric capacitors is substantially rectangular,
3. The semiconductor device according to claim 1, wherein an interval between the long sides of the two adjacent ferroelectric capacitors is wider than an interval between the short sides of the two adjacent ferroelectric capacitors. .
半導体基板の表面に複数のトランジスタを形成する工程と、
前記トランジスタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記トランジスタのソース及びドレインの一方に第1のコンタクトプラグを介して電極が接続される複数の強誘電体キャパシタを形成する工程と、
前記層間絶縁膜上に、前記トランジスタのソース及びドレインの他方に第2のコンタクトプラグを介して接続される複数のビット線を形成する工程と、
を有し、
前記複数の強誘電体キャパシタを、アレイ状に配置し、
前記第1のコンタクトプラグを、前記複数の強誘電体キャパシタのうちの4個が構成する最小の長方形の実質的な中心に位置させることを特徴とする半導体装置の製造方法。
Forming a plurality of transistors on a surface of a semiconductor substrate;
Forming an interlayer insulating film covering the transistor;
Forming a plurality of ferroelectric capacitors having electrodes connected to one of a source and a drain of the transistor via a first contact plug on the interlayer insulating film;
Forming a plurality of bit lines connected to the other of the source and drain of the transistor via a second contact plug on the interlayer insulating film;
Have
The plurality of ferroelectric capacitors are arranged in an array,
A method of manufacturing a semiconductor device, wherein the first contact plug is positioned at a substantial center of a minimum rectangle formed by four of the plurality of ferroelectric capacitors.
半導体基板の表面に複数のトランジスタを形成する工程と、
前記トランジスタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記トランジスタのソース及びドレインの一方に第1のコンタクトプラグを介して電極が接続される複数の強誘電体キャパシタを形成する工程と、
前記層間絶縁膜上に、前記トランジスタの各々のソース及びドレインの他方に第2のコンタクトプラグを介して接続される複数のビット線を形成する工程と、
を有し、
前記複数の強誘電体キャパシタを、アレイ状に配置し、
前記複数の強誘電体キャパシタの平面形状を、実質的に長方形とし、
前記第1のコンタクトプラグを、隣り合う2個の強誘電体キャパシタの長辺の間に位置させることを特徴とする半導体装置の製造方法。
Forming a plurality of transistors on a surface of a semiconductor substrate;
Forming an interlayer insulating film covering the transistor;
Forming a plurality of ferroelectric capacitors having electrodes connected to one of a source and a drain of the transistor via a first contact plug on the interlayer insulating film;
Forming a plurality of bit lines connected to the other of the source and drain of each of the transistors via a second contact plug on the interlayer insulating film;
Have
The plurality of ferroelectric capacitors are arranged in an array,
The planar shape of the plurality of ferroelectric capacitors is substantially rectangular,
A method of manufacturing a semiconductor device, wherein the first contact plug is positioned between the long sides of two adjacent ferroelectric capacitors.
前記複数の強誘電体キャパシタの平面形状を、実質的に正方形とし、
前記複数の強誘電体キャパシタが構成するアレイの行方向及び列方向のいずれにおいても、隣り合う強誘電体キャパシタ同士の間隔を実質的に一定とすることを特徴とする請求項5又は6に記載の半導体装置の製造方法。
The planar shape of the plurality of ferroelectric capacitors is substantially square,
The space between adjacent ferroelectric capacitors is made substantially constant in both the row direction and the column direction of the array formed by the plurality of ferroelectric capacitors. Semiconductor device manufacturing method.
前記複数の強誘電体キャパシタの平面形状を、実質的に長方形とし、
隣り合う2個の強誘電体キャパシタの長辺同士の間隔を、隣り合う2個の強誘電体キャパシタの短辺同士の間隔よりも広くすることを特徴とする請求項5又は6に記載の半導体装置の製造方法。
The planar shape of the plurality of ferroelectric capacitors is substantially rectangular,
7. The semiconductor according to claim 5, wherein a distance between long sides of two adjacent ferroelectric capacitors is wider than a distance between short sides of two adjacent ferroelectric capacitors. Device manufacturing method.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08181286A (en) * 1994-10-28 1996-07-12 Sony Corp Semiconductor memory cell and its manufacture
JPH0982904A (en) * 1995-09-13 1997-03-28 Toshiba Corp Dynamic type storage device and its manufacture
JP2002026278A (en) * 2000-07-07 2002-01-25 Toshiba Corp Ferroelectric memory device and method for manufacturing the same
JP2002170935A (en) * 2000-11-30 2002-06-14 Matsushita Electric Ind Co Ltd Ferroelectric memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08181286A (en) * 1994-10-28 1996-07-12 Sony Corp Semiconductor memory cell and its manufacture
JPH0982904A (en) * 1995-09-13 1997-03-28 Toshiba Corp Dynamic type storage device and its manufacture
JP2002026278A (en) * 2000-07-07 2002-01-25 Toshiba Corp Ferroelectric memory device and method for manufacturing the same
JP2002170935A (en) * 2000-11-30 2002-06-14 Matsushita Electric Ind Co Ltd Ferroelectric memory

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