JP2010199100A - Method of manufacturing organic semiconductor element - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 141
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 230000000694 effects Effects 0.000 claims abstract description 58
- 238000000034 method Methods 0.000 claims description 26
- 239000000969 carrier Substances 0.000 claims description 25
- 238000001816 cooling Methods 0.000 claims description 19
- 239000011368 organic material Substances 0.000 claims description 15
- 238000002347 injection Methods 0.000 claims description 10
- 239000007924 injection Substances 0.000 claims description 10
- 239000000463 material Substances 0.000 description 20
- 230000006870 function Effects 0.000 description 17
- 238000007710 freezing Methods 0.000 description 15
- 230000008014 freezing Effects 0.000 description 15
- 230000005669 field effect Effects 0.000 description 12
- 239000010408 film Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 238000012546 transfer Methods 0.000 description 6
- 206010060904 Freezing phenomenon Diseases 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 5
- 238000002474 experimental method Methods 0.000 description 5
- 239000000126 substance Substances 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000001747 exhibiting effect Effects 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- PCCVSPMFGIFTHU-UHFFFAOYSA-N tetracyanoquinodimethane Chemical compound N#CC(C#N)=C1C=CC(=C(C#N)C#N)C=C1 PCCVSPMFGIFTHU-UHFFFAOYSA-N 0.000 description 3
- XMWRBQBLMFGWIX-UHFFFAOYSA-N C60 fullerene Chemical class C12=C3C(C4=C56)=C7C8=C5C5=C9C%10=C6C6=C4C1=C1C4=C6C6=C%10C%10=C9C9=C%11C5=C8C5=C8C7=C3C3=C7C2=C1C1=C2C4=C6C4=C%10C6=C9C9=C%11C5=C5C8=C3C3=C7C1=C1C2=C4C6=C2C9=C5C3=C12 XMWRBQBLMFGWIX-UHFFFAOYSA-N 0.000 description 2
- HEDRZPFGACZZDS-UHFFFAOYSA-N Chloroform Chemical compound ClC(Cl)Cl HEDRZPFGACZZDS-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 150000001768 cations Chemical class 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000010408 sweeping Methods 0.000 description 2
- LZJCVNLYDXCIBG-UHFFFAOYSA-N 2-(5,6-dihydro-[1,3]dithiolo[4,5-b][1,4]dithiin-2-ylidene)-5,6-dihydro-[1,3]dithiolo[4,5-b][1,4]dithiine Chemical compound S1C(SCCS2)=C2SC1=C(S1)SC2=C1SCCS2 LZJCVNLYDXCIBG-UHFFFAOYSA-N 0.000 description 1
- 229920003026 Acene Polymers 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- MWPLVEDNUUSJAV-UHFFFAOYSA-N anthracene Chemical class C1=CC=CC2=CC3=CC=CC=C3C=C21 MWPLVEDNUUSJAV-UHFFFAOYSA-N 0.000 description 1
- 150000004945 aromatic hydrocarbons Chemical class 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002041 carbon nanotube Substances 0.000 description 1
- 229910021393 carbon nanotube Inorganic materials 0.000 description 1
- 238000004440 column chromatography Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 229910003472 fullerene Inorganic materials 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- -1 oligothienoquinoids Chemical compound 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- SLIUAWYAILUBJU-UHFFFAOYSA-N pentacene Chemical compound C1=CC=CC2=CC3=CC4=CC5=CC=CC=C5C=C4C=C3C=C21 SLIUAWYAILUBJU-UHFFFAOYSA-N 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- YYMBJDOZVAITBP-UHFFFAOYSA-N rubrene Chemical compound C1=CC=CC=C1C(C1=C(C=2C=CC=CC=2)C2=CC=CC=C2C(C=2C=CC=CC=2)=C11)=C(C=CC=C2)C2=C1C1=CC=CC=C1 YYMBJDOZVAITBP-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
- H10K71/40—Thermal treatment, e.g. annealing in the presence of a solvent vapour
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
- H10K10/40—Organic transistors
- H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
- H10K10/462—Insulated gate field-effect transistors [IGFETs]
- H10K10/464—Lateral top-gate IGFETs comprising only a single gate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
- H10K10/40—Organic transistors
- H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
- H10K10/462—Insulated gate field-effect transistors [IGFETs]
- H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
- H10K85/10—Organic polymers or oligomers
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- H10K85/113—Heteroaromatic compounds comprising sulfur or selene, e.g. polythiophene
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Abstract
Description
本発明は、有機半導体素子の作製法に係り、詳しくは、作製された素子に後天的に機能を付与することで有機半導体素子を得る方法に関するものである。 The present invention relates to a method for producing an organic semiconductor element, and more particularly to a method for obtaining an organic semiconductor element by imparting a function to the produced element.
無機半導体素子は、必要な特性を持つように設計・製造され、一度製造した機能を変更することはできない。したがって、回路に組み込まれた半導体部品の特性を異なる特性に変更したい場合、部品そのものを置き換える必要がある。集積回路においては、部品の差し替えが利かないため、特性変更の必要が予測される場合は、異なる機能の回路をあらかじめ組み込んでおき、スイッチで切り替える等の対処が必要である。その結果、多くの機能に対応するには、多種の集積回路を組み合わせる必要が生じる。 An inorganic semiconductor element is designed and manufactured to have necessary characteristics, and the function once manufactured cannot be changed. Accordingly, when it is desired to change the characteristics of a semiconductor component incorporated in a circuit to a different characteristic, it is necessary to replace the component itself. In an integrated circuit, it is difficult to replace components. Therefore, when a change in characteristics is predicted, it is necessary to take measures such as incorporating a circuit having a different function in advance and switching with a switch. As a result, it is necessary to combine various integrated circuits in order to cope with many functions.
有機材料を半導体層に用いた有機半導体素子としては、電界効果型トランジスタが最も有力視されている。電界効果型トランジスタには、バイアスストレス効果と呼ばれる、キャリア注入により得られるソース・ドレイン間の電流の不安定性があるが（非特許文献１、非特許文献２）、特に、有機半導体素子ではその効果が大きく、実用化の妨げになっている。本出願の発明者等は、有機半導体素子を所定温度以下に冷却することで、このバイアスストレス効果が凍結する現象を発見した。 As an organic semiconductor element using an organic material for a semiconductor layer, a field effect transistor is regarded as the most promising. The field effect transistor has instability of the current between the source and the drain obtained by carrier injection, which is called a bias stress effect (Non-Patent Document 1, Non-Patent Document 2). Is large and hinders practical application. The inventors of the present application have discovered a phenomenon in which the bias stress effect is frozen by cooling the organic semiconductor element to a predetermined temperature or lower.
本発明は、本出願の発明者等が発見したバイアスストレス効果の凍結現象を用いることで、作製した有機半導体素子に後天的に機能を付与することによって無機半導体素子に内在する上記課題を解決しようとするものである。 The present invention uses the freezing phenomenon of the bias stress effect discovered by the inventors of the present application to solve the above-mentioned problems inherent in inorganic semiconductor elements by imparting functions to the manufactured organic semiconductor elements. It is what.
本発明は、半導体素子の機能を製造後に設定・変更することで、後天性機能が付与された半導体素子を実現することを目的とする。 An object of this invention is to implement | achieve the semiconductor element to which the acquired function was provided by setting and changing the function of a semiconductor element after manufacture.
本発明が採用した第１の技術手段は、
有機半導体層上に互いに離間して設けた少なくとも２つの電極と、絶縁膜を挟んで有機半導体層と反対側に設けたバックゲートと、を備えた有機半導体素子を用いた有機半導体素子の後天的作製法であって、
前記有機半導体層は、両極性の有機材料から構成されており、
バイアスストレス効果が生じる第１の温度下で、前記少なくとも２つの電極の各電極と前記バックゲートとの間に極性の異なる電圧をそれぞれ印加して、前記有機半導体層内に正電荷が生成される第１領域と、負電荷が生成される第２領域と、を第１領域と第２領域が隣接するように形成し、かつ、バイアスストレス効果により第１領域、第２領域で生成した正電荷、負電荷をトラップさせるステップと、
前記電圧を印加した状態で、前記有機半導体素子をバイアスストレス効果が凍結される第２の温度以下の温度まで冷却して第１領域、第２領域でそれぞれトラップされた正電荷、負電荷を固定するステップと、
前記電圧の印加を除去することで、前記第１領域には負電荷を注入させ、前記第２領域には正電荷を注入させて、前記有機半導体層内にＰＮ接合を形成するステップと、
からなる有機半導体デバイスの後天的作製法、
である。
The first technical means adopted by the present invention is:
Acquired organic semiconductor element using organic semiconductor element comprising at least two electrodes spaced apart from each other on the organic semiconductor layer and a back gate provided on the opposite side of the organic semiconductor layer with an insulating film interposed therebetween A manufacturing method,
The organic semiconductor layer is composed of a bipolar organic material,
Under a first temperature at which a bias stress effect occurs, a voltage having a different polarity is applied between each of the at least two electrodes and the back gate to generate a positive charge in the organic semiconductor layer. The first region and the second region where the negative charge is generated are formed so that the first region and the second region are adjacent to each other, and the positive charge generated in the first region and the second region by the bias stress effect Trapping negative charges; and
With the voltage applied, the organic semiconductor element is cooled to a temperature equal to or lower than a second temperature at which the bias stress effect is frozen to fix the positive and negative charges trapped in the first region and the second region, respectively. And steps to
Removing the voltage application to inject negative charge into the first region and injecting positive charge into the second region to form a PN junction in the organic semiconductor layer;
An acquired method of organic semiconductor device comprising,
It is.
本発明が採用した第２の技術手段は、
有機半導体層上に互いに離間して設けた少なくとも３つの電極と、絶縁膜を挟んで有機半導体層と反対側に設けたバックゲートと、を備えた有機半導体素子を用いた有機半導体素子の後天的作製法であって、
前記有機半導体層は、両極性の有機材料から構成されており、
バイアスストレス効果が生じる第１の温度下で、前記少なくとも３つの電極の各電極と前記バックゲートとの間にそれぞれ電圧を印加させると共に、少なくとも２つの電極の各電極と前記バックゲートとの間に印加された電圧の極性を異ならしめることで、前記有機半導体層内に、正電荷が生成される第１領域と、負電荷が生成される第２領域と、正電荷あるいは負電荷が生成される第３領域を形成し、逆の電荷が生成されている領域同士が隣接するように形成し、かつ、バイアスストレス効果により第１領域、第２領域、第３領域内で生成した正電荷、負電荷をトラップさせるステップと、
前記電圧を印加した状態で、前記有機半導体素子をバイアスストレス効果が凍結される第２の温度以下の温度まで冷却して第１領域、第２領域、第３領域でそれぞれトラップされた正電荷、負電荷を固定するステップと、
前記電圧の印加を除去することで、前記第１領域には負電荷を注入させ、前記第２領域には正電荷を注入させ、前記第３領域には固定された正電荷あるいは負電荷と逆の電荷を注入させて、前記有機半導体層内にＰＮＰ接合あるいはＮＰＮ接合を形成するステップと、
からなる有機半導体素子の後天的作製法、である。
１つの態様では、有機半導体層上には４つ以上の電極が互いに離間して設けてある。
The second technical means adopted by the present invention is:
Acquired organic semiconductor element using organic semiconductor element, comprising at least three electrodes spaced apart from each other on the organic semiconductor layer and a back gate provided on the opposite side of the organic semiconductor layer with an insulating film interposed therebetween A manufacturing method,
The organic semiconductor layer is composed of a bipolar organic material,
Under a first temperature at which a bias stress effect occurs, a voltage is applied between each of the at least three electrodes and the back gate, and between each of the at least two electrodes and the back gate. By differentiating the polarity of the applied voltage, a positive region in which the positive charge is generated, a second region in which the negative charge is generated, and a positive or negative charge are generated in the organic semiconductor layer. The third region is formed so that regions where opposite charges are generated are adjacent to each other, and the positive charge and negative generated in the first region, the second region, and the third region by the bias stress effect Trapping the charge;
In the state where the voltage is applied, the organic semiconductor element is cooled to a temperature equal to or lower than a second temperature at which the bias stress effect is frozen, and positive charges trapped in the first region, the second region, and the third region, Fixing the negative charge;
By removing the application of the voltage, negative charge is injected into the first region, positive charge is injected into the second region, and fixed positive charge or negative charge is reversed into the third region. Injecting the electric charge of the organic semiconductor layer to form a PNP junction or an NPN junction in the organic semiconductor layer;
This is an acquired method for producing an organic semiconductor device comprising:
In one embodiment, four or more electrodes are provided apart from each other on the organic semiconductor layer.
本発明が採用した第３の技術手段は、
有機半導体層上に互いに離間して設けた少なくとも２つの電極と、絶縁膜を挟んで有機半導体層と反対側に設けたバックゲートと、を備えた有機半導体素子におけるキャリアの注入方法であって、
前記有機半導体層は、両極性の有機材料から構成されており、
バイアスストレス効果が生じる第１の温度下でゲート電圧を有機半導体素子に印加して前記有機半導体層に正電荷あるいは負電荷を生成させ、バイアスストレス効果により前記生成した正電荷あるいは負電荷をトラップさせるステップと、
前記ゲート電圧を印加した状態で、前記有機半導体素子をバイアスストレス効果が凍結される第２の温度以下の温度まで冷却して前記トラップされた正電荷あるいは負電荷を固定するステップと、
前記ゲート電圧の印加を除去することで、前記固定された正電荷あるいは負電荷と逆の電荷をキャリアとして前記有機半導体層に注入させるステップと、
からなる有機半導体素子におけるキャリアの注入方法、である。
The third technical means adopted by the present invention is:
A method for injecting carriers in an organic semiconductor element, comprising: at least two electrodes provided apart from each other on an organic semiconductor layer; and a back gate provided on the opposite side of the organic semiconductor layer with an insulating film interposed therebetween,
The organic semiconductor layer is composed of a bipolar organic material,
A gate voltage is applied to the organic semiconductor element at a first temperature at which a bias stress effect occurs to generate a positive or negative charge in the organic semiconductor layer, and the generated positive or negative charge is trapped by the bias stress effect. Steps,
Fixing the trapped positive charge or negative charge by cooling the organic semiconductor element to a temperature equal to or lower than a second temperature at which the bias stress effect is frozen while the gate voltage is applied;
Removing the application of the gate voltage, and injecting the fixed positive charge or the charge opposite to the negative charge into the organic semiconductor layer as a carrier;
A method for injecting carriers in an organic semiconductor element comprising:
バイアスストレス効果とは、あるゲート電圧（しきい値電圧）においてソース・ドレイン電流が急峻に立ち上がるISD-VG特性(伝達特性)を示していた材料が、電圧を一定に保っていると、時間と共にソース・ドレイン電流の値ＩＳＤが低下していく現象である。その場合、さらに高いしきい値電圧をかけないと、最初の電流値が得られなくなる。
無機のN型動作のMOSFETなどでは、負バイアス温度不安定性(negative bias temperature instability：NBTI)というほぼ同様の現象が古くから知られており、デバイスを安定に動作させる上で問題であるとされてきた。有機FETにおいても同様の現象が存在し（非特許文献１、非特許文献２参照）、注入されたキャリアが絶縁膜と半導体膜の界面でなんらかの原因によりトラップされるためであると解釈されている。
The bias-stress effect, when a certain gate voltage material showed I SD -V G characteristics source-drain current rises steeply in (threshold voltage) (transfer characteristic) has maintained a voltage constant, This is a phenomenon in which the value I SD of the source / drain current decreases with time. In that case, the initial current value cannot be obtained unless a higher threshold voltage is applied.
In inorganic N-type MOSFETs, etc., a similar phenomenon called negative bias temperature instability (NBTI) has been known for a long time, and has been regarded as a problem for stable device operation. It was. The same phenomenon also exists in organic FETs (see Non-Patent Document 1 and Non-Patent Document 2), and it is interpreted that the injected carriers are trapped for some reason at the interface between the insulating film and the semiconductor film. .
本願の発明者等は、バイアスストレス効果による電流値ＩＳＤの時間変化が、温度の低下と共に小さくなり、一定の温度ＴＣ以下では変化しなくなる、すなわち、バイアスストレス効果が凍結することを発見した（図１参照）。
本発明は、このバイアスストレス効果の凍結現象を利用するものである。より具体的には、本発明は、「有機電界効果トランジスタにおけるバイアスストレス効果を抑えると同時に、しきい値電圧を一定値に制御する」手法を利用する。この手法を、ＦＥＴ両極性を示す有機材料からなる有機ＦＥＴに適用することで、常温で注入された電荷が動かない「ドーピング種」として機能し、印加電圧を除去すると、電気的中性を保つために前記注入された電荷に対して逆電荷が流入し、有機半導体素子の動作時には前記流入した電荷がキャリアとして動作する状態となる。すなわち、常温でｎドープ（−キャリア注入）して冷却すれば、凍結温度以下でｐドープされた状態（＋キャリア注入）になり、常温でｐドープ（＋キャリア注入）すれば、凍結温度以下ではｎドープ状態（−キャリア注入）となる。キャリアの注入量は、印加電圧によって決まるので、電界効果トランジスタを構成している場合、常温時に印加した電圧が、凍結時のしきい値電圧（電流値ＩＳＤが最小となるゲート電圧）となる。この電荷注入・凍結現象を利用して、例えばＭIＳ基板上の平面にｐドープ領域、ｎドープ領域を含んだ２次元パターンを作成することができる。
これらの特性は、温度を上昇させ、選択したゲート電圧を印加して再び凍結温度以下の温度まで冷却することで、何度でもしきい値電圧（電流値ＩＳＤが最小となるゲート電圧）の再設定が可能である。
The inventors of the present application, the time change of the current value I SD by bias stress effect, decreases with decreasing temperature, does not change in the following constant temperature T C, i.e., have found that the bias stress effect freezes (See FIG. 1).
The present invention utilizes the freezing phenomenon of this bias stress effect. More specifically, the present invention uses a technique of “suppressing the bias stress effect in the organic field effect transistor and simultaneously controlling the threshold voltage to a constant value”. By applying this method to an organic FET made of an organic material exhibiting bipolar FET characteristics, it functions as a “doping species” in which charges injected at room temperature do not move, and maintains electrical neutrality when the applied voltage is removed Therefore, a reverse charge flows into the injected charge, and when the organic semiconductor element operates, the flowed-in charge operates as a carrier. That is, if it is n-doped (-carrier injection) at room temperature and cooled, it becomes a p-doped state (+ carrier injection) below the freezing temperature, and if it is p-doped (+ carrier injection) at room temperature, below the freezing temperature. n-doped state (-carrier injection). Since the amount of injected carriers is determined by the applied voltage, when a field effect transistor is configured, the voltage applied at room temperature becomes the threshold voltage during freezing (the gate voltage at which the current value ISD is minimized). . By utilizing this charge injection / freezing phenomenon, for example, a two-dimensional pattern including a p-doped region and an n-doped region on a plane on the MIS substrate can be created.
These properties, increasing the temperature, by cooling again to freezing temperature below the temperature by applying a gate voltage selected, any number of times the threshold voltage (gate voltage current I SD is minimized) It can be reset.
本発明は原理的な手法であり、有機材料の種類に応じて固有の第１の温度、第２の温度があるものと考えられ、これらの温度（特に、バイアスストレス効果が凍結する第２の温度）が異なるのみであり用いられる両極性の有機材料の種類は限定されないことは当業者に理解される。 The present invention is a principle technique, and it is considered that there are inherent first and second temperatures depending on the type of organic material, and these temperatures (particularly, the second temperature at which the bias stress effect is frozen). It will be understood by those skilled in the art that the type of the bipolar organic material used is only different in temperature) and is not limited.
バイアスストレス効果が生じる第１の温度は、バイアスストレス効果が生じるある温度範囲を意味する。第１の温度は、典型的には常温である。有機電界効果トランジスタの有機半導体層を構成する有機半導体材料の多くは、常温下でバイアスストレス効果が生じる。常温下でのバイアスストレス効果が小さい物質から有機半導体層を形成する場合には、当該物質に応じて、室温からある温度まで上昇させた常温よりも高い温度を第１の温度としてもよい。
バイアスストレス効果が凍結する第２の温度ＴＣは有機材料の種類に応じて固有の値がある。したがって、有機半導体層に用いる有機材料においてある温度が第２の温度ＴＣ以下であるかは、デバイスを冷却した状態でゲートを印加することにより得られるソース・ドレイン電流の値ＩＳＤが時間変化しないことで確認できる(図1参照)。
「第１の値をしきい値電圧とする」とは、しきい値電圧の値が、必ずしも厳密に第１の値と一致することのみを意味するものではなく、第１の値に対して前後数％の誤差を有する場合も含んでもよい。
The first temperature at which the bias stress effect occurs means a temperature range in which the bias stress effect occurs. The first temperature is typically room temperature. Many of the organic semiconductor materials constituting the organic semiconductor layer of the organic field effect transistor have a bias stress effect at room temperature. In the case where the organic semiconductor layer is formed from a material having a small bias stress effect at room temperature, a temperature higher than room temperature raised from room temperature to a certain temperature may be set as the first temperature depending on the material.
A second temperature T C which bias stress effect freezes the inherent value depending on the type of organic material. Therefore, the temperature in the organic material used for the organic semiconductor layer is either equal to or less than the second temperature T C, change the value I SD of the source-drain current obtained by applying the gate while cooling the device time (See Fig. 1).
“The first value is the threshold voltage” does not necessarily mean that the threshold voltage value exactly matches the first value. A case where there is an error of several percent before and after may be included.
上述のように、本発明は原理的な手法であり、したがって、本発明の有機半導体層を構成する両極性の有機半導体材料の種類としては、ペンタセン、ルブレン等の芳香族炭化水素、フラーレン類及びカーボンナノチューブ類、オリゴチエノキノイド類、BEDT-TTF／TCNQ等のドナー分子とアクセプター分子の分子間化合物である電荷移動錯体、からなる群から選択された一つ以上の材料を幅広く用いることができる。 As described above, the present invention is a principle technique, and therefore, the types of bipolar organic semiconductor materials constituting the organic semiconductor layer of the present invention include aromatic hydrocarbons such as pentacene and rubrene, fullerenes, and the like. One or more materials selected from the group consisting of carbon nanotubes, oligothienoquinoids, BEDT-TTF / TCNQ and other charge transfer complexes that are intermolecular compounds of donor molecules and acceptor molecules can be widely used.
本発明の有機半導体素子の作製法によれば、物理的には１種類の素子だけを作製すれば、有機半導体素子の機能を製造後に設定・変更することができる。後天的に素子の機能を変更できるため、集積回路に素子を組み込んだ後でも、必要に応じて用途に適した機能や性能を素子に付与し、集積回路の機能や性能を設定・変更することで、後天性機能集積回路を実現する。 According to the method for producing an organic semiconductor element of the present invention, if only one type of element is physically produced, the function of the organic semiconductor element can be set and changed after production. Since it is possible to change the function of an element later, even after the element has been incorporated into the integrated circuit, the function and performance appropriate for the application are given to the element as needed, and the function and performance of the integrated circuit can be set and changed. Thus, an acquired functional integrated circuit is realized.
電極への印加電圧パターンを選択して、有機半導体層におけるキャリアの注入を制御することで、例えばＭIＳ基板上の有機半導体層内に選択的にｐドープ領域、ｎドープ領域、絶縁領域等を作成することができ、ドーピング領域は導線や抵抗素子として機能するほか、ＰＮ接合はダイオードとして、ＰＮＰやＮＰＮの構造を作成すればトランジスタとして機能する。この回路は、同一MIS基板上の印加電圧パターンを変えるだけで、繰り返し作り直すことができる。 By selecting the voltage pattern applied to the electrode and controlling the injection of carriers in the organic semiconductor layer, for example, a p-doped region, n-doped region, insulating region, etc. are created selectively in the organic semiconductor layer on the MIS substrate. In addition to functioning as a conducting wire and a resistance element, the doping region functions as a diode, and when a PNP or NPN structure is formed, the doping region functions as a transistor. This circuit can be recreated repeatedly by simply changing the applied voltage pattern on the same MIS substrate.
本発明の１つの態様では、後天的に機能が付与された有機半導体素子を作製するための出発素子は、有機半導体層上に互いに離間して設けた２つの電極と、絶縁膜を挟んで有機半導体層と反対側に設けたバックゲートと、を備えた有機半導体素子であり、より具体的には、ソース電極と、ドレイン電極と、ゲート電極と、ゲート絶縁膜と、有機半導体層と、を備えた有機電界効果トランジスタである。典型的には、有機電界効果トランジスタは、絶縁膜を有機半導体とゲート電極で挟んだＭＩＳ型のＦＥＴとして構成される（図２、図３、図４等参照）。ＭＩＳＦＥＴは、基板（図示せず）の表面に形成されたゲート電極と、ゲート電極の表面に形成された絶縁層と、絶縁層の表面に形成されたソース電極およびドレイン電極と、絶縁層を挟んでゲート電極に対向するように有機半導体材料によって形成された半導体層と、を有する。ＭＩＳ構造の態様については限定されず、具体的なＭＩＳ構造としては、トップコンタクト型、ボトムコンタクト型、トップゲート型のいずれでもよい。また、本発明に係る出発素子は、ＭＩＳ構造に限定されない。 In one aspect of the present invention, a starting element for manufacturing an organic semiconductor element with an acquired function is an organic semiconductor layer sandwiched between two electrodes provided on an organic semiconductor layer and spaced apart from each other. An organic semiconductor element including a back gate provided on the opposite side of the semiconductor layer, more specifically, a source electrode, a drain electrode, a gate electrode, a gate insulating film, and an organic semiconductor layer. The organic field effect transistor provided. Typically, the organic field effect transistor is configured as a MIS type FET in which an insulating film is sandwiched between an organic semiconductor and a gate electrode (see FIGS. 2, 3, and 4). The MISFET has a gate electrode formed on the surface of a substrate (not shown), an insulating layer formed on the surface of the gate electrode, a source electrode and a drain electrode formed on the surface of the insulating layer, and an insulating layer sandwiched therebetween. And a semiconductor layer formed of an organic semiconductor material so as to face the gate electrode. The form of the MIS structure is not limited, and a specific MIS structure may be any of a top contact type, a bottom contact type, and a top gate type. The starting element according to the present invention is not limited to the MIS structure.
有機ＦＥＴでは、ゲート電極とソース電極との間に、ゲート電圧ＶＧを印加することで、有機半導体側にキャリアが蓄積され、蓄積されたキャリアによって半導体層にチャネルが形成される。有機ＦＥＴには、有機半導体材料の種類によって、負のゲート電圧の場合にチャネルがＯＮとなるｐ型、正のゲート電圧の場合にチャネルがＯＮとなるｎ型がある。それぞれ、正孔と電子がキャリアとしてチャネルに蓄積される。有機半導体には、電子も正孔も注入され得る両極性の材料が存在することが当業者に知られている。両極性の有機材料としては、本来的に両極性を備えているものの他に、電極の修飾等によって両極性動作を行なう材料がある。本発明に係る素子において、半導体層は、両極性を備えた有機材料からなる。 In the organic FET, between the gate electrode and the source electrode and applying a gate voltage V G, carriers are accumulated in the organic semiconductor side, a channel is formed in the semiconductor layer by the accumulated carrier. Depending on the type of organic semiconductor material, the organic FET includes a p-type in which the channel is turned on in the case of a negative gate voltage and an n-type in which the channel is turned on in the case of a positive gate voltage. Holes and electrons are accumulated in the channel as carriers, respectively. It is known to those skilled in the art that there are bipolar materials in organic semiconductors that can inject both electrons and holes. Bipolar organic materials include materials that perform bipolar operation by modification of electrodes and the like in addition to those that are inherently bipolar. In the element according to the present invention, the semiconductor layer is made of an organic material having both polarities.
バイアスストレス効果は、有機電界効果トランジスタにおいて、ゲート電圧ＶＧを印加した状態で保持すると、ゲート電圧ＶＧの印加で誘導されるソース・ドレイン間の電流値ＩＳＤが、時間と共に低下する現象で、注入されたはずのキャリアがトラップされることに起因するものと考えられている。 Bias stress effect, in organic field-effect transistor, a phenomenon when held in a state of applying a gate voltage V G, the current value I SD between the source and drain induced by application of the gate voltage V G is decreased with time This is considered to be caused by trapping of the carriers that should have been injected.
本願の発明者等は、この電流値ＩＳＤの時間変化が、温度の低下と共に小さくなり、一定の温度ＴＣ以下では変化しなくなる、すなわち、凍結することを発見した。例えば、テトラシアノキノジメタン（ＴＣＮＱ）で形成したｎチャネル電界効果トランジスタは、室温でバイアスストレス効果を示すが、１８０Ｋまで冷やすと、バイアスストレス効果が見られなくなる。図１は、TTC9-TTFを用いたFET素子に対し、ソース・ドレイン間電圧5V、ゲート電圧-20Vを印加し、初期電流I(0)に対する電流値Iの減少割合を時間変化として見たものである。図１において、250Kでは50分の間に半分程度まで電流値が低下しているが、180Kではほとんど減少傾向が見られないことがわかる。 The inventors of the present application, the time change of the current value I SD becomes smaller with decreasing temperature, does not change in the following constant temperature T C, i.e., they have discovered that freezing. For example, an n-channel field effect transistor formed of tetracyanoquinodimethane (TCNQ) shows a bias stress effect at room temperature, but when cooled to 180 K, the bias stress effect is not seen. In Fig. 1, the source-drain voltage of 5V and the gate voltage of -20V were applied to the FET element using TTC 9 -TTF, and the decrease rate of the current value I with respect to the initial current I (0) was seen as a time change. Is. In FIG. 1, it can be seen that the current value decreased to about half in 50 minutes at 250K, but hardly decreased at 180K.
バイアスストレス効果が見られる温度で、一定のゲート電圧ＶＧを印加し、そのままの状態でバイアスストレス効果が凍結する温度ＴＣまで温度を低下させると、素子のしきい値電圧Ｖｔｈが、凍結前に素子に印加された電圧ＶＧまで移動する。両極性を備えた有機FFTにおいては、前記しきい値電圧は、電流値ＩＳＤが最小となるゲート電圧である。 At a temperature bias stress effect is seen, applying a constant gate voltage V G, the bias stress effect lowering the temperature to a temperature T C freezing intact, the threshold voltage V th of the device, frozen moves to a voltage V G applied to the device before. In the organic FFT having both polarities, the threshold voltage is a gate voltage at which the current value I SD is minimized.
図２には、ソース電極Ｓと、ドレイン電極Ｄと、ゲート電極Ｇと、ゲート絶縁膜と、有機半導体層と、を備えたMIS型の有機電界効果トランジスタが示してある。有機半導体層は、両極性を示す有機半導体材料からなる。図２には、さらに、FET伝達特性曲線（横軸：VG、縦軸ISD）が示してある。TCはバイアスストレス効果が凍結する温度を表す。 FIG. 2 shows an MIS-type organic field effect transistor including a source electrode S, a drain electrode D, a gate electrode G, a gate insulating film, and an organic semiconductor layer. The organic semiconductor layer is made of an organic semiconductor material exhibiting both polarities. FIG. 2 further shows an FET transfer characteristic curve (horizontal axis: V G , vertical axis I SD ). T C represents the temperature at which the bias stress effect freezes.
図２に示す有機半導体素子は、常温下において、ゲート電圧0V付近を電流値の最小点として、正負どちらのゲート電圧に対しても電流が増大するFET両極性を示している。ゲート電圧VGとして−２０Vを印加すると、有機半導体部と絶縁膜との界面付近に陽電荷からなるキャリア（＋）が注入される。 The organic semiconductor element shown in FIG. 2 exhibits FET bipolarity in which the current increases at both the positive and negative gate voltages with the gate voltage near 0 V at the lowest point at room temperature. When −20 V is applied as the gate voltage V G , positively charged carriers (+) are injected near the interface between the organic semiconductor portion and the insulating film.
さらに、電圧印加を継続すると、緩和が生じる。「緩和」とは、物質に対して外部の状態（温度や圧力など、本発明では「電圧」）が変化した際、その状態に対して最も安定になるよう、物質の構造や電子状態が変化することで、その過程を「緩和過程」と呼ぶ。 Furthermore, if voltage application is continued, relaxation occurs. “Relaxation” means that when an external state (temperature, pressure, etc., “voltage” in the present invention) changes with respect to a substance, the structure or electronic state of the substance changes so as to be most stable against that state. This process is called a “relaxation process”.
時間の経過に伴って、有機半導体層のキャリアが隔離されていき、隔離が進んでキャリアがいなくなる。図２において、トラップされたキャリアを○で囲まれた（＋）で示す。分子や格子の変形でキャリア（＋）のトラップサイトがバンドから外れて、キャリアがいなくなる。より具体的には、物質中で、流れ込んだ電荷（キャリア）は多数の分子の上に広がって存在するが、分子の構造が変化するなどの「緩和」が起こると、電荷が極少数の分子上に局在し、さらにエネルギー状態も電気伝導を担う軌道とは離れるため、電気伝導に寄与しなくなる。これを「電荷が隔離される」と表現する。図２、図３の素子の断面図において、○で囲んだ＋（図３のVBにおける＋は単に＋電荷を示す）は、バンドからはずれ、２つのエネルギー帯（価電子帯ＶＢ、伝導帯ＣＢ）に挟まれた、孤立した軌道に位置する。 As time elapses, carriers in the organic semiconductor layer are isolated, and the isolation progresses and the carriers disappear. In FIG. 2, trapped carriers are indicated by (+) surrounded by circles. Due to the deformation of the molecule and lattice, the carrier (+) trap site is removed from the band, and the carrier disappears. More specifically, in the material, the flowed charge (carrier) spreads over many molecules, but when “relaxation” occurs, such as when the structure of the molecule changes, the charge is very small. Since it is localized above and the energy state is separated from the orbit responsible for electrical conduction, it does not contribute to electrical conduction. This is expressed as “charge is isolated”. In the cross-sectional views of the elements of FIGS. 2 and 3, + surrounded by a circle (+ in VB in FIG. 3 simply indicates + charge) is out of band and has two energy bands (valence band VB, conduction band CB). ) Is located in an isolated orbit.
ゲート電圧を印加した状態で素子を冷却して低温TCにすると、キャリア（＋）のトラップサイトが固定化される。固定化とは、ゲート電圧を除去してもトラップサイトが解消しない状態をいう。図２、図３において、固定化されたキャリアを、□で囲まれた（＋）で示す。キャリアの注入量は、印加されたゲート電圧VGによって決まるので、電界効果トランジスタを構成している場合、常温時に印加したゲート電圧VGが、凍結時のしきい値電圧（電流値ＩＳＤが最小となるゲート電圧）Ｖｔｈとなる。ゲート電圧VGを切ってデバイスを動作させる時には、しきい値電圧（電流値ＩＳＤが最小となるゲート電圧）は最初に印加した電圧＋２０Ｖとなる。 When the low temperature T C by cooling the element in a state where a gate voltage is applied, the trap site of a carrier (+) are immobilized. Immobilization refers to a state where trap sites are not eliminated even when the gate voltage is removed. 2 and 3, the immobilized carrier is indicated by (+) surrounded by □. Since the amount of injected carriers is determined by the applied gate voltage V G , when a field effect transistor is configured, the gate voltage V G applied at room temperature is the threshold voltage (current value I SD when frozen). Minimum gate voltage) Vth . When the device is operated with the gate voltage V G cut off, the threshold voltage (the gate voltage at which the current value I SD is minimized) is the initially applied voltage + 20V.
バイアスストレス効果（一種の緩和現象である）は、印加された電圧に対して、物質中にキャリア（ホールや電子）が流れ込み、その状態を安定化するために物質の構造が変化する（緩和）ことで起こると考えられるが、一般に温度を低下させると、構造の変化が極めて起こりにくくなる（凍結）ため、バイアスストレス効果が起こりにくくなると考えられる。一方、一旦物質中に流れ込んだキャリアが、安定化された状態（トラップ状態）になってから温度を低下させると、その状態が固定化される。言い換えれば、「バイアスストレス効果」は、電圧を印加することによって流れ込んだキャリアがトラップされ、電圧を戻した際にも構造変化がゆっくりであるために徐々に元に戻る、両方向の変化を含んでおり、本発明における「キャリアのトラップ状態が固定化」は、その戻りのみを凍結した状態と言うことができる。温度TC以下に冷却したデバイスを昇温した時にも、そのときの印加電圧（例えば０Ｖ）で、最も安定な状態に向かって変化する、すなわち「緩和」が生じる。 The bias stress effect (a kind of relaxation phenomenon) is that carriers (holes and electrons) flow into the material with respect to the applied voltage, and the structure of the material changes in order to stabilize the state (relaxation). However, in general, when the temperature is lowered, the structural change is hardly caused (freezing), so that the bias stress effect is hardly caused. On the other hand, when the temperature of the carrier once flowing into the substance is lowered after being in a stabilized state (trap state), the state is fixed. In other words, the “bias stress effect” includes changes in both directions, in which carriers that have flowed in by applying a voltage are trapped and the structure changes slowly when the voltage is returned, so that it gradually returns to its original state. In the present invention, “the carrier trap state is fixed” can be said to be a state in which only the return is frozen. Even when the temperature of the device cooled to the temperature T C or lower is raised, the device changes toward the most stable state at the applied voltage (for example, 0 V) at that time, that is, “relaxation” occurs.
本発明では、ゲート電圧を印加した状態で、十分に系が緩和してから冷却しなければ、最大の効果を得ることはできないと考えられる。したがって、ゲート電圧の印加時間とデバイスの冷却のタイミングは、十分に緩和が生成された（バイアスストレス効果を生じさせた）後にバイアスストレス効果の凍結が生じるように選択される。ゲート電圧を印加してから系が緩和するまでの時間の程度は、当業者において既知であるか、あるいは、実験によって得ることができる。緩和速度が冷却速度に対して十分に速い場合には、電圧印加と冷却をほぼ同時に開始してもよい。 In the present invention, it is considered that the maximum effect cannot be obtained unless the system is sufficiently relaxed after cooling with the gate voltage applied. Therefore, the gate voltage application time and device cooling timing are selected such that the bias stress effect freezes after sufficient relaxation has been generated (which has caused the bias stress effect). The degree of time from application of the gate voltage to relaxation of the system is known to those skilled in the art or can be obtained by experimentation. When the relaxation rate is sufficiently higher than the cooling rate, voltage application and cooling may be started almost simultaneously.
ゲート電圧を印加した状態で素子を冷却して低温TCにすると、キャリア（＋）のトラップサイトが固定化され、陽イオンとして振舞う。すなわち、分子が陽電荷を抱え込んだ状態で安定化（固定化・凍結）すると、その陽電荷は動けなくなるので、物質中に陽イオンをドープしたのと同じように見なせる。図２、図３において、固定化されたキャリアを、□で囲まれた（＋）で示す。ゲート電圧VGを切ると、キャリア（−）が電気的に注入され、ｎドープしたものと同様の状態となる。 When the low temperature T C by cooling the element in a state where a gate voltage is applied, the trap site of a carrier (+) is immobilized, behave as cations. In other words, if the molecule is stabilized (immobilized / frozen) while holding a positive charge, the positive charge can no longer move, and can be regarded as if a substance was doped with a cation. 2 and 3, the immobilized carrier is indicated by (+) surrounded by □. When the gate voltage V G is cut, carriers (−) are electrically injected, and the state is similar to that of n-doped.
すなわち、ゲート電圧を印加することで常温で有機半導体層に注入された電荷が動かない「ドーピング種」として機能し、ゲート電圧を取り除くと、電気的中性を保つために常温で注入された電荷と逆の電荷が有機半導体層に流入し、この流入した電荷によって素子が動作する状態となる。 In other words, it acts as a “doping species” in which the charge injected into the organic semiconductor layer at room temperature does not move by applying a gate voltage, and the charge injected at room temperature to maintain electrical neutrality when the gate voltage is removed A charge opposite to that flows into the organic semiconductor layer, and the device enters a state in which the charge flows.
したがって、常温でｎドープ（電子が生成）して凍結温度TC以下まで冷却すれば、ゲート電圧を取り除くと、凍結温度TC以下でｐドープされた状態（正孔が生成）になり、常温でｐドープ（正孔が生成）して凍結温度TC以下まで冷却すれば、ゲート電圧を取り除くと、凍結温度TC以下ではｎドープされた状態（電子が生成）となる。 Therefore, if n-doping (electrons are generated) at room temperature and cooling to the freezing temperature T C or lower, the gate voltage is removed and the p-doped state (holes are generated) at the freezing temperature T C or lower. in If cooling p-doped (positive holes generated) to to freezing temperature T C or less, when removing the gate voltage, a state in which the freezing temperature T C or less is n-doped (electrons generated).
図４上図に示すように、ゲート電極の電位に対してソース電極、ドレイン電極の電位が互いに異符号になるように、例えば２０Vと−２０Vとなるように電圧をかける。より具体的には、ゲートに２０Vの電圧VGを印加し、ソース電極に４０V、ドレイン電極に０Vを印加することで、ゲート電極に２０Vの電圧を印加し、ソース電極に−２０Vの電極を印加することに相当する。こうすることで、有機半導体層内に、キャリア（＋）が生成される第１領域と、キャリア（−）が生成される第２領域と、が形成され、かつ、生成されたキャリアの正負が異なるこれらの領域は隣接している。 As shown in the upper diagram of FIG. 4, a voltage is applied so that the potential of the source electrode and the drain electrode are different from each other with respect to the potential of the gate electrode, for example, 20V and −20V. More specifically, a voltage V G of 20 V is applied to the gate, 40 V is applied to the source electrode, and 0 V is applied to the drain electrode, so that a voltage of 20 V is applied to the gate electrode, and an electrode of −20 V is applied to the source electrode. It corresponds to applying. By doing so, a first region where carriers (+) are generated and a second region where carriers (−) are generated are formed in the organic semiconductor layer, and the positive and negative of the generated carriers are determined. These different regions are adjacent.
このように電圧を印加した状態で、有機半導体素子を凍結温度TC以下まで冷却すると、第１領域に生成されたキャリア（＋）、第２領域に生成されたキャリア（−）はそれぞれ固定される。バイアスストレス効果の凍結現象によって、第１領域、第２領域は、それぞれ20V、−20Vのゲート電圧により電流が極小値を示すような伝達特性に変化する。 When the organic semiconductor element is cooled to the freezing temperature T C or less in the state where the voltage is applied in this manner, the carrier (+) generated in the first region and the carrier (−) generated in the second region are fixed. The Due to the freezing phenomenon of the bias stress effect, the first region and the second region change to transfer characteristics such that the current shows a minimum value by the gate voltages of 20 V and −20 V, respectively.
次いで、ゲート電圧を0Vにすると、第１領域、第２領域はそれぞれ電子、正孔の注入を受けることになり、したがって、有機半導体薄膜内に電子が注入された第１領域（ソース電極側）と正孔が注入された第２領域（ドレイン電極側）を作ることができる。第１領域と第２領域は隣接すると共に、それぞれn型及びp型半導体領域として振る舞い、その境界にはp-n接合ができる。これは一般的なダイオードと同じ構造であり、pからn方向には電流が流れるがnからpでは流れないという、整流性を示す（図４下図、図５右図）。したがって、有機FFT構造を備えた出発素子からPN接合ダイオードを作製することができる。 Next, when the gate voltage is set to 0V, the first region and the second region are respectively injected with electrons and holes. Therefore, the first region where the electrons are injected into the organic semiconductor thin film (source electrode side) And the second region (drain electrode side) into which holes have been injected. The first region and the second region are adjacent to each other and behave as n-type and p-type semiconductor regions, respectively, and a pn junction is formed at the boundary. This is the same structure as a general diode, and shows a rectifying property that current flows in the direction from p to n but does not flow from n to p (the lower diagram in FIG. 4 and the right diagram in FIG. 5). Therefore, a PN junction diode can be manufactured from a starting element having an organic FFT structure.
上記では、ＭＩＳＦＥＴを用いて、ゲート電極の電位に対してソース電極、ドレイン電極の電位が互いに異符号になるように電圧をかけることで、有機半導体層にＰＮ接合を形成することを説明したが、後天的な有機半導体素子を作製するための出発素子の電極数を３つ以上に増やすことで、各電極に印加する電圧を制御することで、有機半導体層に互いに隣接するPNP領域なNPN領域を形成することができる。すなわち、出発素子の電極数、電極の配置態様、各電極とバックゲートに印加する電圧の印加パターンを選択することで、各電極に隣接する部分領域に所望のキャリア（電子あるいは正孔）を生成させ、かつ、隣接する部分領域間のキャリア同士は逆電荷とする。そして、電圧を印加した状態で出発素子を凍結温度TC以下に冷却することで生成されたキャリアを固定化し、印加電圧を除去することで、固定化されたキャリアと逆電荷のキャリアをそれぞれの部分領域に注入させる。 In the above description, the PN junction is formed in the organic semiconductor layer by applying a voltage using the MISFET so that the potentials of the source electrode and the drain electrode are different from each other with respect to the potential of the gate electrode. By increasing the number of electrodes of the starting element for producing an acquired organic semiconductor element to three or more, and controlling the voltage applied to each electrode, the NPN area that is adjacent to the organic semiconductor layer is an NPN area Can be formed. That is, by selecting the number of electrodes of the starting element, the electrode arrangement mode, and the pattern of voltage applied to each electrode and back gate, desired carriers (electrons or holes) are generated in the partial region adjacent to each electrode. The carriers between adjacent partial regions are oppositely charged. Then, the voltage was immobilized carriers generated by cooling the starting element below the freezing temperature T C in a state of applying a voltage applied to remove the carrier of each of the immobilized carrier and the opposite charge Inject into a partial region.
図６（A）には、有機半導体層上に互いに離間して設けた４つの電極と、絶縁膜（表面酸化Si基板）を挟んで有機半導体層と反対側に設けたバックゲート（図示せず）と、を備えた有機半導体素子が示してある。４つの電極は、対向する２組の電極対（AとB、CとD）からなり、２組の電極対は直交状に配置されている。 FIG. 6A shows four electrodes provided on the organic semiconductor layer so as to be separated from each other, and a back gate (not shown) provided on the opposite side of the organic semiconductor layer with an insulating film (surface-oxidized Si substrate) interposed therebetween. And an organic semiconductor device comprising: The four electrodes consist of two opposing electrode pairs (A and B, C and D), and the two electrode pairs are arranged orthogonally.
図６（A）に示す電極配置で、互いに対向する電極に同符号の電圧を、直交する電極に異符号の電圧を印加し、その値を加減することで、ＮＰＮやＰＮＰの接合を実現できると考えられます。例えば、VG＝０として、対向する１組の電極A、Bに＋１０V、対向する１組の電極C、Dに−１０Vを印加することで、ｎｐｎ接合を形成できる。 In the electrode arrangement shown in FIG. 6 (A), a voltage of the same sign is applied to the electrodes facing each other, a voltage of a different sign is applied to the electrodes that are orthogonal to each other, and an NPN or PNP junction can be realized by adjusting the value. It is considered. For example, when VG = 0, an npn junction can be formed by applying +10 V to a pair of opposing electrodes A and B and -10 V to a pair of opposing electrodes C and D.
以上のようなｐｎ接合（ダイオード）やnpn接合、pnp接合の後天的作成、解消、反転は両極性動作する有機薄膜トランジスタ素子であれば再現可能と考えられるので、アセン類やフラーレン誘導体などで応用が可能である。バイアスストレス効果が凍結する温度は有機材料により異なるため、材料の選択や改良によって、常温に近い高温での安定した動作も実現可能であると考えられる。 The above-mentioned pn junction (diode), npn junction, and pnp junction acquired, canceled, and inverted are considered to be reproducible for organic thin-film transistor elements that operate in both polarities, so applications such as acenes and fullerene derivatives can be applied. Is possible. Since the temperature at which the bias stress effect freezes differs depending on the organic material, it is considered that stable operation at a high temperature close to room temperature can be realized by selecting and improving the material.
N型にドープされたシリコン基板をゲート電極とし、基板表面を酸化して形成した厚さ300nmの酸化膜を絶縁膜とする。ここにマスクを用いて金を真空蒸着し、櫛形にかみ合ったソース、ドレイン電極を作製した。このときチャネルの幅は2m、長さは1mであった。 An N-type doped silicon substrate is used as a gate electrode, and an oxide film having a thickness of 300 nm formed by oxidizing the substrate surface is used as an insulating film. Here, gold was vacuum-deposited using a mask, and source and drain electrodes meshed with a comb were produced. At this time, the width of the channel was 2 m and the length was 1 m.
有機半導体層として用いたキノイド性オリゴチオフェンは合成によって得たものをカラムクロマトグラフィーにより精製して用いている。しきい値電圧Ｖｔｈが固定され得る最高温度TCは有機半導体材料に固有であり、その温度TC以下であればしきい値電圧Ｖｔｈは元に戻らない。バイアスストレス効果を抑制する温度を、実験例では100Kとしているが、実際には両極性を示したキノイド型オリゴチオフェンでは180K程度である。
窒素雰囲気下において、櫛型の金電極に分子材料のクロロホルム溶液を滴下・乾燥することによってボトムコンタクト型の有機薄膜トランジスタ素子を作成した。ソース、ドレイン及びゲート電極に導電性ペーストで金線を繋ぐことで、電気的入出力を得た。測定はヘリウム雰囲気のクライオスタット内で、KEITHLEY2400型ソースメーターと6487型ピコアンメーターにより行った。 In a nitrogen atmosphere, a bottom contact type organic thin film transistor element was prepared by dropping and drying a chloroform solution of a molecular material on a comb-shaped gold electrode. Electrical inputs and outputs were obtained by connecting gold wires to the source, drain and gate electrodes with a conductive paste. The measurement was performed in a cryostat in a helium atmosphere using a KEITHLEY 2400 type source meter and a 6487 type picoammeter.
常温にてゲート電圧を−50Vから＋50Vまで掃引し、伝達特性の測定を行うと、ゲート電圧０V付近を電流値の最小点として、正負どちらのゲート電圧に対しても電流が増大するFET両極性を示した。100Kに冷却した状態でも同様の特性が得られた。すなわち、電流値が最小となるゲート電圧（しきい値電圧Ｖｔｈ）が冷却時の印加電圧に応じて正負の電位領域にまたがり連続的に変化した。 When the gate voltage is swept from -50V to + 50V at room temperature and the transfer characteristics are measured, the FET polarity is such that the current increases at both the positive and negative gate voltages, with the gate voltage near 0V as the minimum point. showed that. Similar characteristics were obtained even when cooled to 100K. That is, the gate voltage (threshold voltage V th ) at which the current value is minimized continuously changes across the positive and negative potential regions according to the applied voltage during cooling.
図４は、両極性の有機半導体材料を備えたＦＥＴにおいて、常温においてゲート電圧VGを印加して１００Ｋ（＜TC）まで冷却し、ゲート電圧を掃引してＩＳＤを観測する実験を示す。図５は、実験結果を示し、冷却電圧（常温時に印加したゲート電圧VG（ＭＥＳ））の違いによるＩＶ曲線の変化を示す図である。図５から、ゲート電圧としきい値電圧とが一致していることがわかる。図５において、VG（ＭＥＳ）は測定時のゲート電圧を、VG（ＳＥＴ）は冷却時（凍結過程）に印加していたゲート電圧をそれぞれ表している。 Figure 4 shows the FET having a bipolar organic semiconductor material, by applying a gate voltage V G at room temperature and cooled to 100K (<T C), the experiment to observe I SD by sweeping the gate voltage . Figure 5 shows the experimental results, is a diagram showing changes in IV curves due to the difference in the cooling voltage (gate voltage is applied to the normal temperature V G (MES)). FIG. 5 shows that the gate voltage and the threshold voltage match. In FIG. 5, V G (MES) represents the gate voltage at the time of measurement, and V G (SET) represents the gate voltage applied at the time of cooling (freezing process).
ソース・ドレイン(S-D)間に＋40V、ゲート・ドレイン(G-D)間に＋20Vの電圧を印加すると、相対的に見てソース電極付近に−20Vの、ドレイン電極付近に＋20Vのゲート電圧が印加されている状態になる。そのまま100Kまで温度を下げることにより図４下図のような凍結状態にしたうえでソース・ドレイン電極に対し振幅40V、中心電位0V、周波数30mHzの電圧を印加し、ソース・ドレイン電流の測定を行ったところ、負電圧の印加時のみ電流が流れる、ダイオード様の整流動作が見られた（図１１）。 When + 40V is applied between the source and drain (SD) and + 20V is applied between the gate and drain (GD), a gate voltage of -20V is applied near the source electrode and + 20V is applied near the drain electrode. It will be in a state. The temperature was lowered to 100K as it was, and after freezing as shown in the lower figure of Fig. 4, the voltage of amplitude 40V, center potential 0V, frequency 30mHz was applied to the source / drain electrodes, and the source / drain current was measured. However, a diode-like rectification operation in which a current flows only when a negative voltage is applied was observed (FIG. 11).
これを常温まで戻し、ソース・ドレイン(S-D)間に−40V、ゲート・ドレイン(G-D)間に−20Vの電圧をそれぞれ印加したまま100Kまで冷却した。再度ソース・ドレイン電極に対し同様に電流電圧特性の測定を行ったところ、整流動作が逆転して、正電圧印加時のみ電流が流れた（図１２）。 This was returned to room temperature, and cooled to 100 K while applying a voltage of −40 V between the source and drain (S-D) and −20 V between the gate and drain (G-D). When the current-voltage characteristics were measured again for the source / drain electrodes in the same manner, the rectification operation was reversed, and current flowed only when a positive voltage was applied (FIG. 12).
実験では、PN接合素子についての動作確認を示しているが、本発明は原理的な手法であり、電極数、電極の配置態様、電圧の印加パターン等を選択することでトランジスタや更に複雑や構造も作製可能であることが当業者に理解される。 Experiments have shown operation confirmation for PN junction elements, but the present invention is a principle method, and the number of electrodes, electrode arrangement, voltage application pattern, etc. can be selected to make transistors and more complex and structured. One skilled in the art will appreciate that can also be made.
本発明は、ＰＮ接合を含む半導体デバイスに用いることができる。より具体的には、PN接合ダイオード、PN接合トランジスタ、ＰＮＰＮ接合のサイリスター、太陽電池等に用いることが可能である。また、回路の機能そのものがメモリとなり、それによってさらに機能が変化するような、脳型のコンピュータに応用できる可能性もある。 The present invention can be used for a semiconductor device including a PN junction. More specifically, it can be used for PN junction diodes, PN junction transistors, PNPN junction thyristors, solar cells, and the like. In addition, there is a possibility that it can be applied to a brain-type computer in which the function of the circuit itself becomes a memory and the function further changes accordingly.
Claims (6)
前記有機半導体層は、両極性の有機材料から構成されており、
バイアスストレス効果が生じる第１の温度下で、前記少なくとも２つの電極の各電極と前記バックゲートとの間に極性の異なる電圧をそれぞれ印加して、前記有機半導体層内に正電荷が生成される第１領域と、負電荷が生成される第２領域と、を第１領域と第２領域が隣接するように形成し、かつ、バイアスストレス効果により第１領域、第２領域で生成した正電荷、負電荷をトラップさせるステップと、
前記電圧を印加した状態で、前記有機半導体素子をバイアスストレス効果が凍結される第２の温度以下の温度まで冷却して第１領域、第２領域でそれぞれトラップされた正電荷、負電荷を固定するステップと、
前記電圧の印加を除去することで、前記第１領域には負電荷を注入させ、前記第２領域には正電荷を注入させて、前記有機半導体層内にＰＮ接合を形成するステップと、
からなる有機半導体デバイスの後天的作製法。 Acquired organic semiconductor element using organic semiconductor element comprising at least two electrodes spaced apart from each other on the organic semiconductor layer and a back gate provided on the opposite side of the organic semiconductor layer with an insulating film interposed therebetween A manufacturing method,
The organic semiconductor layer is composed of a bipolar organic material,
Under a first temperature at which a bias stress effect occurs, a voltage having a different polarity is applied between each of the at least two electrodes and the back gate to generate a positive charge in the organic semiconductor layer. The first region and the second region where the negative charge is generated are formed so that the first region and the second region are adjacent to each other, and the positive charge generated in the first region and the second region by the bias stress effect Trapping negative charges; and
With the voltage applied, the organic semiconductor element is cooled to a temperature equal to or lower than a second temperature at which the bias stress effect is frozen to fix the positive and negative charges trapped in the first region and the second region, respectively. And steps to
Removing the voltage application to inject negative charge into the first region and injecting positive charge into the second region to form a PN junction in the organic semiconductor layer;
An acquired method of organic semiconductor device comprising:
前記有機半導体層は、両極性の有機材料から構成されており、
バイアスストレス効果が生じる第１の温度下で、前記少なくとも３つの電極の各電極と前記バックゲートとの間にそれぞれ電圧を印加させると共に、少なくとも２つの電極の各電極と前記バックゲートとの間に印加された電圧の極性を異ならしめることで、前記有機半導体層内に、正電荷が生成される第１領域と、負電荷が生成される第２領域と、正電荷あるいは負電荷が生成される第３領域を形成し、逆の電荷が生成されている領域同士が隣接するように形成し、かつ、バイアスストレス効果により第１領域、第２領域、第３領域内で生成した正電荷、負電荷をトラップさせるステップと、
前記電圧を印加した状態で、前記有機半導体素子をバイアスストレス効果が凍結される第２の温度以下の温度まで冷却して第１領域、第２領域、第３領域でそれぞれトラップされた正電荷、負電荷を固定するステップと、
前記電圧の印加を除去することで、前記第１領域には負電荷を注入させ、前記第２領域には正電荷を注入させ、前記第３領域には固定された正電荷あるいは負電荷と逆の電荷を注入させて、前記有機半導体層内にＰＮＰ接合あるいはＮＰＮ接合を形成するステップと、
からなる有機半導体素子の後天的作製法。 Acquired organic semiconductor element using organic semiconductor element, comprising at least three electrodes spaced apart from each other on the organic semiconductor layer and a back gate provided on the opposite side of the organic semiconductor layer with an insulating film interposed therebetween A manufacturing method,
The organic semiconductor layer is composed of a bipolar organic material,
Under a first temperature at which a bias stress effect occurs, a voltage is applied between each of the at least three electrodes and the back gate, and between each of the at least two electrodes and the back gate. By differentiating the polarity of the applied voltage, a positive region in which the positive charge is generated, a second region in which the negative charge is generated, and a positive or negative charge are generated in the organic semiconductor layer. The third region is formed so that regions where opposite charges are generated are adjacent to each other, and the positive charge and negative generated in the first region, the second region, and the third region by the bias stress effect Trapping the charge;
In the state where the voltage is applied, the organic semiconductor element is cooled to a temperature equal to or lower than a second temperature at which the bias stress effect is frozen, and positive charges trapped in the first region, the second region, and the third region, Fixing the negative charge;
By removing the application of the voltage, negative charge is injected into the first region, positive charge is injected into the second region, and fixed positive charge or negative charge is reversed into the third region. Injecting the electric charge of the organic semiconductor layer to form a PNP junction or an NPN junction in the organic semiconductor layer;
An acquired method of organic semiconductor device comprising:
前記有機半導体層は、両極性の有機材料から構成されており、
バイアスストレス効果が生じる第１の温度下でゲート電圧を有機半導体素子に印加して前記有機半導体層に正電荷あるいは負電荷を生成させ、バイアスストレス効果により前記生成した正電荷あるいは負電荷をトラップさせるステップと、
前記ゲート電圧を印加した状態で、前記有機半導体素子をバイアスストレス効果が凍結される第２の温度以下の温度まで冷却して前記トラップされた正電荷あるいは負電荷を固定するステップと、
前記ゲート電圧の印加を除去することで、前記固定された正電荷あるいは負電荷と逆の電荷をキャリアとして前記有機半導体層に注入させるステップと、
からなる有機半導体素子におけるキャリアの注入方法。 A method for injecting carriers in an organic semiconductor element, comprising: at least two electrodes provided apart from each other on an organic semiconductor layer; and a back gate provided on the opposite side of the organic semiconductor layer with an insulating film interposed therebetween,
The organic semiconductor layer is composed of a bipolar organic material,
A gate voltage is applied to the organic semiconductor element at a first temperature at which a bias stress effect occurs to generate a positive or negative charge in the organic semiconductor layer, and the generated positive or negative charge is trapped by the bias stress effect. Steps,
Fixing the trapped positive charge or negative charge by cooling the organic semiconductor element to a temperature equal to or lower than a second temperature at which the bias stress effect is frozen while the gate voltage is applied;
Removing the application of the gate voltage, and injecting the fixed positive charge or the charge opposite to the negative charge into the organic semiconductor layer as a carrier;
A carrier injection method in an organic semiconductor device comprising:
前記電圧を印加した状態で、前記有機半導体素子をバイアスストレス効果が凍結される第２の温度以下の温度まで冷却して第１領域、第２領域でそれぞれトラップされた正電荷、負電荷を固定するステップと、
前記電圧の印加を除去することで、前記第１領域には負電荷を注入させ、前記第２領域には正電荷を注入させるステップと、
からなる請求項４に記載の有機半導体素子におけるキャリアの注入方法。 Under a first temperature at which a bias stress effect occurs, a voltage having a different polarity is applied between each of the at least two electrodes and the back gate to generate a positive charge in the organic semiconductor layer. The first region and the second region where the negative charge is generated are formed so that the first region and the second region are adjacent to each other, and the positive charge generated in the first region and the second region by the bias stress effect Trapping negative charges; and
With the voltage applied, the organic semiconductor element is cooled to a temperature equal to or lower than a second temperature at which the bias stress effect is frozen to fix the positive and negative charges trapped in the first region and the second region, respectively. And steps to
Removing negative voltage application to inject negative charge into the first region and injecting positive charge into the second region;
The method for injecting carriers in the organic semiconductor device according to claim 4, comprising:
バイアスストレス効果が生じる第１の温度下で、前記３つ以上の電極の各電極と前記バックゲートとの間にそれぞれ電圧を印加させると共に、少なくとも２つの電極の各電極と前記バックゲートとの間に印加された電圧の極性を異ならしめることで、前記有機半導体層内に、正電荷が生成される第１領域と、負電荷が生成される第２領域と、正電荷あるいは負電荷が生成される第３領域を形成し、逆の電荷が生成されている領域同士が隣接するように形成し、かつ、バイアスストレス効果により前記第１領域、第２領域、第３領域内で生成した正電荷、負電荷をトラップさせるステップと、
前記電圧を印加した状態で、前記有機半導体素子をバイアスストレス効果が凍結される第２の温度以下の温度まで冷却して第１領域、第２領域、第３領域でそれぞれトラップされた正電荷、負電荷を固定するステップと、
前記電圧の印加を除去することで、前記第１領域には負電荷を注入させ、前記第２領域には正電荷を注入させ、前記第３領域には前記固定された正電荷あるいは負電荷と逆の電荷を注入さるステップと、
からなる請求項４に記載の有機半導体素子におけるキャリアの注入方法。 Three or more electrodes are provided apart from each other on the organic semiconductor layer,
A voltage is applied between each of the three or more electrodes and the back gate at a first temperature at which a bias stress effect occurs, and between each electrode of the at least two electrodes and the back gate. By making the polarity of the voltage applied to the first and second regions different from each other, a first region where a positive charge is generated, a second region where a negative charge is generated, and a positive or negative charge are generated in the organic semiconductor layer. A positive region generated by the bias stress effect in the first region, the second region, and the third region. Trapping negative charges; and
In the state where the voltage is applied, the organic semiconductor element is cooled to a temperature equal to or lower than a second temperature at which the bias stress effect is frozen, and positive charges trapped in the first region, the second region, and the third region, Fixing the negative charge;
By removing the application of the voltage, negative charge is injected into the first region, positive charge is injected into the second region, and the fixed positive charge or negative charge is injected into the third region. Injecting the opposite charge;
The method for injecting carriers in the organic semiconductor device according to claim 4, comprising:
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009038658A JP2010199100A (en) | 2009-02-20 | 2009-02-20 | Method of manufacturing organic semiconductor element |
| PCT/JP2010/051708 WO2010095527A1 (en) | 2009-02-20 | 2010-02-05 | Method for producing organic semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009038658A JP2010199100A (en) | 2009-02-20 | 2009-02-20 | Method of manufacturing organic semiconductor element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2010199100A true JP2010199100A (en) | 2010-09-09 |
Family
ID=42633810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009038658A Pending JP2010199100A (en) | 2009-02-20 | 2009-02-20 | Method of manufacturing organic semiconductor element |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2010199100A (en) |
| WO (1) | WO2010095527A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013518063A (en) * | 2010-01-30 | 2013-05-20 | 海洋王照明科技股▲ふん▼有限公司 | Heterocyclic quinoid thiophene organic photoelectric material, its synthesis method and use |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004103719A (en) * | 2002-09-06 | 2004-04-02 | Canon Inc | Organic semiconductor element |
| JP2004118132A (en) * | 2002-09-30 | 2004-04-15 | Hitachi Ltd | Direct-current driven display device |
| JP4877869B2 (en) * | 2003-12-26 | 2012-02-15 | 株式会社半導体エネルギー研究所 | Method for producing organic semiconductor element |
| JP2006303423A (en) * | 2005-03-25 | 2006-11-02 | Mitsubishi Chemicals Corp | Field effect transistor |
| JP4348631B2 (en) * | 2005-03-29 | 2009-10-21 | セイコーエプソン株式会社 | Manufacturing method of semiconductor device |
-
2009
- 2009-02-20 JP JP2009038658A patent/JP2010199100A/en active Pending
-
2010
- 2010-02-05 WO PCT/JP2010/051708 patent/WO2010095527A1/en active Application Filing
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2013518063A (en) * | 2010-01-30 | 2013-05-20 | 海洋王照明科技股▲ふん▼有限公司 | Heterocyclic quinoid thiophene organic photoelectric material, its synthesis method and use |
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|---|---|
| WO2010095527A1 (en) | 2010-08-26 |
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