JP2010193119A - Method of preventing image information stealing and graphic controller for achieving the same - Google Patents

Method of preventing image information stealing and graphic controller for achieving the same Download PDF

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Kazuhiro Takada
和博 高田
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Oki Electric Ind Co Ltd
沖電気工業株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of preventing image information stealing which obviates the need of a shield for an electronic apparatus or a room, and allows the use of an existing display. <P>SOLUTION: When transmitting image information (video signal video) to a display 200, a computer 100 generates a horizontal synchronization signal and a vertical synchronization signal by a horizontal-vertical synchronization generation circuit 125 so that each of the frequency fh of the horizontal synchronization signal Hsync and the frequency fv of the vertical synchronization signal Vsync always varies in a preset range to be transmitted to the display, and thereby displays the image information on the display based on the horizontal synchronization signal and the vertical synchronization signal of which the frequencies vary. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、コンピュータから漏洩する微弱な電磁波を傍受することによって行われる画像情報の盗取を防止する画像情報盗取の防止方法、及び、当該防止方法を実現するためのグラフィックコントローラに関する。 The present invention relates to a method to prevent image information theft to prevent theft of the image information is performed by intercepting a weak electromagnetic waves leaking from the computer, and to a graphic controller for implementing the prevention methods.

コンピュータや周辺機器(例えば、ディスプレイ)等の電子機器は、電子機器から漏洩する微弱な電磁波を傍受することによって、情報が盗取される可能性がある。 Computers and peripherals (e.g., a display) electronic devices such as, by intercepting the weak electromagnetic waves leaked from electronic devices, there is a possibility that the information is stolen. このような情報を盗取する手法は、「TEMPEST(Transient Electromagnetic Pulse Surveillance Technology)」と称されている。 Approach to theft of such information is referred to as "TEMPEST (Transient Electromagnetic Pulse Surveillance Technology)". 「TEMPEST」では、特に、ディスプレイに表示される画像情報が盗取され易い。 In "TEMPEST", in particular, easy image information displayed on the display is stolen. そのため、電子機器は、TEMPEST対策が施されることが好ましい。 Therefore, the electronic device is preferably TEMPEST measures are applied.

一般的なTEMPEST対策は、電磁波が漏洩しないように、電子機器のメーカ又はユーザが電子機器(具体的には、コンピュータ本体、周辺機器、及び、コンピュータと周辺機器との接続部のすべて)をシールドすることである。 General TEMPEST measures, as the electromagnetic wave does not leak (specifically, computer, peripherals, and all connections between the computer and peripherals) manufacturer or the user of the electronic device the electronic device shielded It is to be. ただし、電子機器の操作性を考慮して、電子機器が設置される部屋そのものがシールドされる場合もある。 However, taking into account the operability of electronic devices, there is a case where the room itself, the electronic device is installed is shielded.

また、例えば、特許文献1は、TEMPEST対策として、画像情報送信側のコンピュータが水平同期信号及び垂直同期信号の位相をずらしてこれらの同期信号とともにビデオ信号を送信し、画像情報受信側のディスプレイが位相の異なる水平同期信号及び垂直同期信号に同期させてビデオ信号を表示する技術を開示している。 Further, for example, Patent Document 1, as TEMPEST countermeasure, the image information sending computer is out of phase of the horizontal synchronizing signal and a vertical synchronizing signal to transmit a video signal with these synchronizing signals, the image information receiving side of the display It discloses a technique for displaying a video signal in synchronization with the different horizontal and vertical synchronization signals in phase.

特開平06−83298号公報 JP-06-83298 discloses

しかしながら、前記した一般的なTEMPEST対策は、電子機器又は部屋をシールドする必要があるため、コスト面でユーザに負担がかかるという課題があった。 However, common TEMPEST measures described above, it is necessary to shield the electronics or room, there is a problem that the burden on the user is applied in cost.

また、特許文献1に開示された技術は、ディスプレイの構成を改変する必要がある。 The technique disclosed in Patent Document 1, it is necessary to modify the structure of the display. すなわち、特許文献1に開示された技術は、位相の異なる水平同期信号及び垂直同期信号に同期させてビデオ信号を表示するための回路をディスプレイに設ける必要がある。 That is, the technique disclosed in Patent Document 1, it is necessary to provide a circuit for displaying a video signal to the display in synchronization with the different horizontal and vertical synchronization signals in phase. したがって、特許文献1に開示された技術は、ディスプレイの構成が複雑になるため、ディスプレイのコストが増加するという課題があった。 Accordingly, the technique disclosed in Patent Document 1, since the structure of the display is complicated, there is a problem that the cost of the display is increased. また、特許文献1に開示された技術は、ディスプレイの構成を改変する必要があるため、広く普及している既存のディスプレイを使用できないという課題があった。 The technique disclosed in Patent Document 1, it is necessary to modify the structure of the display, there is a problem that can not use an existing display are widely used.

本発明は、前記した課題を解決するためになされたものであり、電子機器又は部屋のシールドが不要で、かつ、ディスプレイの構成を改変することなく、既存のディスプレイが使用可能な画像情報盗取の防止方法、及び、この防止方法を実現するために、画像情報送信側のコンピュータに組み込むグラフィックコントローラを提供することを主な目的とする。 The present invention has been made to solve the problems described above, an unnecessary electronics or room shielding, and, without altering the structure of the display, the existing display is usable image information stolen the method of prevention, and, in order to realize this prevention method, the primary purpose of providing a graphic controller incorporated in the image information sending computer.

ところで、TEMPESTでは、悪意ある者が、画像情報送信側から受信側に送信された画像情報を盗取しても、盗取した画像情報の中からは、ビデオ信号等の低周波成分(それも、黒色等の連続する信号の塊部分)は抽出できるが、同期信号は抽出できない。 Incidentally, the TEMPEST, malicious person, even if stolen the image information transmitted to the receiving side from the image information transmitting side, from among the stolen image information, the low-frequency component such as a video signal (also it , mass portion of the continuous signal black etc.) can be extracted, the synchronization signal can not be extracted. そのため、悪意ある者は、同期信号を想定値に固定しておき、盗取した画像情報の中からビデオ信号を抽出して、抽出したビデオ信号を想定値の同期信号に同期することによって、画像情報を再生(表示)している。 Therefore, malicious person, previously secure the synchronization signal to the assumed value, by extracting a video signal from the stolen image information, synchronizing the extracted video signal to the synchronization signal of the assumed value, an image It is playing (display) the information.
そこで、発明者は、TEMPESTでは抽出できない同期信号に特別な特性を与える(具体的には、同期信号の周波数が予め設定された範囲(特に、好ましくは、画像情報受信側のディスプレイの表示動作の保証範囲)内で常に変動する)ことにより、簡易で有効なTEMPEST対策を電子機器に施すことができると考えた。 Accordingly, the inventors To give special characteristics to the synchronizing signal can not be extracted in TEMPEST (specifically, the range in which the frequency of the synchronization signal is set in advance (particularly, preferably, the image information receiving end displays representations of operations the guaranteed range) always varies within), it was considered possible to apply an effective TEMPEST measures a simple electronic device.

このような観点に基づき、前記目的を達成するため、第1発明は、コンピュータから漏洩する微弱な電磁波を傍受することによって行われる画像情報の盗取を防止するための画像情報盗取の防止方法であって、前記コンピュータは、水平同期信号及び垂直同期信号を生成する水平・垂直同期信号生成回路を有しており、前記画像情報をディスプレイに送信する際に、前記水平・垂直同期信号生成回路によって、前記水平同期信号の周波数及び前記垂直同期信号の周波数がそれぞれに予め設定された範囲内で常に変動するように、前記水平同期信号及び前記垂直同期信号を生成して、前記ディスプレイに送信することにより、前記ディスプレイに、周波数が変動する前記水平同期信号及び前記垂直同期信号に基づいて前記画像情報を表示させる Based on this viewpoint, in order to achieve the above object, the first invention provides a method to prevent image information theft to prevent theft of the image information is performed by intercepting a weak electromagnetic waves leaking from the computer a is, the computer has a horizontal and vertical synchronizing signal generating circuit for generating a horizontal synchronizing signal and a vertical synchronization signal, when transmitting the image information on the display, the horizontal and vertical synchronizing signal generating circuit Accordingly, the frequency of the frequency and the vertical synchronizing signal of the horizontal sync signal is to always vary within the range previously set in each, and generates said horizontal synchronizing signal and said vertical synchronizing signal, and transmits to the display by, on the display, and displays the image information on the basis of the horizontal synchronizing signal and the vertical synchronization signal frequency fluctuates とを特徴とする。 And wherein the door.

また、第2発明は、ディスプレイに表示させる画像情報を生成するグラフィックコントローラであって、水平同期信号の周波数及び垂直同期信号の周波数がそれぞれに予め設定された範囲内で常に変動するように、当該水平同期信号及び当該垂直同期信号を生成する水平・垂直同期信号生成回路を有することを特徴とする。 The second invention provides a graphic controller that generates image information to be displayed on the display, so that the frequency of the frequency and the vertical synchronizing signal of the horizontal synchronizing signal constantly vary within a range set in advance, respectively, the and having a horizontal and vertical synchronizing signal generating circuit for generating a horizontal synchronizing signal and the vertical sync signal.

第1発明によれば、電子機器及び部屋のシールドが不要で、かつ、ディスプレイの構成を改変することなく、既存のディスプレイが使用可能な画像情報盗取の防止方法を、また、第2発明によれば、この第1発明の防止方法を実現するためのグラフィックコントローラを提供することができる。 According to the first invention, it requires no electronic equipment and room shield, and, without altering the structure of the display, the existing method for preventing display available image information theft, also in the second invention According, it is possible to provide a graphic controller for implementing the method preventing the first invention.

実施形態に係る水平・垂直同期信号生成回路の構成を説明するためのブロック図(1)である。 Is a block diagram for explaining the configuration of the horizontal and vertical synchronizing signal generating circuit according to the embodiment (1). 実施形態に係る水平・垂直同期信号生成回路の構成を説明するためのブロック図(2)である。 Is a block diagram for explaining the configuration of the horizontal and vertical synchronizing signal generating circuit according to the embodiment (2). 垂直同期信号出力回路の動作を説明するための状態遷移図である。 It is a state transition diagram for explaining the operation of the vertical synchronization signal output circuit. 水平同期信号出力回路の動作を説明するための状態遷移図である。 It is a state transition diagram for explaining the operation of the horizontal synchronizing signal output circuit. レジスタの設定値と同期周波数との関係説明図である。 It is a relationship diagram of a register set value from the sync frequency. 同期周波数の説明図である。 It is an explanatory view of the synchronization frequency. 表示画面の説明図である。 It is an explanatory diagram of a display screen.

以下、図面を参照して、本発明の実施の形態(以下、「本実施形態」と称する)につき詳細に説明する。 Hereinafter, with reference to the drawings, embodiments of the present invention (hereinafter, referred to as "embodiment") will be described in detail per. なお、各図は、本発明を理解できる程度に、概略的に示してあるに過ぎない。 Each drawing is enough to understand the present invention, only schematically shown. よって、本発明は、図示例のみに限定されるものではない。 Accordingly, the present invention is not limited to the illustrated example. また、各図において、共通する構成要素や同様な構成要素については、同一の符号を付し、それらの重複する説明を省略する。 Moreover, in each figure, components or like components common are denoted by the same reference numerals, and description thereof is omitted their overlapping.

<水平・垂直同期信号生成回路の構成> <Configuration of the horizontal and vertical synchronizing signal generation circuit>
以下、図1及び図2を参照して、本発明の特徴的な構成要素である水平・垂直同期信号生成回路の構成につき説明する。 Hereinafter, with reference to FIGS. 1 and 2, it will be described configuration of the horizontal and vertical synchronizing signal generating circuit which is a characteristic component of the present invention. なお、図1及び図2は、それぞれ、実施形態に係る水平・垂直同期信号生成回路の構成を説明するためのブロック図である。 Incidentally, FIGS. 1 and 2, respectively, a block diagram for explaining the configuration of the horizontal and vertical synchronizing signal generating circuit according to the embodiment.

まず、図1を参照して、水平・垂直同期信号生成回路125が組み込まれているコンピュータ100の構成につき説明する。 First, referring to FIG. 1, it will be described configuration of the computer 100 in which the horizontal and vertical synchronizing signal generating circuit 125 are incorporated.
図1に示すように、コンピュータ100は、ビデオメモリ110、グラフィックコントローラ120、クロックジェネレータ130、及び、トランスミッタ140を有している。 As shown in FIG. 1, the computer 100, video memory 110 has a graphic controller 120, a clock generator 130, a transmitter 140.

ビデオメモリ110は、画像情報が格納される格納手段である。 Video memory 110 is a storage means for the image information is stored. ビデオメモリ110は、画像情報を構成するビデオ信号Videoをグラフィックコントローラ120に出力する。 Video memory 110 outputs a video signal Video constituting the image information to the graphic controller 120.

グラフィックコントローラ120は、ディスプレイ200に画像情報を表示させるための信号生成手段である。 Graphics controller 120 is a signal generating means for displaying the image information on the display 200. グラフィックコントローラ120は、図示せぬCPUとCPUバス20で接続されており、CPUからの指令に基づいて、ディスプレイ200に表示させる画像情報を生成する。 Graphics controller 120 is connected to the CPU and the CPU bus 20 (not shown), based on a command from CPU, and generates image information to be displayed on the display 200. グラフィックコントローラ120は、水平・垂直同期信号生成回路125を有している。 Graphic controller 120 has a horizontal and vertical synchronizing signal generating circuit 125. 水平・垂直同期信号生成回路125は、水平同期信号Hsyncの周波数(以下、「水平同期周波数」と称する)fh(図5参照)及び垂直同期信号Vsyncの周波数(以下、「垂直同期周波数」と称する)fv(図5参照)がそれぞれに予め設定された範囲内で常に変動するように、水平同期信号Hsync及び垂直同期信号Vsyncを生成するための機能手段である。 Horizontal and vertical synchronizing signal generating circuit 125, the frequency of the horizontal synchronizing signal Hsync (hereinafter, referred to as "horizontal synchronizing frequency") fh (see FIG. 5) and a vertical synchronizing signal Vsync frequency (hereinafter, referred to as "vertical synchronizing frequency" ) fv (as see FIG. 5) is always varies within a range set in advance in each is a functional unit for generating a horizontal synchronizing signal Hsync and a vertical synchronization signal Vsync. なお、水平・垂直同期信号生成回路125の構成については、後記する。 The configuration of the horizontal and vertical synchronizing signal generating circuit 125 will be described later.

クロックジェネレータ130は、ビデオ信号Videoをサンプリングするためのビデオクロック信号VCLOCKを生成する機能手段である。 Clock generator 130 is a functional unit that generates a video clock signal VCLOCK for sampling a video signal Video. クロックジェネレータ130は、生成したビデオクロック信号VCLOCKをグラフィックコントローラ120に出力する。 Clock generator 130 outputs the generated video clock signal VCLOCK the graphic controller 120.

トランスミッタ140は、画像情報をディスプレイ200に送信するための機能手段である。 Transmitter 140 is a functional unit for transmitting the image information to the display 200. トランスミッタ140は、グラフィックコントローラ120から出力されるビデオ信号Video、水平同期信号Hsync、垂直同期信号Vsync、及び、ビデオクロック信号VCLOCKを、ディスプレイ200に送信する。 Transmitter 140, a video signal Video output from the graphic controller 120, a horizontal synchronization signal Hsync, a a vertical synchronization signal Vsync, a and a video clock signal Vclock, is sent to the display 200. なお、ディスプレイ200は、レシーバ210によって、ビデオ信号Video、水平同期信号Hsync、垂直同期信号Vsync、及び、ビデオクロック信号VCLOCKを受信し、これらの信号に基づいて、画像情報を表示部220に表示する。 Incidentally, the display 200, the receiver 210, a video signal Video, a horizontal synchronization signal Hsync, a vertical synchronization signal Vsync, a and receives the video clock signal Vclock, based on these signals, and displays the image information on the display unit 220 .

次に、図2を参照して、水平・垂直同期信号生成回路125の詳細な構成につき説明する。 Next, with reference to FIG. 2, it will be described the detailed configuration of the horizontal and vertical synchronizing signal generating circuit 125.
図2に示すように、水平・垂直同期信号生成回路125は、4つのレジスタ1,2,3,4、垂直偏差生成回路5、水平偏差生成回路6、垂直同期信号出力回路7、及び、水平同期信号出力回路8を有している。 As shown in FIG. 2, the horizontal and vertical synchronizing signal generating circuit 125 has four registers 1, 2, 3, 4, the vertical deflection generating circuit 5, a horizontal deflection generator 6, the vertical synchronizing signal output circuit 7 and, horizontal and a synchronizing signal output circuit 8.

レジスタ1は、垂直ライン数NV(図5参照)の最大値(以下、「最大垂直ライン数NVmax(図5参照)」と称する)が設定される格納手段である。 Register 1, the maximum value of the number of vertical lines NV (see FIG. 5) (hereinafter, referred to as "maximum number of vertical lines NVmax (see FIG. 5)") is a storage unit that is set. レジスタ2は、垂直ライン数NVの最小値(以下、「最小垂直ライン数NVmin(図5参照)」と称する)が設定される格納手段である。 Register 2, the minimum value of the number of vertical lines NV (hereinafter, referred to as "minimum number of vertical lines NVmin (see FIG. 5)") is a storage unit that is set. レジスタ3は、水平ドット数NH(図5参照)の最大値(以下、「最大水平ドット数NHmax(図5参照)」と称する)が設定される格納手段である。 Register 3 is a storage unit that the maximum value of the number of horizontal dots NH (see FIG. 5) (hereinafter, referred to as "maximum number of horizontal dots NHmax (see FIG. 5)") is set. レジスタ4は、水平ドット数NHの最小値(以下、「最小水平ドット数NHmin(図5参照)」と称する)が設定される格納手段である。 Register 4 is a storage means for a minimum value of the number of horizontal dots NH (hereinafter, referred to as "minimum horizontal dot number NHmin (see FIG. 5)") is set. 4つのレジスタ1,2,3,4は、それぞれ、CPUバス20を介して図示せぬCPUに接続されており、CPUによって、それぞれに対応する最大垂直ライン数NVmax、最小垂直ライン数NVmin、最大水平ドット数NHmax、及び、最小水平ドット数NHminのいずれか1つが設定(格納)される。 Four registers 1, 2, 3 and 4 respectively, are connected to a CPU (not shown) via the CPU bus 20, the maximum number of vertical lines NVmax to the CPU, respectively corresponding to the minimum number of vertical lines NVmin, maximum the number of horizontal dots NHmax, and, any one of a minimum number of horizontal dots NHmin is set (stored).

レジスタ1は、出力bとして、最大垂直ライン数NVmaxを、垂直偏差生成回路5に出力する。 Register 1, as the output b, and the maximum number of vertical lines NVmax, and outputs to the vertical deflection generating circuit 5. レジスタ2は、出力cとして、最小垂直ライン数NVminを、垂直偏差生成回路5に出力する。 Register 2, as the output c, and minimum number of vertical lines NVmin, and outputs to the vertical deflection generating circuit 5. レジスタ3は、出力dとして、最大水平ドット数NHmaxを、水平偏差生成回路6に出力する。 Register 3, as an output d, the maximum number of horizontal dots NHmax, and outputs to the horizontal deflection generator 6. レジスタ4は、出力eとして、最小水平ドット数NHminを、水平偏差生成回路6に出力する。 Register 4, as the output e, the minimum horizontal dot number NHmin, and outputs to the horizontal deflection generator 6.

垂直偏差生成回路5は、後記する垂直カウンタ7aに設定する垂直ライン数NVを生成する機能手段である。 Vertical deflection generating circuit 5 is a functional unit that generates a number of vertical lines NV to set the vertical counter 7a described later. 垂直偏差生成回路5は、レジスタ1から最大垂直ライン数NVmaxが入力され、レジスタ2から最小垂直ライン数NVminが入力され、さらに、垂直同期信号出力回路7から垂直同期信号Vsyncが入力される。 The vertical deflection generator 5 is supplied with the maximum number of vertical lines NVmax from the register 1, the minimum number of vertical lines NVmin is input from the register 2, further from the vertical synchronizing signal output circuit 7 is a vertical synchronization signal Vsync is input. 垂直偏差生成回路5は、最小垂直ライン数NVminから最大垂直ライン数NVmaxまでの範囲内で、値が常に偏差(変動)するように、垂直同期信号Vsyncに同期して、垂直ライン数NVを生成し、出力fとして、垂直同期信号出力回路7に出力する。 The vertical deflection generator 5, in a range from the minimum number of vertical lines NVmin up vertical line number NVmax, so that the value is always the deviation (variation), in synchronization with a vertical synchronization signal Vsync, a generating a number of vertical lines NV and, as the output f, output the vertical synchronization signal output circuit 7.

水平偏差生成回路6は、後記する水平カウンタ8aに設定する水平ドット数NHを生成する機能手段である。 Horizontal deflection generator 6 is a functional unit that generates the number of horizontal dots NH set to horizontal counter 8a described later. 水平偏差生成回路6は、レジスタ3から最大水平ドット数NHmaxが入力され、レジスタ4から最小水平ドット数NHminが入力され、さらに、水平同期信号出力回路8から水平同期信号Hsyncが入力される。 Horizontal deflection generator 6 is supplied with the maximum number of horizontal dots NHmax from the register 3, the minimum horizontal dot number NHmin is input from the register 4, further from the horizontal synchronizing signal output circuit 8 is a horizontal synchronization signal Hsync is input. 水平偏差生成回路6は、最小水平ドット数NHminから最大水平ドット数NHmaxまでの範囲内で、値が常に偏差(変動)するように、水平同期信号Hsyncに同期して、水平ドット数NHを生成し、出力gとして、水平同期信号出力回路8に出力する。 Horizontal deflection generator 6 is in a range from the minimum number of horizontal dots NHmin up number of horizontal dots NHmax, so that the value is always the deviation (variation), in synchronism with the horizontal synchronizing signal Hsync, generating the number of horizontal dots NH and, as the output g, and it outputs the horizontal synchronizing signal output circuit 8.

垂直同期信号出力回路7は、垂直同期信号Vsyncを後続に出力する機能手段である。 Vertical synchronizing signal output circuit 7 is a functional unit that outputs a vertical synchronization signal Vsync subsequent. 垂直同期信号出力回路7は、垂直偏差生成回路5から垂直ライン数NVが入力され、さらに、水平カウンタ8から水平同期信号Hsyncが入力される。 Vertical synchronizing signal output circuit 7, the vertical deviation generating circuit 5 is a vertical line number NV is input, further, the horizontal counter 8 the horizontal synchronizing signal Hsync is inputted. 垂直同期信号出力回路7は、水平同期信号Hsyncに基づいて、値をカウントするカウンタ(以下、「垂直カウンタ」と称する)7aを備えている。 Vertical synchronizing signal output circuit 7, based on the horizontal synchronization signal Hsync, the counter for counting the value and a (hereinafter, referred to as "vertical counter") 7a. 垂直同期信号出力回路7は、垂直偏差生成回路5から垂直ライン数NVが入力されると、入力された垂直ライン数NVをカウントの上限値として垂直カウンタ7aに設定(格納)する。 Vertical synchronizing signal output circuit 7, when the vertical deflection generating circuit 5 is a vertical line number NV is input, and sets the vertical counter 7a the number of vertical lines NV entered as an upper limit value of the count (stored). これにより、垂直カウンタ7aは、下限値を「0」とし、上限値を「NV」として、「0」から「NV」までの値をカウントする。 Accordingly, the vertical counter 7a is a lower limit value is set to "0", the upper limit as "NV", and counts the value from "0" to "NV". なお、垂直カウンタ7aに設定される垂直ライン数NVは、変動した値となる。 The number of vertical lines NV set in the vertical counter 7a becomes variation value.

垂直同期信号出力回路7は、後記するように、垂直カウンタ7aのカウント値が「0」から「NV−1」までの間となる場合に、垂直同期信号Vsyncとして、値「0」のL(ロー)信号を生成し、垂直カウンタ7aのカウント値が「NV」になったときに、垂直同期信号Vsyncとして、値「1」のH(ハイ)信号を生成する。 Vertical synchronizing signal output circuit 7, as described later, when the count value of the vertical counter 7a is between "0" to "NV-1", as a vertical synchronization signal Vsync, a value of "0" L ( generates low) signal, the count value of the vertical counter 7a is when it is "NV", as a vertical synchronization signal Vsync, a generating a H (high) signal value "1". 垂直同期信号出力回路7は、生成した垂直同期信号Vsyncを、出力hとして、垂直偏差生成回路5に出力するとともに、ディスプレイ200(図1参照)のトランスミッタ140を介して表示部220に出力する。 Vertical synchronizing signal output circuit 7, the generated a vertical synchronization signal Vsync, a as an output h, and outputs to the vertical deflection generating circuit 5, via a transmitter 140 of the display 200 (see FIG. 1) to the display unit 220.

水平同期信号出力回路8は、水平同期信号Hsyncを後続に出力する機能手段である。 Horizontal synchronizing signal output circuit 8 is a functional unit that outputs a horizontal synchronization signal Hsync to the subsequent. 水平同期信号出力回路8は、水平偏差生成回路6から水平ドット数NVが入力され、さらに、クロックジェネレータ130からのビデオクロック信号VCLOCKが入力される。 Horizontal synchronizing signal output circuit 8 is input from the horizontal deflection generator 6 is horizontal dot number NV, further video clock signal VCLOCK from the clock generator 130 is input. 水平同期信号出力回路8は、ビデオクロック信号VCLOCKに基づいて、値をカウントするカウンタ(以下、「水平カウンタ」と称する)8aを備えている。 Horizontal synchronizing signal output circuit 8, based on a video clock signal Vclock, counter for counting a value and a (hereinafter, referred to as "horizontal counter") 8a. 水平同期信号出力回路8は、水平偏差生成回路6から水平ドット数NHが入力されると、入力された水平ドット数NHをカウントの上限値として水平カウンタ8aに設定(格納)する。 Horizontal synchronizing signal output circuit 8, when the number of horizontal dots NH from the horizontal deflection generator 6 is input is set to the horizontal counter 8a as the upper limit of counting the number of horizontal dots NH inputted (stored). これにより、水平カウンタ8aは、下限値を「0」とし、上限値を「NH」として、「0」から「NH」までの値をカウントする。 Thus, the horizontal counter 8a is a lower limit value is set to "0", the upper limit as "NH", counts the value from "0" to "NH". なお、水平カウンタ8aに設定される水平ドット数NHは、変動した値となる。 Incidentally, the number of horizontal dots NH set in the horizontal counter 8a is a variation value.

水平同期信号出力回路8は、後記するように、水平カウンタ8aのカウント値が「0」から「NH−1」までの間となる場合に、水平同期信号Hsyncとして、値「0」のL信号を生成し、水平カウンタ8aのカウント値が「NH」になったときに、水平同期信号Hsyncとして、値「1」のH信号を生成する。 Horizontal synchronizing signal output circuit 8, as described later, when the count value of the horizontal counter 8a is between "0" to "NH-1" as a horizontal synchronization signal Hsync, L signal having a value "0" generates a count value of the horizontal counter 8a is when it becomes "NH", as the horizontal synchronization signal Hsync, and generates an H signal of a value "1". 水平同期信号出力回路8は、生成した水平同期信号Hsyncを、出力iとして、水平偏差生成回路6に出力するとともに、ディスプレイ200のトランスミッタ140を介して表示部220に出力する。 Horizontal synchronizing signal output circuit 8, the generated horizontal synchronization signal Hsync, as an output i, outputs and outputs to the horizontal deflection generator 6, on the display unit 220 through the transmitter 140 of the display 200.

<水平・垂直同期信号生成回路の動作> <Operation of horizontal and vertical synchronizing signal generation circuit>
以下、水平・垂直同期信号生成回路125の動作につき説明する。 Hereinafter, it will be described operation of the horizontal and vertical synchronizing signal generating circuit 125.
なお、水平・垂直同期信号生成回路125は、事前に、図示せぬCPUによって、最大垂直ライン数NVmaxがレジスタ1に設定され、最小垂直ライン数NVminがレジスタ2に設定され、最大水平ドット数NHmaxがレジスタ3に設定され、さらに、最小水平ドット数NHminがレジスタ4に設定される。 Incidentally, the horizontal and vertical synchronizing signal generating circuit 125, in advance, by unshown CPU, the maximum number of vertical lines NVmax is set in the register 1, the minimum number of vertical lines NVmin is set in the register 2, the maximum number of horizontal dots NHmax There is set in the register 3, further minimum horizontal dot number NHmin is set to the register 4. これらの設定値(すなわち、最大垂直ライン数NVmax、最小垂直ライン数NVmin、最大水平ドット数NHmax、及び、最小水平ドット数NHmin)は、それぞれ、垂直同期信号出力回路7によって生成される垂直同期信号Vsyncの周波数(すなわち、垂直同期周波数fv)及び水平同期信号出力回路8によって生成される水平同期信号Hsyncの周波数(すなわち、水平同期周波数fh)が画像情報受信側のディスプレイ200の表示動作の保証範囲内の値となる値に予め定められている。 These settings (i.e., the maximum number of vertical lines NVmax, minimum number of vertical lines NVmin, maximum horizontal dot number NHmax, and the minimum number of horizontal dots NHmin), respectively, a vertical synchronizing signal generated by the vertical synchronization signal output circuit 7 Vsync frequency (i.e., the vertical synchronizing frequency fv) and a horizontal synchronization signal Hsync of frequency generated by the horizontal synchronizing signal output circuit 8 (i.e., a horizontal synchronizing frequency fh) guaranteed range of the display operation of the display 200 of the image information receiving end predetermined for a value of the inner values. これらの設定値の具体的な値については、図5を参照して、後記する。 The specific values ​​of these settings, referring to FIG. 5, described later.

まず、垂直偏差生成回路5は、レジスタ1及びレジスタ2からそれぞれに設定された設定値(すなわち、最大垂直ライン数NVmax及び最小垂直ライン数NVmin)を読み出し、これらの設定値に基づいて、垂直カウンタ7aに設定する垂直ライン数NVを決定(生成)する。 First, the vertical deflection generating circuit 5, register 1 and register 2 respectively set to the set value (i.e., the maximum number of vertical lines NVmax and minimum number of vertical lines NVmin) reads, based on these set values, a vertical counter determining the number of vertical lines NV to set 7a to (generation). このとき、垂直偏差生成回路5で決定される垂直ライン数NVは、最小垂直ライン数NVminから最大垂直ライン数NVmaxまでの範囲内で、垂直同期信号Vsyncに同期して任意に変化させるものとする。 At this time, the number of vertical lines NV determined by the vertical deflection generating circuit 5, in the range from the minimum number of vertical lines NVmin up vertical line number NVmax, it shall be changed arbitrarily in synchronization with the vertical synchronization signal Vsync . その手段としては、例えば、最小垂直ライン数NVminから最大垂直ライン数NVmaxへ順に変わる順序回路、又は、擬似ランダム回路等が考えられる。 As the means, for example, the sequential circuit varies from a minimum number of vertical lines NVmin sequentially to a maximum number of vertical lines NVmax, or pseudo-random circuit or the like.

同様に、水平偏差生成回路6は、レジスタ3及びレジスタ4からそれぞれに設定された設定値(すなわち、最大水平ドット数NHmax及び最小水平ドット数NHmin)を読み出し、これらの設定値に基づいて、水平カウンタ8aに設定する水平ドット数NHを決定(生成)する。 Similarly, the horizontal deflection generator circuit 6, registers 3 and register 4 setting value set in each of the (i.e., the maximum horizontal dot number NHmax and minimum number of horizontal dots NHmin) reads, based on these set values, the horizontal the number of horizontal dots NH set to the counter 8a is determined (generated). このとき、水平偏差生成回路6で決定される水平ドット数NHは、最小水平ドット数NHminから最大水平ドット数NHmaxまでの範囲内で、水平同期信号Hsyncに同期して任意に変化させるものとする。 At this time, the number of horizontal dots NH determined by the horizontal deflection generator 6, in the range from the minimum number of horizontal dots NHmin up number of horizontal dots NHmax, shall be arbitrarily changed in synchronization with the horizontal synchronization signal Hsync . その手段としては、例えば、最小水平ドット数NHminから最大水平ドット数NHmaxへ順に変わる順序回路、又は、擬似ランダム回路等が考えられる。 As the means, for example, the sequential circuit varies from a minimum number of horizontal dots NHmin sequentially to a maximum number of horizontal dots NHmax, or pseudo-random circuit or the like.

垂直同期信号出力回路7は、図3を参照して後記するように、垂直カウンタ7aのカウント値に応じて、状態が遷移し、各状態に応じた値の垂直同期信号Vsyncを出力する。 Vertical synchronizing signal output circuit 7, as described later with reference to FIG. 3, according to the count value of the vertical counter 7a, state transition, and outputs the vertical synchronizing signal Vsync value corresponding to each state. このとき、垂直カウンタ7aに設定される値(すなわち、垂直ライン数NV)が偏差(変動)するため、この変動に応じて、垂直同期信号出力回路7から出力される垂直同期周波数(すなわち、垂直同期信号Vsyncの周波数)fv(図5参照)も変動する。 At this time, the value set in the vertical counter 7a (i.e., the vertical line number NV) for to deviation (variation), according to this variation, the vertical synchronizing frequency output from the vertical synchronizing signal output circuit 7 (i.e., vertical synchronizing signal frequency Vsync) fv (see FIG. 5) also varies.

一方、水平同期信号出力回路8は、図4を参照して後記するように、水平カウンタ8aのカウント値に応じて、状態が遷移し、各状態に応じた値の水平同期信号Hsyncを出力する。 On the other hand, the horizontal synchronizing signal output circuit 8, as described later with reference to FIG. 4, according to the count value of the horizontal counter 8a, the state transitions to output a horizontal synchronization signal Hsync of a value corresponding to each state . このとき、水平カウンタ8aに設定される値(すなわち、水平ドット数NH)が偏差(変動)するため、この変動に応じて、水平同期信号出力回路8から出力される水平同期周波数(すなわち、水平同期信号Hsyncの周波数)fh(図5参照)も変動する。 At this time, the value set in the horizontal counter 8a (i.e., the number of horizontal dots NH) for to deviation (variation), according to this variation, horizontal sync frequency output from the horizontal synchronizing signal output circuit 8 (i.e., horizontal synchronization signal frequency of the Hsync) fh (see FIG. 5) also varies.

以下、図3を参照して、垂直同期信号出力回路7の動作につき説明する。 Referring to FIG. 3, it will be described operation of the vertical synchronization signal output circuit 7. なお、図3は、垂直同期信号出力回路の動作を説明するための状態遷移図である。 Incidentally, FIG. 3 is a state transition diagram for explaining the operation of the vertical synchronization signal output circuit. 図3は、垂直同期信号出力回路7が、第1状態を初期状態とし、垂直カウンタ7aのカウント値に応じて、第1状態から、第2状態、第3状態に、順次遷移することを示している。 Figure 3 is a vertical synchronizing signal output circuit 7, the first state as an initial state, in accordance with the count value of the vertical counter 7a, from a first state, a second state, the third state indicates that sequential transition ing.
なお、ここでは、垂直カウンタ7aのカウント値を「n」とし、また、カウントの下限値を「0」とし、さらに、カウントの上限値を「N」として説明する。 Here, the count value of the vertical counter 7a is "n", The lower limit of the count is "0", further, illustrating the upper limit of the count as "N".

まず、垂直同期信号出力回路7は、垂直偏差生成回路5によって生成された垂直ライン数NVをカウントの上限値Nとして垂直カウンタ7aに設定(格納)する。 First, the vertical synchronizing signal output circuit 7 sets the vertical counter 7a the number of vertical lines NV generated by the vertical deflection generating circuit 5 as a count of the upper limit value N (stored). これにより、垂直カウンタ7aは、下限値を「0」とし、上限値Nを「NV」として、「0」から「NV」までの値をカウントする。 Accordingly, the vertical counter 7a is a lower limit value is set to "0", the upper limit N as "NV", and counts the value from "0" to "NV".

垂直同期信号出力回路7は、垂直同期信号出力回路8から出力iとして水平同期信号Hsyncが入力される。 Vertical synchronizing signal output circuit 7, the horizontal synchronization signal Hsync is input as an output i from the vertical synchronization signal output circuit 8. 垂直同期信号出力回路7の垂直カウンタ7aは、この水平同期信号Hsyncに同期して、値をカウントする。 Vertical counter 7a of the vertical synchronizing signal output circuit 7, in synchronism with the horizontal synchronizing signal Hsync, and counts the value. 垂直同期信号出力回路7は、この垂直カウンタ7aのカウント値に応じて、状態が遷移する。 Vertical synchronizing signal output circuit 7, in accordance with the count value of the vertical counter 7a, the state transitions. したがって、垂直同期信号出力回路7は、水平同期信号Hsyncに同期して、状態が遷移する。 Thus, the vertical synchronizing signal output circuit 7, in synchronism with the horizontal synchronizing signal Hsync, the state transitions.

図3に示すように、垂直同期信号出力回路7は、垂直カウンタ7aのカウント値が「n=0」となる場合に、第1状態となり、また、垂直カウンタ7aのカウント値が「n≠0」でかつ「n≠N」となる場合(すなわち、垂直カウンタ7aのカウント値が「n=1」から「n=N−1」までの間となる場合)に、第2状態となり、さらに、垂直カウンタ7aのカウント値が「n=N」となる場合に、第3状態となる。 As shown in FIG. 3, the vertical synchronization signal output circuit 7, when the count value of the vertical counter 7a becomes "n = 0", it becomes the first state, also, the count value of the vertical counter 7a is "n ≠ 0 "and the case where the" n ≠ n "(i.e., when the count value of the vertical counter 7a is between the" n = 1 "to" n = n-1 ") to become the second state, and further, when the count value of the vertical counter 7a becomes "n = n", and the third state.

第1状態において、垂直同期信号出力回路7は、垂直同期信号Vsyncとして値「0」を出力する。 In the first state, the vertical synchronization signal output circuit 7 outputs the value "0" as a vertical synchronization signal Vsync. この後、垂直同期信号出力回路7は、垂直カウンタ7aのカウント値が「n=1」に更新(処理)されて、第2状態に遷移する。 Thereafter, the vertical synchronizing signal output circuit 7, the count value of the vertical counter 7a is updated (process) to "n = 1", a transition to the second state.

第2状態において、垂直同期信号出力回路7は、垂直カウンタ7aのカウント値が「n≠N−1」となる間は、垂直カウンタ7aのカウント値nが「n+1」に適宜更新される。 In the second state, the vertical synchronization signal output circuit 7, while the count value of the vertical counter 7a becomes "n ≠ N-1", the count value n of the vertical counter 7a is appropriately updated to "n + 1". この間、垂直同期信号出力回路7は、垂直同期信号Vsyncとして値「0」を出力する。 During this time, the vertical synchronization signal output circuit 7 outputs the value "0" as a vertical synchronization signal Vsync. そして、垂直同期信号出力回路7は、垂直カウンタ7aのカウント値が「n=N−1」となると、垂直カウンタ7aのカウント値が「n=N」に更新されて、第3状態に遷移する。 Then, the vertical synchronizing signal output circuit 7, the count value of the vertical counter 7a becomes "n = N-1", the count value of the vertical counter 7a is updated to "n = N", a transition to the third state .

第3状態において、垂直同期信号出力回路7は、垂直同期信号Vsyncとして値「1」を出力する。 In the third state, the vertical synchronization signal output circuit 7 outputs the value "1" as a vertical synchronization signal Vsync. そして、垂直同期信号出力回路7は、垂直カウンタ7aのカウント値が「n=0」に初期化(更新)されて、第1状態に遷移する。 Then, the vertical synchronizing signal output circuit 7, the count value of the vertical counter 7a is initialized (updated) to "n = 0", a transition to the first state. また、このとき、垂直同期信号出力回路7は、垂直偏差生成回路5によって生成された次の周期用の垂直ライン数NVをカウントの上限値Nとして垂直カウンタ7aに設定(格納)する。 At this time, the vertical synchronization signal output circuit 7 sets the vertical counter 7a the vertical line number NV for the next cycle generated by the vertical deflection generating circuit 5 as a count of the upper limit value N (stored).

一方、水平同期信号出力回路8も、垂直同期信号出力回路7と同様に動作する。 On the other hand, the horizontal synchronizing signal output circuit 8 operates similarly to the vertical synchronization signal output circuit 7.
以下、図4を参照して、水平同期信号出力回路8の動作につき説明する。 Referring to FIG. 4, it will be described operation of the horizontal synchronizing signal output circuit 8. なお、図4は、水平同期信号出力回路の動作を説明するための状態遷移図である。 Incidentally, FIG. 4 is a state transition diagram for explaining the operation of the horizontal synchronizing signal output circuit. 図4は、水平同期信号出力回路8が、垂直同期信号出力回路7と同様に、第1状態を初期状態とし、水平カウンタ8aのカウント値に応じて、第1状態から、第2状態、第3状態に、順次遷移することを示している。 4, the horizontal synchronizing signal output circuit 8, similarly to the vertical synchronization signal output circuit 7, the first state as an initial state, according to the count value of the horizontal counter 8a, the first state, a second state, the 3 state indicates that sequentially transitions.
ただし、ここでは、水平カウンタ8のカウント値を「n」として説明する。 However, here, describing the count value of the horizontal counter 8 as "n". また、ここでは、水平同期信号出力回路8が、水平偏差生成回路6によって生成された水平ドット数NHを、カウントの上限値Nとして、水平カウンタ8aに設定するものとして説明する。 Further, here, the horizontal synchronizing signal output circuit 8, the number of horizontal dots NH generated by the horizontal deflection generator 6, as a count upper limit value N, is described as being set to horizontal counter 8a.

まず、水平同期信号出力回路8は、水平偏差生成回路6によって生成された水平ドット数NHをカウントの上限値Nとして水平カウンタ8aに設定(格納)する。 First, the horizontal synchronizing signal output circuit 8 sets the horizontal counter 8a the number of horizontal dots NH generated by the horizontal deflection generator 6 as a count of the upper limit value N (stored). これにより、水平カウンタ8aは、下限値を「0」とし、上限値Nを「NH」として、「0」から「NH」までの値をカウントする。 Thus, the horizontal counter 8a is a lower limit value is set to "0", the upper limit N as "NH", counts the value from "0" to "NH".

水平同期信号出力回路8は、クロックジェネレータ130から出力jとしてビデオクロック信号VCLOCKが入力される。 Horizontal synchronizing signal output circuit 8, the video clock signal VCLOCK is input as an output j from the clock generator 130. 水平同期信号出力回路8の水平カウンタ8aは、このビデオクロック信号VCLOCKに同期して、値をカウントする。 Horizontal counter 8a of the horizontal synchronizing signal output circuit 8, in synchronization with the video clock signal Vclock, counts the value. 水平同期信号出力回路8は、この水平カウンタ8aのカウント値に応じて、状態が遷移する。 Horizontal synchronizing signal output circuit 8, according to the count value of the horizontal counter 8a, the state transitions. したがって、水平同期信号出力回路8は、ビデオクロック信号VCLOCKに同期して、状態が遷移する。 Thus, the horizontal synchronizing signal output circuit 8 in synchronization with the video clock signal Vclock, the state transitions.

図4に示すように、水平同期信号出力回路8は、垂直同期信号出力回路7と同様に、水平カウンタ8aのカウント値が「n=0」となる場合に、第1状態となり、また、水平カウンタ8aのカウント値が「n≠0」でかつ「n≠N」となる場合(すなわち、水平カウンタ8aのカウント値が「n=1」から「n=N−1」までの間となる場合)に、第2状態となり、さらに、水平カウンタ8aのカウント値が「n=N」となる場合に、第3状態となる。 As shown in FIG. 4, the horizontal synchronizing signal output circuit 8, similar to the vertical synchronization signal output circuit 7, when the count value of the horizontal counter 8a is "n = 0", it becomes the first state, also, the horizontal when the count value of the counter 8a is "n ≠ 0" and the "n ≠ n" (i.e., when the count value of the horizontal counter 8a is between the "n = 1" to "n = n-1" ) to become the second state, further, when the count value of the horizontal counter 8a is "n = n", and the third state.

第1状態において、水平同期信号出力回路8は、水平同期信号Hsyncとして値「0」を出力する。 In the first state, the horizontal synchronizing signal output circuit 8 outputs a value "0" as a horizontal synchronization signal Hsync. この後、水平同期信号出力回路8は、水平カウンタ8aのカウント値が「n=1」に更新(処理)されて、第2状態に遷移する。 Thereafter, the horizontal synchronizing signal output circuit 8 is updated count value of the horizontal counter 8a to "n = 1" (process), a transition to the second state.

第2状態において、水平同期信号出力回路8は、水平カウンタ8aのカウント値が「n≠N−1」となる間は、水平カウンタ8aのカウント値nが「n+1」に適宜更新される。 In the second state, the horizontal synchronizing signal output circuit 8, while the count value of the horizontal counter 8a is "n ≠ N-1", the count value n of the horizontal counter 8a is appropriately updated to "n + 1". この間、水平同期信号出力回路8は、水平同期信号Hsyncとして値「0」を出力する。 During this time, the horizontal synchronizing signal output circuit 8 outputs a value "0" as a horizontal synchronization signal Hsync. そして、水平同期信号出力回路8は、水平カウンタ8aのカウント値が「n=N−1」となると、水平カウンタ8aのカウント値が「n=N」に更新されて、第3状態に遷移する。 Then, the horizontal synchronizing signal output circuit 8, the count value of the horizontal counter 8a is "n = N-1", the count value of the horizontal counter 8a is updated to "n = N", a transition to the third state .

第3状態において、水平同期信号出力回路8は、水平同期信号Hsyncとして値「1」を出力する。 In the third state, the horizontal synchronizing signal output circuit 8 outputs the value "1" as a horizontal synchronization signal Hsync. そして、水平同期信号出力回路8は、水平カウンタ8aのカウント値が「n=0」に初期化(更新)されて、第1状態に遷移する。 Then, the horizontal synchronizing signal output circuit 8 is initialized (updated) count value of the horizontal counter 8a to "n = 0", a transition to the first state. また、このとき、水平同期信号出力回路8は、水平偏差生成回路6によって生成された次の周期用の水平ドット数NHをカウントの上限値Nとして水平カウンタ8aに設定(格納)する。 At this time, the horizontal synchronizing signal output circuit 8 sets the horizontal counter 8a the number of horizontal dots NH for the next cycle generated by the horizontal deflection generator 6 as a count of the upper limit value N (stored).

なお。 It is to be noted. 垂直同期信号出力回路7及び水平同期信号出力回路8の状態が遷移するのに伴って、水平同期周波数fh(図5参照)及び垂直同期周波数fv(図5参照)が、それぞれ、以下の範囲で変化する。 With the the state of the vertical synchronizing signal output circuit 7 and the horizontal synchronizing signal output circuit 8 transitions, a horizontal synchronizing frequency fh (see FIG. 5) and the vertical synchronization frequency fv (see FIG. 5), respectively, within the following ranges Change.
fh: fvideo/NHmax 〜 fvideo/NHmin fh: fvideo / NHmax ~ fvideo / NHmin
fv: fvideo/(NHmax×NVmax) 〜 fvideo/(NHmin×NVmin) fv: fvideo / (NHmax × NVmax) ~ fvideo / (NHmin × NVmin)
ただし、fvideoは、ビデオクロック信号VCLOCKの周波数(以下、「ビデオ周波数」と称する)である。 However, fvideo, the frequency of the video clock signal VCLOCK (hereinafter, referred to as "video frequency").

なお、垂直同期周波数fv及び水平同期周波数fhは、ある幅の範囲内で常に変動する。 The vertical synchronizing frequency fv and a horizontal synchronizing frequency fh is always varies within a range of widths. 以下、図5乃至図7を参照して、垂直同期周波数fv及び水平同期周波数fhの具体的な値につき説明する。 Hereinafter, with reference to FIGS. 5 to 7, will be described specific values ​​of the vertical synchronizing frequency fv and a horizontal synchronizing frequency fh. なお、図5は、レジスタの設定値と同期周波数との関係説明図である。 FIG. 5 is a relationship diagram of a register set value from the sync frequency. また、図6は、同期周波数の説明図であり、図7は、表示画面の説明図である。 Also, FIG. 6 is an explanatory view of the synchronization frequency, FIG. 7 is an explanatory diagram of a display screen.

ここでは、ディスプレイ200の表示画素数が水平1024×垂直768となっており、ビデオ周波数fvideoが65MHzとなっている場合を想定して説明する。 Here, the number of display pixels of the display 200 has a horizontal 1024 × vertical 768, video frequency fvideo is described on the assumption that has a 65 MHz. この場合に、図5に示すように、レジスタ4の設定値である最小水平ドット数NHminは「1080」ドットとなり、レジスタ3の設定値である最大水平ドット数NHmaxは「1200」ドットとなり、レジスタ2の設定値である最小垂直ライン数NVminは「780」ラインとなり、レジスタ1の設定値である最大垂直ライン数NVmaxは「840」ラインとなる。 In this case, as shown in FIG. 5, the minimum horizontal dot number NHmin a set value of the register 4 becomes "1080" dot, the maximum number of horizontal dots NHmax a set value of the register 3 becomes "1200" dot, register minimum number of vertical lines NVmin a second setting value becomes "780" line, the maximum number of vertical lines NVmax a set value of the register 1 is "840" line.

この場合に、水平同期周波数fhの最小値(以下、「最小水平同期周波数」と称する)fhmin及び最大値(以下、「最大水平同期周波数」と称する)fhmax、並びに、垂直同期周波数fvの最小値(以下、「最小垂直同期周波数」と称する)fvmin及び最大値(以下、「最大垂直同期周波数」と称する)fvmaxは、以下の通りとなる(図5参照)。 In this case, the minimum value of the horizontal synchronizing frequency fh (hereinafter referred to as "minimum horizontal synchronizing frequency") Fhmin and a maximum value (hereinafter, referred to as "maximum horizontal sync frequency") Fhmax, as well as the minimum value of the vertical synchronizing frequency fv (hereinafter, referred to as "minimum vertical synchronizing frequency") Fvmin and a maximum value (hereinafter, referred to as "maximum vertical sync frequency") Fvmax is as follows (see Figure 5).
fhmin=fvideo/NHmax=65MHz/1200=54.2kHz fhmin = fvideo / NHmax = 65MHz / 1200 = 54.2kHz
fhmax=fvideo/NHmin=65MHz/1080=60.2kHz fhmax = fvideo / NHmin = 65MHz / 1080 = 60.2kHz
fvmin=fvideo/(NHmax×NVmax)=65MHz/(1200×840)=64.5Hz fvmin = fvideo / (NHmax × NVmax) = 65MHz / (1200 × 840) = 64.5Hz
fvmax=fvideo/(NHmin×NVmin)=65MHz/(1080×780)=77.2Hz fvmax = fvideo / (NHmin × NVmin) = 65MHz / (1080 × 780) = 77.2Hz

したがって、水平同期周波数fh及び垂直同期周波数fvは、図6に示す範囲R内で常に変動することになる。 Thus, the horizontal synchronizing frequency fh and the vertical synchronization frequency fv would always vary within the range R shown in FIG.

仮に、悪意ある者が、TEMPESTによって画像情報の盗取を図った場合に、TEMPESTでは、盗取した画像情報の中から水平同期信号fh及び垂直同期信号fvを抽出できない。 If malicious person, when aimed at theft of the image information by TEMPEST, the TEMPEST, can not be extracted horizontal synchronizing signal fh and a vertical synchronizing signal fv from the stolen image information. そのため、悪意ある者は、水平同期信号fh及び垂直同期信号fvを想定値に固定しておき、盗取した同期信号を含まない画像情報の中からビデオ信号Videoを抽出して、抽出したビデオ信号Videoを想定値の水平同期信号fh及び垂直同期信号fvに同期することによって、画像情報を再生(表示)することになる。 Therefore, malicious person in advance by fixing the horizontal synchronizing signal fh and the vertical synchronizing signal fv an assumed value, and extracts a video signal Video from the image information which does not include a synchronizing signal stolen, extracted video signal by synchronizing with the horizontal synchronizing signal fh and the vertical synchronizing signal fv assumed value Video, it will reproduce the image information (display). しかしながら、実際の水平同期周波数fh及び垂直同期周波数fvは、図6に示す範囲R内で常に変動する。 However, the actual horizontal synchronizing frequency fh and the vertical synchronization frequency fv is constantly changing within the range R shown in FIG. そのため、盗取した画像情報は、例えば図7に示す矢印の方向に適宜移動することになり、これによって、常に流れて見える状態となる。 Therefore, theft image information is, for example, to move appropriately in the direction of the arrow shown in FIG. 7, thereby, the state look always flowing. つまり、悪意ある者は、ビデオ信号Videoの同期を取ることができないため、画像情報を正常に表示できない。 In other words, malicious person, can not be synchronized video signal Video, can not successfully display the image information.

一方、ディスプレイ200は、コンピュータ100とダイレクトに接続されている。 On the other hand, the display 200 is connected to the computer 100 and direct. そのため、ディスプレイ200は、TEMPESTでは抽出できない水平同期周波数fh及び垂直同期周波数fvをコンピュータ100から適正に取得できる。 Therefore, the display 200 can properly acquire the horizontal synchronizing frequency fh and the vertical synchronizing frequency fv can not be extracted in TEMPEST from the computer 100. したがって、ディスプレイ200は、ビデオ信号Videoの同期を取ることができる。 Accordingly, the display 200 may be synchronized video signal Video. しかも、この水平同期周波数fh及び垂直同期周波数fvは、ディスプレイ200の表示動作の保証範囲内の値となっている。 Moreover, the horizontal synchronizing frequency fh and the vertical synchronization frequency fv is a value within the specified range of the display operation of the display 200. そのため、ディスプレイ200は、画像情報を正常に表示できる。 Therefore, the display 200, the image information can be displayed properly.

以上の通り、本実施形態によれば、画像情報送信側のコンピュータ100は、水平・垂直同期信号生成回路125によって、水平同期周波数fh及び垂直同期周波数fvがそれぞれに予め設定された範囲内で常に変動するように、水平同期信号Hsync及び垂直同期信号Vsyncを生成して、トランスミッタ140によって、ディスプレイ200に送信する。 According to the above as the present embodiment, the image information sending computer 100, the horizontal and vertical synchronizing signal generating circuit 125 is always within the range of the horizontal synchronizing frequency fh and the vertical synchronizing frequency fv is set in advance in each to vary, and generates a horizontal synchronizing signal Hsync and a vertical synchronization signal Vsync, a by transmitter 140, and transmits to the display 200. このとき、水平・垂直同期信号生成回路125は、水平同期周波数fh及び垂直同期周波数fvが画像情報受信側のディスプレイ200の表示動作の保証範囲内の値となるように、水平同期信号Hsync及び垂直同期信号Vsyncを生成する。 At this time, horizontal and vertical synchronizing signal generating circuit 125, so that the horizontal synchronizing frequency fh and the vertical synchronization frequency fv is a value within the specified range of the display operation of the display 200 of the image information receiving end, the horizontal synchronization signal Hsync and the vertical It generates a synchronization signal Vsync. したがって、本実施形態によれば、電子機器又は部屋のシールドを行うことなく、画像情報の盗取を防止できるため、コスト面におけるユーザの負担を低減できる。 Therefore, according to this embodiment, without performing the electronic equipment or the room shield, for the theft of the image information can be prevented, thereby reducing the user's burden in cost.
また、水平・垂直同期信号生成回路125によれば、ディスプレイ200の表示動作の保証範囲内で、水平同期周波数fh及び垂直同期周波数fvを変動させているため、ディスプレイ200の構成を一切改変することなく、既存のディスプレイ200が使用可能な画像情報盗取の防止を実現できる。 Further, according to the horizontal and vertical synchronizing signal generating circuit 125, within the specified range of the display operation of the display 200, since the varying the horizontal synchronizing frequency fh and the vertical synchronizing frequency fv, modifying any configuration of the display 200 no, it is possible to realize prevention existing display 200 is image information theft available.

本発明は、前記した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲で種々の変更や変形を行うことができる。 The present invention is not limited to the above embodiments, it can make various changes and modifications without departing from the gist of the present invention.
例えば、前記した実施形態では、水平・垂直同期信号生成回路125は、最大垂直ライン数NVmax及び最小垂直ライン数NVmin並びに最大水平ドット数NHmax及び最小水平ドット数NHminをレジスタ1,2,3,4に設定する構成となっている。 For example, in the above-described embodiment, horizontal and vertical synchronizing signal generating circuit 125, the maximum number of vertical lines NVmax and minimum number of vertical lines NVmin and register the maximum horizontal dot number NHmax and minimum horizontal dot number NHmin 1, 2, 3, 4 and has a configuration to be set to. しかしながら、水平・垂直同期信号生成回路125は、垂直ライン数NV及び水平ドット数NHのそれぞれの中心値と偏差をレジスタに設定する構成にすることもできる。 However, horizontal and vertical synchronizing signal generating circuit 125 may also be configured to set the respective center values ​​and the deviation of the number of vertical lines NV and horizontal dot number NH in the register.

1,2,3,4 レジスタ 5 垂直偏差生成回路 6 水平偏差生成回路 7 垂直同期信号出力回路 7a 垂直カウンタ 8 水平同期信号出力回路 8a 水平カウンタ 20 CPUバス 100 コンピュータ 110 ビデオメモリ 120 グラフィックコントローラ 125 水平・垂直同期信号生成回路 130 クロックジェネレータ 140 トランスミッタ 200 ディスプレイ 210 レシーバ 220 表示部 Hsync 水平同期信号 NH 水平ドット数 NHmax 最大水平ドット数 NHmin 最小水平ドット数 NV 垂直ライン数 NVmax 最大垂直ライン数 NVmin 最小垂直ライン数 VCLOCK ビデオクロック信号 Video ビデオ信号 Vsync 垂直同期信号 1,2,3,4 register 5 vertical deviation generating circuit 6 horizontal deflection generator 7 vertical synchronizing signal output circuit 7a vertical counter 8 horizontal synchronizing signal output circuit 8a horizontal counter 20 CPU bus 100 the computer 110 the video memory 120 the graphics controller 125 horizontal and vertical synchronizing signal generation circuit 130 clock generator 140 transmitter 200 display 210 the receiver 220 display unit Hsync horizontal synchronous NH horizontal dot number NHmax maximum horizontal dot number NHmin minimum number of horizontal dots NV number of vertical lines NVmax maximum number of vertical lines NVmin minimum number of vertical lines VCLOCK video clock signal video video signal Vsync vertical synchronization signal

Claims (7)

  1. コンピュータから漏洩する微弱な電磁波を傍受することによって行われる画像情報の盗取を防止するための画像情報盗取の防止方法において、 The method prevents image information theft to prevent theft of the image information is performed by intercepting a weak electromagnetic waves leaking from the computer,
    前記コンピュータは、 The computer,
    水平同期信号及び垂直同期信号を生成する水平・垂直同期信号生成回路を有しており、 Has a horizontal and vertical synchronizing signal generating circuit for generating a horizontal synchronizing signal and a vertical synchronizing signal,
    前記画像情報をディスプレイに送信する際に、前記水平・垂直同期信号生成回路によって、前記水平同期信号の周波数及び前記垂直同期信号の周波数がそれぞれに予め設定された範囲内で常に変動するように、前記水平同期信号及び前記垂直同期信号を生成して、前記ディスプレイに送信することにより、前記ディスプレイに、周波数が変動する前記水平同期信号及び前記垂直同期信号に基づいて前記画像情報を表示させることを特徴とする画像情報盗取の防止方法。 The image information when sent to the display, by the horizontal and vertical synchronizing signal generating circuit, so as to always vary within the range of frequencies of the frequency and the vertical synchronizing signal of the horizontal sync signal is previously set to each It said horizontal synchronizing signal and generates the vertical synchronizing signal, by sending to the display, on the display, that displays the image information on the basis of the horizontal synchronizing signal and the vertical synchronization signal frequency fluctuates method for preventing image information theft, characterized.
  2. 請求項1に記載の画像情報盗取の防止方法において、 The method prevents image information theft according to claim 1,
    前記画像信号は、同期信号を含まない、ビデオ信号からなる情報を表す信号であることを特徴とする画像情報盗取の防止方法。 The image signal does not include a synchronization signal, the method prevents image information theft, which is a signal representing the information consisting of video signal.
  3. 請求項1又は請求項2に記載の画像情報盗取の防止方法において、 The method prevents image information theft according to claim 1 or claim 2,
    前記水平・垂直同期信号生成回路は、前記水平同期信号の周波数及び前記垂直同期信号の周波数が前記ディスプレイの表示動作の保証範囲内の値となるように、前記水平同期信号及び前記該垂直同期信号を生成することを特徴とする画像情報盗取の防止方法。 It said horizontal and vertical synchronizing signal generating circuit, as described above the frequency of the frequency and the vertical synchronizing signal of the horizontal synchronizing signal becomes a value within the specified range of the display operation of the display, the horizontal sync signal and the said vertical synchronizing signal method for preventing image information theft, characterized by generating a.
  4. ディスプレイに表示させる画像情報を生成するグラフィックコントローラにおいて、 In graphic controller that generates image information to be displayed on the display,
    水平同期信号の周波数及び垂直同期信号の周波数がそれぞれに予め設定された範囲内で常に変動するように、当該水平同期信号及び当該垂直同期信号を生成する水平・垂直同期信号生成回路を有することを特徴とするグラフィックコントローラ。 Always to vary within a range in which the frequency of the frequency and the vertical synchronizing signal of the horizontal synchronization signal are previously set, respectively, to have a horizontal and vertical synchronizing signal generating circuit for generating the horizontal synchronizing signal and the vertical synchronizing signal graphics controller, characterized.
  5. 請求項4に記載のグラフィックコントローラにおいて、 In the graphics controller of claim 4,
    前記水平・垂直同期信号生成回路は、前記水平同期信号の周波数及び前記垂直同期信号の周波数が前記ディスプレイの表示動作の保証範囲内の値となるように、前記水平同期信号及び前記該垂直同期信号を生成することを特徴とするグラフィックコントローラ。 It said horizontal and vertical synchronizing signal generating circuit, as described above the frequency of the frequency and the vertical synchronizing signal of the horizontal synchronizing signal becomes a value within the specified range of the display operation of the display, the horizontal sync signal and the said vertical synchronizing signal graphics controller and generates a.
  6. 請求項4又は請求項5に記載のグラフィックコントローラにおいて、 In the graphics controller of claim 4 or claim 5,
    前記水平・垂直同期信号生成回路は、 Said horizontal and vertical synchronizing signal generation circuit,
    予め設定された最小水平ドット数から最大水平ドット数までの範囲内で、値が常に変動する水平ドット数を生成する水平偏差生成回路と、 In the range up to the maximum number of horizontal dots from a preset minimum number of horizontal dots, a horizontal deflection generator for generating a number of horizontal dots whose value constantly changing,
    予め設定された最小垂直ライン数から最大垂直ライン数までの範囲内で、値が常に変動する垂直ライン数を生成する垂直偏差生成回路と、 In the range up to the maximum number of vertical lines from a preset minimum number of vertical lines was a vertical deflection generating circuit for generating a number of vertical lines whose value constantly changing,
    前記画像情報を構成するビデオ信号をサンプリングするビデオクロック信号に基づいてカウントされる値が前記水平偏差生成回路によって生成された前記水平ドット数となったときにのみ、値がハイとなる水平同期信号を出力する水平同期信号出力回路と、 Only when the value counted based on a video clock signal for sampling a video signal constituting the image information becomes the number of horizontal dots generated by the horizontal deflection generator, a horizontal synchronizing signal value becomes high a horizontal synchronization signal output circuit for outputting,
    前記水平同期信号出力回路によって生成された前記水平同期信号に基づいてカウントされる値が前記垂直偏差生成回路によって生成された前記垂直ライン数となったときにのみ、値がハイとなる垂直同期信号を出力する垂直同期信号出力回路とを備えていることを特徴とするグラフィックコントローラ。 Only when the value counted based on the horizontal synchronizing signal generated by said horizontal synchronizing signal output circuit becomes the number of vertical lines produced by the vertical deflection generating circuit, a vertical synchronizing signal value becomes high graphic controller, characterized in that it comprises a vertical synchronizing signal output circuit for outputting.
  7. 請求項6に記載のグラフィックコントローラにおいて、 In the graphics controller of claim 6,
    さらに、4つのレジスタを有し、 Furthermore, it has four registers,
    前記4つのレジスタは、それぞれ、前記最小水平ドット数、前記最大水平ドット数、前記最小垂直ライン数、及び、前記最大垂直ライン数のいずれか1つが予め設定されることを特徴とするグラフィックコントローラ。 Graphic controller said four registers, respectively, to the minimum horizontal dot number, the maximum number of horizontal dots, the minimum number of vertical lines, and wherein the maximum one of the number of vertical lines is set in advance.
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