JP2010183123A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体記憶装置に関し、特に、6つのMOS(Metal Oxide Semiconductor)トランジスタを含むメモリセル(以下、フルCMOSセルとする)を備え、ソフトエラー耐性を向上することができる構造を有するSRAM(Static Random Access Memory)に関する。 The present invention relates to a semiconductor memory device, and more particularly to an SRAM (Structure SRAM) having a memory cell (hereinafter referred to as a full CMOS cell) including six MOS (Metal Oxide Semiconductor) transistors and having a structure capable of improving soft error resistance. (Static Random Access Memory).
SRAMの低電圧化に伴い、6つのMOSトランジスタを含むフルCMOSセルを備えたSRAM(以下、フルCMOSSRAMとする)が主流になりつつある。 As the voltage of SRAM decreases, SRAMs with full CMOS cells including six MOS transistors (hereinafter referred to as full CMOS SRAMs) are becoming mainstream.
ここで、フルCMOSセルとは、一般に、2つのバルクのアクセスnMOSトランジスタと、2つのバルクのドライバnMOSトランジスタと、2つのバルクのロードpMOSトランジスタとで形成されるメモリセルのことである。 Here, the full CMOS cell is generally a memory cell formed by two bulk access nMOS transistors, two bulk driver nMOS transistors, and two bulk load pMOS transistors.
フルCMOSセルは比較的ソフトエラー耐性に優れているが、デザインルールの微細化により、SRAMメモリセルのセルサイズは年々小さくなり、SRAMが低電圧化するのに伴い、SRAMのメモリセルの記憶ノードの蓄積電荷(電圧×容量)は減少し、ソフトエラーの問題が顕著になってきている。この結果、低電圧動作のSRAMでは、フルCMOSSRAMであっても、ソフトエラー対策を施すことが必要となってきた。 Although full CMOS cells are relatively excellent in soft error resistance, the cell size of SRAM memory cells has been reduced year by year due to miniaturization of design rules, and the memory nodes of SRAM memory cells have been reduced as the voltage of SRAM has decreased. The stored charge (voltage × capacitance) of the battery has decreased, and the problem of soft error has become more prominent. As a result, it has become necessary to take countermeasures against soft errors in SRAMs operating at low voltage, even full CMOS SRAMs.
なお、ソフトエラーとは、何らかの要因によって、保持していたデータが逆転する現象である。この発生要因としては、たとえばパッケージに含まれるUやThから放出されるα線がシリコン基板中を通過することにより発生する電子−正孔対によるノイズなどが挙げられる。 Soft error is a phenomenon in which stored data is reversed due to some cause. As the generation factor, for example, noise due to electron-hole pairs generated when α rays emitted from U or Th contained in the package pass through the silicon substrate can be cited.
このような、ソフトエラーに対する耐性を高めるための対策としては、たとえば、SRAMの記憶ノードに容量を付加する方法などが考えられる。 As a countermeasure for increasing the resistance against the soft error, for example, a method of adding a capacity to the storage node of the SRAM can be considered.
上記のような対策を施したSRAMとしては、たとえば、特開平6−151771号公報(従来例1)や特開2002−83882号公報(従来例2)などに記載されたものなどが挙げられる。 Examples of the SRAM to which the above measures are taken include those described in Japanese Patent Application Laid-Open No. 6-151771 (Conventional Example 1), Japanese Patent Application Laid-Open No. 2002-83882 (Conventional Example 2), and the like.
従来例1においては、キャパシタ電極が、駆動トランジスタのゲート間に2個の交差接続されたキャパシタを形成したSRAMが開示されている。 Conventional example 1 discloses an SRAM in which a capacitor electrode forms two cross-connected capacitors between the gates of a driving transistor.
また、従来例2においては、1対のCMOSインバータの相互の入出力端子(蓄積ノード)間を、1対の局所配線を介して交差結合してフリップフロップ回路を構成したSRAMが開示されている。ここで、該局所配線と基準電圧線との間に容量が形成されている。 Further, Conventional Example 2 discloses an SRAM in which a flip-flop circuit is configured by cross-coupling between input / output terminals (storage nodes) of a pair of CMOS inverters via a pair of local wirings. . Here, a capacitor is formed between the local wiring and the reference voltage line.
ところで、特開2002−76143号公報(従来例3)においては、局所配線の表面を祖面化し、局所配線間に形成されるキャパシタの容量を大きく確保したSRAMが開示されている。 By the way, Japanese Unexamined Patent Application Publication No. 2002-76143 (conventional example 3) discloses an SRAM in which the surface of a local wiring is made rough and the capacitance of a capacitor formed between the local wirings is ensured.
しかしながら、上記のようなSRAMにおいては、下記のような問題があった。
上記のようなキャパシタによる容量の付加に際して、たとえば、一定の容量を確保するためにキャパシタが大型化した場合は、セルサイズが大きくなる。すなわち、ソフトエラー耐性の向上に際しては、セル面積の縮小などの障害にならない構造を採用する必要がある。
However, the above SRAM has the following problems.
When the capacitor is added by the capacitor as described above, for example, when the capacitor is enlarged to ensure a certain capacitance, the cell size is increased. That is, in order to improve the soft error resistance, it is necessary to adopt a structure that does not become an obstacle such as a reduction in cell area.
しかしながら、上述した従来のSRAMメモリセルは、各々分離されたウェルがビット線の延在方向に並ぶ縦長型セル構造を有しており、各々分離されたウェルがワード線の延在方向に並ぶ横長型セルに適した構造を有するものではない。 However, the above-described conventional SRAM memory cell has a vertically long cell structure in which the separated wells are arranged in the extending direction of the bit line, and the horizontally long in which the separated wells are arranged in the extending direction of the word line. It does not have a structure suitable for a type cell.
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、セル面積の拡大が抑制され、かつ、ソフトエラーに強い半導体記憶装置としてのSRAMを提供することにある。 The present invention has been made in view of the above-described problems, and an object of the present invention is to provide an SRAM as a semiconductor memory device that suppresses an increase in cell area and is resistant to soft errors. .
本発明に係る半導体装置は、ワード線と、ワード線の延在方向と直交する方向に延びるビット線と、ワード線の延在方向に順に並ぶ第1導電型の第1ウェル、第2導電型の第2ウェルおよび第1導電型の第3ウェルと、第1ウェルに形成された第1ドライバMOSトランジスタと第1アクセスMOSトランジスタと、第2ウェルに形成された第1ロードMOSトランジスタと第2ロードMOSトランジスタと、第3ウェルに形成された第2ドライバMOSトランジスタと第2アクセスMOSトランジスタと、第1ドライバMOSトランジスタと第2ドライバMOSトランジスタ、第1アクセスMOSトランジスタと第2アクセスMOSトランジスタおよび第1ロードMOSトランジスタと第2ロードMOSトランジスタとを覆う層間絶縁膜と、層間絶縁膜内に形成され、第1ドライバMOSトランジスタの活性領域と第1アクセスMOSトランジスタの活性領域と第1ロードMOSトランジスタの活性領域と第2ドライバMOSトランジスタのゲートと第2ロードMOSトランジスタのゲートとを接続する第1局所配線と、層間絶縁膜内に形成され、第2ドライバMOSトランジスタの活性領域と第2アクセスMOSトランジスタの活性領域と第2ロードMOSトランジスタの活性領域と第1ドライバMOSトランジスタのゲートと第1ロードMOSトランジスタのゲートとを接続する第2局所配線とを有し、第2局所配線は、第1ドライバMOSトランジスタおよび第1ロードMOSトランジスタのゲート電極となる第1導電層と電気的に接続され、第2局所配線は、層間絶縁膜上に投影した時に、第1導電層とのなす角度が鈍角となるように第1の導電層の長手方向と交差する方向に延びる傾斜部を有し、第1局所配線は、第2ドライバMOSトランジスタおよび第2ロードMOSトランジスタのゲート電極となる第2導電層と電気的に接続され、第1局所配線は、層間絶縁膜上に投影した時に、第2導電層とのなす角度が鈍角となるように第2の導電層の長手方向と交差する方向に延びる傾斜部を有する。 The semiconductor device according to the present invention includes a word line, a bit line extending in a direction orthogonal to the extending direction of the word line, a first well of the first conductivity type and a second conductivity type arranged in order in the extending direction of the word line. Second well and first conductivity type third well, first driver MOS transistor and first access MOS transistor formed in the first well, first load MOS transistor formed in the second well, and second well A load MOS transistor; a second driver MOS transistor formed in the third well; a second access MOS transistor; a first driver MOS transistor; a second driver MOS transistor; a first access MOS transistor; a second access MOS transistor; An interlayer insulating film covering the first load MOS transistor and the second load MOS transistor; An active region of the first driver MOS transistor, an active region of the first access MOS transistor, an active region of the first load MOS transistor, a gate of the second driver MOS transistor, and a gate of the second load MOS transistor are formed in the interlayer insulating film. A first local wiring for connecting the active region, the active region of the second driver MOS transistor, the active region of the second access MOS transistor, the active region of the second load MOS transistor, and the first driver MOS transistor. A second local wiring connecting the gate of the first load MOS transistor and the gate of the first load MOS transistor, and the second local wiring includes: a first conductive layer serving as a gate electrode of the first driver MOS transistor and the first load MOS transistor; The second local wiring is electrically connected and the interlayer insulating film Having an inclined portion extending in a direction intersecting with the longitudinal direction of the first conductive layer so that the angle formed with the first conductive layer is an obtuse angle when projected onto the first conductive layer, and the first local wiring is a second driver MOS transistor The first local wiring is electrically connected to the second conductive layer serving as the gate electrode of the second load MOS transistor, and the angle formed between the first local wiring and the second conductive layer becomes an obtuse angle when projected onto the interlayer insulating film. Have an inclined portion extending in a direction crossing the longitudinal direction of the second conductive layer.
本発明によれば、横長型セル(3分割されたウェルがワード線の延在方向に並び、ビット線方向よりもワード線方向に長いメモリセル)上において、交互接続された1対のキャパシタを記憶ノードに接続することで、該キャパシタにおいて一定の容量を確保し、セル面積の拡大を抑制しながら、SRAM(半導体記憶装置)のソフトエラー耐性を向上させることができる。 According to the present invention, a pair of capacitors that are alternately connected to each other on a horizontally long cell (a memory cell in which three divided wells are arranged in the word line extending direction and longer in the word line direction than in the bit line direction). By connecting to the storage node, it is possible to improve the soft error resistance of the SRAM (semiconductor memory device) while securing a certain capacity in the capacitor and suppressing the expansion of the cell area.
以下に、本発明に基づく半導体記憶装置の実施の形態について、図1から図31を用いて説明する。 Embodiments of a semiconductor memory device according to the present invention will be described below with reference to FIGS.
0.18μmルール以降の微細なデザインルールを用いる低電圧動作のSRAMでは、フルCMOSSRAMであっても、ソフトエラー対策を施すことが望ましい。 In a low-voltage operation SRAM using a fine design rule after the 0.18 μm rule, it is desirable to take measures against a soft error even if it is a full CMOS SRAM.
ここで、ソフトエラーとは、何らかの要因によって、保持されたデータが逆転する現象である。具体的には、たとえば、パッケージに含まれるUやThから放出されるα線がシリコン基板中を通過することにより発生する電子−正孔対によるノイズで情報破壊が起こり、メモリが誤動作する現象をいう。 Here, the soft error is a phenomenon in which stored data is reversed due to some factor. Specifically, for example, a phenomenon that information destruction occurs due to noise caused by electron-hole pairs generated when alpha rays emitted from U or Th contained in a package pass through a silicon substrate, and a memory malfunctions. Say.
図31は、一般的なフルCMOSセルの等価回路図の一例である。以下、図31を用いて、ソフトエラーについて説明する。 FIG. 31 is an example of an equivalent circuit diagram of a general full CMOS cell. Hereinafter, the soft error will be described with reference to FIG.
一般的なデータ保持状態の一例としては、たとえば、記憶ノードNAがL(Low)レベル、記憶ノードNBがH(High)レベルで保持された状態が考えられる。この状態においては、第1ドライバMOSトランジスタN1と第2ロードMOSトランジスタP2とがオンであり、第2ドライバMOSトランジスタN2と第1ロードMOSトランジスタP1とがオフである。この結果、記憶ノードNAはGND線(接地線)に、記憶ノードNBはVDD線(電源線)に接続される。 As an example of a general data holding state, for example, a state in which the storage node NA is held at the L (Low) level and the storage node NB is held at the H (High) level can be considered. In this state, the first driver MOS transistor N1 and the second load MOS transistor P2 are on, and the second driver MOS transistor N2 and the first load MOS transistor P1 are off. As a result, the storage node NA is connected to the GND line (ground line), and the storage node NB is connected to the VDD line (power supply line).
ここで、記憶ノードNBに強い電荷が進入した場合、第2ロードMOSトランジスタP2によるVDDレベルへの駆動が追いつかず、記憶ノードNBはLレベルにシフトする。この結果、第1ドライバMOSトランジスタN1はオンからオフへ、第1ロードMOSトランジスタP1はオフからオンへとシフトし、記憶ノードNAの電位はVDDレベルに駆動される。 Here, when a strong charge enters the storage node NB, the drive to the VDD level by the second load MOS transistor P2 cannot catch up, and the storage node NB shifts to the L level. As a result, the first driver MOS transistor N1 shifts from on to off, and the first load MOS transistor P1 shifts from off to on, and the potential of the storage node NA is driven to the VDD level.
記憶ノードNAの電位がVDDレベルに駆動されたことにより、第2ドライバMOSトランジスタN2はオフからオンへ、第2ロードMOSトランジスタP2はオンからオフへとシフトする。その結果、記憶ノードNBの電位がGNDレベルとなる。 When the potential of the storage node NA is driven to the VDD level, the second driver MOS transistor N2 is shifted from off to on, and the second load MOS transistor P2 is shifted from on to off. As a result, the potential of the storage node NB becomes the GND level.
以上のステップを経て、記憶ノードNAがHレベル、記憶ノードNBがLレベルで保持されることとなる。すなわち、このメモリセルにおいて、当初の状態とは逆の誤ったデータを保持しつづける状態となる。 Through the above steps, the storage node NA is held at the H level and the storage node NB is held at the L level. That is, this memory cell is in a state of continuing to hold erroneous data opposite to the original state.
これに対し、記憶ノードにキャパシタを接続して、容量を付加することにより、急激な電位変化を軽減し、ソフトエラー耐性を向上させる対策が考えられる。 On the other hand, by connecting a capacitor to the storage node and adding a capacitance, a measure for reducing a sudden potential change and improving soft error resistance can be considered.
(実施の形態1)
図1から図5は、実施の形態1に係る半導体記憶装置としてのフルCMOSSRAMのメモリセル1の平面図である。
(Embodiment 1)
1 to 5 are plan views of a
SRAMは、図1から図5に示すメモリセル1が形成されるメモリセル領域と、メモリセル1の動作制御を行なう周辺回路が形成される周辺回路領域とを備える。
The SRAM includes a memory cell region in which the
図6は、図1から図5に示すメモリセル1の等価回路図である。
図6を用いて、SRAMのメモリセル1の構成について説明する。メモリセル1は、フルCMOSセル構造を有し、第1と第2インバータと、2つのアクセスNMOSトランジスタN3,N4とを有する。
FIG. 6 is an equivalent circuit diagram of the
The configuration of the
図6に示すように、第1インバータは、第1ドライバMOSトランジスタN1と第1ロードMOSトランジスタP1とを含み、第2インバータは、第2ドライバMOSトランジスタN2と第2ロードMOSトランジスタP2とを含む。 As shown in FIG. 6, the first inverter includes a first driver MOS transistor N1 and a first load MOS transistor P1, and the second inverter includes a second driver MOS transistor N2 and a second load MOS transistor P2. .
第1インバータと第2インバータは互いの入力と出力とを接続したフリップフロップを形成し、フリップフロップの第1の記憶ノードNAに第1アクセスMOSトランジスタN3のソース/ドレイン(活性領域)が接続され、フリップフロップの第2の記憶ノードNBに第2アクセスMOSトランジスタN4のソース/ドレイン(活性領域)が接続される。 The first inverter and the second inverter form a flip-flop whose input and output are connected to each other, and the source / drain (active region) of the first access MOS transistor N3 is connected to the first storage node NA of the flip-flop. The source / drain (active region) of the second access MOS transistor N4 is connected to the second storage node NB of the flip-flop.
記憶ノードNAは、第1アクセスMOSトランジスタN3を介してビット線BL1に接続され、記憶ノードNBは、第2アクセスMOSトランジスタN4を介してビット線BL2に接続される。さらに第1と第2アクセスMOSトランジスタN3,N4のゲートはワード線WLに接続され、第1と第2ロードMOSトランジスタP1,P2のソースは電源線VDDに接続され、第1と第2ドライバMOSトランジスタN1,N2のソースは接地線に接続されている。 Storage node NA is connected to bit line BL1 via first access MOS transistor N3, and storage node NB is connected to bit line BL2 via second access MOS transistor N4. Further, the gates of the first and second access MOS transistors N3 and N4 are connected to the word line WL, the sources of the first and second load MOS transistors P1 and P2 are connected to the power supply line VDD, and the first and second driver MOSs. The sources of the transistors N1 and N2 are connected to the ground line.
メモリセル1内に形成されるキャパシタC1,C2は、ぞれぞれ記憶ノードNA,NBに付加されるとともに、VDD線(電源線)に接続される。キャパシタC1,C2を付加することにより、急激な電位変化が軽減され、ソフトエラー耐性が向上する。
Capacitors C1 and C2 formed in the
次に、本実施の形態に係るフルCMOSSRAMのメモリセル1のレイアウトについて説明する。
Next, the layout of the
図1は、層間絶縁膜内に形成された、記憶ノードを含む埋め込み配線までのレイアウトを、図2は、上記埋め込み配線上に形成される下層セルプレートのレイアウトを、図3は、下層セルプレート上に誘電体膜を介して形成される上層セルプレートのレイアウトを示す。 1 shows the layout up to the embedded wiring including the storage node formed in the interlayer insulating film, FIG. 2 shows the layout of the lower layer cell plate formed on the embedded wiring, and FIG. 3 shows the lower layer cell plate. The layout of the upper cell plate formed on the dielectric film is shown.
上記SRAMのワード線は、後述する図4に示すように、横方向に延在し、該SRAMのビット線は、後述する図5に示すように、ワード線に直交する方向に延在する。ここで、メモリセル1は、ビット線の延在方向よりもワード線の延在方向に長い。図1から図3においては、P型(第1導電型)のPウェル領域100(第1ウェル領域)、N型(第2導電型)のNウェル領域200(第2ウェル領域)およびP型(第1導電型)のPウェル領域300(第3ウェル領域)がワード線の延在方向(横方向)に並んで設けられている。
The SRAM word lines extend in the horizontal direction as shown in FIG. 4 described later, and the SRAM bit lines extend in a direction orthogonal to the word lines as shown in FIG. 5 described later. Here, the
上記の第1ウェル領域に、第1ドライバMOSトランジスタN1と、第1アクセスMOSトランジスタN3とが形成され、第2ウェル領域に、第1と第2ロードMOSトランジスタP1,P2が形成され、第3ウェル領域に、第2ドライバMOSトランジスタN2と、第2アクセスMOSトランジスタN4とが形成されている。 A first driver MOS transistor N1 and a first access MOS transistor N3 are formed in the first well region, and first and second load MOS transistors P1 and P2 are formed in the second well region. In the well region, a second driver MOS transistor N2 and a second access MOS transistor N4 are formed.
Pウェル領域100,300は、選択的にリンなどのN型不純物が注入された活性領域2A,2Dを有し、Nウェル領域200は、選択的にボロン等のP型不純物が注入された活性領域2B,2Cを有する。本明細書では、活性領域2A〜2Dは、トランジスタのソース/ドレインとなる領域と、該領域間に位置し該領域とは逆の導電型のチャネルが形成される領域(基板部分)とを含む領域である。
P well
図1において、活性領域2A〜2Dは、太線で囲まれた領域内に形成され、太線で囲まれる領域外には、素子分離領域が形成されている。 In FIG. 1, active regions 2 </ b> A to 2 </ b> D are formed in a region surrounded by a thick line, and an element isolation region is formed outside the region surrounded by a thick line.
活性領域2A,2Dと活性領域2B,2Cは、ともにほぼ直線状の形状を有し、同じ方向(Pウェル領域およびNウェル領域の延在方向)に延在する。
第1アクセスMOSトランジスタN3は、ソース/ドレインとなる領域を含む活性領域2A(2A1,2A2)と、ポリシリコン配線3Aとにより形成され、第2アクセスMOSトランジスタN4は、ソース/ドレインとなる領域を含む活性領域2D(2D1,2D2)と、ポリシリコン配線3Dとにより形成される。
The first access MOS transistor N3 is formed by an
第1ドライバMOSトランジスタN1は、ソース/ドレインとなる領域を含む活性領域2A(2A1,2A3)と、ポリシリコン配線3Bとにより形成され、第2ドライバMOSトランジスタN2は、ソース/ドレインとなる領域を含む活性領域2D(2D1,2D3)と、ポリシリコン配線3Cとにより形成される。
The first driver MOS transistor N1 is formed by an
第1ロードMOSトランジスタP1は、ソース/ドレインとなる領域を含む活性領域2B(2B1,2B2)と、ポリシリコン配線3Bとにより形成され、第2ロードMOSトランジスタP2は、ソース/ドレインとなる領域を含む活性領域2C(2C1,2C2)と、ポリシリコン配線3Cとにより形成される。
The first load MOS transistor P1 is formed by an
ポリシリコン配線3A〜3Dは、図1に示すように、同じ方向に延在する。すなわち、ポリシリコン配線3A〜3Dは、ワード線が延在する方向(図1における横方向)であって、Pウェル領域とNウェル領域が並ぶ方向に延在する。
As shown in FIG. 1, the
次に、図1に示す埋め込み配線5A〜5Jについて説明する。活性領域2A〜2D、およびポリシリコン配線3A〜3Dを覆うように、図示しない層間絶縁膜が形成されており、該層間絶縁膜に活性領域2A〜2D、およびポリシリコン配線3A〜3Dに達するコンタクト部が形成される。このコンタクト部内にたとえば銅などの導電層を埋め込んでダマシン配線が形成される。これが、埋め込み配線5A〜5Jとなる。すなわち、埋め込み配線5A〜5Jは、上記MOSトランジスタN1〜N4,P1,P2を覆う層間絶縁膜内に形成されている。
Next, the embedded
上記コンタクト部における接続のうち、配線5A,5Jとポリシリコン配線3A,3Dとの接続は、ゲートに接続されるゲートコンタクトであり、配線5D,5Gと活性領域2B,2Cおよびポリシリコン配線3B,3Cとの接続は、ゲートと活性領域とに接続される共通コンタクト(Shared Contact)であり、配線5B〜5Dと活性領域2Aとの間、配線5Eと活性領域2Bとの間、配線5Fと活性領域2Cとの間および配線5G〜5Iと活性領域2Dとの間の接続は、活性領域に接続される拡散コンタクトである。
Of the connections in the contact portion, the connections between the
図1において、N型活性領域2A1は、第1ドライバMOSトランジスタN1のドレインと第1アクセスMOSトランジスタN3のソース/ドレインとに対応する。そして、埋め込み配線5Dを介して、第1ドライバMOSトランジスタN1、第1アクセスMOSトランジスタN3、および第1ロードMOSトランジスタP1のドレインと、第2ドライバMOSトランジスタN2および第2ロードMOSトランジスタP2のゲートとが接続される。この端子(埋め込み配線5D)が、図6に示す等価回路図の記憶ノードNA(第1局所配線)に対応する。
In FIG. 1, the N-type active region 2A1 corresponds to the drain of the first driver MOS transistor N1 and the source / drain of the first access MOS transistor N3. Then, the drains of the first driver MOS transistor N1, the first access MOS transistor N3, and the first load MOS transistor P1, and the gates of the second driver MOS transistor N2 and the second load MOS transistor P2 via the embedded
同様に、第2ドライバMOSトランジスタN2のドレインおよび第2アクセスMOSトランジスタN4のソース/ドレインであるN型活性領域2D1は、埋め込み配線5Gを介して、第2ロードMOSトランジスタP2のドレインと、第1ドライバMOSトランジスタN1および第1ロードMOSトランジスタP1のゲートとに接続される。この端子(埋め込み配線5G)が図6に示す等価回路図の記憶ノードNB(第2局所配線)に対応する。
Similarly, the N-type active region 2D1, which is the drain of the second driver MOS transistor N2 and the source / drain of the second access MOS transistor N4, is connected to the drain of the second load MOS transistor P2 via the embedded
記憶ノードNA,NBについて要約すると以下のようになる。すなわち、第1記憶ノードとなる埋め込み配線5D(第1局所配線)は、第1ドライバMOSトランジスタN1、第1アクセスMOSトランジスタN3および第1ロードMOSトランジスタP1のソース/ドレインと、第2ドライバMOSトランジスタN2および第2ロードMOSトランジスタP2のゲートとを接続し、第2記憶ノードとなる埋め込み配線5G(第2局所配線)は、第2ドライバMOSトランジスタN2、第2アクセスMOSトランジスタN4および第2ロードMOSトランジスタP2のソース/ドレインと、第1ドライバMOSトランジスタN1および第1ロードMOSトランジスタP1のゲートとを接続する。
The storage nodes NA and NB are summarized as follows. That is, the embedded
図1において、配線5A,5Jは、図4に示すワード線(WL)に接続され、配線5B,5Iは、図5に示す接地線(GND線)に接続され、配線5C,5Hは、それぞれ図5に示すビット線BL1,BL2に接続され、配線5E,5Fは、図5に示す電源線(VDD線)に接続される。なお、ワード線、GND線、ビット線、VDD線は、埋め込み配線よりも上層に層間絶縁膜を介して形成されている。
In FIG. 1,
この結果、Pウェル領域100,300内の活性領域2A,2Dの一部領域は、各々ドライバMOSトランジスタN1,N2のソース端子となり、GND電位が与えられる。
As a result, partial regions of the
また、Pウェル領域100,300内の活性領域2A,2Dの一部領域は、各々アクセスMOSトランジスタN3,N4のソース端子となり、各々ビット線BL1、BL2に接続される。
Also, partial regions of
そして、Nウェル領域200内の活性領域2B,2Cの一部領域は、各々ロードMOSトランジスタP1,P2のソース端子となり、各々電源線(VDD線)に接続される。
Then, partial regions of the
また、ポリシリコン配線3A,3Dは、埋め込み配線5A,5Jを介して、ワード線と電気的に接続される。
In addition, the
図1に示すように、埋め込み配線5G(第2局所配線)は、第1ドライバMOSトランジスタN1および第1ロードMOSトランジスタP1のゲート電極となるポリシリコン配線3B(第1導電層,他の導電層)と電気的に接続され、配線5Gが埋め込まれる層間絶縁膜上に投影したときに、ポリシリコン配線3Bとのなす角度が鈍角となるようにポリシリコン配線3Bの長手方向と交差する方向(図1中の実線矢印方向)に延びる傾斜部50Gを有し、埋め込み配線5D(第1局所配線)は、第2ドライバMOSトランジスタN2および第2ロードMOSトランジスタP2のゲート電極となるポリシリコン配線3C(第2導電層,導電層)と電気的に接続され、配線5Dが埋め込まれる層間絶縁膜上に投影したときに、ポリシリコン配線3Cとのなす角度が鈍角となるようにポリシリコン配線3Cの長手方向と交差する方向(図1中の破線矢印方向)に延びる傾斜部50Dを有する。傾斜部50D,50Gは、互いにほぼ平行に延在している。
As shown in FIG. 1, the embedded
図2を参照して、上記層間絶縁膜の上層に、埋め込み配線5D,5Gを覆うように、導電性材料からなる下層セルプレート6(6A,6B)が互いに間隔をあけて形成される。
Referring to FIG. 2, lower cell plates 6 (6A, 6B) made of a conductive material are formed at a distance from each other so as to cover buried
下層セルプレート6Aは、下層セルプレート6Bに向かって突出する突出部60A(第1突出部)を有し、下層セルプレート6Bは、下層セルプレート6Aに向かって突出する突出部60B(第2突出部)を有する。
The lower
また、図2に示す平面上において、下層セルプレート6Aの突出部60Aは下層セルプレート6Bに向かうにつれて幅が狭くなるテーパ形状を有し、下層セルプレート6Bの突出部60Bは下層セルプレート6Aに向かうにつれて幅が狭くなるテーパ形状を有する。下層セルプレート6A,6Bは、それぞれ埋め込み配線5D,5G(第1と第2局所配線)を覆うように形成され、傾斜部50D,50Gに沿って延びる傾斜エッジ部60D,60Gを有している。
In addition, on the plane shown in FIG. 2, the
なお、下層セルプレート6A,6Bと、埋め込み配線5D,5Gとの電気的な接続が確保されている限り、下層セルプレート6A,6Bが埋め込み配線を完全には覆わない構造とすることも可能である。
In addition, as long as the electrical connection between the lower
ところで、埋め込み配線5D,5Gのショートを防止する観点から、該配線5D、5G間には、一定の間隔が必要である。
By the way, from the viewpoint of preventing the embedded
これに対し、上述したメモリセル1においては、埋め込み配線5D,5Gの一部を、活性領域2およびポリシリコン配線3(3B,3C)に対して斜めに延在させることで、埋め込み配線5D,5Gをそれぞれ活性領域2B,2C上で、活性領域2B,2Cに沿って延在させる場合と比べて、該配線5D,5G間に形成されるマージン領域500を大きくすることができる。したがって、埋め込み配線5D,5G形成時のプロセスマージンを確保することができる。この結果、活性領域2Bと活性領域2Cとの間隔を小さくすることができ、メモリセル1の面積を小さくすることができる。
On the other hand, in the
一方、下層セルプレート6A,6Bは、互いに電気的に絶縁された状態で、それぞれ埋め込み配線5D,5Gに接続される。下層セルプレート6A,6Bの形状として、上記のテーパ形状を採用することにより、埋め込み配線5D,5Gをカバーしながら、同一面積のメモリセル内において、効率良く下層セルプレート6A,6Bの面積を増大させることができる。
On the other hand, the lower
図3を参照して、下層セルプレート6A,6Bの上層には、誘電体膜を介して、導電性材料からなる上層セルプレート7が形成される。なお、上層セルプレート7は、下層セルプレート6A,6Bを覆うように形成されている。
Referring to FIG. 3,
以上の構成により、下層セルプレート6Aと上層セルプレート7との間にキャパシタC1(第1キャパシタ)が形成され、下層セルプレート6Bと上層セルプレート7との間にキャパシタC2(第2キャパシタ)が形成される。ここで、下層セルプレート6(6A,6B)を設けることにより、メモリセル面積を拡大することなく、埋め込み配線5(5D,5G)に付加されるキャパシタの容量を大きくすることができる。また、下層セルプレート6A,6Bを、埋め込み配線5D,5Gにそれぞれ直接接触させることにより、他の層間絶縁膜内に形成されたコンタクト部を介して間接的に接続するよりも、接触面積を大きくすることができ、確実に接続することができる。
With the above configuration, the capacitor C1 (first capacitor) is formed between the lower
次に、下層と上層セルプレート6,7よりも上層に形成されるメタル配線について説明する。
Next, metal wirings formed on the lower layer and the upper
図4および図5は、上層セルプレート上に形成される上層メタル配線を示したレイアウト図であり、図4は、ワード線WLを含む第1層メタル配線13A〜13Gの配置を示し、図5は、第1層メタル配線よりも上層に、図示しない層間絶縁膜を介して形成され、ビット線BL1,BL2および電源線(VDD線)および接地線(GND線)を含む第2層メタル配線15A〜15Eの配置を示す。
4 and 5 are layout diagrams showing the upper layer metal wiring formed on the upper layer cell plate, and FIG. 4 shows the arrangement of the first
図4を参照して、ワード線となる配線13Aは、ビアホール14Aを介して埋め込み配線5Aと、ビアホール14Hを介して埋め込み配線5Jと接続されている。また、配線13B,13Gは、それぞれビアホール14B,14Gを介して埋め込み配線5B,5Iと接続され、配線13C,13Fは、それぞれビアホール14C,14Fを介して埋め込み配線5C,5Hと接続され、配線13D,13Eは、それぞれビアホール14D,14Eを介して埋め込み配線5E,5Fと接続される。
Referring to FIG. 4, wiring 13A serving as a word line is connected to embedded
図5を参照して、配線13B,13Gは、それぞれビアホール16A,16Fを介してGND線となる配線15A,15Eと接続され、配線13C,13Fは、それぞれビアホール16B,16Eを介してそれぞれビット線BL1,BL2となる配線15B,15Dと接続され、配線13D,13Eは、それぞれビアホール16C,16Dを介してVDD線となる配線15Cと接続される。
Referring to FIG. 5,
図7は、図5におけるVII−VII断面図である。なお、図7においては、図示および説明の便宜上、埋め込み配線5Dの下部に位置する活性領域2Bの図示を省略している。
7 is a cross-sectional view taken along the line VII-VII in FIG. In FIG. 7, the illustration of the
図7を参照して、下層セルプレート6A,6Bは、それぞれ埋め込み配線5D,5Gと接触するように、それぞれ埋め込み配線5D,5G上に延在している。また、下層セルプレート6A,6Bと上層セルプレート7とは誘電体膜10を挟持している。誘電体膜10としては、たとえば、層間絶縁膜として通常用いられるシリコン酸化膜などが使用可能である。また、さらに好ましい材料としては、より比誘電率の高いシリコン窒化酸化膜やシリコン窒化膜などが挙げられる。
Referring to FIG. 7,
本実施の形態においては、上記の構成により、ビット線の延在方向よりもワード線の延在方向に長い横長型セルにおいて、ドライバMOSトランジスタ、アクセスMOSトランジスタ、ロードMOSトランジスタ上の面積を効率的に用いて、ソフトエラー耐性を向上させるために記憶ノードに付加されたキャパシタを形成することができる。したがって、メモリセル1の面積の増大を抑制しながら、ソフトエラー耐性を向上させることができる。
In the present embodiment, with the above configuration, the area on the driver MOS transistor, the access MOS transistor, and the load MOS transistor is efficiently reduced in a horizontally long cell that is longer in the word line extending direction than in the bit line extending direction. Can be used to form a capacitor added to the storage node to improve soft error tolerance. Therefore, it is possible to improve the soft error resistance while suppressing an increase in the area of the
(実施の形態2)
図10は、実施の形態2に係る半導体記憶装置としてのフルCMOSSRAMのメモリセル1の等価回路図である。
(Embodiment 2)
FIG. 10 is an equivalent circuit diagram of a
図10を参照して、本実施の形態に係るSRAMは、実施の形態1に係るSRAMの変形例であって、記憶ノードNA、NBの双方が、1つのキャパシタC1に接続される点で実施の形態1と異なる。
Referring to FIG. 10, the SRAM according to the present embodiment is a modification of the SRAM according to the first embodiment, and is implemented in that both storage nodes NA and NB are connected to one capacitor C1. This is different from
図8および図9は、上記フルCMOSSRAMのメモリセル1の平面図である。なお、図8は、埋め込み配線上に形成されるキャパシタC1の下層セルプレートのレイアウトを、図9は、下層セルプレート上に誘電体膜を介して形成されるキャパシタC1の上層セルプレートのレイアウトを示す。なお、層間絶縁膜内に形成された、記憶ノードNA,NBを含む埋め込み配線までのレイアウトについては、実施の形態1(図1)と同様である。
8 and 9 are plan views of the
図8を参照して、埋め込み配線5Dを有する層間絶縁膜上に、導電性材料からなる、キャパシタC1の下層セルプレート6が形成される。なお、下層セルプレート6は、埋め込み配線5D(第1局所配線)を覆うように形成されている。下層セルプレート6と埋め込み配線5Dとは、コンタクト部61において接続されている。
Referring to FIG. 8,
図9を参照して、下層セルプレート6の上層には、導電性材料からなる、キャパシタC1の上層セルプレート7が形成される。上層セルプレート7と埋め込み配線5Gとは、コンタクト部71において接続されている。この構成により、下層と上層セルプレート6,7間にキャパシタC1が形成される。
Referring to FIG. 9, an
図10に示すように、記憶ノードNA,NB間にキャパシタC1を設けることで、一方の記憶ノードの電位が下がっても、他方の記憶ノードの電位も追随して下がるので、結果としてソフトエラー耐性が向上すると考えられる。 As shown in FIG. 10, by providing the capacitor C1 between the storage nodes NA and NB, even if the potential of one storage node is lowered, the potential of the other storage node is also lowered, resulting in soft error resistance. Is thought to improve.
なお、実施の形態1と同様の事項については、詳細な説明は繰り返さない。
(実施の形態3)
図14は、実施の形態3に係る半導体記憶装置としてのフルCMOSSRAMのメモリセル1の等価回路図である。
Detailed description of the same matters as in the first embodiment will not be repeated.
(Embodiment 3)
FIG. 14 is an equivalent circuit diagram of a
図14を参照して、本実施の形態に係るSRAMは、実施の形態1に係るSRAMの変形例であって、記憶ノードNA、NBの双方が、2つのキャパシタC1,C2(第1と第2キャパシタ)に接続される点で実施の形態1と異なる。 Referring to FIG. 14, the SRAM according to the present embodiment is a modification of the SRAM according to the first embodiment, and both storage nodes NA and NB include two capacitors C1 and C2 (first and second capacitors). The second embodiment is different from the first embodiment in that it is connected to two capacitors.
図11は、上記フルCMOSSRAMのメモリセル1の平面図であり、下層セルプレート上に誘電体膜を介して形成される、キャパシタC1,C2の上層セルプレートのレイアウトを示す。
FIG. 11 is a plan view of the
なお、層間絶縁膜内に形成された、記憶ノードを含む埋め込み配線層までのレイアウトと、埋め込み配線層上に形成される下層セルプレート6A,6Bの形状とについては、実施の形態1(図1,図2)と同様である。
The layout up to the embedded wiring layer including the storage node formed in the interlayer insulating film and the shapes of the lower
図11を参照して、上層セルプレート7A,7B(第1と第2上層プレート)が、互いに間隔をあけて形成される。
Referring to FIG. 11,
この結果、下層と上層セルプレート6A,7A間にキャパシタC1(第1キャパシタ)が、セルプレート6B,7B間にキャパシタC2(第2キャパシタ)が各々形成される。
As a result, a capacitor C1 (first capacitor) is formed between the lower layer and the
ここで、セルプレート6A,7B間と、セルプレート6B,7A間とは、それぞれセルプレート6(6A,6B),7(7A,7B)間の誘電体膜に形成されたコンタクトホール4A,4B(第1と第2コンタクトホール)を介して交互接続(クロスカップル)されている。
Here, between the
上記の交互接続の結果、記憶ノードNA,NBには、それぞれ2つのキャパシタC1,C2が接続されることとなる。また、キャパシタC1,C2は、インバータの入出力間でカップリングされることとなるので、ミラー効果により、キャパシタC1,C2の容量が増大(最大で約2倍)する。 As a result of the alternate connection, two capacitors C1 and C2 are connected to the storage nodes NA and NB, respectively. Further, since the capacitors C1 and C2 are coupled between the input and output of the inverter, the capacitance of the capacitors C1 and C2 increases (about twice as much as the maximum) due to the Miller effect.
本実施の形態における上層と下層セルプレート6,7の形状について要約すると以下のようになる。すなわち、下層セルプレート6Aは、下層セルプレート6Bに向かって突出する突出部60A(第1突出部)を有し、下層セルプレート6Bは、下層セルプレート6Aに向かって突出する突出部60B(第2突出部)を有し、上層セルプレート7Aは、突出部60Bと重なるように上層セルプレート7B側に突出する突出部70A(第3突出部)を有し、上層セルプレート7Bは、突出部60Aと重なるように上層セルプレート7A側に突出する突出部70B(第4突出部)を有し、突出部60Aと突出部70Bとがコンタクトホール4A(第1コンタクトホール)を介して電気的に接続され、突出部60Bと突出部70Aとがコンタクトホール4B(第2コンタクトホール)を介して電気的に接続されている。
The shapes of the upper layer and lower
また、上層と下層セルプレート6,7を接続するコンタクトホール4A,4Bは、それぞれ埋め込み配線5D,5G(第1と第2局所配線)上に形成されている。
The contact holes 4A and 4B that connect the upper and
図12および図13は、層間絶縁膜11上に形成される上層配線のレイアウトの一例を示した図である。 12 and 13 are diagrams showing an example of the layout of the upper layer wiring formed on the interlayer insulating film 11.
図12および図13を参照して、上層メタル配線については、実施の形態1と同様に配置される。 Referring to FIG. 12 and FIG. 13, the upper metal wiring is arranged in the same manner as in the first embodiment.
図15に、上記の構造を有するメモリセル1の断面構造を示す。図15は、図13に示すメモリセル1のXV−XV断面図である。なお、図15および後述する図16から図22においては、図示および説明の便宜上、埋め込み配線5Dの下部に位置する活性領域2Bの図示を省略している。
FIG. 15 shows a cross-sectional structure of the
図15を参照して、本実施の形態に係るSRAMにおいて、下層セルプレート6A,6Bは、それぞれ埋め込み配線5D,5G上に達し、埋め込み配線5D,5Gの厚みは、下層セルプレート6A,6Bの厚みよりも大きい。具体的には、たとえば下層セルプレート6A,6Bの厚みは50nm以上200nm以下程度であり、層間絶縁膜9の厚みは、下層セルプレート6A,6Bの厚みに応じて200nm以上500nm以下程度である。埋め込み配線5D,5Gの厚みは、層間絶縁膜9と同様に200nm以上500nm以下程度である。
Referring to FIG. 15, in the SRAM according to the present embodiment, lower
層間絶縁膜9および埋め込み配線5D,5Gの厚みをある一定以上とすることで、CMP(Chemical Mechanical Polishing)研磨などによって埋め込み配線5D,5Gを形成することができる。この結果、下層セルプレートを段差の少ない平面上に形成することができる。したがって、一定の容量のキャパシタが安定して形成される。
By setting the thickness of the
図15に示すSRAMのメモリセル1の製造工程について、図16から図21を用いて説明する。
The manufacturing process of the
図16から図21は、図15の状態に至るまでの各工程を示した断面図であり、図15に相当する断面を示した図である。 16 to FIG. 21 are cross-sectional views showing each process up to the state of FIG. 15, and are views showing a cross-section corresponding to FIG.
図16に示すように、半導体基板12Aの主表面に、活性領域2を規定するように選択的に素子分離絶縁層12を形成する。そして、活性領域2にゲート絶縁層(図示せず)を介して、ゲート電極となるポリシリコン配線3(図5中では3A,3C)、シリサイド膜30(図5中では30A,30C)、窒化膜8を形成する。
As shown in FIG. 16, the element
次に、窒化膜8を覆うように層間絶縁層9を形成し、窒化膜8および層間絶縁層9を貫通するコンタクトホール4Cを形成し、コンタクトホール4C内に埋め込み配線5Dを形成する。なお、この形成方法については、その他の埋め込み配線5についても同様である。
Next, an
層間絶縁膜9を覆うように、たとえばTiN、ポリシリコンなどの導電性材料からなる導電膜6Cを堆積する。なお、導電膜6Cにポリシリコンを用いる際は、低抵抗化のため、たとえばPなどの不純物をドープすることが好ましい。以上の工程により、図16に示す状態となる。
A conductive film 6C made of a conductive material such as TiN or polysilicon is deposited so as to cover the
導電膜6Cにレジストを塗布し、フォトマスクを用いて該レジストにパターンを転写する。その後、エッチングを行なうことにより、導電層6Cがパターニングされ、図17に示すように、下層セルプレート6A,6Bが形成される。
A resist is applied to the conductive film 6C, and a pattern is transferred to the resist using a photomask. Thereafter, by etching, the conductive layer 6C is patterned, and
図18に示すように、下層セルプレート6A,6Bを覆うように、誘電体膜10を堆積する。誘電体膜10としては、たとえばSiN、SiO2などが用いられる。ここで、該誘電体膜10は、上層セルプレート7A,7Bを形成するためのパターニングの際に、エッチングストッパとして機能することもできる。
As shown in FIG. 18, the
ここで、誘電体膜10の厚みは層間絶縁膜9の厚みよりも小さい。これにより、誘電体膜10内に形成されるコンタクトホール4A,4Bの形成が容易になる。
Here, the thickness of the
図19に示すように、誘電体膜10をパターニングして、上層と下層セルプレート6,7を接続するためのコンタクトホール4(図19中では4B)を形成する。
As shown in FIG. 19, the
図20に示すように、誘電体膜10を覆うように、たとえばTiN、ポリシリコンなどの導電性材料からなる導電膜7Cを堆積する。なお、導電膜7Cにポリシリコンを用いる際は、低抵抗化のため、たとえばPなどの不純物をドープすることが好ましい。
As shown in FIG. 20, a conductive film 7C made of a conductive material such as TiN or polysilicon is deposited so as to cover the
導電膜7Cにレジストを塗布し、フォトマスクを用いて該レジストにパターンを転写する。その後、エッチングを行なうことにより、導電層7Cがパターニングされ、図21に示すように、上層セルプレート7A,7Bが形成される。これにより、下層と上層セルプレート6,7間に、キャパシタC1,C2が形成される。
A resist is applied to the conductive film 7C, and a pattern is transferred to the resist using a photomask. Thereafter, the conductive layer 7C is patterned by etching, and
その後、上層セルプレート7A,7Bを覆うように層間絶縁膜11Aを堆積し、層間絶縁膜11A上に、第1メタル配線13(13A〜13G)を形成する。さらに、第1メタル配線13を覆うように層間絶縁膜11Bを堆積し、層間絶縁膜11B上に第2メタル配線15(15A〜15E)を形成する。これにより、図15に示す構造が得られる。
Thereafter, an interlayer insulating film 11A is deposited so as to cover the
なお、下層と上層セルプレート6,7としては、上述したポリシリコン層などによる単層構造の他に、たとえばポリシリコン層とシリサイド層との積層構造や、メタル層と他の導電層との積層構造とすることが可能である。これにより、下層と上層セルプレート6,7の低抵抗化を行なえる。
As the lower layer and upper
また、下層と上層セルプレート6,7の形成時に、図22に示すように、該セルプレート6,7の表面を祖面化することで、同面積のメモリセル上で、キャパシタC1,C2の容量を増大することができる。これにより、SRAMのソフトエラー耐性をさらに向上させることができる。
Further, when the lower and
上述したSRAMの構成について換言すると、以下のようになる。すなわち、本実施の形態に係るSRAM(半導体記憶装置)は、Pウェル領域(第1ウェル領域)に形成された第1ドライバMOSトランジスタN1と第1アクセスMOSトランジスタN3と、Nウェル領域(第2ウェル領域)に形成された第1と第2ロードMOSトランジスタP1,P2と、Pウェル領域(第3ウェル領域)に形成された第2ドライバMOSトランジスタN2と第2アクセスMOSトランジスタN4とを有するメモリセル1と、MOSトランジスタN1〜N4,P1,P2を覆う層間絶縁膜9内に形成され、第1ドライバMOSトランジスタN1、第1アクセスMOSトランジスタN3および第1ロードMOSトランジスタP1のソース/ドレインと、第2ドライバMOSトランジスタN2および第2ロードMOSトランジスタP2のゲートとを接続する埋め込み配線5D(第1局所配線)と、層間絶縁膜9内に形成され、第2ドライバMOSトランジスタN2、第2アクセスMOSトランジスタN4および第2ロードMOSトランジスタP2のソース/ドレインと、第1ドライバMOSトランジスタN1および第1ロードMOSトランジスタP1のゲートとを接続する埋め込み配線5G(第2局所配線)と、層間絶縁膜9上に設けられ、埋め込み配線5D,5Gに接続された第1キャパシタC1と、層間絶縁膜9上に設けられ埋め込み配線5D,5Gに接続された第2キャパシタC2と、第1と第2キャパシタC1,C2よりも上層にワード線WL、ビット線BL1,BL2、接地線(GND線)および電源線(VDD線)とを備える。
In other words, the configuration of the SRAM described above is as follows. That is, the SRAM (semiconductor memory device) according to the present embodiment includes the first driver MOS transistor N1, the first access MOS transistor N3, and the N well region (second well region) formed in the P well region (first well region). Memory having first and second load MOS transistors P1, P2 formed in the well region), a second driver MOS transistor N2 and a second access MOS transistor N4 formed in the P well region (third well region) A source / drain of a first driver MOS transistor N1, a first access MOS transistor N3, and a first load MOS transistor P1, formed in an
第1と第2キャパシタC1,C2よりも上層に、ワード線、ビット線、接地線および電源線を含む層が積層されることで、第1と第2キャパシタの信頼性が向上する。これにより、ソフトエラー耐性が大きいSRAMを得ることができる。 Since the layers including the word line, the bit line, the ground line and the power supply line are stacked above the first and second capacitors C1 and C2, the reliability of the first and second capacitors is improved. Thereby, an SRAM having a high soft error resistance can be obtained.
ここで、キャパシタC1,C2の容量について、本実施の形態に係る構造と、実施の形態1に係る構造とを比較する。本実施の形態においては、まず、記憶ノードNA,NBにそれぞれ2つの容量が付加されることにより、記憶ノードNA,NBに付加されたキャパシタの合計容量は、記憶ノードNA,NBにそれぞれキャパシタが1つずつ付加された場合(実施の形態1)と比較して、それぞれ2倍となる。また、上述したミラー効果により、キャパシタC1,C2の容量は、それぞれ最大で約2倍の範囲で増大する。 Here, regarding the capacitances of the capacitors C1 and C2, the structure according to the present embodiment is compared with the structure according to the first embodiment. In the present embodiment, first, two capacitors are added to the storage nodes NA and NB, respectively, so that the total capacity of the capacitors added to the storage nodes NA and NB is equal to each of the storage nodes NA and NB. Compared to the case where one is added (Embodiment 1), each is doubled. Further, due to the above-described Miller effect, the capacitances of the capacitors C1 and C2 increase in a range of about twice as much as each maximum.
一方、上層セルプレートを、図11に示すように、2つに分割し、互いに間隔を開けて形成することにより、実施の形態1と比べて、同面積のメモリセル上で、見積もり上、上層セルプレート7(7A,7B)の面積はたとえば約0.7倍となる。 On the other hand, as shown in FIG. 11, the upper cell plate is divided into two parts and spaced apart from each other, so that the upper layer cell is estimated on the memory cell having the same area as that of the first embodiment. The area of the cell plate 7 (7A, 7B) is about 0.7 times, for example.
したがって、本実施の形態に係るSRAMのメモリセルにおいては、上述したミラー効果などが期待できることから、同面積のメモリセル上で、実施の形態1に係る構造と比べて、たとえば約2.8倍(2×2×0.7=2.8)の容量を確保することができる。 Therefore, in the SRAM memory cell according to the present embodiment, since the above-described mirror effect and the like can be expected, the memory cell having the same area has, for example, about 2.8 times the structure according to the first embodiment. A capacity of (2 × 2 × 0.7 = 2.8) can be secured.
ところで、本実施の形態に係るメモリセルは、3分割されたウェルがワード線の延在方向に並び、ビット線方向よりもワード線方向に長いメモリセル(いわゆる横長型セル)である。 By the way, the memory cell according to the present embodiment is a memory cell (so-called horizontally long cell) in which three wells are arranged in the word line extending direction and longer in the word line direction than in the bit line direction.
横長型セルにおいては、3つのウエルが形成され、第1と第2記憶ノード(NA,NB)は、それぞれ異なるウエルに位置する。ここで、一方の記憶ノードが位置するウエルに、ソフトエラーの要因となるα線などによる電荷が入射した場合、素子分離領域によって隔てられた異なるウエルに位置する他方の記憶ノードは、この電荷の影響をほとんど受けることがない。したがって、一方の記憶ノードのみが上記電荷の影響を受けることになり、ソフトエラーに対する影響が緩和されにくい。 In the horizontally long cell, three wells are formed, and the first and second storage nodes (NA, NB) are located in different wells. Here, when charges due to alpha rays or the like that cause a soft error are incident on the well where one storage node is located, the other storage node located in a different well separated by the element isolation region Little affected. Therefore, only one storage node is affected by the charge, and the influence on the soft error is difficult to be mitigated.
これに対し、2つの記憶ノードに接合されるキャパシタを設けることで、該キャパシタを介して2つの記憶ノードが互いに接続されるので、たとえばHレベル側の記憶ノードの電位が低下した場合に、それに伴ってLレベル側の記憶ノードの電位も低下する。すなわち、一方の記憶ノードのみの電位が急激に変化するのを抑制することができる。この結果、ソフトエラー耐性が向上する。このように、上述した本実施の形態に係る構成は、横長型セルにおいて、特に有効に機能する。 On the other hand, by providing a capacitor that is joined to two storage nodes, the two storage nodes are connected to each other via the capacitor. For example, when the potential of the storage node on the H level side drops, Along with this, the potential of the storage node on the L level side also decreases. That is, it is possible to suppress a sudden change in the potential of only one storage node. As a result, soft error resistance is improved. Thus, the configuration according to the present embodiment described above functions particularly effectively in a horizontally long cell.
また、横長型セルの特徴について、上記とは別の観点から説明する。一般に、ソフトエラーが生じ得るような急激なウエルへの電荷の注入があった場合、その電荷は、素子分離膜に挟まれた同一ウェル内で、他のメモリセルに伝播する。 Further, the characteristics of the horizontally long cell will be described from a viewpoint different from the above. Generally, when there is a sudden injection of a charge into a well that may cause a soft error, the charge propagates to other memory cells in the same well sandwiched between element isolation films.
分離されたウェルがビット線の延在方向に並ぶセル構造(縦長型セル構造)においては、ワード線の延在方向にソフトエラーが伝播する可能性が大きくなる。ここで、ECC(Error Correction Code)回路を組み込んだパリティを、各々のワード線に設けることを考えると、縦長型セルの場合、同一のワード線において多く(たとえば3つ以上)のメモリセルでのソフトエラー(いわゆるマルチビット不良)が生じる可能性が高いため、各々のワード線に対して、多くのパリティが必要となる。このことは、チップ面積の微細化、動作の高速化の観点から不利である。 In a cell structure (longitudinal cell structure) in which the separated wells are arranged in the extending direction of the bit line, the possibility that a soft error propagates in the extending direction of the word line is increased. Here, considering that a parity incorporating an ECC (Error Correction Code) circuit is provided in each word line, in the case of a vertically long cell, a large number (for example, three or more) of memory cells in the same word line. Since there is a high possibility that a soft error (so-called multi-bit failure) will occur, a lot of parity is required for each word line. This is disadvantageous from the viewpoint of miniaturizing the chip area and speeding up the operation.
これに対し、本実施の形態に係るメモリセルは、分割されたウェルがワード線の延在方向に並ぶ横長型セルであるので、ワード線方向にソフトエラーが伝播するのを防止することができ、各々のワード線に接続されるパリティを少なくすることができる。したがって、より効率的に、チップ面積の微細化、動作の高速化を図りながら、ソフトエラー耐性の大きいSRAMを提供することができる。 On the other hand, since the memory cell according to the present embodiment is a horizontally long cell in which the divided wells are arranged in the extending direction of the word line, it is possible to prevent the soft error from propagating in the word line direction. The parity connected to each word line can be reduced. Therefore, it is possible to provide an SRAM with high soft error resistance while more efficiently reducing the chip area and increasing the operation speed.
ところで、上層と下層セルプレート6,7の厚みは、上述した範囲内で形成されるが、下層セルプレート6(6A,6B)を上層セルプレート7(7A,7B)よりも厚く形成した場合、下層セルプレート6の側面を誘電体膜および上層セルプレート7で覆うことで、該側面部分にもキャパシタを形成することができるので、キャパシタ容量が増大する。
By the way, although the thickness of the upper layer and the lower
一方、上層セルプレート7を厚くした場合、上層セルプレート7の抵抗を下げることができるので、上層プレート7を周辺回路の接続配線として用いることができる。
On the other hand, when the
下層セルプレート6としては、たとえばポリシリコンが用いられ、上層セルプレート7としては、たとえばポリシリコンとシリサイドの積層構造(以下、ポリサイド構造という)が用いられる。なお、下層セルプレート6としてポリサイド構造を用いることは、キャパシタ誘電体膜の絶縁性を確保する観点から適切ではない。
As the lower
本実施の形態に係るSRAMのメモリセルにおいては、上記の構成により、ビット線の延在方向よりもワード線の延在方向に長い横長型セルにおいて、ドライバMOSトランジスタ、アクセスMOSトランジスタ、ロードMOSトランジスタ上の面積を、実施の形態1よりもさらに効率的に用いて、ソフトエラー耐性を向上させるために記憶ノードに付加されたキャパシタを形成することができる。したがって、メモリセル1の面積の増大を抑制しながら、ソフトエラー耐性を向上させる効果をさらに高めることができる。
In the SRAM memory cell according to the present embodiment, the driver MOS transistor, the access MOS transistor, and the load MOS transistor in the horizontally long cell that is longer in the extending direction of the word line than in the extending direction of the bit line. The upper area can be used more efficiently than in the first embodiment to form a capacitor added to the storage node in order to improve soft error resistance. Therefore, it is possible to further enhance the effect of improving the soft error resistance while suppressing an increase in the area of the
具体的には、たとえば、セルサイズが1μm2(2μm×0.5μm)、ゲート長が0.13μm、電源電圧が1.8Vのメモリセルにおいて、1つの記憶ノードに対して約2.4fFの容量を付加することができる。ここで、下層と上層セルプレートに挟持される誘電体膜の厚さは、たとえば約15nmである。 Specifically, for example, in a memory cell having a cell size of 1 μm 2 (2 μm × 0.5 μm), a gate length of 0.13 μm, and a power supply voltage of 1.8 V, about 2.4 fF for one storage node. Capacity can be added. Here, the thickness of the dielectric film sandwiched between the lower layer and the upper layer cell plate is, for example, about 15 nm.
また、上層と下層セルプレート6,7を接続するコンタクトホール4A,4Bを、それぞれ埋め込み配線5D,5G(第1と第2局所配線)上に形成することで、コンタクトホール4A,4Bの形成時に該配線5D,5Gがエッチングストッパとなる。したがって、該コンタクト4A,4Bの形成時に、層間絶縁膜9を突き抜けてMOSトランジスタを損傷することがない。
Further,
なお、実施の形態1と同様の事項については、詳細な説明は繰り返さない。
また、以上の説明では、半導体基板上にメモリセル1を形成する場合について説明したが、上記の構造は、基板上に絶縁層を介在して半導体層を配置した構成(いわゆるSOI(Semiconductor on Insulator)構造)を採用する場合にも適用できる。この点については、上述した、または、後述する各実施の形態についても同様である。
Detailed description of the same matters as in the first embodiment will not be repeated.
In the above description, the case where the
(実施の形態4)
図23から図25は、実施の形態4に係る半導体記憶装置としてのフルCMOSSRAMのメモリセル1の平面図である。なお、図23は、層間絶縁膜内に形成された、記憶ノードを含む埋め込み配線までのレイアウトを示し、図24は、埋め込み配線よりも上層に形成される第1層メタル配線17A〜17Gの配置を示し、図25は、第1メタル配線よりも上層に形成される第2メタル配線19A〜19Cの配置を示す図である。
(Embodiment 4)
23 to 25 are plan views of a
本実施の形態に係る半導体記憶装置は、上述した実施の形態3に係る半導体記憶装置の変形例であって、図23から図25に示すように、ビット線をワード線よりも下層に配置した点で、実施の形態3と異なる。 The semiconductor memory device according to the present embodiment is a modification of the above-described semiconductor memory device according to the third embodiment, and the bit lines are arranged below the word lines as shown in FIGS. This is different from the third embodiment.
図23において、VDD線と接続される埋め込み配線5Eは、VDD線とのコンタクトを考慮して、活性領域2B上から、活性領域2C側に向かって、ワード線方向に延在している。なお、埋め込み配線5Fについても同様に、活性領域2C上から、活性領域2B側に向かって、ワード線方向に延在している。なお、その他のレイアウトについては、上述した各実施の形態と同様である。
In FIG. 23, the embedded
図24および図25を参照して、ビット線BL1,BL2はワード線WLよりも下層に配置されている。すなわち、下層セルプレート6A,6B上に上層セルプレート7A,7Bが、上層セルプレート7A,7B上にビット線BL1,BL2を含む第1メタル配線層が、第1メタル配線層上にワード線WLを含む第2メタル配線層が積層されている。
Referring to FIGS. 24 and 25, bit lines BL1 and BL2 are arranged in a lower layer than word line WL. That is, the
図24において、ビット線BL1,BL2となる配線17C,17Eは、それぞれビアホール18C,18Fを介して埋め込み配線5C,5Hと接続され、VDD線となる配線17Dは、ビアホール18Dを介して配線5Eと、ビアホール18Eを介して配線5Fと接続されている。また、配線17A,17Gは、それぞれビアホール18A,18Hを介して埋め込み配線5A,5Jと接続され、配線17B,17Fは、それぞれビアホール18B,18Gを介して埋め込み配線5B,5Iと接続される。
In FIG. 24,
図25において、配線17A,17Gは、それぞれビアホール20A,20Dを介してワード線となる配線19Aと接続され、配線17B,17Fは、それぞれビアホール20B,20Cを介してそれぞれGND線となる配線19B,19Cと接続される。
In FIG. 25,
なお、上述した各実施の形態と同様の事項については、詳細な説明は繰り返さない。
本実施の形態においても、上述した各実施の形態と同様に、ソフトエラー耐性が大きいSRAMを得ることができる。
Detailed description of the same matters as those of the above-described embodiments will not be repeated.
Also in the present embodiment, an SRAM having a high soft error resistance can be obtained as in the above-described embodiments.
また、メタル配線においては、通常、下層の配線の膜厚が上層の配線の膜厚よりも小さいので、ビット線をワード線よりも下層に配置することで、ビット容量が低減され、動作の高速化を図ることができる。 In metal wiring, the thickness of the lower layer wiring is usually smaller than the thickness of the upper layer wiring. Therefore, the bit capacity is reduced by arranging the bit line in the lower layer than the word line, and the operation speed is increased. Can be achieved.
(実施の形態5)
図27は、実施の形態5に係る半導体記憶装置としてのフルCMOSSRAMのメモリセル1の等価回路図である。
(Embodiment 5)
FIG. 27 is an equivalent circuit diagram of a
本実施の形態に係る半導体記憶装置は、上述した実施の形態3に係る半導体記憶装置の変形例であって、図27に示すように、上述した容量C1、C2に加えて容量C3、C4
がが付加される点で、実施の形態3と異なる。
The semiconductor memory device according to the present embodiment is a modification of the semiconductor memory device according to the above-described third embodiment. As shown in FIG. 27, in addition to the above-described capacitors C1 and C2, capacitors C3 and C4 are used.
Is different from the third embodiment in that is added.
図26は、上記フルCMOSSRAMのメモリセル1の平面図である。
図26を参照して、上層セルプレート7よりも上層に、誘電体膜を介してセルプレート700(第3の上層セルプレート)が形成されている。なお、セルプレート700は、上層セルプレート7A,7Bを覆うように形成される。
FIG. 26 is a plan view of the
Referring to FIG. 26, a cell plate 700 (third upper layer cell plate) is formed above the upper
この結果、上層セルプレート7A,7Bとセルプレート700間に、それぞれキャパシタC3,C4が形成される。なお、セルプレート700は、電源線またはGND線に接続される。
As a result, capacitors C3 and C4 are formed between the
上記の構成により、図27に示す等価回路に相当するメモリセル構造が得られる。これにより、記憶ノードNA,NBに付加されるキャパシタの容量をさらに大きくすることができ、ソフトエラーを防止する効果をさらに高めることができる。 With the above configuration, a memory cell structure corresponding to the equivalent circuit shown in FIG. 27 is obtained. Thereby, the capacitance of the capacitor added to storage nodes NA and NB can be further increased, and the effect of preventing soft errors can be further enhanced.
図28は、上述したメモリセル1が集合した状態を示す平面図である。なお、図28における上下方向がビット線が延びる列方向であり、左右方向がワード線が延びる行方向である。
FIG. 28 is a plan view showing a state in which the above-described
図28を参照して、セルプレート700は、複数のメモリセルに亘って延在させることが可能である。
Referring to FIG. 28,
図26から図28においては、実施の形態3に係るSRAMのメモリセル上にセルプレート700を形成する場合について記載したが、これは実施の形態1,2に係るメモリセル上に形成してもよい。この場合も上記と同様の効果を奏する。
In FIG. 26 to FIG. 28, the case where the
なお、上述した各実施の形態と同様の事項については、詳細な説明は繰り返さない。
(実施の形態6)
図29は、実施の形態6に係る半導体記憶装置としてのフルCMOSSRAMのメモリセル1のレイアウトを示した平面図である。また、図30は、図29におけるXXX−XXX断面である。なお、本実施の形態に係る半導体記憶装置は、上述した実施の形態3に係る半導体記憶装置の変形例であり、実施の形態3に対して、下層と上層セルプレート6,7のレイアウト配置が異なる。
Detailed description of the same matters as those of the above-described embodiments will not be repeated.
(Embodiment 6)
FIG. 29 is a plan view showing a layout of a
図29および図30を参照して、下層セルプレート6A,6Bは、それぞれ埋め込み配線5D,5Gの一部を覆うように形成され、それぞれ埋め込み配線5D,5Gと接続される。また、下層セルプレート6A,6B上にはそれぞれ上層セルプレート7A,7Bが形成され、下層と上層セルプレート6A,7AがキャパシタC1を、下層と上層セルプレート6B,7BがキャパシタC2を形成する。なお、上層セルプレート7A,7Bは、それぞれ埋め込み配線5G,5Dの一部を覆うように形成され、それぞれ埋め込み配線5G,5Dと接続される。
Referring to FIGS. 29 and 30,
実施の形態3に係るSRAMの構造と、本実施の形態に係るSRAMの構造とを比較して説明すると、以下のようになる。すなわち、実施の形態3に係るSRAMにおいては、第1ドライバMOSトランジスタN1のゲートと、第1ドライバMOSトランジスタN1および第1アクセスMOSトランジスタN3に共有される活性領域2A1とを含む領域(第1領域)上にキャパシタC1(第1キャパシタ)を形成し、第2ドライバMOSトランジスタN2のゲートと、第2ドライバMOSトランジスタN2および第2アクセスMOSトランジスタN4に共有される活性領域2D1とを含む領域(第2領域)上にキャパシタC2(第2キャパシタ)を形成したのに対し、本実施の形態に係るSRAMにおいては、上記第1領域上にキャパシタC2(第2キャパシタ)を形成し、上記第2領域上にキャパシタC1(第1キャパシタ)を形成している。 A comparison between the structure of the SRAM according to the third embodiment and the structure of the SRAM according to the present embodiment is as follows. That is, in the SRAM according to the third embodiment, a region (first region) including the gate of the first driver MOS transistor N1 and the active region 2A1 shared by the first driver MOS transistor N1 and the first access MOS transistor N3. ) To form a capacitor C1 (first capacitor), and a region (first region) including the gate of the second driver MOS transistor N2 and the active region 2D1 shared by the second driver MOS transistor N2 and the second access MOS transistor N4 On the other hand, in the SRAM according to the present embodiment, the capacitor C2 (second capacitor) is formed on the first region and the second region is formed. A capacitor C1 (first capacitor) is formed thereon.
本実施の形態においても、上記の構成により、実施の形態3と同様に、記憶ノードNA,NBにそれぞれ2つのキャパシタC1,C2が接続される。また、キャパシタC1,C2は、インバータの入出力間に接続されるため、上述したミラー効果が期待できる。したがって、本実施の形態においても、メモリセル1の中央部の面積を効率的に用いて、ソフトエラー耐性を向上させるための、容量の大きなキャパシタを形成することができる。
Also in the present embodiment, two capacitors C1 and C2 are connected to storage nodes NA and NB, respectively, in the same manner as in the third embodiment by the above configuration. Further, since the capacitors C1 and C2 are connected between the input and output of the inverter, the above-described mirror effect can be expected. Therefore, also in the present embodiment, it is possible to form a capacitor having a large capacity for improving the soft error resistance by efficiently using the area of the central portion of the
なお、上述した各実施の形態と同様の事項については、詳細な説明は繰り返さない。
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組み合わせることは、当初から予定されている。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
Detailed description of the same matters as those of the above-described embodiments will not be repeated.
Although the embodiments of the present invention have been described above, it is planned from the beginning to appropriately combine the characteristic portions of the above-described embodiments. Moreover, it should be thought that embodiment disclosed this time is an illustration and restrictive at no points. The scope of the present invention is defined by the terms of the claims, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
1 メモリセル、2A〜2D(2A1〜3,2B1〜2,2C1〜2,2D1〜3) 活性領域、3A〜3D ポリシリコン配線、4A,4B コンタクトホール(上下セルプレート)、4C コンタクトホール(埋め込み配線)、5A〜5J 埋め込み配線、6,6A,6B 下層セルプレート、7,7A,7B 上層セルプレート、6C,7C 導電膜、8 窒化膜、9,11A,11B 層間絶縁膜、10 誘電体膜、12 素子分離絶縁膜、12A 半導体基板、13A〜13G,17A〜17G 第1層メタル配線、14A〜14H,18A〜18H ビアホール、15A〜15E,19A〜19C 第2層メタル配線、16A〜16F,20A〜20C ビアホール、30A,30C シリサイド膜、50D,50G 傾斜部、60A,60B,70A,70B 突出部、60D,60G 傾斜エッジ部、61,71 コンタクト部、100,300 Pウェル領域、200 Nウェル領域、500 マージン領域、700 セルプレート、N1 第1ドライバMOSトランジスタ、N2 第2ドライバMOSトランジスタ、N3 第1アクセスMOSトランジスタ、N4 第2アクセスMOSトランジスタ、P1 第1ロードMOSトランジスタ、P2 第2ロードMOSトランジスタ、C1,C2,C3,C4 キャパシタ、WL ワード線、BL1,BL2 ビット線、NA,NB 記憶ノード。 1 memory cell, 2A-2D (2A1-3, 2B1-2, 2C1-2, 2D1-3) active region, 3A-3D polysilicon wiring, 4A, 4B contact hole (upper and lower cell plates), 4C contact hole (embedded) Wiring), 5A to 5J buried wiring, 6, 6A, 6B lower cell plate, 7, 7A, 7B upper cell plate, 6C, 7C conductive film, 8 nitride film, 9, 11A, 11B interlayer insulating film, 10 dielectric film 12 element isolation insulating film, 12A semiconductor substrate, 13A-13G, 17A-17G first layer metal wiring, 14A-14H, 18A-18H via hole, 15A-15E, 19A-19C second layer metal wiring, 16A-16F, 20A-20C via hole, 30A, 30C silicide film, 50D, 50G inclined portion, 60A, 60B , 70A, 70B Protruding part, 60D, 60G Inclined edge part, 61, 71 Contact part, 100, 300 P well area, 200 N well area, 500 margin area, 700 cell plate, N1 first driver MOS transistor, N2 second Driver MOS transistor, N3 first access MOS transistor, N4 second access MOS transistor, P1 first load MOS transistor, P2 second load MOS transistor, C1, C2, C3, C4 capacitor, WL word line, BL1, BL2 bit line , NA, NB Storage nodes.
Claims (3)
前記ワード線の延在方向と直交する方向に延びるビット線と、
前記ワード線の延在方向に順に並ぶ第1導電型の第1ウェル、第2導電型の第2ウェルおよび第1導電型の第3ウェルと、
前記第1ウェルに形成された第1ドライバMOSトランジスタと第1アクセスMOSトランジスタと、
前記第2ウェルに形成された第1ロードMOSトランジスタと第2ロードMOSトランジスタと、
前記第3ウェルに形成された第2ドライバMOSトランジスタと第2アクセスMOSトランジスタと、
前記第1ドライバMOSトランジスタと前記第2ドライバMOSトランジスタ、前記第1アクセスMOSトランジスタと前記第2アクセスMOSトランジスタおよび前記第1ロードMOSトランジスタと前記第2ロードMOSトランジスタとを覆う層間絶縁膜と、
前記層間絶縁膜内に形成され、前記第1ドライバMOSトランジスタの活性領域と前記第1アクセスMOSトランジスタの活性領域と前記第1ロードMOSトランジスタの活性領域と前記第2ドライバMOSトランジスタのゲートと前記第2ロードMOSトランジスタのゲートとを接続する第1局所配線と、
前記層間絶縁膜内に形成され、前記第2ドライバMOSトランジスタの活性領域と前記第2アクセスMOSトランジスタの活性領域と前記第2ロードMOSトランジスタの活性領域と前記第1ドライバMOSトランジスタのゲートと前記第1ロードMOSトランジスタのゲートとを接続する第2局所配線とを有し、
前記第2局所配線は、前記第1ドライバMOSトランジスタおよび前記第1ロードMOSトランジスタのゲート電極となる第1導電層と電気的に接続され、
前記第2局所配線は、前記層間絶縁膜上に投影した時に、前記第1導電層とのなす角度が鈍角となるように第1の導電層の長手方向と交差する方向に延びる傾斜部を有し、
前記第1局所配線は、前記第2ドライバMOSトランジスタおよび前記第2ロードMOSトランジスタのゲート電極となる第2導電層と電気的に接続され、
前記第1局所配線は、前記層間絶縁膜上に投影した時に、前記第2導電層とのなす角度が鈍角となるように第2の導電層の長手方向と交差する方向に延びる傾斜部を有する半導体装置。 A word line,
A bit line extending in a direction orthogonal to the extending direction of the word line;
A first conductivity type first well, a second conductivity type second well, and a first conductivity type third well arranged in order in the extending direction of the word line;
A first driver MOS transistor and a first access MOS transistor formed in the first well;
A first load MOS transistor and a second load MOS transistor formed in the second well;
A second driver MOS transistor and a second access MOS transistor formed in the third well;
An interlayer insulating film covering the first driver MOS transistor and the second driver MOS transistor, the first access MOS transistor and the second access MOS transistor, and the first load MOS transistor and the second load MOS transistor;
An active region of the first driver MOS transistor, an active region of the first access MOS transistor, an active region of the first load MOS transistor, a gate of the second driver MOS transistor, and the first driver MOS transistor are formed in the interlayer insulating film. A first local wiring connecting the gates of the two load MOS transistors;
An active region of the second driver MOS transistor, an active region of the second access MOS transistor, an active region of the second load MOS transistor, a gate of the first driver MOS transistor and the first driver MOS transistor are formed in the interlayer insulating film. A second local wiring connecting the gate of one load MOS transistor;
The second local wiring is electrically connected to a first conductive layer serving as a gate electrode of the first driver MOS transistor and the first load MOS transistor,
The second local wiring has an inclined portion extending in a direction intersecting with the longitudinal direction of the first conductive layer so that an angle formed with the first conductive layer becomes an obtuse angle when projected onto the interlayer insulating film. And
The first local wiring is electrically connected to a second conductive layer serving as a gate electrode of the second driver MOS transistor and the second load MOS transistor,
The first local wiring has an inclined portion extending in a direction intersecting with a longitudinal direction of the second conductive layer so that an angle formed with the second conductive layer becomes an obtuse angle when projected onto the interlayer insulating film. Semiconductor device.
前記第2局所配線が接続する前記第2ドライバMOSトランジスタの活性領域と前記第2アクセスMOSトランジスタの活性領域は共通の領域である、請求項1に記載の半導体装置。 The active region of the first driver MOS transistor and the active region of the first access MOS transistor to which the first local wiring is connected are common regions;
The semiconductor device according to claim 1, wherein an active region of the second driver MOS transistor and an active region of the second access MOS transistor to which the second local wiring is connected are common regions.
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