JP2010080528A - Method of manufacturing semiconductor package - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor package in which a rise in manufacturing cost is minimized and fine wiring is formed even when a support other than a Si wafer is used. <P>SOLUTION: The method of manufacturing the semiconductor package 1 includes a first step of forming a thermoplastic resin layer 11 on a smooth surface of the support having the smooth surface; a second step of forming a first wiring layer 12a on the thermoplastic resin layer 11; a third step of forming a first insulating layer 13a covering the first wiring layer 12a on the thermoplastic resin layer 11; a fourth step of mounting a semiconductor chip 20 having an electrode pad 21 on the first insulating layer 13a so that the electrode pad 21 and first insulating layer 13a may face each other; and a fifth step of heating and softening the thermoplastic resin 11 to remove the support. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、基板上に半導体チップを実装した半導体パッケージの製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor package in which a semiconductor chip is mounted on a substrate.

近年、基板上に半導体チップを実装した半導体パッケージに関して、半導体チップを基板に実装する様々な方法が提案されており、その中でもフリップチップ実装が主流となりつつある。フリップチップ実装は、半導体チップに形成された電極パッドを、はんだボール等を介して基板に形成された配線と接合し、半導体チップと基板とを電気的に接続する実装方法である。   In recent years, various methods for mounting a semiconductor chip on a substrate have been proposed for a semiconductor package in which a semiconductor chip is mounted on a substrate. Among them, flip chip mounting is becoming mainstream. Flip chip mounting is a mounting method in which electrode pads formed on a semiconductor chip are joined to wiring formed on a substrate via solder balls or the like, and the semiconductor chip and the substrate are electrically connected.

最近では、半導体パッケージの小型化等の要求により、半導体チップの電極パッドも小型化、高密度化しつつあり、それにともなって、半導体チップが実装される基板の配線にも微細化の要求がなされている。   Recently, due to the demand for miniaturization of semiconductor packages, the electrode pads of semiconductor chips are becoming smaller and higher in density, and accordingly, the wiring of the substrate on which the semiconductor chip is mounted is also required to be miniaturized. Yes.

半導体パッケージに用いる基板に配線を形成する方法としては、セミアディティブ法やサブトラクティブ法で配線をビルドアップしていく方法が主流であるが、これらの方法で、更なる配線の微細化に対応することは困難である。更なる配線の微細化に対応する方法としては、Ｓｉウェハを支持体とし、Ｓｉウェハ上に微細な配線を形成する方法が提案されている。Ｓｉウェハ表面は平滑面であるため、Ｓｉウェハ上には、例えばＬ／Ｓ（ライン／スペース）＝１／１μｍ程度の微細な配線を形成することが可能である。
特許第２９１９９７６号公報 特開２００７−１１５７７４号公報 As a method of forming wiring on a substrate used in a semiconductor package, methods of building up wiring by a semi-additive method or a subtractive method are the mainstream, but these methods can cope with further miniaturization of wiring. It is difficult. As a method corresponding to further miniaturization of wiring, a method of forming a fine wiring on a Si wafer using a Si wafer as a support has been proposed. Since the surface of the Si wafer is a smooth surface, it is possible to form fine wiring of, for example, about L / S (line / space) = 1/1 μm on the Si wafer.
Japanese Patent No. 2919976 JP 2007-115774 A

しかしながら、Ｓｉウェハを支持体として用いる方法は微細な配線の形成には有効であるが、これまでの半導体パッケージの製造方法に比べ、半導体パッケージの製造コストが上昇するという問題があった。微細な配線の形成後に支持体であるＳｉウェハをエッチングにより除去する工程等が必要なためである。   However, although the method using the Si wafer as a support is effective for forming fine wiring, there is a problem that the manufacturing cost of the semiconductor package is increased as compared with the conventional manufacturing method of the semiconductor package. This is because a step of removing the Si wafer as a support by etching after the formation of fine wiring is necessary.

又、Ｓｉウェハは平滑面を有するからこそ、その上に微細な配線の形成が可能なのであって、半導体パッケージを構成する基板として有機基板のような反り、うねりがある基板を用い、その基板上にＳｉウェハ上と同じデザインの微細な配線を形成することは困難であるという問題があった。   In addition, since the Si wafer has a smooth surface, fine wiring can be formed on the Si wafer, and a substrate having warpage and undulation such as an organic substrate is used as a substrate constituting the semiconductor package. In addition, there is a problem that it is difficult to form fine wiring having the same design as that on the Si wafer.

本発明は、上記に鑑みてなされたもので、製造コストの上昇を最小限に抑え、Ｓｉウェハ以外の支持体を用いても微細な配線を形成することが可能な半導体パッケージの製造方法を提供することを目的とする。   The present invention has been made in view of the above, and provides a method for manufacturing a semiconductor package capable of minimizing an increase in manufacturing cost and forming fine wiring even when using a support other than a Si wafer. The purpose is to do.

上記目的を達成するため、本発明は、平滑面を有する支持体の前記平滑面上に熱可塑性樹脂層を形成する第１工程と、前記熱可塑性樹脂層上に第１配線層を形成する第２工程と、前記熱可塑性樹脂層上に前記第１配線層を被覆する第１絶縁層を形成する第３工程と、前記第１絶縁層上に、電極パッドを有する半導体チップを、前記電極パッドと前記第１絶縁層とが対向するように実装する第４工程と、前記熱可塑性樹脂を加熱し軟化させて、前記支持体を除去する第５工程と、を有する半導体パッケージの製造方法である。   To achieve the above object, the present invention provides a first step of forming a thermoplastic resin layer on the smooth surface of a support having a smooth surface, and a first step of forming a first wiring layer on the thermoplastic resin layer. Two steps; a third step of forming a first insulating layer covering the first wiring layer on the thermoplastic resin layer; and a semiconductor chip having an electrode pad on the first insulating layer. And a first step of mounting so that the first insulating layer faces each other, and a fifth step of removing the support by heating and softening the thermoplastic resin to remove the support. .

本発明によれば、製造コストの上昇を最小限に抑え、Ｓｉウェハ以外の支持体を用いても微細な配線を形成することが可能な半導体パッケージの製造方法を提供するこができる。   According to the present invention, it is possible to provide a method for manufacturing a semiconductor package that can suppress an increase in manufacturing cost to a minimum and can form fine wiring even when a support other than a Si wafer is used.

以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。   The best mode for carrying out the present invention will be described below with reference to the drawings.

［本発明に係る半導体パッケージの構造］
始めに、本発明に係る半導体パッケージの構造について説明する。図１は、本発明に係る半導体パッケージを例示する断面図である。図１を参照するに、本発明に係る半導体パッケージ１は、基板１０と、半導体チップ２０と、接着層３１と、封止層３２とを有する。 [Structure of Semiconductor Package According to the Present Invention]
First, the structure of the semiconductor package according to the present invention will be described. FIG. 1 is a cross-sectional view illustrating a semiconductor package according to the present invention. Referring to FIG. 1, a semiconductor package 1 according to the present invention includes a substrate 10, a semiconductor chip 20, an adhesive layer 31, and a sealing layer 32.

基板１０は、熱可塑性樹脂層１１と、第１配線層１２ａと、第２配線層１２ｂと、第３配線層１２ｃと、第１絶縁層１３ａと、第２絶縁層１３ｂと、第３絶縁層１３ｃと、第１ビアホール１４ｘと、第２ビアホール１４ｙと、第３ビアホール１４ｚと、ソルダーレジスト層１５と、第１金属層１６と、第２金属層１７と、外部接続端子１８とを有する。   The substrate 10 includes a thermoplastic resin layer 11, a first wiring layer 12a, a second wiring layer 12b, a third wiring layer 12c, a first insulating layer 13a, a second insulating layer 13b, and a third insulating layer. 13c, a first via hole 14x, a second via hole 14y, a third via hole 14z, a solder resist layer 15, a first metal layer 16, a second metal layer 17, and an external connection terminal 18.

基板１０において、熱可塑性樹脂層１１の上面１１ａ上には、第１配線層１２ａが形成されており、更に第１配線層１２ａを被覆する第１絶縁層１３ａが形成されている。第１配線層１２ａは、例えばＬ／Ｓ（ライン／スペース）＝１／１μｍ程度の微細な配線である。なお、本明細書において「微細な配線」とは、Ｌ／Ｓ（ライン／スペース）≦５／５μｍの配線を指すものとする。熱可塑性樹脂層１１の下面１１ｂ上には、第２絶縁層１３ｂ、第２配線層１２ｂ、第３絶縁層１３ｃ、第３配線層１２ｃが積層形成されている。第２配線層１２ｂ及び第３配線層１２ｃは、例えばＬ／Ｓ＝５０／５０μｍ程度の比較的低密度に形成されている。   In the substrate 10, a first wiring layer 12 a is formed on the upper surface 11 a of the thermoplastic resin layer 11, and further, a first insulating layer 13 a that covers the first wiring layer 12 a is formed. The first wiring layer 12a is a fine wiring of about L / S (line / space) = 1/1 μm, for example. In the present specification, “fine wiring” refers to wiring of L / S (line / space) ≦ 5/5 μm. On the lower surface 11b of the thermoplastic resin layer 11, a second insulating layer 13b, a second wiring layer 12b, a third insulating layer 13c, and a third wiring layer 12c are laminated. The second wiring layer 12b and the third wiring layer 12c are formed with a relatively low density of, for example, about L / S = 50/50 μm.

熱可塑性樹脂層１１の材料としては、例えばポリエーテルスルホン（ＰＥＳ）やフェノキシ樹脂等を用いることができる。第１配線層１２ａ、第２配線層１２ｂ、第３配線層１２ｃの材料としては、例えばＣｕ等を用いることができる。第１絶縁層１３ａの材料としては、例えば液状のエポキシ系樹脂等を用いることができる。第２絶縁層１３ｂ、第３絶縁層１３ｃの材料としては、例えばフィルム状のエポキシ系樹脂等を用いることができる。なお、一般に、液状のエポキシ系樹脂は、フィルム状のエポキシ系樹脂と比較して軟化する温度が高い。   As a material of the thermoplastic resin layer 11, for example, polyethersulfone (PES), phenoxy resin, or the like can be used. As the material of the first wiring layer 12a, the second wiring layer 12b, and the third wiring layer 12c, for example, Cu or the like can be used. As a material of the first insulating layer 13a, for example, a liquid epoxy resin or the like can be used. As a material for the second insulating layer 13b and the third insulating layer 13c, for example, a film-like epoxy resin or the like can be used. In general, a liquid epoxy resin has a higher softening temperature than a film-like epoxy resin.

第１配線層１２ａと第２配線層１２ｂとは、熱可塑性樹脂層１１及び第２絶縁層１３ｂに形成された第２ビアホール１４ｙを介して電気的に接続されている。又、第２配線層１２ｂと第３配線層１２ｃとは、第３絶縁層１３ｃに形成された第３ビアホール１４ｚを介して電気的に接続されている。   The first wiring layer 12a and the second wiring layer 12b are electrically connected via a second via hole 14y formed in the thermoplastic resin layer 11 and the second insulating layer 13b. The second wiring layer 12b and the third wiring layer 12c are electrically connected through a third via hole 14z formed in the third insulating layer 13c.

第３絶縁層１３ｃ上には第３配線層１２ｃを部分的に露出する開口部１５ｘを有するソルダーレジスト層１５が形成されている。ソルダーレジスト層１５の材料としては、例えば感光性樹脂組成物等を用いることができる。ソルダーレジスト層１５の開口部１５ｘ内に露出した第３配線層１２ｃ上には、第１金属層１６が形成されている。第１金属層１６としては、例えば第３配線層１２ｃ上にＮｉ層とＡｕ層とをこの順番で積層したＮｉ／Ａｕ層等を用いることができる。   A solder resist layer 15 having an opening 15x that partially exposes the third wiring layer 12c is formed on the third insulating layer 13c. As a material of the solder resist layer 15, for example, a photosensitive resin composition or the like can be used. A first metal layer 16 is formed on the third wiring layer 12 c exposed in the opening 15 x of the solder resist layer 15. As the first metal layer 16, for example, a Ni / Au layer in which a Ni layer and an Au layer are laminated in this order on the third wiring layer 12c can be used.

第１金属層１６上には、第２金属層１７が形成されている。第２金属層１７の材料としては、例えば、Ｐｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。第２金属層１７上には、外部接続端子１８が形成されている。外部接続端子１８としては、はんだボール、Ａｕバンプ、導電性ペースト等を用いることができる。外部接続端子１８として、はんだボールを用いた場合には、外部接続端子１８の材料としては、例えば、Ｐｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。第３配線層１２ｃ、第１金属層１６、第２金属層１７、外部接続端子１８は、電気的に接続されている。外部接続端子１８は、例えばマザーボード等と接続される。   A second metal layer 17 is formed on the first metal layer 16. As the material of the second metal layer 17, for example, an alloy containing Pb, an alloy of Sn and Cu, an alloy of Sn and Ag, an alloy of Sn, Ag, and Cu can be used. External connection terminals 18 are formed on the second metal layer 17. As the external connection terminal 18, a solder ball, Au bump, conductive paste, or the like can be used. When a solder ball is used as the external connection terminal 18, examples of the material of the external connection terminal 18 include an alloy containing Pb, an alloy of Sn and Cu, an alloy of Sn and Ag, and an alloy of Sn, Ag, and Cu. Etc. can be used. The third wiring layer 12c, the first metal layer 16, the second metal layer 17, and the external connection terminal 18 are electrically connected. The external connection terminal 18 is connected to, for example, a motherboard.

半導体チップ２０は、薄板化された半導体基板（図示せず）、半導体集積回路（図示せず）、複数の電極パッド２１等を有する。半導体基板（図示せず）は、例えば薄板化されたＳｉウェハが個片化されたものである。半導体集積回路（図示せず）は、拡散層（図示せず）、絶縁層（図示せず）、ビアホール（図示せず）、及び配線（図示せず）等から構成されている。複数の電極パッド２１は、半導体集積回路（図示せず）上に設けられており、半導体集積回路（図示せず）に設けられた配線（図示せず）と電気的に接続されている。   The semiconductor chip 20 includes a thinned semiconductor substrate (not shown), a semiconductor integrated circuit (not shown), a plurality of electrode pads 21 and the like. The semiconductor substrate (not shown) is, for example, a piece of a thinned Si wafer. A semiconductor integrated circuit (not shown) includes a diffusion layer (not shown), an insulating layer (not shown), a via hole (not shown), wiring (not shown), and the like. The plurality of electrode pads 21 are provided on a semiconductor integrated circuit (not shown), and are electrically connected to wiring (not shown) provided in the semiconductor integrated circuit (not shown).

半導体チップ２０は、基板１０上に接着層３１を介して搭載され、封止層３２で封止されている。接着層３１としては、例えば液状タイプの接着剤やフィルムタイプの接着剤等を用いることができる。封止層３２の材料としては、例えばエポキシ樹脂等の熱硬化性樹脂やＵＶ樹脂等を用いることができる。   The semiconductor chip 20 is mounted on the substrate 10 via an adhesive layer 31 and sealed with a sealing layer 32. As the adhesive layer 31, for example, a liquid type adhesive, a film type adhesive, or the like can be used. As a material of the sealing layer 32, for example, a thermosetting resin such as an epoxy resin, a UV resin, or the like can be used.

半導体チップ２０の電極パッド２１と基板１０の第１配線層１２ａ及び第２配線層１２ｂとは、接着層３１及び第１絶縁層１３ａに形成された第１ビアホール１４ｘ、並びに、熱可塑性樹脂層１１及び第２絶縁層１３ｂに形成された第２ビアホール１４ｙを介して電気的に接続されている。第１ビアホール１４ｘは、例えば平面視円形状、断面視矩形状であり、平面視円形状部の直径φ１は、例えば１〜５μｍとすることができる。第２ビアホール１４ｙは、例えば平面視円形状、断面視台形状であり、平面視円形状部の最大部の直径φ２は、例えば４０μｍとすることができる。電極パッド２１のピッチＰ１は、例えば８０μｍとすることができる。   The electrode pad 21 of the semiconductor chip 20 and the first wiring layer 12a and the second wiring layer 12b of the substrate 10 include the first via hole 14x formed in the adhesive layer 31 and the first insulating layer 13a, and the thermoplastic resin layer 11. And the second via hole 14y formed in the second insulating layer 13b. The first via hole 14x has, for example, a circular shape in plan view and a rectangular shape in cross section, and the diameter φ1 of the circular portion in plan view can be set to 1 to 5 μm, for example. The second via hole 14y has, for example, a circular shape in plan view and a trapezoidal shape in cross section, and the maximum diameter φ2 of the circular portion in plan view can be set to 40 μm, for example. The pitch P1 of the electrode pads 21 can be set to 80 μm, for example.

このように、本発明に係る半導体パッケージ１は、熱可塑性樹脂層１１の上面１１ａ上には、例えばＬ／Ｓ＝１／１μｍ程度の微細な配線である第１配線層１２ａが形成されており、熱可塑性樹脂層１１の下面１１ｂ上には、例えばＬ／Ｓ＝５０／５０μｍ程度の比較的低密度の配線である第２配線層１２ｂ及び第３配線層１２ｃが形成されていることが特徴である。又、第１ビアホール１４ｘの平面視円形状部の直径φ１が、例えば５μｍ程度と極めて小径であることが特徴である。又、第２配線層１２ｂが、熱可塑性樹脂層１１を貫通して配線されていることが特徴である。   Thus, in the semiconductor package 1 according to the present invention, the first wiring layer 12a which is a fine wiring of about L / S = 1/1 μm, for example, is formed on the upper surface 11a of the thermoplastic resin layer 11. On the lower surface 11b of the thermoplastic resin layer 11, a second wiring layer 12b and a third wiring layer 12c, which are relatively low-density wirings of, for example, L / S = 50/50 μm, are formed. It is. Further, the diameter φ1 of the circular portion in plan view of the first via hole 14x is a very small diameter, for example, about 5 μm. Further, the second wiring layer 12b is characterized by being wired through the thermoplastic resin layer 11.

［本発明に係る半導体パッケージの製造方法］
続いて、本発明に係る半導体パッケージの製造方法について説明する。図２〜図１７は、本発明に係る半導体パッケージの製造工程を例示する図である。図２〜図１７において、図１に示す半導体パッケージ１と同一構成部分には同一符号を付し、その説明を省略する場合がある。図２〜図１７を参照しながら、本発明に係る半導体パッケージ１の製造方法について説明する。 [Method of Manufacturing Semiconductor Package According to the Present Invention]
Next, a method for manufacturing a semiconductor package according to the present invention will be described. 2-17 is a figure which illustrates the manufacturing process of the semiconductor package based on this invention. 2-17, the same code | symbol is attached | subjected to the same component as the semiconductor package 1 shown in FIG. 1, and the description may be abbreviate | omitted. A method of manufacturing the semiconductor package 1 according to the present invention will be described with reference to FIGS.

始めに、図２に示す工程では、板状の支持体２を用意する。支持体２の上面２ａは、平滑面である。支持体２の上面２ａは、例えばバフ研磨、電解砥粒研磨等の平滑加工が施されている。本明細書において「平滑面」とは、算術平均粗さＲａ（ＪＩＳ規格Ｂ０６０１−１９９４）が３０ｎｍ以下の面を称する。支持体１１の材料としては、ＳＵＳ、Ｃｕ、ガラス等を用いることができるが、上面２ａの算術平均粗さＲａ（ＪＩＳ規格Ｂ０６０１−１９９４）を３０ｎｍ以下にできる材料であれば、どのようなものを用いても構わない。支持体２の厚さは、例えば１００μｍとすることができる。   First, in the step shown in FIG. 2, a plate-like support 2 is prepared. The upper surface 2a of the support body 2 is a smooth surface. The upper surface 2a of the support 2 is subjected to smoothing such as buffing or electrolytic abrasive polishing. In this specification, the “smooth surface” refers to a surface having an arithmetic average roughness Ra (JIS standard B0601-1994) of 30 nm or less. As the material of the support 11, SUS, Cu, glass, or the like can be used, but any material can be used as long as the arithmetic average roughness Ra (JIS standard B0601-1994) of the upper surface 2a can be reduced to 30 nm or less. May be used. The thickness of the support 2 can be set to 100 μm, for example.

次いで、図３に示す工程では、支持体２の上面２ａに熱可塑性樹脂層１１を形成する。熱可塑性樹脂層１１は、例えば２００℃程度の熱により軟化する材料から構成されており、後述する工程で、支持体２を剥離する際の剥離層として機能する。熱可塑性樹脂層１１の材料としては、例えばポリエーテルスルホン（ＰＥＳ）やフェノキシ樹脂等を用いることができる。   Next, in the step shown in FIG. 3, the thermoplastic resin layer 11 is formed on the upper surface 2 a of the support 2. The thermoplastic resin layer 11 is made of, for example, a material that is softened by heat of about 200 ° C., and functions as a release layer when the support 2 is peeled in a process described later. As a material of the thermoplastic resin layer 11, for example, polyethersulfone (PES), phenoxy resin, or the like can be used.

熱可塑性樹脂層１１は、支持体２の上面２ａに熱可塑性樹脂層１１を構成する材料を、例えばスピンコート法により一様に塗布することで形成することができる。熱可塑性樹脂層１１の厚さＴ１は、例えば１〜３μｍとすることができる。熱可塑性樹脂層１１を、例えばスピンコート法により極めて薄く形成する理由は、熱可塑性樹脂層１１の上面１１ａの算術平均粗さＲａを、支持体２の上面２ａの算術平均粗さＲａと同程度に維持するためである。   The thermoplastic resin layer 11 can be formed by uniformly applying the material constituting the thermoplastic resin layer 11 to the upper surface 2a of the support 2 by, for example, a spin coating method. The thickness T1 of the thermoplastic resin layer 11 can be set to 1 to 3 μm, for example. The reason why the thermoplastic resin layer 11 is formed extremely thin by, for example, spin coating is that the arithmetic average roughness Ra of the upper surface 11a of the thermoplastic resin layer 11 is approximately the same as the arithmetic average roughness Ra of the upper surface 2a of the support 2. It is for maintaining.

次いで、図４に示す工程では、熱可塑性樹脂層１１の上面１１ａ上に第１配線層１２ａを形成する。第１配線層１２ａの材料としては、例えばＣｕ等を用いることができる。熱可塑性樹脂層１１の上面１１ａは平滑面であるため、Ｓｉウェハ上に配線を形成する場合と同程度の微細な配線を形成することができる。従って、第１配線層１２ａは、例えばＬ／Ｓ＝１／１μｍ程度に形成することが可能である。第１配線層１２ａの厚さは、例えば３〜５μｍとすることができる。   Next, in the step shown in FIG. 4, the first wiring layer 12 a is formed on the upper surface 11 a of the thermoplastic resin layer 11. As a material of the first wiring layer 12a, for example, Cu or the like can be used. Since the upper surface 11a of the thermoplastic resin layer 11 is a smooth surface, it is possible to form a fine wiring similar to the case where the wiring is formed on the Si wafer. Accordingly, the first wiring layer 12a can be formed with, for example, about L / S = 1/1 μm. The thickness of the first wiring layer 12a can be set to 3 to 5 μm, for example.

１２ｚは、例えば平面視円形状に開口された開口部である。第１配線層１２ａは、後述する工程で、第１ビアホール１４ｘを形成する際のマスクとしても機能し、開口部１２ｚは第１ビアホール１４ｘに対応する位置に形成されている。開口部１２ｚは、後述する工程で照射されるレーザ光の径よりも小さく形成される。開口部１２ｚに照射されるレーザ光の径は、例えば４０μｍ程度である。ただし、レーザ光は円形とは限らず、楕円形等の場合もある。開口部１２ｚを平面視円形状に開口する場合には、平面視円形状部の直径φ３は、例えば５μｍ程度とすることができる。後述する工程で形成される第１ビアホール１４ｘの平面視円形状部の直径φ１は、開口部１２ｚの平面視円形状部の直径φ３と略同一の値となる。開口部１２ｚのピッチＰ２は、半導体チップ２０の電極パッド２１のピッチＰ１と略同一の値に設定されている。   12z is an opening portion opened in a circular shape in plan view, for example. The first wiring layer 12a also functions as a mask when forming the first via hole 14x in a process to be described later, and the opening 12z is formed at a position corresponding to the first via hole 14x. The opening 12z is formed smaller than the diameter of the laser beam irradiated in the process described later. The diameter of the laser beam irradiated to the opening 12z is, for example, about 40 μm. However, the laser beam is not necessarily circular but may be elliptical. When the opening 12z is opened in a circular shape in plan view, the diameter φ3 of the circular shape in plan view can be set to about 5 μm, for example. The diameter φ1 of the circular portion in plan view of the first via hole 14x formed in the process described later is substantially the same as the diameter φ3 of the circular portion in plan view of the opening 12z. The pitch P2 of the openings 12z is set to be substantially the same value as the pitch P1 of the electrode pads 21 of the semiconductor chip 20.

第１配線層１２ａは、例えば周知のセミアディティブ法により形成することができる。第１配線層１２ａを、セミアディティブ法により形成する例を、より詳しく説明すると、先ず、無電解めっき法又はスパッタ法により、熱可塑性樹脂層１１の上面１１ａ上に、例えばＣｕ等からなるシード層（図示せず）を形成した後に、第１配線層１２ａに対応する開口部を備えたレジスト膜（図示せず）を形成する。次いで、シード層（図示せず）をめっき給電層に利用した電解めっき法により、レジスト膜（図示せず）の開口部に例えばＣｕからなる配線（図示せず）を形成する。続いて、レジスト膜（図示せず）を除去した後に、配線（図示せず）をマスクにしてシード層（図示せず）をエッチングし、不要なシード層（図示せず）を除去することにより第１配線層１２ａを得ることができる。   The first wiring layer 12a can be formed by, for example, a known semi-additive method. An example of forming the first wiring layer 12a by a semi-additive method will be described in more detail. First, a seed layer made of, for example, Cu or the like is formed on the upper surface 11a of the thermoplastic resin layer 11 by an electroless plating method or a sputtering method. After forming (not shown), a resist film (not shown) having an opening corresponding to the first wiring layer 12a is formed. Next, a wiring (not shown) made of Cu, for example, is formed in an opening of the resist film (not shown) by an electrolytic plating method using a seed layer (not shown) as a plating power feeding layer. Subsequently, after removing the resist film (not shown), the seed layer (not shown) is etched using the wiring (not shown) as a mask to remove an unnecessary seed layer (not shown). The first wiring layer 12a can be obtained.

次いで、図５に示す工程では、熱可塑性樹脂層１１の上面１１ａ上に、第１配線層１２ａを被覆する第１絶縁層１３ａを形成する。第１絶縁層１３ａの材料としては、例えば液状のエポキシ系樹脂等を用いることができる。後述する工程で、支持体２を剥離する際に、例えば２００℃の熱が印加されるため、第１絶縁層１３ａは、支持体２を剥離する際に印加される熱により軟化しない材料を選定する必要がある。第１絶縁層１３ａは、第１絶縁層１３ａを構成する材料を、例えばスピンコート法により塗布し、その後加熱して焼結することで形成することができる。   Next, in the step shown in FIG. 5, a first insulating layer 13 a that covers the first wiring layer 12 a is formed on the upper surface 11 a of the thermoplastic resin layer 11. As a material of the first insulating layer 13a, for example, a liquid epoxy resin or the like can be used. When peeling the support body 2 in the process described later, for example, heat of 200 ° C. is applied, so the first insulating layer 13a is selected from a material that is not softened by the heat applied when peeling the support body 2 There is a need to. The first insulating layer 13a can be formed by applying the material constituting the first insulating layer 13a by, for example, a spin coating method, and then heating and sintering.

図５に示す工程により、第１配線層１２ａは、第１絶縁層１３ａにより被覆され、これ以降外気に触れることはない。例えば、以降に、熱可塑性樹脂層１１を除去する工程があると、第１配線層１２ａが外気に触れ、酸化される場合がある。このような場合に、酸化防止処理が必要になるが、第１配線層１２ａの厚さは、例えば３〜５μｍであり極めて薄いため、酸化防止処理を施すと更に薄くなり、電気的に好ましくない状態になる虞がある。本発明では、熱可塑性樹脂層１１を除去する工程はないため、第１配線層１２ａは酸化されることがなく、酸化防止処理を施す必要がない。本発明の効果の一つである。   By the process shown in FIG. 5, the first wiring layer 12a is covered with the first insulating layer 13a and is not exposed to the outside air thereafter. For example, if there is a process of removing the thermoplastic resin layer 11 thereafter, the first wiring layer 12a may be exposed to the outside air and oxidized. In such a case, an anti-oxidation treatment is required. However, since the thickness of the first wiring layer 12a is, for example, 3 to 5 μm and extremely thin, the anti-oxidation treatment further reduces the thickness, which is electrically undesirable. There is a risk of becoming a condition. In the present invention, since there is no step of removing the thermoplastic resin layer 11, the first wiring layer 12a is not oxidized and does not need to be subjected to an antioxidant treatment. This is one of the effects of the present invention.

次いで、図６に示す工程では、第１絶縁層１３ａ上に、接着層３１を介して半導体チップ２０を固着する。接着層３１としては、例えば液状タイプの接着剤やフィルムタイプの接着剤等を用いることができる。半導体チップ２０は、例えば所定のアライメントマークを用いた周知の方法で、第１絶縁層１３ａ上に位置決めされるが、その際、電極パッド２１が、開口部１２ｚの直上に来るように配置される。   Next, in the step shown in FIG. 6, the semiconductor chip 20 is fixed on the first insulating layer 13 a via the adhesive layer 31. As the adhesive layer 31, for example, a liquid type adhesive, a film type adhesive, or the like can be used. The semiconductor chip 20 is positioned on the first insulating layer 13a by a known method using, for example, a predetermined alignment mark. At this time, the electrode pad 21 is arranged so as to be directly above the opening 12z. .

次いで、図７に示す工程では、第１絶縁層１３ａ上に、半導体チップ２０を被覆する封止層３２を形成する。封止層３２の材料としては、例えばエポキシ樹脂等の熱硬化性樹脂やＵＶ樹脂等を用いることができる。封止層３２は、例えばモールド法、印刷法、ポッティング法等により形成することができる。半導体チップ２０の一部が、封止層３２から露出しても構わない。   Next, in a step shown in FIG. 7, a sealing layer 32 that covers the semiconductor chip 20 is formed on the first insulating layer 13a. As a material of the sealing layer 32, for example, a thermosetting resin such as an epoxy resin, a UV resin, or the like can be used. The sealing layer 32 can be formed by, for example, a molding method, a printing method, a potting method, or the like. A part of the semiconductor chip 20 may be exposed from the sealing layer 32.

次いで、図８に示す工程では、支持体２を除去する。支持体２は、例えば図７に示す構造体を、熱可塑性樹脂層１１が軟化する温度（例えば２００℃）に加熱することにより、容易に剥離し除去することができる。支持体２は、エッチングにより除去しても構わない。例えば、支持体２がＣｕから構成されている場合には、塩化第二鉄水溶液、塩化第二銅水溶液又は過硫酸アンモニウム水溶液などを用いたウェットエッチングにより支持体２を除去することができる。ただし、図７に示す構造体を加熱し、熱可塑性樹脂層１１を軟化させることにより、支持体２を除去する方が好ましい。支持体２を繰り返し使用することができ、半導体パッケージ１の製造コストを低減することができるからである。   Next, in the step shown in FIG. 8, the support 2 is removed. For example, the support 2 can be easily peeled and removed by heating the structure shown in FIG. 7 to a temperature at which the thermoplastic resin layer 11 is softened (for example, 200 ° C.). The support 2 may be removed by etching. For example, when the support 2 is made of Cu, the support 2 can be removed by wet etching using a ferric chloride aqueous solution, a cupric chloride aqueous solution, an ammonium persulfate aqueous solution, or the like. However, it is preferable to remove the support 2 by heating the structure shown in FIG. 7 and softening the thermoplastic resin layer 11. It is because the support body 2 can be used repeatedly and the manufacturing cost of the semiconductor package 1 can be reduced.

次いで、図９に示す工程では、熱可塑性樹脂層１１の下面１１ｂ上に、第２絶縁層１３ｂを形成する。第２絶縁層１３ｂの材料としては、例えばフィルム状のエポキシ系樹脂等を用いることができる。第２絶縁層１３ｂは、熱可塑性樹脂層１１の下面１１ｂ上にフィルム状のエポキシ系樹脂等をラミネートした後に、フィルム状のエポキシ系樹脂等をプレス（押圧）し、その後、所定の温度で熱処理して硬化させることにより形成することができる。ここで、所定の温度は、熱可塑性樹脂層１１が軟化する温度（例えば２００℃）よりも低い温度に設定する必要がある。   Next, in the step shown in FIG. 9, the second insulating layer 13 b is formed on the lower surface 11 b of the thermoplastic resin layer 11. As a material of the second insulating layer 13b, for example, a film-like epoxy resin or the like can be used. The second insulating layer 13b is formed by laminating a film-like epoxy resin or the like on the lower surface 11b of the thermoplastic resin layer 11, and then pressing (pressing) the film-like epoxy resin or the like, and then performing a heat treatment at a predetermined temperature. And can be cured. Here, the predetermined temperature needs to be set to a temperature lower than the temperature at which the thermoplastic resin layer 11 is softened (for example, 200 ° C.).

次いで、図１０に示す工程では、接着層３１及び第１絶縁層１３ａを貫通する第１ビアホール１４ｘ、並びに、熱可塑性樹脂層１１及び第２絶縁層１３ｂを貫通する第２ビアホール１４ｙを形成する。第１ビアホール１４ｘ及び第２ビアホール１４ｙは、例えば図９に示す構造体にＵＶ−ＹＡＧレーザを照射することにより同時に形成することができる。この際、ＵＶ−ＹＡＧレーザは、レーザ光の中心が、開口部１２ｚの中心（電極パッド２１の中心）と略一致するように照射する。第１ビアホール１４ｘは、例えば平面視円形状、断面視矩形状に形成され、第２ビアホール１４ｙは、例えば平面視円形状、断面視台形状に形成される。   Next, in the step shown in FIG. 10, the first via hole 14x that penetrates the adhesive layer 31 and the first insulating layer 13a, and the second via hole 14y that penetrates the thermoplastic resin layer 11 and the second insulating layer 13b are formed. The first via hole 14x and the second via hole 14y can be simultaneously formed by, for example, irradiating the structure shown in FIG. 9 with a UV-YAG laser. At this time, the UV-YAG laser irradiates so that the center of the laser beam substantially coincides with the center of the opening 12z (center of the electrode pad 21). The first via hole 14x is formed in, for example, a circular shape in plan view and a rectangular shape in sectional view, and the second via hole 14y is formed in, for example, a circular shape in plan view and a trapezoidal shape in sectional view.

ＵＶ−ＹＡＧレーザの照射パワーは、接着層３１、第１絶縁層１３ａ、熱可塑性樹脂層１１、第２絶縁層１３ｂは溶融するが、第１配線層１２ａは溶融しない程度のパワーに設定されている。そのため、第１配線層１２ａがマスクとして機能し、第１ビアホール１４ｘの平面視円形状部の直径φ１は、開口部１２ｚの平面視円形状部の直径φ３により決定され、例えば５μｍ程度と極めて小径の貫通孔とすることができる。又、第１配線層１２ａがマスクとして機能することにより、微細なピッチの特別なマスクを準備する必要がないため、半導体パッケージ１の製造コストを低減することができる。第２ビアホール１４ｙの平面視円形状部の最大部の直径φ２は、例えば４０μｍとすることができる。   The irradiation power of the UV-YAG laser is set to such a power that the adhesive layer 31, the first insulating layer 13a, the thermoplastic resin layer 11, and the second insulating layer 13b are melted, but the first wiring layer 12a is not melted. Yes. Therefore, the first wiring layer 12a functions as a mask, and the diameter φ1 of the circular portion in plan view of the first via hole 14x is determined by the diameter φ3 of the circular portion in plan view of the opening 12z, for example, an extremely small diameter of about 5 μm. Through-holes. Further, since the first wiring layer 12a functions as a mask, it is not necessary to prepare a special mask with a fine pitch, and thus the manufacturing cost of the semiconductor package 1 can be reduced. The diameter φ2 of the maximum portion of the circular portion in plan view of the second via hole 14y can be set to 40 μm, for example.

次いで、図１１に示す工程では、第２絶縁層１３ｂ上に第２配線層１２ｂを形成する。第２配線層１２ｂは、例えばＬ／Ｓ＝５０／５０μｍ程度に形成することができる。第２配線層１２ｂの材料としては、例えばＣｕ等を用いることができる。第２配線層１２ｂは、第１配線層１２ａと同様に、例えばセミアディティブ法により形成される。この際、第１ビアホール１４ｘ及び第２ビアホール１４ｙの壁面、並びに、第１ビアホール１４ｘ内に露出する電極パッド２１及び第２ビアホール１４ｙ内に露出する第１配線層１２ａの表面にシード層（図示せず）を形成するが、電極パッド２１がＡｌ等の腐食されやすい金属から形成されている場合には、シード層（図示せず）をスパッタ法により形成することが好ましい。シード層（図示せず）は、無電解めっき法でも形成することができるが、無電解めっき法を用いると、電極パッド２１が腐食される虞があるからである。第２配線層１２ｂは、第１ビアホール１４ｘ及び第２ビアホール１４ｙを介して電極パッド２１と電気的に接続される。又、第２配線層１２ｂは、第２ビアホール１４ｙを介して第１配線層１２ａと電気的に接続される。   Next, in the step shown in FIG. 11, the second wiring layer 12b is formed on the second insulating layer 13b. The second wiring layer 12b can be formed with, for example, about L / S = 50/50 μm. For example, Cu or the like can be used as the material of the second wiring layer 12b. Similar to the first wiring layer 12a, the second wiring layer 12b is formed by, for example, a semi-additive method. At this time, the seed layer (not shown) is formed on the wall surfaces of the first via hole 14x and the second via hole 14y, and on the electrode pad 21 exposed in the first via hole 14x and the surface of the first wiring layer 12a exposed in the second via hole 14y. In the case where the electrode pad 21 is made of an easily corroded metal such as Al, a seed layer (not shown) is preferably formed by a sputtering method. This is because the seed layer (not shown) can be formed by an electroless plating method, but if the electroless plating method is used, the electrode pad 21 may be corroded. The second wiring layer 12b is electrically connected to the electrode pad 21 through the first via hole 14x and the second via hole 14y. The second wiring layer 12b is electrically connected to the first wiring layer 12a through the second via hole 14y.

次いで、図１２に示す工程では、第２絶縁層１３ｂ上に、第２配線層１２ｂを被覆する第３絶縁層１３ｃを形成する。第３絶縁層１３ｃの材料としては、例えばフィルム状のエポキシ系樹脂等を用いることができる。第３絶縁層１３ｃは、第２絶縁層１３ｂ上にフィルム状のエポキシ系樹脂等をラミネートした後に、フィルム状のエポキシ系樹脂等をプレス（押圧）し、その後、所定の温度で熱処理して硬化させることにより形成することができる。ここで、所定の温度は、熱可塑性樹脂層１１が軟化する温度（例えば２００℃）よりも低い温度に設定する必要がある。   Next, in a step shown in FIG. 12, a third insulating layer 13c that covers the second wiring layer 12b is formed on the second insulating layer 13b. As a material of the third insulating layer 13c, for example, a film-like epoxy resin or the like can be used. The third insulating layer 13c is cured by laminating a film-like epoxy resin or the like on the second insulating layer 13b, pressing (pressing) the film-like epoxy resin, and then heat-treating at a predetermined temperature. Can be formed. Here, the predetermined temperature needs to be set to a temperature lower than the temperature at which the thermoplastic resin layer 11 is softened (for example, 200 ° C.).

次いで、図１３に示す工程では、第３絶縁層１３ｃを貫通し、第２配線層１２ｂを露出する第３ビアホール１４ｚを形成する。第３ビアホール１４ｚは、例えば図１２に示す構造体にＣＯ２レーザを照射することにより形成することができる。第３ビアホール１４ｚは、例えば平面視円形状、断面視台形状に形成される。 Next, in a step shown in FIG. 13, a third via hole 14z that penetrates the third insulating layer 13c and exposes the second wiring layer 12b is formed. The third via hole 14z can be formed, for example, by irradiating the structure shown in FIG. 12 with a CO 2 laser. The third via hole 14z is formed in, for example, a circular shape in a plan view and a trapezoidal shape in a sectional view.

次いで、図１４に示す工程では、第３絶縁層１３ｃ上に第３配線層１２ｃを形成する。第３配線層１２ｃは、例えばＬ／Ｓ＝５０／５０μｍ程度に形成することができる。第３配線層１２ｃの材料としては、例えばＣｕ等を用いることができる。第３配線層１２ｃは、第１配線層１２ａと同様に、例えばセミアディティブ法により形成される。第３配線層１２ｃは、第３ビアホール１４ｚを介して第２配線層１２ｂと電気的に接続される。   Next, in a step shown in FIG. 14, the third wiring layer 12c is formed on the third insulating layer 13c. The third wiring layer 12c can be formed with, for example, about L / S = 50/50 μm. As a material of the third wiring layer 12c, for example, Cu or the like can be used. Similar to the first wiring layer 12a, the third wiring layer 12c is formed by, for example, a semi-additive method. The third wiring layer 12c is electrically connected to the second wiring layer 12b through the third via hole 14z.

このようにして、熱可塑性樹脂層１１の下面１１ｂ上に所定のビルドアップ配線層が形成される。本実施の形態では、２層のビルドアップ配線層（第２配線層１２ｂ及び第３配線層１２ｃ）を形成したが、ｎ層（ｎは１以上の整数）のビルドアップ配線層を形成してもよい。   In this manner, a predetermined buildup wiring layer is formed on the lower surface 11b of the thermoplastic resin layer 11. In the present embodiment, two build-up wiring layers (second wiring layer 12b and third wiring layer 12c) are formed, but n layers (n is an integer of 1 or more) are formed. Also good.

次いで、図１５に示す工程では、第３配線層１２ｃを被覆するように、第３絶縁層１３ｃ上にソルダーレジスト層１５を形成する。ソルダーレジスト層１５は、第３配線層１２ｃを露出する開口部１５ｘを有する。ソルダーレジスト層１５としては、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物を用いることができる。   Next, in a step shown in FIG. 15, a solder resist layer 15 is formed on the third insulating layer 13c so as to cover the third wiring layer 12c. The solder resist layer 15 has an opening 15x that exposes the third wiring layer 12c. As the solder resist layer 15, for example, a photosensitive resin composition containing an epoxy resin, an imide resin, or the like can be used.

次いで、図１６に示す工程では、ソルダーレジスト層１５の開口部１５ｘ内に露出した第３配線層１２ｃ上に、第１金属層１６を形成する。第１金属層１６としては、例えば第３配線層１２ｃ上にＮｉ層とＡｕ層とをこの順番で積層したＮｉ／Ａｕ層等を用いることができる。第１金属層１６は、例えば無電解めっき法により形成することができる。   Next, in the step shown in FIG. 16, the first metal layer 16 is formed on the third wiring layer 12 c exposed in the opening 15 x of the solder resist layer 15. As the first metal layer 16, for example, a Ni / Au layer in which a Ni layer and an Au layer are laminated in this order on the third wiring layer 12c can be used. The first metal layer 16 can be formed by, for example, an electroless plating method.

次いで、図１７に示す工程では、第１金属層１６上に、第２金属層１７を形成する。第２金属層１７は所謂プレソルダであり、第２金属層１７の材料としては、例えば、Ｐｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。第２金属層１７は、第１金属層１６上に、はんだペーストを塗布しリフロー処理することにより得られる。又、第１金属層１６上に、はんだボールを実装しても構わない。   Next, in the step shown in FIG. 17, the second metal layer 17 is formed on the first metal layer 16. The second metal layer 17 is a so-called pre-solder, and as the material of the second metal layer 17, for example, an alloy containing Pb, an alloy of Sn and Cu, an alloy of Sn and Ag, an alloy of Sn, Ag, and Cu, or the like is used. be able to. The second metal layer 17 is obtained by applying a solder paste on the first metal layer 16 and performing a reflow process. Also, solder balls may be mounted on the first metal layer 16.

次いで、図１７に示す第２金属層１７上に、外部接続端子１８を形成することにより、図１に示す半導体パッケージ１が完成する。外部接続端子１８としては、はんだボール、Ａｕバンプ、導電性ペースト等を用いることができる。外部接続端子１８として、はんだボールを用いた場合には、外部接続端子１８の材料としては、例えば、Ｐｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。なお、外部接続端子１８が、はんだから構成されている場合には、外部接続端子１８形成時に、第２金属層１７及び外部接続端子１８は溶融し合金となり、一つのバンプが形成される。以上が、本発明に係る半導体パッケージの製造方法である。   Next, the external connection terminals 18 are formed on the second metal layer 17 shown in FIG. 17, thereby completing the semiconductor package 1 shown in FIG. As the external connection terminal 18, a solder ball, Au bump, conductive paste, or the like can be used. When a solder ball is used as the external connection terminal 18, examples of the material of the external connection terminal 18 include an alloy containing Pb, an alloy of Sn and Cu, an alloy of Sn and Ag, and an alloy of Sn, Ag, and Cu. Etc. can be used. When the external connection terminal 18 is made of solder, the second metal layer 17 and the external connection terminal 18 are melted and become an alloy when the external connection terminal 18 is formed, and one bump is formed. The above is the method for manufacturing a semiconductor package according to the present invention.

本発明によれば、平滑面を有する支持体上に、支持体の平滑性を維持するように熱可塑性樹脂層を薄く形成し、平滑な熱可塑性樹脂層の上に配線層を形成する。従って、Ｓｉウェハ上に配線を形成する場合と同様の微細な配線を形成することができる。   According to the present invention, a thermoplastic resin layer is thinly formed on a support having a smooth surface so as to maintain the smoothness of the support, and a wiring layer is formed on the smooth thermoplastic resin layer. Accordingly, it is possible to form the fine wiring similar to the case of forming the wiring on the Si wafer.

又、熱を加えることにより熱可塑性樹脂層が軟化し、容易に支持体を除去することが可能となり、支持体を繰り返し使用することができる。従って、半導体パッケージの製造コストを低減することができる。   Moreover, the thermoplastic resin layer is softened by applying heat, the support can be easily removed, and the support can be used repeatedly. Therefore, the manufacturing cost of the semiconductor package can be reduced.

又、熱可塑性樹脂層の微細な配線が形成されていない側の面には、従来の基板作製プロセスを用いて配線層をビルドアップしていくことが可能なため、低コストで多層配線層を形成することができる。   In addition, since it is possible to build up a wiring layer using a conventional substrate manufacturing process on the surface of the thermoplastic resin layer where fine wiring is not formed, a multilayer wiring layer can be formed at low cost. Can be formed.

又、半導体チップの電極パッドと配線層とを接続するためのビアホールを配線層をマスクとして形成することにより、小径のビアホールを形成することができる。又、特別なマスクを作製する必要がないため、半導体パッケージの製造コストを低減することができる。   Also, by forming via holes for connecting the electrode pads of the semiconductor chip and the wiring layer using the wiring layer as a mask, a small-diameter via hole can be formed. In addition, since it is not necessary to manufacture a special mask, the manufacturing cost of the semiconductor package can be reduced.

以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。   The preferred embodiment of the present invention has been described in detail above. However, the present invention is not limited to the above-described embodiment, and various modifications can be made to the above-described embodiment without departing from the scope of the present invention. And substitutions can be added.

本発明に係る半導体パッケージを例示する断面図である。It is sectional drawing which illustrates the semiconductor package which concerns on this invention. 本発明に係る半導体パッケージの製造工程を例示する図（その１）である。It is FIG. (The 1) which illustrates the manufacturing process of the semiconductor package which concerns on this invention. 本発明に係る半導体パッケージの製造工程を例示する図（その２）である。It is FIG. (The 2) which illustrates the manufacturing process of the semiconductor package which concerns on this invention. 本発明に係る半導体パッケージの製造工程を例示する図（その３）である。It is FIG. (The 3) which illustrates the manufacturing process of the semiconductor package which concerns on this invention. 本発明に係る半導体パッケージの製造工程を例示する図（その４）である。It is FIG. (The 4) which illustrates the manufacturing process of the semiconductor package which concerns on this invention. 本発明に係る半導体パッケージの製造工程を例示する図（その５）である。FIG. 10 is a diagram (No. 5) for exemplifying the manufacturing process for the semiconductor package according to the invention; 本発明に係る半導体パッケージの製造工程を例示する図（その６）である。It is FIG. (The 6) which illustrates the manufacturing process of the semiconductor package which concerns on this invention. 本発明に係る半導体パッケージの製造工程を例示する図（その７）である。It is FIG. (The 7) which illustrates the manufacturing process of the semiconductor package which concerns on this invention. 本発明に係る半導体パッケージの製造工程を例示する図（その８）である。It is FIG. (The 8) which illustrates the manufacturing process of the semiconductor package which concerns on this invention. 本発明に係る半導体パッケージの製造工程を例示する図（その９）である。It is FIG. (9) which illustrates the manufacturing process of the semiconductor package which concerns on this invention. 本発明に係る半導体パッケージの製造工程を例示する図（その１０）である。It is FIG. (The 10) which illustrates the manufacturing process of the semiconductor package which concerns on this invention. 本発明に係る半導体パッケージの製造工程を例示する図（その１１）である。It is FIG. (The 11) which illustrates the manufacturing process of the semiconductor package which concerns on this invention. 本発明に係る半導体パッケージの製造工程を例示する図（その１２）である。FIG. 12 is a view (No. 12) illustrating the manufacturing process of the semiconductor package according to the invention; 本発明に係る半導体パッケージの製造工程を例示する図（その１３）である。It is FIG. (The 13) which illustrates the manufacturing process of the semiconductor package which concerns on this invention. 本発明に係る半導体パッケージの製造工程を例示する図（その１４）である。It is FIG. (14) which illustrates the manufacturing process of the semiconductor package which concerns on this invention. 本発明に係る半導体パッケージの製造工程を例示する図（その１５）である。It is FIG. (15) which illustrates the manufacturing process of the semiconductor package which concerns on this invention. 本発明に係る半導体パッケージの製造工程を例示する図（その１６）である。It is FIG. (16) which illustrates the manufacturing process of the semiconductor package which concerns on this invention.

符号の説明Explanation of symbols

１ 半導体パッケージ
２ 支持体
２ａ 支持体２の上面
１０ 基板
１１ 熱可塑性樹脂層
１１ａ 熱可塑性樹脂層１１の上面
１１ｂ 熱可塑性樹脂層１１の下面
１２ａ 第１配線層
１２ｂ 第２配線層
１２ｃ 第３配線層
１２ｚ，１５ｘ 開口部
１３ａ 第１絶縁層
１３ｂ 第２絶縁層
１３ｃ 第３絶縁層
１４ｘ 第１ビアホール
１４ｙ 第２ビアホール
１４ｚ 第３ビアホール
１５ ソルダーレジスト層
１６ 第１金属層
１７ 第２金属層
１８ 外部接続端子
２０ 半導体チップ
２１ 電極パッド
３１ 接着層
３２ 封止層
Ｐ１，Ｐ２ ピッチ
Ｔ１ 厚さ
φ１，φ２，φ３ 直径 DESCRIPTION OF SYMBOLS 1 Semiconductor package 2 Support body 2a Upper surface of support body 10 Board | substrate 11 Thermoplastic resin layer 11a Upper surface of thermoplastic resin layer 11b Lower surface of thermoplastic resin layer 11 12a 1st wiring layer 12b 2nd wiring layer 12c 3rd wiring layer 12z, 15x opening 13a first insulating layer 13b second insulating layer 13c third insulating layer 14x first via hole 14y second via hole 14z third via hole 15 solder resist layer 16 first metal layer 17 second metal layer 18 external connection terminal 20 Semiconductor chip 21 Electrode pad 31 Adhesive layer 32 Sealing layer P1, P2 Pitch T1 Thickness φ1, φ2, φ3 Diameter

Claims (5)

平滑面を有する支持体の前記平滑面上に熱可塑性樹脂層を形成する第１工程と、
前記熱可塑性樹脂層上に第１配線層を形成する第２工程と、
前記熱可塑性樹脂層上に前記第１配線層を被覆する第１絶縁層を形成する第３工程と、
前記第１絶縁層上に、電極パッドを有する半導体チップを、前記電極パッドと前記第１絶縁層とが対向するように実装する第４工程と、
前記熱可塑性樹脂を加熱し軟化させて、前記支持体を除去する第５工程と、を有する半導体パッケージの製造方法。 A first step of forming a thermoplastic resin layer on the smooth surface of the support having a smooth surface;
A second step of forming a first wiring layer on the thermoplastic resin layer;
A third step of forming a first insulating layer covering the first wiring layer on the thermoplastic resin layer;
A fourth step of mounting a semiconductor chip having an electrode pad on the first insulating layer so that the electrode pad and the first insulating layer face each other;
And a fifth step of removing the support by heating and softening the thermoplastic resin. 更に、前記熱可塑性樹脂層の前記第１配線層が形成されている面の反対面上に、絶縁層と配線層とを順次積層形成する第６工程を有することを特徴とする請求項１記載の半導体パッケージの製造方法。   2. The method according to claim 1, further comprising a sixth step of sequentially laminating and forming an insulating layer and a wiring layer on a surface of the thermoplastic resin layer opposite to the surface on which the first wiring layer is formed. Semiconductor package manufacturing method. 前記第２工程において、前記第１配線層に開口部を形成し、
前記第５工程より後に、前記熱可塑性樹脂層側から、前記開口部にレーザ光を照射し、前記第１配線層をマスクとして、少なくとも前記熱可塑性樹脂層及び前記第１絶縁層を貫通し前記電極パッドを露出する貫通孔を形成することを特徴とする請求項１又は２記載の半導体パッケージの製造方法。 Forming an opening in the first wiring layer in the second step;
After the fifth step, the opening is irradiated with laser light from the thermoplastic resin layer side, and the first wiring layer is used as a mask to penetrate at least the thermoplastic resin layer and the first insulating layer. 3. The method of manufacturing a semiconductor package according to claim 1, wherein a through-hole exposing the electrode pad is formed. 前記開口部は、前記レーザ光の径よりも小さく形成されることを特徴とする請求項３記載の半導体パッケージの製造方法。   4. The method of manufacturing a semiconductor package according to claim 3, wherein the opening is formed smaller than the diameter of the laser beam. 前記貫通孔に導体を充填し、少なくとも前記電極パッドと前記第１配線層とを電気的に接続する工程を有することを特徴とする請求項３又は４記載の半導体パッケージの製造方法。   5. The method of manufacturing a semiconductor package according to claim 3, further comprising a step of filling the through hole with a conductor and electrically connecting at least the electrode pad and the first wiring layer.
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