JP2010056516A - Solid-state imaging device, method of producing the same, and imaging apparatus - Google Patents
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Abstract
Description
本発明は、固体撮像装置、その製造方法および撮像装置に関するものである。 The present invention relates to a solid-state imaging device, a manufacturing method thereof, and an imaging device.
固体撮像装置のＭＯＳトランジスタのゲート電極に３層構造のサイドウォールを形成し、その３層構造のサイドウォールと同一層の膜（以下、サイドウォール形成膜という）を固体撮像装置のセンサー部上に形成し、それをセンサー部にシリサイドが形成されないようにするシリサイドブロックに用いる製造方法が開示されている（例えば、特許文献１（特にＦｉｇ６４およびその関連記載）参照。）。 A sidewall having a three-layer structure is formed on the gate electrode of the MOS transistor of the solid-state imaging device, and a film having the same layer as the sidewall of the three-layer structure (hereinafter referred to as a sidewall forming film) is formed on the sensor portion of the solid-state imaging device. A manufacturing method is disclosed which is formed and used for a silicide block which prevents the formation of silicide in a sensor portion (see, for example, Patent Document 1 (particularly FIG. 64 and related description)).
しかしながら、特許文献１に記載された製造方法では、ＭＯＳトランジスタのソース・ドレイン領域を形成するには、上記３層構造のサイドウォール形成膜越しに、ソース・ドレイン領域を形成するためのイオン注入を行う。そのため、寄生抵抗を抑制したまま短チャネル効果を改善するのが困難であった。
また、３層構造のサイドウォール形成膜で完全に被覆された状態でソース・ドレイン領域のアニールを実施するため、このサイドウォール形成膜によるストレス（Ｓｔｒｅｓｓ）が大きくなる（ＳＭＴ：Stress Memorization Technique（例えば、非特許文献１参照））。
さらに、ロジック部のＭＯＳトランジスタのソース・ドレイン領域を形成するイオン注入と、画素部のＭＯＳトランジスタのソース・ドレイン領域を形成するイオン注入の条件を変える必要が生じると考えられる。その理由は、画素部のＭＯＳトランジスタはサイドウォール膜越しにイオン注入となり、ロジック部のＭＯＳトランジスタはスルー膜なしのイオン注入になるためである。そのため、ロジック部のＭＯＳトランジスタの拡散層深さと画素部のＭＯＳトランジスタの拡散層深さが異なる。したがって、ロジック部のＭＯＳトランジスタは、画素部のＭＯＳトランジスタと比較してゲート長が短いため、接合リークを抑制しながら短チャネル効果を改善し、また寄生抵抗の増加の抑制を同時に実現することが難しくなる。上記特許文献１には記載されていないものの、ロジック部のＭＯＳトランジスタのソース・ドレイン領域を形成するイオン注入と、画素部のＭＯＳトランジスタのソース・ドレイン領域を形成するイオン注入は、別々に行うのが自然である。
However, in the manufacturing method described in
In addition, since the source / drain regions are annealed in a state of being completely covered with the sidewall formation film having a three-layer structure, stress due to the sidewall formation film is increased (SMT: Stress Memorization Technique (for example, Non-patent document 1)).
Further, it may be necessary to change the ion implantation conditions for forming the source / drain regions of the MOS transistor in the logic portion and the ion implantation conditions for forming the source / drain regions of the MOS transistor in the pixel portion. This is because the MOS transistor in the pixel portion is ion-implanted through the sidewall film, and the MOS transistor in the logic portion is ion-implanted without a through film. Therefore, the diffusion layer depth of the MOS transistor in the logic portion is different from the diffusion layer depth of the MOS transistor in the pixel portion. Therefore, since the MOS transistor in the logic part has a shorter gate length than the MOS transistor in the pixel part, it is possible to improve the short channel effect while suppressing the junction leakage and simultaneously suppress the increase in parasitic resistance. It becomes difficult. Although not described in
また、ゲート電極上を完全に被覆する１層のカバー膜（被覆膜）が形成された状態で、ソース・ドレイン領域のアニールを行うと、カバー膜に引張応力（Tensile応力）がかかる（ＳＭＴ）。この膜応力（Stress）によりセンサー部のシリコン層に結晶欠陥が入り、ランダムノイズ増加、白傷・暗電流の増加を引き起こすことが懸念される。 In addition, when the source / drain region is annealed in a state where a single-layer cover film (cover film) that completely covers the gate electrode is formed, tensile stress (Tensile stress) is applied to the cover film (SMT). ). This film stress (Stress) may cause crystal defects in the silicon layer of the sensor part, causing an increase in random noise, white scratches and dark current.
上記説明したように、ソース・ドレイン領域を形成するイオン注入は、サイドウォール形成膜越しのイオン注入になるため、シリコン（Ｓｉ）表面の濃度を濃くしたまま、所望の拡散層深さに設定するのが困難である。そのため、ソース・ドレイン領域の寄生抵抗が増加し、画素トランジスタの駆動力が落ちる。 As described above, since the ion implantation for forming the source / drain regions is performed through the sidewall formation film, the depth of the silicon (Si) surface is kept high and the desired diffusion layer depth is set. Is difficult. For this reason, the parasitic resistance of the source / drain regions increases, and the driving force of the pixel transistor decreases.
また、上記サイドウォール形成膜を、シリサイドブロック膜として使わず、別途、シリサイドブロック用の膜を新たに設ける製造方法が開示されている（例えば、特許文献２参照。)。
この製造方法では、ゲート電極の側壁にサイドウォールを形成する際に行うサイドウォール膜のエッチバックで、シリコン基板にダメージが入りやすい。この結果、暗電流が増加するという問題が生じる。
また、この製造方法では、ソース・ドレイン領域を形成するイオン注入の前に、フォトダイオード上の酸化膜を除去するため、フォトダイオード上では、レジストマスクが直付け状態になる。このため、フォトダイオードがレジストにより汚染され、暗電流が増加する。
さらに、フォトダイオード上のウエットエッチングによる表面領域のＰ型不純物の不純物損失の結果、暗電流が悪化する。
上記フォトダイオード上の酸化膜を除去するウエットエッチングの際に、ロジック部の素子分離領域（ＳＴＩ）上部のエッチングによる削れ量が大きくなることから、ロジック部の素子分離領域のエッジにおいて、ソース・ドレイン領域上にシリサイドを形成した際に、シリサイド起因の接合リークが悪化する。
上記フォトダイオード上の酸化膜を除去した歳に、サイドウォール膜の一部がリフトオフされる問題が増加する。この結果、歩留まりの低下を引き起こす。
In addition, a manufacturing method is disclosed in which the sidewall forming film is not used as a silicide block film but a silicide block film is newly provided (see, for example, Patent Document 2).
In this manufacturing method, the silicon substrate is easily damaged by the etch back of the sidewall film that is performed when the sidewall is formed on the sidewall of the gate electrode. As a result, there arises a problem that dark current increases.
In this manufacturing method, the oxide film on the photodiode is removed before the ion implantation for forming the source / drain regions, so that the resist mask is directly attached on the photodiode. For this reason, the photodiode is contaminated with the resist, and the dark current increases.
Furthermore, the dark current deteriorates as a result of impurity loss of P-type impurities in the surface region due to wet etching on the photodiode.
During wet etching for removing the oxide film on the photodiode, the amount of etching due to etching on the element isolation region (STI) in the logic portion increases, so that the source / drain is formed at the edge of the element isolation region in the logic portion. When silicide is formed on the region, junction leakage due to silicide deteriorates.
The problem that a part of the sidewall film is lifted off increases when the oxide film on the photodiode is removed. As a result, the yield is reduced.
固体撮像装置のＭＯＳトランジスタにおいて、ゲート電極の側壁に２層構造のサイドウォールを形成する場合、シリコン基板上にゲート絶縁膜を介してゲート電極を形成する。
次いで、シリコン基板上にゲート電極を被覆する酸化シリコン膜を形成する。さらに上記酸化シリコン膜上に窒化シリコン膜を形成する。
その後、上記窒化シリコン膜を全面エッチバックして、ゲート電極の側壁に酸化シリコン膜を介して窒化シリコン膜を残す。このエッチバックでは、上記酸化シリコン膜がエッチングストッパとなる。
次に、酸化シリコン膜をエッチングする。この結果、ゲート電極上が露出され、またシリコン基板が露出される。このとき、固体撮像装置のフォトダイオード上の酸化シリコン膜も除去される。
In a MOS transistor of a solid-state imaging device, when a two-layered sidewall is formed on a sidewall of a gate electrode, the gate electrode is formed on a silicon substrate via a gate insulating film.
Next, a silicon oxide film that covers the gate electrode is formed on the silicon substrate. Further, a silicon nitride film is formed on the silicon oxide film.
Thereafter, the entire surface of the silicon nitride film is etched back to leave a silicon nitride film on the side wall of the gate electrode through the silicon oxide film. In this etch back, the silicon oxide film serves as an etching stopper.
Next, the silicon oxide film is etched. As a result, the gate electrode is exposed and the silicon substrate is exposed. At this time, the silicon oxide film on the photodiode of the solid-state imaging device is also removed.
上記製造方法では、画素サイズおよびトランジスタサイズを微細化していくと、上記酸化シリコン膜の膜厚が薄くなっていく。そのため、窒化シリコン膜のエッチバック時において、下地のシリコン基板にダメージを与えないない状態でエッチングを停止させることが困難になる。一般的に窒化シリコン膜のエッチング時の酸化シリコン膜止めは、選択比をとるのが難しい。 In the manufacturing method, as the pixel size and transistor size are reduced, the thickness of the silicon oxide film is reduced. Therefore, it becomes difficult to stop the etching without damaging the underlying silicon substrate during the etch back of the silicon nitride film. In general, it is difficult to obtain a selection ratio for stopping a silicon oxide film when etching a silicon nitride film.
また、酸化シリコン膜の除去時において、窒化シリコン膜で形成されたサイドウォール下まで、酸化シリコン膜の一部がウエットエッチングされる。このため、その後の熱処理等の応力（Stress）により、サイドウォールがいわゆるリフトオフされた状態になり、ごみの原因となる危険性がある。これは歩留まりを落とす原因の一つにもなる。 Further, at the time of removing the silicon oxide film, part of the silicon oxide film is wet-etched up to the bottom of the sidewall formed of the silicon nitride film. For this reason, there is a risk that the sidewall will be in a so-called lift-off state due to subsequent stress (Stress) such as heat treatment, which may cause dust. This can be one of the causes of yield loss.
上記酸化シリコン膜をエッチングするとき、固体撮像装置のフォトダイオード上の酸化シリコン膜も除去される。その後、ｎＦＥＴ、ｐＦＥＴのソース・ドレインを形成するためのイオン注入を行うが、そのイオン注入時に用いるレジストマスクが、フォトダイオード上で直付けになる。このため、フォトダイオード中へのレジスト中に含まれているナトリウム（Ｎａ）等の汚染が懸念され、白傷悪化の問題が生じる。 When the silicon oxide film is etched, the silicon oxide film on the photodiode of the solid-state imaging device is also removed. Thereafter, ion implantation for forming the source / drain of nFET and pFET is performed, and a resist mask used for the ion implantation is directly attached on the photodiode. For this reason, there is a concern about contamination such as sodium (Na) contained in the resist in the photodiode, resulting in a problem of worsening white scratches.
図９５にＣＭＯＳセンサーのレイアウト図を示す。
図９５に示すように、シリコン基板１１に、フォトダイオードＰＤとこのフォトダイオードに接合するアクティブ領域１５が形成されている。このアクティブ領域１５に、転送ゲートＴＲＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬが順に配置されている。また、転送ゲートＴＲＧとリセットトランジスタＲＳＴとの間にフローティングディフュージョン部ＦＤが形成されている。
また、上記平面レイアウトの等価回路を図９６に示す。図９６に示すレイアウトでは、画素は、１つのフォトダイオードＰＤと、転送ゲートＴＲＧ、フローティングディフュージョン部ＦＤ、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬの４つのトランジスタから構成されている。これは、フォトダイオードＰＤを共有しないタイプであるが、もちろん共有するタイプや、４トランジスタ構成の部分が３トランジスタ構成のものもある。
FIG. 95 shows a layout diagram of the CMOS sensor.
As shown in FIG. 95, a photodiode PD and an
FIG. 96 shows an equivalent circuit of the planar layout. In the layout shown in FIG. 96, the pixel includes one photodiode PD and four transistors: a transfer gate TRG, a floating diffusion portion FD, a reset transistor RST, an amplification transistor Amp, and a selection transistor SEL. This is a type that does not share the photodiode PD, but of course there is a type that shares the photodiode PD and a part that has a 4-transistor configuration and a 3-transistor configuration.
解決しようとする問題点は、ランダムノイズ、白傷・暗電流を低減することが困難な点である。 The problem to be solved is that it is difficult to reduce random noise, white scratches and dark current.
本発明は、画素部のＭＯＳトランジスタ上にて、異なる２層のシリサイドブロック膜の一部が重なるように形成して、ランダムノイズ、白傷・暗電流が低減することを可能にする。 The present invention makes it possible to reduce random noise, white scratches, and dark current by forming a part of two different layers of silicide block films on a MOS transistor in a pixel portion.
本発明の固体撮像装置は、半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記画素部のＭＯＳトランジスタのゲート電極の側壁にサイドウォール形成膜で形成された第１サイドウォールと、
前記周辺回路部のＭＯＳトランジスタのゲート電極の側壁に前記サイドウォール形成膜と同一層の膜で形成された第２サイドウォールと、
前記光電変換部上および前記画素部のＭＯＳトランジスタの一部上に前記サイドウォール形成膜と同一層の膜で形成された前記第１シリサイドブロック膜と、
前記画素部のＭＯＳトランジスタ上に、前記第１シリサイドブロック膜の一部上に重なる第２シリサイドブロック膜を有し、
前記第１シリサイドブロック膜と前記第２シリサイドブロック膜とで前記画素部のＭＯＳトランジスタ上が被覆されている。
The solid-state imaging device of the present invention has, on a semiconductor substrate, a pixel unit including a photoelectric conversion unit that photoelectrically converts incident light to obtain an electrical signal, and a peripheral circuit unit formed around the pixel unit,
A first sidewall formed of a sidewall formation film on a sidewall of the gate electrode of the MOS transistor of the pixel portion;
A second sidewall formed on the sidewall of the gate electrode of the MOS transistor of the peripheral circuit portion by a film of the same layer as the sidewall formation film;
The first silicide block film formed of the same layer film as the sidewall formation film on the photoelectric conversion unit and a part of the MOS transistor of the pixel unit;
A second silicide block film overlying a portion of the first silicide block film on the MOS transistor of the pixel portion;
The MOS transistor of the pixel portion is covered with the first silicide block film and the second silicide block film.
本発明の固体撮像装置では、サイドウォール形成膜と同一層の膜で形成された第１シリサイドブロック膜と、第１シリサイドブロック膜とは別の膜で形成された第２シリサイドブロック膜の２層で被覆されている。このため、画素部のＭＯＳトランジスタ上が１層のシリサイドブロック膜で完全に被覆されるのではないので、ランダムノイズが低減され、白傷・暗電流が低減される。 In the solid-state imaging device of the present invention, the first silicide block film formed of the same layer as the sidewall formation film and the second silicide block film formed of a film different from the first silicide block film It is covered with. For this reason, the MOS transistor in the pixel portion is not completely covered with a single silicide block film, so that random noise is reduced, and white scratches and dark current are reduced.
本発明の固体撮像装置の製造方法は、半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を形成する際に、
前記画素部と前記周辺回路部上を被覆するサイドウォール形成膜を形成する工程と、
前記画素部のＭＯＳトランジスタのゲート電極の側壁に前記サイドウォール形成膜で第１サイドウォールを形成し、前記周辺回路部のＭＯＳトランジスタのゲート電極の側壁に前記サイドウォール形成膜で第２サイドウォールを形成し、前記光電変換部上および前記画素部のＭＯＳトランジスタの一部上に前記サイドウォール形成膜で第１シリサイドブロック膜を形成する工程と、
前記画素部のＭＯＳトランジスタ上に、前記第１シリサイドブロック膜の一部上に重なる第２シリサイドブロック膜を形成する工程を有し、
前記第１シリサイドブロック膜と前記第２シリサイドブロック膜とで前記画素部のＭＯＳトランジスタ上を被覆する。
According to the method for manufacturing a solid-state imaging device of the present invention, a pixel unit including a photoelectric conversion unit that photoelectrically converts incident light to obtain an electric signal and a peripheral circuit unit formed around the pixel unit are formed on a semiconductor substrate. When
Forming a sidewall forming film covering the pixel portion and the peripheral circuit portion;
A first sidewall is formed on the sidewall of the gate electrode of the MOS transistor in the pixel portion by the sidewall formation film, and a second sidewall is formed on the sidewall of the gate electrode of the MOS transistor in the peripheral circuit portion by the sidewall formation film. Forming a first silicide block film with the sidewall formation film on the photoelectric conversion portion and a part of the MOS transistor of the pixel portion;
Forming a second silicide block film overlying a part of the first silicide block film on the MOS transistor of the pixel portion;
The first silicide block film and the second silicide block film cover the MOS transistor of the pixel portion.
本発明の固体撮像装置の製造方法では、サイドウォール形成膜と同一層の膜で形成された第１シリサイドブロック膜と、第１シリサイドブロック膜とは別の膜で形成された第２シリサイドブロック膜の２層で被覆される。このため、画素部のＭＯＳトランジスタ上が１層のシリサイドブロック膜で完全に被覆されるのではないので、ランダムノイズが低減され、白傷・暗電流が低減される。 In the method for manufacturing a solid-state imaging device of the present invention, the first silicide block film formed of the same layer as the sidewall formation film and the second silicide block film formed of a film different from the first silicide block film Are coated with two layers. For this reason, the MOS transistor in the pixel portion is not completely covered with a single silicide block film, so that random noise is reduced, and white scratches and dark current are reduced.
本発明の撮像装置では、入射光を集光する集光光学部と、
前記集光光学部で集光した光を受光して光電変換する固体撮像装置と、
光電変換された信号を処理する信号処理部を有し、
前記固体撮像装置は、
半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記画素部のＭＯＳトランジスタのゲート電極の側壁にサイドウォール形成膜で形成された第１サイドウォールと、
前記周辺回路部のＭＯＳトランジスタのゲート電極の側壁に前記サイドウォール形成膜と同一層の膜で形成された第２サイドウォールと、
前記光電変換部上および前記画素部のＭＯＳトランジスタの一部上に前記サイドウォール形成膜と同一層の膜で形成された第１シリサイドブロック膜と、
前記画素部のＭＯＳトランジスタ上に、前記第１シリサイドブロック膜の一部上に重なる第２シリサイドブロック膜を有し、
前記第１シリサイドブロック膜と前記第２シリサイドブロック膜とで前記画素部のＭＯＳトランジスタ上が被覆されている。
In the imaging device of the present invention, a condensing optical unit that condenses incident light;
A solid-state imaging device that receives and photoelectrically converts light collected by the condensing optical unit; and
A signal processing unit for processing the photoelectrically converted signal;
The solid-state imaging device
A semiconductor substrate has a pixel portion including a photoelectric conversion portion that photoelectrically converts incident light to obtain an electrical signal, and a peripheral circuit portion formed around the pixel portion,
A first sidewall formed of a sidewall formation film on a sidewall of the gate electrode of the MOS transistor of the pixel portion;
A second sidewall formed on the sidewall of the gate electrode of the MOS transistor of the peripheral circuit portion by a film of the same layer as the sidewall formation film;
A first silicide block film formed of a film of the same layer as the sidewall formation film on the photoelectric conversion unit and a part of the MOS transistor of the pixel unit;
A second silicide block film overlying a portion of the first silicide block film on the MOS transistor of the pixel portion;
The MOS transistor of the pixel portion is covered with the first silicide block film and the second silicide block film.
本発明の撮像装置では、本願発明の固体撮像装置を用いることから、ランダムノイズが低減され、白傷・暗電流が低減される。 In the imaging device of the present invention, since the solid-state imaging device of the present invention is used, random noise is reduced, and white scratches and dark current are reduced.
本発明の固体撮像装置は、ランダムノイズが低減でき、白傷・暗電流が低減できるという利点がある。 The solid-state imaging device of the present invention has advantages that random noise can be reduced and white scratches and dark current can be reduced.
本発明の固体撮像装置の製造方法は、ランダムノイズが低減でき、白傷・暗電流が低減できるという利点がある。 The manufacturing method of the solid-state imaging device of the present invention has the advantages that random noise can be reduced and white scratches and dark current can be reduced.
本発明の撮像装置は、本願発明の固体撮像装置を用いることから、各画素のランダムノイズが低減でき、白傷・暗電流が低減できる。よって、画質の向上が図れる。 Since the imaging device of the present invention uses the solid-state imaging device of the present invention, random noise of each pixel can be reduced, and white scratches and dark current can be reduced. Therefore, the image quality can be improved.
以下、発明を実施するための形態（以下、実施の形態とする）について説明する。 Hereinafter, modes for carrying out the invention (hereinafter referred to as embodiments) will be described.
＜１．第１の実施の形態＞
本発明の第１の実施の形態に係る固体撮像装置の構成の第１例を、図１の画素部の概略構成断面図、図２の周辺回路部の概略構成断面図および図５（１）の画素部の平面レイアウト図によって説明する。この図５（１）は、転送ゲートＴＲＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬの活性領域でつながっている場合である。なお、図１に示した画素部および図２に示した周辺回路部は同一の半導体基板に形成されているものである。また、図１は図５（１）中のＡ−Ａ線断面を示す。
さらに、第１の実施の形態に係る固体撮像装置の構成の第２例を、図３の画素部の概略構成断面図、図４の周辺回路部の概略構成断面図および図５（２）の画素部の平面レイアウト図によって説明する。この図５（２）は、転送ゲートＴＲＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬの活性領域がＳＴＩによって分離されている場合である。なお、図３に示した画素部および図４に示した周辺回路部は同一の半導体基板に形成されているものである。また、図３は図５（２）中のＢ−Ｂ線断面を示す。
同飽和電荷量Ｑｓで画素サイズを小さくするためには、図５（１）のレイアウトが望ましい。
<1. First Embodiment>
FIG. 5 is a schematic configuration cross-sectional view of a pixel unit in FIG. 1, a schematic configuration cross-sectional view of a peripheral circuit unit in FIG. 2, and FIG. 5 (1), illustrating a first example of a configuration of a solid-state imaging device according to a first embodiment of the present invention. This will be described with reference to a plan layout diagram of the pixel portion. FIG. 5A shows a case where the active regions of the transfer gate TRG, the reset transistor RST, the amplification transistor Amp, and the selection transistor SEL are connected. The pixel portion shown in FIG. 1 and the peripheral circuit portion shown in FIG. 2 are formed on the same semiconductor substrate. Moreover, FIG. 1 shows the AA line cross section in FIG. 5 (1).
Further, a second example of the configuration of the solid-state imaging device according to the first embodiment is illustrated in a schematic configuration cross-sectional view of the pixel portion in FIG. 3, a schematic configuration cross-sectional view of the peripheral circuit portion in FIG. 4, and FIG. This will be described with reference to a plan layout diagram of the pixel portion. FIG. 5B shows the case where the active regions of the transfer gate TRG, the reset transistor RST, the amplification transistor Amp, and the selection transistor SEL are separated by STI. The pixel portion shown in FIG. 3 and the peripheral circuit portion shown in FIG. 4 are formed on the same semiconductor substrate. Moreover, FIG. 3 shows the BB line cross section in FIG. 5 (2).
In order to reduce the pixel size with the same saturation charge amount Qs, the layout of FIG. 5A is desirable.
［固体撮像装置の構成の第１例］
図１、図２および図５（１）に示すように、半導体基板１１に、入射光を光電変換して電気信号を得る光電変換部２１を備えた画素部１２と、この画素部１２の周辺に形成された周辺回路部１３を有する。
上記画素部１２の半導体基板１１には、光電変換部２１が形成され、この光電変換部２１に接続して転送ゲートＴＲＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬが順に直列に形成されている。上記光電変換部２１は例えばフォトダイオードで構成されている。
[First Example of Configuration of Solid-State Imaging Device]
As shown in FIGS. 1, 2, and 5 (1), a pixel unit 12 including a
A
上記画素部１２のＭＯＳトランジスタ３０（転送ゲートＴＲＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬ）の各ゲート電極３２の側壁には、サイドウォール形成膜で第１サイドウォール３３が形成されている。
また上記周辺回路部１３の各ＭＯＳトランジスタ５０のゲート電極５２の側壁に配線上記サイドウォール形成膜と同一層の膜で第２サイドウォール５３が形成されている。
さらに上記光電変換部２１上には、上記サイドウォール形成膜と同一層の膜で第１シリサイドブロック膜７１が形成されている。
また、上記画素部１２の各ＭＯＳトランジスタ３０上には、上記第１シリサイドブロック膜７１の一部上に重なる第２シリサイドブロック膜７２を有する。
上記第１シリサイドブロック膜７１は、例えば酸化シリコン膜と窒化シリコン膜との積層構造を有している。
また、第２シリサイドブロック膜７２は、例えば酸化シリコン膜と窒化シリコン膜との積層構造を有している。
そして、上記第１シリサイドブロック膜７１を上記第２シリサイドブロック膜７２とで上記画素部１２上が被覆されている。この上記第１シリサイドブロック膜７１と上記第２シリサイドブロック膜７２の重なり部分は上記画素部１２内に形成されている。
On the side walls of the
A
Further, a first
Further, a second
The first
The second
The pixel portion 12 is covered with the first
上記周辺回路部１３の各ＭＯＳトランジスタ５０は、例えばゲート電極５２上、ソース・ドレイン領域５４、５５上にシリサイド層５６、５７が形成されている。このように、上記周辺回路１３の各ＭＯＳトランジスタ５０は、寄生抵抗を減らし高速動作させるため、シリサイド化されている。
In each
また、上記半導体基板１１には、上記画素部１２を分離する第１素子分離領域１４が形成され、上記周辺回路部１３内の各ＭＯＳトランジスタの形成領域を分離する第２素子分離領域１５が形成されている。
上記第１素子分離領域１４および上記第２素子分離領域１５はともにＳＴＩ構造を有し、上記第１素子分離領域１４は、上記第２素子分離領域１５よりも浅く、かつ上記半導体基板１１上への突き出し高さが低く形成されている。
In addition, a first
Both the first
このように、上記固体撮像装置１（１Ａ）では、サイドウォール形成膜を使って第１シリサイドブロック膜７１が形成された領域と、別途にシリサイドブロック用の絶縁膜を設けて形成した第２シリサイドブロック膜７２が形成された領域と、周辺回路部１３のＭＯＳトランジスタ５０のように、シリサイド層５６、５７が存在する領域が混在する。また光電変換部２１上は、サイドウォール形成膜を利用して第１シリサイドブロック膜７１が形成されている。
As described above, in the solid-state imaging device 1 (1A), the region where the first
［固体撮像装置の構成の第２例］
また、図３、図４および図５（２）に示すように、半導体基板１１に、入射光を光電変換して電気信号を得る光電変換部２１を備えた画素部１２と、この画素部１２の周辺に形成された周辺回路部１３を有する。
上記画素部１２の半導体基板１１には、光電変換部２１が形成され、この光電変換部２１に接続して転送ゲートＴＲＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬが順に直列に形成されている。上記光電変換部２１は例えばフォトダイオードで構成されている。
[Second Example of Configuration of Solid-State Imaging Device]
3, 4, and 5 (2), the pixel unit 12 includes a
A
上記画素部１２のＭＯＳトランジスタ３０（転送ゲートＴＲＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬ）の各ゲート電極３２の側壁には、サイドウォール形成膜で第１サイドウォール３３が形成されている。
また上記周辺回路部１３の各ＭＯＳトランジスタ５０のゲート電極５２の側壁に配線上記サイドウォール形成膜と同一層の膜で第２サイドウォール５３が形成されている。
さらに上記光電変換部２１上には、上記サイドウォール形成膜と同一層の膜で第１シリサイドブロック膜７１が形成されている。
また、上記画素部１２の各ＭＯＳトランジスタ３０上には、上記第１シリサイドブロック膜７１の一部上に重なる第２シリサイドブロック膜７２を有する。
上記第１シリサイドブロック膜７１は、例えば酸化シリコン膜と窒化シリコン膜との積層構造を有している。
また、第２シリサイドブロック膜７２は、例えば酸化シリコン膜と窒化シリコン膜との積層構造を有している。
そして、上記第１シリサイドブロック膜７１を上記第２シリサイドブロック膜７２とで上記画素部１２上が被覆されている。この上記第１シリサイドブロック膜７１と上記第２シリサイドブロック膜７２の重なり部分は上記画素部１２内に形成されている。
On the side walls of the
A
Further, a first
Further, a second
The first
The second
The pixel portion 12 is covered with the first
上記周辺回路部１３の各ＭＯＳトランジスタ５０は、例えばゲート電極５２上、ソース・ドレイン領域５４、５５上にシリサイド層５６、５７が形成されている。このように、上記周辺回路１３の各ＭＯＳトランジスタ５０は、寄生抵抗を減らし高速動作させるため、シリサイド化されている。
In each
また、上記半導体基板１１には、上記画素部１２内の各ＭＯＳトランジスタの形成領域を分離する第１素子分離領域１４が形成され、上記周辺回路部１３内の各ＭＯＳトランジスタの形成領域を分離する第２素子分離領域１５が形成されている。
上記第１素子分離領域１４および上記第２素子分離領域１５はともにＳＴＩ構造を有し、上記第１素子分離領域１４は、上記第２素子分離領域１５よりも浅く、かつ上記半導体基板１１上への突き出し高さが低く形成されている。
The
Both the first
このように、上記固体撮像装置１（１Ｂ）では、サイドウォール形成膜を使って第１シリサイドブロック膜７１が形成された領域と、別途にシリサイドブロック用の絶縁膜を設けて形成した第２シリサイドブロック膜７２が形成された領域と、周辺回路部１３のＭＯＳトランジスタ５０のように、シリサイド層５６、５７が存在する領域が混在する。また光電変換部２１上は、サイドウォール形成膜を利用して第１シリサイドブロック膜７１が形成されている。
As described above, in the solid-state imaging device 1 (1B), the region where the first
上記固体撮像装置１（１Ａ、１Ｂ）では、画素部１２内は、シリサイド起因の不純物汚染、欠陥の発生を抑制するために、望ましくは、完全に第１シリサイドブロック膜７１と第２シリサイドブロック膜７２とで被覆されていることが望ましい。また、素子分離領域１４、１５上は、上記第１、第２シリサイドブロック膜７１、７２が形成されていなくてもよい。しかしながら、同画素サイズで光電変換部２１の受光面積をできるだけ大きくして、飽和電荷量（Ｑｓ）を多くし、ノイズの影響を小さくする必要がある。したがって、素子分離領域上での合わせ余裕を考慮する必要がないように、素子分離領域上も第１シリサイドブロック膜７１と第２シリサイドブロック膜７２とで被覆されていることが望ましい。このようにすることで、素子分離領域の面積が削減でき、光電変換部２１の受光面積を大きくとることが可能になる。
In the solid-state imaging device 1 (1A, 1B), it is desirable that the first
そこで、上記固体撮像装置１のレイアウトでは、素子分離領域の分離幅を狭くしてフォトダイオードの占める割合を大きくするために、第１、第２シリサイドブロック膜７１、７２が重なった部分を設けている。そのため、画素部１２の各ゲート電極３２上の段差が大きくなり、層間絶縁膜の平坦性が厳しくなる。
例えば、特開２００５-３４７３２５号公報に記載されている分離技術では、画素内の酸化膜分離のシリコン（Ｓｉ）表面からの突き出し量が高くなり、平坦性の難易度が高くなる。
本発明では、ＳＴＩ（Shallow Trench Isolation）構造の第１素子分離領域１４を用い、半導体基板１１上に突き出す高さを低くしている。ただし、第１素子分離領域１４は、ＳＴＩ深さが周辺回路部１３の第２素子分離領域１５のＳＴＩと同等の深さであると、光電変換部２１を構成するフォトダイオードに対するストレスやエッチングダメージが多くなり、白傷の増加を招く。そのため、第１素子分離領域１４は、周辺回路部１３の第２素子分離領域１５よりも浅く形成している。高速動作を実現するために周辺回路部１３の第２素子分離領域１５はＳＴＩ深さを深くして、配線・基板間の寄生容量を低減させている。
Therefore, in the layout of the solid-
For example, in the separation technique described in Japanese Patent Application Laid-Open No. 2005-347325, the amount of protrusion from the silicon (Si) surface of the oxide film separation in the pixel increases, and the difficulty of flatness increases.
In the present invention, a first
本発明の固体撮像装置１（１Ａ）では、サイドウォール形成膜と同一層の膜で形成された第１シリサイドブロック膜７１と、第１シリサイドブロック膜７１とは別の膜で形成された第２シリサイドブロック膜７２の２層で画素部１２が被覆されている。このため、画素部１２のＭＯＳトランジスタ３０上が１層のシリサイドブロック膜で完全に被覆されるのではないので、ランダムノイズが低減され、白傷・暗電流が低減できるという利点がある。
In the solid-state imaging device 1 (1A) of the present invention, the first
＜２．第２の実施の形態＞
［固体撮像装置の製造方法の第１例］
次に、本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を、図６〜図３９の製造工程断面図によって説明する。
<2. Second Embodiment>
[First Example of Manufacturing Method of Solid-State Imaging Device]
Next, a first example of an embodiment according to a method for manufacturing a solid-state imaging device of the present invention will be described with reference to manufacturing process cross-sectional views of FIGS.
図６（１）に示すように、半導体基板１１には例えばシリコン基板を用いる。
上記半導体基板１１上にパッド酸化膜１１１、窒化シリコン膜１１２を形成する。
上記パッド酸化膜１１１は、例えば熱酸化法により、半導体基板１１表面を酸化して形成する。このパッド酸化膜１１１は、例えば１５ｎｍの厚さに形成する。
次に、例えばＬＰ−ＣＶＤ（Low Pressure CVD）法により、上記パッド酸化膜１１１条に窒化シリコン膜１１２を形成する。この窒化シリコン膜１１２は、例えば１６０ｎｍの厚さに形成される。
上記説明した構成では、窒化シリコン膜／パッド酸化膜の構造であるが、窒化シリコン膜／ポリシリコン膜またはアモルファスシリコン膜／パッド酸化膜の構造であっても良い。
As shown in FIG. 6A, for example, a silicon substrate is used as the
A
The
Next, a
In the configuration described above, the structure is a silicon nitride film / pad oxide film, but may be a structure of silicon nitride film / polysilicon film or amorphous silicon film / pad oxide film.
次に、図７（２）に示すように、上記窒化シリコン膜１１２上に素子分離領域を形成する領域上に開口部を設けたレジストマスク（図示せず）を形成した後、エッチングによって上記窒化シリコン膜１１２および上記パッド酸化膜１１１に開口部１１３を形成する。
上記エッチングでは、例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）装置または電子サイクロトロン共鳴（ＥＣＲ：Electron Cyclotron Resonance）エッチング装置などを用いることができる。加工後、アッシング装置などにより上記レジストマスクの除去を行う。
Next, as shown in FIG. 7B, a resist mask (not shown) having an opening is formed on the
In the etching, for example, a reactive ion etching (RIE) apparatus or an electron cyclotron resonance (ECR) etching apparatus can be used. After the processing, the resist mask is removed by an ashing device or the like.
次に、図８（３）に示すように、上記窒化シリコン膜１１２をエッチングマスクに用いて、上記半導体基板１１に素子分離溝１１４を形成する。このエッチングには、例えばＲＩＥ装置またはＥＣＲエッチング装置などを用いる。
まず、周辺回路部１３（および画素部１２）の第２素子分離溝１１５（および第１素子分離溝１１４）の第１エッチングを行う。このとき、周辺回路部１３（および画素部１２）の各第１、第２素子分離溝１１４、１１５の深さは５０ｎｍ〜１６０ｎｍである。
図示はしないが画素部１２上にレジストマスクを形成し、さらに周辺回路部１３のみ素子分離溝１１５を延長形成する第２エッチングを行い、周辺回路部１３のみ第２素子分離溝１１５の深さを、例えば０．３μｍに形成する。その後、レジストマスクを除去する。
Next, as shown in FIG. 8C,
First, the first etching of the second element isolation trench 115 (and the first element isolation trench 114) of the peripheral circuit portion 13 (and the pixel portion 12) is performed. At this time, the depths of the first and second
Although not shown in the drawing, a resist mask is formed on the pixel portion 12, and second etching is performed to extend the
このように、画素部１２の素子分離溝１１４を浅くすることにより、エッチングダメージによる白傷を抑制する効果がある。素子分離溝１１４を浅くすることで、実効的な光電変換部の面積が増えるため、飽和電荷量（Ｑs）が大きくなる効果がある。
Thus, by making the
次に、図示はしないが、ライナー膜を形成する。このライナー膜は、例えば約８００℃〜９００℃の熱酸化で形成される。上記ライナー膜は、酸化シリコン膜、窒素を含んだ酸化シリコン膜またはＣＶＤ窒化シリコン膜でもよい。その膜厚は、約４ｎｍ〜１０ｎｍとする。
また図示はしないが、レジストマスクを用いて画素部１２に暗電流抑制するためのホウ素（Ｂ）をイオン注入する。そのイオン注入条件は、一例として、打ち込みエネルギーを１０ｋｅＶ程度に設定し、ドーズ量を１×１０12／ｃｍ2〜１×１０14／ｃｍ2に設定して行う。画素部１２内の素子分離領域が形成される第１素子分離溝１１４の周りは、ホウ素濃度が高いほど、暗電流が抑制され、寄生トランジスタ動作が抑制される。しかし、ホウ素の濃度を高くしすぎると、光電変換部を形成するフォトダイオードの面積が小さくなり、飽和電荷量（Ｑｓ）が小さくなるので、上記ドーズ量としている。
Next, although not shown, a liner film is formed. This liner film is formed by thermal oxidation at about 800 ° C. to 900 ° C., for example. The liner film may be a silicon oxide film, a silicon oxide film containing nitrogen, or a CVD silicon nitride film. The film thickness is about 4 nm to 10 nm.
Although not shown, boron (B) for suppressing dark current is ion-implanted into the pixel portion 12 using a resist mask. As an example of the ion implantation conditions, the implantation energy is set to about 10 keV, and the dose is set to 1 × 10 12 / cm 2 to 1 × 10 14 / cm 2 . Around the first
次に、図９（４）に示すように、上記第２素子分離溝１１５（および第１素子分離溝１１４）の内部を埋め込むように、上記窒化シリコン膜１１２上に絶縁膜を形成する。この絶縁膜は、例えば高密度プラズマＣＶＤ法によって酸化シリコンを堆積して形成する。
次いで、上記窒化シリコン膜１１２上の余剰な上記絶縁膜を、例えば化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）によって除去し、第２素子分離溝１１５（第１素子分離溝１１４）の内部に残して上記絶縁膜で第２素子分離領域１５（第１素子分離領域１４）を形成する。上記ＣＭＰでは、窒化シリコン膜１１２がストッパとなって、ＣＭＰを停止させる。
第１素子分離領域１４は、周辺回路部１３の第２素子分離領域１５よりも浅く形成しているが、窒化シリコン膜１１２のストッパが同じであるため、素子分離の突き出し量は、同じに設定される。ここで、第１素子分離領域１４と第２素子分離領域１５の突出高さが同じ突出高さとは、製造加工精度に基づく加工ばらつきの範囲内であれば、同じ突出高さであると定義する。すなわち、溝（トレンチ）加工でのマスクとして用いる窒化シリコン膜１１２の膜厚は、一般的に１６０ｎｍ程度の窒化シリコン膜でウエハの面内ばらつきが±１０％程度ある。ＣＭＰ（化学機械研磨）による研磨ばらつきについても、±２０〜３０ｎｍ程度ある。したがって、画素部１２と周辺回路部１３が同じになるように工夫しても、２０ｎｍ〜３０ｎｍ程度変動する可能性がある。厳密に観察してチップ面内のどこかで画素部１２と周辺回路部１３を比較した場合、完全に同じ突出高さでないとしても、画素部と周辺回路部において両突出高さとの差が３０ｎｍ以内に入っていれば、本発明でいう「同じ高さ」の範疇に入ることは言うまでもない。
最終的には、第１素子分離領域１４と第２素子分離領域１５の突き出し量の高さは、一例としてシリコン表面から０〜２０ｎｍ程度にセンター条件が低く設定される。
Next, as shown in FIG. 9 (4), an insulating film is formed on the
Next, the excessive insulating film on the
The first
Finally, the height of the protruding amount of the first
次に、図１０（５）に示すように、半導体基板１１表面からの第１素子分離領域１４の高さを調整するために、酸化膜のウエットエッチを行う。酸化膜のエッチング量は例えば４０ｎｍ〜１００ｎｍとする。
本発明では、ＳＴＩ（Shallow Trench Isolation）構造の第１素子分離領域１４を用い、半導体基板１１上に突き出す高さを低くしている。ただし、第１素子分離領域１４は、ＳＴＩ深さが周辺回路部１３の第２素子分離領域１５のＳＴＩと同等の同じ深さであると、光電変換部２１を構成するフォトダイオードに対するストレスやエッチダメージが多くなり、白傷の増加を招く。そのため、第１素子分離領域１４は、周辺回路部１３の第２素子分離領域１５よりも浅く形成している。高速動作を実現するために周辺回路部１３の第２素子分離領域１５はＳＴＩ深さを深くして、配線・基板間の寄生容量を低減させている。
次いで上記窒化シリコン膜１１２（前記図７（４）参照）を除去し、パッド酸化膜１１１を露出させる。上記窒化シリコン膜１１２は、例えば熱リン酸によるウエットエッチングにより除去される。
Next, as shown in FIG. 10 (5), in order to adjust the height of the first
In the present invention, a first
Next, the silicon nitride film 112 (see FIG. 7 (4)) is removed, and the
次に、図１１（６）に示すように、ｐウエルを形成する領域上に開口部を設けたレジストマスク（図示せず）を用いて、パッド酸化膜１１１を形成した状態で、イオン注入により、半導体基板１１にｐウエル１２１を形成する。さらに、チャネルイオン注入を行う。その後、上記レジストマスクを除去する。
また、ｎウエルを形成する領域上に開口部を設けたレジストマスク（図示せず）を用いて、パッド酸化膜１１１を形成した状態で、イオン注入により、半導体基板１１にｎウエル１２３を形成する。さらに、チャネルイオン注入を行う。その後、上記レジストマスクを除去する。
上記ｐウエル１２１は、イオン注入種にホウ素（Ｂ）を用い、打ち込みエネルギーを例えば２００ｋｅＶ、ドーズ量を例えば１×１０13ｃｍ-2に設定して行う。上記ｐウエル１２１のチャネルイオン注入は、イオン注入種にホウ素（Ｂ）を用い、打ち込みエネルギーを例えば１０ｋｅＶ〜２０ｋｅＶ、ドーズ量を例えば１×１０11ｃｍ-2〜１×１０13ｃｍ-2に設定して行う。
上記ｎウエル１２３は、イオン注入種に例えばリン（Ｐ）を用い、打ち込みエネルギーを例えば２００ｋｅＶ、ドーズ量を例えば１×１０13ｃｍ-2に設定して行う。上記ｎウエル１２３のチャネルイオン注入は、イオン注入種に例えばヒ素（Ａｓ）を用い、打ち込みエネルギーを例えば１００ｋｅＶ、ドーズ量を例えば１×１０11ｃｍ-2〜１×１０13ｃｍ-2に設定して行う。
また、図示はしないが、次に、光電変換部にフォトダイオードを形成するイオン注入を行い、ｐ型領域を形成する。例えば、光電変換部が形成される半導体基板の表面には、ホウ素（Ｂ）のイオン注入を行い、深い領域にヒ素（Ａｓ）もしくはリン（Ｐ）を用いてイオン注入を行い、上記ｐ型領域の下部に接合するｎ型領域を形成する。このようにして、ｐｎ接合の光電変換部を形成する。
Next, as shown in FIG. 11 (6), ion implantation is performed in a state where a
Further, an
The p-well 121 is formed by using boron (B) as an ion implantation species, setting the implantation energy to, for example, 200 keV, and setting the dose to, for example, 1 × 10 13 cm −2 . In the channel ion implantation of the p-well 121, boron (B) is used as an ion implantation species, the implantation energy is set to, for example, 10 keV to 20 keV, and the dose is set to, for example, 1 × 10 11 cm −2 to 1 × 10 13 cm −2 . And do it.
The n-well 123 is formed by using, for example, phosphorus (P) as an ion implantation species, setting the implantation energy to 200 keV, and setting the dose to 1 × 10 13 cm −2 , for example. The channel ion implantation of the n-well 123 uses, for example, arsenic (As) as an ion implantation species, an implantation energy of, for example, 100 keV, and a dose of, for example, 1 × 10 11 cm −2 to 1 × 10 13 cm −2. Do it.
Although not shown, ion implantation for forming a photodiode in the photoelectric conversion portion is performed next to form a p-type region. For example, boron (B) ions are implanted into the surface of the semiconductor substrate on which the photoelectric conversion portion is formed, arsenic (As) or phosphorus (P) is implanted into a deep region, and the p-type region is formed. An n-type region is formed to be bonded to the lower part of the substrate. In this way, a pn junction photoelectric conversion part is formed.
次に、図１２（７）に示すように、パッド酸化膜１１１（前記図１１（６）参照）を、例えばウエットエッチングにより除去する。
次に、半導体基板１１上に、高電圧用の厚膜のゲート絶縁膜５１Ｈを形成する。膜厚は、電源電圧３．３Ｖ用トランジスタで約７．５ｎｍ、２．５Ｖ用トランジスタで約５.５ｎｍとする。次いで、高電圧用の厚膜のゲート絶縁膜５１Ｈ上にレジストマスク（図示せず）を形成し、低電圧用トランジスタ領域に形成された厚膜のゲート絶縁膜５１Ｈを除去する。
上記レジストマスクを除去した後、半導体基板１１上に、低電圧用トランジスタ領域に薄膜のゲート絶縁膜５１Ｌを形成する。膜厚は、電源電圧１.０Ｖ用トランジスタで約１．２ｎｍ〜１．８ｎｍとする。同時に画素部のトランジスタ形成領域にも、薄膜のゲート絶縁膜３１（図示せず）が形成される。
上記ゲート絶縁膜５１Ｈ、５１Ｌ、３１は、例えば熱酸化シリコン膜で形成されている。もしくは、ＲＴＯ（Rapid Thermal Oxidation）を用いた酸窒化シリコン膜でも良い。また、ゲートリークをさらに低減するために、ハフニウム（Ｈｆ）やジルコニウム（Ｚｒ）などの酸化膜、酸窒化膜等の高誘電体膜を用いてもよい。
以後、図示では、便宜上、厚膜のゲート絶縁膜５１Ｈと薄膜のゲート絶縁膜５１Ｌとを同等の膜厚に描いている。
Next, as shown in FIG. 12 (7), the pad oxide film 111 (see FIG. 11 (6)) is removed by, for example, wet etching.
Next, a thick
After removing the resist mask, a thin
The
Thereafter, in the drawing, for the sake of convenience, the thick
次に、図１３（８）の画素部の断面図および図１４（９）の周辺回路部の断面図に示すように、ゲート絶縁膜５１（５１Ｈ、５１Ｌ）、ゲート絶縁膜３１上にゲート電極形成膜１３１を形成する。上記ゲート電極形成膜１３１は、例えばＬＰ−ＣＶＤ法により、ポリシリコンを堆積して形成する。堆積膜厚は、技術ノードにもよるが、９０ｎｍノードでは、１５０ｎｍ〜２００ｎｍとする。
また、膜厚は、加工の制御性から一般にゲートアスペクト比を大きくしないため、ノード毎に薄くなる傾向にある。
そして、ゲート空乏化対策として、ポリシリコンの代わりにシリコンゲルマニウム（ＳｉＧｅ）を用いてよい。このゲート空乏化とは、ゲート酸化膜の膜厚が薄膜化するに伴い、物理的なゲート酸化膜の膜厚だけでなくゲートポリシリコン内の空乏層の膜厚の影響が無視できなくなって、実効的なゲート酸化膜の膜厚が薄くならず、トランジスタ性能が落ちてしまうという問題である。
Next, as shown in the cross-sectional view of the pixel portion in FIG. 13 (8) and the cross-sectional view of the peripheral circuit portion in FIG. 14 (9), a gate electrode is formed on the gate insulating film 51 (51H, 51L) and the
In addition, the film thickness tends to become thinner at each node because the gate aspect ratio is generally not increased from the controllability of processing.
As a gate depletion countermeasure, silicon germanium (SiGe) may be used instead of polysilicon. This gate depletion means that as the thickness of the gate oxide film becomes thinner, not only the physical gate oxide film thickness but also the influence of the thickness of the depletion layer in the gate polysilicon cannot be ignored. This is a problem that the effective gate oxide film thickness is not reduced and the transistor performance is degraded.
次に、図１５（１０）の画素部の断面図および図１６（１１）の周辺回路部の断面図に示すように、ゲート空乏化対策を行う。まず、ｐＭＯＳトランジスタの形成領域上にレジストマスク１３２を形成し、ｎＭＯＳトランジスタの形成領域の上記ゲート電極形成膜１３１にｎ型不純物をドーピングする。このドーピングは、例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入して行う。イオン注入量は、約１×１０15／ｃｍ2〜１×１０16／ｃｍ2である。その後、上記レジストマスク１３２を除去する。
次いで、図示はしていないが、ｎＭＯＳトランジスタの形成領域上にレジストマスク（図示せず）を形成し、ｐＭＯＳトランジスタの形成領域の上記ゲート電極形成膜１３１にｐ型不純物をドーピングする。このドーピングは、例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2）またはインジウム（Ｉｎ）をイオン注入して行う。イオン注入量は、約１×１０15／ｃｍ2〜１×１０16／ｃｍ2である。その後、上記レジストマスクを除去する。
上記イオン注入は、どちらを先に行ってもよい。
また、上記各イオン注入において、イオン注入した不純物がゲート絶縁膜の直下に突き抜けるのを防ぐために、窒素（Ｎ2）のイオン注入を組み合わせても良い。
Next, as shown in the cross-sectional view of the pixel portion in FIG. 15 (10) and the cross-sectional view of the peripheral circuit portion in FIG. 16 (11), gate depletion measures are taken. First, a resist
Next, although not shown, a resist mask (not shown) is formed on the nMOS transistor formation region, and the gate
Either of the ion implantations may be performed first.
Further, in each of the above ion implantations, nitrogen (N 2 ) ion implantation may be combined in order to prevent the implanted ions from penetrating directly under the gate insulating film.
次に、図１７（１２）の画素部の断面図および図１８（１３）の周辺回路部の断面図に示すように、上記ゲート電極形成膜１３１上に各ゲート電極を形成するためのレジストマスク（図示せず）を形成する。このレジストマスクをエッチングマスクに用いた反応性イオンエッチングによって、上記ゲート電極形成膜１３１上をエッチング加工して画素部１２の各ＭＯＳトランジスタのゲート電極３２、周辺回路部１３の各ＭＯＳトランジスタのゲート電極５２を形成する。
次いで、上記各ゲート電極３２、５２の表面を酸化して酸化膜１３３を形成する。
上記酸化膜１３３の膜厚は、例えば１ｎｍ〜１０ｎｍとする。また、上記酸化膜１３３は、上記ゲート電極３２、５２の側壁とともに上面にも形成されている。
さらに、上記酸化工程によって、上記ゲート電極３２、５２のエッジ部分を丸めることによって、酸化膜耐圧を改善することができる効果がある。
また、上記熱処理が行われることによって、エッチダメージを低減することができる。
また、上記ゲート電極加工において、光電変換部２１上に形成されていた上記ゲート絶縁膜が除去されたとしても、光電変換部２１上にも上記酸化膜１３３が形成される。このため、次工程のリソグラフィー技術においてレジスト膜を形成した際に、シリコン表面に直付けではなくなるために、このレジストによる汚染を防止できる。よって、画素部１２の光電変換部２１にとっては、白傷防止対策になる。
Next, as shown in the cross-sectional view of the pixel portion in FIG. 17 (12) and the cross-sectional view of the peripheral circuit portion in FIG. 18 (13), a resist mask for forming each gate electrode on the gate
Next, the surface of each of the
The film thickness of the
Furthermore, the oxide film withstand voltage can be improved by rounding the edge portions of the
Further, etch damage can be reduced by performing the heat treatment.
In the gate electrode processing, even if the gate insulating film formed on the
次に、図１９（１４）の画素部の断面図および図２０（１５）の周辺回路部の断面図に示すように、画素部１２の各ＭＯＳトランジスタのＬＤＤ領域３８、３９等を形成するとともに、周辺回路部１３の各ＭＯＳトランジスタのＬＤＤ領域６１、６２、６３、６４等を形成する。
Next, as shown in the cross-sectional view of the pixel portion in FIG. 19 (14) and the cross-sectional view of the peripheral circuit portion in FIG. 20 (15), the
まず、周辺回路部１３に形成されるＮＭＯＳトランジスタに関しては、各ゲート電極５２（５２Ｎ）の両側における半導体基板１１にポケット拡散層６５、６６を形成する。このポケット拡散層６５、６６は、イオン注入により形成され、イオン注入種に例えば二フッ化ホウ素（ＢＦ2）またはホウ素（Ｂ）またはインジウム（Ｉｎ）を用い、ドーズ量を例えば１×１０12／ｃｍ2〜１×１０14／ｃｍ2に設定する。
さらに各ゲート電極５２（５２Ｎ）の両側における半導体基板１１にＬＤＤ領域６１、６２を形成する。ＬＤＤ領域６１、６２は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）もしくはリン（Ｐ）を用い、ドーズ量を例えば１×１０13／ｃｍ2〜１×１０15／ｃｍ2に設定する。
First, for the NMOS transistor formed in the peripheral circuit section 13, pocket diffusion layers 65 and 66 are formed in the
Further,
上記画素部１２に形成されるＭＯＳトランジスタに関しては、各ゲート電極３２の両側における半導体基板１１にＬＤＤ領域３８、３９を形成する。ＬＤＤ領域３８、３９は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）もしくはリン（Ｐ）を用い、ドーズ量を例えば１×１０13／ｃｍ2〜１×１０15／ｃｍ2に設定する。また、ポケット拡散層を形成してもよい。
上記画素部１２に形成されるＭＯＳトランジスタに関しては、工程削減の観点から、ＬＤＤ領域を形成しなくてもよい。もしくは、周辺回路部１３に形成されるＭＯＳトランジスタのＬＤＤイオン注入と兼ねてもよい。
With respect to the MOS transistor formed in the pixel portion 12,
With respect to the MOS transistor formed in the pixel portion 12, the LDD region may not be formed from the viewpoint of process reduction. Alternatively, it may also serve as LDD ion implantation of a MOS transistor formed in the peripheral circuit section 13.
周辺回路部１３のＰＭＯＳトランジスタの形成領域に関しては、各ゲート電極５２の両側における半導体基板１１にポケット拡散層６７、６８を形成する。このポケット拡散層６７、６８は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０12／ｃｍ2〜１×１０14／ｃｍ2に設定する。
さらに各ゲート電極５２（５２Ｐ）の両側における半導体基板１１にＬＤＤ領域６３、６４を形成する。ＬＤＤ領域６３、６４は、イオン注入により形成され、イオン注入種に例えば二フッ化ホウ素（ＢＦ2）またはホウ素（Ｂ）またはインジウム（Ｉｎ）を用い、ドーズ量を例えば１×１０13／ｃｍ2〜１×１０15／ｃｍ2に設定する。
Regarding the formation region of the PMOS transistor in the peripheral circuit portion 13, pocket diffusion layers 67 and 68 are formed in the
Further,
また、周辺回路部のＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのポケットイオン注入前に、注入のチャネリング抑制技術として、ゲルマニウム（Ｇｅ）をイオン注入することなどでプリアモルファス化を行ってもよい。また、ＬＤＤ領域形成後、ＴＥＤ（Transient Enhanced Diffusion）などを引き起こす注入欠陥を小さくするために、８００℃〜９００℃程度のＲＴＡ（Rapid Thermal Annealing）処理を追加してもよい。 Further, pre-amorphization may be performed by implanting germanium (Ge) as a channeling suppression technique for implantation before pocket ion implantation of the NMOS transistor and PMOS transistor in the peripheral circuit portion. Further, after the formation of the LDD region, an RTA (Rapid Thermal Annealing) process of about 800 ° C. to 900 ° C. may be added in order to reduce implantation defects that cause TED (Transient Enhanced Diffusion) or the like.
次に、図２１（１６）の画素部の断面図および図２２（１７）の周辺回路部の断面図に示すように、画素部１２および周辺回路部１３の全面に酸化シリコン（ＳｉＯ2）膜１３４を形成する。この酸化シリコン膜１３４は、ノンドープトシリケートガラス(ＮＳＧ)またはＬＰ−ＴＥＯＳ（Tetra Ethyl Ortho Silicate）または高温酸化（ＨＴＯ）膜等の堆積膜で形成される。上記酸化シリコン膜１３４は、例えば５ｎｍ〜２０ｎｍの膜厚に形成される。
次に、上記酸化シリコン膜１３４上に窒化シリコン膜１３５を形成する。この窒化シリコン膜１３５は、例えばＬＰＣＶＤにて形成された窒化シリコン膜を用いる。その膜厚は、例えば１０ｎｍ〜１００ｎｍとする。
上記窒化シリコン膜１３５は、低温で成膜できる原子層蒸着法により成膜されたＡＬＤ窒化シリコン膜でもよい。
上記窒化シリコン膜１３５の直下の上記酸化シリコン膜１３４は、画素部１２の光電変換部２１上では、その膜厚が薄いほど、光反射を防ぐので、光電変換部２１の感度が良くなる。
次に、必要に応じて、上記窒化シリコン膜１３５上に３層目の酸化シリコン（ＳｉＯ2）膜１３６を堆積する。この酸化シリコン膜１３６は、ＮＳＧまたはＬＰ−ＴＥＯＳまたはＨＴＯ等の堆積膜で形成される。この酸化シリコン膜１３６は、例えば１０ｎｍ〜１００ｎｍの膜厚に形成される。
Next, as shown in the cross-sectional view of the pixel portion in FIG. 21 (16) and the cross-sectional view of the peripheral circuit portion in FIG. 22 (17), a silicon oxide (SiO 2 ) film is formed on the entire surface of the pixel portion 12 and the peripheral circuit portion 13. 134 is formed. The
Next, a
The
Since the
Next, a third silicon oxide (SiO 2 )
したがって、サイドウォール形成膜１３７は、酸化シリコン膜１３６／窒化シリコン膜１３５／酸化シリコン膜１３４の３層構造膜となる。なお、このサイドウォール形成膜１３７は、窒化シリコン膜／酸化シリコン膜の２層構造膜であってもよい。以下、３層構造膜のサイドウォール形成膜１３７で説明する。
Therefore, the
次に、図２３（１８）の画素部の断面図および図２４（１９）の周辺回路部の断面図に示すように、最上層に形成されている上記酸化シリコン膜１３６をエッチバックして、各ゲート電極３２、５２等の側部側にのみ残す。上記エッチバックは、例えば反応性イオンエッチング（ＲＩＥ）によって行う。このエッチバックでは、上記窒化シリコン膜１３５でエッチングを停止する。このように、窒化シリコン膜１３５でエッチングを停止するため、画素部１２の光電変換部２１へのエッチダメージを低減することができるので、白傷を低減することができる。
Next, as shown in the cross-sectional view of the pixel portion in FIG. 23 (18) and the cross-sectional view of the peripheral circuit portion in FIG. 24 (19), the
次に、図２５（２０）の画素部の断面図および図２６（２１）の周辺回路部の断面図に示すように、画素部１２の光電変換部２１上の全面および転送ゲートＴＲＧ上の一部にかかるように、レジストマスク１３８を形成する。
その後、上記窒化シリコン膜１３５、上記酸化シリコン膜１３４をエッチバックして、各ゲート電極３２、５２の側壁部に酸化シリコン膜１３４、窒化シリコン膜１３５、酸化シリコン膜１３６からなる第１サイドウォール３３、第２サイドウォール５３を形成する。このとき、光電変換部２１上の窒化シリコン膜１３５、酸化シリコン膜１３４は、レジストマスク１３８で被覆されているので、エッチングされない。
Next, as shown in the cross-sectional view of the pixel portion in FIG. 25 (20) and the cross-sectional view of the peripheral circuit portion in FIG. 26 (21), the entire surface on the
Thereafter, the
次に、図２７（２２）の画素部の断面図および図２８（２３）の周辺回路部の断面図に示すように、周辺回路部１３のＮＭＯＳトランジスタの形成領域上を開口したレジストマスク（図示せず）を形成し、これを用いてイオン注入により、周辺回路部１３のＮＭＯＳトランジスタの形成領域に深いソース・ドレイン（Deep Source-Drain）領域５４（５４Ｎ）、５５（５５Ｎ）を形成する。すなわち、各ゲート電極５２の両側に、上記ＬＤＤ領域５８、５９等を介して、半導体基板１１に上記ソース・ドレイン領域５４Ｎ、５５Ｎが形成される。上記ソース・ドレイン領域５４Ｎ、５５Ｎは、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。その後、上記レジストマスクを除去する。
Next, as shown in the cross-sectional view of the pixel portion of FIG. 27 (22) and the cross-sectional view of the peripheral circuit portion of FIG. 28 (23), a resist mask (FIG. The deep source-drain regions 54 (54N) and 55 (55N) are formed in the NMOS transistor forming region of the peripheral circuit section 13 by ion implantation. That is, the source /
次に、画素部１２のＮＭＯＳトランジスタの形成領域上を開口したレジストマスク（図示せず）を形成し、これを用いてイオン注入により、画素部１２のＮＭＯＳトランジスタの形成領域に深いソース・ドレイン（Deep Source-Drain）領域３４、３５を形成する。すなわち、各ゲート電極３２の両側に、上記ＬＤＤ領域３８．３９等を介して、半導体基板１１に上記ソース・ドレイン領域３４、３５が形成される。ここで、転送ゲートＴＲＧに隣接するソース・ドレイン領域３５はフローティングディフュージョンとして機能する。上記ソース・ドレイン領域３４、３５は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。その後、上記レジストマスクを除去する。
このイオン注入は、上記周辺回路部のＮＭＯＳトランジスタの上記ソース・ドレイン領域５４Ｎ、５５Ｎを形成するイオン注入と兼ねることができる。
従来技術で説明した国際公開ＷＯ２００３/０９６４２１号公報に記載されたソース・ドレイン領域の形成では、３層の膜越しのイオン注入と膜が形成されていない状態でのイオン注入となるため、兼ねることは困難である。
Next, a resist mask (not shown) having an opening on the formation region of the NMOS transistor in the pixel portion 12 is formed, and using this, a deep source / drain (in the region of formation of the NMOS transistor in the pixel portion 12) is formed by ion implantation. Deep Source-Drain)
This ion implantation can also serve as ion implantation for forming the source /
In the formation of the source / drain regions described in International Publication WO2003 / 096421 described in the prior art, both the ion implantation through the three layers and the ion implantation in the state where the film is not formed are combined. It is difficult.
次に、周辺回路部１３のＰＭＯＳトランジスタの形成領域上を開口したレジストマスク（図示せず）を形成し、これを用いてイオン注入により、周辺回路部１３のＰＭＯＳトランジスタの形成領域に深いソース・ドレイン（Deep Source-Drain）領域５４（５４Ｐ）、５５（５５Ｐ）を形成する。すなわち、各ゲート電極５２の両側に、上記ＬＤＤ領域６０、６１等を介して、半導体基板１１に上記ソース・ドレイン領域５４Ｐ、５５Ｐが形成される。上記ソース・ドレイン領域５４Ｐ、５５Ｐは、イオン注入により形成され、イオン注入種に例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。その後、上記レジストマスクを除去する。
次に、各ソース・ドレイン領域の活性化アニールを行う。この活性化アニールは、例えば約８００℃〜１１００℃で行う。この活性化アニールを行う装置は、例えばＲＴＡ（Rapid Thermal Annealing ）装置、スパイク−ＲＴＡ装置などを用いることができる。
Next, a resist mask (not shown) having an opening over the PMOS transistor formation region of the peripheral circuit portion 13 is formed, and using this, a deep source region is formed in the PMOS transistor formation region of the peripheral circuit portion 13 by ion implantation. Drain (Deep Source-Drain) regions 54 (54P) and 55 (55P) are formed. That is, the source /
Next, activation annealing of each source / drain region is performed. This activation annealing is performed at about 800 ° C. to 1100 ° C., for example. As an apparatus for performing this activation annealing, for example, an RTA (Rapid Thermal Annealing) apparatus, a spike-RTA apparatus, or the like can be used.
上記ソース・ドレイン領域の活性化アニール前においては、光電変換部２１上を被覆するサイドウォール形成膜１３７が画素部１２のＭＯＳトランジスタのゲート電極３２上で、サイドウォール形成膜１３７にて形成されるサイドウォール３３と分断されている。このため、上記従来技術で説明したＳＭＴ（Stress Memorization Technique）に起因した応力（Stress）による悪化がない。
よって、白傷、ランダムノイズ等を改善できる。
また、光電変換部２１上は、サイドウォール形成膜１３７で覆われており、ソース・ドレイン領域を形成するイオン注入時のレジストマスクは、サイドウォール形成膜１３７を介して光電変換部２１上に形成されるため、光電変換部２１表面に直付けにならない。このため、光電変換部２１は、レジスト中の汚染物質により汚染されることがないので、白傷、暗電流等の増加を抑えることができる。
また、ソース・ドレイン領域を形成するイオン注入では、膜越しのイオン注入ではないため、表面の濃度を高くした状態で深さを設定できる。このため、ソース・ドレイン領域の直列抵抗の増加を抑制できる。
また、上記光電変換部２１上を被覆している上記サイドウォール形成膜１３７は、その後の工程で、第１シリサイドブロック膜７１として用いられる。
Prior to the activation annealing of the source / drain regions, a
Therefore, white scratches, random noise, etc. can be improved.
Further, the
Further, since ion implantation for forming the source / drain regions is not ion implantation through a film, the depth can be set with the surface concentration being increased. For this reason, an increase in the series resistance of the source / drain regions can be suppressed.
Further, the
次に、図２９（２４）の画素部の断面図および図３０（２５）の周辺回路部の断面図に示すように、画素部１２および周辺回路部１３上の全面に第２シリサイドブロック膜７２を形成する。第２シリサイドブロック膜７２は、酸化シリコン（ＳｉＯ2）膜１３８と窒化シリコン（Ｓｉ3Ｎ4）膜１３９の積層膜からなる。例えば、上記酸化シリコン膜１３８は、例えば５ｎｍ〜４０ｎｍの膜厚に形成されていて、上記窒化シリコン膜１３９は、例えば５ｎｍ〜６０ｎｍの膜厚に形成されている。
上記酸化シリコン膜１３８は、ＮＳＧ、ＬＰ−ＴＥＯＳ、ＨＴＯ膜等を用いる。上記窒化シリコン膜１３９は、ＡＬＤ−ＳｉＮ、プラズマ窒化膜、ＬＰ−ＳｉＮ等を用いる。この２層の膜の成膜温度が高いと、ＰＭＯＳＦＥＴのゲート電極において、ボロンの不活性化が起こり、ゲート空乏化により、ＰＭＯＳＦＥＴの電流駆動能力が低下する。したがって、相対的にサイドウォール形成膜１３７より成膜温度が低いことが望ましい。成膜温度は例えば７００℃以下が望ましい。
Next, as shown in the cross-sectional view of the pixel portion in FIG. 29 (24) and the cross-sectional view of the peripheral circuit portion in FIG. Form. The second
As the
次に、図３１（２６）の画素部の断面図および図３２（２７）の周辺回路部の断面図に示すように、画素部１２のＭＯＳトランジスタの形成領域上をほぼ被覆するように、レジストマスク１４１を形成する。このレジストマスク１４１をエッチングマスクに用いて、上記画素部１２の光電変換部２１上（転送ゲートＴＲＧ上の一部も含む）および周辺回路部１３上の上記第２シリサイドブロック膜７２をエッチングにより除去する。
この結果、光電変換部２１上は、上層より窒化シリコン膜１３５、酸化シリコン膜１３４となり、分光のリップルを防ぐことができる。一方、上記エッチングを行わない場合には、光電変換部２１上が、上層より窒化シリコン膜１３９、酸化シリコン膜１３８、窒化シリコン膜１３５、酸化シリコン膜１３４の構造になり、入射光は多重反射し、分光のリップル特性が悪化する。リップル特性が悪くなるので、Chip to Chipの分光のばらつきが大きくなる。そのため、本実施例では、光電変換部２１上の第２シリサイドブロック膜７２を故意に剥離している。
Next, as shown in the cross-sectional view of the pixel portion in FIG. 31 (26) and the cross-sectional view of the peripheral circuit portion in FIG. 32 (27), a resist is formed so as to substantially cover the MOS transistor formation region of the pixel portion 12. A
As a result, the
次に、図３３（２８）の画素部の断面図および図３４（２９）の周辺回路部の断面図に示すように、周辺回路部１３の各ＭＯＳトランジスタ５０のソース・ドレイン領域５４、５５上およびゲート電極５２上にシリサイド層５６、５７、５８を形成する。
上記シリサイド層５６、５７、５８には、コバルトシリサイド（ＣｏＳｉ2）、ニッケルシリサイド（ＮｉＳｉ）、チタンシリサイド（ＴｉＳｉ2）、白金シリサイド（ＰｔＳｉ）、タングステンシリサイド（ＷＳｉ2）などを用いる。
シリサイド層５６、５７、５８の形成例として、ニッケルシリサイドを形成する一例を以下に説明する。
まず全面にニッケル（Ｎｉ）膜を形成する。このニッケル膜は、例えばスパッタ装置を用いて、例えば１０ｎｍの厚さに形成される。次いで、３００℃〜４００℃程度でアニール処理を行って、ニッケル膜と下地にシリコンとを反応させて、ニッケルシリサイド層を形成する。その後、未反応なニッケルをウエットエッチングにより除去する。このウエットエッチングによって、絶縁膜以外のシリコンまたはポリシリコン表面のみ、自己整合的にシリサイド層５６、５７、５８が形成される。
その後、５００℃〜６００℃程度で再度、アニール処理を行い、ニッケルシリサイド層を安定化させる。
上記シリサイド化工程では、画素部１２のＭＯＳトランジスタのソース・ドレイン領域３４、３５、ゲート電極３２上にはシリサイド層が形成されない。これは、シリサイドの金属が光電変換部２１上まで拡散することによる白傷や暗電流の増加をなくすためである。
したがって、画素部１２のＭＯＳトランジスタのソース・ドレイン領域３４、３５表面の不純物濃度を濃くしないと、コンタクト抵抗が激増することになる。本実施例では、上記ソース・ドレイン領域３４、３５表面の不純物濃度を高くすることができるので、コンタクト抵抗増加を比較的抑制できるという利点がある。
Next, as shown in the cross-sectional view of the pixel portion in FIG. 33 (28) and the cross-sectional view of the peripheral circuit portion in FIG. 34 (29), on the source /
For the silicide layers 56, 57, 58, cobalt silicide (CoSi 2 ), nickel silicide (NiSi), titanium silicide (TiSi 2 ), platinum silicide (PtSi), tungsten silicide (WSi 2 ), or the like is used.
As an example of forming the silicide layers 56, 57, and 58, an example of forming nickel silicide will be described below.
First, a nickel (Ni) film is formed on the entire surface. This nickel film is formed to a thickness of, for example, 10 nm using, for example, a sputtering apparatus. Next, annealing is performed at about 300 ° C. to 400 ° C., the nickel film and the base are reacted with silicon to form a nickel silicide layer. Thereafter, unreacted nickel is removed by wet etching. By this wet etching, silicide layers 56, 57, and 58 are formed in a self-aligned manner only on the silicon or polysilicon surface other than the insulating film.
Thereafter, annealing is performed again at about 500 ° C. to 600 ° C. to stabilize the nickel silicide layer.
In the silicidation step, no silicide layer is formed on the source /
Therefore, unless the impurity concentration on the surface of the source /
次に、図３５（３０）の画素部の断面図および図３６（３１）の周辺回路部の断面図に示すように、画素部１２および周辺回路部１３上の全面にエッチングストッパ膜７４を形成する。上記エッチバックストッパ膜７４は、例えば窒化シリコン膜で形成される。この窒化シリコン膜としては、例えば、減圧ＣＶＤ法により成膜される窒化シリコン膜もしくはプラズマＣＶＤ法により成膜される窒化シリコン膜を用いる。窒化シリコン膜の膜厚は、例えば１０ｎｍ〜１００ｎｍとする。
上記窒化シリコン膜は、コンタクトホールを形成するエッチング時のオーバーエッチングを最小限にするという効果がある。またエッチングダメージによる接合リーク増加を抑制する効果を有する。
Next, as shown in the cross-sectional view of the pixel portion in FIG. 35 (30) and the cross-sectional view of the peripheral circuit portion in FIG. 36 (31), an
The silicon nitride film has the effect of minimizing over-etching during etching for forming contact holes. It also has the effect of suppressing an increase in junction leakage due to etching damage.
次に、図３７（３２）の画素部の断面図および図３８（３３）の周辺回路部の断面図に示すように、上記エッチバックストッパ膜７４上に層間絶縁膜７６を形成する。上記層間絶縁膜７６は、例えば酸化シリコン膜で形成され、例えば１００ｎｍ〜１０００ｎｍの厚さに形成される。上記酸化シリコン膜は、例えばＣＶＤ法により形成される。この酸化シリコン膜としては、ＴＥＯＳ、ＰＳＧ、ＢＰＳＧ等を用いる。また、窒化シリコン膜などを用いることもできる。
次に、上記層間絶縁膜７６の表面を平坦化する。この平坦化は、例えば化学的機械研磨（ＣＭＰ）により行う。
次いで、コンタクトホールを形成するためのレジストマスク（図示せず）を形成した後、例えば画素部１２の上記層間絶縁膜７６、エッチングストッパ膜７４、第２シリサイドブロック膜７２等をエッチングして、コンタクトホール７７、７８、７９を形成する。また同様にして、周辺回路部１３にもコンタクトホール８１、８２を形成する。
図面では一例として、画素部１２では、転送ゲートＴＲＧ、選択トランジスタＳＥＬのゲート電極３２、増幅トランジスタＡｍｐのゲート電極３２に達するコンタクトホール７７、７８、７９を示した。また周辺回路部１３では、Ｎチャネル（Ｎｃｈ）低耐圧トランジスタソース・ドレイン領域５５、Ｐチャネル（Ｐｃｈ）低耐圧トランジスタのソース・ドレイン領域５５に達するコンタクトホール８１、８２を示した。しかしながら、その他のトランジスタのゲート電極、ソース・ドレイン領域に達するコンタクトホールも図示はしていないが、同時に形成される。
上記コンタクトホール７７〜７９、８１，８２を形成するときには、第１ステップとして層間絶縁膜７６をエッチングする。そして、エッチングストッパ膜７４上でエッチングを一旦停止する。これによって、層間絶縁膜７６の膜厚ばらつき、エッチングばらつき等が吸収される。第２ステップとして、窒化シリコンからなるエッチングストッパ膜７４をエッチングし、さらにエッチングを進めて、コンタクトホール７７〜７９、８１，８２を完成させる。
上記コンタクトホールのエッチングには、例えば反応性イオンエッチング装置を用いる。
Next, as shown in the cross-sectional view of the pixel portion in FIG. 37 (32) and the cross-sectional view of the peripheral circuit portion in FIG. 38 (33), an
Next, the surface of the
Next, after forming a resist mask (not shown) for forming a contact hole, for example, the
In the drawing, as an example, in the pixel portion 12, contact holes 77, 78, and 79 reaching the transfer gate TRG, the
When forming the contact holes 77 to 79, 81, 82, the
For example, a reactive ion etching apparatus is used for etching the contact hole.
次に、各コンタクトホール７７〜７９、８１、８２の内部に密着層（図示せず）とバリアメタル層８４を介してプラグ８５を形成する。
上記密着層には、例えばチタン（Ｔｉ）膜、タンタル（Ｔａ）膜等を用い、上記バリアメタル層８４には例えば窒化チタン膜、窒化タンタル膜等を用いる。これらの膜は、例えばスパッタリング法もしくＣＶＤ法によって成膜される。
また、上記プラグ８５は、タングステン（Ｗ）を用いる。例えば、タングステン膜を上記コンタクトホール７７〜７９、８１、８２内に埋め込むように、上記層間絶縁膜７６上に形成する。その後、層間絶縁膜７６上のタングステン膜を除去して、各コンタクトホール７７〜７９、８１、８２内にタングステン膜からなるプラグ８５を形成する。このプラグ８５は、タングステンのほかに、より低抵抗であるアルミニウム（Ａｌ）、銅（Ｃｕ）等で形成することもできる。例えば銅（Ｃｕ）を用いた場合には、例えば、密着層にタンタル膜を用い、バリアメタル層８４に窒化タンタル膜を用いる。
その後、図示はしないが、多層配線を形成する。多層配線は必要に応じて、２層、３層、４層・・・と多層化してもよい。
Next, a
For example, a titanium (Ti) film or a tantalum (Ta) film is used for the adhesion layer, and for example, a titanium nitride film or a tantalum nitride film is used for the
The
Thereafter, although not shown, a multilayer wiring is formed. The multilayer wiring may be multi-layered as necessary, such as two layers, three layers, four layers,.
次に、図３９（３４）の画素部の断面図に示すように、光電変換部２１上に導波路２３形成してもよい。また、光電変換部２１に入射光を集光するために、集光レンズ２５を形成しても良い。
また、上記導波路２３と集光レンズとの間に、光を分光するためのカラーフィルタ２７を形成しても良い。
Next, as shown in the cross-sectional view of the pixel portion in FIG. 39 (34), a
Further, a
上記固体撮像装置の製造方法（第１例）では、サイドウォール形成膜と同一層の膜で形成された第１シリサイドブロック膜と、第１シリサイドブロック膜とは別の膜で形成された第２シリサイドブロック膜の２層で画素部１２が被覆される。このため、画素部１２のＭＯＳトランジスタ上が１層のシリサイドブロック膜で完全に被覆されるのではないので、ランダムノイズが低減され、白傷・暗電流が低減される。 In the solid-state imaging device manufacturing method (first example), the first silicide block film formed of the same layer as the sidewall formation film and the second silicide block film formed of a film different from the first silicide block film are used. The pixel portion 12 is covered with two layers of silicide block films. For this reason, the MOS transistor of the pixel portion 12 is not completely covered with a single silicide block film, so that random noise is reduced and white scratches / dark currents are reduced.
上記製造方法では、前記図３、図４および図５（２）によって説明した固体撮像装置１（１Ｂ）が形成される。上記製造方法で、画素部１２の転送ゲートＴＲＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬ間の素子分離領域１４を形成しない場合には、前記説明した固体撮像装置１（１Ａ）が形成されることになる。この場合、フローティングディフュージョン部ＦＤはリセットトランジスタＲＳＴの一方の拡散層であるソース・ドレイン領域３４と共通となる。
In the manufacturing method, the solid-state imaging device 1 (1B) described with reference to FIGS. 3, 4, and 5 (2) is formed. When the above-described manufacturing method does not form the
また、上記固体撮像装置およびその製造方法の説明では、１画素当たり一つの画素トランジスタ（例えば、リセットトランジスタ、増幅トランジスタ、選択トランジスタ）が形成されている構成で説明した。本発明は、１画素・１画素トランジスタの構成のみならず、２画素を一つの画素トランジスタで共有している構成の固体撮像装置、４画素を一つの画素トランジスタで共有している構成の固体撮像装置およびその製造方法にも同様に適用することができる。 In the description of the solid-state imaging device and the manufacturing method thereof, the description has been given of the configuration in which one pixel transistor (for example, a reset transistor, an amplification transistor, and a selection transistor) is formed per pixel. The present invention is not limited to the configuration of one pixel and one pixel transistor, but a solid-state imaging device having a configuration in which two pixels are shared by one pixel transistor, and a solid-state imaging having a configuration in which four pixels are shared by one pixel transistor. The present invention can be similarly applied to the apparatus and the manufacturing method thereof.
［固体撮像装置の製造方法の第２例］
例えば、一つの画素トランジスタが４画素を共有する構成の場合の製造方法の要部を説明する。
まず、一つの画素トランジスタが４画素を共有する構成の一例を、図４０の平面レイアウト図によって説明する。
[Second Example of Manufacturing Method of Solid-State Imaging Device]
For example, the main part of the manufacturing method when one pixel transistor is configured to share four pixels will be described.
First, an example of a configuration in which one pixel transistor shares four pixels will be described with reference to a plan layout diagram of FIG.
図４０に示すように、４画素の各光電変換部２１（２１Ａ、２１Ｂ、２１Ｃ、２１Ｄ）が２行２列に配列されている。各光電変換部２１の配列の中央には、各光電変換部２１に連続するアクティブ領域にフローティングディフュージョン部ＦＤが形成されている。また、各光電変換部２１とフローティングディフュージョン部ＦＤとの境界上にはゲート絶縁膜（図示せず）を介して転送ゲートＴＧＧ（ＴＲＧ−Ａ、ＴＲＧ−Ｂ、ＴＲＧ−Ｃ、ＴＲＧ−Ｄ）がそれぞれに形成されている。上記各光電変換部２１の周囲は、上記転送ゲートＴＲＧ下部の領域を除いて、拡散層からなる素子分離領域１６によって電気的に分離されている。また、上記各光電変換部２１に隣接した領域には、素子分離領域１４を介して画素トランジスタ部１７が形成されている。この画素トランジスタ部１７は、例えば、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬが直列に配置されて構成されている。
As shown in FIG. 40, the four-pixel photoelectric conversion units 21 (21A, 21B, 21C, and 21D) are arranged in two rows and two columns. A floating diffusion portion FD is formed in the active region continuous to each
上記固体撮像装置の製造方法の第１例を、一つの画素トランジスタ部１７を４画素で共有する固体撮像装置の製造方法に適用した場合の要部を以下に説明する。
画素トランジスタが４画素で共有される場合、前記第１例と異なるのは、光電変換部２１の配列の中央にフローティングディフュージョン部ＦＤが形成される点と、その各光電変換部２１とフローティングディフュージョン部ＦＤとの間上に転送ゲートＴＧＧが形成される点である。
しかしながら、製造工程としては、光電変換部２１、フローティングディフュージョン部ＦＤ、転送ゲートＴＧＧの配置が異なるのみで、工程の作業内容は前記第１例と同一である。したがって、周辺回路部の製造方法は第１例と同じになる。以下、その一部を説明する。
The main part when the first example of the method for manufacturing a solid-state imaging device is applied to a method for manufacturing a solid-state imaging device in which one
When the pixel transistor is shared by four pixels, the difference from the first example is that the floating diffusion portion FD is formed at the center of the array of the
However, the manufacturing process is the same as that of the first example except that the
まず、サイドウォール形成工程について、図４１の画素部の平面レイアウト図および図４２（１）のＢ１−Ｂ１’線断面図、図４２（２）のＢ２−Ｂ２’線断面図、図４３（３）のＢ３−Ｂ３’線断面図、図４３（４）のＢ４−Ｂ４’線断面図等を参照して説明する。サイドウォール形成膜１３７（第１シリサイドブロック膜７１）を形成した後、サイドウォール形成膜１３７をエッチバックして、画素トランジスタ部１７の各ゲート電極３２、周辺回路部のゲート電極（図示せず）の各側壁にサイドウォール（図示せず）を形成する。その際、光電変換部２１上はサイドウォール形成膜１３７が残される。これは、サイドウォールを形成する際のエッチングダメージが光電変換部２１に入らないように、光電変換部２１上をレジストマスク（図示せず）により被覆しておくためである。また、フローティングディフュージョン部ＦＤが形成される領域上のサイドウォール形成膜１３７には開口部１３７Ｈが形成されていて、フローティングディフュージョン部ＦＤの形成領域が露出されている。この開口部１３７Ｈの一部は転送ゲートＴＧＲ上にある。
First, regarding the sidewall formation step, a plan layout view of the pixel portion of FIG. 41, a cross-sectional view taken along line B1-B1 ′ of FIG. 42 (1), a cross-sectional view taken along line B2-B2 ′ of FIG. ) Along the B3-B3 ′ line, FIG. 43 (4) along the B4-B4 ′ line, and the like. After the sidewall formation film 137 (first silicide block film 71) is formed, the
その後、画素部や周辺回路部の各トランジスタのソース・ドレイン領域３４、３５が形成される。
Thereafter, source /
次に、次工程を、図４４の画素部の平面レイアウト図および図４５（１）のＢ１−Ｂ１’線断面図、図４５（２）のＢ２−Ｂ２’線断面図、図４６（３）のＢ３−Ｂ３’線断面図、図４６（４）のＢ４−Ｂ４’線断面等を参照して説明する。画素部および周辺回路部の各トランジスタのソース・ドレイン領域が形成された後、周辺回路部のソース・ドレイン領域上等にシリサイド層を形成する。その際、画素トランジスタ、光電変換部２１等にはシリサイド層を形成させないようにする必要がある。そこでシリサイド層を形成する前に、画素トランジスタ部１７を被覆する第２シリサイドブロック膜７２を形成する。その際、第２シリサイドブロック膜７２は、素子分離領域１４上で上記第１シリサイドブロック膜７１にオーバーラップするように形成される。
このとき、フローティングディフュージョン部ＦＤ上も上記第１シリサイドブロック膜７１の開口部１３７Ｈ周辺部にオーバーラップする状態に第２シリサイドブロック膜７２が被覆される。
その後、前記第１例と同様に、周辺回路部のＭＯＳトランジスタのソース・ドレイン領域上、ゲート電極上のシリサイド化工程以降の工程を行う。
Next, the next step is a plan layout view of the pixel portion of FIG. 44, a sectional view taken along line B1-B1 ′ of FIG. 45 (1), a sectional view taken along line B2-B2 ′ of FIG. 45 (2), and FIG. This will be described with reference to a cross-sectional view taken along line B3-B3 'of FIG. 46, a cross-section taken along line B4-B4' of FIG. After the source / drain regions of the transistors in the pixel portion and the peripheral circuit portion are formed, a silicide layer is formed on the source / drain regions of the peripheral circuit portion. At that time, it is necessary not to form a silicide layer in the pixel transistor, the
At this time, the second
Thereafter, similar to the first example, the steps after the silicidation step on the source / drain regions of the MOS transistor in the peripheral circuit portion and on the gate electrode are performed.
上記製造方法の第１例、第２例では、画素部１２および周辺回路部１３の各ゲート電極３２、５２の側壁にサイドウォール３３、５３を形成するとき、フローティングディフュージョン部ＦＤ上のサイドウォール形成膜１３７上はレジストマスクによって被覆されていない。この状態で、エッチングにより、各ゲート電極３２、５２の側壁にサイドウォール３３、５３を形成した場合、フローティングディフュージョン部ＦＤにエッチングダメージを生じる懸念がある。
In the first and second examples of the manufacturing method, when the
上記エッチングダメージの懸念について、以下に説明する。
例えば、図４７に示すように、エッチングにより、各ゲート電極（図示せず）の側壁にサイドウォール（図示せず）を形成した時、フローティングディフュージョン部ＦＤにエッチングダメージを生じる可能性がる。
フローティングディフュージョン部ＦＤにエッチングダメージが生じた場合、フローティングディフュージョン部ＦＤの持つＰ／Ｎ接合にリークパスを発生させ、ＦＤ白傷を悪化させることになる。
The concern about the etching damage will be described below.
For example, as shown in FIG. 47, when sidewalls (not shown) are formed on the sidewalls of the gate electrodes (not shown) by etching, etching damage may occur in the floating diffusion portion FD.
When etching damage occurs in the floating diffusion portion FD, a leak path is generated in the P / N junction of the floating diffusion portion FD, and the FD white scratch is worsened.
ここで、ＦＤ白傷について説明する。光電変換部で光電変換した電子は、フローティングディフュージョン部ＦＤに転送され電圧に変換される。この時、フローティングディフュージョン部ＦＤにリークパスがあると、フローティングディフュージョン部ＦＤに光電変換した電子がなくても、リークしてきた電子が出力されて白く見える。これをＦＤ白傷と呼ぶ。 Here, FD white scratches will be described. The electrons photoelectrically converted by the photoelectric conversion unit are transferred to the floating diffusion unit FD and converted into a voltage. At this time, if there is a leak path in the floating diffusion part FD, even if there is no photoelectrically converted electron in the floating diffusion part FD, the leaked electrons are output and appear white. This is called FD white scratch.
また、光電変換部（図示せず）およびフローティングディフュージョン部ＦＤの分離にＰ型拡散層からなる素子分離領域１６を用いている場合がある。このように、画素間分離にＰ型拡散層を用いた場合に、特にＦＤ白傷を大きく悪化させることになる。これは、例えば、ソース・ドレイン領域の活性化のため１０００℃以上の熱処理時に、不純物の外方拡散の影響が考えられる。例えば、上記熱処理の際に外方拡散で飛散した不純物が、フローティングディフュージョン部ＦＤとＰ型の拡散層からなる素子分離領域１６の間に付着し、大きなリークパスを形成しＦＤ白傷の発生の不具合を起す。
つまり、フローティングディフュージョン部ＦＤへリーク電流が流れると、暗時(ダーク状態)であっても信号があるように見えるので、白傷が発生してしまう。
また、信号があるように見えるのは、フローティングディフュージョン部ＦＤの電位をリセットした状態から信号電位を検出するまでの間に上記リークが発生すると、リセット電位にリーク電流による電圧変動分が重畳されるためである。
In some cases, the
That is, when a leak current flows to the floating diffusion portion FD, a signal appears to be present even in the dark (dark state), and white scratches occur.
In addition, when there is a leak between the reset of the potential of the floating diffusion portion FD and the detection of the signal potential, the signal appears to be present, and the voltage fluctuation due to the leak current is superimposed on the reset potential. Because.
上記一例では、一つの画素トランジスタが４画素を共有する構成の場合を示したが、２画素を共有する場合、１画素のみの場合も同様に、フローティングディフュージョン部ＦＤにエッチングダメージを生じる可能性がある。 In the above example, a case in which one pixel transistor shares four pixels is shown. However, when two pixels are shared, there is a possibility that etching damage may occur in the floating diffusion portion FD in the case of only one pixel. is there.
＜３．第３の実施の形態＞
［固体撮像装置の構成の一例］
そこで、上記フローティングディフュージョン部ＦＤにエッチングダメージを生じさせないようにする構成について、前記図１および図２、もしくは前記図３および図４によって説明した固体撮像装置１について説明する。
例えば、第１シリサイドブロック膜７１は、光電変換部２１上から、転送ゲートＴＧＲ上、フローティングディフュージョン部ＦＤ上、さらにリセットトランジスタＲＳＴのゲート電極３２の一部上を被覆するように形成される。この場合、第２シリサイドブロック膜７２は、リセットトランジスタＲＳＴのゲート電極３２上で、第１シリサイドブロック膜７１と重なるように形成される。
<3. Third Embodiment>
[Example of configuration of solid-state imaging device]
Therefore, a configuration for preventing etching damage from occurring in the floating diffusion portion FD will be described with reference to FIG. 1 and FIG. 2 or the solid-
For example, the first
上記第１、第２シリサイドブロック膜７１、７２を上記構成とすることで、サイドウォール３３、周辺回路部のサイドウォール（図示せず）を形成するとき、フローティングディフュージョン部ＦＤ上もサイドウォール形成膜である第１シリサイドブロック膜７１で被覆される。したがって、フローティングディフュージョン部ＦＤにサイドウォール形成時のエッチングダメージが生じないようにすることができる。
By forming the first and second
［固体撮像装置の構成の第３例］
次に、前記図４０で説明した一つの画素トランジスタで４画素を共有する構成の固体撮像装置についての第３例を説明する。以下、図４８の画素部の平面レイアウト図および図４９（１）のＢ１−Ｂ１’線断面図、図４９（２）のＣ２−Ｃ２’線断面図、図５０（３）のＣ３−Ｃ３’線断面図、図５０（４）のＣ４−Ｃ４’線断面等を参照して説明する。
[Third example of configuration of solid-state imaging device]
Next, a third example of a solid-state imaging device having a configuration in which four pixels are shared by one pixel transistor described with reference to FIG. 40 will be described. 48 is a plan layout view of the pixel portion in FIG. 48, a cross-sectional view taken along line B1-B1 ′ in FIG. 49 (1), a cross-sectional view taken along line C2-C2 ′ in FIG. Description will be made with reference to a cross-sectional view taken along a line, a cross section taken along line C4-C4 'of FIG.
第１シリサイドブロック膜７１は、光電変換部２１上から、転送ゲートＴＧＲ上、フローティングディフュージョン部ＦＤ上を被覆して形成されている。この場合、第２シリサイドブロック膜７２は、第１シリサイドブロック膜７１と例えば素子分離領域１４上で重なるように、第１シリサイドブロック膜７１が形成されていない画素トランジスタ部１７を被覆して形成されている。
The first
したがって、画素トランジスタ部１７のサイドウォール３３、周辺回路部のサイドウォール（図示せず）を形成するとき、フローティングディフュージョン部ＦＤ上もサイドウォール形成膜である第１シリサイドブロック膜７１で被覆される。このため、フローティングディフュージョン部ＦＤにサイドウォール形成時のエッチングダメージが生じないようにすることができる。また、フローティングディフュージョン部ＦＤが外方拡散の影響を受けないようにすることができる。これによりリークパスの発生を抑制し、ＦＤ白傷の発生を抑えることができるので、高画質は撮像が可能になる。
Therefore, when the
［固体撮像装置の構成の第４例］
次に、前記図４０で説明した一つの画素トランジスタで４画素を共有する構成の固体撮像装置についての第４例を説明する。以下、図５１の画素部の平面レイアウト図および図５２（１）のＤ１−Ｄ１’線断面図、図５２（２）のＤ２−Ｄ２’線断面図、図５３（３）のＤ３−Ｄ３’線断面図、図５３（４）のＤ４−Ｄ４’線断面等を参照して説明する。
[Fourth Example of Configuration of Solid-State Imaging Device]
Next, a fourth example of the solid-state imaging device having a configuration in which four pixels are shared by one pixel transistor described in FIG. 40 will be described. 51 is a plan layout view of the pixel portion in FIG. 51, a cross-sectional view taken along line D1-D1 ′ in FIG. 52 (1), a cross-sectional view taken along line D2-D2 ′ in FIG. 52 (2), and D3-D3 ′ in FIG. Description will be made with reference to a cross-sectional view taken along a line D4-D4 ′ of FIG. 53 (4), and the like.
第１シリサイドブロック膜７１は、光電変換部２１上から、転送ゲートＴＧＲ上、フローティングディフュージョン部ＦＤ上、さらにリセットトランジスタＲＳＴのソース・ドレイン領域３４上を被覆して形成されている。この場合、第２シリサイドブロック膜７２は、第１シリサイドブロック膜７１と例えば素子分離領域１４とリセットトランジスタＲＳＴのゲート電極３２上で重なるように、第１シリサイドブロック膜７１が形成されていない領域を被覆して形成されている。
The first
したがって、フローティングディフュージョン部ＦＤ上およびこのフローティングディフュージョン部ＦＤに接続されるリセットトランジスタＲＳＴのソース・ドレイン領域３４上もサイドウォール形成膜である第１シリサイドブロック膜７１で被覆される。したがって、画素トランジスタ部、周辺回路部（図示せず）にサイドウォールを形成する時、フローティングディフュージョン部ＦＤおよびリセットトランジスタＲＳＴのソース・ドレイン領域３４にエッチングダメージが生じないようにすることができる。また、フローティングディフュージョン部ＦＤおよびリセットトランジスタＲＳＴのソース・ドレイン領域３４が外方拡散の影響を受けないようにすることができる。これによりリークパスの発生を抑制し、ＦＤ白傷の発生を抑えることができるので、高画質は撮像が可能になる。
Therefore, the floating diffusion portion FD and the source /
なお、上記固体撮像装置の第３例、第４例ともに、周辺回路部の構成は前記図２、図４によって説明したのと同様になる。 In both the third and fourth examples of the solid-state imaging device, the configuration of the peripheral circuit unit is the same as that described with reference to FIGS.
＜４．第４の実施の形態＞
［固体撮像装置の製造方法の第３例］
次に、フローティングディフュージョン部ＦＤのエッチングダメージを回避する製造方法（第３例）について、一つの画素トランジスタが４画素を共有する構成の場合の製造方法を一例にして、その要部を説明する。
<4. Fourth Embodiment>
[Third Example of Manufacturing Method of Solid-State Imaging Device]
Next, with respect to a manufacturing method (third example) for avoiding etching damage of the floating diffusion portion FD, an essential part thereof will be described by taking a manufacturing method in a case where one pixel transistor shares four pixels as an example.
画素トランジスタが４画素で共有される場合、前記第１例と異なるのは、光電変換部の配列の中央にフローティングディフュージョン部が形成される点と、その各光電変換部とフローティングディフュージョン部との間上に転送ゲートが形成される点である。
しかしながら、製造工程としては、光電変換部、フローティングディフュージョン部、転送ゲートの配置と、サイドウォール形成膜と第２シリサイドブロック膜のパターン形状が異なるのみで、工程の作業内容は前記第１例と同一である。以下、その一部を説明する。
When the pixel transistor is shared by four pixels, the difference from the first example is that a floating diffusion portion is formed at the center of the array of photoelectric conversion portions, and between each photoelectric conversion portion and the floating diffusion portion. The transfer gate is formed on the top.
However, the manufacturing process is the same as that of the first example except that the arrangement of the photoelectric conversion part, the floating diffusion part, the transfer gate, and the pattern shape of the sidewall formation film and the second silicide block film are different. It is. Some of these will be described below.
まず、サイドウォール形成工程について、図５４の画素部の平面レイアウト図および図５５（１）のＣ１−Ｃ１’線断面図、図５５（２）のＣ２−Ｃ２’線断面図、図５６（３）のＣ３−Ｃ３’線断面図、図５６（４）のＣ４−Ｃ４’線断面図等を参照して説明する。サイドウォール形成膜１３７（第１シリサイドブロック膜７１）を形成した後、サイドウォール形成膜１３７をエッチバックして、画素トランジスタ部１７の各ゲート電極３２、周辺回路部のゲート電極（図示せず）の各側壁にサイドウォール（図示せず）を形成する。その際、光電変換部２１上およびフローティングディフュージョン部ＦＤ上（転送ゲートＴＲＧ上も含む）はサイドウォール形成膜１３７が残される。これは、サイドウォールを形成する際のエッチングダメージが光電変換部２１およびフローティングディフュージョン部ＦＤに入らないように、光電変換部２１上およびフローティングディフュージョン部ＦＤ上をレジストマスク（図示せず）により被覆しておくためである。
すなわち、前記説明した製造方法の第１例において、レジストマスク１３８（前記図２５参照）をフローティングディフュージョン部ＦＤまで延長して形成する点が異なるのみで、ここまでのその他の工程は第１例と同様な工程となる。
なお、上記フローティングディフュージョン部ＦＤ、ソース・ドレイン領域３４等は、この段階では、まだ形成されていない。図面上、位置関係をわかりやすくするために、フローティングディフュージョン部ＦＤ、ソース・ドレイン領域３４を記載したものである。
First, regarding the sidewall formation step, a plan layout view of the pixel portion in FIG. 54, a cross-sectional view taken along line C1-C1 ′ in FIG. 55 (1), a cross-sectional view taken along line C2-C2 ′ in FIG. ), A cross-sectional view taken along line C3-C3 ′, a cross-sectional view taken along line C4-C4 ′ of FIG. 56 (4), and the like. After the sidewall formation film 137 (first silicide block film 71) is formed, the
That is, the first example of the manufacturing method described above is different from the first example only in that the resist mask 138 (see FIG. 25) is formed to extend to the floating diffusion portion FD. The same process is performed.
Note that the floating diffusion portion FD, the source /
その後、画素部や周辺回路部の各トランジスタのソース・ドレイン領域３４、３５が形成される。その際、フローティングディフュージョンＦＤ上はサイドウォール形成膜１３７に被覆されているため、画素部や周辺回路部の各トランジスタのソース・ドレイン領域を形成するイオン注入とは別途にイオン注入を行うことが望ましい。
Thereafter, source /
次に、次工程を、図５７の画素部の平面レイアウト図および図５８（１）のＣ１−Ｃ１’線断面図、図５８（２）のＣ２−Ｃ２’線断面図、図５９（３）のＣ３−Ｃ３’線断面図、図５９（４）のＣ４−Ｃ４’線断面等を参照して説明する。
画素部１２および周辺回路部（図示せず）の各トランジスタのソース・ドレイン領域が形成された後、周辺回路部のソース・ドレイン領域上等にシリサイド層を形成する。その際、画素トランジスタ部１７、光電変換部２１等にはシリサイド層を形成させないようにする必要がある。そこでシリサイド層を形成する前に、画素トランジスタ部１７を被覆する第２シリサイドブロック膜７２を形成する。その際、第２シリサイドブロック膜７２は、上記第１シリサイドブロック膜７１にオーバーラップするように形成される。また、その他の部分では、素子分離領域１４上で第１シリサイドブロック膜７１とオーバーラップさせればよい。
その後、前記第１例と同様に、周辺回路部のＭＯＳトランジスタのソース・ドレイン領域上、ゲート電極上のシリサイド化工程以降の工程を行う。
Next, the next step is a plan layout view of the pixel portion of FIG. 57, a sectional view taken along line C1-C1 ′ of FIG. 58 (1), a sectional view taken along line C2-C2 ′ of FIG. 58 (2), and FIG. This will be described with reference to a cross-sectional view taken along line C3-C3 ′ of FIG.
After the source / drain regions of the transistors in the pixel portion 12 and the peripheral circuit portion (not shown) are formed, a silicide layer is formed on the source / drain regions of the peripheral circuit portion. At this time, it is necessary not to form a silicide layer in the
Thereafter, similar to the first example, the steps after the silicidation step on the source / drain regions of the MOS transistor in the peripheral circuit portion and on the gate electrode are performed.
したがって、画素トランジスタ部１７のサイドウォール３３、周辺回路部のサイドウォール（図示せず）を形成するとき、フローティングディフュージョン部ＦＤ上もサイドウォール形成膜である第１シリサイドブロック膜７１で被覆される。このため、フローティングディフュージョン部ＦＤにサイドウォール形成時のエッチングダメージが生じないようにすることができる。また、フローティングディフュージョン部ＦＤが外方拡散の影響を受けないようにすることができる。これによりリークパスの発生を抑制し、ＦＤ白傷の発生を抑えることができるので、高画質は撮像が可能な固体撮像装置を製造することが可能になる。さらにシリサイド層を形成する前に画素トランジスタ部１７を第２シリサイドブロック膜７２で被覆することができる。
Therefore, when the
［固体撮像装置の製造方法の第４例］
次に、フローティングディフュージョン部ＦＤのエッチングダメージを回避する製造方法（第４例）について、一つの画素トランジスタが４画素を共有する構成の場合の製造方法を一例にして、その要部を説明する。
[Fourth Example of Manufacturing Method of Solid-State Imaging Device]
Next, with respect to a manufacturing method (fourth example) for avoiding etching damage of the floating diffusion portion FD, the main part will be described by taking as an example a manufacturing method in a case where one pixel transistor shares four pixels.
画素トランジスタが４画素で共有される場合、前記第１例と異なるのは、光電変換部の配列の中央にフローティングディフュージョン部が形成される点と、その各光電変換部とフローティングディフュージョン部との間上に転送ゲートが形成される点である。
しかしながら、製造工程としては、光電変換部、フローティングディフュージョン部、転送ゲートの配置と、サイドウォール形成膜と第２シリサイドブロック膜のパターン形状が異なるのみで、工程の作業内容は前記第１例と同一である。以下、その一部を説明する。
When the pixel transistor is shared by four pixels, the difference from the first example is that a floating diffusion portion is formed at the center of the array of photoelectric conversion portions, and between each photoelectric conversion portion and the floating diffusion portion. The transfer gate is formed on the top.
However, the manufacturing process is the same as that of the first example except that the arrangement of the photoelectric conversion part, the floating diffusion part, the transfer gate, and the pattern shape of the sidewall formation film and the second silicide block film are different. It is. Some of these will be described below.
まず、サイドウォール形成工程について、図６０の画素部の平面レイアウト図および図６１（１）のＤ１−Ｄ１’線断面図、図６１（２）のＤ２−Ｄ２’線断面図、図６２（３）のＤ３−Ｄ３’線断面図、図６２（４）のＤ４−Ｄ４’線断面図等を参照して説明する。
サイドウォール形成膜１３７（第１シリサイドブロック膜７１）を形成した後、サイドウォール形成膜１３７をエッチバックして、画素トランジスタ部１７の各ゲート電極３２、周辺回路部のゲート電極（図示せず）の各側壁にサイドウォール（図示せず）を形成する。その際、光電変換部２１上、フローティングディフュージョン部ＦＤ上（転送ゲートＴＲＧ上も含む）およびリセットトランジスタＲＳＴのソース・ドレイン領域３４上はサイドウォール形成膜１３７が残される。これは、サイドウォールを形成する際のエッチングダメージが、光電変換部２１、フローティングディフュージョン部ＦＤ（転送ゲートＴＲＧ上も含む）およびリセットトランジスタＲＳＴのソース・ドレイン領域３４に入らないように、光電変換部２１上、フローティングディフュージョン部ＦＤ上、およびリセットトランジスタＲＳＴのソース・ドレイン領域３４上をレジストマスク（図示せず）により被覆しておくためである。
すなわち、前記説明した製造方法の第１例において、レジストマスク１３８（前記図２５参照）をフローティングディフュージョン部ＦＤおよびリセットトランジスタＲＳＴのソース・ドレイン領域３４、さらにリセットトランジスタＲＳＴのゲート電極３２の一部上まで延長して形成する点が異なるのみで、ここまでのその他の工程は第１例と同様な工程となる。
なお、上記フローティングディフュージョン部ＦＤ、ソース・ドレイン領域３４等は、この段階では、まだ形成されていない。図面上、位置関係をわかりやすくするために、フローティングディフュージョン部ＦＤ、ソース・ドレイン領域３４を記載したものである。
First, regarding the sidewall formation step, a plan layout view of the pixel portion of FIG. 60, a cross-sectional view taken along line D1-D1 ′ of FIG. 61 (1), a cross-sectional view taken along line D2-D2 ′ of FIG. ), A cross-sectional view taken along line D3-D3 ′, a cross-sectional view taken along line D4-D4 ′ of FIG.
After the sidewall formation film 137 (first silicide block film 71) is formed, the
That is, in the first example of the manufacturing method described above, the resist mask 138 (see FIG. 25) is placed on the floating diffusion portion FD, the source /
Note that the floating diffusion portion FD, the source /
その後、画素部や周辺回路部の各トランジスタのソース・ドレイン領域３４、３５が形成される。その際、フローティングディフュージョンＦＤおよびリセットトランジスタＲＳＴのソース・ドレイン領域３４上はサイドウォール形成膜１３７に被覆されているため、画素部や周辺回路部の各トランジスタのソース・ドレイン領域を形成するイオン注入とは別途にイオン注入を行うことが望ましい。
Thereafter, source /
次に、次工程を、図６３の画素部の平面レイアウト図および図６４（１）のＤ１−Ｄ１’線断面図、図６４（２）のＤ２−Ｄ２’線断面図、図６５（３）のＤ３−Ｄ３’線断面図、図６５（４）のＤ４−Ｄ４’線断面等を参照して説明する。
画素部および周辺回路部の各トランジスタのソース・ドレイン領域が形成された後、周辺回路部のソース・ドレイン領域上等にシリサイド層を形成する。その際、画素トランジスタ部１７、光電変換部２１等にはシリサイド層を形成させないようにする必要がある。そこでシリサイド層を形成する前に、画素トランジスタ部１７を被覆する第２シリサイドブロック膜７２を形成する。その際、第２シリサイドブロック膜７２は、上記第１シリサイドブロック膜７１にオーバーラップするように形成される。このとき、リセットトランジスタＲＳＴのゲート電極３２の一部上まで第１シリサイドブロック膜７１が形成されているので、第２シリサイドブロック膜７２はリセットトランジスタＲＳＴのゲート電極３２上で第１シリサイドブロック膜７１とオーバーラップさせればよい。また、その他の部分では、素子分離領域１４上で第１シリサイドブロック膜７１とオーバーラップさせればよい。
その後、前記第１例と同様に、周辺回路部のＭＯＳトランジスタのソース・ドレイン領域上、ゲート電極上のシリサイド化工程以降の工程を行う。
Next, the next step is a plan layout view of the pixel portion of FIG. 63, a sectional view taken along line D1-D1 ′ of FIG. 64 (1), a sectional view taken along line D2-D2 ′ of FIG. 64 (2), and FIG. This will be described with reference to a cross-sectional view taken along line D3-D3 'of FIG. 65, a cross-section taken along line D4-D4' of FIG.
After the source / drain regions of the transistors in the pixel portion and the peripheral circuit portion are formed, a silicide layer is formed on the source / drain regions of the peripheral circuit portion. At this time, it is necessary not to form a silicide layer in the
Thereafter, similar to the first example, the steps after the silicidation step on the source / drain regions of the MOS transistor in the peripheral circuit portion and on the gate electrode are performed.
したがって、画素トランジスタ部１７のサイドウォール３３、周辺回路部のサイドウォール（図示せず）を形成するとき、フローティングディフュージョン部ＦＤ上もサイドウォール形成膜である第１シリサイドブロック膜７１で被覆される。このため、フローティングディフュージョン部ＦＤにサイドウォール形成時のエッチングダメージが生じないようにすることができる。また、フローティングディフュージョン部ＦＤが外方拡散の影響を受けないようにすることができる。これによりリークパスの発生を抑制し、ＦＤ白傷の発生を抑えることができるので、高画質は撮像が可能な固体撮像装置を製造することが可能になる。さらにシリサイド層を形成する前に画素トランジスタ部１７を第２シリサイドブロック膜７２で被覆することができる。
Therefore, when the
［固体撮像装置およびその製造方法の第３、第４例の変形例］
上記第３例、第４例の４画素を一つの画素トランジスタ部１７で共有する構成では、光電変換部２１周囲の素子分離は拡散層（Ｐ+型拡散層）分離であり、画素トランジスタ部１７周囲の素子分離はＳＴＩ（Shallow Trench Isolation）構造の素子分離を用いた。例えば、図６６に示すように、光電変換部２１周囲の素子分離および画素トランジスタ部１７周囲の素子分離を拡散層（Ｐ+型拡散層）からなる素子分離領域１６で形成することもできる。
この場合、前記第１シリサイドブロック膜７１は、前記第３例、第４例等で説明したのと同様に形成することができる。また前記第２シリサイドブロック膜７２は、前記第３例、第４例等で説明したのと同様に形成することができる。
[Modifications of Third and Fourth Examples of Solid-State Imaging Device and Manufacturing Method Thereof]
In the configuration in which the four pixels in the third and fourth examples are shared by one
In this case, the first
［固体撮像装置およびその製造方法の第１例の変形例］
また、前記図５（１）に示した構成では、光電変換部２１、画素トランジスタ部周囲の素子分離はＳＴＩ（Shallow Trench Isolation）構造の素子分離を用いた。例えば、図６７〜図６９に示すように、光電変換部２１周囲の素子分離および画素トランジスタ部１７周囲の素子分離を拡散層（Ｐ+型拡散層）からなる素子分離領域１６で形成することもできる。
この場合、前記第１シリサイドブロック膜７１は、光電変換部２１上、転送ゲートＴＲＧ上、フローティングディフュージョン部ＦＤ上、リセットトランジスタＲＳＴのソース・ドレイン領域３４上を被覆し、さらにリセットトランジスタＲＳＴのゲート電極３２の一部上を被覆するように形成される。また前記第２シリサイドブロック膜７２は、上記第１シリサイドブロック膜７１にオーバーラップするように形成される。このとき、リセットトランジスタＲＳＴのゲート電極３２の一部上まで第１シリサイドブロック膜７１が形成されているので、第２シリサイドブロック膜７２はリセットトランジスタＲＳＴのゲート電極３２上で第１シリサイドブロック膜７１とオーバーラップさせればよい。また、その他の部分では、素子分離領域１６上で第１シリサイドブロック膜７１とオーバーラップさせればよい。
なお、図６８は図６７中のＡ−Ａ’線断面図であり、図６９は図６７中のＥ−Ｅ’線断面図である。
[Modification of First Example of Solid-State Imaging Device and Manufacturing Method Thereof]
In the configuration shown in FIG. 5A, the element isolation around the
In this case, the first
68 is a cross-sectional view taken along line AA ′ in FIG. 67, and FIG. 69 is a cross-sectional view taken along line EE ′ in FIG.
なお、上記固体撮像装置の製造方法の第３例、第４例ともに、周辺回路部の構成は前記製造方法の第１例と同様になる。 In both the third and fourth examples of the method for manufacturing the solid-state imaging device, the configuration of the peripheral circuit unit is the same as that of the first example of the manufacturing method.
［固体撮像装置の製造方法の詳細例］
次に、一つの画素トランジスタが４画素を共有する構成の場合の製造方法の一詳細例を図７０〜図９３の製造工程断面図によって説明する。この製造方法は、前記図５１の画素部の平面レイアウト図によって説明した構成を形成する製造方法である。
また、それぞれの図面の（１）にＤ１−Ｄ１’線位置に相当する断面図、（２）のＤ２−Ｄ２’線位置に相当する断面図、（３）のＤ３−Ｄ３’線位置に相当する断面図、（４）のＤ４−Ｄ４’線位置に相当する断面図を示す。
[Detailed example of manufacturing method of solid-state imaging device]
Next, a detailed example of a manufacturing method in a case where one pixel transistor shares four pixels will be described with reference to manufacturing process cross-sectional views of FIGS. This manufacturing method is a manufacturing method for forming the configuration described with reference to the plan layout diagram of the pixel portion of FIG.
Also, (1) in each drawing is a cross-sectional view corresponding to the D1-D1 ′ line position, (2) is a cross-sectional view corresponding to the D2-D2 ′ line position, and (3) is equivalent to a D3-D3 ′ line position. Sectional drawing to perform and sectional drawing equivalent to the D4-D4 'line position of (4) are shown.
まず、前記図６〜図１２によって説明した工程を行う。
半導体基板１１には例えばシリコン基板を用いる。そして、画素トランジスタの周辺に素子分離領域１４を形成し、周辺回路部１３の第２素子分離領域１５を形成する。
次に、前記図６〜図１２には図示していないが、半導体基板１１にｐウエル、ｎウエルを形成する。さらに、チャネルイオン注入を行う。さらに、光電変換部にフォトダイオードを形成するイオン注入を行い、ｐ型領域を形成する。例えば、光電変換部が形成される半導体基板の表面には、ホウ素（Ｂ）のイオン注入を行い、深い領域にヒ素（Ａｓ）もしくはリン（Ｐ）を用いてイオン注入を行い、上記ｐ型領域の下部に接合するｎ型領域を形成する。このようにして、ｐｎ接合の光電変換部を形成する。
First, the steps described with reference to FIGS.
For example, a silicon substrate is used as the
Next, although not shown in FIGS. 6 to 12, ap well and n well are formed in the
次に、図７０（１）のＤ１−Ｄ１’線位置に相当する断面図、図７０（２）のＤ２−Ｄ２’線位置に相当する断面図、図７１（３）のＤ３−Ｄ３’線位置に相当する断面図、図７１（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
半導体基板１１上に犠牲酸化膜１５１を形成する。次いで、上記犠牲酸化膜１５１上に、レジストマスク１５２を形成する。このレジストマスク１５２は、上記光電変換部２１の周囲に形成される素子分離領域上に開口部１５３が設けられている。つまり、レジストマスク１５２によって、光電変換部２１上、および転送ゲート、フローティングディフュージョン部、画素トランジスタの各形成領域上が被覆される。
次いで、上記レジストマスク１５２をイオン注入マスクに用いて、上記半導体基板１１にイオン注入を行い、Ｐ+型の素子分離領域１６を形成する。このイオン注入は、例えばイオン種にホウ素（Ｂ）を用い、ドーズ量を１×１０12／ｃｍ2〜１×１０13／ｃｍ2に設定する。また、注入エネルギーを１０ｋｅＶ〜３０ｋｅＶに設定する。また、深さに応じてイオン注入を多段階に行ってもよい。
これによって、各光電変換部２１は、素子分離領域１６で分離され、リセットトランジスタ、増幅トランジスタ、選択トランジスタ等が形成される画素トランジスタの形成領域とは素子分離領域１４によって分離される。また、図示はしていないが、周辺回路部は、前記説明したように、素子分離領域（１５）によって分離されている。
Next, a cross-sectional view corresponding to the D1-D1 ′ line position in FIG. 70 (1), a cross-sectional view corresponding to the D2-D2 ′ line position in FIG. 70 (2), and the D3-D3 ′ line in FIG. Description will be made with reference to a cross-sectional view corresponding to the position, a cross-section corresponding to the position of the line D4-D4 'in FIG.
A
Next, using the resist
Thus, each
その後、上記レジストマスク１５２を除去し、さらに上記犠牲酸化膜１５１を除去する。図面は、レジストマスク１５２を除去する直前の状態を示した。
Thereafter, the resist
次に、図７２（１）のＤ１−Ｄ１’線位置に相当する断面図、図７２（２）のＤ２−Ｄ２’線位置に相当する断面図、図７３（３）のＤ３−Ｄ３’線位置に相当する断面図、図７３（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
図７２および図７３に示すように、半導体基板１１上にゲート絶縁膜３１を形成し、さらにゲート絶縁膜３１上にゲート電極形成膜１３１を形成する。このとき、図示はしていないが、前記図１４に示すように、周辺回路部１３の半導体基板１１上にもゲート絶縁膜５１を形成し、ゲート絶縁膜５１上に上記ゲート電極形成膜１３１を形成する。
上記ゲート電極形成膜１３１は、例えばＬＰ−ＣＶＤ法により、ポリシリコンを堆積して形成する。堆積膜厚は、技術ノードにもよるが、９０ｎｍノードでは、１５０ｎｍ〜２００ｎｍとする。
また、膜厚は、加工の制御性から一般にゲートアスペクト比を大きくしないため、ノード毎に薄くなる傾向にある。
そして、ゲート空乏化対策として、ポリシリコンの代わりにシリコンゲルマニウム（ＳｉＧｅ）を用いてよい。このゲート空乏化とは、ゲート酸化膜の膜厚が薄膜化するに伴い、物理的なゲート酸化膜の膜厚だけでなくゲートポリシリコン内の空乏層の膜厚の影響が無視できなくなって、実効的なゲート酸化膜の膜厚が薄くならず、トランジスタ性能が落ちてしまうという問題である。
Next, a cross-sectional view corresponding to the D1-D1 ′ line position in FIG. 72 (1), a cross-sectional view corresponding to the D2-D2 ′ line position in FIG. 72 (2), and the D3-D3 ′ line in FIG. 73 (3). Description will be made with reference to a cross-sectional view corresponding to a position, a cross-section corresponding to a position along line D4-D4 ′ in FIG.
As shown in FIGS. 72 and 73, a
The gate
In addition, the film thickness tends to become thinner at each node because the gate aspect ratio is generally not increased from the controllability of processing.
As a gate depletion countermeasure, silicon germanium (SiGe) may be used instead of polysilicon. This gate depletion means that as the thickness of the gate oxide film becomes thinner, not only the physical gate oxide film thickness but also the influence of the thickness of the depletion layer in the gate polysilicon cannot be ignored. This is a problem that the effective gate oxide film thickness is not reduced and the transistor performance is degraded.
次に、図７４（１）のＤ１−Ｄ１’線位置に相当する断面図、図７４（２）のＤ２−Ｄ２’線位置に相当する断面図、図７５（３）のＤ３−Ｄ３’線位置に相当する断面図、図７５（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
図７４および図７５に示すように、ゲート空乏化対策を行う。まず、周辺回路部１３のｐＭＯＳトランジスタの形成領域上にレジストマスク１３２を形成（前記図１６参照）し、ｎＭＯＳトランジスタの形成領域の上記ゲート電極形成膜１３１にｎ型不純物をドーピングする。このドーピングは、例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入して行う。イオン注入量は、約１×１０15／ｃｍ2〜１×１０16／ｃｍ2である。その後、上記レジストマスク１３２を除去する。
次いで、図示はしていないが、ｎＭＯＳトランジスタの形成領域上にレジストマスク（図示せず）を形成し、周辺回路部１３（前記図１６参照）のｐＭＯＳトランジスタの形成領域の上記ゲート電極形成膜１３１にｐ型不純物をドーピングする。このドーピングは、例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2）またはインジウム（Ｉｎ）をイオン注入して行う。イオン注入量は、約１×１０15／ｃｍ2〜１×１０16／ｃｍ2である。その後、上記レジストマスクを除去する。
上記イオン注入は、どちらを先に行ってもよい。
また、上記各イオン注入において、イオン注入した不純物がゲート絶縁膜の直下に突き抜けるのを防ぐために、窒素（Ｎ2）のイオン注入を組み合わせても良い。
Next, a cross-sectional view corresponding to the D1-D1 ′ line position in FIG. 74 (1), a cross-sectional view corresponding to the D2-D2 ′ line position in FIG. 74 (2), and the D3-D3 ′ line in FIG. Description will be made with reference to a cross-sectional view corresponding to the position, a cross-section corresponding to the position of the line D4-D4 'in FIG.
As shown in FIGS. 74 and 75, gate depletion countermeasures are taken. First, a resist
Next, although not shown, a resist mask (not shown) is formed on the nMOS transistor formation region, and the gate
Either of the ion implantations may be performed first.
Further, in each of the above ion implantations, nitrogen (N 2 ) ion implantation may be combined in order to prevent the implanted ions from penetrating directly under the gate insulating film.
次に、図７６（１）のＤ１−Ｄ１’線位置に相当する断面図、図７６（２）のＤ２−Ｄ２’線位置に相当する断面図、図７７（３）のＤ３−Ｄ３’線位置に相当する断面図、図７７（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
図７６および図７７に示すように、上記ゲート電極形成膜１３１上に各ゲート電極を形成するためのレジストマスク（図示せず）を形成する。このレジストマスクをエッチングマスクに用いた反応性イオンエッチングによって、上記ゲート電極形成膜１３１上をエッチング加工して画素部１２の各ＭＯＳトランジスタのゲート電極３２、転送ゲートＴＲＧ、周辺回路部１３の各ＭＯＳトランジスタのゲート電極５２を形成（前記図１８参照）する。
次いで、上記各ゲート電極３２、ゲート電極５２（前記図１８参照）の表面を酸化して酸化膜１３３を形成する。
上記酸化膜１３３の膜厚は、例えば１ｎｍ〜１０ｎｍとする。また、上記酸化膜１３３は、上記ゲート電極３２、５２の側壁とともに上面にも形成されている。
さらに、上記酸化工程によって、上記ゲート電極３２、５２のエッジ部分を丸めることによって、酸化膜耐圧を改善することができる効果がある。
また、上記熱処理が行われることによって、エッチダメージを低減することができる。
また、上記ゲート電極加工において、光電変換部２１上に形成されていた上記ゲート絶縁膜が除去されたとしても、光電変換部２１上にも上記酸化膜１３３が形成される。このため、次工程のリソグラフィー技術においてレジスト膜を形成した際に、シリコン表面に直付けではなくなるために、このレジストによる汚染を防止できる。よって、画素部１２の光電変換部２１にとっては、白傷防止対策になる。
Next, a sectional view corresponding to the D1-D1 ′ line position in FIG. 76 (1), a sectional view corresponding to the D2-D2 ′ line position in FIG. 76 (2), and a D3-D3 ′ line in FIG. 77 (3). Description will be made with reference to a cross-sectional view corresponding to a position, a cross-section corresponding to a position along line D4-D4 'in FIG. 77 (4), and the like.
As shown in FIGS. 76 and 77, a resist mask (not shown) for forming each gate electrode is formed on the gate
Next, the surfaces of the
The film thickness of the
Furthermore, the oxide film withstand voltage can be improved by rounding the edge portions of the
Further, etch damage can be reduced by performing the heat treatment.
In the gate electrode processing, even if the gate insulating film formed on the
次に、図７８（１）のＤ１−Ｄ１’線位置に相当する断面図、図７８（２）のＤ２−Ｄ２’線位置に相当する断面図、図７９（３）のＤ３−Ｄ３’線位置に相当する断面図、図７９（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
図７８および図７９に示すように、画素部１２の各ＭＯＳトランジスタのＬＤＤ領域３８、３９等を形成するとともに、周辺回路部１３の各ＭＯＳトランジスタのＬＤＤ領域６１、６２、６３、６４等を形成（前記図２０参照）する。
Next, a cross-sectional view corresponding to the D1-D1 ′ line position in FIG. 78 (1), a cross-sectional view corresponding to the D2-D2 ′ line position in FIG. 78 (2), and the D3-D3 ′ line in FIG. 79 (3). Description will be made with reference to a cross-sectional view corresponding to the position, a cross section corresponding to the position of the line D4-D4 'in FIG.
As shown in FIGS. 78 and 79, the
まず、周辺回路部１３に形成されるＮＭＯＳトランジスタに関しては、各ゲート電極５２（５２Ｎ）の両側における半導体基板１１にポケット拡散層６５、６６を形成（前記図２０参照）する。このポケット拡散層６５、６６は、イオン注入により形成され、イオン注入種に例えば二フッ化ホウ素（ＢＦ2）またはホウ素（Ｂ）またはインジウム（Ｉｎ）を用い、ドーズ量を例えば１×１０12／ｃｍ2〜１×１０14／ｃｍ2に設定する。
さらに各ゲート電極５２（５２Ｎ）の両側における半導体基板１１にＬＤＤ領域６１、６２を形成する。ＬＤＤ領域６１、６２は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）もしくはリン（Ｐ）を用い、ドーズ量を例えば１×１０13／ｃｍ2〜１×１０15／ｃｍ2に設定する。
First, for the NMOS transistor formed in the peripheral circuit section 13, pocket diffusion layers 65 and 66 are formed in the
Further,
上記画素部１２に形成されるＭＯＳトランジスタに関しては、各ゲート電極３２の両側における半導体基板１１にＬＤＤ領域３８、３９を形成する。ＬＤＤ領域３８、３９は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）もしくはリン（Ｐ）を用い、ドーズ量を例えば１×１０13／ｃｍ2〜１×１０15／ｃｍ2に設定する。また、ポケット拡散層を形成してもよい。
上記画素部１２に形成されるＭＯＳトランジスタに関しては、工程削減の観点から、ＬＤＤ領域を形成しなくてもよい。もしくは、周辺回路部１３に形成されるＭＯＳトランジスタのＬＤＤイオン注入と兼ねてもよい。
With respect to the MOS transistor formed in the pixel portion 12,
With respect to the MOS transistor formed in the pixel portion 12, the LDD region may not be formed from the viewpoint of process reduction. Alternatively, it may also serve as LDD ion implantation of a MOS transistor formed in the peripheral circuit section 13.
周辺回路部１３のＰＭＯＳトランジスタの形成領域に関しては、各ゲート電極５２の両側における半導体基板１１にポケット拡散層６７、６８を形成（前記図２０参照）する。このポケット拡散層６７、６８は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０12／ｃｍ2〜１×１０14／ｃｍ2に設定する。
さらに各ゲート電極５２（５２Ｐ）の両側における半導体基板１１にＬＤＤ領域６３、６４を形成する。ＬＤＤ領域６３、６４は、イオン注入により形成され、イオン注入種に例えば二フッ化ホウ素（ＢＦ2）またはホウ素（Ｂ）またはインジウム（Ｉｎ）を用い、ドーズ量を例えば１×１０13／ｃｍ2〜１×１０15／ｃｍ2に設定する。
Regarding the formation region of the PMOS transistor in the peripheral circuit portion 13, pocket diffusion layers 67 and 68 are formed in the
Further,
また、周辺回路部のＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのポケットイオン注入前に、注入のチャネリング抑制技術として、ゲルマニウム（Ｇｅ）をイオン注入することなどでプリアモルファス化を行ってもよい。また、ＬＤＤ領域形成後、ＴＥＤ（Transient Enhanced Diffusion）などを引き起こす注入欠陥を小さくするために、８００℃〜９００℃程度のＲＴＡ（Rapid Thermal Annealing）処理を追加してもよい。 Further, pre-amorphization may be performed by implanting germanium (Ge) as a channeling suppression technique for implantation before pocket ion implantation of the NMOS transistor and PMOS transistor in the peripheral circuit portion. Further, after the formation of the LDD region, an RTA (Rapid Thermal Annealing) process of about 800 ° C. to 900 ° C. may be added in order to reduce implantation defects that cause TED (Transient Enhanced Diffusion) or the like.
次に、図８０（１）のＤ１−Ｄ１’線位置に相当する断面図、図８０（２）のＤ２−Ｄ２’線位置に相当する断面図、図８１（３）のＤ３−Ｄ３’線位置に相当する断面図、図８１（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
図８０および図８１に示すように、画素部１２および周辺回路部１３（前記図２２参照）の全面に酸化シリコン（ＳｉＯ2）膜１３４を形成する。この酸化シリコン膜１３４は、ノンドープトシリケートガラス(ＮＳＧ)またはＬＰ−ＴＥＯＳ（Tetra Ethyl Ortho Silicate）または高温酸化（ＨＴＯ）膜等の堆積膜で形成される。上記酸化シリコン膜１３４は、例えば５ｎｍ〜２０ｎｍの膜厚に形成される。
次に、上記酸化シリコン膜１３４上に窒化シリコン膜１３５を形成する。この窒化シリコン膜１３５は、例えばＬＰＣＶＤにて形成された窒化シリコン膜を用いる。その膜厚は、例えば１０ｎｍ〜１００ｎｍとする。
上記窒化シリコン膜１３５は、低温で成膜できる原子層蒸着法により成膜されたＡＬＤ窒化シリコン膜でもよい。
上記窒化シリコン膜１３５の直下の上記酸化シリコン膜１３４は、画素部１２の光電変換部２１上では、その膜厚が薄いほど、光反射を防ぐので、光電変換部２１の感度が良くなる。
次に、必要に応じて、上記窒化シリコン膜１３５上に３層目の酸化シリコン（ＳｉＯ2）膜１３６を堆積する。この酸化シリコン膜１３６は、ＮＳＧまたはＬＰ−ＴＥＯＳまたはＨＴＯ等の堆積膜で形成される。この酸化シリコン膜１３６は、例えば１０ｎｍ〜１００ｎｍの膜厚に形成される。
Next, a cross-sectional view corresponding to the D1-D1 ′ line position in FIG. 80 (1), a cross-sectional view corresponding to the D2-D2 ′ line position in FIG. 80 (2), and the D3-D3 ′ line in FIG. Description will be made with reference to a cross-sectional view corresponding to a position, a cross-section corresponding to a position along line D4-D4 ′ in FIG.
As shown in FIGS. 80 and 81, a silicon oxide (SiO 2 )
Next, a
The
Since the
Next, a third silicon oxide (SiO 2 )
したがって、サイドウォール形成膜１３７は、酸化シリコン膜１３６／窒化シリコン膜１３５／酸化シリコン膜１３４の３層構造膜となる。なお、このサイドウォール形成膜１３７は、窒化シリコン膜／酸化シリコン膜の２層構造膜であってもよい。以下、３層構造膜のサイドウォール形成膜１３７で説明する。
Therefore, the
次に、図８２（１）のＤ１−Ｄ１’線位置に相当する断面図、図８２（２）のＤ２−Ｄ２’線位置に相当する断面図、図８３（３）のＤ３−Ｄ３’線位置に相当する断面図、図８３（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
図８２および図８３に示すように、最上層に形成されている上記酸化シリコン膜１３６をエッチバックして、各ゲート電極３２、５２（前記図２４参照）、転送ゲートＴＲＧ等の側部側にのみ残す。上記エッチバックは、例えば反応性イオンエッチング（ＲＩＥ）によって行う。このエッチバックでは、上記窒化シリコン膜１３５でエッチングを停止する。このように、窒化シリコン膜１３５でエッチングを停止するため、画素部１２の光電変換部２１へのエッチダメージを低減することができるので、白傷を低減することができる。
Next, a cross-sectional view corresponding to the D1-D1 ′ line position in FIG. 82 (1), a cross-sectional view corresponding to the D2-D2 ′ line position in FIG. 82 (2), and the D3-D3 ′ line in FIG. 83 (3). Description will be made with reference to a cross-sectional view corresponding to the position, a cross-section corresponding to the position of the line D4-D4 'in FIG.
As shown in FIGS. 82 and 83, the
次に、図８４（１）のＤ１−Ｄ１’線位置に相当する断面図、図８４（２）のＤ２−Ｄ２’線位置に相当する断面図、図８５（３）のＤ３−Ｄ３’線位置に相当する断面図、図８５（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
図８４および図８５に示すように、画素部１２の光電変換部２１上の全面、転送ゲートＴＲＧ上、フローティングディフュージョン部が形成される領域上、リセットトランジスタのＬＤＤ領域３８上およびリセットトランジスタのゲート電極３２上の一部にかかるように、レジストマスク１３８を形成する。
その後、上記窒化シリコン膜１３５、上記酸化シリコン膜１３４をエッチバックして、各ゲート電極３２、５２（前記図２６参照）の側壁部に酸化シリコン膜１３４、窒化シリコン膜１３５、酸化シリコン膜１３６からなる第１サイドウォール３３、第２サイドウォール５３（前記図２６参照）を形成する。このとき、光電変換部２１上、フローティングディフュージョン部を形成する領域上、リセットトランジスタのソース・ドレイン領域を形成する領域上の窒化シリコン膜１３５、酸化シリコン膜１３４は、レジストマスク１３８で被覆されているので、エッチングされない。したがって、光電変換部２１、フローティングディフュージョン部を形成する領域、リセットトランジスタのソース・ドレイン領域を形成する領域にエッチングダメージが生じることはない。
Next, a cross-sectional view corresponding to the D1-D1 ′ line position in FIG. 84 (1), a cross-sectional view corresponding to the D2-D2 ′ line position in FIG. 84 (2), and the D3-D3 ′ line in FIG. Description will be made with reference to a cross-sectional view corresponding to the position, a cross-section corresponding to the position of the line D4-D4 'in FIG.
As shown in FIGS. 84 and 85, the entire surface of the pixel portion 12 on the
Thereafter, the
次に、図８６（１）のＤ１−Ｄ１’線位置に相当する断面図、図８６（２）のＤ２−Ｄ２’線位置に相当する断面図、図８７（３）のＤ３−Ｄ３’線位置に相当する断面図、図８７（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
まず、前記図２８に示すように、周辺回路部１３のＮＭＯＳトランジスタの形成領域上を開口したレジストマスク（図示せず）を形成し、これを用いてイオン注入により、周辺回路部１３のＮＭＯＳトランジスタの形成領域に深いソース・ドレイン（Deep Source-Drain）領域５４（５４Ｎ）、５５（５５Ｎ）を形成する。すなわち、各ゲート電極５２の両側に、上記ＬＤＤ領域５８、５９等を介して、半導体基板１１に上記ソース・ドレイン領域５４Ｎ、５５Ｎが形成される。上記ソース・ドレイン領域５４Ｎ、５５Ｎは、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。その後、上記レジストマスクを除去する。
Next, a cross-sectional view corresponding to the D1-D1 ′ line position in FIG. 86 (1), a cross-sectional view corresponding to the D2-D2 ′ line position in FIG. 86 (2), and the D3-D3 ′ line in FIG. 87 (3). Description will be made with reference to a cross-sectional view corresponding to the position, a cross-section corresponding to the position of the line D4-D4 'in FIG.
First, as shown in FIG. 28, a resist mask (not shown) having an opening over the formation region of the NMOS transistor in the peripheral circuit portion 13 is formed, and using this, an NMOS transistor in the peripheral circuit portion 13 is formed by ion implantation. Deep source-drain regions 54 (54N) and 55 (55N) are formed in the formation region. That is, the source /
次に、図８６および図８７に示すように、画素部１２のＮＭＯＳトランジスタの形成領域上を開口したレジストマスク（図示せず）を形成し、これを用いてイオン注入により、画素部１２のＮＭＯＳトランジスタの形成領域に深いソース・ドレイン（Deep Source-Drain）領域３４、３５およびフローティングディフュージョン部ＦＤを形成する。すなわち、各ゲート電極３２の両側に、上記ＬＤＤ領域３８、３９等を介して、半導体基板１１に上記ソース・ドレイン領域３４、３５が形成される。上記ソース・ドレイン領域３４、３５は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。その後、上記レジストマスクを除去する。
このイオン注入は、上記周辺回路部のＮＭＯＳトランジスタの上記ソース・ドレイン領域５４Ｎ、５５Ｎを形成するイオン注入と兼ねることができる。
また、リセットトランジスタのソース・ドレイン領域３４は、酸化シリコン膜１３４と窒化シリコン膜１３５を通過させるイオン注入となるので、この部分のイオン注入を別途行うこともできる。
Next, as shown in FIGS. 86 and 87, a resist mask (not shown) having an opening over the formation region of the NMOS transistor in the pixel portion 12 is formed, and using this, an NMOS is formed in the pixel portion 12 by ion implantation. Deep source-
This ion implantation can also serve as ion implantation for forming the source /
Further, since the source /
次に、前記図２８に示すように、周辺回路部１３のＰＭＯＳトランジスタの形成領域上を開口したレジストマスク（図示せず）を形成し、これを用いてイオン注入により、周辺回路部１３のＰＭＯＳトランジスタの形成領域に深いソース・ドレイン（Deep Source-Drain）領域５４（５４Ｐ）、５５（５５Ｐ）を形成する。すなわち、各ゲート電極５２の両側に、上記ＬＤＤ領域６０、６１等を介して、半導体基板１１に上記ソース・ドレイン領域５４Ｐ、５５Ｐが形成される。上記ソース・ドレイン領域５４Ｐ、５５Ｐは、イオン注入により形成され、イオン注入種に例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。その後、上記レジストマスクを除去する。
Next, as shown in FIG. 28, a resist mask (not shown) having an opening on the formation region of the PMOS transistor in the peripheral circuit portion 13 is formed, and by using this, a PMOS of the peripheral circuit portion 13 is formed by ion implantation. Deep source-drain regions 54 (54P) and 55 (55P) are formed in the transistor formation region. That is, the source /
次に、各ソース・ドレイン領域の活性化アニールを行う。この活性化アニールは、例えば約８００℃〜１１００℃で行う。この活性化アニールを行う装置は、例えばＲＴＡ（Rapid Thermal Annealing ）装置、スパイク−ＲＴＡ装置などを用いることができる。 Next, activation annealing of each source / drain region is performed. This activation annealing is performed at about 800 ° C. to 1100 ° C., for example. As an apparatus for performing this activation annealing, for example, an RTA (Rapid Thermal Annealing) apparatus, a spike-RTA apparatus, or the like can be used.
上記ソース・ドレイン領域の活性化アニール前においては、光電変換部２１上を被覆するサイドウォール形成膜１３７が画素部１２のＭＯＳトランジスタのゲート電極３２上で、サイドウォール形成膜１３７にて形成されるサイドウォール３３と分断されている。このため、上記従来技術で説明したＳＭＴ（Stress Memorization Technique）に起因した応力（Stress）による悪化がない。
よって、白傷、ランダムノイズ等を改善できる。
また、光電変換部２１上は、サイドウォール形成膜１３７で覆われており、ソース・ドレイン領域を形成するイオン注入時のレジストマスクは、サイドウォール形成膜１３７を介して光電変換部２１上に形成されるため、光電変換部２１表面に直付けにならない。このため、光電変換部２１は、レジスト中の汚染物質により汚染されることがないので、白傷、暗電流等の増加を抑えることができる。
また、ソース・ドレイン領域を形成するイオン注入では、膜越しのイオン注入ではないため、表面の濃度を高くした状態で深さを設定できる。このため、ソース・ドレイン領域の直列抵抗の増加を抑制できる。
また、上記光電変換部２１上、フローティングディフュージョン部ＦＤ上、このフローティングディフュージョン部ＦＤに配線（図示せず）等で接続されるリセットトランジスタのソース・ドレイン領域３４上を被覆している上記サイドウォール形成膜１３７は、その後の工程で、第１シリサイドブロック膜７１として用いられる。
Prior to the activation annealing of the source / drain regions, a
Therefore, white scratches, random noise, etc. can be improved.
Further, the
Further, since ion implantation for forming the source / drain regions is not ion implantation through a film, the depth can be set with the surface concentration being increased. For this reason, an increase in the series resistance of the source / drain regions can be suppressed.
Further, the sidewalls are formed so as to cover the
次に、図８８（１）のＤ１−Ｄ１’線位置に相当する断面図、図８８（２）のＤ２−Ｄ２’線位置に相当する断面図、図８９（３）のＤ３−Ｄ３’線位置に相当する断面図、図８９（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
まず、図８８および図８９に示すように、画素部１２および周辺回路部１３（前記図３０参照）上の全面に第２シリサイドブロック膜７２を形成する。第２シリサイドブロック膜７２は、酸化シリコン（ＳｉＯ2）膜１３８と窒化シリコン（Ｓｉ3Ｎ4）膜１３９の積層膜からなる。例えば、上記酸化シリコン膜１３８は、例えば５ｎｍ〜４０ｎｍの膜厚に形成されていて、上記窒化シリコン膜１３９は、例えば５ｎｍ〜６０ｎｍの膜厚に形成されている。
上記酸化シリコン膜１３８は、ＮＳＧ、ＬＰ−ＴＥＯＳ、ＨＴＯ膜等を用いる。上記窒化シリコン膜１３９は、ＡＬＤ−ＳｉＮ、プラズマ窒化膜、ＬＰ−ＳｉＮ等を用いる。この２層の膜の成膜温度が高いと、ＰＭＯＳＦＥＴのゲート電極において、ボロンの不活性化が起こり、ゲート空乏化により、ＰＭＯＳＦＥＴの電流駆動能力が低下する。したがって、相対的にサイドウォール形成膜１３７より成膜温度が低いことが望ましい。成膜温度は例えば７００℃以下が望ましい。
Next, a cross-sectional view corresponding to the D1-D1 ′ line position in FIG. 88 (1), a cross-sectional view corresponding to the D2-D2 ′ line position in FIG. 88 (2), and the D3-D3 ′ line in FIG. 89 (3). Description will be made with reference to a cross-sectional view corresponding to a position, a cross-section corresponding to a position along line D4-D4 'in FIG. 89 (4), and the like.
First, as shown in FIGS. 88 and 89, a second
As the
次に、図９０（１）のＤ１−Ｄ１’線位置に相当する断面図、図９０（２）のＤ２−Ｄ２’線位置に相当する断面図、図９１（３）のＤ３−Ｄ３’線位置に相当する断面図、図９１（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
まず、図９０および図９１に示すように、画素部１２のＭＯＳトランジスタの形成領域上をほぼ被覆するように、レジストマスク１４１を形成する。このレジストマスク１４１をエッチングマスクに用いて、上記画素部１２の光電変換部２１上、フローティングディフュージョン部ＦＤ上（転送ゲートＴＲＧ上も含む）、リセットトランジスタのソース・ドレイン領域３４上、リセットトランジスタのゲート電極３２上の一部、および周辺回路部１３（前記図３２参照）上の上記第２シリサイドブロック膜７２をエッチングにより除去する。したがって、第２シリサイドブロック膜７２は、上記第１シリサイドブロック膜７１に対してリセットトランジスタのゲート電極３２上および図示した素子分離領域１４の図面奥側上でオーバーラップする状態に形成される。
この結果、光電変換部２１上は、上層より窒化シリコン膜１３５、酸化シリコン膜１３４となり、分光のリップルを防ぐことができる。一方、上記エッチングを行わない場合には、光電変換部２１上が、上層より窒化シリコン膜１３９、酸化シリコン膜１３８、窒化シリコン膜１３５、酸化シリコン膜１３４の構造になり、入射光は多重反射し、分光のリップル特性が悪化する。リップル特性が悪くなるので、Chip to Chipの分光のばらつきが大きくなる。そのため、本実施例では、光電変換部２１上の第２シリサイドブロック膜７２を故意に剥離している。
Next, a cross-sectional view corresponding to the D1-D1 ′ line position in FIG. 90 (1), a cross-sectional view corresponding to the D2-D2 ′ line position in FIG. 90 (2), and the D3-D3 ′ line in FIG. 91 (3). Description will be made with reference to a cross-sectional view corresponding to a position, a cross-section corresponding to a position along line D4-D4 'in FIG. 91 (4), and the like.
First, as shown in FIGS. 90 and 91, a resist
As a result, the
次に、図９２（１）のＤ１−Ｄ１’線位置に相当する断面図、図９２（２）のＤ２−Ｄ２’線位置に相当する断面図、図９３（３）のＤ３−Ｄ３’線位置に相当する断面図、図９３（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
まず、前記図３４に示すように、周辺回路部１３の各ＭＯＳトランジスタ５０のソース・ドレイン領域５４、５５上およびゲート電極５２上にシリサイド層５６、５７、５８を形成する。
上記シリサイド層５６、５７、５８には、コバルトシリサイド（ＣｏＳｉ2）、ニッケルシリサイド（ＮｉＳｉ）、チタンシリサイド（ＴｉＳｉ2）、白金シリサイド（ＰｔＳｉ）、タングステンシリサイド（ＷＳｉ2）などを用いる。
シリサイド層５６、５７、５８の形成例として、ニッケルシリサイドを形成する一例を以下に説明する。
まず全面にニッケル（Ｎｉ）膜を形成する。このニッケル膜は、例えばスパッタ装置を用いて、例えば１０ｎｍの厚さに形成される。次いで、３００℃〜４００℃程度でアニール処理を行って、ニッケル膜と下地にシリコンとを反応させて、ニッケルシリサイド層を形成する。その後、未反応なニッケルをウエットエッチングにより除去する。このウエットエッチングによって、絶縁膜以外のシリコンまたはポリシリコン表面のみ、自己整合的にシリサイド層５６、５７、５８が形成される。
その後、５００℃〜６００℃程度で再度、アニール処理を行い、ニッケルシリサイド層を安定化させる。
上記シリサイド化工程では、図９２および図９３に示すように、画素部１２は、第１シリサイドブロック膜７１および第１シリサイドブロック膜７２に被覆されているので、シリサイドは形成されない。これは、シリサイドの金属が光電変換部２１上まで拡散することによる白傷や暗電流の増加をなくすためである。
したがって、画素部１２のＭＯＳトランジスタのソース・ドレイン領域３４、３５表面の不純物濃度を濃くしないと、コンタクト抵抗が激増することになる。本実施例では、上記ソース・ドレイン領域３４、３５表面の不純物濃度を高くすることができるので、コンタクト抵抗増加を比較的抑制できるという利点がある。
Next, a cross-sectional view corresponding to the D1-D1 ′ line position in FIG. 92 (1), a cross-sectional view corresponding to the D2-D2 ′ line position in FIG. 92 (2), and the D3-D3 ′ line in FIG. 93 (3). Description will be made with reference to a cross-sectional view corresponding to the position, a cross-section corresponding to the position of the line D4-D4 'in FIG.
First, as shown in FIG. 34, silicide layers 56, 57, 58 are formed on the source /
For the silicide layers 56, 57, 58, cobalt silicide (CoSi 2 ), nickel silicide (NiSi), titanium silicide (TiSi 2 ), platinum silicide (PtSi), tungsten silicide (WSi 2 ), or the like is used.
As an example of forming the silicide layers 56, 57, and 58, an example of forming nickel silicide will be described below.
First, a nickel (Ni) film is formed on the entire surface. This nickel film is formed to a thickness of, for example, 10 nm using, for example, a sputtering apparatus. Next, annealing is performed at about 300 ° C. to 400 ° C., the nickel film and the base are reacted with silicon to form a nickel silicide layer. Thereafter, unreacted nickel is removed by wet etching. By this wet etching, silicide layers 56, 57, and 58 are formed in a self-aligned manner only on the silicon or polysilicon surface other than the insulating film.
Thereafter, annealing is performed again at about 500 ° C. to 600 ° C. to stabilize the nickel silicide layer.
In the silicidation step, as shown in FIGS. 92 and 93, the pixel portion 12 is covered with the first
Therefore, unless the impurity concentration on the surface of the source /
その後、前記図３５および図３６によって説明したのと同様に、画素部１２および周辺回路部１３上の全面にエッチングストッパ膜７４を形成する。上記エッチバックストッパ膜７４は、例えば窒化シリコン膜で形成される。上記窒化シリコン膜は、コンタクトホールを形成するエッチング時のオーバーエッチングを最小限にするという効果がある。またエッチングダメージによる接合リーク増加を抑制する効果を有する。
Thereafter, as described with reference to FIGS. 35 and 36, an
次に、前記図３７および図３８によって説明したのと同様に、上記エッチバックストッパ膜７４上に層間絶縁膜７６を形成する。上記層間絶縁膜７６は、例えば酸化シリコン膜で形成され、例えば１００ｎｍ〜１０００ｎｍの厚さに形成される。
次に、上記層間絶縁膜７６の表面を平坦化する。この平坦化は、例えば化学的機械研磨（ＣＭＰ）により行う。
次いで、コンタクトホールを形成するためのレジストマスク（図示せず）を形成した後、例えば画素部１２の上記層間絶縁膜７６、エッチングストッパ膜７４、第２シリサイドブロック膜７２等をエッチングして、コンタクトホール７７、７８、７９を形成する。また同様にして、周辺回路部１３にもコンタクトホール８１、８２を形成する。
図面では一例として、画素部１２では、転送ゲートＴＲＧ、選択トランジスタＳＥＬのゲート電極３２、増幅トランジスタＡｍｐのゲート電極３２に達するコンタクトホール７７、７８、７９を示した。また周辺回路部１３では、Ｎチャネル（Ｎｃｈ）低耐圧トランジスタソース・ドレイン領域５５、Ｐチャネル（Ｐｃｈ）低耐圧トランジスタのソース・ドレイン領域５５に達するコンタクトホール８１、８２を示した。しかしながら、その他のトランジスタのゲート電極、ソース・ドレイン領域に達するコンタクトホールも図示はしていないが、同時に形成される。
Next, in the same manner as described with reference to FIGS. 37 and 38, an
Next, the surface of the
Next, after forming a resist mask (not shown) for forming a contact hole, for example, the
In the drawing, as an example, in the pixel portion 12, contact holes 77, 78, and 79 reaching the transfer gate TRG, the
次に、各コンタクトホール７７〜７９、８１、８２の内部に密着層（図示せず）とバリアメタル層８４を介してプラグ８５を形成する。
上記密着層には、例えばチタン（Ｔｉ）膜、タンタル（Ｔａ）膜等を用い、上記バリアメタル層８４には例えば窒化チタン膜、窒化タンタル膜等を用いる。
また、上記プラグ８５は、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成することができる。例えば銅（Ｃｕ）を用いた場合には、例えば、密着層にタンタル膜を用い、バリアメタル層８４に窒化タンタル膜を用いる。
その後、図示はしないが、多層配線を形成する。多層配線は必要に応じて、２層、３層、４層・・・と多層化してもよい。
Next, a
For example, a titanium (Ti) film or a tantalum (Ta) film is used for the adhesion layer, and for example, a titanium nitride film or a tantalum nitride film is used for the
The
Thereafter, although not shown, a multilayer wiring is formed. The multilayer wiring may be multi-layered as necessary, such as two layers, three layers, four layers,.
次に、前記図３９の画素部の断面図に示すように、光電変換部２１上に導波路２３形成してもよい。また、光電変換部２１に入射光を集光するために、集光レンズ２５を形成しても良い。
また、上記導波路２３と集光レンズとの間に、光を分光するためのカラーフィルタ２７を形成しても良い。
Next, as shown in the cross-sectional view of the pixel portion in FIG. 39, a
Further, a
上記固体撮像装置の製造方法（第４例）では、画素トランジスタ部１７のサイドウォール３３、周辺回路部のサイドウォール５３を形成するとき、フローティングディフュージョン部ＦＤ上もサイドウォール形成膜１３７（第１シリサイドブロック膜７１）で被覆される。このため、フローティングディフュージョン部ＦＤにサイドウォール形成時のエッチングダメージが生じないようにすることができる。また、フローティングディフュージョン部ＦＤが外方拡散の影響を受けないようにすることができる。これにより、素子分離領域１６とフローティングディフュージョン部ＦＤ間のリークパスの発生が抑制され、ＦＤ白傷の発生を抑えることができるので、高画質は撮像が可能な固体撮像装置を製造することが可能になる。
また、サイドウォール形成膜１３７と同一層の膜で形成された第１シリサイドブロック膜７１と、第１シリサイドブロック膜７１とは別の膜で形成された第２シリサイドブロック膜７２の２層で画素部１２が被覆される。このため、画素部１２のＭＯＳトランジスタ上が１層のシリサイドブロック膜で完全に被覆されるのではないので、ランダムノイズが低減され、白傷・暗電流が低減される。
In the method of manufacturing the solid-state imaging device (fourth example), when the
Further, the pixel is formed by two layers of a first
上記各実施例の説明ではＮ型基板にＰウエルを形成し、光電変換部２１のフォトダイオードを上層よりＰ+層とＮ+層とで形成したが、Ｐ型基板にＮウエルを形成し、光電変換部２１のフォトダイオードを上層よりＮ+層とＰ+層とで形成することもできる。
In the description of each of the above embodiments, a P-well is formed on the N-type substrate, and the photodiode of the
ここで、上記固体撮像装置の画素トランジスタ部１７のリセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬについて説明する。
Here, the reset transistor RST, the amplification transistor Amp, and the selection transistor SEL of the
リセットトランジスタＲＳＴは、リセット線（図示せず）にドレイン電極（ソース・ドレイン領域３５）が、フローティングディフュージョン部ＦＤにソース電極（ソース・ドレイン領域３４）がそれぞれ接続され、光電変換部２１からフローティングディフュージョン部ＦＤへの信号電荷の転送に先立って、ゲート電極にリセットパルスが与えられることによってフローティングディフュージョン部ＦＤの電位をリセット電圧にリセットする。 In the reset transistor RST, a drain electrode (source / drain region 35) is connected to a reset line (not shown), and a source electrode (source / drain region 34) is connected to the floating diffusion portion FD. Prior to transfer of the signal charge to the part FD, a reset pulse is applied to the gate electrode to reset the potential of the floating diffusion part FD to a reset voltage.
増幅トランジスタＡｍｐは、フローティングディフュージョン部ＦＤにゲート電極３２が、画素電源Ｖｄｄにドレイン電極（ソース・ドレイン領域３４）がそれぞれ接続され、リセットトランジスタＲＳＴによってリセットされた後のフローティングディフュージョン部ＦＤの電位をリセットレベルとして出力し、さらに転送トランジスタＴＲＧによって信号電荷が転送された後のフローティングディフュージョン部ＦＤの電位を信号レベルとして出力する。
The amplification transistor Amp has a
選択トランジスタＳＥＬは、例えば、ドレイン電極（ソース・ドレイン領域３４）が増幅トランジスタＡｍｐのソース電極（ソース・ドレイン領域３５）に接続され、ソース電極（ソース・ドレイン領域３５）が出力信号線（図示せず）に接続されている。そしてゲート電極３２に選択パルスが与えられることによってオン状態となり、画素を選択状態として増幅トランジスタＡｍｐから出力される信号を出力信号線（図示せず）に出力する。なお、選択トランジスタＳＥＬについては、画素電源Ｖｄｄと増幅トランジスタ２３４のドレイン電極との間に接続した構成を採ることも可能である。
In the selection transistor SEL, for example, the drain electrode (source / drain region 34) is connected to the source electrode (source / drain region 35) of the amplification transistor Amp, and the source electrode (source / drain region 35) is an output signal line (not shown). Connected). When a selection pulse is applied to the
＜５．第５の実施の形態＞
［撮像装置の構成の一例］
次に、本発明の撮像装置に係る一実施の形態を、図９４のブロック図によって説明する。この撮像装置は、本発明の固体撮像装置を用いたものである。
<5. Fifth embodiment>
[Example of configuration of imaging apparatus]
Next, an embodiment of the imaging apparatus of the present invention will be described with reference to the block diagram of FIG. This imaging device uses the solid-state imaging device of the present invention.
図９４に示すように、撮像装置２００は、撮像部２０１に固体撮像装置（図示せず）を備えている。この撮像部２０１の集光側には像を結像させる結像光学系２０２が備えられ、また、撮像部２０１には、それを駆動する駆動回路、固体撮像装置で光電変換された信号を画像に処理する信号処理回路等を有する信号処理部２０３が接続されている。また上記信号処理部２０３によって処理された画像信号は画像記憶部（図示せず）によって記憶させることができる。このような撮像装置２００において、上記固体撮像素子には、前記実施の形態で説明した固体撮像装置１を用いることができる。
As shown in FIG. 94, the
本発明の撮像装置２００では、本願発明の固体撮像装置１を用いることから、上記説明したのと同様に、各画素の光電変換部の感度が十分に確保される。よって、画素特性、例えばランダムノイズ、白傷、暗電流等の低減が可能になるという利点がある。
In the
なお、本発明の撮像装置２００は、上記構成に限定されることはなく、固体撮像装置を用いる撮像装置であれば如何なる構成のものにも適用することができる。
The
上記固体撮像装置２００は、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。また、本発明の固体撮像装置は、このような撮像装置にも適用可能である。この場合、撮像装置として、高画質化の効果が得られる。ここで、撮像装置は、例えば、カメラや撮像機能を有する携帯機器のことをいう。また「撮像」は、通常のカメラ撮影時における像の撮りこみだけではなく、広義の意味として、指紋検出なども含むものである。
The solid-
１…固体撮像装置、１１…半導体基板、１２…画素部、１３…周辺回路部、２１…光電変換部、３０…ＭＯＳトランジスタ、３２…ゲート電極、３３…第１サイドウォール、５０…ＭＯＳトランジスタ、５２…ゲート電極、５３…第２サイドウォール、７１…第１シリサイドブロック膜、７２…第２シリサイドブロック膜
DESCRIPTION OF
Claims (13)
前記画素部のＭＯＳトランジスタのゲート電極の側壁にサイドウォール形成膜で形成された第１サイドウォールと、
前記周辺回路部のＭＯＳトランジスタのゲート電極の側壁に前記サイドウォール形成膜と同一層の膜で形成された第２サイドウォールと、
前記光電変換部上および前記画素部のＭＯＳトランジスタの一部上に前記サイドウォール形成膜と同一層の膜で形成された第１シリサイドブロック膜と、
前記画素部のＭＯＳトランジスタ上に、前記第１シリサイドブロック膜の一部上に重なる第２シリサイドブロック膜を有し、
前記第１シリサイドブロック膜と前記第２シリサイドブロック膜とで前記画素部のＭＯＳトランジスタ上が被覆されている
固体撮像装置。 A semiconductor substrate has a pixel portion including a photoelectric conversion portion that photoelectrically converts incident light to obtain an electrical signal, and a peripheral circuit portion formed around the pixel portion,
A first sidewall formed of a sidewall formation film on a sidewall of the gate electrode of the MOS transistor of the pixel portion;
A second sidewall formed on the sidewall of the gate electrode of the MOS transistor of the peripheral circuit portion by a film of the same layer as the sidewall formation film;
A first silicide block film formed of a film of the same layer as the sidewall formation film on the photoelectric conversion unit and a part of the MOS transistor of the pixel unit;
A second silicide block film overlying a portion of the first silicide block film on the MOS transistor of the pixel portion;
A solid-state imaging device, wherein the first silicide block film and the second silicide block film cover a MOS transistor of the pixel portion.
前記フローティングディフュージョン部は前記第１シリサイドブロック膜で被覆されている
請求項１記載の固体撮像装置。 The semiconductor substrate has a floating diffusion part adjacent to the photoelectric conversion part,
The solid-state imaging device according to claim 1, wherein the floating diffusion portion is covered with the first silicide block film.
前記画素部のＭＯＳトランジスタの一つがリセットトランジスタであり、
前記フローティングディフュージョン部と、前記フローティングディフュージョン部が接続される前記リセットトランジスタの拡散層は前記第１シリサイドブロック膜で被覆されている
請求項１記載の固体撮像装置。 The semiconductor substrate has a floating diffusion part adjacent to the photoelectric conversion part,
One of the MOS transistors in the pixel portion is a reset transistor,
The solid-state imaging device according to claim 1, wherein the floating diffusion portion and a diffusion layer of the reset transistor to which the floating diffusion portion is connected are covered with the first silicide block film.
請求項１または請求項２記載の固体撮像装置。 The solid-state imaging device according to claim 1, wherein an overlapping portion of the first silicide block film and the second silicide block film is formed in the pixel portion.
前記第１素子分離領域および前記第２素子分離領域はともにＳＴＩ構造を有し、
前記第１素子分離領域は、前記第２素子分離領域よりも浅く、かつ前記半導体基板上への突き出し高さが前記第１素子分離領域と前記第２素子分離領域が同じとなる
請求項１または請求項２記載の固体撮像装置。 A first element isolation region in the pixel portion formed in the semiconductor substrate; and a second element isolation region in the peripheral circuit portion;
The first element isolation region and the second element isolation region both have an STI structure,
The first element isolation region is shallower than the second element isolation region, and the protrusion height onto the semiconductor substrate is the same between the first element isolation region and the second element isolation region. The solid-state imaging device according to claim 2.
前記第２シリサイドブロック膜は酸化シリコン膜と窒化シリコン膜との積層構造を有する
請求項１または請求項２記載の固体撮像装置。 The first silicide block film has a stacked structure of a silicon oxide film and a silicon nitride film,
The solid-state imaging device according to claim 1, wherein the second silicide block film has a stacked structure of a silicon oxide film and a silicon nitride film.
前記画素部と前記周辺回路部上を被覆するサイドウォール形成膜を形成する工程と、
前記画素部のＭＯＳトランジスタのゲート電極の側壁に前記サイドウォール形成膜で第１サイドウォールを形成し、前記周辺回路部のＭＯＳトランジスタのゲート電極の側壁に前記サイドウォール形成膜で第２サイドウォールを形成し、前記光電変換部上および前記画素部のＭＯＳトランジスタの一部上に前記サイドウォール形成膜で第１シリサイドブロック膜を形成する工程と、
前記画素部のＭＯＳトランジスタ上に、前記第１シリサイドブロック膜の一部上に重なる第２シリサイドブロック膜を形成する工程を有し、
前記第１シリサイドブロック膜と前記第２シリサイドブロック膜とで前記画素部のＭＯＳトランジスタ上を被覆する
固体撮像装置の製造方法。 When forming a pixel portion including a photoelectric conversion portion that photoelectrically converts incident light to obtain an electric signal and a peripheral circuit portion formed around the pixel portion on a semiconductor substrate,
Forming a sidewall forming film covering the pixel portion and the peripheral circuit portion;
A first sidewall is formed on the sidewall of the gate electrode of the MOS transistor in the pixel portion by the sidewall formation film, and a second sidewall is formed on the sidewall of the gate electrode of the MOS transistor in the peripheral circuit portion by the sidewall formation film. Forming a first silicide block film with the sidewall formation film on the photoelectric conversion portion and a part of the MOS transistor of the pixel portion;
Forming a second silicide block film overlying a part of the first silicide block film on the MOS transistor of the pixel portion;
A method for manufacturing a solid-state imaging device, wherein the first silicide block film and the second silicide block film cover a MOS transistor of the pixel portion.
請求項７記載の固体撮像装置の製造方法。 The method for manufacturing a solid-state imaging device according to claim 7, wherein the first silicide block film covers a floating diffusion portion formed adjacent to the photoelectric conversion portion.
請求項８記載の固体撮像装置の製造方法。 The first silicide block film covers a floating diffusion portion formed adjacent to the photoelectric conversion portion, and a part of the MOS transistor covered by the first silicide block film is a diffusion layer of a reset transistor. Item 9. A method for manufacturing a solid-state imaging device according to Item 8.
請求項８または請求項９記載の固体撮像装置の製造方法。 10. The method for manufacturing a solid-state imaging device according to claim 8, wherein an overlapping portion of the first silicide block film and the second silicide block film is formed in the pixel portion.
前記第１素子分離領域および前記第２素子分離領域はともにＳＴＩ構造に形成し、
前記第１素子分離領域は、前記第２素子分離領域よりも浅く、かつ前記半導体基板上への突き出し高さが前記第１素子分離領域と前記第２素子分離領域が同じとなる
請求項７、請求項８または請求項９記載の固体撮像装置の製造方法。 When forming a first element isolation region in the pixel portion formed in the semiconductor substrate and a second element isolation region in the peripheral circuit portion,
The first element isolation region and the second element isolation region are both formed in an STI structure,
The first element isolation region is shallower than the second element isolation region, and the protrusion height onto the semiconductor substrate is the same between the first element isolation region and the second element isolation region. A method for manufacturing a solid-state imaging device according to claim 8 or 9.
前記第２シリサイドブロック膜は酸化シリコン膜と窒化シリコン膜との積層構造に形成する
請求項７、請求項８または請求項９記載の固体撮像装置の製造方法。 The first silicide block film is formed in a stacked structure of a silicon oxide film and a silicon nitride film,
The method for manufacturing a solid-state imaging device according to claim 7, wherein the second silicide block film is formed in a stacked structure of a silicon oxide film and a silicon nitride film.
前記集光光学部で集光した光を受光して光電変換する固体撮像装置を有する撮像部と、
前記固体撮像装置で光電変換されて出力された電気信号を処理する信号処理部を有し、
前記固体撮像装置は、
半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記画素部のＭＯＳトランジスタのゲート電極の側壁にサイドウォール形成膜で形成された第１サイドウォールと、
前記周辺回路部のＭＯＳトランジスタのゲート電極の側壁に前記サイドウォール形成膜と同一層の膜で形成された第２サイドウォールと、
前記光電変換部上および前記画素部のＭＯＳトランジスタの一部上に前記サイドウォール形成膜と同一層の膜で形成された第１シリサイドブロック膜と、
前記画素部のＭＯＳトランジスタ上に、前記第１シリサイドブロック膜の一部上に重なる第２シリサイドブロック膜を有し、
前記第１シリサイドブロック膜と前記第２シリサイドブロック膜とで前記画素部のＭＯＳトランジスタ上が被覆されている
撮像装置。 A condensing optical unit that condenses incident light;
An imaging unit having a solid-state imaging device that receives and photoelectrically converts light collected by the condensing optical unit;
A signal processing unit that processes an electrical signal that is photoelectrically converted and output by the solid-state imaging device;
The solid-state imaging device
A semiconductor substrate has a pixel portion including a photoelectric conversion portion that photoelectrically converts incident light to obtain an electrical signal, and a peripheral circuit portion formed around the pixel portion,
A first sidewall formed of a sidewall formation film on a sidewall of the gate electrode of the MOS transistor of the pixel portion;
A second sidewall formed on the sidewall of the gate electrode of the MOS transistor of the peripheral circuit portion by a film of the same layer as the sidewall formation film;
A first silicide block film formed of a film of the same layer as the sidewall formation film on the photoelectric conversion unit and a part of the MOS transistor of the pixel unit;
A second silicide block film overlying a portion of the first silicide block film on the MOS transistor of the pixel portion;
The imaging device, wherein the first silicide block film and the second silicide block film cover the MOS transistor of the pixel portion.
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