JP2010027848A - Semiconductor package - Google Patents

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真 伏見
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor package, thinning the thickness of the semiconductor package.
SOLUTION: A semiconductor chip 2 is coated with an encapsulant 3 in the semiconductor package 1 (100, 200). The semiconductor chip 2 has a chip portion 8, a rewiring layer 9 connected to a bonding pad 6 of the chip portion 8 and formed on the surface of the chip portion 8, and a post 10 connected to the re-wiring layer 9. The encapsulant 3 is formed so that the end surface of the post 10 is exposed.
COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体パッケージに関する。 The present invention relates to a semiconductor package.

近年、基板の小型化及び基板への高密度実装要求に伴い、ボールグリッドアレイ(BGA)半導体パーケージを積層する技術が、例えば特許文献1に開示されているように公知である。 In recent years, with the high-density mounting demand for miniaturization of the substrate and the substrate, a technique for laminating a ball grid array (BGA) semiconductor Pakeji is known, for example, as disclosed in Patent Document 1.

特許文献1のBGA半導体パッケージは、印刷回路基板の下面に半田ボールが形成されている。 BGA semiconductor package of Patent Document 1, the solder balls are formed on the lower surface of the printed circuit board. 印刷回路基板の上面には、複数の半導体チップが接着層を介して積層されている。 The upper surface of the printed circuit board, a plurality of semiconductor chips are laminated via an adhesive layer. 各々の半導体チップのボンディングパッドは、印刷回路基板とボンディングワイヤを介して接続されている。 Bonding pads of each semiconductor chip are connected via the printed circuit board and the bonding wire. 半導体チップの側部、即ちボンディングワイヤにおける接続部分が封止体で被覆されている。 Sides of the semiconductor chip, that is, the connection portion of the bonding wire is covered with a sealing member. この封止体は、最上層の半導体チップの上面が露出するように形成されている。 This sealing body is formed so that the upper surface of the uppermost semiconductor chip is exposed. 半導体チップの上面の露出部分には、上方に積層されるBGA半導体パッケージの半田ボールが接続される回路層が配置されている。 The exposed portion of the upper surface of the semiconductor chip, the circuit layer solder balls of the BGA semiconductor package is stacked above is connected is arranged. この回路層は、半導体チップのボンディングパッドにボンディングワイヤを介して接続されている。 The circuit layer is connected via a bonding wire to the bonding pad of the semiconductor chip. このような構成により、BGA半導体パッケージを複数、積層することができる。 With this configuration, it is possible to BGA semiconductor package multiple, stacked.

ところで、特許文献2には、ウェハレベルCSP(Chip size package)が開示されている。 Meanwhile, Patent Document 2, a wafer level CSP (Chip size package) is disclosed. 当該ウェハレベルCSPは、ウェハの状態で回路パターンの形成、及び樹脂封止と端子形成までの処理を行い、その後ダイシングによりチップ・サイズに切り分けた部品である。 The wafer level CSP is formed in the circuit pattern in the form of a wafer, and performs processing to resin sealing and the terminals forming a subsequent part cut into the chip size by dicing. このようなウェハレベルCSPは、そのまま基板に実装できるため、チップ・サイズに切り出してからパッケージに封止するパッケージ組み立て工程を不要にすることができ、製造工程の簡略化を図ることが可能である。 Such wafer level CSP, since it directly mounted on the substrate, a package assembly step of sealing the package from cutting out the chip size can be made unnecessary, it is possible to simplify the manufacturing process . 但し、特許文献2には、ウェハレベルCSPの上層に何らかの半導体チップを積層するパッケージ技術は開示されていない。 However, Patent Document 2, packaging technology for stacking some semiconductor chips in the upper layer of wafer level CSP is not disclosed.
特開2005−26680号公報 JP 2005-26680 JP 特開2007−329261号公報 JP 2007-329261 JP

上記特許文献1の半導体パーケージは、BGA半導体パッケージを積層できるように、最上層の半導体チップの上面に回路層を配置している。 Semiconductor Pakeji of Patent Document 1, to allow stacking BGA semiconductor package, are arranged circuit layer on the upper surface of the uppermost layer of the semiconductor chip. そのため、回路層の分だけ半導体パッケージの厚さが増加する課題を有する。 Therefore, having a problem that the thickness of the amount corresponding semiconductor package of the circuit layer increases.

本発明に係る半導体パッケージは、半導体チップを封止体によって被覆した半導体パッケージであって、前記半導体チップは、チップ部と、前記チップ部のボンディングパッドに接続され、前記チップ部の表面に形成された再配線層と、前記再配線層に接続されたポストと、を備え、前記封止体は、前記ポストの端面が露出するように形成されている。 The semiconductor package according to the present invention, the semiconductor chip is a semiconductor package covered by the sealing member, wherein the semiconductor chip is connected to the tip portion, the bonding pads of the chip portion, is formed on the surface of the tip portion comprising a rewiring layer, a post connected to said re-wiring layer, wherein the sealing body has an end surface of the post is formed to expose. このような構成により、従来の半導体パッケージの回路層に比べて、チップ部の表面に再配線層とポストとを形成しても、飛躍的に半導体パッケージの厚さを薄くすることができる。 With this configuration, as compared with the circuit layer of the conventional semiconductor package, it is formed and re-wiring layer and the posts on the surface of the tip, it is possible to reduce the thickness of the dramatic semiconductor package.

本発明によれば、半導体パッケージの厚さを薄くすることができ、しかも部品点数を削減でき、それに伴い資材管理が容易である。 According to the present invention, it is possible to reduce the thickness of the semiconductor package, yet the number of parts can be reduced, it is easy material management accordingly.

本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。 Specific embodiments according to the present invention will be described in detail with reference to the drawings. 但し、本発明が以下の実施形態に限定される訳ではない。 However, not that the invention is not limited to the following embodiments. また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。 Moreover, for clarity of explanation, the following description and drawings are appropriately simplified.

<実施形態1> <Embodiment 1>
本実施形態の半導体パッケージ1は、図1に示すように、ウェハレベルCSP(ローカルにはウェハレベルボールグリッドアレイ(WLBGA)と称する。)加工した半導体チップ2が封止体3で被覆されており、外周縁から突出するリード端子4を備えている。 The semiconductor package 1 of this embodiment, as shown in FIG. 1, (the local called wafer-level ball grid array (WLBGA).) Wafer level CSP processed semiconductor chip 2 is being coated with the sealing body 3 , and a lead terminal 4 projecting from the outer peripheral edge. つまり、半導体チップ2をアイランド5にマウントした状態で、リード端子4と半導体チップ2のボンディングパッド6とをボンディングワイヤ7を介して接続し、その後、半導体チップ2を被覆するように封止体3を形成している。 In other words, in a state in which to mount the semiconductor chip 2 to the island 5, connected via a bonding wire 7 and the bonding pads 6 of lead terminals 4 and the semiconductor chip 2, then the sealing body 3 so as to cover the semiconductor chip 2 to form a. 要するに、本実施形態の半導体パッケージ1は、Quad Flat Package(QFP)半導体パッケージとされている。 In short, the semiconductor package 1 of the present embodiment is a Quad Flat Package (QFP) semiconductor package. 但し、半導体パッケージ1は、Dual Inline Package(DIP)、Small Outline Package(SOP)等の構成であっても、略同様に実施することができる。 However, the semiconductor package 1, Dual Inline Package (DIP), be configured such Small Outline Package (SOP), it can be carried out substantially similarly to.

半導体チップ2は、チップ部8、再配線層9、ポスト10を備えている。 The semiconductor chip 2 includes tip portion 8, rewiring layer 9, the post 10. チップ部8は、通例のチップと同様にウェハから切り出されたチップである。 Tip portion 8, a chip cut out from the wafer as with customary chip.
再配線層9は、銅等から成る薄膜の配線パターンであって、一端部がチップ部8のボンディングパッド6に接続されている。 Rewiring layer 9 is a wiring pattern of a thin film made of copper or the like, one end is connected to the bonding pads 6 of the tip 8. この再配線層9は、チップ部8の上面に形成されている。 The rewiring layer 9 is formed on the upper surface of the tip 8.

このとき、チップ部8の上面と再配線層9との間に保護膜11が形成されていることが好ましい。 In this case, it is preferable that the protective film 11 is formed between the upper surface and the rewiring layer 9 of the tip 8. 保護膜11は、酸化シリコンやシリコン窒化膜等から成り、チップ部8の上面におけるボンディングパッド6が形成された部分を除く領域に形成される。 Protective film 11 is made of silicon oxide or silicon nitride film or the like, is formed in a region excluding a portion where the bonding pads 6 on the upper surface of the tip portion 8 is formed. 保護膜11は、半導体パッケージ1の上方に、他のボールグリッドアレイ半導体チップ12を積層した際に、緩衝部材としての役割を担うことができる。 Protective film 11 above the semiconductor package 1, when stacked with other ball grid array semiconductor chip 12, can play a role as a buffer member.
さらに、保護膜11と再配線層9との間にポリイミド等から成る絶縁膜13が形成されていることが好ましい。 Further, it is preferable that an insulating film 13 made of polyimide or the like is formed between the protective film 11 and the rewiring layer 9.

ポスト10は、銅等から成る柱状部材である。 Post 10 is a columnar member made of copper or the like. このポスト10は、再配線層9の他端部から立設しており、再配線層9に接続されている。 This post 10 is erected from the other end of the rewiring layer 9, and is connected to the rewiring layer 9.
封止体3は、エポキシ樹脂などのモールド樹脂である。 Sealing body 3 is a molded resin such as epoxy resin. この封止体3は、半導体チップ2のポスト10の上端面を露出させつつ、半導体チップ2を被覆するように形成されている。 The sealing body 3, while exposing the upper surface of the post 10 of the semiconductor chip 2 is formed so as to cover the semiconductor chip 2.

このような構成の半導体パッケージ1は、図1に示すように、半導体パッケージ1上にボールグリッドアレイ半導体チップ12を積層し、半導体パッケージ1のポスト10の上端面(露出面)とボールグリッドアレイ半導体チップ12の半田ボール14とを接続することができる。 The semiconductor package 1 having such a configuration, as shown in FIG. 1, a ball grid array semiconductor chip 12 is stacked on the semiconductor package 1, the upper end surface (exposed surface) of the post 10 of the semiconductor package 1 with a ball grid array semiconductor it is possible to connect the solder balls 14 of the chip 12. そのため、基板の小型化及び基板への高密度実装要求に応えることができる。 Therefore, it is possible to meet high-density mounting demand for miniaturization of the substrate and the substrate. しかも、従来の積層型の半導体パッケージのように回路層を用いる必要がなく、チップ部8の表面に再配線層9とポスト10とを形成すれば、ボールグリッドアレイ半導体チップ12を積層することができ、部品点数を削減できる。 Moreover, it is not necessary to use a circuit layer as in the conventional stacked semiconductor package, by forming a rewiring layer 9 and the post 10 on the surface of the tip 8, to be laminated ball grid array semiconductor chip 12 can be, the number of parts can be reduced. また、再配線層9及びポスト10ともに銅を用いて形成することができるので、資材管理が容易である。 Further, since it is possible to form with a rewiring layer 9 and the post 10 together copper, it is easy to materials management. さらには、従来の半導体パッケージの回路層に比べて、チップ部8の表面に再配線層9とポスト10とを形成しても、飛躍的に半導体パッケージの厚さを薄くすることができる。 Further, as compared with the circuit layer of the conventional semiconductor package, it is formed and re-wiring layer 9 and the post 10 on the surface of the tip 8, it is possible to reduce the thickness of the dramatic semiconductor package.

加えて、半導体パッケージ1は、一つの半導体チップ2から構成されているため、あらゆる半導体パッケージと組み合わせて積層することができ、互換性が高い。 In addition, the semiconductor package 1, because it is composed of a single semiconductor chip 2, can be laminated in combination with any semiconductor package, high compatibility. しかも、積層した半導体パッケージの一つに不具合が生じても、容易に交換することができ、メンテナンス性が高く、コストの削減にも寄与する。 Moreover, even if trouble occurs in one of the stacked semiconductor packages, it can be easily replaced, high maintenance, which contributes to cost reduction.

この半導体パッケージ1は、先ずシリコンウェハ上の所定領域に保護膜11を形成し、さらに保護膜11上に絶縁膜13を形成する。 The semiconductor package 1, first protective film 11 in a predetermined region on a silicon wafer to form, further forming an insulating film 13 on the protective film 11. そして、絶縁膜13上に、露出するボンディングパッド6に一端部が接続されるように再配線層9を形成し、再配線層9の他端部からポスト10を立設する。 Then, on the insulating film 13, the rewiring layer 9 formed so that one end is connected to the bonding pads 6 exposed, upright post 10 from the other end of the rewiring layer 9. その後、シリコンウェハを切断して半導体チップ2を形成し、半導体チップ2をアイランド5にマウントする。 Then, by cutting the silicon wafer to form a semiconductor chip 2, to mount the semiconductor chip 2 to the island 5. このアイランド5を台座として、リード端子4とボンディングパッド6とをボンディングワイヤ7を介して接続する。 The island 5 as the base, connected through bonding wires 7 and the lead terminals 4 and the bonding pad 6. 最後に、半導体チップ2のポスト10の上端面を露出させつつ、半導体チップ2を被覆するように、封止体3を形成すると、半導体パッケージ1を製造することができる。 Finally, while exposing the upper surface of the post 10 of the semiconductor chip 2, so as to cover the semiconductor chip 2, to form a sealing body 3, it is possible to manufacture the semiconductor package 1.

なお、絶縁膜13が緩衝性を備えている場合は、図2(a)、(b)に示すように、保護膜11を省略しても良い。 In the case where the insulating film 13 is provided with a cushioning property, FIG. 2 (a), the (b), the may be omitted protective film 11.
また、半導体パッケージ1の上方に積層する半導体チップは、ボールグリッドアレイ半導体チップに限らず、フリップチップ、QFP、ウェハレベルCSPでも良い。 The semiconductor chip to be stacked over the semiconductor package 1 is not limited to a ball grid array semiconductor chip, flip-chip, QFP, it may be a wafer level CSP.

<実施形態2> <Embodiment 2>
本実施形態の半導体パッケージ100は、上記実施形態1の半導体パッケージ1と略同様の構成とされているが、ボールグリッドアレイ半導体パッケージとされている。 The semiconductor package 100 of this embodiment has been substantially the same structure as the semiconductor package 1 of the first embodiment, there is a ball grid array semiconductor package.

具体的にいうと、図3(a)、(b)に示すように、半導体チップ2は基板15の上面上に配置されている。 Specifically, as shown in FIG. 3 (a), (b), the semiconductor chip 2 is disposed on the upper surface of the substrate 15. この半導体チップ2のボンディングパッド6は、基板15の上面に形成された配線層とボンディングワイヤ7を介して接続されている。 The bonding pad 6 of the semiconductor chip 2 is connected through the wiring layer and the bonding wire 7 formed on the upper surface of the substrate 15. 一方、基板15の下面には再配線層が形成され、再配線層に半田ボール16が接続されている。 Meanwhile, on the bottom surface of the substrate 15 rewiring layer is formed, and the solder balls 16 are connected to the redistribution layer. 半導体チップ2は、再配線層9のレイアウト次第で、基板15のピンレイアウトとは違ったピン配置にすることができ、半導体パッケージ100は1パッケージで2種類のピン配列を備えることになる。 The semiconductor chip 2, depending on the layout of the rewiring layer 9, it can be a pin arranged differently than the pin layout of the substrate 15, the semiconductor package 100 will be provided with two pins arranged in a single package. この場合、例えば信号出力のレイアウト状態に変更が生じた場合、実装面を反転することで対応することができる場合がある。 In this case, for example, if a change in the layout state of the signal output occurs, it may be possible to the corresponding by inverting the mounting surface.

<実施形態3> <Embodiment 3>
本実施形態の半導体パッケージ200は、上記実施形態1の半導体パッケージ1と略同様の構成とされているが、反転実装が可能なボールグリッドアレイ半導体パッケージとされている。 The semiconductor package 200 of this embodiment has been substantially the same structure as the semiconductor package 1 of the first embodiment, there is a ball grid array semiconductor package capable of reversing implementation.

具体的にいうと、図4に示すように、半導体チップ2は基板15の下面下に配置されている。 Specifically, as shown in FIG. 4, the semiconductor chip 2 is disposed under the lower surface of the substrate 15. この半導体チップ2のボンディングパッド6は、基板15の下面に形成された配線層とボンディングワイヤ7を介して接続されている。 The bonding pad 6 of the semiconductor chip 2 is connected through the wiring layer and the bonding wire 7 formed on the lower surface of the substrate 15. 半導体チップ2のポスト10の露出面に半田ボール17が形成されている。 Solder balls 17 are formed on the exposed surface of the post 10 of the semiconductor chip 2. このような構成により、例えば図1に示す半導体パッケージ1上に図4に示す半導体パッケージ200を積層し、下層の半導体パッケージ1のポスト10の露出面に、上層の半導体パッケージ200の半田ボール17を接続することができる。 With this configuration, for example, the semiconductor package 200 shown in FIG. 4 and stacked on the semiconductor package 1 shown in FIG. 1, the exposed surface of the post 10 of the lower layer of the semiconductor package 1, the solder balls 17 of the upper layer of the semiconductor package 200 it can be connected.

以上、本発明に係る半導体パッケージの実施形態を説明したが、上述した実施形態に限られず、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 Having described the embodiments of a semiconductor package according to the present invention is not limited to the embodiment described above, without departing from the scope of the present invention, various modifications are possible.

本発明に係る実施形態1の半導体パッケージを概略的に示す部分拡大断面図である。 The semiconductor package according to the first embodiment of the present invention is a partially enlarged cross-sectional view schematically showing. (a)は、本発明に係る実施形態1の異なる半導体パッケージを概略的に示す平面図である。 (A) is a plan view schematically showing a different semiconductor package according to the first embodiment of the present invention. (b)は、本発明に係る実施形態1の異なる半導体パッケージを概略的に示す断面図である。 (B) is of a different semiconductor package according to the first embodiment of the present invention is a cross-sectional view schematically showing. (a)は、本発明に係る実施形態2の半導体パッケージを概略的に示す平面図である。 (A) is a semiconductor package of the second embodiment according to the present invention is a plan view schematically showing. (b)は、本発明に係る実施形態2の半導体パッケージを概略的に示す断面図である。 (B) is a semiconductor package of the second embodiment according to the present invention is a cross-sectional view schematically showing. 本発明に係る実施形態3の半導体パッケージを概略的に示す断面図である。 The semiconductor package of the third embodiment according to the present invention is a cross-sectional view schematically showing.

符号の説明 DESCRIPTION OF SYMBOLS

1 半導体パッケージ2 半導体チップ3 封止体4 リード端子6 ボンディングパッド7 ボンディングワイヤ8 チップ部9 再配線層10 ポスト11 保護膜12 ボールグリッドアレイ半導体チップ13 絶縁膜14 半田ボール15 基板16 半田ボール17 半田ボール100 半導体パッケージ200 半導体パッケージ 1 semiconductor package 2 semiconductor chip 3 sealing body 4 lead terminal 6 bonding pads 7 bonding wire 8 tip 9 rewiring layer 10 posts 11 protective film 12 a ball grid array semiconductor chip 13 insulating film 14 solder balls 15 substrate 16 the solder balls 17 of solder ball 100 semiconductor package 200 semiconductor package

Claims (7)

  1. 半導体チップを封止体によって被覆した半導体パッケージであって、 The semiconductor chip is a semiconductor package covered by the sealing member,
    前記半導体チップは、 Said semiconductor chip,
    チップ部と、 And the tip portion,
    前記チップ部のボンディングパッドに接続され、前記チップ部の表面に形成された再配線層と、 And connected to said bonding pads of the chip part, rewiring layer formed on the surface of the tip portion,
    前記再配線層に接続されたポストと、を備え、 And a post connected to said re-wiring layer,
    前記封止体は、前記ポストの端面が露出するように形成されている半導体パッケージ。 The encapsulant semiconductor package end surface of the post is formed to expose.
  2. 前記半導体パッケージ上に他の半導体チップが積層され、前記半導体パッケージのポストの露出面と前記他の半導体チップの外部端子とが接続されることを特徴とする、請求項1に記載の半導体パッケージ。 The semiconductor another semiconductor chip on the package are laminated, the exposed surface of the semiconductor package of the post and the external terminals of the other semiconductor chip is characterized in that it is connected, the semiconductor package according to claim 1.
  3. 前記チップ部の表面と前記再配線層との間には絶縁膜が形成されていることを特徴とする、請求項1又は請求項2に記載の半導体パッケージ。 Between the surface and the redistribution layer of the chip unit is characterized in that it is formed an insulating film, a semiconductor package according to claim 1 or claim 2.
  4. 前記チップ部の表面と前記絶縁膜との間には保護膜が形成されていることを特徴とする、請求項3に記載の半導体パッケージ。 Wherein the protective film is formed between the insulating film and the surface of the tip portion, the semiconductor package according to claim 3.
  5. 前記半導体パッケージの外周縁から突出するリード端子を備え、 Comprising a lead terminal protruding from an outer peripheral edge of said semiconductor package,
    前記リード端子は、前記半導体チップのボンディングパッドに接続されていることを特徴とする、請求項1乃至請求項4のいずれか1項に記載の半導体パッケージ。 It said lead terminals is characterized by being connected to the bonding pads of the semiconductor chip, a semiconductor package according to any one of claims 1 to 4.
  6. 前記半導体チップは基板の上面又は下面の一方の面側に配置されており、前記半導体チップのボンディングパッドは、前記基板の一方の面に形成された配線層とボンディングワイヤを介して接続され、 The semiconductor chip is arranged on one side of the upper or lower surface of the substrate, the bonding pads of the semiconductor chip is connected through one wiring layer formed on a surface and the bonding wires of the substrate,
    前記基板の他方側の面に再配線層が形成され、前記再配線層に半田ボールが接続されていることを特徴とする、請求項1乃至請求項4のいずれか1項に記載の半導体パッケージ。 Rewiring layer is formed on the other side surface of the substrate, characterized in that said solder balls to re-wiring layer is connected, the semiconductor package according to any one of claims 1 to 4 .
  7. 前記半導体チップは基板の上面又は下面の一方の面側に配置されており、前記半導体チップのボンディングパッドは、前記基板の一方の面に形成された配線層とボンディングワイヤを介して接続され、 The semiconductor chip is arranged on one side of the upper or lower surface of the substrate, the bonding pads of the semiconductor chip is connected through one wiring layer formed on a surface and the bonding wires of the substrate,
    前記半導体チップのポストの露出面に半田ボールが接続されていることを特徴とする、請求項1乃至請求項4のいずれか1項に記載の半導体パッケージ。 Wherein characterized in that the exposed surface of the post of the semiconductor chip solder balls are connected, the semiconductor package according to any one of claims 1 to 4.
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