JP2010009351A

JP2010009351A - メモリ制御装置、メモリシステムおよびメモリ装置の制御方法。

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Publication number: JP2010009351A
Application number: JP2008168467A
Authority: JP
Inventors: Kenji Shibata; 健二柴田; Masatoshi Nomura; 昌俊野村; Satoru Kawamoto; 悟川本
Original assignee: Spansion LLC
Current assignee: Spansion LLC
Priority date: 2008-06-27
Filing date: 2008-06-27
Publication date: 2010-01-14
Anticipated expiration: 2028-06-27
Also published as: JP5489427B2

Abstract

【課題】入出力帯域の低下を抑制すること。
【解決手段】本発明は、メモリセル１３０を有するメモリ装置１１０に、メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部９４と、メモリ装置１１０に、データを入出力するためのコマンドを出力するコマンド出力部９６と、データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介してメモリ装置に入出力し、データを入出力する期間の間の期間において、コマンドに基づきまたは／およびコマンドが出力してからの期間に応じて、ストローブ信号のうち一方をハイ、他方をローに保持するストローブ信号制御部１０と、を具備するメモリ制御装置、メモリシステムおよびメモリ装置の制御方法である。
【選択図】図５

Description

本発明はメモリ制御装置、メモリシステムおよびメモリ装置の制御方法に関し、ストローブ信号を用いメモリ装置とのデータの入出力タイミングを制御するメモリ制御装置、メモリシステムおよびメモリ装置の制御方法に関する。

ダブル・データ・レート（ＤＤＲ）タイプのメモリ装置とのデータ線上のデータの入出力は、クロック周期の１／２の周期で行う。このため、高速なデータの入出力が可能である。このようなメモリ装置においては、データストローブ線を配置し、データを入出力するタイミングの通知にデータストローブ信号を用いる。高速にデータ入出力を行う場合、データの確定誤差精度を向上させるため、データストローブ信号は差動信号である。一対差動ストローブ信号のクロスポイントが入出力データの取り込み基準点となる。最初のデータを入出力するための差動ストローブ信号のクロスポイントを作成するため、データを入出力前にデータストローブ線上にプリアンブル期間を設けている（特許文献１参照）。
特開２０００−１１６４６号公報

しかしながら、メモリ制御装置が２つのメモリ装置間とそれぞれデータ入出力する場合、２つのメモリ装置が、データの入出力のためのそれぞれのプリアンブル期間とデータ入出力が重なると、バスファイトしてしまう。また、メモリ装置へのデータの入力と出力とのためのプリアンブル期間が重なると、データストローブ線上でバスファイトしてしまう。このようなバスファイトを抑制するため、それぞれのプリアンブル期間が重ならないようにプリアンブル期間を設定すると、データ線の入出力帯域が低下してしまう。つまり、データの入出力効率が低下してしまう。

本発明は、上記課題に鑑みなされたものであり、入出力帯域の低下を抑制することを目的とする。

本発明は、メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部と、前記メモリ装置に、前記データを入出力するためのコマンドを出力するコマンド出力部と、前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データを入出力する期間の間の期間において前記コマンドに基づき、または／および前記コマンドが出力してからの期間に応じて、前記ストローブ信号のうち一方をハイ、他方をローに保持するストローブ信号制御部と、を具備することを特徴とするメモリ制御装置である。本発明によれば、前記コマンドに基づき、または／および前記コマンドの出力間隔に応じて、データストローブ線上のプリアンブル期間を設けなくともよいため、入出力帯域の低下を抑制することができる。

上記構成において、前記ストローブ信号制御部は、前記メモリ装置をスタンバイさせるスタンバイコマンド、前記メモリ装置へのデータの出力を指示するライトコマンド、前記メモリ装置からのデータの入力を指示するリードコマンド、前記メモリ装置へのデータの入出力を終了させるバーストストップコマンドの少なくとも１つに基づき、前記ストローブ信号のうち前記一方をハイ、前記他方をローに保持する構成とすることができる。

上記構成において、前記ストローブ信号制御部は、前記コマンド出力部が前記スタンバイコマンドを出力した後、最初の前記データを入出力する期間の前に前記ストローブ信号のうち前記一方をハイ、前記他方をローに保持させる構成とすることができる。この構成によれば、データを入出力する期間において、データの入出力のタイミングを通知するためにストローブ信号を用いることができる。

上記構成において、前記ストローブ信号制御部は、前記コマンド出力部が前記リードコマンドまたは前記ライトコマンドを出力した後、所定期間後に前記ストローブ信号のうち前記一方をハイ、前記他方をローに保持させる構成とすることができる。

上記構成において、前記ストローブ信号制御部は、前記データが入出力する期間の前に前記差動ストローブ信号をオフする構成とすることができる。

上記構成において、前記ストローブ信号制御部は、前記データを入出力する期間の間の期間において、前記ストローブ信号のうち前記一方に対応する差動線の一方を高電圧線に接続する第１高電圧スイッチと、前記ストローブ信号のうち前記他方に対応する前記差動線の他方を低電圧線に接続する第１低電圧スイッチを有する構成とすることができる。上記構成によれば、ストローブ信号制御部は、データを入出力する期間の間の期間においてストローブ信号の一方をハイ、他方をローに保持することができる。

上記構成において、前記ストローブ信号制御部は、前記データを入出力する期間に、前記差動線の前記一方を前記高電圧線に接続する第２高電圧スイッチと、前記差動線の前記一方を前記低電圧線に接続する第２低電圧スイッチと、前記差動線の前記他方を前記高電圧線に接続する第３高電圧スイッチと、前記差動線の前記他方を前記低電圧線に接続する第３低電圧スイッチと、を有する構成とすることができる。上記構成によれば、ストローブ信号制御部は、データを入出力する期間においてストローブ信号を出力することができる。

上記構成において、前記第１高電圧スイッチは、前記データが入出力する期間の前に前記差動線の前記一方を前記高電圧線から遮断し、前記第１低電圧スイッチは、前記データが入出力する期間の前に前記差動線の前記他方を前記低電圧線から遮断する構成とすることができる。上記構成によれば、ストローブ信号制御部は、データが入出力する期間にストローブ信号を出力することができる。

上記構成において、前記第１高電圧スイッチと前記第２高電圧スイッチとは共通であり、前記第１低電圧スイッチと前記第３低電圧スイッチとは共通である構成とすることができる。上記構成によれば、回路面積を削減することができる。

本発明は、メモリセルを有するメモリ装置と、前記メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータを前記メモリ装置にデータ線を介して入出力する入出力部と、前記メモリ装置に、前記データを入出力するためのコマンドを出力するコマンド出力部と、前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データを入出力する期間の間の期間において前記コマンドに基づきまたは／および前記コマンドが出力してからの期間に応じて、前記ストローブ信号のうち一方をハイ、他方をローに保持するストローブ信号制御部と、を有するメモリ制御装置と、を具備することを特徴とするメモリシステムである。

本発明は、メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータを前記メモリ装置にデータ線を介して入出力するステップと、前記メモリ装置に、前記データを入出力するためのコマンドを出力するステップと、前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力するステップと、前記データを入出力する期間の間の期間において前記コマンドに基づきまたは／および前記コマンドが出力してからの期間に応じて、前記ストローブ信号のうち一方をハイ、他方をローに保持するステップと、を有することを特徴とするメモリ装置の制御方法である。

本発明は、メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部と、前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データ線の混み具合に基づき、前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を行うか否かを制御するストローブ信号制御部と、を具備するメモリ制御装置である。本発明によれば、不要なプリアンブル期間を設けない制御を行うことができる。よって、入出力帯域の低下を抑制することができる。

上記構成において、前記入出力部が連続してデータを入出力する場合、前記ストローブ信号制御部は、前記プリアンブル制御を行わない構成とすることができる。

上記構成において、前記メモリ装置に、前記データを入出力するためのコマンドを出力するコマンド出力部を具備し、前記ストローブ信号制御部は、前記コマンド出力部が前記メモリ装置からのデータの入力を指示するリードコマンドまたは前記メモリ装置へのデータの出力を指示するライトコマンドを出力した後、所定期間内に前記リードコマンドまたは前記ライトコマンドを出力した場合、前記プリアンブル制御を行わない構成とすることができる。

本発明は、メモリセルを有するメモリ装置と、前記メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部と、前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データ線の混み具合に基づき、前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を行うか否かを制御するストローブ信号制御部と、を有することを特徴とするメモリ制御装置と、を具備することを特徴とするメモリシステムである。

本発明は、メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力するステップと、前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力するステップと、前記データ線の混み具合に基づき、前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を行うか否かを制御するステップと、を有することを特徴とするメモリ装置の制御方法である。

本発明は、メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部と、前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を一括して行うストローブ信号制御部と、を具備することを特徴とするメモリ制御装置である。本発明によれば、メモリ装置にも備えられていたプリアンブル制御を排除することができ、メモリ装置とメモリシステムの簡素化ができる。

本発明は、メモリセルを有するメモリ装置と、前記メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部と、前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を一括して行うストローブ信号制御部と、を有することを特徴とするメモリ制御装置と、を具備することを特徴とするメモリシステムである。

本発明は、メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力するステップと、前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力するステップと、前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を一括して行うステップと、を有することを特徴とするメモリ装置の制御方法である。

本発明によれば、コマンドに基づき、または／およびコマンドの出力間隔に連動したデータ線上の入出力データの混み具合に応じて、データストローブ線上のプリアンブル期間を設けなくともよいため、入出力帯域の低下を抑制することができる。さらに、メモリ制御装置側のみでデータストローブ線上のプリアンブル制御を一括制御するため、従来のメモリ装置にも備えられていたプリアンブル制御を排除することができ、メモリ装置とメモリシステムの簡素化ができる。

まず、従来のＤＤＲタイプのメモリ装置の課題について説明する。図１は、メモリ装置およびメモリ制御装置を含むシステムのブロック図である。図１を参照に、ＣＰＵ（中央演算処理装置）１６５およびメモリ制御装置１００がバス１６０に接続されている。メモリ制御装置１００には、２つのメモリ装置１１０および１２０が接続されている。メモリ制御装置１００は、２つのメモリ装置１１０および１２０を制御し、ＣＰＵ１６５から出力されたデータをメモリ装置１１０または１２０に記憶させる。また、メモリ装置１１０または１２０からデータを読み出し、ＣＰＵ１６５に出力する。ここで、例えば、メモリ装置１１０は５１２ＭｂｙｔｅのＤＤＲ−ＳＤＲＡＭ（ダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ）であり、メモリ装置１２０は、1ＧｂｙｔｅのＤＤＲ−ＮＯＲフラッシュメモリ（ダブル・データ・レート・シンクロナス・ノンボラタイル・アクセス・メモリ）である。

図２は、メモリ装置１１０とメモリ制御装置１００との信号の入出力を示すタイミングチャートである。ＣＫ、／ＣＫは差動クロック信号、ＣＭＤはコマンド信号、ＤＱＳ、／ＤＱＳは差動ストローブ信号、ＤＱはデータ信号を示している。コマンド信号ＣＭＤのＮＯＰはデータの入出力に関係するコマンドが出力されていないことを示している。クロック信号上の数字はクロック周期を示している。初期状態では、メモリ装置１１０はデータの入出力を行っておらず、差動ストローブ信号も出力されていない。差動ストローブ信号は、データを出力する側の装置が出力する。すなわち、メモリ装置１１０または１２０からデータを読み出す際はメモリ装置１１０または１２０が差動ストローブ信号を出力し、メモリ装置１１０または１２０にデータを記憶する際はメモリ制御装置１００が差動ストローブ信号を出力する。

クロック周期０において、メモリ制御装置１００は、メモリ装置１１０のメモリセルからデータを読み出すためのコマンドＲＥＡＤ１を出力する。２周期目にメモリ装置１１０は、プリアンブル期間Ｐｒｅ１を設けるため、差動ストローブ信号の一方をハイ、他方をローとする。３周期目から、メモリ装置１１０は、差動ストローブ信号をハイ／ローを交互に出力する。このように、プリアンブル期間Ｐｒｅ１を設けるのは、最初のデータを出力するための差動ストローブ信号のクロスポイントを形成するためである。メモリ装置１１０は、差動ストローブ信号のクロスポイントでデータを出力する。メモリ制御装置１００は、差動ストローブ信号のクロスポイントでデータを受け取る。このように、プリアンブル制御は、データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持する制御である。

図３は、メモリ装置１１０とメモリ装置１２０がメモリ制御装置１００にデータを出力する際の従来の課題を説明するためのタイミングチャートである。５周期目までの各信号はコマンド信号を除き図２と同じである。４周期目にメモリ制御装置１００は、メモリ装置１２０のメモリセルからデータを読み出すためのコマンドＲＥＡＤ２を出力する。６周期目にメモリ装置１２０は、プリアンブル期間Ｐｒｅ２を設けるため、差動ストローブ信号の一方をハイ、他方をローとする。７周期目から、メモリ装置１２０は、差動ストローブ信号をハイ／ローを交互に出力しデータを出力する。メモリ制御装置１００は、差動ストローブ信号のクロスポイントでデータを受け取る。

図３では、メモリ装置１２０がデータを出力する前にプリアンブル期間Ｐｒｅ２が必要なため、メモリ装置１１０からのデータ出力とメモリ装置１２０からのデータ出力との間に期間Ｔ１を設けることとなる。このため、高速なデータの入出力の妨げになる。

図４は、メモリ制御装置１００がメモリ装置１１０からデータを読み出しおよび記憶する際の従来の課題を説明するためのタイミングチャートである。５周期目までの各信号はコマンド信号を除き図２と同じである。４周期目にメモリ制御装置１００は、メモリ装置１２０のメモリセルにデータを記憶させるためのコマンドＷＲＩＴ１を出力する。５周期目にメモリ制御装置１００は、プリアンブル期間Ｐｒｅ２を設けるため、差動ストローブ信号の一方をハイ、他方をローとする。６周期目から、メモリ制御装置１００は、差動ストローブ信号をハイ／ローを交互に出力しデータを出力する。メモリ制置１２０は、差動ストローブ信号のクロスポイントでデータを受け取る。

図４では、メモリ制御装置１００がデータを出力する前にプリアンブル期間Ｐｒｅ２が必要なため、メモリ装置１１０からのデータ入力とデータ出力との間に期間Ｔ２を設けることとなる。このため、高速なデータの入出力の妨げになる。

このように、図１のシステムにおいては、プリアンブル期間も含め差動ストローブ信号はデータを出力する装置が出力する。このため、異なる装置がデータを続けて出力する場合、異なる装置同士は相手の装置がデータを出力するタイミングを認識できないため、データの入出力を行う期間の前に常にプリアンブル期間を挿入することになる。このような、メモリ装置１１０および１２０とメモリ制御装置１００との間のデータの入出力に係る課題を解決するため、以下の実施例においては、メモリ制御装置１００（能動装置）が、コマンドに基づいてデータの入出力を行う期間の間の期間のストローブ信号を制御することを特徴とする。メモリ制御装置１００は、メモリ装置１１０（受動装置）および１２０（受動装置）にコマンドを出力する装置である。よって、メモリ制御装置１００は、コマンドからメモリ装置１１０および１２０からデータが出力されるタイミングを認識することができる。これにより、プリアンブル期間を不要とすることができる。

言い換えれば、図１のシステムにおいては、システム内のリード動作／ライト動作に関わらずメモリ制御装置１００のみがプリアンブル制御を一括して行い、メモリ装置１１０および１２０はプリアンブル制御を行わない。一方、データが入出力する期間のデータ（ライトデータまたはリードデータ）に対応するストローブ信号の制御は、メモリ制御装置１００、メモリ装置１１０および１２０が、それぞれの動作モード（ライトモード、リードモード）に対応して実施する。具体的には、ライトデータに対応するストローブ信号の制御は、メモリ制御装置１００が実施し、リードデータに対応するストローブ信号の制御は、メモリ装置１１０および１２０が実施する。以下、図面を参照に実施例につき詳細に説明する。

図５は、メモリ装置１１０とメモリ制御装置１００とを示すブロック図である。メモリ装置１２０の構成はメモリ装置１１０と同じであり説明を省略する。図５参照に、メモリ装置１１０は、メモリセルアレイ１２８、Ｘデコーダ１２６、Ｙデコーダ１２４、高電圧生成部１２３、制御部１２２、ストローブ信号入出力部１１２、データ入出力部１１４、コマンド入力部１１６およびアドレス入力部１１８を有している。メモリセルアレイ１２８内にはメモリセル１３０がマトリックス状に配置されている。複数のワードラインＷＬおよび複数のビットラインＢＬが交差するように配置されている。アドレス情報に基づき、Ｘデコーダ１２６が１つのワードラインＷＬを選択し、Ｙデコーダ１２４が１つのビットラインＢＬを選択することにより、１つのメモリセルを選択することができる。高電圧生成部１２３は、データをメモリセルに記憶または読み出すための電圧を生成する。

制御部１２２は、入力されたコマンドＣＭＤ、アドレスＡＤに基づき、Ｘデコーダ１２６およびＹデコーダ１２４を制御する。また、高電圧生成部１２３に高電圧を生成させる。ストローブ信号入出力部１１２は、差動ストローブ信号ＤＱＳおよび／ＤＱＳを入出力する。データ入出力部１１４は、差動ストローブ信号ＤＱＳおよび／ＤＱＳのクロスポイントに合わせデータＤＱを入出力する。コマンド入力部１１６はコマンドＣＭＤを入力し、コマンドＣＭＤを制御部１２２に出力する。アドレス入力部１１８はアドレスＡＤを入力し、アドレスＡＤを制御部１２２に出力する。

メモリ制御装置１００は、制御部９０、ストローブ信号制御部１０、データ入出力部９４、コマンド出力部９６およびアドレス出力部９８を有している。制御部９０は、ＣＰＵとデータの入出力を行う。また、制御部９０は、ストローブ信号制御部１０、データ入出力部９４、コマンド出力部９６およびアドレス出力部９８を制御し、メモリ装置１１０にデータを入出力する。ストローブ信号制御部１０は、差動ストローブ信号ＤＱＳおよび／ＤＱＳをデータストローブ線を介してメモリ装置１１０に入出力する。また、後述するように、データＤＱを入出力する期間の間の期間において、コマンドＣＭＤに基づきまたは／およびコマンドＣＭＤが出力してからの期間に応じ、ストローブ信号ＤＱＳおよび／ＤＱＳのうち一方をハイ、他方をローに保持する。データ入出力部９４は、メモリ装置１１０に、メモリセル１３０に記憶または読み出すデータＤＱをデータ線を介して入出力する。コマンド出力部９６は、メモリ装置１１０に、データＤＱを入出力するためのコマンドＣＭＤを出力する。アドレス出力部９８は、メモリ装置１１０に、データＤＱのアドレスＡＤを出力する。

図６は、ストローブ信号ＤＱＳおよび／ＤＱＳ信号の入出力を行う回路付近のブロック図である。ストローブ信号ＤＱＳおよび／ＤＱＳ信号は、一対の差動線（ＤＱＳ線および／ＤＱＳ線：データストローブ線）を介しメモリ装置１１０とメモリ制御装置１００との間で入出力される。ＤＱＳ線は抵抗Ｒ１１およびＲ１２を介し例えば０．９Ｖの中間電位線ＶＴＴに接続される。抵抗Ｒ１１とＲ１２との間に抵抗Ｒ１３が接続される。これにより、ストローブ信号が出力されないときは、ＤＱＳ線は中間電位となる。／ＤＱＳ線、抵抗Ｒ２１、Ｒ２２およびＲ２３も同様である。

メモリ制御装置１００内では、コマンド制御部９５がメモリ装置１１０または１２０に出力したコマンドの情報をストローブ信号制御部１０内のＤＱＳ制御信号生成部５０に出力する。ＤＱＳ制御信号生成部５０はコマンドに基づき、ストローブ信号のうち一方をハイ、他方をローに保持するためのＤＱＳ制御信号を生成し、ストローブ信号制御部１０内のＤＱＳバッファ１２に出力する。ＤＱＳ制御信号は、ストローブ信号のうち一方（ＤＱＳ）をハイ、他方（／ＤＱＳ）をローに保持する場合はハイ、保持しない場合はローである。ＤＱＳバッファ１２は、ＤＱＳ制御信号に基づきストローブ信号をＤＱＳ線および／ＤＱＳ線に出力する。メモリ装置１１０および１２０は、それぞれＤＱＳバッファ１３２およびＤＱＳ制御信号生成部１３４を有しており、ストローブ信号をＤＱＳ線および／ＤＱＳ線に入出力する。

図７は、ＤＱＳ線に接続される回路の詳細を示すブロック図である。メモリ制御装置１００内のＤＱＳバッファ１２は、ＯＲ回路１４、インバータ１６、ＰＦＥＴ２０、ＤＱＳ入力バッファ４０およびＤＱＳ出力バッファ４２を有している。ＤＱＳ制御信号生成部５０から出力されるＤＱＳ制御信号とパワーダウン信号生成部６０から出力されるパワーダウン信号がＯＲ回路１４に入力する。パワーダウン信号は、メモリ装置１１０または１２０をパワーダウンさせているときはロー、メモリ装置１１０または１２０をパワーオンさせているときはハイの信号である。

メモリ装置１１０または１２０がパワーオンしており、またはＤＱＳ制御信号がハイのとき、ＯＲ回路１４の出力信号ＳＢはハイである。よって、インバータ１６の出力信号ＳＡはローとなる。ＰＦＥＴ２０は高電圧線ＶＤＤとＤＱＳ線との間に接続されており、信号ＳＡがローのとき高電圧線ＶＤＤとＤＱＳ線との間を接続し、ハイのとき遮断する。ＤＱＳ線にはＤＱＳ入力バッファ４０とＤＱＳ出力バッファ４２が接続されている。ＤＱＳ入力バッファ４０は、ＤＱＳ線の電位が参照電圧Ｖｒｅｆ（例えば０．９Ｖ）以上か否かでハイまたはローを内部回路に出力する。ＤＱＳ出力バッファ４２は、メモリ制御装置１００がメモリ装置１１０または１２０にデータを出力する期間に、Ｈ／Ｌ信号に基づき、ＤＱＳ線にハイおよびローをクロック信号に同期し周期的に出力する。

メモリ装置１１０および１２０はそれぞれＤＱＳ出力バッファ１４０および１５０とＤＱＳ入力バッファ１４２および１５２とを有している。ＤＱＳ出力バッファ１４０および１５０は、メモリ装置１１０または１２０がメモリ制御装置１００にデータを出力する期間に、Ｈ／Ｌ信号に基づき、ＤＱＳ線にハイおよびローをクロック信号に同期し周期的に出力する。ＤＱＳ入力バッファ１４２および１５２は、ＤＱＳ線の電位が参照電圧Ｖｒｅｆ（例えば０．９Ｖ）以上か否かでハイまたはローを内部回路に出力する。

図８は、／ＤＱＳ線に接続される回路の詳細を示すブロック図である。メモリ制御装置１００内のＤＱＳバッファ１２は、ＮＦＥＴ２２、ＤＱＳ入力バッファ４４およびＤＱＳ出力バッファ４６を有している。ＮＦＥＴ２０は低電源線（例えばグランド）と／ＤＱＳ線との間に接続されており、図７のＯＲ回路の出力信号ＳＢがハイのとき低電源線とＤＱＳ線との間を接続し、ローのとき遮断する。ＤＱＳ入力バッファ４４およびＤＱＳ出力バッファ４６の動作は、図７のＤＱＳ入力バッファ４０およびＤＱＳ出力バッファ４２の動作と同じであり説明を省略する。

メモリ装置１１０および１２０はそれぞれＤＱＳ出力バッファ１４４および１５４とＤＱＳ入力バッファ１４６および１５６とを有している。ＤＱＳ出力バッファ１４４、１５４およびＤＱＳ入力バッファ１４６、１５６の動作は、図７のＤＱＳ出力バッファ１４０、１５０およびＤＱＳ入力バッファ１４２、１５２の動作と同じであり説明を省略する。

図９は実施例１の動作を示すタイミングチャート、図１０は、各コマンドと信号ＳＡ、ＳＢの関係を示した図である。ここで、各コマンドについて説明する。メモリ装置１１０および１２０をパワーダウンの状態からパワーオンの状態にスタンバイさせるコマンドがスタンバイコマンドである。パワーダウン状態とは、例えば、メモリ装置１１０または１２０の高電圧生成部１２３が高電圧を生成していない状態であり、パワーオン状態とは、メモリ装置１１０または１２０の高電圧生成部１２３が高電圧を生成している状態である。メモリ装置１１０または１２０へのデータの出力を指示するコマンドがライトコマンド、メモリ装置１１０または１２０からのデータの入力を指示するコマンドがリードコマンド、メモリ装置へのデータの入出力を強制的に終了するコマンドがバーストストップコマンドである。ここで、リードコマンドおよびライトコマンドはメモリセル１３０へのデータの記憶または読み出しのため、メモリ装置１１０または１２０内のＹデコーダ１２４にメモリセルアレイ１２８のビット線ＢＬを選択させるコマンドである。アクティブコマンドは、メモリセル１３０へのデータの記憶または読み出しのため、メモリ装置１１０または１２０内のＸデコーダ１２６にワード線ＷＬを選択させるコマンドである。

メモリ制御装置１００がリードコマンドまたはライトコマンドを出力した後、一定クロック周期後にデータの入出力が開始される。また、メモリ制御装置１００がバーストストップコマンドを出力した後、一定クロック周期後にデータの入出力が終了する。ここで、一定クロック周期をレイテンシＣＬという。また、入出力するデータ長をＤＬとする。１クロック周期でストローブ信号は２つのクロスポイントを有するから、１クロック周期で２データ長のデータが入出力される。すなわち、リードコマンドを出力した後、レイテンシＣＬ後にデータの入出力が開始され、ＣＬ＋ＤＬ／２後にデータの入出力が終了する。実施例１においては、データ読み出しのレイテンシＣＬは３、データ記憶のレイテンシＣＬは２である。

図９および図１０を参照に、まず、パワーダウンの状態では、信号ＳＡはハイ、信号ＳＢはローであり、ＤＱＳおよび／ＤＱＳ信号は中間電位状態（例えば０．９Ｖ）である。メモリ制御装置１００がメモリ装置１１０または１２０にスタンバイコマンドを出力すると、信号ＳＡはロー、信号ＳＢはハイとなる。よって、ＤＱＳ信号がハイ（例えば１．５Ｖ）、／ＤＱＳ信号がロー（例えば０．３Ｖ）となる。その後、メモリ制御装置１００がメモリ装置１１０および１２０にアクティブコマンドを出力する。メモリ制御装置１００がメモリ装置１１０にリードコマンドを出力すると、２．５周期目（リード１＋ＣＬ−０．５）後に信号ＳＡがハイ、信号ＳＢがローになる。ＤＱＳ信号および／ＤＱＳ信号は中間電位状態に戻ろうとするが、時定数がクロック周期に対し長いため、ＤＱＳ信号がハイ、／ＤＱＳ信号がローの状態で３周期目となる。

３周期目（リード１＋ＣＬ）には、メモリ装置１１０がデータを出力するため、ＤＱＳ信号および／ＤＱＳ信号をクロックＣＫと同じ周期で交互にハイ／ローを繰り返しデータを出力する。４周期目にメモリ制御装置１００がメモリ装置１２０にリードコマンドを出力する。５周期目（リード１＋ＣＬ＋ＤＬ／２）にメモリ装置１１０からのデータ出力が終了すると、信号ＳＡはロー、信号ＳＢはハイとなり、ＤＱＳ信号がハイ／ＤＱＳ信号がローとなる。６．５周期目（リード２＋ＣＬ−０．５）後に信号ＳＡがハイ、信号ＳＢがローになる。

７周期目（リード２＋ＣＬ）には、メモリ装置１２０がデータを出力するため、ＤＱＳ信号および／ＤＱＳ信号を交互にハイ／ローを繰り返しデータを出力する。８周期目にメモリ制御装置１００がメモリ装置１１０にライトコマンドを出力する。９周期目（リード２＋ＣＬ＋ＤＬ／２）にメモリ装置１１０からのデータ出力が終了すると、信号ＳＡはロー、信号ＳＢはハイとなり、ＤＱＳ信号がハイ、／ＤＱＳ信号がローとなる。９．５周期目（ライト＋ＣＬ−０．５）後に信号ＳＡがハイ、信号ＳＢがローになる。１０周期目（ライト＋ＣＬ）に、メモリ制御装置１００がデータを出力するため、ＤＱＳ信号および／ＤＱＳ信号を交互にハイ／ローを繰り返しデータを出力する。１２周期目（ライト＋ＣＬ＋ＤＬ／２）にメモリ制御装置１００からのデータ出力が終了すると、信号ＳＡはロー、信号ＳＢはハイとなり、ＤＱＳ信号がハイ、／ＤＱＳ信号がローとなる。パワーダウンすると、信号ＳＡはハイ、信号ＳＢはローとなり、ＤＱＳ信号、／ＤＱＳ信号は中間電位状態となる。

図１１は実施例１の別の例である。この例では、メモリ制御装置１００がメモリ装置１１０にアクティブコマンドを出力すると信号ＳＡはロー、信号ＳＢはハイとなる。よって、ＤＱＳ信号がハイ、／ＤＱＳ信号がローとなる。その他の動作は図９と同じである。

実施例１によれば、ストローブ信号制御部１０は、スタンバイコマンドに基づき、ＤＱＳ信号をハイ、／ＤＱＳ信号をローとする。また、リードコマンドが出力されてから５周期目にＤＱＳ信号をハイ、／ＤＱＳ信号をローとする。つまり、リードコマンドが出力してからの期間に応じて、ＤＱＳ信号をハイ、／ＤＱＳ信号をローとする。このように、ストローブ信号制御部１０は、データを入出力する期間の間の期間においてコマンドに基づきまたは／およびコマンドが出力してからの期間に応じて、ＤＱＳ信号をハイ、／ＤＱＳ信号をローに保持する。メモリ制御装置１００は、データを入出力するためのコマンドを出力する装置であるため、各装置がデータを入出力するタイミングを認識できる。よって、メモリ制御装置１００のストローブ信号制御部１０がコマンドに基づきデータを入出力する期間の間の期間における差動ストローブ信号を制御することにより、図３および図４のようにプリアンブル期間Ｐｒｅ１およびＰｒｅ２を設けなくともよい。よって、メモリ装置１１０からデータを読み出した後、直ぐにメモリ装置１２０からデータを読み出すことができる。また、メモリ装置１１０からデータを読み出した後、直ぐにメモリ装置１１０にデータを記憶することができる。つまり入出力帯域の低下を抑制することができる。

また、図９のように、ストローブ信号制御部１０は、コマンド出力部９６がスタンバイコマンドを出力した後、最初のデータを入出力する期間の前にＤＱＳ信号をハイ、／ＤＱＳ信号をローに保持する。これにより、最初にデータを入出力する際の最初にクロスポイントを設けることができる。

また、図１０のように、ストローブ信号制御部１０は、コマンド出力部９６が出力したアクティブコマンドに基づき、ＤＱＳ信号をハイ、／ＤＱＳ信号をローに保持することもできる。なお、アクティブコマンドは、メモリ装置からのデータの入出力を指示するという観点では、広義のリードコマンドまたはライトコマンドである。

さらに、図９のように、ストローブ信号制御部１０は、データが入出力する期間の前にストローブ信号をオフすることができる。これにより、データが入出力する期間において、データの入出力のタイミングを通知するためにストローブ信号を用いることができる。

ストローブ信号制御部１０は、コマンド出力部９６がリードコマンドまたはライトコマンドを出力した後、所定時間後にストローブ信号をオフすることができる。データの入出力は、実施例１のように、リードコマンドまたはライトコマンド出力時から一定期間後に開始される。そこで、一定期間の例えば半周期前にストローブ信号がオフするように所定期間を規定することができる。

実施例２は、ＤＱＳ制御信号生成部の制御の例である。図１２は、ＤＱＳ制御信号生成部５０の制御を説明するためのメモリ制御装置１００のブロック図である。図１２を参照に、ＤＱＳ制御信号生成部５０は、処理ロジック部５２、要件Ａ検出回路５４、要件Ｂ検出回路５６および要件Ｃ検出回路５８を有している。コマンド制御部９５はコマンドＣＭＤ、レイテンシＣＬ、データ長ＤＬ、クロックＣＫ、／ＣＫを各要件検出回路５４〜５８およびメモリ装置１１０または１２０に出力する。コマンド制御部９５は、パワーダウンに関するコマンドをパワーダウン信号生成部６０に出力する。

各要件検出回路５４〜５８は各要件を満足するかを判定し、処理ロジック部５２に結果を出力する。処理ロジック部５２は各要件の判定に基づき、ＤＱＳ制御信号を生成し、ＯＲ回路１４に出力する。その他の構成は実施例１と同じであり説明を省略する。

図１３はＤＱＳ制御信号生成部５０の処理を示すフローチャートである。図１３を参照に、パワーダウンの状態で開始される。処理ロジック部５２は、ＤＱＳ制御信号としてローを出力する（ステップＳ１０）。すなわち、信号ＳＡはハイ、信号ＳＢはローである。処理ロジック部５２は、スタンバイかを判定する（ステップＳ１２）。Ｎｏの場合、ステップＳ１２に戻る。Ｙｅｓの場合、処理ロジック部５２は、ＤＱＳ制御信号としてハイを出力する（ステップＳ１４）。すなわち、信号ＳＡはロー、信号ＳＢはハイとなり、ＤＱＳ信号はハイ、／ＤＱＳ信号はローとなる。

要件Ａ検出回路５４は、要件Ａを満足するか判定する（ステップＳ１６）。Ｎｏの場合、処理ロジック部５２は、パワーダウンかを判定する（ステップＳ１８）。Ｎｏの場合、ステップＳ１６に戻る。Ｙｅｓの場合、ステップＳ２０に進む。ステップＳ１６でＹｅｓの場合、処理ロジック部５２はＤＱＳ制御信号としてローを出力する（ステップＳ２４）。要件Ｂ検出回路５６は、要件Ｂを満足するかを判定する（ステップＳ２６）。Ｎｏの場合、ステップＳ２６に戻る。Ｙｅｓの場合、要件Ｃ検出回路５８は、要件Ｃを満足するか判定する（ステップＳ２８）。Ｙｅｓの場合、ステップＳ２６に戻る。Ｎｏの場合、ステップＳ１４に戻る。ステップＳ１８でＹｅｓの場合、処理ロジック部５２は終了かを判定する。Ｙｅｓの場合、終了する。Ｎｏの場合、ステップＳ１２に戻る。

このように、処理ロジック部５２は、ＤＱＳ制御信号としてハイが出力されている期間に、要件Ａを満足すると、ＤＱＳ制御信号としてローを出力する。さらに、ＤＱＳ制御信号としてローが出力されている期間に、要件Ｂを満足し、かつ要件Ｃを満足しない場合、ＤＱＳ制御信号としてハイを出力する。

図１４は、要件Ａ、要件Ｂおよび要件Ｃの例を示し、図１５は、各要件を説明するための図９と同じタイミングチャートである。図１４および図１５を参照に、要件Ａは、リードコマンドまたはライトコマンド実行からＣＬ−０．５クロックの時点である。すなわち、データが入出力される０．５クロック前にＤＱＳ制御信号がローとなる。

要件Ｂは、リードコマンドまたはライトコマンド実行からＣＬ＋ＤＬ／２クロックの時点である。すなわち、データの入出力が終了した時点で、ＤＱＳ制御信号がローとなる。また、要件Ｂは、バーストストップコマンドが実行からＣＬクロックの時点である。すなわち、データ読み出し、またはデータ記憶が強制終了された時点で、ＤＱＳ制御信号がローとなる。

要件Ｃは、リードコマンド、ライトコマンドまたはバーストストップコマンドが実行された後、所定期間内にリードコマンドまたはライトコマンドが入力された場合である。

実施例２のように、ストローブ信号制御部１０は、スタンバイコマンド、ライトコマンド、リードコマンド、バーストストップコマンドの少なくとも１つに基づき、ＤＱＳ信号をハイ、／ＤＱＳ信号をローに保持することができる。このように、ストローブ信号制御部１０がコマンドに基づきストローブ信号を制御することにより、不要なプリアンブル期間を設ける必要がなく、データの入出力を高速に行うことができる。

図１３のステップＳ２６がＹｅｓであっても、ステップＳ２８においてＹｅｓであればＤＱＳ制御信号はハイとはならない。図１４を参照に、データの入出力終了後、直ぐに他のデータ入出力の入出力を開始する場合、ＤＱＳ制御信号はローとならず、ハイのままである。すなわち、データの入出力が終了するとプリアンブル期間に入るが、直ぐに他のデータ入出力の入出力を開始する場合、プリアンブル期間を設けない。このように、ストローブ信号制御部１０は、データの入出力の状況、データ線上のデータの混み具合に基づき、プリアンブル制御を行うか否かを制御することができる。このように、ストローブ信号制御部１０は、コマンドの情報により、データ線上のデータの混み具合を把握できるため、図４で説明したような不要なプリアンブル期間を設けない制御を行うことができる。よって、入出力帯域の低下を抑制することができる。

また、データ入出力部９４が連続してデータを入出力する場合、プリアンブル制御はなくてもよい。よって、この場合、ストローブ信号制御部１０がプリアンブル制御を行わないことにより、入出力帯域の低下を抑制することができる。

さらに、図１４および図１５の要件Ｃのように、コマンド出力部がリードコマンドまたはライトコマンドを出力した後、所定期間内にリードコマンドまたはライトコマンドを出力した場合、連続してデータの入出力が行われる。よって、この場合、ストローブ信号制御部１０はプリアンブル制御を行わないことが好ましい。

このように、ストローブ信号制御部１０は、データ線を介したデータの入出力を把握できるため、プリアンブル制御を一括して行うことができる。これにより、従来のメモリ装置にも備えられていたプリアンブル制御を排除することができ、メモリ装置とメモリシステムの簡素化ができる。

実施例３は、ＤＱＳバッファの例である。図１６は、ＤＱＳバッファ１２内のＤＱＳ出力バッファ４２および４６の回路の詳細を示す図である。ＤＱＳ出力バッファ４２および４６、フリップフロップ回路２８以外の構成は実施例１と同じである。フリップフロップ回路２８はクロック信号ＣＫに同期しＨ／Ｌ信号を出力する。ここで、出力端子ＱＺから出力されるＨ／Ｌ信号は出力端子ＱＸから出力されるＨ／Ｌ信号の相補信号である。データ入出力信号は、データが入出力する期間にハイ、データが入出力しない期間にローとなる。リセット端子ＲＳＴにはリセット信号Ｒｅｓｅｔが入力する。

ＤＱＳ出力バッファ４２は、スイッチＳＷ１１〜ＳＷ１４、インバータ３３、ＰＦＥＴ３０およびＮＦＥＴ３２を有している。データを入出力する期間においては、スイッチＳＷ１３およびＳＷ１４はオンし、スイッチＳＷ１１およびＳＷ１２はオフする。データを入出力しない期間においては、スイッチＳＷ１３およびＳＷ１４はオフし、スイッチＳＷ１１およびＳＷ１２はオンする。データを入出力する期間において、ＰＦＥＴ３０およびＮＦＥＴ３２のゲートには、Ｈ／Ｌ信号が入力する。これにより、ＰＦＥＴ３０およびＮＦＥＴ３２は、高電圧線ＶＤＤとグランドとを交互にＤＱＳ線に接続する。データを入出力しない期間において、ＰＦＥＴ３０のゲートはハイ、ＮＦＥＴ３２のゲートはローとなる。これにより、ＰＦＥＴ３０は、高電圧線ＶＤＤとＤＱＳ線との接続を遮断し、ＮＦＥＴ３２は、グランドとＤＱＳ線との接続を遮断する。

ＤＱＳ出力バッファ４６は、スイッチＳＷ２１〜ＳＷ２４、インバータ３９、ＰＦＥＴ３６およびＮＦＥＴ３８を有しており、ＤＱＳ出力バッファ４２とは相補的に動作する。すなわち、ＤＱＳ出力バッファ４２がＤＱＳ線を高電圧線ＶＤＤに接続する期間、ＤＱＳ出力バッファ４６は／ＤＱＳ線をグランドに接続する。ＤＱＳ出力バッファ４２がＤＱＳ線をグランドに接続する期間、ＤＱＳ出力バッファ４６は／ＤＱＳ線を高電圧線ＶＤＤに接続する。

実施例３によれば、データを入出力する期間の間に期間において、ＰＦＥＴ２０（第１高電圧スイッチ）は、ＤＱＳ信号対応するＤＱＳ線（差動線の一方）を高電圧線ＶＤＤに接続する。ＮＦＥＴ２２（第１低電圧スイッチ）は、／ＤＱＳ信号に対応する／ＤＱＳ線（差動線の他方）をグランド（低電圧線）に接続する。これにより、ストローブ信号制御部１０は、データを入出力する期間の間の期間においてＤＱＳ信号をハイ、／ＤＱＳ信号をローに保持することができる。

また、データを入出力する期間に、クロックに同期し、ＰＦＥＴ３０（第２高電圧スイッチ）は、ＤＱＳ線を高電圧線ＶＤＤに接続し、ＮＦＥＴ３２（第２低電圧スイッチ）は、ＤＱＳ線をグランドに接続する。また、クロックに同期し、ＰＦＥＴ３６（第３高電圧スイッチ）は、ＤＱＳ線を高電圧線ＶＤＤに接続し、ＮＦＥＴ３８（第３低電圧スイッチ）は、ＤＱＳ線をグランドに接続する。これにより、ストローブ信号制御部１０は、データを入出力する期間においてストローブ信号を出力することができる。

さらに、ＰＦＥＴ２０は、データが入出力する期間の前にＤＱＳ線を高電圧線ＶＤＤから遮断し、ＮＦＥＴ２２は、データが入出力する期間の前に／ＤＱＳ線をグランドから遮断する。これにより、データが入出力する期間にＤＱＳバッファがストローブ信号を出力することができる。

実施例４は、実施例３のＰＦＥＴ２０とＰＦＥＴ３０を共通とし、ＮＦＥＴ２２とＮＦＥＴ３８を共通とした例である。図１７は、ＤＱＳバッファ１２内のＤＱＳ出力バッファ４２ａおよび４６ａの回路の詳細を示す図である。ＤＱＳ出力バッファ４２ａにおいて、ＰＦＥＴ２０およびＮＦＥＴ２２の機能をそれぞれＰＦＥＴ３０およびＮＦＥＴ３８が有している。

ＤＱＳ出力バッファ４２ａ内のインバータ３３の出力と信号ＳＡとがＡＮＤ回路３１に入力し、ＡＮＤ回路３１の出力がスイッチＳＷ１１に入力する。グランドとＰＦＥＴ３０のゲートとの間にスイッチＳＷ１５が接続され、信号ＳＡがインバータ３５を介しスイッチＳＷ１５に入力する。

ＤＱＳ出力バッファ４２ｂ内のインバータ３９の出力と信号ＳＡとがＡＮＤ回路３７に入力し、ＡＮＤ回路３７の出力がスイッチＳＷ２２に入力する。高電圧線ＶＤＤとＮＦＥＴ３８のゲートとの間にスイッチＳＷ２６が接続され、信号ＳＡがインバータ４１を介しスイッチＳＷ２６に入力する。

ＤＱＳ線と高電圧線ＶＤＤを接続するＦＥＴ、／ＤＱＳ線とグランドとを接続するＦＥＴは大きくなる。そこで、実施例４のように、実施例３におけるＰＦＥＴ２０とＰＦＥＴ３０とを共通とし、ＮＦＥＴ２２とＮＦＥＴ３８とを共通とすることもできる。これにより、回路面積を削減することができる。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１はメモリ装置とメモリ制御装置とを有するシステムのブロック図である。図２は従来のメモリ装置とメモリ制御装置間の信号のタイミングチャートである。図３は従来の課題を説明するためのタイミングチャート（その１）である。図４は従来の課題を説明するためのタイミングチャート（その２）である。図５は実施例１に係るメモリ装置とメモリ制御装置とのブロック図である。図６はＤＱＳ線および／ＤＱＳ線周辺のブロック図である。図７はＤＱＳ線周辺のブロック図である。図８は／ＤＱＳ線周辺のブロック図である。図９は実施例１の動作を示すタイミングチャート（その１）である。図１０はコマンドと信号ＳＡ、ＳＢの関係を示す図である。図１１は実施例１の動作を示すタイミングチャート（その２）である。図１２は実施例２のストローブ信号制御部のブロック図である。図１３はストローブ信号制御部の処理を示すフローチャートである。図１４は、各要件を示す図である。図１５は、各要件を示すタイミングチャートである。図１６は、実施例３のＤＱＳバッファの回路図である。図１７は、実施例４のＤＱＳバッファの回路図である。

符号の説明

１０ストローブ信号制御部
９４データ入出力部
９６コマンド出力部
１００メモリ制御装置
１１０メモリ装置
１２０メモリ装置
１３０メモリセル

Claims

メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部と、
前記メモリ装置に、前記データを入出力するためのコマンドを出力するコマンド出力部と、
前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データを入出力する期間の間の期間において、前記コマンドに基づきまたは／および前記コマンドが出力してからの期間に応じて、前記ストローブ信号のうち一方をハイ、他方をローに保持するストローブ信号制御部と、
を具備することを特徴とするメモリ制御装置。
前記ストローブ信号制御部は、前記メモリ装置をスタンバイさせるスタンバイコマンド、前記メモリ装置へのデータの出力を指示するライトコマンド、前記メモリ装置からのデータの入力を指示するリードコマンド、前記メモリ装置へのデータの入出力を終了させるバーストストップコマンドの少なくとも１つに基づき、前記ストローブ信号のうち前記一方をハイ、前記他方をローに保持することを特徴とする請求項１記載のメモリ制御装置。
前記ストローブ信号制御部は、前記コマンド出力部が前記スタンバイコマンドを出力した後、最初の前記データを入出力する期間の前に前記ストローブ信号のうち前記一方をハイ、前記他方をローに保持させることを特徴とする請求項２記載のメモリ制御装置。
前記ストローブ信号制御部は、前記コマンド出力部が前記リードコマンドまたは前記ライトコマンドを出力した後、所定期間後に前記ストローブ信号のうち前記一方をハイ、前記他方をローに保持させることを特徴とする請求項２記載のメモリ制御装置。
前記ストローブ信号制御部は、前記データが入出力する期間の前に前記差動ストローブ信号をオフすることを特徴とする請求項１から４のいずれか一項記載のメモリ制御装置。
前記ストローブ信号制御部は、前記データを入出力する期間の間の期間において、前記ストローブ信号のうち前記一方に対応する差動線の一方を高電圧線に接続する第１高電圧スイッチと、前記ストローブ信号のうち前記他方に対応する前記差動線の他方を低電圧線に接続する第１低電圧スイッチを有することを特徴とする請求項１から５のいずれか一項記載のメモリ制御装置。
前記ストローブ信号制御部は、前記データを入出力する期間に、
前記差動線の前記一方を前記高電圧線に接続する第２高電圧スイッチと、
前記差動線の前記一方を前記低電圧線に接続する第２低電圧スイッチと、
前記差動線の前記他方を前記高電圧線に接続する第３高電圧スイッチと、
前記差動線の前記他方を前記低電圧線に接続する第３低電圧スイッチと、
を有することを特徴とする請求項６記載のメモリ制御装置。
前記第１高電圧スイッチは、前記データが入出力する期間の前に前記差動線の前記一方を前記高電圧線から遮断し、
前記第１低電圧スイッチは、前記データが入出力する期間の前に前記差動線の前記他方を前記低電圧線から遮断することを特徴とする請求項６または７記載のメモリ制御装置。
前記第１高電圧スイッチと前記第２高電圧スイッチとは共通であり、前記第１低電圧スイッチと前記第３低電圧スイッチとは共通であることを特徴とする請求項７記載のメモリ制御装置。
メモリセルを有するメモリ装置と、
前記メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部と、
前記メモリ装置に、前記データを入出力するためのコマンドを出力するコマンド出力部と、
前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データを入出力する期間の間の期間において前記コマンドに基づきまたは／および前記コマンドが出力してからの期間に応じて、前記ストローブ信号のうち一方をハイ、他方をローに保持するストローブ信号制御部と、を有することを特徴とするメモリ制御装置と、
を具備することを特徴とするメモリシステム。
メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力するステップと、
前記メモリ装置に、前記データを入出力するためのコマンドを出力するステップと、
前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力するステップと、
前記データを入出力する期間の間の期間において前記コマンドに基づきまたは／および前記コマンドが出力してからの期間に応じて、前記ストローブ信号のうち一方をハイ、他方をローに保持するステップと、
を有することを特徴とするメモリ装置の制御方法。
メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部と、
前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データ線の混み具合に基づき、前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を行うか否かを制御するストローブ信号制御部と、を具備するメモリ制御装置。
前記入出力部が連続してデータを入出力する場合、前記ストローブ信号制御部は、前記プリアンブル制御を行わないことを特徴とする請求項１２記載にメモリ制御装置。
前記メモリ装置に、前記データを入出力するためのコマンドを出力するコマンド出力部を具備し、
前記ストローブ信号制御部は、前記コマンド出力部が前記メモリ装置からのデータの入力を指示するリードコマンドまたは前記メモリ装置へのデータの出力を指示するライトコマンドを出力した後、所定期間内に前記リードコマンドまたは前記ライトコマンドを出力した場合、前記プリアンブル制御を行わないことを特徴とする請求項１２記載のメモリ制御装置。
メモリセルを有するメモリ装置と、
前記メモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部と、
前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データ線の混み具合に基づき、前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を行うか否かを制御するストローブ信号制御部と、を具備するメモリシステム。
メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力するステップと、
前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力するステップと、
前記データ線の混み具合に基づき、前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を行うか否かを制御するステップと、
を有することを特徴とするメモリ装置の制御方法。
メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部と、
前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を一括して行うストローブ信号制御部と、を具備することを特徴とするメモリ制御装置。
メモリセルを有するメモリ装置と、
前記メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部と、
前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力し、前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を一括して行うストローブ信号制御部と、を有することを特徴とするメモリ制御装置と、
を具備するメモリシステム。
メモリセルを有するメモリ装置に、前記メモリセルに記憶または読み出すデータをデータ線を介して入出力するステップと、
前記データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介して前記メモリ装置に入出力するステップと、
前記データの入出力の直前に前記ストローブ信号のうち一方をハイ、他方をローに保持するプリアンブル制御を一括して行うステップと、
を有することを特徴とするメモリ装置の制御方法。