JP2010004000A - 薄膜トランジスタ及びその製造方法、ならびに薄膜トランジスタを備えた平板表示装置 - Google Patents

薄膜トランジスタ及びその製造方法、ならびに薄膜トランジスタを備えた平板表示装置 Download PDF

Info

Publication number
JP2010004000A
JP2010004000A JP2008208623A JP2008208623A JP2010004000A JP 2010004000 A JP2010004000 A JP 2010004000A JP 2008208623 A JP2008208623 A JP 2008208623A JP 2008208623 A JP2008208623 A JP 2008208623A JP 2010004000 A JP2010004000 A JP 2010004000A
Authority
JP
Japan
Prior art keywords
thin film
film transistor
oxide semiconductor
electrode
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008208623A
Other languages
English (en)
Other versions
JP5274147B2 (ja
Inventor
Jae-Kyeong Jeong
在景 鄭
Hyun-Soo Shin
鉉秀 申
Yeon-Gon Mo
然坤 牟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Mobile Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Mobile Display Co Ltd filed Critical Samsung Mobile Display Co Ltd
Publication of JP2010004000A publication Critical patent/JP2010004000A/ja
Application granted granted Critical
Publication of JP5274147B2 publication Critical patent/JP5274147B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

【課題】酸化物半導体を活性層とする薄膜トランジスタ及びその製造方法、ならびに薄膜トランジスタを備えた平板表示装置を提供する。
【解決手段】基板上に形成され、チャネル領域、ソース領域及びドレイン領域を提供する酸化物半導体層と、ゲート絶縁層により酸化物半導体層から絶縁されたゲート電極と、酸化物半導体層のソース領域及びドレイン領域上に形成されたオーム接触層と、オーム接触層を介してソース領域及びドレイン領域に接続されたソース電極及びドレイン電極とを含み、オーム接触層は、ソース電極及びドレイン電極よりも仕事関数の低い金属で形成されている。
【選択図】図１

Description

本発明は、薄膜トランジスタ及びその製造方法、ならびに薄膜トランジスタを備えた平板表示装置に関し、より詳細には、酸化物半導体を活性層とする薄膜トランジスタ及びその製造方法、ならびに薄膜トランジスタを備えた平板表示装置に関する。
一般的に、半導体工程によって製造される薄膜トランジスタは、チャネル領域、ソース領域及びドレイン領域を提供する活性層が、非晶質シリコンやポリシリコンなどの半導体で形成される。しかし、活性層が非晶質シリコンで形成されると、移動度が低く、高速で動作する駆動回路の実現が困難になる。また、ポリシリコンで形成されると、移動度は高いものの、閾値電圧が不均一なため、補償回路を別途に付加しなければならないという問題があった。
一例として、ポリシリコンを活性層とする薄膜トランジスタを表示装置に適用した場合、均一な閾値電圧及び移動度を保持するためには、５つの薄膜トランジスタと、２つのキャパシタと、からなる補償回路が必要になる。その結果、複雑な工程及び多数のマスクの使用により製造コストが増加し、歩留まりが低下するという問題があった。
これらの問題を解決するため、最近では、酸化物半導体を活性層として用いるための研究が行われている。
特許文献１には、酸化亜鉛（ＺｎＯ）または酸化亜鉛（ＺｎＯ）を主成分とする酸化物半導体を活性層として用いた薄膜トランジスタが開示されている。
しかし、前記酸化物半導体を活性層とする従来の薄膜トランジスタは、酸化物半導体のワイドバンドギャップにより金属電極とのオーム接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ）が難しいという問題があった。
特開２００４−２７３６１４号
そこで、本発明の目的は、酸化物半導体層と金属電極とのオーム接触特性を向上させることが可能な薄膜トランジスタ及びその製造方法、ならびに薄膜トランジスタを備えた平板表示装置を提供することである。
本発明の一態様に係る薄膜トランジスタは、基板と、該基板上に形成され、チャネル領域、ソース領域及びドレイン領域を提供する酸化物半導体層と、ゲート絶縁層により前記酸化物半導体層から絶縁されたゲート電極と、前記ソース領域及びドレイン領域の酸化物半導体層上に形成されたオーム接触層と、該オーム接触層を介して前記ソース領域及びドレイン領域に接続されたソース電極及びドレイン電極と、を含み、前記オーム接触層は、前記ソース電極及びドレイン電極よりも仕事関数の低い金属で形成される。
本発明の他の態様に係る薄膜トランジスタの製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極を含む上部にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に、チャネル領域、ソース領域及びドレイン領域を提供する酸化物半導体層を形成する工程と、前記ソース領域及びドレイン領域の酸化物半導体層上にオーム接触層を形成する工程と、前記オーム接触層を介して前記ソース領域及びドレイン領域に接続されるソース電極及びドレイン電極を形成する工程と、を含み、前記オーム接触層は、前記ソース電極及びドレイン電極よりも仕事関数の低い金属で形成されている。
本発明のさらに他の態様に係る薄膜トランジスタを備えた平板表示装置は、複数の第１導電線と第２導電線とにより、複数の画素が画定され、各画素に供給される信号を制御する薄膜トランジスタと、薄膜トランジスタに接続された第１電極とが形成された第１基板と、第２電極が形成された第２基板と、前記第１電極と第２電極との間の密封された空間に注入された液晶層とを含み、前記薄膜トランジスタは、前記第１基板上に形成され、チャネル領域、ソース領域及びドレイン領域を提供する酸化物半導体層と、ゲート絶縁層により前記酸化物半導体層から絶縁されたゲート電極と、前記ソース領域及びドレイン領域の酸化物半導体層上に形成されたオーム接触層と、該オーム接触層を介して前記ソース領域及びドレイン領域に接続されたソース電極及びドレイン電極とを含み、前記オーム接触層は、前記ソース電極及びドレイン電極よりも仕事関数の低い金属で形成されている。
本発明のさらなる態様に係る薄膜トランジスタを備えた平板表示装置は、第１電極、有機薄膜層、及び第２電極からなる有機電界発光素子と、該有機電界発光素子の動作を制御するための薄膜トランジスタが形成された第１基板と、該第１基板に対向するように配置された第２基板とを含み、前記薄膜トランジスタは、前記第１基板上に形成され、チャネル領域、ソース領域及びドレイン領域を提供する酸化物半導体層と、ゲート絶縁層により前記酸化物半導体層から絶縁されたゲート電極と、前記ソース領域及びドレイン領域の酸化物半導体層上に形成されたオーム接触層と、該オーム接触層を介して前記ソース領域及びドレイン領域に接続されたソース電極及びドレイン電極と、を含み、前記オーム接触層は、前記ソース電極及びドレイン電極よりも仕事関数の低い金属で形成されている。
本発明は、酸化物半導体層と金属電極との間に仕事関数の低い金属または合金でオーム接触層を形成する。これにより、オーム接触層によるショットキー障壁（ｓｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ）の高さの減少により、酸化物半導体層と、ソース電極及びドレイン電極との接触抵抗が低下する。これにより、電流−電圧特性が向上し、素子の電気的特性を向上させることができる。
図１は、本発明の第１実施形態に係る薄膜トランジスタを説明するための断面図であり、下部ゲート構造の一例を示す。
基板１０上にバッファ層１１が形成され、バッファ層１１上にゲート電極１２が形成されている。ゲート電極１２を含む上部には、ゲート絶縁層１３が形成されている。ゲート電極１２を含むゲート絶縁層１３上には、チャネル領域１４ａ、ソース領域１４ｂ及びドレイン領域１４ｃを提供する活性層として、酸化物半導体層１４が形成されている。また、ソース領域１４ｂ及びドレイン領域１４ｃの酸化物半導体層１４上には、オーム接触層１５が形成されている。さらに、ソース電極１６ａ及びドレイン電極１６ｂは、オーム接触層１５を介してソース領域１４ｂ及びドレイン領域１４ｃと接続するように形成されている。
酸化物半導体層１４は、酸化亜鉛（ＺｎＯ）を含んでおり、ガリウム（Ｇａ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、カドミウム（Ｃｄ）、銀（Ａｇ）、銅（Ｃｕ）、ゲルマニウム（Ｇｅ）、ガドリニウム（Ｇｄ）、及びバナジウム（Ｖ）からなる群から少なくとも１つのイオンがドープされ得る。酸化物半導体層１４は、例えば、ＺｎＯ、ＺｎＧａＯ、ＺｎＩｎＯ、ＺｎＳｎＯ、ＧａＩｎＺｎＯ、ＣｄＯ、ＩｎＯ、ＧａＯ、ＳｎＯ、ＡｇＯ、ＣｕＯ、ＧｅＯ、ＧｄＯ、ＨｆＯなどで形成され得る。
オーム接触層１５は、ソース領域１４ｂ及びドレイン領域１４ｃの酸化物半導体層１４と、金属からなるソース電極１６ａ及びドレイン電極１６ｂとの接触抵抗を減少させるためのものである。これにより、オーム接触層１５は、ソース電極１６ａ及びドレイン電極１６ｂを構成する金属よりも仕事関数の低い金属で形成されている。
ソース電極１６ａ及びドレイン電極１６ｂが、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）などの金属で形成された場合、これら金属の仕事関数は、およそ４ｅＶ以上である。したがって、オーム接触層１５は、２〜４ｅＶの仕事関数を有する金属で形成すればよい。前記金属には、カルシウム（Ｃａ）（２．９ｅＶ）、マグネシウム（Ｍｇ）（３．７ｅＶ）、カリウム（Ｋ）（２．３ｅＶ）、リチウム（Ｌｉ）（２．９ｅＶ）などのアルカリ金属がある。しかし、前記アルカリ金属は、化学的に反応性が高いため、化学的反応によって変化しやすい。そのため、化学的変化を防ぐために、マグネシウム−銀（Ｍｇ−Ａｇ）、リチウム−アルミニウム（Ｌｉ−Ａｌ）、アルミニウム−銀（Ａｌ−Ａｇ）、リチウム−フッ素（ｆｌｕｏｒｉｎｅ）（Ｌｉ−Ｆ）などの合金で形成することが好ましい。
図２は、本発明の第２実施形態に係る薄膜トランジスタを説明するための断面図であり、図１に示す構造との相違点についてのみ説明する。
図１の薄膜トランジスタは、オーム接触層１５が、酸化物半導体層１４のソース領域１４ｂ及びドレイン領域１４ｃ上にのみ形成された構造である。反面、図２の薄膜トランジスタは、ソース電極１６ａ及びドレイン電極１６ｂの全域下に、オーム接触層２５が形成されている。すなわち、オーム接触層２５は、ソース電極１６ａ及びドレイン電極１６ｂの全域と重なるように形成されている。これにより、オーム接触層２５、ソース電極１６ａ及びドレイン電極１６ｂを、１つのマスクを用いてパターニングすることが可能なため、図１の構造に比べて、マスクの数、及び工程の段階を減少させることができる。
図３は、本発明の第３実施形態に係る薄膜トランジスタを説明するための断面図であり、図１に示す構造との相違点についてのみ説明する。
図１の薄膜トランジスタは、酸化物半導体層１４のチャネル領域１４ａが露出した構造を有しているのに対し、図３の薄膜トランジスタは、酸化物半導体層１４のチャネル領域１４ａ上に保護層３４が形成される。保護層３４は、無機物やポリイミド系樹脂などの絶縁性有機物で形成されている。
酸化物半導体層１４は、プラズマによって損傷を受けやすく、酸溶液（ａｃｉｄ ｃｈｅｍｉｃａｌ）などによってエッチングされやすい。そのため、酸化物半導体層１４が露出された構造では、上部に薄膜を形成したり、形成された薄膜をエッチングしたりすると、プラズマによる損傷が発生してキャリアが増加するなど、電気的特性の変化が生じる。このような酸化物半導体層１４の電気的特性の変化により薄膜トランジスタの電気的特性が低下し、基板内における特性の分散度が低下し得る。
しかし、この実施形態によれば、ソース電極１６ａ及びドレイン電極１６ｂを形成するエッチング過程において、保護層３４は、酸化物半導体層１４のチャネル領域１４ａを保護するとともに、エッチング停止層として使用することが可能である。そのため、プラズマや酸溶液による酸化物半導体層１４の損傷を効果的に防止するとともに、工程が容易になる。
図４は、本発明の第４実施形態に係る薄膜トランジスタを説明するための断面図であり、上部ゲート構造の一例を示す。
基板４０上にバッファ層４１が形成され、バッファ層４１上に、チャネル領域４２ａ、ソース領域４２ｂ及びドレイン領域４２ｃを提供する活性層として、酸化物半導体層４２が形成されている。酸化物半導体層４２を含む上部には、ゲート絶縁層４３が形成され、酸化物半導体層４２の上部のゲート絶縁層４３上には、ゲート電極４４が形成されている。ゲート電極４４を含む上部に絶縁層４５が形成され、絶縁層４５及びゲート絶縁層４３には、酸化物半導体層４２のソース領域４２ｂ及びドレイン領域４２ｃが所定部分露出するように、コンタクトホールが形成されている。コンタクトホールを介して露出した酸化物半導体層４２上には、オーム接触層４６が形成され、オーム接触層４６を介してソース領域４２ｂ及びドレイン領域４２ｃが接続されるように、ソース電極４７ａ及びドレイン電極４７ｂが形成されている。
図４には、オーム接触層４６を、ソース電極４７ａ及びドレイン電極４７ｂと重なるように形成した場合を示しているが、酸化物半導体層４２の露出した部分上にのみオーム接触層４６を形成することもできる。
酸化物半導体層４２は、酸化亜鉛（ＺｎＯ）を含んでおり、ガリウム（Ｇａ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、カドミウム（Ｃｄ）、銀（Ａｇ）、銅（Ｃｕ）、ゲルマニウム（Ｇｅ）、ガドリニウム（Ｇｄ）、及びバナジウム（Ｖ）からなる群から少なくとも１つのイオンがドープされ得る。酸化物半導体層４２は、例えば、ＺｎＯ、ＺｎＧａＯ、ＺｎＩｎＯ、ＺｎＳｎＯ、ＧａＩｎＺｎＯ、ＣｄＯ、ＩｎＯ、ＧａＯ、ＳｎＯ、ＡｇＯ、ＣｕＯ、ＧｅＯ、ＧｄＯ、ＨｆＯなどで形成され得る。
オーム接触層４６は、酸化物半導体層４２のソース領域４２ｂ及びドレイン領域４２ｃと、金属からなるソース電極４７ａ及びドレイン電極４７ｂとの間の接触抵抗を減少させるためのものである。したがって、オーム接触層４６は、ソース電極４７ａ及びドレイン電極４７ｂを構成する金属よりも仕事関数の低い金属で形成している。
ソース電極４７ａ及びドレイン電極４７ｂが、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）などの金属で形成された場合、これら金属の仕事関数は、およそ４ｅＶ以上であるため、例えば、２〜４ｅＶの仕事関数を有する金属で形成すればよい。前記金属には、カルシウム（Ｃａ）（２．９ｅＶ）、マグネシウム（Ｍｇ）（３．７ｅＶ）、カリウム（Ｋ）（２．３ｅＶ）、リチウム（Ｌｉ）（２．９ｅＶ）などのアルカリ金属がある。しかし、前記アルカリ金属は、化学的に反応性が高いため、化学的反応によって変化しやすい。そのため、化学的変化を防ぐために、マグネシウム−銀（Ｍｇ−Ａｇ）、リチウム−アルミニウム（Ｌｉ−Ａｌ）、アルミニウム−銀（Ａｌ−Ａｇ）、リチウム−フッ素（Ｌｉ−Ｆ）などの合金で形成することが好ましい。
図５ａ〜図５ｅは、本発明に係る薄膜トランジスタの製造方法を説明するための断面図であり、図３の構造を一例として説明する。
図５ａに示すように、基板１０上にバッファ層１１を形成した後、バッファ層１１上にゲート電極１２を形成する。また、ゲート電極１２を含む上部に、ゲート絶縁層１３と、酸化物半導体層１４と、保護層３４とを順次形成する。
基板１０としては、シリコン（Ｓｉ）などの半導体基板、ガラスやプラスチックなどの絶縁基板、または金属基板を用いることができる。また、ゲート電極１２は、Ａｌ、Ｃｒ、ＭｏＷなどの金属で形成し、ゲート絶縁層１３は、ＳｉＯ２、ＳｉＮＸ、ＧａＯ３などの絶縁物で形成する。酸化物半導体層１４は、酸化亜鉛（ＺｎＯ）を含み、酸化亜鉛（ＺｎＯ）に、ガリウム（Ｇａ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、カドミウム（Ｃｄ）、銀（Ａｇ）、銅（Ｃｕ）、ゲルマニウム（Ｇｅ）、ガドリニウム（Ｇｄ）、及びバナジウム（Ｖ）からなる群から少なくとも１つのイオンがドープされ得る。酸化物半導体層１４は、例えば、ＺｎＯ、ＺｎＧａＯ、ＺｎＩｎＯ、ＺｎＳｎＯ、ＧａＩｎＺｎＯ、ＣｄＯ、ＩｎＯ、ＧａＯ、ＳｎＯ、ＡｇＯ、ＣｕＯ、ＧｅＯ、ＧｄＯ、ＨｆＯなどで形成する。また、保護層３４は、無機物やポリイミド系樹脂などの絶縁性有機物で形成する。
図５ｂに示すように、チャネル領域１４ａ、ソース領域１４ｂ及びドレイン領域１４ｃが画定されるように、酸化物半導体層１４をパターニングし、酸化物半導体層１４のチャネル領域１４ａ上にのみ保護層３４が残留するようにパターニングする。
図５ｃに示すように、全体の上部にオーム接触層１５を形成した後、酸化物半導体層１４のソース領域１４ｂ及びドレイン領域１４ｃ、及び保護層３４の上にのみオーム接触層１５が残留するようにパターニングする。
図５ｄに示すように、オーム接触層１５を介してソース領域１４ｂ及びドレイン領域１４ｃが接続されるように、ソース電極１６ａ及びドレイン電極１６ｂを形成する。ソース電極１６ａ及びドレイン電極１６ｂは、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）などの金属、もしくはこれら金属の合金または積層構造で形成し、透明な薄膜トランジスタの場合、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）などの透明な導電物で形成することができる。
本発明の他の実施形態として、図５ｅを参照すると、図５ｂと同様に酸化物半導体層１４と保護層３４とをパターニングした状態で、保護層３４の両側の露出したソース領域１４ｂ及びドレイン領域１４ｃにプラズマを照射することができる。この場合、プラズマによる格子損傷により酸素欠陥（ｏｘｙｇｅｎ ｖａｃａｎｃｙ）が発生する。また、それによるキャリア（ｅｆｆｅｃｔ ｃａｒｒｉｅｒ）の増加により、ソース領域１４ｂ及びドレイン領域１４ｃの表面の電気伝導度が増加することにより、酸化物半導体層１４のソース領域１４ｂ及びドレイン領域１４ｃと、ソース電極１６ａ及びドレイン電極１６ｂとの接触抵抗が効果的に減少し得る。
酸化物半導体層１４と、ソース電極１６ａ及びドレイン電極１６ｂとの接触抵抗が効果的に減少し得る本発明の原理を、図６〜図９を参照して説明する。
図６は、金属と酸化物半導体（ＺｎＯ）との接合前のバンド図であり、ｎ型の酸化物半導体よりも金属の仕事関数が大きい（φｍ＞φｓ）。一般的な金属は、これに相当する。
図７は、金属と酸化物半導体（ＺｎＯ）との接合後のバンド図であり、酸化物半導体の電子の一部が金属側に拡散することにより、界面付近の酸化物半導体に空乏領域が形成される。この結果により、ショットキー障壁が形成されて界面準位が存在しない場合、オーム接触特性は見られない。このときの接触抵抗（Ｒｃ）は、下記数１に示される。
（ただし、Ｔは温度、Ａはリチャードソン定数、ｋはボルツマン定数、ｑΦＢｎはショットキー障壁高さ。）
上記数１において、ｑΦＢｎ＝ｑΦＭ−ｑχｓ（ｑΦＭは金属の仕事関数、ｑχｓは電子親和力）に近似可能なため、ショットキー障壁の高さは、金属と酸化物半導体との電子親和力によって決定される。金属の仕事関数が小さいほどショットキー障壁の高さは減少し、接触抵抗が減少する。
図８は、酸化物半導体の表面に多くの表面準位が存在した場合、金属と酸化物半導体（ＺｎＯ）との接合後のバンド図であり、酸化物半導体の表面の電子が界面準位でトラップ（ｔｒａｐ）され、空乏領域が形成される。これを「フェルミレベルピーニング（Ｆｅｒｍｉ ｌｅｖｅｌ ｐｉｎｎｉｎｇ）」という。
図９は、フェルミレベルピーニングされた酸化物半導体と金属との接合後のバンド図であり、このとき、ショットキー障壁の高さは、金属の仕事関数と無関係である。これを「バーディーンリミット（ｂａｒｄｅｅｎ ｌｉｍｉｔ）」という。
上述のように、本発明は、酸化物半導体層と金属電極との間に仕事関数の低い金属でオーム接触層を形成する。オーム接触層によりショットキー障壁の高さが減少することにより、酸化物半導体層と金属電極との接触抵抗が減少し、これにより、薄膜トランジスタの電流−電圧特性を向上させることができる。
図１０は、本発明に係る薄膜トランジスタを適用した平板表示装置の一例を説明するための斜視図であり、画像を表示する表示パネル１００を中心として概略的に説明する。
表示パネル１００は、対向するように配置された２つの基板１１０及び１２０と、２つの基板１１０及び１２０の間に介在した液晶層１３０とからなる。また、表示パネル１００は、基板１１０に配列された複数のゲート線１１１とデータ線１１２とにより、画素領域１１３がマトリクス状に画定される。さらに、基板１１０のゲート線１１１とデータ線１１２とが交差する部分には、各画素に供給される信号を制御する薄膜トランジスタ１１４と、薄膜トランジスタ１１４に接続された画素電極１１５とが形成される。
薄膜トランジスタ１１４は、図１〜図４のいずれかの構造を有し、図５ａ〜図５ｅを参照して説明した本発明の製造方法によって製造可能である。
また、基板１２０には、カラーフィルタ１２１と、共通電極１２２とが形成される。さらに、基板１１０及び１２０の背面には、偏光板１１６及び１２３がそれぞれ形成され、偏光板１１６の下には、光源としてバックライト（図示せず）が配置される。
一方、表示パネル１００の画素領域１１３の周辺には、表示パネル１００を駆動させるための駆動部（ＬＣＤ Ｄｒｉｖｅ ＩＣ）（図示せず）が実装されている。駆動部は、外部から提供される電気的信号を走査信号及びデータ信号に変換して、ゲート線１１１及びデータ線１１２に供給する。
図１１ａ及び図１１ｂは、本発明に係る薄膜トランジスタを適用した平板表示装置の他の例を説明するための平面図及び断面図であり、画像を表示する表示パネル２００を中心として概略的に説明する。
図１１ａに示すように、基板２１０は、画素領域２２０と、画素領域２２０を囲む非画素領域２３０とに画定されている。基板２１０の画素領域２２０には、走査線２２４とデータ線２２６との間にマトリクス状に接続された複数の有機電界発光素子３００が形成されている。また、基板２１０の非画素領域２３０には、画素領域２２０の走査線２２４及びデータ線２２６から延びる走査線２２４及びデータ線２２６と、有機電界発光素子３００を作動させるための電源供給線（図示せず）と、パッド２２８を介して外部から提供された信号を処理して、走査線２２４及びデータ線２２６に供給する走査駆動部２３４及びデータ駆動部２３６とが形成されている。
図１２に示すように、有機電界発光素子３００は、アノード電極３１７と、カソード電極３２０と、アノード電極３１７とカソード電極３２０との間に形成された有機薄膜層３１９とからなる。有機薄膜層３１９は、正孔輸送層と、有機発光層と、電子輸送層との積層構造で形成し、正孔注入層と電子注入層とをさらに含むことができる。また、有機電界発光素子３００の動作を制御するための薄膜トランジスタと、信号を保持させるためのキャパシタとをさらに備えることができる。
薄膜トランジスタは、図１〜図４のいずれかの構造を有し、図５ａ〜図５ｅを参照して説明した本発明の製造方法によって製造可能である。
以下では、上記のように構成された薄膜トランジスタを備える有機電界発光素子３００を、図１１ａ及び図１２を参照してより詳細に説明する。
基板２１０の画素領域２２０上にバッファ層１１が形成され、バッファ層１１上にゲート電極１２が形成される。このとき、画素領域２２０には、ゲート電極１２に接続される走査線２２４が形成され、非画素領域２３０には、画素領域２２０から延びる走査線２２４と、外部から信号を受信するためのパッド２２８とが形成され得る。
ゲート電極１２を含む上部には、ゲート絶縁層１３により電気的に絶縁された酸化物半導体層１４が形成されている。酸化物半導体層１４のソース領域１４ｂ及びドレイン領域１４ｃ上には、オーム接触層１５が形成され、オーム接触層１５を介してソース領域１４ｂ及びドレイン領域１４ｃが接続されるように、ソース電極１６ａ及びドレイン電極１６ｂが形成されている。このとき、画素領域２２０には、ソース電極１６ａ及びドレイン電極１６ｂに接続されたデータ線２２６が形成され、非画素領域２３０には、画素領域２２０のデータ線２２６から延びるデータ線２２６と、外部から信号を受信するためのパッド２２８とが形成され得る。
その後、画素領域２２０の全体の上部には、表面を平坦化させるための平坦化層３１６が形成されている。また、平坦化層３１６にソース電極１６ａまたはドレイン電極１６ｂの所定部分が露出するように、ビアホールが形成され、ビアホールを介してソース電極１６ａまたはドレイン電極１６ｂが接続されるアノード電極３１７が形成されている。
アノード電極３１７の一部領域（発光領域）が露出するように、平坦化層３１６上に画素画定膜３１８が形成され、露出したアノード電極３１７上に有機薄膜層３１９が形成されている。また、有機薄膜層３１９を含む画素画定膜３１８上には、カソード電極３２０が形成されている。
図１１ｂに示すように、上記のように有機電界発光素子３００が形成された基板２１０上には、画素領域２２０を封止するための封止基板４００が配置される。また、封止材４１０により封止基板４００が基板２１０に貼り合わされ、これにより、表示パネル２００が完成する。
本発明の第１実施形態に係る薄膜トランジスタを説明するための断面図である。 本発明の第２実施形態に係る薄膜トランジスタを説明するための断面図である。 本発明の第３実施形態に係る薄膜トランジスタを説明するための断面図である。 本発明の第４実施形態に係る薄膜トランジスタを説明するための断面図である。 本発明に係る薄膜トランジスタの製造方法を説明するための断面図である。 本発明に係る薄膜トランジスタの製造方法を説明するための断面図である。 本発明に係る薄膜トランジスタの製造方法を説明するための断面図である。 本発明に係る薄膜トランジスタの製造方法を説明するための断面図である。 本発明に係る薄膜トランジスタの製造方法を説明するための断面図である。 金属と酸化物半導体との接合の前後のバンド図である。 金属と酸化物半導体との接合の前後のバンド図である。 金属と酸化物半導体との接合の前後のバンド図である。 金属と酸化物半導体との接合の前後のバンド図である。 本発明に係る薄膜トランジスタを適用した平板表示装置の一例を説明するための斜視図である。 本発明に係る薄膜トランジスタを適用した平板表示装置の他の例を説明するための平面図及び断面図である。 本発明に係る薄膜トランジスタを適用した平板表示装置の他の例を説明するための平面図及び断面図である。 図１１ａの有機電界発光素子を説明するための断面図である。
符号の説明
１０，４０ 基板
１１，４１ バッファ層
１２，４４ ゲート電極
１３，４３ ゲート絶縁層
１４，４２ 酸化物半導体層
１５，２５，４６ オーム接触層
３４ 保護層
４５ 絶縁層
１００，２００ 表示パネル
１１０，１２０，２１０ 基板
１１１ ゲート線
１１２ データ線
１１３ 画素領域
１１４ 薄膜トランジスタ
１１５ 画素電極
１１６，１２３ 偏光板
１２１ カラーフィルタ
１２２ 共通電極
１３０ 液晶層
３００ 有機電界発光素子

Claims (25)

  1. 基板と、
    該基板上に形成され、チャネル領域、ソース領域及びドレイン領域を提供する酸化物半導体層と、
    ゲート絶縁層により前記酸化物半導体層から絶縁されたゲート電極と、
    前記酸化物半導体層の前記ソース領域及びドレイン領域上に形成されたオーム接触層と、
    該オーム接触層を介して前記ソース領域及びドレイン領域に接続されたソース電極及びドレイン電極と、を含み、
    前記オーム接触層は、前記ソース電極及びドレイン電極よりも仕事関数の低い金属で形成されたことを特徴とする薄膜トランジスタ。
  2. 前記酸化物半導体層は、酸化亜鉛（ＺｎＯ）を含んでいることを特徴とする請求項１に記載の薄膜トランジスタ。
  3. 前記酸化物半導体層に、ガリウム（Ｇａ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、カドミウム（Ｃｄ）、銀（Ａｇ）、銅（Ｃｕ）、ゲルマニウム（Ｇｅ）、ガドリニウム（Ｇｄ）、及びバナジウム（Ｖ）からなる群から少なくとも１つのイオンがドープされていることを特徴とする請求項２に記載の薄膜トランジスタ。
  4. 前記ソース電極及びドレイン電極よりも仕事関数の低い金属は、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、カリウム（Ｋ）、及びリチウム（Ｌｉ）からなる群から選択されることを特徴とする請求項１に記載の薄膜トランジスタ。
  5. 前記ソース電極及びドレイン電極よりも仕事関数の低い金属は、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、カリウム（Ｋ）、及びリチウム（Ｌｉ）からなる群から選択された金属を含む合金であることを特徴とする請求項１に記載の薄膜トランジスタ。
  6. 前記オーム接触層は、前記ソース電極及びドレイン電極と重なっていることを特徴とする請求項１に記載の薄膜トランジスタ。
  7. 前記酸化物半導体層の前記チャネル領域上に形成された保護層をさらに備えていることを特徴とする請求項１に記載の薄膜トランジスタ。
  8. 基板上にゲート電極を形成する工程と、
    前記ゲート電極を含む上部にゲート絶縁層を形成する工程と、
    前記ゲート絶縁層上に、チャネル領域、ソース領域及びドレイン領域を提供する酸化物半導体層を形成する工程と、
    前記酸化物半導体層の前記ソース領域及びドレイン領域上にオーム接触層を形成する工程と、
    前記オーム接触層を介して前記ソース領域及びドレイン領域に接続されるソース電極及びドレイン電極を形成する工程と、を含み、
    前記オーム接触層は、前記ソース電極及びドレイン電極よりも仕事関数の低い金属で形成されることを特徴とする薄膜トランジスタの製造方法。
  9. 前記酸化物半導体層は、酸化亜鉛（ＺｎＯ）を含んでいることを特徴とする請求項８に記載の薄膜トランジスタの製造方法。
  10. 前記酸化物半導体層に、ガリウム（Ｇａ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、カドミウム（Ｃｄ）、銀（Ａｇ）、銅（Ｃｕ）、ゲルマニウム（Ｇｅ）、ガドリニウム（Ｇｄ）、及びバナジウム（Ｖ）からなる群から少なくとも１つのイオンがドープされることを特徴とする請求項９に記載の薄膜トランジスタの製造方法。
  11. 前記ソース電極及びドレイン電極よりも仕事関数の低い金属は、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、カリウム（Ｋ）、及びリチウム（Ｌｉ）からなる群から選択されることを特徴とする請求項８に記載の薄膜トランジスタの製造方法。
  12. 前記ソース電極及びドレイン電極よりも仕事関数の低い金属は、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、カリウム（Ｋ）、及びリチウム（Ｌｉ）からなる群から選択された金属を含む合金であることを特徴とする請求項８に記載の薄膜トランジスタの製造方法。
  13. 前記オーム接触層は、前記ソース電極及びドレイン電極と重なるように形成することを特徴とする請求項８に記載の薄膜トランジスタの製造方法。
  14. 前記酸化物半導体層の前記チャネル領域上に保護層を形成する工程をさらに含んでいることを特徴とする請求項８に記載の薄膜トランジスタの製造方法。
  15. 前記酸化物半導体層の前記ソース領域及びドレイン領域にプラズマを照射する工程をさらに含んでいることを特徴とする請求項８に記載の薄膜トランジスタの製造方法。
  16. 複数の第１導電線と第２導電線とにより、複数の画素が画定され、各画素に供給される信号を制御する薄膜トランジスタと、薄膜トランジスタに接続された第１電極とが形成された第１基板と、
    第２電極が形成された第２基板と、
    前記第１電極と前記第２電極との間の密封された空間に注入された液晶層とを含み、
    前記薄膜トランジスタは、前記第１基板上に形成され、チャネル領域、ソース領域及びドレイン領域を提供する酸化物半導体層と、
    ゲート絶縁層により前記酸化物半導体層から絶縁されたゲート電極と、
    前記酸化物半導体層の前記ソース領域及びドレイン領域上に形成されたオーム接触層と、
    該オーム接触層を介して前記ソース領域及びドレイン領域に接続されたソース電極及びドレイン電極とを含み、
    前記オーム接触層は、前記ソース電極及びドレイン電極よりも仕事関数の低い金属で形成されていることを特徴とする薄膜トランジスタを備えた平板表示装置。
  17. 前記酸化物半導体層は、酸化亜鉛（ＺｎＯ）を含んでいることを特徴とする請求項１６に記載の薄膜トランジスタを備えた平板表示装置。
  18. 前記酸化物半導体層に、ガリウム（Ｇａ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、カドミウム（Ｃｄ）、銀（Ａｇ）、銅（Ｃｕ）、ゲルマニウム（Ｇｅ）、ガドリニウム（Ｇｄ）、及びバナジウム（Ｖ）からなる群から少なくとも１つのイオンがドープされていることを特徴とする請求項１７に記載の薄膜トランジスタを備えた平板表示装置。
  19. 前記ソース電極及びドレイン電極よりも仕事関数の低い金属は、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、カリウム（Ｋ）、及びリチウム（Ｌｉ）からなる群から選択されることを特徴とする請求項１６に記載の薄膜トランジスタを備えた平板表示装置。
  20. 前記ソース電極及びドレイン電極よりも仕事関数の低い金属は、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、カリウム（Ｋ）、及びリチウム（Ｌｉ）からなる群から選択された金属を含む合金であることを特徴とする請求項１６に記載の薄膜トランジスタを備えた平板表示装置。
  21. 第１電極、有機薄膜層及び第２電極からなる有機電界発光素子と、該有機電界発光素子の動作を制御するための薄膜トランジスタが形成された第１基板と、
    該第１基板に対向するように配置された第２基板とを含み、
    前記薄膜トランジスタは、前記第１基板上に形成され、チャネル領域、ソース領域及びドレイン領域を提供する酸化物半導体層と、
    ゲート絶縁層により前記酸化物半導体層から絶縁されたゲート電極と、
    前記酸化物半導体層の前記ソース領域及びドレイン領域上に形成されたオーム接触層と、
    該オーム接触層を介して前記ソース領域及びドレイン領域に接続されたソース電極及びドレイン電極とを含み、
    前記オーム接触層は、前記ソース電極及びドレイン電極よりも仕事関数の低い金属で形成されていることを特徴とする薄膜トランジスタを備えた平板表示装置。
  22. 前記酸化物半導体層は、酸化亜鉛（ＺｎＯ）を含んでいることを特徴とする請求項２１に記載の薄膜トランジスタを備えた平板表示装置。
  23. 前記酸化物半導体層に、ガリウム（Ｇａ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、カドミウム（Ｃｄ）、銀（Ａｇ）、銅（Ｃｕ）、ゲルマニウム（Ｇｅ）、ガドリニウム（Ｇｄ）、及びバナジウム（Ｖ）からなる群から少なくとも１つのイオンがドープされていることを特徴とする請求項２２に記載の薄膜トランジスタを備えた平板表示装置。
  24. 前記ソース電極及びドレイン電極よりも仕事関数の低い金属は、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、カリウム（Ｋ）、及びリチウム（Ｌｉ）からなる群から選択されることを特徴とする請求項２１に記載の薄膜トランジスタを備えた平板表示装置。
  25. 前記ソース電極及びドレイン電極よりも仕事関数の低い金属は、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、カリウム（Ｋ）、及びリチウム（Ｌｉ）からなる群から選択された金属を含む合金であることを特徴とする請求項２１に記載の薄膜トランジスタを備えた平板表示装置。
JP2008208623A 2008-06-18 2008-08-13 薄膜トランジスタ及び薄膜トランジスタを備えた平板表示装置 Expired - Fee Related JP5274147B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020080057250A KR100958006B1 (ko) 2008-06-18 2008-06-18 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR10-2008-0057250 2008-06-18

Publications (2)

Publication Number Publication Date
JP2010004000A true JP2010004000A (ja) 2010-01-07
JP5274147B2 JP5274147B2 (ja) 2013-08-28

Family

ID=41066684

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008208623A Expired - Fee Related JP5274147B2 (ja) 2008-06-18 2008-08-13 薄膜トランジスタ及び薄膜トランジスタを備えた平板表示装置

Country Status (5)

Country Link
US (1) US20090315026A1 (ja)
EP (1) EP2136406B1 (ja)
JP (1) JP5274147B2 (ja)
KR (1) KR100958006B1 (ja)
CN (1) CN101609843A (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011171287A (ja) * 2010-01-20 2011-09-01 Semiconductor Energy Lab Co Ltd フレキシブル発光装置、電子機器、及びフレキシブル発光装置の作製方法
JP2011171288A (ja) * 2010-01-20 2011-09-01 Semiconductor Energy Lab Co Ltd フレキシブル発光装置、電子機器、照明装置、及びフレキシブル発光装置の作製方法
WO2011111781A1 (ja) * 2010-03-11 2011-09-15 シャープ株式会社 半導体装置およびその製造方法
JP2011233882A (ja) * 2010-04-07 2011-11-17 Semiconductor Energy Lab Co Ltd トランジスタ
JP2012089831A (ja) * 2010-09-22 2012-05-10 Semiconductor Energy Lab Co Ltd パワー絶縁ゲート型電界効果トランジスタ
JP2013077812A (ja) * 2011-09-13 2013-04-25 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2014520396A (ja) * 2011-06-08 2014-08-21 シーブライト・インコーポレイテッド 改善されたソース／ドレイン接点を有する金属酸化物薄膜トランジスタ
US8884291B2 (en) 2011-03-02 2014-11-11 Samsung Display Co., Ltd. Thin film transistor display panel and manufacturing method thereof
JP2014239216A (ja) * 2010-06-21 2014-12-18 株式会社アルバック 半導体装置、半導体装置を有する液晶表示装置、半導体装置の製造方法
JP2015519745A (ja) * 2012-05-09 2015-07-09 アイメック・ヴェーゼットウェーＩｍｅｃ Ｖｚｗ 金属酸化物半導体層の電気伝導性を増加させる方法
JP2015130538A (ja) * 2010-12-28 2015-07-16 株式会社半導体エネルギー研究所 半導体装置
US9365770B2 (en) 2011-07-26 2016-06-14 Mitsubishi Gas Chemical Company, Inc. Etching solution for copper/molybdenum-based multilayer thin film
JP2016136261A (ja) * 2010-07-02 2016-07-28 株式会社半導体エネルギー研究所 表示装置、表示モジュール、電子機器及びテレビジョン装置
JP2017028314A (ja) * 2010-07-02 2017-02-02 株式会社半導体エネルギー研究所 半導体装置
JP2018133597A (ja) * 2010-02-05 2018-08-23 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7935964B2 (en) * 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
TWI489628B (zh) * 2009-04-02 2015-06-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
WO2011004724A1 (en) * 2009-07-10 2011-01-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20170046186A (ko) 2009-09-16 2017-04-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
WO2011043162A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
TWI467770B (zh) * 2009-10-26 2015-01-01 Prime View Int Co Ltd 顯示器及其薄膜電晶體陣列基板與薄膜電晶體
KR101857693B1 (ko) * 2009-12-04 2018-05-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2011080998A1 (en) * 2009-12-28 2011-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20190093706A (ko) * 2010-01-24 2019-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치와 이의 제조 방법
KR101791713B1 (ko) * 2010-02-05 2017-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전계 효과 트랜지스터 및 반도체 장치
KR101117737B1 (ko) 2010-03-02 2012-02-24 삼성모바일디스플레이주식회사 유기 발광 표시 장치
KR101293130B1 (ko) * 2010-05-28 2013-08-12 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
KR101108175B1 (ko) 2010-06-09 2012-01-31 삼성모바일디스플레이주식회사 박막 트랜지스터, 이를 포함하는 디스플레이 장치용 어레이 기판 및 그 제조 방법
KR101182232B1 (ko) 2010-06-30 2012-09-12 삼성디스플레이 주식회사 유기전계발광 표시장치
CN101976685B (zh) * 2010-09-03 2012-10-03 友达光电股份有限公司 具有蚀刻停止层的晶体管结构及其制作方法
CN102446913A (zh) * 2010-09-30 2012-05-09 北京京东方光电科技有限公司 阵列基板及其制造方法和液晶显示器
KR101763414B1 (ko) * 2010-10-01 2017-08-16 삼성디스플레이 주식회사 박막 트랜지스터 및 그것을 구비한 평판 표시 장치
TWI570809B (zh) * 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8674497B2 (en) 2011-01-14 2014-03-18 International Business Machines Corporation Stacked half-bridge package with a current carrying layer
US8680627B2 (en) * 2011-01-14 2014-03-25 International Rectifier Corporation Stacked half-bridge package with a common conductive clip
US8426952B2 (en) 2011-01-14 2013-04-23 International Rectifier Corporation Stacked half-bridge package with a common conductive leadframe
KR101913207B1 (ko) * 2011-10-12 2018-11-01 삼성디스플레이 주식회사 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법
TWI567985B (zh) 2011-10-21 2017-01-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101868069B1 (ko) * 2011-11-18 2018-06-15 엘지디스플레이 주식회사 산화물 박막트랜지스터 및 이의 제조방법
TWI451575B (zh) 2012-02-16 2014-09-01 E Ink Holdings Inc 薄膜電晶體
US20130240875A1 (en) * 2012-03-14 2013-09-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102683422B (zh) * 2012-03-21 2016-03-23 京东方科技集团股份有限公司 氧化物薄膜晶体管及制作方法、阵列基板、显示装置
US10861978B2 (en) 2012-04-02 2020-12-08 Samsung Display Co., Ltd. Display device
CN103489918A (zh) * 2012-06-08 2014-01-01 京东方科技集团股份有限公司 一种薄膜晶体管和阵列基板及其制造方法
JP5951442B2 (ja) * 2012-10-17 2016-07-13 株式会社半導体エネルギー研究所 半導体装置
CN102955312B (zh) * 2012-11-14 2015-05-20 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
KR102207063B1 (ko) 2012-12-12 2021-01-25 엘지디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
KR102148850B1 (ko) * 2013-01-21 2020-08-28 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 구비하는 표시 장치
KR102196949B1 (ko) * 2013-03-29 2020-12-30 엘지디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
KR20150007000A (ko) * 2013-07-10 2015-01-20 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 박막 트랜지스터 기판의 제조 방법
US9685509B2 (en) 2013-07-30 2017-06-20 Samsung Electronics Co., Ltd. Finfet devices including high mobility channel materials with materials of graded composition in recessed source/drain regions
US9917158B2 (en) 2013-07-30 2018-03-13 Samsung Electronics Co., Ltd. Device contact structures including heterojunctions for low contact resistance
CN103474340A (zh) * 2013-09-28 2013-12-25 复旦大学 一种利用双层绝缘层释放费米能级钉扎的方法
KR102180511B1 (ko) * 2014-02-10 2020-11-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
JP6050414B2 (ja) * 2015-03-30 2016-12-21 日本写真印刷株式会社 薄膜トランジスタの製造方法、および薄膜トランジスタ
CN104766892A (zh) * 2015-04-03 2015-07-08 北京大学 一种掺钙氧化锌薄膜晶体管及其制备方法
CN104934330A (zh) * 2015-05-08 2015-09-23 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示面板
CN104947072B (zh) * 2015-05-14 2017-12-05 昆山龙腾光电有限公司 在基板上制作氧化硅薄膜的方法以及薄膜晶体管阵列基板的制作方法
CN206505923U (zh) * 2015-10-29 2017-09-19 陆磊 一种薄膜晶体管及显示器面板
CN105489618B (zh) * 2016-01-22 2019-04-26 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及薄膜晶体管阵列基板的制备方法
JP2017188508A (ja) * 2016-04-01 2017-10-12 株式会社ジャパンディスプレイ 半導体装置、表示装置
JP2018022879A (ja) * 2016-07-20 2018-02-08 株式会社リコー 電界効果型トランジスタ、及びその製造方法、並びに表示素子、画像表示装置、及びシステム
CN106206612A (zh) * 2016-08-19 2016-12-07 京东方科技集团股份有限公司 阵列基板的制作方法及显示面板、显示装置
CN106298887B (zh) * 2016-09-30 2023-10-10 中山大学 一种高阈值电压高迁移率凹槽栅mosfet的制备方法
CN107195641B (zh) 2017-06-30 2020-05-05 上海天马有机发光显示技术有限公司 一种阵列基板及其制备方法、显示面板
TWI714979B (zh) 2018-03-19 2021-01-01 日商理光股份有限公司 無機電致發光元件、顯示元件、影像顯示裝置及系統
JP7496194B2 (ja) * 2018-03-19 2024-06-06 株式会社リコー 無機ｅｌ素子、表示素子、画像表示装置、及びシステム
CN108538920B (zh) * 2018-03-21 2022-07-29 湘潭大学 一种柔性铁电薄膜晶体管及其制备方法
US12219778B2 (en) * 2020-06-29 2025-02-04 Taiwan Semiconductor Manufacturing Company Limited Multi-gate selector switches for memory cells and methods of forming the same
KR102620754B1 (ko) * 2021-08-25 2024-01-04 재단법인대구경북과학기술원 신축 가능한 멀티 발광체 및 이의 제조방법
CN114122149A (zh) * 2021-11-29 2022-03-01 京东方科技集团股份有限公司 一种金属氧化物薄膜晶体管及制备方法、显示装置
CN114388626A (zh) * 2022-01-05 2022-04-22 广州华星光电半导体显示技术有限公司 薄膜晶体管及其制作方法和阵列基板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006013433A (ja) * 2004-05-24 2006-01-12 Toppan Printing Co Ltd 薄膜トランジスタ
JP2006165532A (ja) * 2004-11-10 2006-06-22 Canon Inc 非晶質酸化物を利用した半導体デバイス
JP2007150156A (ja) * 2005-11-30 2007-06-14 Toppan Printing Co Ltd トランジスタおよびその製造方法
JP2007158146A (ja) * 2005-12-07 2007-06-21 Toppan Printing Co Ltd 半導体デバイスおよびその製造方法
JP2008040343A (ja) * 2006-08-09 2008-02-21 Nec Corp 薄膜トランジスタアレイ、その製造方法及び液晶表示装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5135808A (en) * 1990-09-27 1992-08-04 Diamonex, Incorporated Abrasion wear resistant coated substrate product
US5612254A (en) * 1992-06-29 1997-03-18 Intel Corporation Methods of forming an interconnect on a semiconductor substrate
JP2701738B2 (ja) * 1994-05-17 1998-01-21 日本電気株式会社 有機薄膜ｅｌ素子
US5435608A (en) * 1994-06-17 1995-07-25 General Electric Company Radiation imager with common passivation dielectric for gate electrode and photosensor
SG119187A1 (en) * 2002-06-28 2006-02-28 Semiconductor Energy Lab Light emitting device and manufacturing method therefor
JP4166105B2 (ja) * 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2005110539A (ja) 2003-10-06 2005-04-28 Sony Corp 一本鎖核酸の伸長方法と一本鎖核酸伸長装置及びｄｎａチップ
KR20050104513A (ko) * 2004-04-29 2005-11-03 엘지.필립스 엘시디 주식회사 유기 박막 트랜지스터 및 그 제조 방법
KR101080353B1 (ko) * 2004-07-02 2011-11-07 삼성전자주식회사 박막 트랜지스터 표시판
US7211824B2 (en) * 2004-09-27 2007-05-01 Nitto Denko Corporation Organic semiconductor diode
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US8030643B2 (en) * 2005-03-28 2011-10-04 Semiconductor Energy Laboratory Co., Ltd. Memory device and manufacturing method the same
KR101136165B1 (ko) * 2005-05-31 2012-04-17 엘지디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
KR101141534B1 (ko) * 2005-06-29 2012-05-04 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR100729043B1 (ko) * 2005-09-14 2007-06-14 삼성에스디아이 주식회사 투명 박막 트랜지스터 및 그의 제조방법
EP3614442A3 (en) * 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
KR101117948B1 (ko) * 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
US7355254B2 (en) * 2006-06-30 2008-04-08 Intel Corporation Pinning layer for low resistivity N-type source drain ohmic contacts

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006013433A (ja) * 2004-05-24 2006-01-12 Toppan Printing Co Ltd 薄膜トランジスタ
JP2006165532A (ja) * 2004-11-10 2006-06-22 Canon Inc 非晶質酸化物を利用した半導体デバイス
JP2007150156A (ja) * 2005-11-30 2007-06-14 Toppan Printing Co Ltd トランジスタおよびその製造方法
JP2007158146A (ja) * 2005-12-07 2007-06-21 Toppan Printing Co Ltd 半導体デバイスおよびその製造方法
JP2008040343A (ja) * 2006-08-09 2008-02-21 Nec Corp 薄膜トランジスタアレイ、その製造方法及び液晶表示装置

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9000443B2 (en) 2010-01-20 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device, flexible light-emitting device, electronic device, lighting apparatus, and method of manufacturing light-emitting device and flexible-light emitting device
JP2011171288A (ja) * 2010-01-20 2011-09-01 Semiconductor Energy Lab Co Ltd フレキシブル発光装置、電子機器、照明装置、及びフレキシブル発光装置の作製方法
JP2011171287A (ja) * 2010-01-20 2011-09-01 Semiconductor Energy Lab Co Ltd フレキシブル発光装置、電子機器、及びフレキシブル発光装置の作製方法
US9000442B2 (en) 2010-01-20 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device, flexible light-emitting device, electronic device, and method for manufacturing light-emitting device and flexible-light emitting device
JP2018133597A (ja) * 2010-02-05 2018-08-23 株式会社半導体エネルギー研究所 半導体装置
WO2011111781A1 (ja) * 2010-03-11 2011-09-15 シャープ株式会社 半導体装置およびその製造方法
US9401407B2 (en) 2010-04-07 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Transistor
JP2011233882A (ja) * 2010-04-07 2011-11-17 Semiconductor Energy Lab Co Ltd トランジスタ
JP2014239216A (ja) * 2010-06-21 2014-12-18 株式会社アルバック 半導体装置、半導体装置を有する液晶表示装置、半導体装置の製造方法
JP2017028314A (ja) * 2010-07-02 2017-02-02 株式会社半導体エネルギー研究所 半導体装置
CN106057144A (zh) * 2010-07-02 2016-10-26 株式会社半导体能源研究所 液晶显示装置及驱动液晶显示装置的方法
JP2016136261A (ja) * 2010-07-02 2016-07-28 株式会社半導体エネルギー研究所 表示装置、表示モジュール、電子機器及びテレビジョン装置
JP2012089831A (ja) * 2010-09-22 2012-05-10 Semiconductor Energy Lab Co Ltd パワー絶縁ゲート型電界効果トランジスタ
US9911858B2 (en) 2010-12-28 2018-03-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2015130538A (ja) * 2010-12-28 2015-07-16 株式会社半導体エネルギー研究所 半導体装置
US9219085B2 (en) 2011-03-02 2015-12-22 Samsung Display Co., Ltd. Thin film transistor display panel and manufacturing method thereof
US8884291B2 (en) 2011-03-02 2014-11-11 Samsung Display Co., Ltd. Thin film transistor display panel and manufacturing method thereof
JP2014520396A (ja) * 2011-06-08 2014-08-21 シーブライト・インコーポレイテッド 改善されたソース／ドレイン接点を有する金属酸化物薄膜トランジスタ
US9365770B2 (en) 2011-07-26 2016-06-14 Mitsubishi Gas Chemical Company, Inc. Etching solution for copper/molybdenum-based multilayer thin film
JP2017183731A (ja) * 2011-09-13 2017-10-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2013077812A (ja) * 2011-09-13 2013-04-25 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2015519745A (ja) * 2012-05-09 2015-07-09 アイメック・ヴェーゼットウェーＩｍｅｃ Ｖｚｗ 金属酸化物半導体層の電気伝導性を増加させる方法

Also Published As

Publication number Publication date
EP2136406A1 (en) 2009-12-23
CN101609843A (zh) 2009-12-23
KR20090131402A (ko) 2009-12-29
US20090315026A1 (en) 2009-12-24
EP2136406B1 (en) 2013-08-28
KR100958006B1 (ko) 2010-05-17
JP5274147B2 (ja) 2013-08-28

Similar Documents

Publication Publication Date Title
JP5274147B2 (ja) 薄膜トランジスタ及び薄膜トランジスタを備えた平板表示装置
KR102699702B1 (ko) 박막트랜지스터 어레이 기판
JP7058724B2 (ja) Ｔｆｔ基板とその製造方法、及びｏｌｅｄパネルの製造方法
EP2207206B1 (en) Organic light emitting display device and method of manufacturing the same
JP5542352B2 (ja) 薄膜トランジスタ及びその製造方法、ならびに薄膜トランジスタを備える平板表示装置
TWI545772B (zh) 薄膜電晶體、製造薄膜電晶體的方法和具有薄膜電晶體的有機發光顯示裝置
TWI524514B (zh) 有機發光顯示裝置之製造方法
US20130277660A1 (en) Thin film transistor and flat panel display device having the same
JP5285024B2 (ja) 薄膜トランジスタ及びこれを備えた有機電界発光表示装置
US9991319B2 (en) Thin film transistor, method of manufacturing the thin film transistor and flat panel display having the thin film transistor
KR101901251B1 (ko) 산화물 반도체 박막트랜지스터 및 그의 제조 방법
JP2013041949A (ja) 薄膜デバイス
JP6208418B2 (ja) 酸化物半導体、これを含む薄膜トランジスタ、及び薄膜トランジスタ表示板
KR100882677B1 (ko) 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100962989B1 (ko) 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
WO2023155091A1 (zh) 金属氧化物薄膜晶体管、阵列基板及显示装置
JP2018110184A (ja) 半導体装置およびその製造方法
CN117596978A (zh) 显示装置
KR20130040342A (ko) 박막 트랜지스터 및 그 제조방법
KR20150000929A (ko) 어레이기판 및 이의 제조방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120511

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20121003

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121009

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130205

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20130212

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130416

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130514

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5274147

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees