JP2009538428A - The method of protecting high current probe test probe power devices - Google Patents

The method of protecting high current probe test probe power devices Download PDF

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ジョー・ランブライト
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デイブ・ローア
ロドニー・シュワルツ
太一 鵜飼
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Abstract

ウエハ及びチップフォーム半導体デバイス(4,10,20)に高電流テスト刺激を与えるテストシステム、装置、方法は、半導体デバイスで各接触ポイント(3)にそれぞれ電気的に結合する複数のプローブ(2)と、複数のプローブ(2)のそれぞれに電気的に結合している複数の電流リミッター(5)、そして複数のプローブに電気的に結合している電流センサー(6)を含む。 Wafers and chips form a semiconductor device (4, 10, 20) to the test system to provide high current test stimuli, device, method, a plurality of probes, each electrically coupled to respective contact points (3) in the semiconductor device (2) If, comprising a plurality of probes (2) a plurality of current limiters are electrically coupled to each of the (5), and the current sensors are electrically coupled to a plurality of probes (6). 電流リミッター(5)は各プローブ(2)を流れる電流を制限し、電流センサは複数プローブの何れかのコンタクトがスレッショルドレベルを超えた場合シグナルを送る。 Current limiter (5) limits the current through each probe (2), a current sensor sends a signal when any one of the contacts of the plurality probes exceeds a threshold level.

Description

本発明のほとんどは半導体のチップの試験に関連する。 Most of the present invention relates to testing of semiconductor chips. つまり、パワーデバイス、もう少し詳しく言うと、プローブ針経由でチップに確実な接触を作ってウエハまたはチップフォームのパワーデバイスチップを試験する為のメソッドや装置に関連する。 In other words, power devices, and say a little more detail, related to methods and apparatus for testing the wafer or chip form of the power device chip to make a reliable contact to the chip via the probe needle.

このアプリケーションは2006年5月23日に出願の米国仮出願(US Provisional Application No.60/647,981)の利益(benefit)を要求(claim)し、またそのすべては参照としてここに取り入れられている。 This application is incorporated herein by reference claims the benefit (benefit) of US Provisional Application filed on May 23, 2006 (US Provisional Application No.60 / 647,981) and (claim), and all that is.

パワーデバイスは、ウエハ(一般的にシリコンまたは他の互換性を持つマテリアルの)が特定のタイプのパワーデバイスチップを生産するのに行う一連のバッチ操作によって製造される。 Power devices, the wafer (the material commonly with silicon or other compatible) are produced by a series of batch operation performed to produce a particular type of power device chips.

各ウエハにはたいてい同じ種類の複数のパワーデバイスダイやチップがある。 Each wafer is often the same type of a plurality of power device die or chip. 周知のように、化学的、熱的、フォトリソグラフィ的(photolithographic)、機械的操作は、パワーデバイスウエハの製造工程(fabrication)にたいてい関与している。 As is well known, chemical, thermal, photolithographic (photolithographic), mechanical manipulation is mostly involved in the power device wafer manufacturing process (Fabrication). なぜなら可変要素(Variables)や物理的現象によって起こるウエハや各チップの変動があるが、ウエハ上のすべてのチップが、望ましい仕様であるとは限らない。 Because variables there are wafer and variations in the chip caused by (Variables) and physical phenomena, all the chips on the wafer are not always desirable specifications. どのチップが単独、または所定のどのウエハが仕様を満たしているかを判定するのに採用されているテストはある。 Which chip alone or tests prescribed which wafer is employed to determine meets the specifications, it is. パワーデバイスは高い電流と電圧を処理できるよう設計されているので、チップは定格の状態でテストを行うのが望ましいが、高い電力を処理できるよう設計されたパッケージに組み込む前のウエハやチップでテストを行う場合、これは非常に難しい上に特有の問題がいくつかある。 Since the power device is designed to handle high currents and voltages, the chip it is desirable to test the state of the rated test in front of a wafer or chip incorporated in the package that is designed to handle high power when performing, this is there are some specific problems on very difficult.

パワーデバイスチップは望ましい回路を作成する接続(path)ができるよう、一般的にチップの表面に1つ以上の金属相互接続層がある。 Power connection device chip to create the desired circuit (path) to allow, generally have more than one metal interconnect layer on the surface of the chip. また、この金属相互接続層は、チップがウエハから切り離されて、パッケージまたはキャリアに組み込まれる際、パワーデバイスチップへの接続の役割も果たす。 Also, the metal interconnect layer, the chip is detached from the wafer, when incorporated in a package or carrier, also serves to connect the power device chip.

一般的に"ボンディングパッド(bonding pad)"と呼ばれる内部接続部は金属相互接続によって作られ、ボンディング(bonding) ワイヤー等がパワーデバイスチップからそのキャリアやパッケージ接続するようチップの表面に配置される。 Internal connection unit commonly referred to as "bonding pads (Bonding Pad)" is made of metal interconnect bonding (Bonding) wire or the like is disposed on the surface of the chip so as to connect the carrier and the package from the power device chip. これらのボンディングパッドやその他テスト用に設計されているものは、チップの電気的特性をテストの際に各チップへの電気接触を作るのに使用できる。 Those that are designed for these bonding pads and other tests can be used to make electrical contact to the chip during testing the electrical characteristics of the chip. これらはウエハでもチップでも同じように測定する事が出来る。 These can also be measured in the same way in the chip in wafer.

ウエハの良いチップの歩留まりはウエハ上にあるすべてのダイに対して良いダイのパーセンテージで定義される。 Good chip yield of the wafer is defined by the percentage of good die for every die that is on the wafer. 歩留まりはパワーデバイスの製造において最も大きな危険因子である。 Yield is the most significant risk factor in the manufacture of the power device. 各プロセスとテストステップは潜在的な歩留まりロスポイントであると考えられるかもしれない。 Each process and testing steps may be considered a potential yield loss point. ウエハ上の各ダイのテストは製造工程によってだけではなく、試用運転中のエラーによって起こり得る問題からも歩留まりロスを招く可能性がある。 Testing of each die on the wafer is not only the manufacturing process can lead to yield loss from problems that may occur due to errors in the trial operation. 例えばプローブのテスト中、電気的に回路を刺激し、重要なパラメータを測定する為に各パワーデバイスのボンディングパッドに電気接触は作られる。 For example during testing of the probe, electrically stimulating circuit, electrical contact to measure the critical parameters to the bonding pads of the power device is made. カード上で作られる多数の細かいワイヤープローブ、導電性のバンプ(conductive bumps)、ビームなどは、伝導の衝突と細いビームは、ボンディングパッドのアレイ(array)と一致し、機械的、電気的にボンディングパッドのアレイ(array)に接続するのに使用される。 Numerous fine wire probes, conductive bumps made on the card (Conductive bumps), beams etc., collisions and thin beam of conduction, consistent with the bonding pad array (array), mechanical, electrical bonding used to connect to pad array (array). 一般的にウエハの各ダイは順番にプローブの配列の下に順番に配置される。 Each die typically wafers are arranged in order below the sequence of the probe in order. 例えば各プローブがチップの上で接触するようウエハは上に動かされる。 For example, each probe is moved over the wafer so as to contact on the chip. 精密ウエハ移動ステージ(Precision wafer movement stages)は各チップをプローブの配列下に配置し、そのプローブ配列に接触させてテストする。 Precision wafer moving stage (Precision wafer movement stages) are each chip placed under the sequence of the probe, to test by contact with the probe sequence. 電気テストをパスしないウエハのチップは後で呼び出しができるよう、インクで点をつける、コンピュータのメモリにウエハでの各チップの位置を保存しておく、などといった方法によって記録される。 As the wafer chips do not pass the electrical test that can call later, ink puts the pointer in, keep the position of each chip on the wafer in a memory of the computer, is recorded by a method such as.

パワーデバイスチップの金属相互接続層はたいていアルミニウムで作られ、時々金で作られることもある。 Metal interconnect layer of the power device chip is usually made of aluminum, sometimes sometimes made of gold. これらのメタルは良いプロセス特性と電気的特性を持つが、これらの金属はカード上のプローブ(以下パワーデバイスプローブカードとする)を作成するのに使用される典型的なマテリアルと比べてやわらかい為、プローブカードが適切に製作、整列、調整、統合されていない場合、ボンディングパッドエリアやプローブカード自体にダメージを与える事が予想される。 These metal has a good process characteristics and electrical characteristics, these metals for soft compared to typical materials used to create a probe (hereinafter referred to as power device probe card) on the card, probe card properly manufactured, aligned, adjusted, if not integrated, it is expected that damage to the bonding pad area and the probe card itself.

例えば、すべてのプローブがそれぞれのボンディングパッドに同時に触れるよう、プローブのチップは平面性(planarity)を保つよう慎重に調整される。 For example, so that all the probe touches simultaneously to each of the bonding pads, the probe tip can be carefully adjusted so as to maintain the flatness (planarity). また各パッドへの正確なタッチダウン等、接触の調整も行われる。 The exact touchdown like to each pad, adjustment of the contact is also performed. プローブがまず各ボンディングパッドに接触し、一定した低抵抗接触によって接触の強さが保てるよう、最初の接触を過ぎたところから適切なオーバードライブの量が維持される。 Probe is first in contact with the bonding pad, so that maintain the strength of the contact by the constant low-resistance contact, the appropriate amount of overdrive from past the initial contact is maintained.

プローブ自体のチップは、プローブとボンディングパッドの間で低抵抗接触ができなくてはならない。 Probe itself chips, it must be able to have lower resistance contact between the probe and the bonding pad. また良い電気接触を妨げる汚れがあってはいけない。 Also do not be dirty interfere with good electrical contact. プローブ自体の接触の強さやばね定数(spring constant)は、適切な接触を持つというプローブの性能を決定する際に考慮しなければならないパラメータでもある。 Strength and spring constant of the contact probe itself (spring constant) is also a parameter to be considered in determining the performance of the probe that has the appropriate contact. 良い接触ができない場合、ダイに高電流を流すと接触ポイントが過熱してしまう。 If you can not be contacted, the contact point carrying high current will overheat the die. これによりプローブチップが燃えて抵抗が増加、プローブ、また恐らくはパワーデバイスチップにもさらに大きなダメージを与える。 Thus resistance burning probe tip increases, the probe, also possibly great damage further to the power device chip.

パワーデバイステスト用のプローブの製造には様々なテクノロジーが駆使されてきた。 Various technologies have been making full use in the manufacture of the probe for the power device test. 最も一般的なものとしてブレード(blade)、エポキシリング(epoxy ring)、薄膜技術(membrane technologies)の3つがある。 The most common are the blade (blade), an epoxy ring (epoxy ring), 3 Tsugaaru of thin-film technology (membrane technologies). 4つめにいわゆる "バックリングビーム(buckling beam)"を使うものがあり、これはいくつかの製造メーカも使用している。 You may also need to use a so-called "buckling beam (buckling beam)" in the 4th, which also uses a number of manufacturers. ブレードテクノロジーは、米国特許Nos. 4,161,692 " Probe Device for Power semiconductor Wafers"、米国特許Nos.3,849,728 "Fixed Point Probe Card and an Assembly and Repair Fixture There for"、米国特許 Nos. 4,382,228で述べられている。 Blade technology, US Patent Nos. 4,161,692 "Probe Device for Power semiconductor Wafers", US patent Nos.3,849,728 "Fixed Point Probe Card and an Assembly and Repair Fixture There for", are described in US Pat. Nos. 4,382,228.

エポキシリングテクノロジーは、米国特許Nos. 3,835,381 "Probe Card lncluding a Multiplicity of Probe Contacts and Methods of Making"、特許Nos. 3,905,008 "Microelectronic Test Probe Card lncluding a Multiplicity of Probe Contacts and Method of Making Same"、米国特許Nos. 4,599,559 "Test Probe Assembly forIC Chips"、米国特許Nos. 4,757,256 "High Density Probe Card"で述べられている。 Epoxy ring technology, US Patent Nos. 3,835,381 "Probe Card lncluding a Multiplicity of Probe Contacts and Methods of Making", patent Nos. 3,905,008 "Microelectronic Test Probe Card lncluding a Multiplicity of Probe Contacts and Method of Making Same", US Patent Nos . 4,599,559 "Test Probe Assembly forIC Chips", are described in U.S. Pat. Nos. 4,757,256 "High Density Probe Card". バックリングビーム技術は、米国特許Nos. 4,554,506 "Modular Test Probe"、米国特許4,843,315 "Contact Probe Arrangement for EIectrically Connecting a Test System to the Contact Pads of a Device to be Tested"で述べられている。 Buckling beam technology is described in US Pat. Nos. 4,554,506 "Modular Test Probe", has been described in US patent 4,843,315 "Contact Probe Arrangement for EIectrically Connecting a Test System to the Contact Pads of a Device to be Tested".

半導体のプローブカードを製造するのに最も一般的に使用されるテクノロジーはエポキシリングテクノロジーである。 Technology that is most commonly used to produce a semiconductor probe card is an epoxy ring technology. その他のテクノロジーも似たようなものであるがエポキシリングタイプのプローブカードの製造では、Mylarがチップのボンディングパッドの配列(bonding pad location)と同じ配列パターンの一連のホールでパンチまたは穴あけされる。 In although something similar also other technologies manufacture of the probe card of the epoxy ring type, Mylar is punched or drilled with a series of holes in the same arrangement pattern as the bonding pad array of the chip (bonding pad location).

そのホールは各プローブのチップに適合するようサイズ調整され、チップをカードの製造中、適所(position)に固定する。 Its holes are resized to fit the of each probe tip, in producing a chip card, it is fixed in place (position). 一般的にこれらのホールの直径は0.003インチから0.005インチである。 Generally the diameter of these holes is 0.005 inches 0.003 inches. 各プローブは片方の端のポイントにテーパードされたスプリングワイヤの長さ(length)から作られ、プローブチップを形作るよう急な角度で曲げられている。 Each probe is made from a length of spring wire which is tapered to a point of one end (length), it is bent at a sharp angle to shape the probe tip. それぞれのプローブチップはマイラーシート(Mylar sheet)の対応する穴に固定される。 Each probe tip is fixed to the corresponding holes in the mylar sheet (Mylar sheet). スプリングワイヤプローブのもう片方の端は、その他のプローブと共にたいてい円型のパターンで配置され、エポキシやその他の適した素材のリングで固定される。 The other end of the spring wire probes are arranged mostly in a pattern of circular with other probes, it is secured by epoxy or other suitable material of the ring. 端はプローブカードを形成するサーキットボードに半田づけされるようエポキシを突き抜ける。 End punches through the epoxy to be soldered to a circuit board to form the probe card. プローブがサーキットボードに半田づけされた後、プローブチップは比較的平面的なアレイ(planar array)に固定されたフラットなプローブチップを提供するようサーダー仕上げされる。 After the probe is soldered to the circuit board, the probe tip is Sardar finish to provide a fixed flat probe tip to a relatively planar array (planar array).

プローブチップの接触抵抗は、低い抵抗を測る為の従来の技術で測定ができる。 Contact resistance of the probe tip can measure in the prior art for measuring low resistance. 一般的にはプローブチップを導電金属面と接触させ、結果として生じるインターフェースの抵抗を測っていた。 Generally the contacting probe tip and the conductive metal surface, was measured the resistance of the interface resulting. 接触プレートに使用されるのは一般的に金、ニッケルまたはロジウム(Rhodium)である。 Is being used in the contact plate is generally gold, nickel or rhodium (Rhodium). プローブがアルミニウムメタライゼーション(metallization)でできたボンディングパッド(例:パワーデバイスのチップ)に接触している場合、従来の方法によって測定される抵抗と、実際に観測(observed)される抵抗には誤差が出る。 Bonding pads probe made of aluminum metallization (metallization): If in contact with (example power device chip), a resistance measured by the conventional method, the resistor is actually observed (the Observed) Error coming out.

さらに、アルミニウムはプローブチップの素材としてはやわらかいので、プローブのチップは突き出るか、アルミニウムに"dig"し、硬い金の表面に比べてチップの表面の接触部分が大きくなるという傾向がある。 Furthermore, because aluminum soft as the material of the probe tip, or the tip of the probe projects, aluminum and "dig", there is a tendency that the contact portion of the surface of the chip is larger than a hard gold surface. ボンディングパッドと比較して、プローブチップの角度はチップがパッドに押し付けられた(driven)時のスクラブ動作(scrubbing motion)のようなものである。 Compared to the bonding pad, the angle of the probe tip is such that a chip is pressed against the pad (driven) when the scrub operation (scrubbing motion). ソフトアルミニウムでできたボンディングパッドの場合、パッド上にプローブチップのパスに呼応したスクラブマークを付けていく。 If the bonding pads made of soft aluminum, will give the scrub mark in response to the path of the probe tip on the pad. プローブチップとパッド間の低接触抵抗を確実にする為に、プローブチップに使用する素材が極めて重要になる。 To ensure low contact resistance between the probe tip and the pad, material used for the probe tip is extremely important. コスト重視で標準のタングステンを使用する場合もあるが、パワーデバイスプロービングの一般的な素材はベリリウムコパーである。 Sometimes use standard tungsten cost-sensitive, but common materials of the power device probing is beryllium Copper.

シングルプローブは決められた量の電流のみを扱う事ができるので、通常は複数のプローブ接続はパワーデバイスチップの各パッドに作られる。 Since a single probe can handle only the current amount that is determined, usually a plurality of probes connected is made to each pad of the power device chip. 通常、所望する電流を流すのに必要であろうと考えられるよりも多くのパッドのプローブを使用するのが一般的な方法である。 In general, use probes of many pads than is believed that it would be necessary to pass the desired current is common practice. なぜならいくつかのプローブには、より高い抵抗があるのを知られていて、分担負荷に耐えられないからである。 Because Some probes, because it is known that there is a higher resistance, not withstand allocated load. プローブニードルを沢山落とす事とパッドのサイズは相反する物であり、パッドのサイズが大きいからといってたくさん針を落とせばよいという事ではない。 Size of it and the pad to drop the probe needle lot has been made to conflict, does not mean that may If you throw a lot of needle just because the large size of the pad. プローブ(針)を沢山落とせばその分だけコストが大きくかかってしまうからである。 By that amount if a lot, Drop probe (needle) is because the cost it takes large. この技術に関する典型的な問題は、チップが仕様を満たしていないので、歩留りロス以外、接触に問題があるという兆候が全くないという事である。 A typical problem with this technique, since the chip does not meet the specification, other than the yield loss, is that there is no indication that there is a problem with the contact. 何かしら他の警告がなければ、テスタはチップとプローブカードのどちらに問題があるのか判定できない。 If there is something other warning, the tester can not be determined whether there is a problem in both the chip and the probe card. プローブの接触に問題があり、プローブカードの修理、または交換をするべきかを判定するまでにしばらくの時間を要する。 There is a problem with the contact of the probe, it takes a while of time to determine whether to repair the probe card, or the exchange. テスタ、ウエハプローバー、ファシリティ(facility)などはコストが非常にかかるので、できれば避けるべきである。 Tester, a wafer prober, since such facility (facility) takes extremely cost, should be avoided if possible. また、高い接触抵抗がある状態でプローブに電流を流し続けると、プローブチップが燃えて、パッドが金属化し、アルミニウムパッドが損傷するという確率は非常に高いのである。 Further, when allowed to flow a current to the probe in the presence of high contact resistance, burning probe tip pad metallized, the probability that the aluminum pad damage is of very high.

高パフォーマンスのマイクロプロセッサなどのような高い給電や接地電流を要するICチップも同じである。 IC chip requiring a high power supply and ground current, such as high performance microprocessors are the same. これらのチップは通常複数の給電(supply)と接地パッド(ground pads)によって構成され、電流をシェアする。 These chips are configured by the usual plurality of feeding (supply) and the ground pad (ground pads), to share current. パワーデバイスのチップのようにいくつかのプローブチップが各々のパッドとの接触不良になるのであれば、残りのプローブチップは総電流をシェアしてより高いレベルで動作する。 If the number of the probe tip as the power device chip is poor contact between each pad and the remainder of the probe tip to operate at a higher level and share the total current. あるポイントでこの電流レベルは高くなり過ぎてプローブチップの許容電流をオーバーするかもしれない。 The current level at some point may exceed the allowable current of the probe tip becomes too high.

2つ目の問題は、最高のプローブ、つまり一番低い抵抗が高い電流を流す傾向があるプローブである。 The second problem is best probe, that is, the lowest resistance is a probe that tends to flow a high current. これはこのような"良いプローブ" のストレスを越え、故障を招く複合的な問題なのである。 This exceeds the stress of such a "good probe" is the complex problem leading to failure.

電流がプローブカードで比較的均等にシェアされて、すべてのシングルプローブの規定の最大電流を超えないよう確実にする事が望ましい。 Current is relatively evenly share the probe card, it is desirable to ensure that does not exceed the maximum specified current of all single probes. プローブチップのパッドへの接触抵抗は多岐に渡るので、単にパワーデバイスチップの所定定のパッドや、ICチップの複数のパッドにおける複数のプローブを比較する一般的な方法ではこれを達成できない。 Since the contact resistance to the probe tip pad wide range, simply and in a predetermined constant power device chip pads, we can not achieve this is a common way of comparing a plurality of probes in a plurality of pads of an IC chip.

各プローブにとって安全な値の最高電流を制限してのパワーデバイスチップ及びウエハのICチップの高電流テストができるメソッドおよびシステムが提供される。 Methods and systems that can power device chip and high current testing of the wafer IC chip to limit the maximum current of a safe value for each probe is provided. また、テスト中のパワーデバイスチップまたはICチップとの接触が電流レベルに適切でない場合に感知し、チップかプローブカードが破損する前にプローブの電源をオフ(off)にする。 Further, sensed when the contact of the power semiconductor chip or IC chip under test is not suitable for the current level, the chip or the probe card is turned off (off) the power of the probe prior to breakage. さらに、プローブの動作中に各プローブチップの接触抵抗を感知し、プローブカードが致命的な故障が起きる前に潜在的な問題を予測し、前もってメンテナンスの準備ができるようにする。 Further, sensing the contact resistance of each probe tip during operation of the probe, the probe card is to predict potential problems before catastrophic failure occurs, so that previously possible maintenance ready for.

この発明の1側面によると、複数の接触ポイントを含むウエハ及びチップフォーム半導体デバイスに高電流テスト刺激を与えるテスト装置は、前記半導体デバイスの複数の接触ポイントのそれぞれに電気的に接続されるための複数のプローブと、前記複数のプローブにそれぞれ電気的に接続され、対応するプローブを流れる電流を制限する複数の電流リミッタと、前記複数のプローブにそれぞれ電気的に接続され、規定の電流レベルを超過しているプローブを発見した際にシグナルを送る電流センサとを備える。 According to one aspect of the invention, the test device to provide a high current test stimuli to the wafer and the chip form a semiconductor device including a plurality of contact points, for being electrically connected to each of the plurality of contact points of the semiconductor device a plurality of probes, each being electrically connected to said plurality of probes, excess and a plurality of current limiter for limiting the current through the corresponding probe, wherein each electrically connected to a plurality of probes, the current level of the defined and a current sensor to send a signal when it finds a probe that.

この発明の1側面によると、前記電流センサと作動可能に結合された抑止回路がさらに組み込まれており、前記電流センサがシグナルを発した場合、前記抑止回路は各プローブを流れる電流をストップする。 According to one aspect of the invention, the current sensor operably coupled inhibit circuit are further incorporated, if the current sensor has issued a signal, said inhibit circuit is stopped the current through each probe.

この発明の1側面によると、半導体デバイスは少なくともICかパワーデバイスの1つである。 According to one aspect of the invention, a semiconductor device is one of at least IC or power devices.

この発明の1側面によると、前記電流リミッタには、パワートランジスタと共に、前記パワートランジスタを流れる電流を制限するコントロール回路が組み込まれている。 According to one aspect of the invention, the current limiter, with the power transistor, control circuit that limits the current through the power transistor is incorporated.

この発明の1側面によると、パワートランジスタとは、パワーMOSFET(power metal oxide semiconductor field effect transistor)またはIGBT (insulated gate bi-polar transistor ).である。 According to one aspect of the invention, the power transistor, a power MOSFET (power metal oxide semiconductor field effect transistor) or IGBT (insulated gate bi-polar transistor). A.

この発明の1側面によると、電流センサには、前記電流リミッタの何れかが一定の電流モードに移行した場合に作動する電流リミットセンシングサーキットが組み込まれている。 According to one aspect of the invention, the current sensor, the current limit sensing circuit that operates when any of the current limiter has moved to a constant current mode it is incorporated.

この発明の1側面によると、半導体デバイスのエミッタ/ドレイン端子とコントローラー/ソース端子の間に接続されているSCR(silicon controlled rectifier)デバイスがさらに組み込まれ、前記電流センサには前記SCRデバイスを駆動する電流リミットセンシングサーキットがあり、半導体デバイスのエミッタ/ドレイン端子とコントローラー/ソース端子から電流を逸らせる。 According to one aspect of the invention, SCR (silicon controlled rectifier) ​​devices is further incorporated that is connected between the emitter / drain terminal and the controller / source terminal of the semiconductor device, the said current sensor for driving the SCR device There is current limit sensing circuit, divert current from the emitter / drain terminal and the controller / source terminal of the semiconductor device.

この発明の1側面によると、テスト装置には検査装置(verification device) があり、プローブ/コンタクトインターフェース間の抵抗、プローブと対応する接触部分の抵抗が規定内であるかどうかを判定する。 According to one aspect of the invention, there is testing apparatus for testing devices (verification device), determines whether the resistance between the probe / contact interfaces, resistance of the contact portion corresponding to the probe is within the prescribed.

この発明の1側面によると、検査装置は測定回路(measurement circuitry)を備え、各プローブ/コンタクトインターフェースの電圧低下を感知する。 According to one aspect of the invention, the inspection apparatus includes a measurement circuit (Measurement Circuitry), senses the voltage drop of each probe / contact interface.

この発明の1側面によると、測定回路は、プローブ/コンタクトインターフェースと対応する接触ポイントの間の抵抗が所定の制限内であるかどうかを判定する検査デバイスをさらに含む。 According to one aspect of the invention, the measurement circuit further comprises a testing device determines whether the resistance between the contact points and the corresponding probe / contact interface is within a predetermined limit.

この発明の1側面によると、複数(plurality)の電流リミッタのうちのそれぞれは、複数の電流リミッタのうちの他のもの(other ones)から独立して始動と停止を行う。 According to one aspect of the invention, each of the current limiter of the plurality (Plurality), performs start and stop independently of the other ones of the plurality of current limiters (other ones).

この発明の1側面によると、電流リミッタはオープンループコントローラーとして構成される。 According to one aspect of the invention, the current limiter is configured as an open loop controller.

前述の接触部分を多数含む半導体デバイスを含むウエハ及びチップフォームの半導体デバイスに高電流を流すというテスト装置の発明の1側面によると、この方法には、半導体デバイスで複数の接触部分のそれぞれに複数のプローブが結合すること、独立して複数のプローブの各プローブを流れる電流を規定内に制限することが含まれる。 According to one aspect of the invention a test device of high currents to the semiconductor device wafer and chip form that contains a semiconductor device including a large number of contact portions of the foregoing, the method, a plurality each of the plurality of contacts with a semiconductor device that the probe binds, it involves limiting the current independently through each probe of the plurality of probes within the specified.

この発明の1側面によると、この方法では問題を発見すると同時に、プローブに流れる電流をストップさせる。 According to one aspect of the invention, at the same time to discover the problem with this method, stops the current flowing through the probe.

この発明の1側面によると、この方法にてプローブとパッドの間の抵抗値が判断できるという事になる。 According to one aspect of the invention, the resistance value between the probe and the pad in this method is the fact that it can be determined.

この発明の1側面によると、抵抗の測定では各コンタクトインターフェースの電圧低下の測定が行われる。 According to one aspect of the invention, the measurement of the resistance measurement of the voltage drop of each contact interface is performed.

この発明の1側面によると、電圧低下の測定では各プローブに測定電流を流し、その結果コンタクトインタフェースに起こる電圧低下の測定が行われる。 According to one aspect of the invention, the measurement of the voltage drop flow measurement current to each probe, its measurement result of the voltage drop which occurs on the contact interface is performed.

この発明の1側面によると、単独電流制限とは電流を制限するのにオープンループコントローラーを使用する事を含む。 According to one aspect of the invention, the single current limiting includes using an open-loop controller to limit the current.

この発明の1つの側面によると、この方法では、複数のプローブのうち1つでも電流が規定のレベルを超えた場合に信号を発生させる。 According to one aspect of the invention, in this way, current even one of the plurality of probes to generate a signal if it exceeds the specified level.

この発明の1側面によると、この方法では、信号が発生すると同時に複数のプローブに流れる電流をストップする。 According to one aspect of the invention, in this way, to stop the current flowing through the plurality of probes at the same time the signal is generated.

この発明の1つの側面によると、テスト装置の複数のプローブとウエハ及びチップフォーム半導体デバイスの複数の接触ポイントとの間の接触抵抗を測定する方法であって、前記接触ポイントは、前記半導体デバイスの1番目、または2番目のジャンクションに一致し、前記テスト装置は、前記複数のプローブのそれぞれに接続された複数の電流リミッタをさらに含み、上記方法は、前記複数の電流リミッタのそれぞれを前記1番目、2番目のジャンクションに接続すること、既知電流を前記複数のプローブ経由で前記1番目、2番目のジャンクションに流すこと、前記半導体デバイスが動作中に、前記1番目、2番目のジャンクションの最初の電圧を測定すること、1番目または2番目のジャンクションのどちらかに接続された電流リミッタの1つを除 According to one aspect of the invention, a method for measuring the contact resistance between the plurality of probes and the wafer and a plurality of contact points of the chip forms a semiconductor device testing apparatus, the contact point of the semiconductor device first, or it matches the second junction, the test device, the further comprises a plurality of a plurality of current limiters connected to the respective probe, the method, the first of each of the plurality of current limiters , it is connected to a second junction, the known current through the plurality of probe first, to flow to the second junction, in said semiconductor device is operating, the first, the first of the second junction measuring the voltage, removing one of the first or second connected current limiters to either of the junction てすべてをストップさせ、もう一方の1番目のジャンクションまたは2番目のジャンクションに接続している電流リミッタは残しておくこと、前記半導体デバイスは起動したまま、前記1番目と2番目のジャンクションの間の2つ目の電圧を測定すること、そして既知電流と前記1番目と2番目の電圧の違いをベースに接触抵抗を決定することを包含する。 Te to stop the all be left in the current limiter connected to the other of the first junction or second junction, while the semiconductor device is started, between the first and second junction it measures the second voltage, and comprises determining the contact resistance difference between the known current and the first and second voltages to the base.

前述の、そして関連する目的の達成に貢献する発明は、この申請書内で完全に説明、指摘された特徴を持っている。 Foregoing, and contribute to the achievement of the related object invention is fully described in this application, it has pointed out feature. 以下の詳細と添付の図面は発明の実例である。 The following details and accompanying drawings are illustrative of the invention. これらの具体化はインディケイティブ(indicative)であるが、発明のその他の狙い、利点、新規の特徴は、以下の詳細な説明と図面により明らかになる。 These embody are indicators Legislative (Indicative), other aims of the invention, advantages, novel features will become apparent from the following detailed description and drawings.

図1は発明に基づいた半導体デバイスをテストする代表的なシステムの簡単なブロック図である。 Figure 1 is a simplified block diagram of an exemplary system for testing semiconductor devices based on the invention. 図2はボンディングパッド部を示しているウエハのパワーデバイスチップの分解図を含む代表的なパワー半導体ウエハの回路図である。 Figure 2 is a circuit diagram of a typical power semiconductor wafer including an exploded view of the power device chip wafer showing the bonding pad portion. 図3は代表的なパワーデバイスプローブカードの横断面の図である。 Figure 3 is a diagram of a cross section of a typical power device probe card. 図4はテストの為にプローブが接続された代表的なパワーデバイスチップの平面図である。 Figure 4 is a plan view of an exemplary power semiconductor chip the probe is connected for testing. 図5は発明に基づいた電流制限プローブ保護とコントロールを制限する電流を含む代表的なUIS(Unclamped Inductive Switching)テストの回路図である。 Figure 5 is a circuit diagram of a typical UIS (Unclamped Inductive Switching) test comprising a current limiting the current limit probe protection and control based on the invention. 図6は、発明に基づいて高いテスト電流を印加する前にプローブチップ接触抵抗を測る代表的なプレテストを実行するための回路図である。 Figure 6 is a circuit diagram for performing typical pretest to measure the probe tip contact resistance before applying the high test current based on the invention. 図7は半導体デバイスのISW (inductive switching)テストを実行する代表的なシステムの回路図である。 Figure 7 is a circuit diagram of a representative system for performing the ISW (inductive switching) testing the semiconductor device. システムは発明に基づいた電流の制限をしている。 The system has a limit of current based on the invention. 図8は半導体デバイスの抵抗の切り換えテストを実行する代表的なシステムの回路図である。 Figure 8 is a circuit diagram of a representative system for performing the switching test of the resistance of the semiconductor device. 発明に基づいてシステムは接触抵抗測定を行う。 System based on the invention do contact resistance measurement. 図9は図7のシステムで使用する代表的なマザーボードの回路図である。 Figure 9 is a circuit diagram of an exemplary motherboard for use in the system of FIG. 図10は図8のシステムで使用する代表的なマザーボードの回路図である。 Figure 10 is a circuit diagram of an exemplary motherboard for use in the system of FIG. 図11は発明に基づいた代表的なソース電流リミッタサーキットの回路図である。 Figure 11 is a circuit diagram of a typical source current limiter circuit based on the invention. 図12は発明に基づいた代表的なドレイン電流リミッタサーキットの回路図である。 Figure 12 is a circuit diagram of an exemplary drain current limiter circuit based on the invention. 図13は図10と11の電流リミッタをシミュレートするための代表的なシミュレーションサーキットの回路図である。 Figure 13 is a circuit diagram of an exemplary simulation circuit for simulating the current limiter of FIG. 10 and 11. 図14はインダクタ電流に対する図13のシミュレーションサーキットの時間を示しているグラフである。 Figure 14 is a graph showing the time of the simulation circuit of FIG. 13 with respect to the inductor current. 図15はプローブ電流に対する図13のシミュレーションサーキットの時間を示しているグラフである。 Figure 15 is a graph showing the time of the simulation circuit of FIG. 13 for the probe current. 図16は電流リミッタ電圧に対する図13のシミュレーションサーキットの時間を示しているグラフである。 Figure 16 is a graph showing the time of the simulation circuit of FIG. 13 with respect to the current limiter voltage. 図17は接触電圧の低下に対する図13のシミュレーションサーキットの時間を示しているグラフである。 Figure 17 is a graph showing the time of the simulation circuit of FIG. 13 with respect to reduction of the contact voltage. 図18は発明に基づいてプローブと対応するボンディングパッド間の接触抵抗を決定する代表的方法を表すフローチャートである。 Figure 18 is a flow chart representing an exemplary method for determining the contact resistance between the bonding pads and corresponding probe based on the invention.

この発明は下記のように書くことが出来る。 This invention can be written as follows. 各図の番号にそれぞれ説明を書く。 Each of the number of each figure write a description.

図1を参照する場合、テスト装置1はチップ及びウエハフォームのテスト半導体デバイスに表示されている。 When referring to FIG. 1, the test device 1 is displayed in the test semiconductor device chip and wafer form. テスト装置1はテスト対象デバイス4(DUT)(例:半導体装置)のボンディングパッド3につながっている多くのプローブ2を含んでいる。 Test device 1 is a device under test 4 (DUT): it contains many probes 2 are connected to the bonding pad 3 (eg a semiconductor device). DUTが一定の評価基準を満たしているのかを判定する為にテスト電流はプローブ2とボンディングパッド3を介してDUT4に流されるかもしれない。 Test current in order to determine whether the DUT meets certain criteria might be flowed DUT4 via the probe 2 and the bonding pads 3. 各プローブサーキットに電流リミッタ5があり、他のプローブを流れる電流とは別に、プローブ2の各々に流れる全体の電流量を制限する。 There is a current limiter 5 to each probe circuit, the current through the other probes separately, limits the amount of current of the entire flowing in each probe 2. プローブを流れる電流を制限する事で、プローブ、DUT 、またテスト装置自体に与えられるダメージを防げる。 By limiting the current through the probe, prevent the damage done probe, DUT, also to the test device itself.

さらに、トリガ回路は各電流リミッタ5のモニターをし、事前に定義された状態を検出すると、トリガ回路6はSCR7を可能にする事ができ、SCR7はDUT4から電流を遠ざける。 Furthermore, the trigger circuit and the monitoring of the current limiter 5, when detecting the state of predefined trigger circuit 6 can allow for SCR7, SCR7 the draw current away from the DUT 4. 従ってDUT4やプローブ2への損傷を防ぐ、または最小に留める事ができる。 Thus prevent damage to DUT4 and probe 2, or can be kept to a minimum.

また、テスト装置1を使って、プローブ2とボンディングパッド3の間の接触抵抗が許容範囲内であるかどうかを判定する事ができる。 Further, by using the test apparatus 1, it is possible to determine whether the contact resistance between the probe 2 and the bonding pads 3 are acceptable. これによりテストを実行する前に欠陥のあるプローブを発見し、不正確なテスト結果を招く可能性を最小限に抑える事ができる。 Thus discovered probe defective before running the test, the can lead to inaccurate test results can be minimized.

電流リミッタ5の操作法とテスト前の接触抵抗測定のシステム使用法の詳細を以下に記す。 The procedure of the current limiter 5 and testing prior to contact resistance measurement system usage details described below.

Figure 2にパワーデバイスチップを20個含む代表的なパワーデバイス10の平面図がある。 There are a plan view of a typical power device 10 including 20 pieces of power semiconductor chip in Figure 2. 複数のボンディングパッド3を図解できるよう、チップの拡大図がある。 To allow illustrating the plurality of bonding pads 3, there is an enlarged view of the chip. ここではパワーデバイスチップについて記述しているが、ここで説明しているデバイスとメソッドはICを含むその他の半導体デバイスにも応用できる事に留意すべきである。 Here, although it describes a power device chip, devices and methods described here it should be noted that applicable to other semiconductor devices including IC.

ウエハ10のどのチップ20が仕様を満たしているか判定する為に代表的なパワーデバイスプローブカード(図3)を使っての電気的テストが各チップに対して行われる。 Electrical tests using representative power device probe card (FIG. 3) to the wafer 10 throat chip 20 to determine whether specifications are met is performed for each chip. ボンディングパッド(bonding pads)3を通してチップ20それぞれへの電気的接触が行われる。 Through the bonding pads (bonding pads) 3 electrical contact to the chip 20, respectively are performed. これらのボンディングパッド3はボンディングワイヤ(bonding wires)(図示せず)の接続ポイントを提供するという目的も兼ねている。 These bonding pads 3 also serves the purpose of providing a connection point of the bonding wire (Bonding Wires) (not shown). ボンディングワイヤはチップ20からそのパッケージまたはキャリアまでの伝道パスを提供する。 Bonding wires provide evangelism path to the package or carrier from the chip 20. また、ウエハ10のチップ20を電気的にテストする為の適当なプローブカードに接続する為の接触ポイントをプローブに提供する。 Further, to provide a contact point for connecting the chip 20 of the wafer 10 to an appropriate probe card for testing electrical to probe.

図3にウエハフォームでパワーデバイスチップ20をテストするのに代表的なプローブカード45の側面図がある。 There is a side view of an exemplary probe card 45 to test the power device chip 20 in the wafer form in FIG. プローブカード45は多数の細かいワイヤープローブ(fine wire probes)に接続しているプリントサーキットボード50を含む。 The probe card 45 includes a printed circuit board 50 that are connected to multiple fine wires probe (fine wire probes). これらのプローブ2は一般的にハンダ接続(solder connections)70でプリントサーキットボード50のトレース(traces)に接続される。 These probes 2 are commonly connected by solder connection (solder connections) 70 on the printed circuit board 50 of the traces (traces). プローブ20のチップは90に指定され、そのチップ20をテストするボンディングパッドの形状に合うよう配列される。 Chip of the probe 20 is designated as 90, is arranged to match the shape of the bonding pads to test the chip 20. プローブ2はここで説明されているように、エポキシまたはセラミックリング80によって特殊な形状になっている。 As the probe 2 is described here, it has become a special shape by an epoxy or ceramic ring 80. 細いワイヤーのプローブ2は一般的にタングステン、ベリウム、銅、または他の適切な金属でできている。 Thin probe 2 wire typically tungsten, is made beryllium, copper or other suitable metal. プローブのチップ90の直径は普通0.003インチから0.005インチの間である。 The diameter of the tip 90 of the probe is between ordinary 0.003 inches 0.005 inches. チップ90はボンディングパッド3 (図2)に接続するよう慎重に配置され、各パッド3に確実に接触する。 Chip 90 is carefully arranged so as to connect the bonding pads 3 (FIG. 2), to ensure contact to the pads 3. プローブ(Probe)2の形状はプローブチップ90がボンディングパッド3に押しつけられるようになっているので、"スクラビング(scrubbing)"と呼ばれるチップがパッド3を横切る横移動が起こる。 The shape of the probe (Probe) 2 is adapted to the probe tip 90 is pressed against the bonding pad 3, the chip called "scrubbing (scrubbing)" lateral transfer occurs across the pad 3. プリント基板50に完全に並行な水平面にすべてのプローブチップ90がある場合、このパッド3上で起こる"スクラビング"と呼ばれる動きは非常に予測しやすく、また再現性が高くなる。 If there are any probe tip 90 completely parallel horizontal plane to the printed circuit board 50, the motion called place "scrubbing" on the pad 3 is very easy to predict and reproducible increases. しかしプローブカード45を構成するのに必要な物理的プロセスがあるので、プローブチップ90はプリント基板50やボンディングパッドがあるチップ20の表面に対して完全に水平にはならない。 However, since there is a physical process that is required to configure a probe card 45, the probe tip 90 is not a perfectly horizontal to the surface of the chip 20 which is a printed circuit board 50 and the bonding pad. プローブチップ90が完全に傾いている場合(つまり"out of a planar"の状態)、低い位置にあるプローブチップ90のスクラビングは高い位置にあるプローブチップ90がパッド3と接触する前に各々のパッド3から離れてしまう可能性がある。 Each of the pads before when the probe tip 90 is fully tilted to (clogged state of "out of a planar"), the probe tip 90 in a high position scrubbing of the probe tip 90 at a lower position in contact with the pad 3 3 there is a possibility that away from. 同様に、プローブチップ90は、すべてのパッド3の全く同じ場所と接触するよう完璧に配置されない。 Similarly, the probe tip 90 is not perfectly placed in contact with all of exactly the same location of the pad 3. プローブチップ90とパッドのズレにより、チップがパッド3をコンタクトしていなかったり、パッド3のまわりの保護酸化膜にダメージを与える事がある。 The displacement of the probe tip 90 and the pad, the chip might not have contact pads 3, which it may damage the protective oxide film around the pad 3. 完全に傾いているプローブチップ90はパッド3が好ましい低抵抗接触を作る為に動力を作れないかもしれない。 Fully tilted and the probe tip 90 may not make a power to make the pad 3 is preferably a low resistance contact.

チップ20テスト用の低電流パスを提供するよう、複数のプローブチップ90はパッド3に接触するよう配置される。 To provide a low current path chip 20 testing, a plurality of probe tips 90 are arranged to contact the pad 3. スペースや電圧分離の問題があるので、プローブチップ90の数やプローブ2のスペースは制限される。 Since there is a problem of space and voltage isolation, the number and the probe 2 space probe tip 90 is limited. トレードオフはプローブ2のラージナンバー(larger number)間で作られるが、プローブ間の狭いスペースでは困難である。 Trade off is made between the probe 2 Large Number (larger number), it is difficult in a narrow space between the probes. プローブ2間のさらに狭いスペースでは高い電圧が発生する可能性があるが、最低限のスペースはアーク放電(arcing)を防ぐ為に必要なので、これもまた問題となる。 There is a possibility that a high voltage is generated in the narrower space between the probe 2, but since the minimum space required to prevent arcing to (arcing), a which is also a problem. 図4はパワーデバイスチップ20に接続しているプローブ2の典型的な構成を表したものである。 Figure 4 illustrates a typical structure of the probe 2 connected to the power device chip 20.

図4はパワーMOSFETやIGBTの典型的なパワーデバイスチップ20を示している。 Figure 4 shows a typical power device chip 20 of the power MOSFET or IGBT. 大きいパッド3は、パワーMOSFET用のソース接続かIGBT用エミッタ接続である。 Large pad 3 is the source or connected IGBT emitter connection for the power MOSFET.

パワーMOSFET用ドレイン接続、またはIGBT用コレクタ接続はパワーデバイスチップ20のバック(back)になる。 Power MOSFET for drain connection, or an IGBT collector connected becomes the back of the power device chip 20 (back). ドレイン、またはコレクタへの接続は図4のコンタクトエリア30で示しており、典型的なウエハプローバーチャックまたはシングルパワーデバイスチップ20のメタルホールディングプレートを表している。 Drain or connected to the collector shows the contact area 30 of Figure 4, it shows a metal holding plate of a typical wafer prober chuck or single power device chip 20,. 複数のプローブ2aは各ソース/エミッタに接続している。 A plurality of probes 2a is connected to the source / emitter. 複数のプローブ2bはテストコンタクトエリア30に接続しており、この部分はドレイン/コレクタ接続用としてパワーデバイスチップ20の裏につながっている。 Multiple probes 2b are connected to the test contact area 30, this part is led to the back of the power device chip 20 for the drain / collector connection. プローブ2の数は、そのうちのいくつかがパッド3またはテストコンタクトエリア30に接触しないように選ばれ、残りっているプローブの総電流リミットを超えないようにする。 The number of probes 2, some of which are chosen so as not to contact the pad 3 or test contact area 30, so as not to exceed a total current limit of the probe is Tsu rest. 電流パスから欠陥のある、または接触していないプローブ2が除去されるので、残りのプローブ2が追加電流を運ぶ。 From the current path defects, or since a probe 2 that is not in contact is removed, the remaining probe 2 carry additional current. プローブチップ90の接触抵抗は変化するので、いくつかのプローブ2は他のものより多くの電流を運ぶ。 Since the contact resistance of the probe tip 90 is changed, some of the probe 2 carries more than others of the current. ある時点で、欠陥のあるプローブ2がますます電流パスから除去されるので、一番低い接触抵抗で残っているプローブチップ90はその最大規定電流に達する。 At some point, since the probe 2 with a defect is removed from the increasingly current path, the probe tip 90 that remains at the very low contact resistance reaches its maximum specified current. このプローブ2の電流が増加すると、プローブを損傷させ、パワーデバイスチップ20にもダメージを与える可能性がある。 When the current of the probe 2 is increased, damage the probe, it may be damaged in the power device chip 20. プローブ2の1つはパワーデバイスチップ20のゲートに接触している。 One of the probes 2 are in contact with the gate of the power device chip 20. ケルビン接続やさらに確実な接続には複数のプローブが使用されるが、ゲート接続に高い電流は必要ないので、シングルプローブで十分である。 Although the Kelvin connection and further reliable connection multiple probes are used, since a high current is not required for the gate connection, it is sufficient a single probe.

プローブチップ90へのダメージを避けるために、各プローブ2の最大電流は制限される。 To avoid damage to the probe tip 90, the maximum current of each probe 2 is limited. プローブ2の1つでもその最大電流を超える場合、テストは中止され、プローブ2からの電流はストップされる。 If it exceeds the maximum current also one of the probe 2, the test is aborted, the current from the probe 2 is stopped. 図5はこの作業を行うシステムの例である。 Figure 5 is an example of a system for performing this task. テストシステム1はIGBTトランジスタ184のゲート170、コレクタ180、エミッタ182に接続されている。 Test system 1 gate 170, the collector 180 of the IGBT transistor 184 is connected to the emitter 182. 図示する為に、テストはUIS (Unclamped inductive Switching)になっているが、IGBTトランジスタ184のどのようなタイプの高電流テストでも原理は同じである。 To illustrate, the test has become a UIS (Unclamped inductive Switching), principle even at a high current test of the type, such as an IGBT transistor 184 throat is the same. IGBT 184のコレクタ180またはエミッタ182のプローブチップ90を通る高電流接続は電流リミッタ5によって規定の最大電流を超えないよう制限される。 High current connections through the collector 180 or the probe tip 90 of the emitter 182 of the IGBT 184 is limited so as not to exceed the maximum current defined by the current limiter 5.

1つのプローブチップ90の許容をはるかに超える高い電流がテストでは必要であるため、複数の接続がコレクタ180とエミッタ182に作られている。 Since high currents exceeding acceptable one probe tip 90 much is needed in the test, a plurality of connections are made to the collector 180 and the emitter 182.

最大電流を超える電流を決して流さないよう、個別の電流リミッタ5が各プローブチップ接続にある。 To never apply current that exceeds the maximum current, in a separate current limiter 5 is the probe tip connection. テストで電流が印加されている間、プローブチップ90の接触抵抗やワイヤリング抵抗など、異なったパス抵抗がプローブチップ90を通る各パスに生じる。 While current test is applied, such as contact resistance and wiring resistance of the probe tip 90, different path resistance is generated in each pass through the probe tip 90. こうして最低抵抗を持つプローブチップ90が他のものよりも大きい電流を通すようになる。 Thus the probe tip 90 with the lowest resistance so pass larger current than others. いくつかのプローブチップ90のパス抵抗が非常に高くなった場合、事実上接触を失って、電流パスの一部ではなくなり、総電流が利用可能な平行パスに分割されるので、他のプローブチップ90はより多くの電流を流せるようになる。 If some path resistance of the probe tip 90 is very high, losing virtually contact, no longer part of the current path, because the total current is divided into parallel paths available, other probe tip 90 could flow more current. プローブチップ90が規定を超える電流を流そうとした場合、電流―5は電流ソースモードに切り替わり、規定値を超える電流を制限する。 When the probe tip 90 is made to flow a current exceeding a prescribed current -5 switches to current source mode, limits the current exceeding the specified value. この時点でテストは無効となり、中止される。 At this point, the test is invalid, is canceled. テスト中のIGBT184やプローブチップ、テスタ1などを高い電流や電圧から守るようテストは終了されるべきである。 Tested to protect IGBT184 and probe tip during testing, and the tester 1 high current and the voltage should be terminated. そうする為にはプログラムした最大電流に達した場合に電流リミッタ5からシグナル186を発生させる。 The signal 186 is generated from the current limiter 5 when it reaches the maximum current that is programmed in order to do so. 次にこのシグナル186はIGBT184から離れているテスト電流をパスするトリガサーキット6を抜けて並行電流パス(この場合SCR 7)をターンオン(turn on)し、効率よくすべての高電流を排除し、プローブチップ90へのダメージを防ぐ。 Then parallel current paths This signal 186 leaves the trigger circuit 6 which passes the test current away from IGBT184 (in this case SCR 7) turn (turn on), eliminates efficiently all high current probe prevent damage to the chip 90.

他の方法として高いテスト電流を印加する前の過剰な接触抵抗がない各プローブチップを測定するプレ測定がある。 There are pre-measured to measure the probe tip is no excessive contact resistance before applying the high test current as another method. これは上記の方法と併用できる。 This can be used in combination with the above method. 図6で測定コントロールサーキット192はそれぞれのコントローラー180とエミッタ182プローブコンタクトの電圧低下を測定ライン194経由で測定している。 Measurement Control Circuit 192 in FIG. 6 is to measure the voltage drop of each controller 180 and the emitter 182 probe contact via measurement line 194. エミッタケルビン測定ポイント196でこの測定を参照する。 In the emitter Kelvin measurement point 196 to refer to this measurement. 接触抵抗の測定の詳細は下記及び図18にある。 Details of the contact resistance measurement is below and in Figure 18.

図7及び8は典型的なテスト半導体デバイスを表している。 7 and 8 represent the typical test semiconductor devices.

図7ではアバランシェとISW(inductive switching)テスト用のテストシステム200aを、図8はRSW用の標準的なテストシステム200bを図解している。 7 avalanche and ISW the (inductive switching) test system 200a for testing, Figure 8 illustrates a standard test system 200b for RSW. 200a 、200b それぞれのシステムには、ウエハプローブシステム202、プローブカードマザーボード204、IGDプローブカードフィクスチャ(fixture)206 、プローブカード45、チップキャリア210が含まれる。 200a, the 200b of each system, a wafer probe system 202, the probe card motherboard 204, IGD probe card fixture (fixture) 206, the probe card 45 includes a chip carrier 210. 以下に詳細があるように、それぞれの構成(ISWやRSW)はプローブカードマザーボード経由で設置されるが、その他の設置も可能である。 As is detailed below, but each configuration (ISW or RSW) is placed over the probe card motherboard other installation it is also possible. ウエハプローブシステム202、マザーボード204、プローブカード45、キャリア210は、コントロールシグナルやデータシグナルを相互で交換できるよう電気導線(例:リボンケーブル、バスインターフェース等)で電気的に結合している。 Wafer probe system 202, the motherboard 204, the probe card 45, the carrier 210, electrical leads to be able to exchange control signals and data signals in each other (e.g. ribbon cable, a bus interface, etc.) are electrically coupled.

テストシステム200aと200bの電力はウエハプローブシステム202から供給される。 Power test systems 200a and 200b are supplied from the wafer probe system 202. ウエハプローブシステム202にはDC電源、(例:24 VDC電源(24 VDC source)など)やプログラム可能な電流ソース214(例:0-10アンププログラマブル電流ソース(0-10アンププログラマブル電流ソース(0-10amp programmable current source))などが含まれている。 DC power supply, the wafer probe system 202 (e.g., 24 VDC power supply (24 VDC source), etc.) or programmable current source 214 (e.g., 0-10 amp programmable current source (0-10 amp Programmable Current Source (0 10amp programmable current source)) are included, such as.

また、ウエハプローブシステム202は各システムコンポーネントへのダメージを防ぐ、または最小限に留める為の安全回路がある。 The wafer probe system 202 prevents damage to the system component, or a safety circuit for minimizing. 特にコレクタ(ドレイン)電流リミッタ5bとエミッタ(ソース)電流リミッタ5aがテスト中のデバイス(DUT)に流れるテスト電流を制限またはクランプする。 Particularly collector (drain) current limiters 5b and the emitter (source) current limiter 5a limits or clamps the test current flowing to the device (DUT) under test. 各電流リミッタ5bと5aの詳しい説明は次項に記す。 Full description of each current limiter 5b and 5a is referred to in the next section.

ウエハプローブシステム202にも電圧測定装置222が組み込まれ、コレクタ電流リミッタ5bとエミッタ電流リミッタ5a間の電圧を測定する事も可能である。 Voltage measuring device 222 to the wafer probe system 202 is incorporated, it is also possible to measure the voltage between the collector current limiters 5b and the emitter current limiter 5a. 電圧測定装置222はサーキット、または同種のものを感知するデジタル電圧である。 Voltage measuring device 222 is a digital voltage sensing things circuit or the like. 図18についての詳細は後述するが、電圧測定デバイス222が得た測定値はプローブとDUT4間の接触抵抗の測定に使用される事がある。 For more information later for 18, but the measured value the voltage measuring device 222 was obtained may be used to measure the contact resistance between the probe and DUT 4.

さらに、ウエハプローブシステム202は各種インターフェースを備える事ができる。 Further, the wafer probe system 202 can be provided with various interfaces. インターフェース224は外部機器(例:スコープトリガ(scope trigger)、エミッタセンス(emitter sense)、コレクタ電圧、コレクタ電流、ゲートセンス(gate sense)等)との通信を可能にする。 Interface 224 is an external device: to enable communication with (eg scope trigger (scope trigger), an emitter sense (emitter sense), the collector voltage, the collector current, the gate sense (Gate sense), etc.). 通信インターフェース226はデバイス間の通信を可能にする。 Communication interface 226 enables communication between devices. これらの通信インターフェース226アースネットインターフェース、RS-232インターフェース、IEEE-488インターフェース等が含まれる事がある。 These communication interfaces 226 ground net interface, RS-232 interface, which it may contain IEEE-488 interface or the like. また、ウエハプローブシステム202には外部機器にアクセス可能な各種テストポイント228の組み込みも可能である。 Further, the wafer probe system 202 is also possible incorporation of access to an external device capable of various test points 228. 例:UISテスタ1(図7)(例:関心ノード(nodes of interest)での電圧測定など)230(図8)(例:システム200bへの高電圧供給)外部機器は次に、データを解析してDUT4が許容可能かどうかの判断をする場合がある。 Example: UIS tester 1 (FIG. 7) (e.g. interesting node (such as a voltage measured at the nodes of interest)) 230 (FIG. 8): an external device (eg a high-voltage supply to the system 200b) then analyzes the data and DUT4 and there is a case where the determination of whether acceptable.

ウエハプローブシステム202はマザーボード204にリボンケーブル232かまたは同種のもので接続されている。 Wafer probe system 202 is connected with that of the ribbon cable 232 or homologous to the motherboard 204. 図7、図8の一般的なシステム200aと200bでは、所望のテスト構成にする為にマザーボード204を使用している。 7, the general system 200a and 200b in FIG. 8, using the motherboard 204 to the desired test configuration. (例: ISW、RSW)図8と図9の各構成の詳細は事項で説明する。 (Example: ISW, RSW) details of each configuration of FIG. 8 and FIG. 9 described matters.

マザーボード204はリボンケーブル232でウエハプローブシステム202に接続され、さらにプローブカード45、チップキャリア210、DUT4にも接続されている。 Motherboard 204 is connected to the wafer probe system 202 in the ribbon cable 232 is also connected to the probe card 45, the chip carrier 210, DUT 4. 例えばマザーボード204からの電気導線はプローブカード45の端子(図示せず)に接続される場合がある。 For example the electrical wires from the motherboard 204 may be connected to the terminals of the probe card 45 (not shown). これらの端子は順番にDUT4 のボンディングパッドに接しているプローブ2に、または直接チップキャリア210に接続されたりする。 These terminals to the probe 2 in contact with the bonding pad DUT4 sequentially, or or is connected directly to the chip carrier 210. プローブカード45とチップキャリア210は備え付けされているか、そうでなければプローブカードフィクスチャ(fixture)206によってサポートは可能である。 Probe card 45 and the chip carrier 210 are either equipped, it is possible supported by the probe card fixture (fixture) 206 otherwise. (例:サーキットボード、またはそれに準ずるもの)さらに、ウエハプローブシステム202とマザーボード204と分離したプローブカード45とチップキャリア210をハウジングすれば作業環境でもこの2つの移動が可能である(ウエハプローブシステム202が停止、またはほぼ停止中に)。 (E.g. circuit board or equivalent to the above) Further, if the probe card 45 and the chip carrier 210 which is separate from the wafer probe system 202 and the motherboard 204 housing in the working environment are possible for the two mobile (wafer probe system 202 but during the stop, or almost stopped).

図9はISW用に構築された代表的な204'の回路図である。 Figure 9 is a circuit diagram of a typical 204 'built for ISW. 一般的にマザーボード204'は図7のシステム200aと合わせて使われる。 Generally motherboard 204 'is used together with the system 200a of FIG.

マザーボード204'にはリボンケーブルコネクター232a'(エミッタ/ソース) 232b'(コレクタ/ドレイン)232c'(シグナル)が組み込まれており、それぞれマザーボード204'をウエハプローブシステム202に接続する為に複数のターミナルを備えている。 'Ribbon cable connectors 232a to' motherboard 204 (emitter / source) 232b '(collector / drain) 232c' (signal) is built, a plurality of terminals for connecting the motherboard 204 'to the wafer probe system 202, respectively It is equipped with a. ウエハスプローブシステム202とマザーボード204' 間でコントロールシグナル、データシグナル及び同等のものがリボンケーブル232a-232cやそれぞれのコネクタ232a'-232c'を介して交換される場合がある。 Wafer scan probe system 202 and the motherboard 204 'between the control signal, one of the data signals and the like ribbon cables 232a-232c and respective connectors 232a'-232c' which may be exchanged over. さらに複数のダイオードDEI-DE56とDSEIは共にそれぞれのアノードに接続され、一方ツェナダイオード240のアノード(別名クランプ(clamp)240 )はダイオードのDEI-DE56とDSEIの陽極に接続される。 Furthermore plurality of diodes DEI-DE56 and DSEI are both connected to the respective anode, whereas the anode of the Zener diode 240 (also known as clamp (clamp) 240) is connected to the anode of the DEI-DE56 and DSEI diode. ダイオードDEI-DE56のカソードはコネクタ242aの各々の端末に接続される。 The cathode of the diode DEI-DE56 are connected to each terminal of the connector 242a. それぞれのこれらの端末はプローブカード45のそれぞれのプローブ2(図9には示していない)に接続される場合がある(例:1ターミナルにつき1カソードと1プローブ)。 Each of these terminals has may be connected to each of the probe 2 of the probe card 45 (not shown in FIG. 9) (Example: Terminal 1 per cathode and one probe). 端末とそれに対応するプローブがDUTからのシグナルの供給、または取得を可能にする。 Supply terminals and signal from the probe is DUT corresponding thereto, or to allow for acquisition. さらにダイオードのDEI-DE56とDSEIのカソードはエミッタコネクタ232a'の各端末に接続される。 Further cathodes of DEI-DE56 and DSEI diode is connected to each terminal of an emitter connector 232a '. ダイオードDSEIのカソードも電流トランスCT2の最初の入力端子に接続される。 The cathode of the diode DSEI also connected to the first input terminal of the current transformer CT2.

クランプ240のカソードはダイオードDCI-DC40の各カソードに接続され、一方ダイオードDCI-DC40の各アノードはコネクタ242bの各端末に接続される(1端末あたり1つのアノード)。 The cathode of clamp 240 is connected to the cathode of the diode DCI-DC40, whereas the anode of the diode DCI-DC40 are connected to respective terminals of the connector 242b (1 one anode per terminal). 上記のようにコネクタ242bの各端末が、DUT4からのシグナルの入手、またはDUT4へのシグナルの送信ができるようプローブカード45のそれそれのプローブ2と接続される場合がある。 Each terminal connector 242b as described above, may be connected with that of its probe 2 of the probe card 45 to allow transmission of the signal to obtain a signal, or to DUT4 from DUT4. さらにダイオードDCI-DC40の各アノードはコネクタ232b'のそれぞれの端末に接続される。 Furthermore diode each anode of DCI-DC40 are connected to respective terminals of the connector 232b '.

電流トランスCTIモニターはDUT4 を通過する総電流をモニターし、電圧変換機CTIからのシグナルの244を差動アンプ246aの入力に送り、差動アンプ246aの出力はシグナルコネクタ232c'の端末に接続される。 Current transformer CTI monitor monitors the total current through the DUT 4, sends a 244 signal from the voltage converter CTI input of the differential amplifier 246a, the output of the differential amplifier 246a is connected to a terminal of the signal connector 232c ' that. 差動アンプ246aの出力はコレクタ電流を表す。 The output of the differential amplifier 246a represents a collector current.

電流トランスCT2に話を戻すと、絶縁トランスITIの2番目の入力端子はプローブ2(図9には示していない)に接続されているであろうコネクタ242cの端末に接続される。 Returning to the current transformer CT2, isolation transformer ITI of the second input terminal is connected to the probe 2 terminal of the would will connector 242c that are connected to (not shown in FIG. 9). 電流トランスCT2の出力端末は差動アンプ246bの入力に接続され、差動アンプ246bの出力は信号コネクタ232c'の端末に接続される。 Output terminals of the current transformer CT2 are connected to the input of the differential amplifier 246b, the output of the differential amplifier 246b is connected to a terminal of the signal connector 232c '. これによりプローブシステム202はシグナルをモニターできる。 Thereby probe system 202 can monitor the signal. 差動アンプ246bの出力はセンスエミッタ電流を表す。 The output of the differential amplifier 246b represents the sense emitter current.

さらに242c DUT4に接続されているコネクタの端子やプローブ2からチップキャリアセンスシグナルとバックサイドコレクタセンスシグナルを入手する。 Further connected to be obtained from the terminal and the probe 2 of the connector and tip carrier sense signal and a backside collector sense signals are to 242c DUT 4. Klをリレーするためにこれらのシグナルは送信され(例:端末4と6のリレーK1)るが、通常リレーKlのオープンポールは差動アンプ246cの入力に接続される(例:端末3と5)。 These signals to relay Kl is sent: While (eg terminal 4 and relay K1 6) Ru, open pole normal relay Kl is connected to the input of the differential amplifier 246c (eg terminal 3 and 5 ). 差動アンプは接触抵抗測定を計算するのに使用するキャリアからコレクタの電圧を表す。 Differential amplifier represents the voltage of the collector from the carrier to be used to calculate the contact resistance measurement. これはシグナルコネクタ232c'の端末に接続され、ウエハスプローブシステム202のモニタリングを可能にする。 It is connected to a terminal of the signal connector 232c ', to allow monitoring of the wafer scan probe system 202. リレーK1(例:端末1と2をcoilする為に電圧を印加しての)の操作をコントロールすることで、ゼロボルトからキャリア〜コレクタの電圧間で差動アンプ246cの出力を切り換えることができる。 Relay K1: By controlling the operation (eg for applying a voltage to coil terminals 1 and 2), it is possible to switch the output of the differential amplifier 246c from zero volts between the voltage of the carrier-collector.

ケルビンエミッタ2のシグナルに伴うバックサイドコレクタセンスシグナル(コネクタ242cに接続された端末とプローブ経由でDUTから取得される)が差動アンプ246dの入力に接続される。 Backside collector sense signals due to Kelvin emitter 2 signal (obtained from the DUT via a terminal connected with the probe to connector 242c) is connected to the input of the differential amplifier 246d. 抵抗デバイダーのR9、R1、Rl1、R12は減少して、入力電圧を差動アンプに適合される。 R9, R1, Rl1, R12 of the resistor divider is reduced is adapted to the input voltage to the differential amplifier. コレクタの電圧を表す差動アンプ246dの出力はシグナルコネクタ232c'の端末に接続され、ウエハスプローブシステム202のモニタリングを可能にする。 The output of the differential amplifier 246d representing the voltage at the collector is connected to a terminal of the signal connector 232c ', to allow monitoring of the wafer scan probe system 202.

コネクタ242eの端子に接続されたプローブ2(図示せず)経由を経由してDUT4 から送られたゲートセンスシグナルとケルビンエミッタ2シグナルを差動アンプ246eの入力に送信する。 Transmitting a gate sense signal and Kelvin emitter 2 signals sent connector probe connected to the terminal of 242e 2 (not shown) via a via from DUT4 to the inputs of a differential amplifier 246e. ゲート電圧を表す差動アンプ246eの出力をシグナルコネクタ232c'の端末に接続して、ウエハプローブシステム202に送る。 Connect the output of the differential amplifier 246e representing the gate voltage to the terminal of the signal connector 232c ', and sends the wafer probe system 202.

ウエハプローブシステム202から得たゲートドライバーシグナルはコネクタ232c'の端末経由で取得され、ゲートドライバー248の入力に送信される。 A gate driver signals obtained from the wafer probe system 202 is retrieved via a terminal of the connector 232c ', it is transmitted to the input of the gate driver 248. さらにコネクタ242cの端末に接続されたプローブ2(図9には示していない)経由でDUT220からケルビンエミッタ1シグナルを取得する。 Further (not shown in FIG. 9) probe 2 connected to a terminal of the connector 242c acquires Kelvin emitter 1 signals from DUT220 via. そしてゲートドライバー248の出力はコネクタ242cの端末とプローブ2を経由してDUT4に送られる。 The output of the gate driver 248 is sent to the DUT4 via terminal and probe 2 of the connector 242c. ゲートドライバー248はDUT4の為のゲート信号を提供する。 The gate driver 248 provides a gate signal for the DUT4.

ゲートドライバー248の出力とゲートセンスシグナル(プローブ2とコネクタ242c経由でDUT4から取得される)をゲートセンスケルビンチェックサーキット250に送る。 Send output and gate sense signal of the gate driver 248 (obtained from DUT4 via probe 2 and connector 242c) to the gate sense Kelvin check circuit 250. 同様に、エミッタセンスケルビンチェックサーキット252はコネクタ242cの対応する端子に接続されたそれぞれのプローブ2を経由してDUT4からケルビンエミッタ1シグナルとケルビンエミッタ2シグナルの両方を受信する。 Similarly, emitter sense Kelvin check circuit 252 receives both corresponding Kelvin emitter 1 signal and Kelvin emitter 2 signals from DUT4 via respective probe 2 connected to the terminal of the connector 242c. シグナルコネクタ232c'のそれぞれの端子経由でゲートセンスケルビンチェックサーキット250とエミッタセンスケルビンチェックサーキット252の出力をウエハプローブシステム202に送る。 Send the output of gate sense Kelvin check circuit 250 and the emitter sense Kelvin check circuit 252 to the wafer probe system 202 via respective terminals of the signal connectors 232c '.

代表的なマザーボード204'は、業界の基準凹凸試験条件(例:デバイスのブレイクダウン電圧をオーバーさせてデバイスにエネルギーを吸収させるテスト)に従ってデバイスのアンクランプスイッチング(例:アバランシェテスト)を行えるよう構成される。 Typical motherboard 204 ', the reference unevenness test conditions in the industry: Device unclamping switching according (eg breakdown voltage over the allowed and tested to absorb energy to the device of the device) (eg avalanche test) configured to perform the It is. 集めたデータを基準に、デバイスがダメージを受けずにエネルギーを吸収できるかどうか判定する。 Based on the collected data, it determines whether the device can absorb energy without damage. クランプ240はアンクランプされたスイッチングテストの間サーキットから取り外される。 Clamp 240 is removed from between the switching tests unclamped circuit.

代表的なマザーボード204で行われたその他のテストは、クランプ(clamped) ISWテストである(例:デバイスがタイミング制限内でラッチング(latching)をオンまたはオフにする事なく既定量の電流を切り換えることができるかどうか判定するためのテスト)テスト中、電圧はデバイスにチェックされ、規定のレベルを超えないように制限される。 Other tests performed by the typical motherboard 204 is a clamp (clamped) ISW test (e.g. switching the predetermined amount of current without the device on or off latching (LATCHING) within timing constraints during the test) test to determine if it is, the voltage is checked in the device is limited so as not to exceed the specified level. 電圧が規定のレベルを超えた場合、エネルギーはクランプ240とダイオードDEI-DE56とDCI-DC40により消散される。 When the voltage exceeds a prescribed level, the energy is dissipated by the clamp 240 and the diode DEI-DE56 and DCI-DC40.

クランプ、アンクランプの両テストで、差動アンプ246aとシグナルコネクタ232c'経由で実際の電流データを電流トランスCTIから得て、ウエハプローブシステム202に送る。 Clamps, in both tests unclamping, with the actual current data via the differential amplifier 246a and the signal connector 232c 'from current transformer CTI, and sends the wafer probe system 202.

ISWテストの間、電流はDUTを通り抜ける。 Between the ISW test, the current through the DUT. テストのインダクティブ(inductive)な性質上、エネルギーはシステムの中に蓄えられる。 On a inductive (inductive) nature of the test, the energy is stored in the system. DUT4がスイッチオフになった際、DUT4へは電圧がかからなくなる。 When DUT4 is turned to switch off, no longer applied voltage is to DUT4. つまりDUT4は高電圧によるスパイクの問題はなくなると考えられる。 That DUT4 is considered to be not spike of problems due to high voltage.

クランプテスト中DUT4を保護するために、クランプ240とダイオードDEI-DE56はDCI-DC40は供給された電流を消散できる電流パスを効率よく提供する。 To protect the clamp during testing DUT 4, clamp 240 and the diode DEI-DE56 is DCI-DC40 provides efficient current paths that can dissipate the current supplied. 言い換えると、クランプがアクティブの時、DUT4によってチェックされた電圧は規定のクランプ値に制限される。 In other words, when the clamp is active, the voltage that is checked by DUT4 is limited to the clamp value prescribed.

こうしてDUT4を通過する電圧がそのブレイクダウン電圧を超えないようにする。 Thus voltage across the DUT4 does not exceed the breakdown voltage. クランプ回路はDUTを通過する電圧レベルが規定レベルを超えた際に働く受動回路になり得る。 The clamp circuit can be a passive circuit which acts upon a voltage level which passes through the DUT exceeds a specified level.

クランプまたはアンクランプ ISWテストの間、デバイスを通過する電流はDUTに送信されたゲート信号と比較してモニターされる場合がある。 Between the clamp or unclamp ISW test current through the device which may be monitored in comparison with the gate signal transmitted to the DUT. (例:電圧トランスCTIと差動アンプサーキット246a-246e経由)。 (Eg via voltage transformer CTI and the differential amplifier circuit 246a-246e). スイッチングウエーブフォームとしてモニターされた電流を使用できる。 The monitored current as the switching wave form can be used. 万が一クランプ240が作動した場合(例:クランプISWテスト中)DUT電流はDUT4か電流トランスCTIではなく、クランプ240、DEI-DE56、DCI-DC40を通過する。 If by any chance the clamp 240 is activated (eg clamping ISW under test) DUT current rather DUT4 or current transformer CTI, passes through the clamp 240, DEI-DE56, DCI-DC40.

クランプまたはアンクランプモードでの稼働中、差動アンプ回路246a-246eを経由してデータを集計し、ウエハプローブシステム202に送る。 During operation of a clamp or unclamp mode, it aggregates the data by way of the differential amplifier circuits 246a-246e, and sends the wafer probe system 202. こういった差動アンプ回路は、よく知られているのでここに詳細は記さない。 These differential amplifier circuit is not described in detail here because they are well known.

ここからはケルビンチェックサーキットについて説明する。 It describes Kelvin check circuit from here. (ゲートセンスケルビンチェックサーキット250及びエミッタセンスケルビンはサーキット252をチェックする)これらのサーキットはゲートとエミッタにそれぞれのプローブチップ90とボンディングパッド3間の導通状態についての情報を効率よく提供する。 (Gate sense Kelvin check circuit 250 and the emitter sensing Kelvin checks the circuit 252) These circuits provide efficient information about the conductive state between each probe tip 90 and the bonding pad 3 to the gate and the emitter. それぞれのケルビンチェックサーキット250と252の出力からの情報を利用して、各プローブのチップの同じボンディングパッドの抵抗を確実に低くする。 Using the information from the output of each Kelvin check circuit 250 and 252, to reliably reduce the resistance of the same bonding pad of each probe tip.

図10は、抵抗の切り替えができるよう構成された別の代表的なマザーボード204"を示す。例えば、マザーボード204"は、図8のシステム200bで使用できる。 Figure 10 "shows a. For example, the motherboard 204" Another exemplary motherboard 204 that switching of the resistor is configured to be can be used in the system 200b of Figure 8. さらにマザーボード204"には図9のマザーボード204'と同じコンポーネントがたくさん組み込まれている。簡略化する為に、マザーボード204と異なっている部分だけを説明する。 Furthermore the motherboard 204 "are incorporated lots of the same components as the motherboard 204 'in FIG. In order to simplify, only be described portions that differ from the motherboard 204.

マザーボード204"にはリボンケーブルコネクター232a'(エミッタ/ソース)232b'(コレクタ/ドレイン)と232c'(シグナル)が組込まれ、リボンケーブル232a-232cや同等のものでマザーボード204をウエハプローブシステム202に接続できるよう、それぞれ複数の端末(図示せず)を備えている。複数のダイオードDlEl-D8Elがそれぞれのカソードに共に接続される。 Motherboard 204 "ribbon cable connector 232a is in the '(emitter / source) 232b' (collector / drain) and 232c '(signal) is incorporated, the motherboard 204 to the wafer probe system 202 in those ribbon cables 232a-232c and equivalent as can be connected, each of which includes a plurality of terminals (not shown). plurality of diodes DlEl-D8El are both connected to the respective cathodes.

ダイオードD1E1-D8E1のアノードはコネクタ242aの個々の端末に接続され、これらの各端末はプローブカード45のそれぞれのプローブ2(図10には示されていない)と接続される場合がある(例:端末ごとに1つのカソードと1つのプローブ)。 The anode of the diode D1E1-D8E1 is connected to the individual terminals of the connector 242a, each of these terminals may be connected to each of the probe 2 of the probe card 45 (not shown in FIG. 10) (e.g. one cathode and one probe for each terminal). 端末とそれに対応するプローブはDUTからのシグナルの送信、受信を可能にする。 Terminals and probes corresponding transmission of the signal from DUT, allow for reception. さらに、ダイオードDlEl-D8ElのアノードがダイオードDlE2-D8E2のそれぞれのカソードに接続され、ダイオードDlE2-D8E2のカソードはエミッタコネクタ232a'のそれぞれの端末に接続される。 In addition, the anode of the diode DlEl-D8El are connected to respective cathodes of diodes DlE2-D8E2, the cathode of the diode DlE2-D8E2 is connected to a respective terminal of the emitter connector 232a '.

ダイオードのDSEIとDSE2のアノードは結合されて電流トランスCTIの最初の端末に接続される。 The anode of DSEI and DSE2 diode is connected to the first terminal of current transformer CTI coupled. ダイオードDSEIのカソードはダイオードDlEl-D8Elのカソードに接続され、ダイオードDSE2のカソードがエミッタコネクタ232a'の端末に接続される。 The cathode of the diode DSEI is connected to the cathode of the diode DlEl-D8El, the cathode of the diode DSE2 is connected to a terminal of an emitter connector 232a '.

ダイオードDlCl-D8Clのアノードはコレクタコネクタ232b'の各端末に接続される。 The anode of the diode DlCl-D8Cl is connected to each terminal of the collector connector 232b '. ダイオードDlCl-D8ClのカソードはそれぞれダイオードDIC2-D8C2のカソードに接続され、コネクター242bの端末に接続されたプローブ2(図10には示していない)経由で各ダイオードペアのカソードはDUT4に接続される。 The cathode of the diode DlCl-D8Cl is connected to the cathode of the diode DIC2-D8C2 respectively, the cathodes of the diode pair through the probe is connected to a terminal of the connector 242b 2 (not shown in FIG. 10) is connected to DUT4 .

ダイオードD1C2-D8C2の各アノードはそれぞれの抵抗R1C-R8C(つまりそれぞれの抵抗の最初の端末)に接続される。 Each anode of the diode D1C2-D8C2 is connected to a respective resistor R1C-R8C (i.e. first terminals of respective resistors). 各抵抗の2番目の端末はフィルタキャパシタC1の最初の端末に接続され、フィルタキャパシタC1の2番目の端末はダイオードのD1E1-D8E1とDSE1のカソードに接続される。 The second terminal of each resistor is connected to a first terminal of the filtering capacitor C1, the second terminal of the filtering capacitor C1 is connected to the cathode of the D1E1-D8E1 and DSE1 diode. 高圧電源230にはスイッチSW1があり、最初のコンデンサーC1に電力を供給する。 The high-voltage power supply 230 has switches SW1, which supplies power to the first capacitor C1.

ダイオードのDICI-D8C1とD1E1-D8E2は、電流リミッタの5bと5aにバックしてテスト電圧(電源(power supply)230)からの電流の逆流を防いでいる。 DICI-D8C1 with D1E1-D8E2 diodes, which prevents reverse current flow from the test voltage is back 5b and 5a of the current limiter (power (power supply) 230). 電流リミッタの5bと5aは抵抗を切り換える間は使用されない事に注意すべきである。 5b and 5a of the current limiter while switching the resistance is noted that not used. 電流リミッタの5bと5aは接触抵抗の測定にのみ使用される。 5b and 5a of the current limiter is used only to measure the contact resistance. 実際の電流制限は(各プローブ2への電流を制限する)抵抗R1C-R8Cが行う。 The actual current limit (limit the current to each probe 2) resistor R1C-R8C performed. すべての抵抗はDUT4に負荷を与える。 All of resistance gives the load to DUT4. 言い換えれば、デバイスはドレイン/コレクタサーキットに抵抗が組み込まれている。 In other words, the device resistance is built into the drain / collector circuit. そして電圧はデバイス全体に印加され、その結果、デバイスがonの時には特定の電圧がデバイスを流れ、offの時は電源230の電圧が流れる。 The voltage is applied across the device, as a result, device specific voltage flows through the device at the time of on, when the off flows the voltage of the power source 230. ダイオードD1C2-D8C2とD1E1 -D8E1は、接触抵抗測定の際に、抵抗が並列つなぎになるのを防ぐ。 Diodes D1C2-D8C2 and D1 E1 -D8E1, when the contact resistance measurements, the resistance is prevented from being in parallel tie. つまり、これらのダイオードは、負荷抵抗が接触抵抗測定を妨げないようにする。 That is, these diodes, so that the load resistance does not interfere with the contact resistance measurement.

図11に代表的な電流リミッタサーキットの図がある。 There is diagram of an exemplary current limiter circuit in Figure 11. 電流リミッタサーキットはソース(エミッタ)電流リミッタサーキット5aである。 Current limiter circuit is the source (emitter) current limiter circuit 5a. ドレイン(コレクタ)電流リミットサーキット5b(図12)については後述する。 It will be described later drain (collector) current limit circuit 5b (Fig. 12).

ソース電流リミッタサーキット5aは電源(例:1OVSOURCE REFライン300aと対応する10V SOURCE REF RETURNライン300b)に接続され、アイソレートされたDC‐DCコンバータ経由で電力の供給を受ける事もできる。 Source current limiter circuit 5a power: connected to (eg 10V SOURCE REF RETURN line 300b and the corresponding 1OVSOURCE REF line 300a), may also be supplied with power via a DC-DC converter which is isolated. 302やその他のキャパシタは、SOURCE REFライン300aとSOURCE REF RETURNライン300b(別称SOURCE COMMON 300b)の間で接続され、高周波ノイズをフィルターにかけることもできる。 302 and other capacitor is connected between the SOURCE REF line 300a and SOURCE REF RETURN line 300b (aka SOURCE COMMON 300b), high frequency noise may be filtered. さらに、電圧デバイダーサーキット304等をキャパシタ302に並列接続が可能である。 Furthermore, it is possible parallel connection of voltage divider circuit 304 and the like in the capacitor 302. 電圧デバイダーサーキット304は以下で説明するようい調整可能な電圧を供給できる。 Voltage divider circuit 304 can supply have adjustable voltage as described below.

標準的な電圧デバイダーサーキット304には第一抵抗306、可変抵抗308と第二抵抗310が組み込まれている。 The standard voltage divider circuit 304 first resistor 306, variable resistor 308 and second resistor 310 are incorporated. 第一抵抗の1番目の端末306は10V ソースREFライン300aに、第二抵抗306の2番目の端末は可変抵抗308の1番目の端末に、可変抵抗308の2番目の端末が2番目の抵抗体310の1番目の端末に接続される。 The first terminal 306 is 10V source REF line 300a of the first resistor, the second terminal of the second resistor 306 to the first terminal of the variable resistor 308, the second terminal is a second resistance of the variable resistor 308 It is connected to the first terminal body 310. 可変抵抗308の3番目の端末は電圧デバイダー304の電圧出力接続で、キャパシタ312の1番目の端末とアナログスイッチ314のNCポール(normally closed pole)に接続される(例:シングルポール、ダブルスローアナログスイッチ)抵抗310の2番目の端末とキャパシタ312の2番目の端末は共に10V ソースREFリターン(SOURCE REF RETURN)ライン300bに接続される。 The third terminal of the variable resistor 308 in the voltage output connection of the voltage divider 304 is connected to the NC pole of the first terminal and the analog switch 314 of the capacitor 312 (normally closed pole) (e.g. single-pole, double throw analog switch) the second terminal of the second terminal and the capacitor 312 of the resistor 310 are both connected to the 10V source REF return (sOURCE REF rETURN) line 300b. さらに以下の詳細にあるように、電圧デバイダーサーキットはバイアス電圧を提供し、このバイアス電圧によって電流リミッタサーキット5aのon/offが切り替えられる。 Further as in the following detailed, the voltage divider circuit provides a bias voltage, is switched on / off of the current limiter circuit 5a by the bias voltage.

アナログスイッチ314の端末V+は10 V ソースREFライン300aに接続され、NO(normally open pole)、V端末、およびアース端子(GND)は10V ソースREFリターンライン300bに接続される。 Terminal V + is the analog switch 314 is connected to a 10 V source REF line 300a, NO (normally open pole), V terminal, and the ground terminal (GND) is connected to the 10V source REF return line 300b. 端末のINはSOURCE OFFライン315に接続され、アナログ・スイッチの操作を行う。 IN terminal is connected to the SOURCE OFF line 315, operates the analog switch. 例えば、SOURCE OFFライン315(つまり端末のIN)でコントロールシグナルを適用したり外したりする事でアナログスイッチ314のCOMポールの電圧レベルはソースコモン(SOURCE COMMON)ライン300bと電圧デバイダー出力の間で切り換えられる。 For example, SOURCE OFF line 315 (i.e. terminal IN) switching voltage level of the COM poles of the analog switch 314 in it or remove or apply control signals in between the source common (SOURCE COMMON) line 300b and the voltage divider output It is. (つまりキャパシタ312の電圧)したがって、ソースライン315経由でそれぞれのソース(コレクタ)電流リミッタサーキット5bの有効/無効を個別に切り替える事ができる。 (I.e. the voltage of the capacitor 312) Thus, it is possible to enable / disable each source (collector) current limiter circuit 5b separately via the source line 315. 例えば独立した8ビットのポートは、それぞれの電流リミッタチャネルでコントロールシグナルを個々のアナログスイッチに供給する事もできる。 For example 8-bit ports independent can also be supplied to the control signal to each of the analog switches in each current limiter channel.

さらに、アナログスイッチ314のCOM(common pole)はパスデバイス316のゲートに(例:nチャネル絶縁ゲートFET(n-channel insulated gate FET))、パスデバイス316の電源はソースREFリターンライン300bに接続される。 Furthermore, COM (common pole) to the gate of the pass device 316 of the analog switch 314 (eg: n-channel insulated gate FET (n-channel insulated gate FET)), the power of the pass device 316 is connected to a source REF return line 300b that. キャパシタ318はパスデバイス316のゲートとソースの間に接続される。 Capacitor 318 is connected between the gate and the source of the pass device 316. パスデバイス316のドレインはダイオード320のアノードに接続され、ダイオード320のカソードはソースリミットライン322に接続される。 The drain of the pass device 316 is connected to the anode of a diode 320, the cathode of the diode 320 is connected to a source limit line 322. 図示しないが、一般的なソース電流リミッタサーキット5aには16個のソースリミットラインがあり、これらは結合(coupled)されたダイオードを含んでいる。 Although not shown, the common source current limiter circuit 5a has 16 source limit line, These include binding (Coupled) diodes. ダイオード320のアノードとパスデバイス316のドレインはソースライン324に接続される。 The drain of the anode and the pass device 316 of the diode 320 is connected to a source line 324.

ソースコモンライン300bはすべてのソース電流リミッタにバスされ、テスタ1、SCRトリガサーキット6、電流ソース、および電流測定サーキット(詳細は後述する。接触抵抗の測定に使用する事も有り。) に戻るよう接続される。 Source common line 300b is a bus to all the source current limiter, the tester 1, SCR trigger circuit 6, a current source, and current measurement circuit (described in detail below. There also be used to measure the contact resistance.) Back as It is connected.

ソースコモン系列ライン300bがソース電流リミッタサーキット5aで最もネガティブ(negative)なポイントである事が分かる。 It can be seen the source common line line 300b is the most negative (negatives) point in the source current limiter circuit 5a. さらに、ソース電流リミッタ5aとドレイン電流リミッタ5b(詳細後述)の両方がシャーシグラウンドに応じて変動する。 Furthermore, both the source current limiters 5a and the drain current limiter 5b (described in detail later) varies according to chassis ground. 稼働中、ソース電流リミッタサーキット5aの電圧デバイダー304はコンデンサー312をチャージし、チャージが終わると、アナログスイッチ314のNCポールに電圧を提供する。 In operation, voltage divider 304 of the source current limiter circuit 5a is charged capacitor 312, the charge is completed, to provide a voltage to the NC pole of the analog switch 314. アナログスイッチ314のNOポールはソースコモンラインに接続される(例:0ボルトで)。 NO pole of the analog switch 314 is connected to the source common line (e.g. 0 volts). ライン315でソースをオフシグナルにしている事から、アナログスイッチ314はNCポール(pole)しているか、もしくはCOMポール(pole)でNOポール(pole)となる。 From the fact that the source off signal on line 315, the analog switches 314 are either to NC pole (pole), or the NO pole (pole) in COM poles (pole). それはデバイス316をゲートでパスさせている(つまりゲート電圧は電圧デバイダーサーキットによって提供されたプリセットバイアス値か0Vになる)。 It is allowed to pass the device 316 at the gate (i.e. the gate voltage becomes the preset bias value or 0V provided by voltage divider circuit). 言い換えると、パスデバイスはソースオフライン315経由でon/offされる。 In other words, the pass device is on / off via the source offline 315. 当分野の技術者にとって喜ばしい事に、電圧デバイダーサーキット304は適切にパスデバイス316をバイアスするよう調整可能である。 In that gratifying for the person skilled in the art, the voltage divider circuit 304 is adjustable so as to bias the proper pass device 316. キャパシタ(Capacitor)318は低いACインピーダンスを与え、ミラーキャパシタンスフィードバック(Miller capacitance feedback)にもかかわらず、テストパルスの間パスデバイス316のゲート電圧を一定に保つ。 Capacitor (Capacitor) 318 gives a low AC impedance, despite Miller capacitance feedback (Miller capacitance feedback), keeping the gate voltage between test pulses pass device 316 constant. もう一つ強調しておきたいのは、電流リミッタが、アバランシェ(Avalanche)、RBSOA(Reverse Bias Safe Operation Area)、ISW、RSWといったどのようなテストにも影響しない。 The want to Another emphasized that the current limiter, avalanche (Avalanche), RBSOA (Reverse Bias Safe Operation Area), ISW, does not affect any such tests, such as RSW.

ダイオード320は16個のソースリミッタチャネルのダイオード「OR」接続を提供するコモンバス(common bus)にフィードされる。 Diode 320 is fed to the common bus (common in bus) to provide 16 sources limiter channel diode "OR" connection. ソースコモンライン300bと対応するソースライン324の間で、電圧が最も高いチャネルが優勢となり、その結果、ダイオード320をオンにする。 Between the source line 324 and the corresponding source common line 300b, it becomes superior highest channel voltage, thereby turning on the diode 320. このシグナルはそれから、電流リミッタのうちのどれかに過度の電流が存在するかどうかを判断する為に参照と比較される。 This signal then is compared with a reference in order to determine whether excessive current to any of the current limiter is present. その場合、SCRトリガサーキットは作動している。 In that case, SCR trigger circuit is activated.

例えば、電流リミッタサーキット5aの電流制限機能は、バイアス電圧をパスデバイス316に印加する事で有効/無効が切り替わる。 For example, the current limiting function of the current limiter circuit 5a is valid / invalid is switched by applying a bias voltage to the pass device 316. (例:アナログスイッチ314経由で、電圧デバイダー304、またはソースコモン300bからの電圧がパスデバイス316のゲートに送られる。)特定のプローブ2がさらに多くの電流を流した場合、対応するパスデバイス316を流れる電圧は上昇する。 (Eg. Via the analog switch 314, the voltage from the voltage divider 304 or the source common 300b, are sent to the gate of pass device 316) when a particular probe 2 shed more current, the corresponding pass device 316 voltage flowing through the rises. 結果、パスデバイス316は飽和状態から抜けて電流制限モードに入り、プローブ2を流れる電流は一定の値で保たれる。 Result, pass device 316 enters into a current limiting mode exits from the saturation, the current flowing through the probe 2 is kept at a constant value. )。 ). 特定のプローブの接触抵抗が他のプローブより低い場合、それぞれのパスデバイス316の電圧は上昇し続ける。 If the contact resistance of a particular probe lower than the other probe, the voltage of each of the pass device 316 continues to rise.

各パスデバイス316の電圧はダイオード320経由でロジカル判断する(それぞれのパスデバイスはドレイン/コレクタに接続された対応するダイオードを含む)。 Voltages of the pass device 316 is logical determined via diode 320 (each pass device includes a corresponding diode connected to the drain / collector). よって、他のパスデバイスと比較して最も高い電圧を持つパスデバイス316は優位となり、対応するダイオード320が伝導する。 Thus, the pass device 316 having the highest voltage as compared to the other pass device becomes dominant, the corresponding diode 320 conducts. その他のパスデバイスに対応するダイオードは、パスデバイスの電圧が低いため伝導しない。 Diode corresponding to the other pass device is not conducting because the voltage of the pass device is low.

ダイオードOR機能により、一番高い電圧を持つパスデバイス316はトリガサーキット6にプロバイド(provide)される。 The diode OR function, pass device 316 having the highest voltage is Purobaido (the provide) to the trigger circuit 6. その電圧が所定のレベルを超える場合、SCR7が有効となり、結果、デバイスとプローブから電流が取り除かれる。 If the voltage thereof exceeds a predetermined level, SCR7 is valid, the result, current is removed from the device and the probe.

ここで説明している電流リミットサーキットはオープンループ電流リミッタ(被制御パラメータのフィードバックシグナルを使用せずに動作するもの)を備えている。 Here current limit circuit being described is an open loop current limiter (which operates without a feedback signal of the controlled parameter). システムは電流がサーキットを流れているか否かに関係なく電流を制限する。 The system current limit current regardless of whether the flow circuit. サーキットの操作はアクティブなフィードバックループではなく、パスデバイスの特性に依存している。 Circuit operation is not active feedback loop is dependent on the characteristics of the pass device. (被制御パラメータのフィードバックシグナルを使用せずに動作する) オープン電流リミッタはフィードバック信号を必要とせず、システムが不安定になる可能性を避けられるという利点がある。 (It operates without a feedback signal of the controlled parameter) open current limiter does not require a feedback signal, there is an advantage that the system is avoided to be unstable.

図12は標準的な(コレクタ)電流リミッタサーキット5bの回路図である。 Figure 12 is a circuit diagram of a standard (collector) current limiter circuit 5b. 排水電流制限器サーキット5bはソースリミッタサーキット5aと同じであるが、相対する極性が逆になり、いくつかの回路素子(例:アナログ・スイッチ)は配列換えが必要となる。 Although drainage current limiter circuit 5b is the same as the source limiter circuit 5a, opposite polarity is reversed, some of the circuit elements (e.g., analog switch) is required recombination sequences.

ドレイン電流リミッタサーキット5b は電源に接続される(例: a-10V ドレインREFライン330a と対応する -10VドレインREFリターン(DRAIN REF RETURN)ライン330b)。 Drain current limiter circuit 5b is connected to a power source (eg: a-10V drain REF line -10V drain corresponding with 330a REF return (DRAIN REF RETURN) line 330b). 前述のソース電流リミッタサーキット5aのように、アイソレートされたDC‐DCコンバータ経由での電力供給も可能である。 As the source current limiter circuit 5a mentioned above, it is also possible the power supply via a DC-DC converter which is isolated. さらに、電圧デバイダーサーキット334やそれと同様のものが、キャパシタ332と並列に接続されていてもよい。 Moreover, the voltage divider circuit 334 and similar ones, may be connected in parallel with the capacitor 332. キャパシタ332または他のフィルタリング手段(filtering means)をドレインREFライン330aとドレインREFリターンライン330b(別称ドレインコモン(DRAIN COMMON)330b)間で接する事や、さらに、電圧デバイダーサーキット334や、または同種のものをキャパシタ332に並列接続する事も可能である。 It and the contact between the capacitor 332 or other filtering means (filtering means clustering) the drain REF line 330a and the drain REF return line 330b (aka drain common (DRAIN COMMON) 330b), further, the voltage divider circuit 334 and or the like, which it is a it is also possible to parallel connected to the capacitor 332.

標準的な電圧デバイダーサーキット334には1つめの抵抗336、可変抵抗338、及び2つめの抵抗340が組み込まれている。 The first resistor 336, variable resistor 338, and the second resistor 340 is incorporated in the standard voltage divider circuit 334. 抵抗336の1つめの端末は-10V ドレインREF330aに、抵抗336の2つめの端末は可変抵抗器338の最初の端末に接続される。 The first terminal of the resistor 336 to the -10V drain REF330a, 2 nail terminal of the resistor 336 is connected to the first terminal of the variable resistor 338. 可変抵抗338の2つめの端末は2番目の抵抗340の最初の端末に、可変抵抗338は電圧デバイダー334の電圧出力接続で、こちらは3つめの端末はキャパシタ342の最初の端末と、アナログスイッチ344のNC(normally closed)ポールに接続される(例:シングルポール、ダブルスローアナログスイッチ)。 The second terminal of the variable resistor 338 to the first terminal of the second resistor 340, variable resistor 338 is the voltage output connection of the voltage divider 334, here a first terminal of the third terminal capacitor 342, an analog switch It is connected to a 344 NC (normally the closed) pole (eg single pole, double throw analog switch). 抵抗340の2番目の端末とキャパシタ342の2番目の端末はともにドレインREFリターンライン330bに接続される。 The second terminal of the second terminal and the capacitor 342 of the resistor 340 are both connected to the drain REF return line 330b.

アナログスイッチ344の端末VとGNDは-10V ドレインREFライン330aに、端末V+とアナログスイッチ344のNOポールはドレインREFリターンライン330bに接続される。 Terminal V and GND of the analog switch 344 to -10V drain REF line 330a, NO pole terminal V + and the analog switch 344 is connected to the drain REF return line 330b.

前述のアナログスイッチ314、アナログスイッチ344の端末のINがアナログスイッチの操作をコントロールしている。 Above the analog switch 314, IN terminal of the analog switch 344 is controlled the operation of the analog switch. 例えば、DRAIN OFFライン345(つまり端末IN)のシグナルを適用するかしないかでアナログスイッチ314のCOMポールの電圧レベルはドレインREFリターンライン330bと電圧デバイダー出力の間(つまりキャパシタ342の電圧)で切り換える。 For example, switched DRAIN OFF line 345 (i.e. terminal IN) between the voltage level of the COM poles of the analog switch 314 whether to apply a signal drain REF return line 330b and the voltage divider output (i.e. the voltage of the capacitor 342) . よって、ドレイン(エミッタ)電流リミッタサーキット5aも個別に始動、停止をさせる事ができる。 Therefore, the drain (emitter) current limiter circuit 5a also individually start, can be stopped.

さらに、標準的なアナログスイッチ344のCOM(common pole)はパスデバイス346のゲートに(例:pチャネル絶縁ゲートFET(p-channel insulated gate FET)、パスデバイス346のソースはドレインREFリターンライン330bに接続される。キャパシタ348はパスデバイス346のゲートとソースの間で接続される。パスデバイス346のドレインはダイオード350のカソードに、ダイオード350のアノードはドレインリミットライン352に接続される。図示しないが、標準的なドレイン電流リミッタサーキット5bにはそれぞれがダイオードを含む16個のドレインリミットラインがある。ダイオード350のカソードとパスデバイス346のドレインはドレインライン354に接続される。 Furthermore, COM standard analog switch 344 (common in pole) to the gate of the pass device 346 (eg: p-channel insulated gate FET (p-channel insulated gate FET), the source of the pass device 346 to the drain REF return line 330b are connected. capacitor 348 to the cathode of. path drain of 346 diode 350 is connected between the gate and the source of the pass device 346, the anode of the diode 350 is connected to the drain limit line 352. Although not shown the drain of the standard drain current limiter each of the circuit 5b there are sixteen drain limit lines including a diode. the cathode of the diode 350 and the pass device 346 is connected to the drain line 354.

ドレイン電流リミッタサーキット5bに関して、p-チャネルパスデバイスが使用されている事、-10Vリファレンス(reference)がサーキットに提供されている事が分かる。 Respect drain current limiter circuit 5b, that p- channel pass device is used, it can be seen that -10V reference (reference) is provided to the circuit. さらに、アナログスイッチは、逆極性環境での操作が可能なように接続されるが、ソース電流リミッタに関して前述の通り、同じコントロール機能を持つ。 Further, the analog switch is operated in the reverse polarity environment are connected so as to be, with as described above with respect to source current limiter, the same control function. また、チャネルの電圧が設定されたリミットを超えている場合、ダイオード「OR」アレンジメントは、最も大きい電圧低下があるチャネルがSCRクローバートリガサーキット6をコントロールできるようにする。 Further, if it exceeds the limit voltage of the channel is set, the diode "OR" arrangement is, channels that have the largest voltage drop to be able to control the SCR crowbar trigger circuit 6. ソースチャンネルに関して説明したとおり、チャンネルのOn/Offは、アイソレートされた8bitポートを通じて行われる場合がある。 As described with respect to the source channel, On / Off of the channel may take place through isolated been 8bit ports. 2つのポートは16個のチャネルコントロールに使用される。 Two ports are used for 16 channel control. ドレイン電流リミッタサーキット5bの操作はソース電流リミッタサーキット5aに似ているので操作についての記述は省略する。 Description of the operation since the operation of the drain current limiter circuit 5b is similar to that of the source current limiter circuit 5a will be omitted.

いくつかの電流リミッタボードがシステムで使用され、十分なチャネルを提供して高いテスト電流が流れるようにする事も可能である。 Some current limiter board is used in the system, it is also possible to flow a higher test current provide sufficient channel. 通常、各チャネルはひとつの接触(contacting)プローブにのみ接続され、コントロールシステムはどのようなソースとドレインシャネルの組み合わせでも作動するようにする。 Normally, each channel is connected to one contact (the Contacting) probe only, the control system also adapted to operate in combination with any source and drain Chanel.

図13はソース(エミッタ)とドレイン(コレクタ)電流リミッタ用シミュレーションサーキット360である。 Figure 13 is a simulation circuit 360 for the source (emitter) and drain (collector) current limiters.

サーキット360はインダクタが一定期間中に固定電圧ソース経由でチャージされるという点で、アンクランプISWテストに使われたサーキットに似ている。 Circuit 360 in that the inductor is charged by a fixed via voltage source during a period of time, similar to the circuit were used to unclamp ISW test. シミュレーションサーキット360にはシリーズインダクタ36に接続された電圧ソース362が含まれており、この362はインダクタ364のシリーズで(図7のUISテスタに対応)4つの別々のプローブリミッタサーキット366a-366dに給電している。 The simulation circuit 360 includes a voltage source 362 which is connected to the series inductor 36, the 362 series inductors 364 (corresponding to the UIS tester of FIG. 7) feeding into four separate probes limiter circuit 366a-366d are doing. 各プローブ電流リミッタサーキット366a-366dにはMOSFET装置368があり、そこでMOSFETの各ドレインはインダクタ364に接続され、各ゲートはMOSFETのソースに対してバイアスされる。 Each probe current limiter circuit 366a-366d may MOSFET device 368, where the drains of the MOSFET is connected to the inductor 364, the gate is biased with respect to source of the MOSFET. さらに、各MOSFET 368a-368dのソースは各抵抗370a-370dの最初の端末と接続され、各抵抗370a-370d の2番目の端末はコモン(common)に接続される。 Furthermore, the source of each MOSFET 368a-368d is connected to the first terminal of each resistor 370a-370d, 2-th terminal of each resistor 370a-370d are connected to the common (common in). 抵抗370a-370dは、テストの中に起こりうる典型的なプローブ接触抵抗を表す。 Resistance 370a-370d represent a typical probe contact resistance that may occur in the test.

シミュレーション中、それぞれのプローブ電流リミッタサーキット366a-366dの電流は、電圧ソースの電源をオフにするか、またはサーキットの何かしらが電流を制限しない限り、一直線に上昇する。 During the simulation, the current of each probe current limiter circuit 366a-366d, or to turn off the voltage source, or as long as some kind of circuit does not limit the current, rises in a straight line.

標準的なシミュレーションでは、4つのMOSFETがプローブ電流ミッターとして使用され、これらはデバイスが、デバイス特性カーブに基づいて電流が一定になるポイントに設定されたゲートに、固定されたバイアス供給を持つ。 In a standard simulation, four MOSFET is used as a probe current limiter, these devices, the gate current is set to a point of constant based on the device characteristic curve, with a fixed bias supply. 当分野の技術者にとって喜ばしい事に、バイアスと、対応する電流の限界はシミュレーションで使用されるデバイスごとに異なる。 In that gratifying for the person skilled in the art, the bias, the limit of the corresponding current is different for each device used in the simulation. この例では、バイアスは3.72ボルトに設定されており、これにより電流のリミットは約5アンペアになる。 In this example, the bias is set to 3.72 volts, the limit of which the current is about 5 amps. 当分野の技術者にとって喜ばしい事に、バイアスと、対応する電流の限界はシミュレーションで使用されるデバイスごとに異なるかもしれない。 Thing pleasing to the ordinary skill in the art, the bias, the limit of the corresponding current may differ for each device used in the simulation. テストポイント1-5はデータ提出のためのシミュレーションプログラムで使用される電流をモニターしているポイントである。 Test point 1-5 is a point that is monitoring the current that is used in the simulation program for data submission.

図14はインダクタ電流IL(amps)/ 時間(μ秒)のグラフである。 Figure 14 is a graph of the inductor current IL (amps) / Time (mu sec). インダクタの電流ILの上昇がおよそ80マイクロセカンドまで直線的であることが分かる。 It can be seen rising current IL of the inductor is linear up to approximately 80 microseconds. そしてこのポイントでテスト電流がすべての4つのリミッタ366a-366dの電流リミットを超え始める。 And test current at this point begins to exceed the current limit of all four of the limiter 366a-366d. 一般的なテストでは電流の増加を約15アンペア(amps)で終わらせるように設定されるかもしれない。 In a typical test may be set to terminate the increase in current at about 15 amps (amps). 通常、テストは、1つのプローブに過度の接触抵抗があったとしてもそのまま続行するよう設定される。 Normally, the test is also set so as to continue it if there is excessive contact resistance to a single probe.

この場合、4番目のコンタクトに最小電流を送ったとしても、5アンペア提供している3つのリミッタが15アンペアの総電流を許容する。 In this case, even sent a minimum current in the fourth contacts, three limiters offering five amps allows the total current 15 amperes.

図15はそれぞれのプローブ電流リミッタサーキット366a-366dの個々の電流を示している。 Figure 15 shows the individual currents of each probe current limiter circuit 366a-366d. トレース372a-372dは電流リミッタサーキット366a-366dのそれぞれの電流を表している。 Trace 372a-372d represents the respective current of the current limiter circuit 366a-366d. 1番目の電流リミッタ336aでプローブ(抵抗370aで表わされる)が持つ抵抗が一番小さいので電流は急増している。 Since the first current (represented by the resistor 370a) probe by the limiter 336a is resistance smallest with current is rapidly increasing. 約27μ秒で最初のプローブ電流リミッタサーキット366aは電流リミットに達し、そしてインダクタ電流ILは上昇を続けるので、その他のプローブ抵抗が上がり、更なる電流増加を招く。 The first probe current limiter circuit 366a at about 27μ seconds current limit is reached, and since the inductor current IL continues to rise, other probe resistance is increased, and leads to a further increase in current. (トレース372b-372dの変曲点を参照)電流は2番目のプローブ電流リミッタサーキット372bがおよそ50μ秒で電流の限界に達するまで上昇し続ける。 (See inflection point of the trace 372b-372d) current continues to rise until the second probe current limiter circuit 372b reaches the limit current at approximately 50μ sec. 残っている2プローブ電流リミッタサーキットの372cと372dの電流はこの50μ秒後に急上昇する。 The remaining two probe current limiter circuit and 372c and 372d of current increases rapidly after this 50μ seconds.

図16はそれぞれのプローブ電流リミッタサーキット366a-366dの電圧(volts )/ 時間(μ秒)を示している。 Figure 16 shows the respective probe current limiter circuit 366a-366d of the voltage (volts) / time (mu sec). 376a-376d(サーキット366a-366dに対応する)のカーブから分かるように、プローブがいったん電流制限モードに入ると、リミッタの電圧は急激に上昇する。 376a-376d as seen from the curve (circuit corresponding to 366a-366d), the probe Once in current limit mode, the voltage of the limiter rises sharply. この電圧は電流リミッタと接触抵抗のもう一方のコンビネーションにあり、よって、電流の限界にある1個のチャネルが他の接触抵抗の電圧を増加させ、より多くの電流流す事になる。 This voltage is in the other combination of the contact resistance between the current limiter, thus, it is one of the channels in the limits of the current increases the voltage of the other contact resistance, so that the flow more current. よって、それぞれのプローブで電流のバランスが完全に取れていないとしてもプローブ自体を保護し、測定が可能となる。 Therefore, the balance of the current in each probe is also to protect the probe itself as not fully established, it is possible to measure.

DUTに欠陥がある場合や、テスト電流に対応できる良いプローブが不足していると、すべての電流リミッタの電圧は上昇し続ける。 And if there is a defect in DUT, the good probe to respond to the test current is insufficient, the voltage of all the current limiter continues to rise. 接触抵抗の電圧が過度に上昇したり、電流制限(limiting)MOSFETsがアバランシェ状態になり、電流を制御できなくなった場合、プローブはダメージを受ける。 Voltage contact resistance or excessively increased, when the current limit (Limiting) MOSFETs becomes avalanche, no longer control the current, probe damaged. このリスクを最小減にする為、電流リミッタの電圧はモニターされ、所定の安全値を超えた場合(例:約10ボルト)クローバートリガサーキット6がSCR7を起動する。 To this risk to a minimum decrease, the voltage of the current limiter is monitored, if it exceeds a predetermined safety value (e.g. about 10 volts) Clover trigger circuit 6 starts the SCR7. そしてプローブと電流リミッタからテスト電流をそらせてダメージを受けないようにする。 And to prevent damage to deflect the test current from the probe and a current limiter.

図17は接触電圧を電圧/μ秒で表したグラフである。 Figure 17 is a graph showing a contact voltage with a voltage / mu sec. カーブ378a-378dはプローブ抵抗370a-370dのそれぞれの電圧に対応している。 Curve 378a-378d correspond to respective voltage probe resistance 370a-370d. 各プローブ電流リミッタ366a-366dが電流制限モードになるので、それに対応する接触抵抗の電圧は実質的に上昇しなくなり、もう一方のプローブ抵抗(電流制限モードでない)の電圧が急上昇する事が分かる。 Because each probe current limiter 366a-366d is the current limit mode, the voltage of the contact resistance substantially longer increases corresponding thereto, it is seen that the voltage of the other probe resistance (not in current limit mode) rises sharply.

電流制限に用いられるサーキットには以下のような利点がある: The circuit used in the current limit has the following advantages:
オープンループなのでぐらつきがなく安定している 非常にシンプル 電流を感知する要素(例:シャント抵抗器(shunt resistor))の電圧を下げる必要がないので挿入ロスが少ない テスト結果に影響されずにすべてのテストを行う事が可能 接触抵抗の測定に利用できる電流のパスのオン/オフ切り換えが可能。 Open since loop that senses a very simple current is stable without shaking elements: all without being affected by (eg shunt resistor (shunt Resistor)) since there is no need to lower the voltage insertion loss is small test results possible on / off switching of the path of the current available test measurements thing can contact resistance of performing. またプローブ保護を目的として電流リミットポイントは迅速に決定され非常に安定している(パスデバイスのタイプは、デバイスが利用される、電流近くのゲートトランスフファーカーブ上で0 温度係数(tempco)ポイントのものが選択される場合がある。)。 The type of current limit point quickly determined very stable and (pass device for the purpose of probe protection device is used, 0 temperature coefficient on the gate transflector fur curve near current (tempco) points sometimes one is selected.).

図18では、プローブ2とボンディングパッド3の間の接触抵抗を測定する標準的な方法を実行する論理演算である。 In Figure 18, a logical operation to perform a standard method for measuring the contact resistance between the probe 2 and the bonding pads 3. 図18のフローチャートはステップ法を示していると考えられるかもしれない。 The flowchart of FIG. 18 may be considered as indicating step method. 図18はファンクショナルロジックブロック(functional logic blocks)を実行する特定の順番を示しているが、この順番は変わる場合がある。 Figure 18 shows a particular order of execution of the functional logic block (functional logic blocks), this order may vary. また、連続で示している2ブロック以上が同時に、または一部のみ同時に実行される事や、あるブロックが省略される事もある。 Also, some things and that more than one block which is indicated by continuous is performed only at the same time at the same time or in part, also with block is omitted. さらに、いろいろな機能、論理演算、コマンド、状態変数(state variables)、セマフォ(semaphores)またはメッセージなどがユーティリティ、アカウンティング、性能、測定、トラブルシューティング、等が利便性向上の為ロジカル(logical)フローに加えられるかもしれない。 Furthermore, various functions, logical operations, commands, state variables (state variables), semaphores (semaphores) or message such as a utility, accounting, performance, measurement, troubleshooting, because logical (logical) flow equal convenience improving it may be added. 本発明の範囲内にそのようなすべての変化があると理解されている。 Within the scope of the present invention that there is all such changes have been understood.

この論理的フローはすべてのコレクタとエミッタサーキットが始動するブロック(block)400で始まるかもしれない。 The logical flow may all collector and emitter circuit begins at block (block) 400 to start. 例えば、アナログスイッチは314と344は(図 11と12)SOURCE OFFコントロールライン315とDRAIN OFFントロールライン345経由でそれぞれ制御される。 For example, analog switches 314 and 344 are controlled via (11 and 12) SOURCE OFF control line 315 and DRAIN OFF cement rolls line 345. パスデバイスである316と346は状況によりそれぞれのゲートに電圧が印加される。 A pass device 316 and 346 a voltage is applied to the gate by the situation. 次にブロック(Block)402ではDUT4(図7)は起動している。 Next at a block (Block) 402 DUT 4 (FIG. 7) is started. 電流は電源212と電流ソース214からシステムに注がれる。 Current is poured from the power source 212 and current source 214 in the system.

ブロック(block)404ではコレクタ(ドレイン)電流リミッタ5bとエミッタ(ソース)電流リミッタ5aの電圧が測定される。 Voltage in block (block) 404 collector (drain) current limiters 5b and the emitter (source) current limiter 5a is measured. この時点ですべてのエミッタ電流リミッタ5aは並列に、すべてのコレクタ電流リミッタ5bが並列になる(各電流リミッタに接続された各プローブを含む)。 This parallel All emitter current limiters 5a at time (including the probe connected to the current limiter) that all of the collector current limiters 5b becomes parallel. したがってそれぞれ個々のプローブの抵抗の効果はなくなり、また、実際の測定されるのはDUT内で低下する電圧である。 Thus has no effect of the respective resistances of the individual probes, also is actually measured is the voltage drops in the DUT.

ブロック(block)406では特定のグループの(例:コレクタ電流リミッタ5b、またはすべてのエミッタ電流リミッタ5a)すべての電流リミッタが1つを除いてオフになっている。 Block (block) of a particular group in 406 (eg collector current limiters 5b or all of the emitter current limiter 5a,) all the current limiters are off except one. 例えば、一つのコレクタプローブの抵抗を測定する際、エミッタ電流リミッタのすべてがそうであるように、そのプローブに関連している電流リミッタが起動する。 For example, when measuring the resistance of one of the collector probe, so that all of the emitter current limiter is the case, the current limiter associated with that probe fires. 残りのコレクタ電流リミッタは起動しない。 The rest of the collector current limiter does not start. そしてブロック(block) 408でコレクタ電流リミッタ5bとエミッタ電流リミッタ5aの電圧が測定される。 The voltage of the collector current limiters 5b and the emitter current limiters 5a in the block (block) 408 is measured.

ブロック(block) 408でプローブ用の抵抗はDUT4の固定電流と固有の電圧低下に基づいて決定される。 Resistance probe block (block) 408 is determined based on the decrease fixed current and a unique voltage DUT 4. 例えば、固定電流が1 Amp、最初に測定された電圧が0.7V(すなわちDUT固有の電圧低下)次に測定された電圧が1Vであったとすると、プローブの抵抗は0.3Ωになる。 For example, the fixed current 1 Amp, when the first voltage is measured voltage is 0.7 V (i.e. DUT specific voltage drop) then the measurement is assumed to be 1V, the resistance of the probe will be 0.3 [Omega.
(数1) (Number 1)

ブロック(block) 412で追加のプローブのために測定を実行するかどうかを決定した。 To determine whether to perform measurements for additional probes in block (block) 412. 追加測定が行われない場合終了となるが追加測定が必要な場合はブロック(block) 414はその時点で有効の電流リミッタが無効となり、次の電流リミッタが有効となる。 Add When measurement is required but additional measurement is terminated if not performed block (block) 414 becomes invalid effective current limiters at that point, the next current limiter becomes effective. そして次のメソッドはブロック(block) 408に戻って繰り返す。 And following method is repeated back to block (block) 408.

発明の具体的な実施例をここに示してきた。 Specific embodiments of the invention have been shown here. 発明は他の環境ではまた違った応用ができるという、技術における1つの一般的なスキルは容易に認識できる。 Invention that it is also different applications in other environments, one common skill in the art can easily recognize. 実際多くの実施や導入が可能である。 It is possible to the actual number of implementation and introduction. 以下の請求項(claim)は本発明の範囲を前記した特定の具体化に制限するものでは決してない。 Following claims (claim Claims) is in no way limited to the particular embodiment described above the scope of the present invention. また、どの"means for"という詳述においても構成要素および請求項(element and a claim)のミーンズプラスファンクション(means-plus-function)解釈を喚起する事を意図している。 Also intended to evoke a means-plus-function (means-plus-function) interpretation of any even components and claims in detail as "means for" (element and a claim). 一方、特に"means for"を用いていない構成要素(elements)はたとえ請求項に"means"という言葉が含まれていたとしてもミーンズプラスファンクション要素(means-plus-function elements)として解釈される事を意図していない。 On the other hand, in particular "means clustering for" components Not used (elements) is likened claims "means clustering" can be read as means-plus-function elements even contain words (means-plus-function elements) of not intended to.

発明はある望ましい具体例や実施例に関して表示、説明されるが、技術に精通した他の人がこの仕様書と付録の図面を読む事で、同等の変更や修正を思いつく事は明白である。 Shown for preferred embodiments and examples invention are, are described, other persons skilled in the art will By reading the drawings in the appendix this specification, it is obvious to come up with equivalent alterations and modifications. 特に上述された構成要素(elements)(コンポーネント、アセンブリ、デバイス、構成など)によって行われる様々な機能に関してそういった構成要素を説明するのに使われた用語("means"を含む)は、たとえここで例証された機能を行うこの発明の一般的な具体例や実施例開示された構造と構造的に同等でなかったとしても、別に表示がない限り説明される構成要素の特定の機能を行うすべての構成要素(つまり機能的に同等の構成要素)に該当する事を意図している。 Particularly above-described components (elements) (components, assemblies, devices, configuration, etc.) terminology used to describe such a component with respect to the various functions performed by the (including "means clustering"), even if here the exemplified perform the functions typical examples and embodiments disclosed structure structurally even not comparable to the present invention, all performing a specific function of components described unless otherwise indicated It is intended to correspond to the components (i.e. functionally equivalent components).

また、一つかそれ以上の例証された具体例に関して発明の特定の機能について既に述べてきたが、そのような所定の、または特定のアプリケーションに望ましい、または利益となるような機能はその他の具体例の1つかそれ以上の他の機能と結びつけられるかもしれない。 Also, one or more has been already described for the specific functions of the invention with respect to the exemplified embodiment, such given or particular desired in applications, or profit become such functions other embodiment, of one or may be associated with more other features.

Claims (14)

  1. 複数の接触ポイント(3)を含むウエハ及びチップフォーム半導体デバイス(4,10,20)に高電流テスト刺激を与えるテスト装置であって、 A test device to provide a high current test stimuli to the wafer and the chip form a semiconductor device (4, 10, 20) including a plurality of contact points (3),
    前記半導体デバイス(4,10,20)の複数の接触ポイント(3)のそれぞれに電気的に接続するための複数のプローブ(2)と、 The semiconductor device a plurality of probes for electrically connecting to each of the plurality of contact points (3) of (4, 10, 20) and (2),
    前記複数のプローブ(2)にそれぞれ電気的に接続され、対応するプローブを流れる電流を制限する複数の電流リミッタ(5)と、 Said plurality of probes (2) are electrically connected, a plurality of current limiter for limiting the current through the corresponding probe (5),
    前記複数のプローブ(2)にそれぞれ電気的に接続され、規定の電流レベルを超過しているプローブを発見した際にシグナルを送る電流センサ(6)とを備えるテスト装置。 It said plurality of probes (2) are electrically connected, the test device comprising a current sensor (6) to send a signal when it finds a probe exceeds a current level specified.
  2. 前記電流センサ(6)と作動可能に結合された抑止回路(7)がさらに組み込まれており、 It said current sensor (6) operably coupled inhibit circuit (7) are further incorporated,
    前記電流センサがシグナルを発した場合、前記抑止回路は各プローブを流れる電流をストップする、請求項1に記載のテスト装置。 If the current sensor has issued a signal, said inhibit circuit is stopped the current through each probe, the test apparatus according to claim 1.
  3. 前記電流リミッタには、パワートランジスタ(316,346)と共に、前記パワートランジスタを流れる電流を制限するコントロール回路(304,315,334,344)が組み込まれている、請求項1または2に記載のテスト装置。 Wherein the current limiter, with the power transistor (316,346), said control circuit to limit the current flowing through the power transistor (304,315,334,344) is built, tested according to Claim 1 or 2 apparatus.
  4. 前記電流センサには、前記電流リミッタの何れかが一定の電流モードに移行した場合に作動する電流リミットセンシングサーキットが組み込まれている、請求項1から3のいずれかに記載のテスト装置。 Wherein the current sensor, said one of the current limiter is integrated current limit sensing circuit that operates when the transition to a constant current mode, the test apparatus according to any one of claims 1 to 3.
  5. 半導体デバイス(4,10,20)のエミッタ/ドレイン端子とコントローラー/ソース端子の間に接続されているSCR(silicon controlled rectifier)デバイス(7)がさらに組み込まれ、 SCR connected between the emitter / drain terminal and the controller / source terminal of the semiconductor device (4, 10, 20) (Silicon Controlled rectifier) ​​devices (7) is further incorporated,
    前記電流センサには前記SCRデバイス(7)を駆動する電流リミットセンシングサーキットがあり、半導体デバイスのエミッタ/ドレイン端子とコントローラー/ソース端子から電流を逸らせる、請求項1から4のいずれかに記載のテスト装置。 Wherein the current sensor has a current limit sensing circuit for driving the SCR device (7), divert current from the emitter / drain terminal and the controller / source terminal of the semiconductor device, according to any one of claims 1 to 4 test equipment.
  6. プローブ/コンタクトインターフェースと対応する接触ポイント(3)の間の抵抗が所定の制限内であるかどうかを判定する検査デバイス(192, 204)がさらに組み込まれている、請求項1から5のいずれかに記載のテスト装置。 Probe / resistance between the contact interface with the corresponding contact points (3) is incorporated predetermined inspection device determines whether the restriction (192, 204) is further one of claims 1 to 5 test device according to.
  7. 前記複数の電流リミッタ(5)はそれぞれ他の複数の電流リミッタに関係なく個々に有効、無効となる、請求項1から6のいずれかに記載のテスト装置。 It said plurality of current limiters (5) each enabled individually regardless of other plurality of current limiters, becomes invalid, the test device according to any one of claims 1 to 6.
  8. 前記電流リミッタはオープンループコントローラーとして構成されている、請求項1から7のいずれかに記載のテスト装置。 It said current limiter is configured as an open-loop controller, test device according to any one of claims 1 to 7.
  9. 複数の接触ポイント(3)を含むウエハ及びチップフォーム半導体デバイス(4,10,20)に高電流テスト刺激を与える方法であって、 A method of providing high current test stimuli to the wafer and the chip form a semiconductor device (4, 10, 20) including a plurality of contact points (3),
    前記半導体デバイス(4,10,20)の複数の接触ポイント(3)に複数のプローブ(20)を接続することと、 And connecting a plurality of probes (20) into a plurality of contact points (3) of said semiconductor device (4, 10, 20),
    前記複数のプローブの各プローブ(2)の電流を個々に所定のレベルに制限することとを包含する方法。 The method includes the limiting to a predetermined level current to each individual probe (2) of said plurality of probes.
  10. 欠陥が発見された場合プローブ(2)を流れる電流の抑制することをさらに含む、請求項9に記載の方法。 Further comprising the method of claim 9 to suppress the current flowing in the probe (2) If the defect is found.
  11. 所定のコンタクトインターフェースと対応する接触ポイント(3)との間の抵抗が所定の制限内であるかどうかを判定することをさらに含む、請求項9または10に記載の方法。 Resistance between the contact points (3) and the corresponding predetermined contact interface further comprises determining whether it is within predetermined limits, the method according to claim 9 or 10.
  12. 個々に電流を制限することをさらに含み、 Further comprising limiting the individual current,
    前記個々に電流を制限することは、オープンループコントローラーを使っての電流制限を含む、請求項9から11のいずれかに記載の方法。 The individually limiting the current comprises a current limit using the open-loop controller, the method according to any of claims 9 to 11.
  13. 複数のプローブの何れかのプローブ(2)の電流が所定のレベルを超えた場合にシグナルを送ることをさらに含む、請求項9から12のいずれかに記載の方法。 Current of any probe of the probes (2) further comprises sending a signal when it exceeds a predetermined level, the method according to any of claims 9-12.
  14. テスト装置の複数のプローブ(2)とウエハ及びチップフォーム半導体デバイス(4,10,20)の複数の接触ポイント(3)との間の接触抵抗を測定する方法であって、 A method for measuring the contact resistance between the probes of the test apparatus (2) and a plurality of contact points of the wafer and the chip form a semiconductor device (4, 10, 20) (3),
    前記接触ポイント(3)は、前記半導体デバイスの1番目、または2番目のジャンクションに一致し、 It said contact points (3), first the semiconductor device, or matched to the second junction,
    前記テスト装置は、前記複数のプローブ(2)のそれぞれに接続された複数の電流リミッタ(5)をさらに含み、 The test apparatus further includes a plurality of the plurality of current limiters connected to the respective probe (2) (5),
    前記複数の電流リミッタ(5)のそれぞれを前記1番目、2番目のジャンクションに接続すること、 Connecting each of said plurality of current limiters (5) said first and second junctions,
    既知電流を前記複数のプローブ(2)経由で前記1番目、2番目のジャンクションに流すこと、 The known current through said plurality of probes (2) first, to flow to the second junction,
    前記半導体デバイスが動作中に、前記1番目、2番目のジャンクションの最初の電圧を測定すること、 Wherein the semiconductor device is in operation, the first, measuring the first voltage of the second junction,
    1番目または2番目のジャンクションのどちらかに接続された電流リミッタ(5)の1つを除いてすべてをストップさせ、もう一方の1番目のジャンクションまたは2番目のジャンクションに接続している電流リミッタは残しておくこと、 First or to stop the all but one of the second connected current limiters to either of the junction (5), the current limiter is connected to the other of the first junction or second junction It is left,
    前記半導体デバイスは起動したまま、前記1番目と2番目のジャンクションの間の2つ目の電圧を測定すること、 The semiconductor device remains open, measuring a second voltage between said first and second junctions,
    そして既知電流と前記1番目と2番目の電圧の違いをベースに接触抵抗を決定することを包含する方法。 And said known current first and method comprises determining the contact resistance based on the difference between the second voltage.
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