JP2009535820A - フィンを有する半導体デバイスの形成方法及びその構造 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 46
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000002161 passivation Methods 0.000 claims abstract description 105
- 125000006850 spacer group Chemical group 0.000 claims abstract description 75
- 230000015572 biosynthetic process Effects 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 description 9
- 230000008901 benefit Effects 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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Abstract
Description
熟練した技術者は図の要素が簡潔性及び明りょう性のために図示され、必ずしも一定の縮尺で描かれていないことを十分理解する。例えば、図中のいくつかの要素の寸法は、本発明の実施形態の更なる理解を助けるために、他の要素に対して誇張されている。
更なる実施形態において、前記方法は前記開口部の側壁に沿ってスペーサを形成する工程を含む。更なる実施形態において、前記方法は前記フィンの上にダミーゲートを形成する工程、及び前記スペーサの形成前に前記ダミーゲートを除去する工程であって、前記ゲートの形成は前記ダミーゲートの除去後に行われる工程を含む。更なる実施形態において、前記ゲートの形成は、更にゲート電極及びゲートコンタクト領域を形成する工程を含み、ダミーゲートを形成する工程は、更に前記ゲート電極のためのダミー構造を形成する工程を含む。更なる実施形態において、前記スペーサを形成する工程は、前記開口部内及び前記フィンの上に誘電性層を堆積する工程、及び、前記誘電性層を異方的にエッチングし、前記パッシベーション層に隣接するいくつかの部分を除く前記誘電性層の全ての部分を除去してスペーサを形成する工程を含み、前記スペーサは第1の高さ、及び第2の高さとして前記パッシベーション層の前記開口部を有し、かつ前記第1の高さは前記第2の高さよりも低い。更なる実施形態において、前記方法は、更に前記半導体層の上に埋設された酸化物層を提供する工程、前記フィンの上にキャップ層を形成する工程、前記開口部内及び前記フィンの上にゲート誘電性層を形成する工程を有し、前記フィンを形成する工程は、更に前記埋設された酸化物層の上に前記フィンを形成する工程を含み、かつ、前記ゲートを形成する工程は、更に前記ゲート誘電性層の上にゲートを形成する工程を含む。更なる実施形態において、前記開口部内に前記ゲートの部分を形成する工程は、更に前記ゲートの部分が頂部及び底部を有するように前記ゲートの部分を形成する工程を含み、前記頂部は前記パッシベーション層の頂部にほぼ連続し、かつ第1の寸法を有し、前記底部は前記スペーサに隣接し、かつスペーサの間に第2の寸法を有し、前記第2の寸法は前記第1の寸法と平行であり、かつ前記第1の寸法は前記第2の寸法よりも大きい。
更なる実施形態において、前記ゲートを形成する工程は、更にゲート電極及びゲートコンタクト領域を形成する工程を含む。
更なる実施形態において、前記ゲートは金属ゲートを含む。
パッシベーション層20は絶縁層14及びフィン16の上に形成される。一実施形態において、パッシベーション層20は、例えばオルトケイ酸テトラエチル(TEOS)を用いて堆積される。パターン形成されたマスク層22は、パッシベーション層20の上に形成され、パターン形成されたマスク層は、ゲート電極38及びゲートコンタクト領域40に相当する開口部を画定する。一実施形態において、パターン形成されたマスク層はフォトレジストを含む。
図6はパッシベーション層20、スペーサ28、フィン16(及び、存在する場合はキャップ層18)、及び絶縁層14の上のゲート誘電性層32が形成された後のデバイス10を示す。ゲート誘電性層32は、酸化物又は金属酸化物等のあらゆる種類のゲート誘電性材料を含む。ゲート誘電性層32は、例えばハフニウム酸化物等の、二酸化ケイ素よりも高い誘電率(K)を有する材料(よって、高K材料とも称される)を含む。一実施形態において、図6に示されるように、ゲート誘電性層32は化学蒸着(CVD)又は原子層堆積(ALD)によって堆積される。代替の実施形態において、ゲート誘電性層32はフィン16の側壁上に成長させてもよい。この実施形態において、ゲート誘電性層32は、例えば成長させた二酸化ケイ素又は酸窒化ケイ素でもよい。また、この代替の実施形態において、ゲート誘電性層32はフィン16の側壁上のみに成長する。
スペーサ56の形成後、ゲート誘電性層58が、パッシベーション層54の上、及び、開口部51内のスペーサ56、絶縁層14、及びフィン16の上に形成される。ゲート誘電性層58の形成後、ゲート層60がゲート誘電性層58の上に形成される。ゲート誘電性層58及びゲート層60は、それぞれ上述したゲート誘電性層32及びゲート層34に類似し、ゲート誘電性層32及びゲート層34に関して上述したものと同じ方法及び材料を用いて形成されてもよい。
更に、明細書及び特許請求の範囲において、「正面」、「背面」、「頂部」、「底部」、「上」、「下」等の用語があれば、それらは記述的な目的で用いられており、必ずしも恒常的な位置関係を説明するものではない。ここで説明される本発明の実施形態は、例えばここで示され又は説明される方向以外の他の方向においても実行可能であり、そのような適切な環境下において、上記のように用いられるこれらの用語は、互いに取替えることができるものと理解される。
上記の詳細な説明は典型例であるため、「一実施形態」と述べられる場合、それは一つの典型的な実施形態である。したがって、この文脈における「一」という用語の用法は、一つの説明される特徴を有する実施形態が唯一のものであることを示すように意図されているのではない。むしろ、他の多数の実施形態が典型的な「一実施形態」で説明された特徴を有する場合があり、また多くの場合は実際に有する。したがって、上記で用いられたように、本発明が一実施形態の文脈で説明される場合、その一実施形態は本発明の多数の可能な実施形態の中の一つである。
Claims (20)
- 半導体層を提供する工程と、
側壁を有する開口部を備えるパッシベーション層を前記半導体層の上に形成する工程と、
前記パッシベーション層の形成後に、フィンが前記開口部内に位置するように前記半導体層の上にフィンを形成する工程と、
前記開口部内にゲートの一部分を形成する工程とからなる半導体デバイスを形成する方法。 - 前記フィンが、前記パッシベーション層の形成前に形成される請求項1に記載の方法。
- 前記開口部の側壁に沿ってスペーサを形成する工程を更に備える請求項1に記載の方法。
- 前記フィンの上にダミーゲートを形成する工程と、
前記スペーサの形成前に前記ダミーゲートを除去する工程とを更に備え、前記ゲートを形成する工程は前記ダミーゲートの除去後に行われることからなる請求項3に記載の方法。 - 前記ゲートを形成する工程が、更にゲート電極及びゲートコンタクト領域を形成する工程を備え、かつ、ダミーゲートを形成する工程が、更に前記ゲート電極のためのダミー構造を形成する工程を更に備える請求項4に記載の方法。
- 前記スペーサを形成する工程が、更に
前記開口部内及び前記フィンの上に誘電性層を堆積する工程と、
前記誘電性層を異方的にエッチングし、前記パッシベーション層に隣接するいくつかの部分を除く前記誘電性層の全ての部分を除去し、前記スペーサを形成する工程とを備え、前記スペーサは第1の高さと、第2の高さとして前記パッシベーション層の開口部とを有し、前記第1の高さは前記第2の高さよりも低いことからなる請求項3に記載の方法。 - 前記半導体層の上に埋設された酸化物層を提供する工程と、
前記フィンの上にキャップ層を形成する工程と、
前記開口部内及び前記フィンの上にゲート誘電性層を形成する工程とを更に備え、前記フィンを形成する工程は、更に前記埋設された酸化物層の上にフィンを形成する工程を備え、かつ、前記ゲートを形成する工程は、更に前記ゲート誘電性層の上にゲートを形成する工程を更に備える請求項6に記載の方法。 - 前記パッシベーション層を形成する工程が、更に
パッシベーション層を堆積する工程と、
前記パッシベーション層の上に、パターンを有するマスク層を形成する工程と、
前記マスク層を用いて前記パッシベーション層をエッチングし、パッシベーション層内に開口部を形成する工程とを備える請求項1に記載の方法。 - 前記開口部内にゲートの一部分を形成する工程が、更に前記ゲートの部分が頂部及び底部を有するように前記ゲートの部分を形成する工程を備え、
前記頂部は前記パッシベーション層の頂部にほぼ連続し、かつ第1の寸法を有し、
前記底部は前記スペーサに隣接し、かつ前記スペーサ間に第2の寸法を有し、
前記第2の寸法は前記第1の寸法と平行であり、
前記第1の寸法は前記第2の寸法よりも大きいことからなる請求項3に記載の方法。 - フィンを形成する工程が、更に第1の高さを有するフィンを形成する工程を備え、かつ、
パッシベーション層を形成する工程が、更に第2の高さを有するパッシベーション層を形成する工程であって、前記第2の高さは前記第1の高さよりも高いことからなる請求項1に記載の方法。 - 半導体層を形成する工程と、
開口部を備え、かつ前記開口部が側壁を有するパッシベーション層を前記半導体層の上に形成する工程と、
前記パッシベーション層の形成後にフィンが前記パッシベーション層の開口部内に位置するように前記半導体層の上にフィンを形成する工程と、
前記パッシベーションの開口部の側壁に隣接するスペーサを形成する工程と、
ゲートの一部分が前記パッシベーション層の開口部内に位置するように、前記ゲートを形成する工程とからなる半導体デバイスの形成方法。 - 前記フィンが前記パッシベーション層の形成前に形成される請求項11に記載の方法。
- 前記ゲートを形成する工程が、更にゲート電極及びゲートコンタクト領域を形成する工程を備える請求項11に記載の方法。
- 前記スペーサを形成する工程が、更に
前記パッシベーション層の開口部内及び前記フィンの上に誘電性層を堆積する工程と、
前記誘電性層を異方的にエッチングして、前記フィンの上の前記誘電性層の少なくとも複数の部分、及び前記フィンに隣接する前記誘電性層の少なくとも複数の部分を除去し、前記パッシベーション層の前記開口部の前記側壁に沿って前記スペーサを形成する工程とを備える請求項11に記載の方法。 - 前記フィンの上にダミーゲートを形成する工程と、
前記スペーサの形成前に前記ダミーゲートを除去する工程とを更に備え、
前記ゲートを形成する工程が前記ダミーゲートの除去後に行われることからなる請求項11に記載の方法。 - 前記パッシベーション層を形成する工程が、更に
パッシベーション層を堆積する工程と、
前記パッシベーション層の上にパターンを有するマスク層を形成する工程と、
前記マスク層を用いて前記パッシベーション層をエッチングし、前記パッシベーション層の開口部を形成する工程とを備える請求項11に記載の方法。 - 半導体層と、
前記半導体層の上のパッシベーション層であって、開口部を備え、前記開口部は側壁を有する前記パッシベーション層と、
前記半導体層の上及び前記パッシベーション層の開口部内のフィンと、
前記パッシベーション層の前記開口部の前記側壁に隣接するスペーサと、
ゲートの一部分が前記パッシベーション層の開口部内に位置する前記ゲートとからなる半導体デバイス。 - 前記パッシベーション層の開口部内の前記ゲートの部分が頂部及び底部を有し、
前記頂部が前記パッシベーション層の頂部にほぼ連続し、かつ第1の寸法を有し、
前記底部が前記スペーサに隣接し、かつ前記スペーサ間に第2の寸法を有し、
前記第2の寸法は前記第1の寸法と平行であり、
前記第1の寸法は前記第2の寸法よりも大きい請求項17に記載の半導体デバイス。 - 前記フィンが第1の高さを有し、
前記パッシベーション層が第2の高さを有し、かつ、
前記第2の高さが前記第1の高さよりも高い請求項17に記載の半導体デバイス。 - 前記ゲートが金属ゲートからなる請求項18に記載の半導体デバイス。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/380,530 US7442590B2 (en) | 2006-04-27 | 2006-04-27 | Method for forming a semiconductor device having a fin and structure thereof |
US11/380,530 | 2006-04-27 | ||
PCT/US2007/063966 WO2007127533A2 (en) | 2006-04-27 | 2007-03-14 | Method for forming a semiconductor device having a fin and structure thereof |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2009535820A true JP2009535820A (ja) | 2009-10-01 |
JP2009535820A5 JP2009535820A5 (ja) | 2010-04-30 |
JP5208918B2 JP5208918B2 (ja) | 2013-06-12 |
Family
ID=38648827
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009507865A Active JP5208918B2 (ja) | 2006-04-27 | 2007-03-14 | フィンを有する半導体デバイスを形成する方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7442590B2 (ja) |
JP (1) | JP5208918B2 (ja) |
KR (1) | KR20090005066A (ja) |
CN (1) | CN101432877B (ja) |
TW (1) | TWI404206B (ja) |
WO (1) | WO2007127533A2 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6267958B1 (en) | 1995-07-27 | 2001-07-31 | Genentech, Inc. | Protein formulation |
US8202780B2 (en) * | 2009-07-31 | 2012-06-19 | International Business Machines Corporation | Method for manufacturing a FinFET device comprising a mask to define a gate perimeter and another mask to define fin regions |
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US8766363B2 (en) | 2012-11-07 | 2014-07-01 | International Business Machines Corporation | Method and structure for forming a localized SOI finFET |
US8987823B2 (en) | 2012-11-07 | 2015-03-24 | International Business Machines Corporation | Method and structure for forming a localized SOI finFET |
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-
2006
- 2006-04-27 US US11/380,530 patent/US7442590B2/en active Active
-
2007
- 2007-03-14 KR KR1020087026162A patent/KR20090005066A/ko not_active Application Discontinuation
- 2007-03-14 CN CN200780015277XA patent/CN101432877B/zh active Active
- 2007-03-14 WO PCT/US2007/063966 patent/WO2007127533A2/en active Application Filing
- 2007-03-14 JP JP2009507865A patent/JP5208918B2/ja active Active
- 2007-03-22 TW TW096109944A patent/TWI404206B/zh active
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Also Published As
Publication number | Publication date |
---|---|
WO2007127533A3 (en) | 2008-06-26 |
WO2007127533A2 (en) | 2007-11-08 |
TWI404206B (zh) | 2013-08-01 |
TW200742070A (en) | 2007-11-01 |
CN101432877B (zh) | 2011-09-28 |
US7442590B2 (en) | 2008-10-28 |
US20070254435A1 (en) | 2007-11-01 |
JP5208918B2 (ja) | 2013-06-12 |
KR20090005066A (ko) | 2009-01-12 |
CN101432877A (zh) | 2009-05-13 |
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