JP2009283976A - Semiconductor device - Google Patents
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Abstract
Description
本明細書で開示する発明は、薄膜トランジスタの構成に関する。特に、極性の反転した
信号に対する動作の対称性に優れた薄膜トランジスタに関する。
The invention disclosed in this specification relates to a structure of a thin film transistor. In particular, the present invention relates to a thin film transistor excellent in symmetry of operation with respect to a signal whose polarity is inverted.
従来よりガラス基板や石英基板上に形成される薄膜トランジスタが知られている。薄膜
トランジスタは液晶表示装置や各種集積回路に利用することができる。
Conventionally, a thin film transistor formed on a glass substrate or a quartz substrate is known. Thin film transistors can be used in liquid crystal display devices and various integrated circuits.
図4に示すのは、一般的な構成を有する薄膜トランンジスタを上方から見たものである
。
FIG. 4 shows a thin film transistor having a general configuration as viewed from above.
図4において、11がソースコンタクトであり、12がソース領域である。また、15
がドレインコンタクトであり、14がドレイン領域である。また13がチャネル形成領域
である。18はチャネル形成領域に図示しないゲイト絶縁膜を介して配置されたゲイト電
極である。
In FIG. 4, 11 is a source contact, and 12 is a source region. 15
Is a drain contact, and 14 is a drain region.
16と17はチャネル形成領域13に隣接して配置された低濃度不純物領域である。こ
の低濃度不純物領域は、ソース及びドレイン領域よりも導電型を付与する不純物を低濃度
に含んでいる。
一般にドレイン領域側の低濃度不純物領域17がLDD(ライトドープドレイン)領域
と称されている。
In general, the low
低濃度不純物領域を設けるのは、チャネル領域とドレイン領域との間に形成される高電
界を緩和させることにより、OFF電流の低減と劣化の抑制を得るためである。
The reason why the low-concentration impurity region is provided is to reduce the OFF current and suppress the deterioration by relaxing the high electric field formed between the channel region and the drain region.
一般に薄膜トランジスタは高周波(MHz帯以上の周波数)の信号を扱う。そして動作
形態によっては、ソース/ドレイン間に加わる電圧の極性が所定の周期で反転したものと
なるような動作が要求される場合がある。
In general, a thin film transistor handles a high-frequency signal (frequency in the MHz band or higher). Depending on the operation mode, an operation may be required in which the polarity of the voltage applied between the source / drain is inverted at a predetermined cycle.
このような極性を反転させる動作を行わす場合(反転動作という)、図4に示すような
構成におけるソース領域12とドレイン領域14の役割は、機能的な観点からは反転する
ものとなる。以下においては、便宜上12をソース領域、14をドレイン領域と定義する
。
When performing such an operation of inverting the polarity (referred to as inverting operation), the roles of the
低濃度不純物領域15及び16を形成するには、レジストマスクを利用して活性層に対
する不純物イオンの注入量を選択的に異ならせる方法が利用される。
In order to form the low-
この場合、フォトリソグラフィー工程におけるマスク合わせ精度のズレに起因して、低
濃度不純物領域15と16の寸法が僅かに異なってしまう。基板面積が小さければ、この
ズレは無視できるレベルのものであるが、大面積を有するアクティブマトリクス型の液晶
表示装置等においては、上記寸法のズレは、μmオーダーとなってしまう。
In this case, the dimensions of the low-
一般に図4の低濃度不純物領域の寸法は、1〜2μm程度である。従って、低濃度不純
物領域16と17の設定寸法は、マスク合わせ精度の影響を大きく受けることになる。
In general, the dimension of the low concentration impurity region in FIG. 4 is about 1 to 2 μm. Therefore, the set dimensions of the low-
このような場合、低濃度不純物領域15と16の寸法が互いに大きく異なるものとなる
。
In such a case, the dimensions of the low-
その結果、それぞれの低濃度不純物領域が示す抵抗が異なることになり、ソース領域1
2に加わる信号電圧が反転した場合における動作の対称性が崩れることになる。
As a result, the resistance of each low-concentration impurity region is different, and the source region 1
The symmetry of the operation when the signal voltage applied to 2 is inverted is lost.
例えば、図4に示す薄膜トランジスタをNチャネル型とする。また、低濃度不純物領域
は16だけが存在しているとする。(15の低濃度不純物領域が存在しないものとする)
For example, the thin film transistor illustrated in FIG. 4 is an n-channel type. Further, it is assumed that only 16 low-concentration impurity regions exist. (15 low-concentration impurity regions are not present)
即ち、ソース/チャネル間とドレイン/チャネル間の抵抗が大きく異なる状態を想定す
る。
That is, it is assumed that the resistance between the source / channel and the drain / channel are greatly different.
この状況において、ソース領域12の電位がグランドレベル(または所定の定電位)に
比較して低い状態を考える。この場合、ON動作によってソース領域12からドレイン領
域14にキャリアである電子が移動する。(動作状態A)
In this situation, consider a state in which the potential of the
他方、上記動作状態Aに対してソース領域12に供給される信号電圧の極性が反転した
場合を考える。この状態においては、ON動作によってドレイン領域14からソース領域
12にキャリアである電子が移動する。(動作状態B)
On the other hand, consider a case where the polarity of the signal voltage supplied to the
この反転した動作状態Bにおいては、ソース領域12とドレイン領域14の役割は、動
作状態Aに対して逆転したものとなる。
In the inverted operation state B, the roles of the
この場合は、ドレイン領域側だけに低濃度不純物領域16が配置された状況を考えてい
る。従って、上記動作状態Aと動作状態Bとでは、薄膜トランジスタの動作インピーダン
スは異なるものとなる。
In this case, a situation is considered in which the low
このことは、2つの動作状態において、移動するキャリアの経路が異なることに起因す
る。即ち、動作状態Aにおいては、キャリア(電子)は、ソース領域12からチャネル領
域13に入り(この場合、16の領域は存在しないものと設定してある)、さらに低濃度
不純物領域17を通過して、ドレイン領域14に至る経路を移動する。
This is because the path of the moving carrier is different in the two operating states. That is, in the operating state A, carriers (electrons) enter the
他方、動作状態Bにおいては、キャリア(電子)は、ドレイン領域14から低濃度不純
物領域17を通過してチャネル領域13に入り、ドレイン領域12に至る経路を移動する
。
On the other hand, in the operation state B, carriers (electrons) move from the
絶縁ゲイト型の電界効果トランジスタにおいては、低濃度不純物領域のような高抵抗領
域がチャネルに対してキャリアの流入側にあるのか、あるいは流出側にあるのか、という
ことは、動作状態に大きな違いを与える。
In an insulated gate field effect transistor, whether a high resistance region such as a low-concentration impurity region is on the carrier inflow side or the outflow side with respect to the channel is largely different in operating state. give.
従ってこのような場合、ソース領域12に供給される信号電圧の極性が反転することで
、薄膜トランジスタの動作状態は異なるものとなる。これは、ドレイン領域14側だけに
低濃度不純物領域が配置されていることに起因する。(ここではそのような設定としてい
る)
Therefore, in such a case, the polarity of the signal voltage supplied to the
この現象は、低濃度不純物領域16と17の寸法が異なる場合にも同様に発生する。
This phenomenon occurs similarly when the low-
このような状況は、同じ情報を取り扱う場合において、信号の極性を反転して動作させ
る場合に問題となる。
Such a situation becomes a problem when operating with the polarity of the signal reversed when handling the same information.
上記の問題は、前述した不可避に発生してしまうマスク合わせのズレに起因しても生じ
る。
The above-described problem also occurs due to the mask alignment shift that inevitably occurs as described above.
本明細書で開示する発明は、上記マスク合わせのズレに起因して生じる薄膜トランジス
タの動作の対称性の崩れを抑制する技術を提供することを課題とする。
An object of the invention disclosed in this specification is to provide a technique for suppressing the collapse of the symmetry of the operation of the thin film transistor caused by the mask alignment deviation.
本明細書で開示する発明の一つは、図1に上面からみた概要を示すように、
2つのソース領域105及び108と、
2つのチャネル領域115及び116と、
1つのドレイン領域107と、
前記チャネル領域とそれぞれのドレイン領域との間に配置された2つの高抵抗領域11
3及び114と、
が形成された活性層を有し、
前記2つのソース領域は配線112により接続されており、
前記2つのチャネル領域にはゲイト電極103及び104より共通の駆動信号が供給さ
れることを特徴とする。
One of the inventions disclosed in this specification is as shown in FIG.
Two
Two
One
Two high-
3 and 114,
Having an active layer formed,
The two source regions are connected by a
A common drive signal is supplied from the
上記構成において、高抵抗領域は、ソース及びドレイン領域よりも低濃度に導電型を付
与する不純物がドーピングされた低濃度不純物領域、またはドーピングを行わない真性ま
たは実質的に真性な領域でもって構成される。即ち、高抵抗領域は、ソース及びドレイン
領域よりも高いシート抵抗(低い導電率)を有した領域として定義される。
In the above structure, the high resistance region includes a low concentration impurity region doped with an impurity imparting a conductivity type at a lower concentration than the source and drain regions, or an intrinsic or substantially intrinsic region where doping is not performed. The That is, the high resistance region is defined as a region having a higher sheet resistance (lower conductivity) than the source and drain regions.
また高抵抗領域は、2つに限定されるものでなく、さらにソース領域側に配置する構成
としてもよい。即ち、チャネル領域115とソース領域105との間、及びチャネル領域
116とソース領域108との間に高抵抗領域を配置する構造としてもよい。
The high resistance region is not limited to two, and may be arranged on the source region side. That is, a high resistance region may be provided between the
本明細書で開示する発明は、高抵抗領域113と114とをマスクを用いた被自己製造
プロセスにより形成することを前提としている。従って、個々の製品(本明細書で開示す
る発明を利用した個々の製品)は、それぞれマスク合わせ時のズレに起因して、113と
114とで示される2つの高抵抗領域の寸法が互いに異なるものとなる。特に基板面積を
大きくなった場合、そのことが顕在化する。
The invention disclosed in this specification is based on the premise that the
なお、上記の工程領域の寸法というのは、ソース領域とドレイン領域を結ぶ線上におけ
るものとして定義される。
Note that the dimensions of the process region are defined as those on the line connecting the source region and the drain region.
他の発明の構成は、図1にその具体的な構成例を示すように、
2つのソース領域115及び116と、
1つのドレイン領域107と、
前記ソース領域105及び108からドレイン領域107へ至る2つの経路と、
前記経路のそれぞれに形成された複数の高抵抗領域113及び114と、
を有していることを特徴とする。
The structure of another invention is as shown in FIG.
Two
One
Two paths from the
A plurality of
It is characterized by having.
上記構成においては、高抵抗領域の形成時におけるマスク合わせのズレが生じ、その寸
法がズレてしまっても、個々の高抵抗領域の寸法の和は一定または概略一定なものとなる
。
In the above configuration, a mask alignment shift occurs when the high resistance region is formed, and even if the size shifts, the sum of the dimensions of the individual high resistance regions becomes constant or substantially constant.
例えば、マスク合わせ時のズレにより、高抵抗領域113の寸法が大きくなれば、高抵
抗領域114の寸法は小さくなる。またマスク合わせ時のズレが逆の方向となれば、寸法
の大小関係もまた逆になる。そして、マスク合わせのズレに係わらず(当然ズレの限界は
あるが)高抵抗領域113と114の和は一定なものとなる。
For example, if the dimension of the
本明細書で開示する発明を利用することで、高抵抗領域を備えた薄膜トランジスタの作
製工程において、不可避に発生してしまうマスク合わせのズレに起因して生じる、極性反
転動作時における薄膜トランジスタのアンバンラス動作の問題を解決することができる。
By utilizing the invention disclosed in this specification, an ambassador operation of the thin film transistor during the polarity reversal operation caused by the mask alignment deviation which inevitably occurs in the manufacturing process of the thin film transistor having the high resistance region. Can solve the problem.
図1に示すように、2つのソース領域105と108とを共通化し、それぞれのソース
領域からドレイン領域107への経路を2つ設けることで、高抵抗領域113と114の
寸法の違いが生じても、ソース領域への信号電圧の極性の反転による動作の対称性を保持
することができる。
As shown in FIG. 1, the two
即ち、高抵抗領域113と114の寸法が、マスク合わせ時のズレにより、一方が大き
く、かつ他方が小さく、また逆に一方が小さく、かつ他方が大きく、なった場合であって
も、ソース領域とドレイン領域を結ぶ経路の対称性を保持することができる。換言すれば
、高抵抗領域の形成時におけるマスク合わせのズレによらずソース領域からドレイン領域
への経路とドレイン領域からソース領域への経路とを同じものとすることができる。
That is, even when the dimensions of the
そしてこのことにより、ソース領域に加わる信号電圧の極性が反転した場合であっても
その動作の対称性を保持することができる。
As a result, the symmetry of the operation can be maintained even when the polarity of the signal voltage applied to the source region is inverted.
図1に本実施例の概略の構成の上面図を示す。 FIG. 1 shows a top view of a schematic configuration of the present embodiment.
図1に示す構成は、2つのソース領域105及び108を備えている。2つのソース領
域105と108は、コンタクト106及び109を介して、配線112によって共通に
接続されている。
The configuration shown in FIG. 1 includes two
103と104がゲイト電極であり、これらは延在した101の部分で共通化されてい
る。102は共通化されたゲイト電極101へのコンタクト部である。
また、ゲイト電極103の下部にはチャネル領域115が、ゲイト電極104の下部に
はチャネル領域116が形成されている。
A
107で示されるのがドレイン領域である。ドレイン領域107からは110で示され
るパターンが延在し、111で示されるコンタクト部分にドレイン電極が形成される。
113と114で示されるのが、ソース/ドレイン領域に比較してより低濃度に導電型
を付与する不純物がドーピングされた高抵抗領域(低濃度不純物領域)である。
図1に示す構造を有する薄膜トランジスタは、高抵抗領域(ここでは低濃度不純物領域
)の形成位置がずれても、その影響により反転動作時における薄膜トランジスタの動作に
非対称性が現れないものとなる。
In the thin film transistor having the structure shown in FIG. 1, even if the formation position of the high resistance region (here, the low concentration impurity region) is shifted, asymmetry does not appear in the operation of the thin film transistor during the inversion operation.
高抵抗領域113ち114の形成位置がズレてしまう場合には以下の2つの状態が考え
られる。
When the formation positions of the
(状態A)
113の領域が所定の寸法より大きくなり、114の領域の寸法が所定の寸法より小さ
くなる。
(State A)
The
(状態B)
113の領域が所定の寸法より小さくなり、114の領域の寸法が所定の寸法より大き
くなる。
(State B)
The
図1に示す薄膜トランジスタにおいては、ソース配線112に供給される信号電圧の極
性が反転しても上記状態(A)及び状態(B)との場合において、動作の対称性は保持さ
れる。
In the thin film transistor illustrated in FIG. 1, the symmetry of operation is maintained in the state (A) and the state (B) even when the polarity of the signal voltage supplied to the
これは、ソース線112からドレイン領域110への経路と、ドレイン領域110から
ソース線112への経路とが、上記状態(A)及び状態(B)とにおいて、同じものとな
るからである。
This is because the path from the
このように本実施例に示す構成を採用することにより、高抵抗領域113と114の寸
法の対称性がズレてしまった場合であってもその動作の対称性を保持することができる。
As described above, by adopting the configuration shown in this embodiment, even when the symmetry of the dimensions of the
以下に図1に示す薄膜トランジスタの作製工程を説明する。図2以下に図1のA−A’
で切った断面の作製工程を示す。まずガラス基板(または石英基板)201上に図示しな
い下地膜として酸化珪素膜を3000Åの厚さにスパッタ法で成膜する。
A manufacturing process of the thin film transistor illustrated in FIG. 1 will be described below. FIG. 2 and subsequent figures are taken along line AA ′ of FIG.
The manufacturing process of the cross section cut | disconnected by is shown. First, a silicon oxide film is formed as a base film (not shown) to a thickness of 3000 mm on a glass substrate (or quartz substrate) 201 by a sputtering method.
次に図示しない非晶質珪素膜を500Åの厚さにプラズマCVD法で成膜し、さらにレ
ーザー光の照射を行うことにより、この非晶質珪素膜を結晶化させ、結晶性珪素膜を得る
。
Next, an amorphous silicon film (not shown) is formed to a thickness of 500 mm by plasma CVD and further irradiated with laser light to crystallize the amorphous silicon film to obtain a crystalline silicon film. .
結晶性珪素膜を得たら、パターニングを施すことにより、202で示される活性層を形
成する。この活性層には、後にソース/ドレイン領域、さらにチャネル形成領域、さらに
高抵抗領域が形成される。
After obtaining the crystalline silicon film, an active layer indicated by 202 is formed by patterning. In the active layer, a source / drain region, a channel formation region, and a high resistance region are formed later.
活性層202を形成したら、ゲイト絶縁膜203として酸化珪素膜をプラズマCVD法
で成膜する。
After the
さらにゲイト電極を構成するための図示しない金属膜をスパッタ法で成膜する。ここで
は、この金属膜として、4000Å厚のモリブデンシリサイド膜を用いる。この金属膜と
しては、アルミニウム膜やタンタル膜、さらに各種シリサイド材料を利用することができ
る。また、金属膜の代わりに一導電型を有するシリコン膜を利用することもできる。
Further, a metal film (not shown) for forming the gate electrode is formed by sputtering. Here, a molybdenum silicide film having a thickness of 4000 mm is used as the metal film. As this metal film, an aluminum film, a tantalum film, and various silicide materials can be used. Further, a silicon film having one conductivity type can be used instead of the metal film.
図示しない金属膜を成膜したら、パターニングを施すことにより、103と104で示
されるパターンを形成する。このパターンを上方から見た状態は図1に示されている。こ
うして図2(A)に示す状態を得る。
After forming a metal film (not shown), patterning is performed to form
次にレジストマスク204と205を配置する。このレジストマスクは、高抵抗領域と
して機能する低濃度不純物領域を形成するために利用される。
Next, resist
レジストマスク204と205を配置したら、P(リン)のドーピングをプラズマドー
ピング法でもって行う。この工程において、206と208と210の領域にライトドー
ピングが行われる。また、207と209の領域にはドーピングが行われない。こうして
図2(B)に示す状態を得る。
After the resist
なお、本実施例においては、Nチャネル型の薄膜トランジスタを得るためにPのドーピ
ングを行う例を示すが、Pチャネル型の薄膜トランジスタを得るのであれば、B(ボロン
)のドーピングを行う。
In this embodiment, an example in which P is doped to obtain an N-channel thin film transistor is shown. However, if a P-channel thin film transistor is obtained, B (boron) doping is performed.
次にレジストマスク204と205を除去し、再度のPのドーピングを行う。この工程
では、図2(B)に示す工程における場合より、低ドーズ量でもってPのドーピング(ラ
イトドーピング)を行う。この結果、ソース領域105及び108が形成される。また、
ドレイン領域107が形成される。
Next, the resist
A
また、低濃度不純物領域113と114が形成される。また、チャネル領域115と1
16が画定する。
Also, low
16 defines.
ここで、低濃度不純物領域113と114は、105と108で示されるソース領域よ
り、低濃度にPがドーピングされている。これら低濃度不純物領域は、高抵抗領域として
機能する。
Here, the low
なお、このライトドーピングを行わないと、113と114の領域をオフセットゲイト
領域とすることができる。
If this light doping is not performed, the
また、本実施例においては、高抵抗領域をチャネル領域とドレイン領域との間に形成す
る構造となっているが、(B)の工程で配置されるマスクの形状を変更すれば、高抵抗領
域をソース領域とチャネル領域との間にも高抵抗領域を配置することができる。
In this embodiment, the high resistance region is formed between the channel region and the drain region. However, if the shape of the mask arranged in the step (B) is changed, the high resistance region is formed. A high resistance region can also be disposed between the source region and the channel region.
こうして図2(C)に示す状態を得る。次に層間絶縁膜として、窒化珪素膜213と樹
脂膜214を積層する。こうして図2(D)に示す状態を得る。
In this way, the state shown in FIG. Next, a
次に図3(A)に示すようにコンタクトホール106と109を形成する。そして、チ
タン膜とアルミニウム膜とチタン膜との積層膜でなるソース電極(延在してソース配線と
なる)215及び216を形成する。
Next, contact holes 106 and 109 are formed as shown in FIG. Then, source electrodes (extending to become source wirings) 215 and 216 made of a laminated film of a titanium film, an aluminum film, and a titanium film are formed.
ソース電極215及び216は、図1に示すソース配線112に延在する。即ち、ソー
ス電極215と216は共通に接続されている。
The
図2(D)に示す状態を得たら、350℃の水素雰囲気中において1時間の水素化処理
を行う。こうして薄膜トランシスタを完成させる。
When the state shown in FIG. 2D is obtained, hydrogenation treatment is performed for 1 hour in a hydrogen atmosphere at 350 ° C. Thus, a thin film transistor is completed.
本明細書に開示する発明は、アクティブマトリクス型の液晶表示パネルに利用すること
ができる。以下において、アクティブマトリクス型の液晶パネルを利用した各種装置の例
を示す。
The invention disclosed in this specification can be used for an active matrix liquid crystal display panel. Examples of various devices using an active matrix liquid crystal panel are shown below.
図5(A)に示すのは、デジタルスチールカメラや電子カメラ、または動画を扱うこと
ができるビデオムービーと称される撮影装置である。
FIG. 5A illustrates a photographing device called a digital still camera, an electronic camera, or a video movie capable of handling moving images.
この装置は、カメラ部2002に配置されたCCDカメラ(または適当な撮影手段)で
撮影した画像を電子的に保存する機能を有している。そして撮影した画像を本体2001
に配置された液晶表示パネル2003に表示する機能を有している。装置の操作は、操作
ボタン2004によって行われる。なお、液晶パネルには、バックライトからの光照射に
よって表示を行うものと、外部からの光を反射して表示を行う反射型と呼ばれる形式とが
ある。
This apparatus has a function of electronically storing an image photographed by a CCD camera (or suitable photographing means) disposed in the camera unit 2002. The photographed image is displayed on the main body 2001.
It has the function to display on the liquid crystal display panel 2003 arrange | positioned. The operation of the apparatus is performed by an operation button 2004. Note that there are two types of liquid crystal panels, one that performs display by irradiating light from a backlight and the other that is referred to as a reflective type that displays by reflecting light from the outside.
図5(B)に示すのは、携帯型のパーソナルコンピュータ(情報処理装置)である。こ
の装置は、本体2101に装着された開閉可能なカバー(蓋)2102に液晶表示パネル
2104が備えられ、キーボード2103から各種情報を入力したり、各種演算操作を行
うことができる。
FIG. 5B shows a portable personal computer (information processing apparatus). In this apparatus, a liquid crystal display panel 2104 is provided on an openable / closable cover (lid) 2102 attached to a main body 2101 so that various information can be input from a keyboard 2103 and various arithmetic operations can be performed.
図5(C)に示すのは、カーナビゲーションシステム(情報処理装置)にフラットパネ
ルディスプレイを利用した場合の例である。カーナビゲーションシステムは、アンテナ部
2304と液晶表示パネル2302を備えた本体から構成されている。
FIG. 5C shows an example in which a flat panel display is used for a car navigation system (information processing apparatus). The car navigation system includes a main body including an antenna unit 2304 and a liquid crystal display panel 2302.
ナビゲーションに必要とされる各種情報の切り換えは、操作ボタン2303によって行
われる。一般には図示しないリモートコントロール装置によって操作が行われる。
Switching of various information necessary for navigation is performed by an operation button 2303. In general, the operation is performed by a remote control device (not shown).
図5(D)に示すのは、投射型の画像表示装置の例である。図において、光源2402
から発せられた光は、液晶表示パネル2403によって光学変調され、画像となる。画像
は、ミラー2404、2405で反射されてスクリーン2406に映し出される。
FIG. 5D illustrates an example of a projection-type image display device. In the figure, light source 2402
The light emitted from is optically modulated by the liquid crystal display panel 2403 and becomes an image. The image is reflected by the
図5(E)に示すのは、ビデオカメラ(撮影装置)の本体2501にビューファインダ
ーと呼ばれる表示装置が備えられた例である。
FIG. 5E shows an example in which a display device called a viewfinder is provided in a main body 2501 of a video camera (photographing device).
ビューファインダーは、大別して液晶表示パネル2502と画像が映し出される接眼部
2503とから構成されている。
The viewfinder is roughly composed of a liquid crystal display panel 2502 and an eyepiece 2503 on which an image is displayed.
図5(E)に示すビデオカメラは、操作ボタン2504によって操作され、テープホル
ダー2505に収納された磁気テープに画像が記録される。また図示しないカメラによっ
て撮影された画像は液晶表示パネル2502に表示される。また表示装置2502には、
磁気テープに記録された画像が映し出される。
The video camera shown in FIG. 5E is operated by an operation button 2504 and an image is recorded on a magnetic tape stored in a
The image recorded on the magnetic tape is displayed.
101 共通化されたゲイト電極
102 ゲイト電極へのコンタクト
103 ゲイト電極
104 ゲイト電極
105 ソース領域
106 ソース領域のコンタクト(コンタクト開口位置)
107 ドレイン領域
108 ソース領域
109 ソース領域のコンタクト(コンタクト開口位置)
110 ドレイン領域から延在したパターン
111 ドレイン領域へのコンタクト(コンタクト開口位置)
112 ソース配線
113 高抵抗領域(低濃度不純物領域)
114 高抵抗領域(低濃度不純物領域)
115 チャネル領域
116 チャネル領域
DESCRIPTION OF SYMBOLS 101
107
110 Pattern extended from
112
114 High resistance region (low concentration impurity region)
115
Claims (2)
前記半導体層上に設けられたゲイト絶縁膜と、
前記ゲイト絶縁膜上であって前記第1の領域と重なる位置に設けられた第1のゲイト電極と、
前記ゲイト絶縁膜上であって前記第2の領域と重なる位置に設けられた第2のゲイト電極と、
前記第5の領域と電気的に接続された第1の電極と、
前記第7の領域と電気的に接続された第2の電極と、を有し、
前記第1のゲイト電極と前記第2のゲイト電極とは電気的に接続されており、
前記第1の電極と前記第2の電極とは電気的に接続されており、
前記第3及び第4の領域は高抵抗領域であり、
前記第5乃至第7の領域は高濃度不純物領域であり、
前記第5の領域と前記第7の領域の間に、第6の領域が位置し、
前記第5の領域と前記第6の領域の間に、前記第1の領域が位置し、
前記第7の領域と前記第6の領域の間に、前記第2の領域が位置し、
前記第1の領域と前記第6の領域との間に、前記第3の領域が位置し、
前記第2の領域と前記第6の領域との間に、前記第4の領域が位置し、
前記第5の領域と前記第7の領域を結ぶ線上において、前記第3の領域の長さと前記第4の領域の和がマスク合わせのズレに係わらず一定または概略一定であることを特徴とする半導体装置。 A semiconductor layer having first to seventh regions;
A gate insulating film provided on the semiconductor layer;
A first gate electrode provided on the gate insulating film at a position overlapping the first region;
A second gate electrode provided on the gate insulating film at a position overlapping the second region;
A first electrode electrically connected to the fifth region;
A second electrode electrically connected to the seventh region,
The first gate electrode and the second gate electrode are electrically connected;
The first electrode and the second electrode are electrically connected;
The third and fourth regions are high resistance regions,
The fifth to seventh regions are high-concentration impurity regions,
A sixth region is located between the fifth region and the seventh region,
The first region is located between the fifth region and the sixth region,
The second region is located between the seventh region and the sixth region,
The third region is located between the first region and the sixth region,
The fourth region is located between the second region and the sixth region,
The sum of the length of the third region and the fourth region is constant or substantially constant on a line connecting the fifth region and the seventh region regardless of a mask alignment shift. Semiconductor device.
前記半導体層上に設けられたゲイト絶縁膜と、
前記ゲイト絶縁膜上であって前記第1の領域と重なる位置に設けられた第1のゲイト電極と、
前記ゲイト絶縁膜上であって前記第2の領域と重なる位置に設けられた第2のゲイト電極と、
前記第5の領域と電気的に接続された第1の電極と、
前記第7の領域と電気的に接続された第2の電極と、を有し、
前記第1のゲイト電極と前記第2のゲイト電極とは電気的に接続されており、
前記第1の電極と前記第2の電極とは電気的に接続されており、
前記第3の領域、前記第4の領域、前記第8の領域、及び第9の領域は高抵抗領域であり、
前記第5乃至第7の領域は高濃度不純物領域であり、
前記第5の領域と前記第7の領域の間に、第6の領域が位置し、
前記第5の領域と前記第6の領域の間に、前記第1の領域が位置し、
前記第7の領域と前記第6の領域の間に、前記第2の領域が位置し、
前記第1の領域と前記第6の領域との間に、前記第3の領域が位置し、
前記第2の領域と前記第6の領域との間に、前記第4の領域が位置し、
前記第1の領域と前記第5の領域との間に、前記第8の領域が位置し、
前記第2の領域と前記第7の領域との間に、前記第9の領域が位置し、
前記第5の領域と前記第7の領域を結ぶ線上において、前記第3の領域の長さと前記第4の領域の和と、前記第7の領域の長さと前記第8の領域の和と、がマスク合わせのズレに係わらず一定または概略一定であることを特徴とする半導体装置。 A semiconductor layer having first to ninth regions;
A gate insulating film provided on the semiconductor layer;
A first gate electrode provided on the gate insulating film at a position overlapping the first region;
A second gate electrode provided on the gate insulating film at a position overlapping the second region;
A first electrode electrically connected to the fifth region;
A second electrode electrically connected to the seventh region,
The first gate electrode and the second gate electrode are electrically connected;
The first electrode and the second electrode are electrically connected;
The third region, the fourth region, the eighth region, and the ninth region are high resistance regions,
The fifth to seventh regions are high-concentration impurity regions,
A sixth region is located between the fifth region and the seventh region,
The first region is located between the fifth region and the sixth region,
The second region is located between the seventh region and the sixth region,
The third region is located between the first region and the sixth region,
The fourth region is located between the second region and the sixth region,
The eighth region is located between the first region and the fifth region,
The ninth region is located between the second region and the seventh region,
On the line connecting the fifth region and the seventh region, the length of the third region and the sum of the fourth region, the length of the seventh region and the sum of the eighth region, Is constant or substantially constant regardless of mask misalignment.
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JP2014078717A (en) * | 2012-10-11 | 2014-05-01 | Boe Technology Group Co Ltd | Thin-film transistor, method for manufacturing the same, array substrate, and display device |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62200757A (en) * | 1986-02-28 | 1987-09-04 | Toshiba Corp | Mos-type semiconductor device |
JPH06317812A (en) * | 1993-04-30 | 1994-11-15 | Fuji Xerox Co Ltd | Active matrix element and its production |
JPH07321336A (en) * | 1994-05-27 | 1995-12-08 | Fuji Xerox Co Ltd | Manufacture of thin film transistor |
-
2009
- 2009-08-21 JP JP2009191696A patent/JP4494512B2/en not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62200757A (en) * | 1986-02-28 | 1987-09-04 | Toshiba Corp | Mos-type semiconductor device |
JPH06317812A (en) * | 1993-04-30 | 1994-11-15 | Fuji Xerox Co Ltd | Active matrix element and its production |
JPH07321336A (en) * | 1994-05-27 | 1995-12-08 | Fuji Xerox Co Ltd | Manufacture of thin film transistor |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014078717A (en) * | 2012-10-11 | 2014-05-01 | Boe Technology Group Co Ltd | Thin-film transistor, method for manufacturing the same, array substrate, and display device |
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