JP2009277167A - Control device - Google Patents

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JP2009277167A
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Application number
JP2008130264A
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Japanese (ja)
Inventor
Shozo Tsunekazu
祥三 常數
Original Assignee
Mitsubishi Electric Corp
三菱電機株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To reduce a bulk write time of a nonvolatile flash memory in which bulk delete is performed by divided block before writing. <P>SOLUTION: The control device includes: a microprocessor 110 for communicating with an external tool 105A, and a nonvolatile flash memory 113A for storing an input-output control program of the microprocessor 110.The input-output control program is sequentially written in each divided block Bi of the nonvolatile flash memory 113A from an external tool 106A through a buffer memory 112 cooperating with the microprocessor 110 in a predetermined write unit amount. Each divided block Bi is further divided into first and second sectors for further division, and the buffer memory 112 forms a first-in first-out table having at least three stages (a prestage part 112a, a middle stage part 112b and a poststage part 112c), and is configured so as not to cause write delay due to a transfer delay resulting from serial communication from the external tool 105A. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

この発明は、複数の分割ブロック単位で一括消去が行われてからデータの書込が行われる不揮発フラッシュメモリに対する書込装置、特に、書込データの保存元である外部ツールからのデータ転送時間と、フラッシュメモリの消去時間と書込時間との合計時間を短縮することができるよう改良されたフラッシュメモリの書込装置に関するものである。 The present invention, writing device for nonvolatile flash memory writing data from being performed batch erase of a plurality of divided blocks is performed, in particular, the data transfer time from the external tool is a write data save source relates writing device of a flash memory is improved so that it is possible to shorten the total time of the erasing time and the writing time of the flash memory.

記憶内容を電気的に書換えすることが可能であって、しかも電源を切っても記憶内容が消滅しない不揮発フラッシュメモリは、例えば車載電子制御装置に内蔵されたマイクロプロセッサと協働し、当該マイクロプロセッサの入出力制御プログラムの格納手段として使用されている。 The stored contents be capable of electrically rewriting, yet non flash memory even when the power is turned off not disappear is stored contents cooperates with a microprocessor incorporated, for example, in-vehicle electronic control device, the microprocessor It is used as storage means of the input and output control program.
この不揮発フラッシュメモリには一つの分割ブロックに対する一括消去が完了してから、当該消去済の分割ブロックに対して新しいデータが書込まれる時分割処理方式のものと、一つの分割ブロックに対する一括消去を行いながら、既に一括消去が完了している他の分割ブロックに対して新しいデータが書込まれる併行処理方式のものとがある。 After the collective erasure for one divided block in the nonvolatile flash memory is completed, as the division processing method when new data to the erased divided blocks are written, the collective erasure for one division block performed while there is a thing of the parallel processing system that is already written new data is written to the other of the divided blocks have completed batch erase.

時分割処理方式の一例である下記の特許文献1によれば、情報処理装置から所定データ量単位で転送されてくるコンテンツデータを所定の記憶媒体の空き領域に対してブロック単位で順次書き込むことにより上記コンテンツデータを格納する書込ステップと、上記コンテンツデータに対する上記ブロック単位での書き込みが終了した後、上記記憶媒体に既に書き込まれている不要なコンテンツデータを上記ブロック単位で消去する消去ステップと、少なくとも上記消去ステップで上記不要なコンテンツデータを上記ブロック単位で消去完了する前までに上記コンテンツデータの書込終了通知を上記情報処理装置へ送信する通知ステップとを具えることを特徴とするデータ書込高速化方法が開示され、上記通知ステップでは、上記書込終了通知 According to Patent Document 1 below is an example of time division processing method, by sequentially writing the content data transferred from the information processing apparatus by a predetermined data amount units in block units with respect to the free space of a predetermined storage medium a writing step of storing the content data, after the writing in the block for the content data is completed, an erase step of erasing the unnecessary content data already written to the storage medium in the block, data write, characterized in that it comprises a notification step of transmitting a write completion notification of the content data before erasing completion of the unwanted content data in the block unit to the information processing apparatus at least the removing step write fast method is disclosed, in the notification step, the write end notification 上記消去とほぼ同時に上記情報処理装置へ通知することを特徴とするようになっている。 Adapted and notifies to substantially simultaneously the information processing apparatus and the erasing.
この特許文献1によれば、コンテンツデータの消去処理と書込終了通知の送信処理とをオーバーラップさせることができるので、書き込み、消去及び書込終了通知の送信までの一連の処理を短時間で実行し、情報処理装置から転送されてくるブロック単位のコンテンツデータの転送間隔を短縮化することができ、かくして情報処理装置からのコンテンツデータの転送速度を従来に比して一段と高速化し得るデータ書込高速化方法及びその電子機器を実現できると説明している。 According to Patent Document 1, it is possible to overlap the transmission process of erasing processing of the content data and the write end notification, writing a series of processes from the transmission of the erase and write end notice in a short time run, transfer interval of the content data in units of blocks transferred from the information processing apparatus can be shortened and thus data writing that can be further faster than the transfer rate of the content data from the information processing apparatus in the prior art It explains that write fast method and can realize the electronic apparatus.

併行処理方式の一例である下記の特許文献2によれば、データ書換時に消去動作が必要な書換可能不揮発性メモリを有し、前記書換可能不揮発性メモリに格納されたデータを書き換える処理をブロック単位で扱う記憶装置において、連続した複数のデータブロックを書き換えるときに、あるメモリブロックへの書込動作と並行して、次に書換えを行う他のメモリブロックの消去動作を実行するようにしたことを特徴とする記憶装置が開示されている。 According to Patent Document 2 below is an example of a parallel processing scheme, the erase operation at the time of data rewriting has a rewritable non-volatile memory required, the rewritable nonvolatile memory to the stored processed block unit to rewrite the data the storage device handled by, when rewriting the continuous plural data blocks, in parallel with the write operation to a certain memory block, then you have to execute the erase operation of other memory blocks rewritten memory device is disclosed, wherein.
この特許文献2によれば、ブロック単位で消去処理を必要とする電気的に書換可能な不揮発性メモリを記憶媒体とする記憶装置において、書換えを高速に行うことを要求される場合に、搭載するチップ数より少ないブロック数の格納バッファを用いて、搭載するチップ数と等しいブロック数のバッファを備える場合と比較してほとんど遜色ない書換性能を実現することができる。 According to Patent Document 2, the storage device for an electrically rewritable nonvolatile memory a storage medium that requires an erase process in units of blocks, if it is required to make rewriting at a high speed, mounted with storage buffer of a smaller number of blocks than the number of chips, it can be compared with the case where a buffer of the number of blocks equal to the number of chips to be mounted to realize almost not inferior rewriting performance. しかも、このとき、書込みが失敗しても、書込データを失うことなく、書込みが成功するまで何度でも書込処理を実行することができる。 Moreover, at this time, even if the write fails, without losing the write data can be executed any number of times writing process until the writing succeeds.
また、消去に必要とされる時間が同じ領域にデータを書き込むための時間と比較して長いような不揮発性メモリを使用する場合において、書込処理と消去処理を効率良く実行することができ、書換処理を少ないバッファメモリで高速に実現することができると説明している。 Further, when the time required for erasing use long such a nonvolatile memory as compared to the time for writing data into the same area, it is possible to perform efficiently the erasing process and writing process, It explains that it is possible to realize a high-speed rewrite processing with less buffer memory.

特開2004−242160号公報(図3・要約)「データ書込高速化方法及びその電子機器」 JP 2004-242160 JP (3-Summary) "data writing speed method and an electronic equipment" 特開平11−191297号公報(図4・要約)「不揮発性メモリを用いた高速書換可能な記憶装置および該記憶装置のデータ書換方法」 JP 11-191297 discloses (Fig. 4, abstract) "Data rewriting method of high-speed rewritable storage device and the storage device using a nonvolatile memory"

(1)従来技術の課題の説明 前記特許文献1による「データ書込高速化方法及びその電子機器」では、リングバッファを用いてデータの移動が行われると共に、消去期間中にも次回のデータの転送を併行処理するようになっているが、転送所要時間と消去時間と書込時間の中で最も長時間となるものを基準にしてリングバッファの移動時間を定める必要があり、例えば転送所要時間が最も長い時間である場合には、書込処理に対して待ち時間が発生する欠点がある。 (1) In accordance to the description above Patent Document 1 of the prior art problems "data writing speed method and an electronic equipment", the movement of data is performed using the ring buffer, the next data even during the erase period Although adapted to the parallel processing of the transfer, it is necessary to determine the travel time of the ring buffer based on the longest time to become things in the transfer time required and the erasing time and the writing time, for example, the transfer time required there when the longest time, there is a disadvantage that waiting time occurs for the writing process.
また、前記特許文献2による「不揮発性メモリを用いた高速書換可能な記憶装置および該記憶装置のデータ書換方法」では、転送処理は書込処理や消去処理に対して期間重複しない構成となっていて、転送処理時間の長い用途においては全体時間が長くなる欠点がある。 Also, the according to Patent Document 2 "data rewriting method of high-speed rewritable storage device and the storage device using a nonvolatile memory", the transfer process has composition without periods overlap relative to the writing process and erasing process Te, there is a disadvantage that the overall time becomes long in the long use of the transfer processing time.

(2)発明の目的の説明 この発明は、書込データの保存元からのデータ転送時間が比較的長時間であって、しかも不揮発フラッシュメモリの消去所要時間や書込所要時間の固体バラツキ変動と周囲温度の変化に基づく環境変動が発生しても、全分割ブロックに対する書込所要時間を最小限度に抑制することができるフラッシュメモリの書込装置を提供することである。 (2) The purpose of the description the invention relates to a data transfer time from the save source of the write data is a relatively long period of time, yet a solid dispersion variation of the erase duration and write time required for non-volatile flash memory be environmental changes based on the change in ambient temperature occurs, it is to provide a writing device of a flash memory can be suppressed to a minimum write time required for all the divided blocks.

この発明による制御装置は、入力信号回路と出力信号回路とを備え、外部ツールと通信を行うマイクロプロセッサと、前記入力信号回路の信号状態に応動して前記出力信号回路に制御出力信号を送出するための入出力制御プログラムが格納され、複数の分割ブロック単位で一括消去を行ってから前記入出力制御プログラムの書込が行われる不揮発フラッシュメモリと、前記マイクロプロセッサと協働し、前記外部ツールとの間で信号交信を行う基本プログラムが格納されているROMメモリとを備え、前記基本プログラムの内容に応動して、前記入出力制御プログラムが前記外部ツールから前記マイクロプロセッサを介して順次分割して転送書込みされるフラッシュメモリの書込装置であって、前記不揮発フラッシュメモリの各分割ブロック Control apparatus according to the present invention comprises an input signal circuit and an output signal circuit, and sends a microprocessor that communicates with an external tool, the control output signal to the output signal circuit in response to the signal state of the input signal circuit stored output control program for the nonvolatile flash memory writing of the input and output control program from performing batch erase of a plurality of divided blocks is performed in cooperation with the microprocessor, said external tool and a ROM memory in which basic program for performing signal communication is stored between the, in response to the content of the basic program, sequentially divided and the output control program through the microprocessor from the external tool a writing device of a flash memory to be transferred and written, each of the divided blocks of the nonvolatile flash memory 更に、所定の書込単位量毎に分割して書込みが行われる少なくとも第一・第二のセクタに分割されていると共に、前記マイクロプロセッサと協働するRAMメモリと少なくとも前段部・中段部・後段部を有する先入先出テーブルを構成するバッファメモリを備え、前記バッファメモリの後段部のデータが前記不揮発フラッシュメモリに書込みされると、当該後段部のデータは削除されて、前段部・中断部から詰合せ移動した新データが転送され、前記不揮発フラッシュメモリに書込みされるまでは新規到来データの削除・移動は待機され、前記前段部内にデータが格納されていないときには、前記外部ツールからの転送データは当該前段部に対して格納されるが、前記前段部から後段部までのデータが満杯であるときは、前記外部ツールか Moreover, at least with being divided into first and second sectors, RAM memory with at least the first part, middle part, subsequent to cooperate with the microprocessor writes divided every a predetermined amount of writing is performed in units a buffer memory which constitutes a first-in first-out table with parts, when the data of the second part of the buffer memory is written to the non-volatile flash memory, data of the succeeding stage portion is removed from the front portion, the interruptions assorted moved new data is transferred, the until written to non-volatile flash memory is deleted or moved to the new incoming data is waiting, when the data in the preceding stage is not stored, the transfer data from the external tool While being stored for the first part, when the data from the preceding stage to the succeeding stage is full, or the external tool の転送データは当該前段部に対して格納待機され、前記外部ツールから順次分割転送されてきた前記入出力制御プログラムは、前記バッファメモリを介して所定の書込単位量毎に順次前記不揮発フラッシュメモリの各分割ブロックに対して書込まれ、前記外部ツールから前記バッファメモリに対するデータ転送は、前記不揮発フラッシュメモリに対する消去及び書込時間帯において併行実行されるようになっている。 Transfer data is stored waiting for that first part, said output control program that has been successively divided transferred from the external tool is sequentially said non flash memory via the buffer memory every predetermined amount write unit It is written for each divided block of the data transfer from the external tool to said buffer memory is adapted to be parallel executed in the erasing and writing time period for said non-volatile flash memory.

この発明による制御装置は、マイクロプロセッサと協働し、当該マイクロプロセッサの入出力制御プログラムが格納される不揮発フラッシュメモリに対するプログラムの書込装置であって、当該不揮発フラッシュメモリは一括消去される複数の分割ブロックが更に複数の書込単位領域に分割されていると共に、前記入出力制御プログラムは外部ツールから多段のバッファメモリを介して不揮発フラッシュメモリに対して順次転送書込みされ、外部ツールからバッファメモリに対するデータ転送は、不揮発フラッシュメモリに対する消去時間帯及び書込時間帯において併行実行されるようになっている。 Control device according to the present invention, in cooperation with the microprocessor, a writing device of a program in the nonvolatile flash memory output control program of the microprocessor is stored, a plurality of the non-volatile flash memory is erased collectively with divided blocks are further divided into a plurality of write unit areas, the output control program is sequentially transferred and written with respect to the non-volatile flash memory through a multi-stage buffer memory from the external tool, the buffer memory from the external tool data transfer is adapted to be parallel executed in erasing time period and the writing time period for the nonvolatile flash memory.
しかも、不揮発フラッシュメモリに対する書込単位量の書込が完了する都度に、バッファメモリ内に格納されている転送データが詰め合わせて移動され、バッファメモリに空きが発生すれば新規転送データの書込み補充が行なわれるようになっている。 Moreover, each time the writing of the writing unit relative to nonvolatile flash memory is completed, the transfer data stored in the buffer memory is moved Te assortment, writing recruitment of new transfer data if vacancy occurs in the buffer memory It is adapted to be carried out.
従って、不揮発フラッシュメモリの消去所要時間や書込所要時間にバラツキ変動があったり、外部ツールからの通信に起因する転送遅れによって、転送所要時間が書込所要時間よりも長い場合であっても、不揮発フラッシュメモリに対する書込み待ちが発生しにくく、不揮発フラッシュメモリの一括書込み所要時間が延長されにくくなる効果がある。 Accordingly, or there are variations change the erase duration and write time required for non-volatile flash memory, the transfer delay due to communication from the external tool, the transfer time required is even longer than the writing time required, write wait hardly occurs in the nonvolatile flash memory, the effect of collective writing time required for non-volatile flash memory is hard to be extended.
また、バッファメモリは転送・書込データを中継するだけであるから、その全体のデータ量は、不揮発フラッシュメモリの全体容量に比べて大幅に削減することができる特徴がある。 Further, the buffer memory since only relays the transfer and write data, data amount of the entirety of which is characterized can be drastically reduced as compared to the total capacity of the non flash memory.

発明の実施の形態1. DESCRIPTION OF THE INVENTION Embodiment 1.
(1)構成の詳細な説明 以下この発明の第一実施例装置の全体ブロック図を示す図1について説明する。 (1) Configuration detailed description below Figure 1 shows a general block diagram of a first embodiment device of the present invention will be described.
図1において、フラッシュメモリの書込装置100Aはマイクロプロセッサ(CPU)110とROMメモリ(MROM)111AとRAMメモリ(RMEM)112Aと不揮発フラッシュメモリ(FMEM)113Aを主体として構成され、実態としては例えばエンジン制御装置等の車載電子制御装置を構成していて、車載バッテリである外部電源(BATT)101から電源スイッチ102を介して給電されている。 In Figure 1, the writing device 100A of the flash memory is configured mainly of a microprocessor (CPU) 110, a ROM memory (MROM) 111A and RAM memory (RMEM) 112A and nonvolatile flash memory (FMEM) 113A, as the actual example it constitutes a vehicle electronic control unit of the engine control device or the like, and is powered through the power switch 102 from an external power source (BATT) 101 is a vehicle battery.
入力信号回路(SENS)103は図示しないコネクタを介して接続された開閉センサ或いはアナログセンサと、マイクロプロセッサ110に対してバス接続される入力インタフェース回路とを包含している。 An opening and closing sensor or analog sensor connected input signal circuit (SENS) 103 via a connector (not shown), encompasses the input interface circuit is bus-connected to the microprocessor 110.
出力信号回路(LOAD)104は図示しないコネクタを介して接続された駆動機器或いは表示器等の電気負荷と、マイクロプロセッサ110に対してバス接続される出力インタフェース回路とを包含している。 Output signal circuit (LOAD) 104 are included and an electrical load such as a connected driven device or display device via a connector (not shown), and an output interface circuit which is bus-connected to the microprocessor 110.
外部ツール(EXT)105Aはフラッシュメモリの書込装置100Aの出荷調整・検査或いは保守点検時に、シリアル通信回線108を介してマイクロプロセッサ110に対して接続されるものであり、当該外部ツールは図示しないキーボード、表示器を備えた例えばパーソナルコンピュータによって構成されている。 The external tool (EXT) 105A is factory adjustment and inspection or maintenance of the writing device 100A of the flash memory, which is connected to the microprocessor 110 via the serial communication line 108, the external tool (not shown) keyboard, is constituted by a personal computer equipped with a display.

外部ツール105AにはRAMメモリ112Aに対して転送される後述の転送制御手段318となる転送制御プログラム106Aと、不揮発フラッシュメモリ113Aへ転送される入出力制御制御プログラム107Aとが予め作成されてメモリ媒体に格納されており、マイクロプロセッサ110はRAMメモリ112Aに転送された前記転送制御プログラム106Aに相当する転送制御プログラム115Aを用いて入出力制御プログラム107Aを不揮発フラッシュメモリ113Aへ転送するようになっている。 A transfer control program 106A to be transfer control unit 318 described later to be transferred to the RAM memory 112A to the external tool 105A, output control control program 107A and is formed in advance a memory medium to be transferred to the nonvolatile flash memory 113A is stored in the microprocessor 110 is adapted to transfer the output control program 107A using transfer control program 115A which corresponds to the transfer control program 106A which is transferred to the RAM memory 112A to the nonvolatile flash memory 113A .
ROMメモリ111Aに予め格納されている基本プログラム111aは、前記転送制御プログラム106AをRAMメモリ112Aへ転送して転送制御プログラム115Aとして格納するための後述の転送手段314aとなるプログラムを包含している。 Basic program 111a which has previously been stored in the ROM memory 111A encompasses the program to be transferred means 314a described below for storing a transfer control program 115A by transferring the transfer control program 106A to the RAM memory 112A.
RAMメモリ112A内に構成されたバッファメモリ112は少なくとも前段部112aと中段部112bと後段部112cの3段の先入先出データテーブルを構成し、外部ツール105Aに格納されている入出力制御プログラム107Aは図示しない通信バッファメモリとマイクロプロセッサ110とバッファメモリ112とを介して不揮発フラッシュメモリ113Aへ転送書込みされるようになっている。 RAM buffer memory 112 configured in the memory 112A constitute a three-stage first-in first-out data table in at least the first part 112a and the middle portion 112b and the rear portion 112c, the external tool 105A the stored in that input and output control program 107A It is adapted to be transferred and written to the nonvolatile flash memory 113A via the buffer memory 112 communication buffer memory and a microprocessor 110 (not shown).

不揮発フラッシュメモリ113Aは複数の分割ブロックBi(i=1・2・3・・・n)によって構成され、各分割ブロックBiはブロック番号を指定することによって各ブロック単位で一括消去が行えるようになっている。 Nonvolatile flash memory 113A is composed of a plurality of divided blocks Bi (i = 1 · 2 · 3 ··· n), each divided block Bi is able to perform collectively erased in units of blocks by specifying the block number ing.
また、各分割ブロックBiは所定の書込単位量を有する第一・第二のセクタに分割されていて、前記バッファメモリ112の各段のデータ容量は不揮発フラッシュメモリ113Aに対する前記書込単位量に相当するものとなっている。 Each divided block Bi is divided in first and second sectors having a predetermined write unit amount, the data capacity of each stage of the buffer memory 112 in the write unit relative to nonvolatile flash memory 113A It has become a thing equivalent.
消去/書込制御回路114Aはマイクロプロセッサ110からブロック番号Biの指定と消去指令を受け取ると、指定されたブロックの一括消去を行い、消去完了フラグをマイクロプロセッサ110に送信すると共に、マイクロプロセッサ110からセクタ番号の指定と書込指令を受け取ると、バッファメモリ112の後段部112cのデータを読出して図示しないラッチメモリに格納し、当該ラッチメモリの内容を指定されたセクタに書込み、書込完了フラグをマイクロプロセッサ110に送信するようになっている。 When the erase / write control circuit 114A receives a specified erase command block number Bi from the microprocessor 110 performs batch erase of the designated block, sends the erase completion flag to the microprocessor 110, the microprocessor 110 Upon receiving the designation and write command sector number, write the sector data of the succeeding stage 112c is stored in the latch memory (not shown) is read and the specified contents of the latch memory of the buffer memory 112, a write completion flag It adapted to transmit to the microprocessor 110.
但し、この実施形態1では消去を行った後に、当該消去ブロックに対して書込みが行われるものであって、書込みを行いながら次のブロックの消去を併行実施するものではない。 However, after the erasing in the first embodiment, it is one that writes to the erase block is performed, not to parallel implementation erasing the next block while writing.

バッファメモリ112は通信バッファメモリから受け取った入出力制御プログラム107Aの一部である分割データを順次前段部112a・中段部112b・後段部112cへ詰め合わせて格納し、各段が満杯になると通信バッファメモリからの転送を禁止すると共に、消去/書込制御回路114Aから書込完了フラグを受信すると書込済となった後段部112cのデータを削除してから中段部112b・前段部112aの後続データを詰合せ、前段部112aに空きが生じると通信バッファメモリからの格納が許可されるようになっている。 Buffer memory 112 stores Te assortment sequentially to the first part 112a · middle portion 112b · second part 112c of the divided data, which is part of the input and output control program 107A received from the communication buffer memory, a communication buffer memory with each stage is full while prohibiting the transfer from the subsequent data of the middle portion 112b · front portion 112a delete the data of the succeeding stage 112c became the written when receiving a write completion flag from the erase / write control circuit 114A assortment, so that the storage from the communication buffer memory space to become available in the front section 112a is permitted.
なお、通信バッファメモリからバッファメモリ112への転送格納や、バッファメモリ112内でのデータの移動所要時間は、外部ツール105Aから通信バッファメモリへのシリアルによる転送所要時間や、不揮発フラッシュメモリ113Aの消去所要時間や書込所要時間に比べて無視し得るほどの短時間となっている。 The transfer store and from the communication buffer memory to the buffer memory 112, the travel time of the data in the buffer memory 112, transfers the required time and by the serial to the communications buffer memory from the external tool 105A, erasure of the nonvolatile flash memory 113A and it has a short period of negligible compared to the time required and write the required time.
また、不揮発フラッシュメモリ113Aには様々な仕様のものがあり、1バイト当たりの消去・書込・転送所要時間として代表的には次のような仕様のものがある。 Also, the non-volatile flash memory 113A there are various specifications, there is such as: specifications typically as erasing and writing and transfer time required per byte.
仕様例1:消去所要時間≒書込所要時間<転送所要時間<消去所要時間+書込所要時間 仕様例2:消去所要時間<転送所要時間<書込所要時間<消去所要時間+書込所要時間 Specifications Example 1: Clear duration ≒ write required time <transfer duration <erase duration + write time required specification example 2: Clear Duration <transfer duration <write required time <erase duration + write required time

(2)作用・動作の詳細な説明 次に、図1のものの転送制御のタイムチャートである図2について説明するが、その詳細は図3・図4によって後述するとおりであり、図2のタイムチャートでは消去指令と書込指令の記述は省略されている。 (2) Operation and operation details of the description will now be described FIG. 2 is a time chart of the transfer control that of FIG. 1, the details are as described below by FIGS. 3 and 4, in FIG. 2 time description of the erase command and a write command in the chart is omitted.
図2(A)は、外部ツール105Aの転送指令を上段部に示し、この指令に対応したマイクロプロセッサ110の応答を下段部に示したタイムチャートとなっている。 Figure 2 (A) shows the transfer instruction of the external tool 105A in the upper portion, and has a time chart showing the response of the microprocessor 110 which corresponds to this command in the lower portion.
図2(B)は、バッファメモリ112の前段部112a・中段部112b・後段部112cに格納されるデータの内容を示しており、データ番号Dj(j=1・2・・・m)は外部ツール105Aから送信された順に付されている。 FIG. 2 (B) shows the content of data stored in the front portion 112a · middle portion 112b · second part 112c of the buffer memory 112, data number Dj (j = 1 · 2 ··· m) is the outside It is given in the order in which they are sent from the tool 105A.
図2(C)は、不揮発フラッシュメモリ113Aに対する書込データを上段部に示し、消去されるブロック番号を下段部に示したタイムチャートとなっている。 FIG. 2 (C), shown in the upper portion of the write data to the nonvolatile flash memory 113A, and has a time chart showing a block number to be erased in the lower portion.
なお、この実施形態においては、図2(C)で明らかなとおり、分割ブロックB1が一括消去された後に第一・第二のセクタにデータD1・D2が書込まれ、分割ブロックB1に対する書込みが完了してから次の分割ブロックB2の一括消去が行われ、以下同様にしてデータD3・D4が書込まれるようになっている。 Incidentally, in this embodiment, as is apparent in FIG. 2 (C), the data D1-D2 in the first and second sector is written after the divided block B1 is erased collectively, it writes to split block B1 bulk erasure of the next divided block B2 is performed after the completion, the data D3 · D4 in the same manner is adapted to be written.
外部ツール105Aからのデータの転送は絶え間なく継続しているが、バッファメモリ112が満杯になって、バッファメモリ112への格納が行われなかった場合には異常状態を表すコードを返信するNAK返信が行われ、次回の転送は前回と同じデータが再送される仕組みとなっている。 Transfer of data from the external tool 105A is continuing continuously but, NAK replying buffer memory 112 becomes full, when the storage into the buffer memory 112 is not performed to return the code representing the abnormal state It is carried out, and the next transfer has a mechanism in which the same data as the previous be retransmitted.

次に、図2を参照しながら、図1のものの転送制御の全体動作のフローチャートである図3について説明する。 Next, referring to FIG. 2, will be described FIG. 3 is a flow chart of the overall operation of the transfer control that of FIG.
図3において、工程300は外部ツール105A内で動作する図示しないマイクロプロセッサの書込動作の開始ステップであり、工程310はフラッシュメモリの書込装置100A内で動作するマイクロプロセッサ110の動作開始ステップであり、この時点におけるマイクロプロセッサ110はROMメモリ111Aに格納されている基本プログラム111aに基づいて動作するようになっている。 3, step 300 is the start step of the write operation of the microprocessor (not shown) operating within the external tool 105A, step 310 in the operation start step of the microprocessor 110 which operates in a writing device 100A of the flash memory There, the microprocessor 110 at this time is supposed to work on the basis of the basic program 111a stored in the ROM memory 111A.
工程300に続いて動作する工程301は、オペレータの操作によって新規書込又は書込済のデータの書換、或いは単なる消去のみなどの書換消去指令と、対象となるフラッシュメモリの書込装置100Aの種別に応じたパスワードを送信してから工程303へ移行するステップであり、図2(A)の左端で「操作開始」と表示されている部分に相当している。 Step 301 operates following the step 300, rewriting of data for the new write or the written by the operator of the operation or rewriting erase command such as simply erase only the type of writing apparatus 100A of the flash memory to be a step of migrating from the transmission of the password to a step 303 in response to, and corresponds to a portion displayed as "operation start" in the left end of FIG. 2 (a).
工程310に続いて動作する工程311は、工程301によって送信された書換消去指令とパスワードを受信するステップ、続く工程312aは不揮発フラッシュメモリ113Aの特定アドレスに対して既にパスワードが登録されているかどうかを判定し、登録済であればYESの判定を行って工程313aへ移行し、未登録であることを示す所定値であればNOの判定を行って工程312bへ移行する判定ステップとなっている。 Step 311 operates following the step 310, the step of receiving has been rewritten erase command and the password sent by step 301, a subsequent step 312a whether it is already registered password for a specific address of the nonvolatile flash memory 113A judgment, proceeds to step 313a performs determination of YES if already registered, and has a determining step of a shift to the step 312b by performing a determination of NO as long as a predetermined value indicating that the unregistered.

工程312bは工程311で受信したパスワードを新規登録してから工程313cへ移行するステップ、工程313aは工程311で受信したパスワードと既に登録されているパスワードとを比較して、比較一致であればYESの判定を行って工程313cへ移行し、比較不一致であればNOの判定を行って工程313bへ移行する判定ステップである。 Step 312b the step of migrating the password received in step 311 after the new registration to step 313c, step 313a compares the password with the password received in step 311 has already been registered, YES if compare match proceeds to step 313c performs determination of a determination step of migrating performing determination of NO if compared mismatch to step 313b.
工程313bは異常状態を表す通信コードであるNAKコードを返信して、続く工程315において新たなパスワードの受信待機を行なうステップであり、工程313cは正常状態を表す通信コードであるACKコードを返信して、続く工程314aにおいて転送プログラムの受信を待機するステップである。 Step 313b is to reply the NAK code is a communication code representing an abnormal state, a step of listening for a new password in the subsequent step 315, step 313c sends back the ACK code is a communication code representing the normal state Te is a step of waiting to receive the transferred program in the subsequent step 314a.
なお、工程313cは図2(A)の下段の左端で示された「応答」に相当している。 The step 313c is equivalent to shown in the lower part of the left end shown in FIG. 2 (A) "response".
工程303は工程313cで返信されたACKコードを受信したときにはYESの判定を行って工程304aへ移行し、工程313bで返信されたNAKコードを受信したときにはNOの判定を行って程305aへ移行する判定ステップである。 Step 303 proceeds to step 304a performs determination of YES when it receives an ACK code is returned in step 313c, the process proceeds to extent 305a performs determination of NO when it receives a NAK code replied by step 313b it is a determination step.
工程305aはパスワードを強制変更するかどうかをオペレータが判断して、強制変更指令ボタンが押されるとYESの判定を行って工程305bへ移行し、強制変更を行わないときにはNOの判定となって工程307へ移行する判定ステップである。 Step 305a is whether to force change the password operator determines, when forced change command button is pressed, a shift to the step 305b by performing a determination of YES, i.e., when not forced changes become determination of NO steps 307 is a determination step to be migrated to.

工程305bはオペレータによって入力された新たなパスワードが送信されるステップであり、この送信パスワードは工程315によって受信・登録され、確認返信が行われるようになっている。 Step 305b is a step new password entered by the operator is transmitted, the transmission password is received and registered by the step 315, so that the confirmation reply is performed.
工程305bに続く工程306は、工程315による確認返信を受信したかどうかを判定し、登録未完了であればNOの判定を行って工程307へ移行し、登録完了であればYESの判定を行って工程301へ復帰する判定ステップとなっている。 Step 306 following the step 305b determines whether it has received a confirmation reply from step 315, if the registration incomplete migrate performing determination of NO to step 307, performs determination of YES if registration completion It has a determination step of returning to step 301 Te.
工程315に続く工程316は工程315において新たなパスワードが登録されたかどうかを判定し、登録済であればYESの判定を行って工程311へ復帰し、未登録であればNOの判定を行って工程317へ移行する判定ステップであり、工程317では異常報告を返信して動作終了工程319へ移行するようになっている。 Step 316 following the step 315 determines whether the new password is registered in step 315, if the already registered restored by performing the determination of YES to step 311, performs determination of NO if unregistered a determination step proceeds to step 317, and procedure proceeds to operation end step 319 and returns the in step 317 the abnormality report.
工程307では工程306の判定がNOであるか、後述の工程304bの判定がNOであるか、又は工程317による異常報告を受信したときに異常報知を行ない、動作終了工程309へ移行するステップとなっている。 Or the determination of step 307 in step 306 is NO, then whether the determination of the later steps 304b is NO, the or performs abnormality notification when receiving the abnormality report from step 317, the steps of the process proceeds to operation end step 309 going on.

既存パスワード又は工程305bによって送信された更新パスワードが、工程301で送信された照合パスワードと一致したとき、又は工程312bによって新規パスワードが登録されたときにYESの判定を行う工程303に続く工程304aは、外部ツール105Aに予め格納されている転送制御プログラム106AをRAMメモリ112Aへ送信するステップである。 Existing password or update the password sent by the step 305b is, if they match the collation password transmitted in step 301, or by step 312b continues at step 303 where a determination is YES when the new password is registered step 304a is a step of transmitting the transfer control program 106A stored in advance in the external tool 105A into RAM memory 112A.
工程314aは工程304aで送信された転送制御プログラム106AをRAMメモリ112A内に格納するための転送手段となるステップであり、後述する工程ブロック318についてはマイクロプロセッサ110はRAMメモリ112Aに格納された上記転送制御プログラム106Aそのものである転送制御プログラム115Aに基づいて動作するようになっている。 Step 314a is a step which is a transfer means for storing the transfer control program 106A transmitted in step 304a in the RAM memory 112A, the microprocessor 110 for step block 318 to be described later is stored in the RAM memory 112A above transfer control program 106A is itself adapted to operate on the basis of the transfer control program 115A.
工程314aに続いて動作する工程314bはエラーリセット禁止手段となるステップであり、当該エラーリセット禁止手段314bは、入出力制御プログラム107Aが不揮発フラッシュメモリ113Aに転送される工程ブロック318の実行中において、入出力制御プログラムが実行されていないことに伴ってマイクロプロセッサ110が発生するエラーリセット手段による異常信号の発生を禁止する手段となっている。 Step 314b which operates following the step 314a is a step to be error reset inhibiting means, the error reset inhibiting means 314b, during the execution of the process block 318 of input and output control program 107A is transferred to the non-volatile flash memory 113A, and it has a means for inhibiting the abnormal signal by the error reset means microprocessor 110 is generated in association with the input and output control program is not running.

工程314bに続いて動作する工程314cは転送制御許可手段となるステップであり、当該転送制御許可手段314cは外部ツール105Aから送信された暗証番号と不揮発フラッシュメモリ113Aに格納されている暗証番号とが一致した場合、若しくは不揮発フラッシュメモリ113Aに暗証番号を新規登録又は強制書換登録した場合に入出力制御プログラム107Aの転送書込みを許可する手段であり、前記外部ツール105Aが接続されていない場合、及び接続されていても暗証番号が一致しない場合には転送制御が許可されないようになっている。 Step 314c which operates following the step 314b is a step to be transferred control permitting means, the transfer control permission unit 314c has a personal identification number stored in the personal identification number and non-flash memory 113A transmitted from the external tool 105A If there is a match, or a personal identification number in the nonvolatile flash memory 113A is a means to allow transfer write input and output control program 107A when the newly registered or forced rewriting registration, when the external tool 105A is not connected, and the connection It is when the personal identification number even if does not match is made so as not to be allowed to control transfer.
なお、パスワードの強制書換操作は工程305aにおける確認操作による代わりに、一旦は不揮発フラッシュメモリ113Aの内容を全て一括消去したうえで新たなパスワードを再登録するようにすることもできる。 It should be noted, forced rewrite operation of the password instead of by check operation in the step 305a, once can also be adapted to re-register the new password after having erased once all the contents of the non-volatile flash memory 113A.

また、不揮発フラッシュメモリ113Aは外部ツール105Aから転送書込みされる入出力制御プログラムが保存される複数の分割ブロックと、当該分割ブロックとは異なる分割ブロックにおいて、運転中のマイクロプロセッサ110から書込みされる制御データの格納領域を備えていて、前記転送制御許可手段314cが転送を許可又は禁止するのは入出力制御プログラムの格納領域に限定されている。 The control non-flash memory 113A is a plurality of divided blocks output control program that is transferred and written from the external tool 105A is stored in different divided blocks with the divided blocks, which are written from the microprocessor 110 during operation It has a storage area of ​​the data, the transfer control permitting means 314c is limited in the storage area of ​​the input and output control program to permit or prohibit the transfer.
従って、制御データの格納領域については外部ツール105Aが接続されていないマイクロプロセッサ110の単独運転中であっても、マイクロプロセッサ110による書換が可能となるものである。 Thus, the storage area of ​​the control data even during independent operation of the microprocessor 110 to external tool 105A is not connected, and serves as a rewritable by the microprocessor 110.
逆に、外部ツール105Aが接続されている状態で、制御データの格納領域に格納されている学習記憶データが誤って書換・削除されないようにするために、この領域のデータの扱いは慎重な確認操作を行ってから有効となるような煩雑操作を行うようになっている。 Conversely, in a state where the external tool 105A is connected, in order to not be rewritten or deleted accidentally learning and memory data stored in the storage area of ​​the control data, handling of data in this area is careful check It is adapted to perform complicated operations such as becomes effective after performing the operation.

工程314cに続いて実行される工程314dは、書込・書換の準備が完了したことを報告返信してから図4で詳述する転送制御手段となる工程ブロック318へ移行するステップである。 Step 314d which is executed subsequently to step 314c is a step of a shift to the step block 318 serving as a transfer control means to be described from the report reply that preparation of the write-rewrite is completed in FIG.
工程304aに続いて実行される工程304bは工程314dによる報告返信を受信したかどうかを判定し、所定時間を待っても正常受信できない場合にはNOの判定を行って工程307へ移行し、正常受信すればYESの判定を行って工程ブロック308へ移行するようになっている。 Step 304b is executed subsequently to step 304a determines whether it has received a report reply from step 314d, the process proceeds to step 307 by performing a determination of NO in the case can not be normally received even waiting for a predetermined time, the normal Upon receiving performing judgment of YES and procedure proceeds to step block 308.
なお、工程304aは図2(A)上段の左部分に記載された「準備開始」に相当し、これに対応した下段部の「準備完了」が工程314dによる準備完了返信に相当している。 The step 304a corresponds to the "preparation start" described in FIG. 2 (A) left part of the upper row, "ready" of the lower part corresponding thereto corresponds to the ready reply from step 314d.
また、工程311から工程317に至る工程ブロック320は簡易転送手段となるプログラムであって、このプログラムはROMメモリ111A内の基本プログラム111aとして格納されている。 The step block 320, from step 311 to step 317 is a program to be simplified transfer means, the program is stored as a basic program 111a in the ROM memory 111A.
しかし、後述の工程ブロック318は工程314aによってRAMメモリ112Aに格納された転送制御プログラムに基づいて実行されるものとなっている。 However, the process block 318 to be described later is made shall be performed on the basis of the transfer control program stored in the RAM memory 112A by step 314a.
但し、工程314bと工程314cは工程ブロック318の中で実行するようにしてもよい。 However, step 314b and step 314c may be performed in a process block 318.
また、転送制御プログラム106Aを予めROMメモリ111A内の基本プログラム111aに格納しておけば、工程304aと工程314aによるRAMメモリ112Aへの転送を行なう必要がなく、マイクロプロセッサ110はROMメモリ111Aの内容に基づいて転送制御を実行することができる。 Also, be stored in the basic program 111a in the ROM memory 111A of the transfer control program 106A, it is not necessary to transfer to the RAM memory 112A by step 304a and step 314a, the microprocessor 110 the contents of the ROM memory 111A it is possible to perform transfer control on the basis of.

次に、図2を参照しながら、図3のものの転送制御の主要部である工程ブロック308及び318の詳細について説明用概略フローチャートである図4を用いて説明する。 Next, referring to FIG. 2, will be described with reference to FIG. 4 is a detailed explanatory schematic flow chart for the process blocks 308 and 318 is the main part of the transfer control that of FIG.
図4において、工程400は図3の工程ブロック308の動作開始ステップ、工程410は図3の工程ブロック318の動作開始ステップ、工程409は図3の工程ブロック308の動作終了ステップ、工程419は図3の工程ブロック318の動作終了ステップであり、工程409に続いて図3の動作終了工程309へ移行し、工程419に続いて図3の動作終了工程319へ移行するようになっている。 4, step 400 the operation start step process block 308 of FIG. 3, the operation end step, step 419 of step 410 operation starting step of the process block 318 of FIG. 3, step 409 is step block 308 of FIG. 3 FIG. 3 is a operating end step of the process block 318, following step 409 proceeds to operation end step 309 in FIG. 3, following the step 419 and procedure proceeds to operation end step 319 of FIG.
なお、工程401aから工程408に至る一連の工程ブロックと、工程411aから工程418に至る一連の工程ブロックとは、相互に関連する工程において同期して遷移するよう連携動作するようになっている。 Incidentally, a series of steps blocks, from step 401a to step 408, the series of steps blocks leading to step 418 from step 411a, is adapted to work together to transition synchronously in the step of interrelated.
工程400に続いて実行される工程401aは外部ツール105Aがブロック番号Biを指定して消去指令を送信して工程401bへ移行するステップ、工程410に続いて実行される工程411aはマイクロプロセッサ110がブロック番号Biに対する消去指令を受信するステップ、続く工程411bは確認返信を行うステップ、続く工程411cは消去/書込制御回路114Aに対して消去指令を受け渡してから直ちに工程412へ移行するステップとなっている。 Then step is executed 401a in step 400 is a step at which external tool 105A is transferred by sending a Clear command specifies the block number Bi to step 401b, step 411a is executed subsequently to step 410 microprocessor 110 receiving an erase command for the block number Bi, the subsequent step 411b the step of performing a confirmation reply, subsequent step 411c is a step of directly proceeds to step 412 after passes the erase command to erase / write control circuit 114A ing.
工程401bは工程411bによる正常な確認返信を受信してから工程402へ移行するステップであり、工程411bから正常な確認返信が得られないときには再送処理を行い、それでも異常であれば異常報知が行なわれるようになっている。 Step 401b is a step of migrating from the reception of the normal confirmation reply from step 411b to step 402, performs the retransmission processing when not obtained normal confirmation reply from step 411b, but still abnormality notification is carried out if the abnormality It has become as to be.

工程421は工程411cで発生した消去指令に基づいて消去/書込制御回路114Aが指定ブロックの消去を開始するステップ、工程422は消去/書込制御回路114Aが指定ブロック消去を完了して消去完了フラグを発生するステップとなっており、これが図2(C)のタイムチャートにおける「B1消去」に相当している。 Step 421 is a step at which the erase / write control circuit 114A starts erasing the specified block based on the erase command generated in step 411c, step 422 is erased completed to complete the specified block erase erase / write control circuit 114A flag has a step of generating a, which corresponds to "B1 erase" in the time chart of FIG. 2 (C).
工程402は、外部ツール105Aに格納されている入出力制御プログラム107Aを所定の書込単位量に分割して、分割単位の一つ分である分割データを送信して工程403dへ移行するステップであり、工程402は後述の工程を循環しながら略定期的に何度も繰返して実行され、順次入出力制御プログラム107Aが分割転送されるようになっている。 Step 402 is a step of migrating the output control program 107A stored in the external tool 105A is divided into predetermined writing unit quantity, and transmits the divided data, which is one component of the division unit to step 403d There, step 402 is performed repeatedly be substantially regularly over again while circulating the later steps, so as successively output control program 107A is divided transfer.
工程412は工程402で送信された分割データD1がバッファメモリ112の更に前段階に設けられた図示しない通信バッファメモリに受信格納されてから工程413aへ移行するステップであり、工程412では前回の受信時刻と今回の受信時刻の間隔が過大であると図示しないルーチンによって通信異常の報告が行われるようになっている。 Step 412 is a step dividing data D1 transmitted in step 402 transitions from being received stored in the communication buffer memory (not shown) provided on the further front stage of the buffer memory 112 to step 413a, in step 412 the last reception time and interval of the current reception time communication abnormality reported by routine (not shown) to be excessive and the like are performed.

工程413aはバッファメモリ112の前段部112a・中段部112b・後段部112cに対してすべて分割データが書込済であるかどうかを判定し、満杯であればYESの判定を行って工程413dへ移行し、満杯でなければNOの判定を行って工程413bへ移行する判定ステップである。 Step 413a is migrated to determine whether all the divided data to the front portion 112a · middle portion 112b · second part 112c of the buffer memory 112 is already written, it performs determination of YES if full to step 413d and a determination step of if full performing determination of NO proceeds to step 413b.
工程413bはバッファメモリ112内の分割データを移動詰合せしながら工程412で受信した新たな分割データを前段部112aに格納してから工程413cへ移行するステップであるが、この工程413bでは後段部112cに格納されている分割データが排出されることは無い。 Although Step 413b is a step transition from storing new dividing data received in step 412 while moving assortment divided data in the buffer memory 112 to the front portion 112a to the step 413c, the rear stage in the process 413b 112c never divided data stored in the is discharged.
工程413cはACKコードを送信してから工程413fへ移行するステップである。 Step 413c is a step to shift from the transmission of the ACK code to the step 413f.
工程413fは書込み制御の開始に当たって、バッファメモリ112を一先ず満杯にしておくための初回溜込が完了したかどうかを判定して、未完了であればNOの判定を行って工程412へ復帰し、完了であればYESの判定を行って工程414aへ移行する判定ステップである。 Step 413f is at the start of the write control, to determine whether the first time the accumulation for keeping the buffer memory 112 in outline filled is completed, return if not completed by performing the determination of NO to step 412, if completion is determined step of migrating performing determination of YES to step 414a.
工程413dは工程413aによる満杯状態が第一の所定時間以上にわたって継続していないかどうかを判定し、時間超過であればYESの判定を行って工程417へ移行し、未超過であればNOの判定を行って工程413eへ移行する満杯異常検出手段となるステップ、工程413eはNAKコードを送信してから工程414aへ移行するステップであり、満杯異常検出手段413dと後述の書込遅延異常検出手段416bは総称して延滞異常検出手段となっている。 Step 413d determines whether full state according to step 413a is not continued over the first predetermined time or more, the process proceeds by performing a determination of YES if the time exceeded to step 417, the NO if not yet exceeded steps that are filled abnormality detecting means for migrating performing determination to step 413e, step 413e is a step to shift from the transmission of the NAK code to step 414a, full abnormality detector 413d and later write delay abnormality detecting means 416b has become a delinquent abnormality detection means collectively.

工程403dは工程413cによって返信されたACKコードを受信したときにYESの判定を行って工程403fへ移行し、工程413eによって返信されたNAKコードを受信したときにNOの判定を行って工程402へ復帰するステップであり、NAKコードを受信した場合には工程402では前回送信したものと同じ分割データを再送するようになっている。 Step 403d proceeds to step 403f performs determination of YES upon receiving the ACK code is returned by the step 413c, the process 402 performs determination of NO upon receiving the NAK code replied by step 413e a step of returning, so as to retransmit the same data segment as that in step 402 the previous transmission in case of receiving the NAK code.
その結果、バッファメモリ112が満杯であって、工程412で受信した分割データが無効となっている状態であっても引き続いて再送データを送信することによって通信間隔異常が発生しないようになっている。 As a result, the buffer memory 112 is a full, so that the abnormal communication distance does not occur by sending a retransmission data subsequently even in a state where the divided data received is disabled in step 412 .
工程403fは書込み制御の開始に当たって、バッファメモリ112を一先ず満杯にしておくための初回溜込が完了したかどうかを判定して、未完了であればNOの判定を行って工程402へ復帰し、完了であればYESの判定を行って工程405へ移行する判定ステップであり、工程403fから工程402へ復帰した場合には、工程402は後続の新たな分割データが送信されるようになっている。 Step 403f is at the start of the write control, to determine whether the first time the accumulation for keeping the buffer memory 112 in outline filled is completed, return if not completed by performing the determination of NO to step 402, If complete a judging step of migrating performing determination of YES to step 405, when returning from step 403f to step 402, step 402 subsequent new division data is to be send .
工程414aは工程422によって消去/書込制御回路114Aが消去完了フラグを発生したかどうかを判定し、消去完了であればYESの判定を行って工程415aへ移行し、消去未完了であればNOの判定を行って工程416bへ移行する判定ステップである。 Step 414a determines whether the erase / write control circuit 114A is generated to erase completion flag by step 422, the process proceeds to step 415a performs determination of YES if the erase completion, NO if erase incompletion a determination step of a shift to the step 416b by performing the determination of the.
工程415aは消去/書込制御回路114Aに対して書込指令を受け渡してから、直ちに工程415bへ移行するステップとなっている。 Step 415a is a step of migrating from passes the write command to the erase / write control circuit 114A, to immediately step 415b.
工程423は工程415aで発生した書込指令に基づいて消去/書込制御回路114Aが最初のセクタに対する分割データの書込みを開始するステップ、工程424は消去/書込制御回路114Aが最初のセクタに対する書込を完了してセクタ書込完了フラグを発生するステップとなっており、これが図2(C)のタイムチャートにおける「書込D1」に相当している。 Step 423 is a step at which the erase / write control circuit 114A starts writing of the divided data to the first sector based on the write instruction generated in step 415a, step 424 erase / write control circuit 114A is for the first sector complete writing has a step of generating a sector write completion flag, which corresponds to a "write D1" in the time chart of FIG. 2 (C).

工程415bは工程424によって消去/書込制御回路114Aがセクタ書込完了フラグを発生したかどうかを判定し、書込完了であればYESの判定を行って工程415cへ移行し、書込未完了であればNOの判定を行って工程416bへ移行する判定ステップである。 Step 415b erase / write control circuit 114A by step 424 to determine whether to generate a sector write completion flag, and proceeds to step 415c performs determination of YES if write completion, write incompletion if a determination step of migrating performing determination of NO to step 416b.
工程415cは後段部112cの分割データを削除して前段部112a・中段部112bの分割データを順次詰合せすると共に、詰合完了状態を確認返信し、また消去/書込制御回路114Aの書込完了フラグをリセットしてから工程416aへ移行するステップである。 With step 415c is sequentially assortment divided data of the front portion 112a · middle portion 112b deletes the data segment of a subsequent stage portion 112c, and confirmation reply the Tsumego completion state, also write completion of the erase / write control circuit 114A a step of migrating is reset to step 416a the flag.
工程405は工程415bによる詰合完了信号を受信したかどうかを判定し、後段部112cのデータを削除した上でバッファメモリ112内の分割データが詰合せされた場合にはYESの判定を行って工程406へ移行し、詰合せ未完了の場合にはNOの判定を行って工程402へ復帰するステップであり、この場合には工程402では前回送信したものと同じ分割データを再送するようになっている。 Step 405 determines whether it has received the Tsumego completion signal according to step 415b, if the divided data in the buffer memory 112 on deleting the data of the succeeding stage 112c is assorted performing determination of YES step the process proceeds to 406, in the case of assorted uncompleted is a step of returning performing determination of NO to step 402, so as to retransmit the same data segment as that in step 402 the previous transmission in this case .

工程406は、工程405がYESとなる回数を計数することによって、工程401aで指定された消去ブロックの中の全てのセクタに対する書込が完了したかどうかを判定し、ブロック内書込完了であればYESの判定を行って工程408へ移行し、書込み未完了であればNOの判定を行って工程407へ移行するステップである。 Step 406, by counting the number of times the step 405 becomes YES, and determines whether the writing has been completed for all sectors in the specified erase block in step 401a, if at block write completion if the process proceeds to step 408 by performing the determination is YES, the is a step to shift if the write incompletion performing determination of NO to step 407.
工程407は後述の工程417による異常報告を受信したかどうかを判定し、異常受信であればYESの判定を行って工程409へ移行し、異常受信していなければNOの判定を行って工程402へ復帰するステップであり、この場合工程402では新たな後続データが送信されるようになっている。 Step 407 determines whether it has received an anomaly report by later step 417, if the abnormal reception proceeds to step 409 by performing the determination is YES, the performed determination of NO if not abnormal reception step 402 to a step of returning, in this case step 402 new subsequent data is to be transmitted.
工程408は全ブロックの書込みが完了したかどうかを判定して、未完了であればNOの判定を行って工程401aへ復帰し、完了であればYESの判定を行って工程409へ移行するステップとなっている。 Step 408 determines whether the writing of all the blocks is completed, if not completed restored by performing the determination of NO to step 401a, the routine proceeds to step 409 by performing a determination of YES if completed step It has become.

工程416aは、工程415bがYESとなる回数を計数することによって、工程411aで指定された消去ブロックの中の全てのセクタに対する書込が完了したかどうかを判定し、ブロック内書込完了であればYESの判定を行って工程416cへ移行し、書込み未完了であればNOの判定を行って工程415aへ復帰するステップである。 Step 416a by counting the number of times the step 415b is YES, and determines whether the writing has been completed for all sectors in the specified erase block in step 411a, if at block write completion if the process proceeds to step 416c performs determination is YES, the is a step of returning if the write incompletion performing determination of NO to step 415a.
工程416bは工程411cによる消去指令発生時点から工程414aが消去完了フラグを受信判定するまでの消去実時間と、工程415aによる書込指令発生時点から工程415bが書込完了フラグを受信判定するまでの書込実時間とが、それぞれに定められた消去所要上限時間、1セクタの書込所要上限時間である第二の所定時間を超過したかどうかを判定し、制限時間超過であればYESの判定を行って工程417へ移行し、制限時間未超過であればNOの判定を行って工程412へ復帰する書込遅延異常検出手段となる判定ステップである。 Step 416b is the erasure and the real time from the erase command generation timing according to step 411c to step 414a to determine receives the erase completion flag, the write command generation timing according to step 415a until step 415b receives determining a write completion flag writing real time and is, erasure required upper limit time stipulated in each one sector to determine whether exceeds a second predetermined time is a write required upper limit time of the determination of YES if the time limit exceeded was performed proceeds to step 417, a decision step if the time limit Not exceeded as a write delay abnormality detecting means for returning performing determination of NO to step 412.
工程416cは消去/書込制御回路114Aの消去完了フラグをリセットしてから工程418へ移行するステップである。 Step 416c is a step transition from resetting the erase completion flag of the erase / write control circuit 114A to the step 418.
工程417は工程413dと工程416bとがYESの判定を行って、第一・第二の所定時間を超過したときに異常発生情報を返信してから工程419へ移行する異常報知手段となるステップである。 Step 417 is a step 413d and step 416b performs determination is YES, the in step of the abnormality notifying means for transition from reply abnormality occurrence information when exceeded the first and second predetermined time to step 419 is there.
なお、フラッシュメモリの書込装置100A側に異常表示・警報機器がある場合には、工程417では当該異常表示・警報機器を駆動するための警報信号を発生するようになっている。 When there is an abnormality display and warning device to the writing device 100A side of the flash memory is made in step 417 the abnormality display and alarm devices to generate an alarm signal for driving.

以上の制御フローを概括説明すると、工程401a〜工程408は繰り返して循環動作を行っており、その中で工程402は多数バイトのデータを転送するために所定の実行時間を必要とするが、他の工程は内部のクロック信号に応動して工程411a〜工程418と連携しながら高速で順次移行するステップとなっている。 To summarize explaining a control flow of the above, steps 401a~ step 408 is performed circulation operation is repeated, it requires a predetermined execution time for transferring data in multiple steps 402 bytes therein, other step has a step of sequentially proceeds at a high speed in cooperation with the step 411a~ step 418 in response to the internal clock signal.
工程402による分割データの送信は、図2(A)のタイムチャートでは上段の「転送D1」「転送D2」・・・「転送D6」などで示されている。 Transmission of the divided data according to step 402, in the time chart shown in FIG. 2 (A) indicated by like "Transfer D1" "Transfer D2": "Transfer D6" of the upper.
工程403dや工程405から工程402へ復帰したときには、バッファメモリ112が満杯状態となっていて、バッファメモリ112に対して有効格納されないていない状態であるため、工程402では前回送信した分割データを再度送信することによって定期通信間隔異常の発生を防止するようになっている。 When returning from step 403d and step 405 to step 402, buffer memory 112 is not a full state, since a state in which no not effectively stored to the buffer memory 112, the divided data again that the step 402 the previous transmission so as to prevent the occurrence of periodic communication interval abnormality by transmitting.
これに対し、工程403fや工程407から工程402へ復帰した場合には、バッファメモリ112の前段部112aに空きがあるので、新たな後続データが送信されるようになっている。 In contrast, when returning from Step 403f and process 407 to step 402 because there is an empty space in the first part 112a of the buffer memory 112, the new subsequent data is to be transmitted.
また、一つの分割ブロックBiに対する書込みが完了する都度に工程401aによって、次回の分割ブロックBi+1に対する一括消去が行われるようになっている。 Further, the step 401a each time the write is completed for one of the divided blocks Bi, so that the collective erasing of the next divided block Bi + 1 is performed.

工程411a〜工程418も同様に繰り返して循環動作を行っており、その中で工程412は多数バイトのデータを受信するために所定の実行時間を必要とするが、他の工程は内部のクロック信号に応動して高速で順次移行するステップとなっている。 Step 411a~ Step 418 also performs a cyclic operation is repeated in the same manner, requires a predetermined execution time for receiving data of multiple bytes step 412 in which the other steps are the internal clock signal and it has a step of sequentially migrate at high speed in response to.
例えば、工程411cでは消去/書込制御回路114Aに対して消去指令を与えておけば、時間のかかる消去動作は消去/書込制御回路114A側で実行され、やがて消去完了フラグが発生するので、マイクロプロセッサ110はこのフラグの発生を工程414aで確認すればよいようになっている。 For example, if given an erase command to the step 411c erase / write control circuit 114A, the erase operation time consuming is executed in the erase / write control circuit 114A side, since the erase completion flag occurs eventually, the microprocessor 110 is adapted to may be confirmed the occurrence of the flag at step 414a.
同様に、工程415aでは消去/書込制御回路114Aに対して書込指令を与えておけば、時間のかかる書込動作は消去/書込制御回路114A側で実行され、やがて書込完了フラグが発生するので、マイクロプロセッサ110はこのフラグの発生を工程415bで確認すればよいようになっている。 Similarly, if given write command to the step 415a erase / write control circuit 114A, such write operation time is performed in the erase / write control circuit 114A side, before long the write completion flag since occurs, the microprocessor 110 is adapted to may be confirmed the occurrence of the flag at step 415b.
初回動作でバッファメモリ112が満杯になるまでは、工程412・工程413a・工程413b・工程413c・工程413fを循環するループでバッファメモリ112に対する溜込が行われ、その後は工程415cによる後段部112cの削除・詰合せが行われる都度バッファメモリ112に対する補充が随時行われるようになっている。 In the initial operation until the buffer memory 112 is full, step 412, step 413a, step 413b and process the accumulation to the buffer memory 112 in a loop circulating 413c-step 413f is done, then the subsequent stage portion 112c according to step 415c is supplementation on the buffer memory 112 each time the deletion-assortment is made of is to be carried out at any time.

不揮発フラッシュメモリ113Aの指定された分割ブロックBiに対する消去が実行されている期間においては、工程412・工程414a・工程416bを通過する循環ループが実行される。 In the period in which the erasing of the designated divided blocks Bi of non flash memory 113A is running, circulation loop passing through the step 412, process 414a, process 416b is performed.
消去が完了すると工程412・工程414a・工程415a・工程415b・工程416bを通過する循環ループが実行される。 When erasing is complete circulation loop passing through the step 412, process 414a, process 415a, process 415b and process 416b is performed.
一つのセクタに対する書込みが完了した時点では、工程416aから工程415aへ復帰することによって、続くセクタに対する書込みが実施される。 At the time of writing to one sector is completed by returning from step 416a to step 415a, the write for the subsequent sector is performed.
一つの分割ブロックBiに対する書込みが完了すると工程416aがYESの判定を行ってこの循環ループを脱出し、工程416c・工程418を経由して工程411aへ復帰して、新たな分割ブロックBi+1に対する循環動作が開始するようになっている。 Performing determination step 416a is YES when the writing for one of the divided blocks Bi to complete escape the circulation loop, and returns to step 411a via the step 416c · step 418, the circulating operation for a new divided blocks Bi + 1 There is adapted to start.
従って、消去と書込とは同時には実行されないが、データの転送処理は消去期間中及び書込期間中の常時に実行され、バッファメモリ112に空きがあればいつでも有効となるように構成されている。 Thus, although not performed simultaneously with the erase and write, the data transfer process is performed at all times during in erasing period and the writing period, it is configured to be always effective if there is a space in the buffer memory 112 there.

(3)要点及び特徴 以上の説明で明らかなとおり、この発明の実施形態1によるフラッシュメモリの書込装置は、入力信号回路103と出力信号回路104とを備え,外部ツール105Aをシリアル接続することができるマイクロプロセッサ110と、前記入力信号回路103の信号状態に応動して前記出力信号回路104に制御出力信号を送出するための入出力制御プログラムが格納され、複数の分割ブロック単位で一括消去を行ってから前記入出力制御プログラムの書込が行われる不揮発フラッシュメモリ113Aと、前記マイクロプロセッサ110と協働し、前記外部ツール105Aとの間で信号交信を行う基本プログラム111aが格納されているROMメモリ111Aとを備え、前記基本プログラム111aの内容に応動して、前 (3) As is apparent from the gist and features above explanation, the writing device of a flash memory according to Embodiment 1 of the present invention includes an input signal circuit 103 and an output signal circuit 104, to the external tool 105A serially connected a microprocessor 110 which can input and output control program for sending a control output signal to the output signal circuit 104 in response to the signal state of the input signal circuit 103 are stored, the collective erase of a plurality of divided blocks and non-flash memory 113A to write the input and output control program is performed after performing, the microprocessor 110 cooperates with a basic program 111a for performing signal communication between said external tool 105A is stored ROM and a memory 111A, in response to the content of the basic program 111a, before 入出力制御プログラムが前記外部ツール105Aから前記マイクロプロセッサ110を介して順次分割して転送書込みされるフラッシュメモリの書込装置100Aであって、前記不揮発フラッシュメモリ113Aの各分割ブロックBi(n=1、2、・・n)は更に、所定の書込単位量毎に分割して書込みが行われる少なくとも第一・第二のセクタに分割されていると共に、前記マイクロプロセッサ110と協働するRAMメモリ112Aとバッファメモリ112を備えている。 A writing device 100A of a flash memory output control program is sequentially divided and transferred and written via the microprocessor 110 from the external tool 105A, the non-flash memory 113A each divided block Bi of (n = 1 , 2, · · n) is further divided every a predetermined amount of write units together is divided into at least first and second sector is written, RAM memory 110 cooperates with the microprocessor and a 112A and a buffer memory 112.

前記バッファメモリ112は少なくとも3段階の先入先出テーブルを構成し、前段部112a・中段部112b・後段部112cの各段が前記書込単位量に相当するデータ量を有しており、前記後段部112cのデータが前記不揮発フラッシュメモリ113Aに書込みされると、当該後段部112cのデータは削除されて、前段部112a・中段部112bから詰合せ移動した新データが転送され、前記不揮発フラッシュメモリ113Aに書込みされるまでは新規到来データの削除・移動は待機され、前記前段部112a内にデータが格納されていないときには、前記外部ツール105Aからの転送データは当該前段部112aに対して格納されるが、前記前段部112aから後段部112cまでのデータが満杯であるときは、前記外部ツー The buffer memory 112 constitutes at least 3 stages FIFO table, each stage of the front stage 112a · middle portion 112b · second part 112c has a data amount corresponding to the amount of the write unit, the subsequent When the data parts 112c are written to the non-volatile flash memory 113A, the data of the second part 112c is deleted, the new data assorted moved from front portion 112a · middle portion 112b is transferred to said non-volatile flash memory 113A until write delete or move the new incoming data is waiting, when the data on the front portion 112a is not stored, the transfer data from the external tool 105A but is stored with respect to the front portion 112a , when the data from the preceding stage 112a to the second part 112c is full, the external-to- 105Aからの転送データは当該前段部112aに対して格納待機され、前記外部ツール105Aから順次分割転送されてきた前記入出力制御プログラムは、前記バッファメモリ112を介して所定の書込単位量毎に順次前記不揮発フラッシュメモリ113Aの各分割ブロックBiに対して書込まれ、前記外部ツール105Aから前記バッファメモリ112に対するデータ転送は、前記不揮発フラッシュメモリ113Aに対する消去及び書込時間帯において併行実行されるようになっている。 Transfer data from 105A is stored waiting for that first part 112a, the said input and output control program that has been successively divided transferred from the external tool 105A, for each predetermined amount write unit via the buffer memory 112 It is written for sequential respective divided blocks Bi of the non flash memory 113A, the external from said tool 105A the data transfer to the buffer memory 112, to be parallel executed in the erasing and writing time period for said non-volatile flash memory 113A It has become.

この発明の請求項3に関連して、 In connection with the third aspect of the present invention,
前記不揮発フラッシュメモリ113Aは消去/書込制御回路114Aを備えていて、消去処理と書込処理とが同時には実行されない時分割処理方式のものであって、前記マイクロプロセッサ110は前記消去/書込制御回路114Aが不揮発フラッシュメモリ113Aの今回の分割ブロックBiの一括消去を行っている期間、及び当該一括消去が完了して当該分割ブロックBiに対する今回の書込処理が実行されている期間、及び当該書込処理が完了して次回の分割ブロックBi+1の一括消去を行っている期間の複数の期間において、前記外部ツール105Aから前記バッファメモリ112に対する後続の入出力制御プログラムを受信し、前記不揮発フラッシュメモリ113Aに対する一つの書込単位量の書込完了に伴って前記バッファメモ It said non-flash memory 113A is provided with an erase / write control circuit 114A, be of a division processing method when the erasing process and writing process is not executed at the same time, the microprocessor 110 is the erase / write period control circuit 114A is performing bulk erasing of this divided block Bi of a non flash memory 113A, and periods in the collective erasure is completed writing process of this with respect to the divided blocks Bi is running, and the a plurality of the periods in which the writing process is performed to the collective erasure of the next divided block Bi + 1 finished, receives the subsequent output control program for said buffer memory 112 from the external tool 105A, the non-flash memory the buffer memory with the write completion of one write unit quantity for 113A 112の先入データが削除されて、新たに転送されたデータが詰め合わされて有効格納されるようになっている。 112 preconceived data is deleted, and is adapted to be valid and stored in combined packed newly transferred data.
以上のとおり、不揮発フラッシュメモリは消去/書込制御回路を備え、消去処理と書込処理とが同時には実行されない時分割処理方式のものとなっていて、外部ツールからバッファメモリに対する制御プログラムの転送は、不揮発フラッシュメモリの消去期間及び書込処理期間において併行実行されるようになっている。 As described above, non-volatile flash memory comprises an erase / write control circuit, have become a thing of the time-division processing method and erasing process and writing process is not executed at the same time, the transfer from the external tool control program for the buffer memory It is adapted to be parallel executed in the erasing period and the writing processing period of non-flash memory.
従って、消去/書込制御回路は同時に消去動作と書込動作を行う必要がないので、内部構成が単純化されると共に、転送処理が書込期間と消去期間において併行されているので、転送所要時間≦(書込所要時間+消去所要時間)の関係にある場合には転送待ちによる書込み遅れが発生しない特徴がある。 Therefore, it is not necessary to perform the erase / write control circuit erase and write operations at the same time, the internal structure is simplified, because the transfer process has been parallel in the erasing period and the writing period, transfer the required when in the relationship between time ≦ (write time required + Clear duration) has a feature that the writing delay due to transfer waiting does not occur.

この発明の請求項5に関連して、 In connection with the fifth aspect of the present invention,
前記ROMメモリ111Aには簡易転送処理手段320となる基本プログラム111aが格納接続されていると共に、前記入出力制御プログラムは異常発生時に前記マイクロプロセッサ110をリセットして再起動するためのエラーリセット手段となる自己診断プログラムを包含している。 With basic program 111a to be simple transferring unit 320 is stored connected to the ROM memory 111A, the output control program and error reset means for restarting to reset the microprocessor 110 when an abnormality occurs It encompasses a self-diagnostic program to be.
前記簡易転送処理手段320は、前記外部ツール105Aとマイクロプロセッサ110と不揮発フラッシュメモリ113Aとの間で前記入出力制御プログラムを転送書込みするための転送制御手段318となるプログラムを、前記外部ツール105Aから前記マイクロプロセッサ110を介して前記RAMメモリ112Aに転送する転送手段314aを含み、前記マイクロプロセッサ110は前記RAMメモリ112Aに格納された前記転送制御手段318となるプログラムに基づいて前記入出力制御プログラムを前記不揮発フラッシュメモリ113Aへ転送書込みするものであり、前記簡易転送処理手段320又は転送制御手段318の一方は更に、エラーリセット禁止手段314bとなるプログラムを包含し、当該エラーリセット禁止手 The simple transfer processing unit 320, the external tool 105A and the microprocessor 110 and the program to be transfer control means 318 for transferring write the input and output control program with the non-volatile flash memory 113A, from the external tool 105A includes transfer means 314a to be transferred to the RAM memory 112A via the microprocessor 110, the microprocessor 110 is the output control program based on the program to be the transfer control unit 318 stored in the RAM memory 112A wherein is intended to transfer write to the nonvolatile flash memory 113A, further one is of the simple transfer processing unit 320 or the transfer control unit 318, includes a program to be error reset inhibiting means 314b, the error reset disabled hands 314bは前記転送制御の実行中において、前記入出力制御プログラムが実行されていないことに伴う前記エラーリセット手段による異常信号の発生を禁止する手段となっている。 314b in during execution of the transfer control, and has a means for inhibiting the abnormal signal by the error reset means associated with said output control program is not executed.
以上のとおり、外部ツールから不揮発フラッシュメモリに至る入出力制御プログラムの転送制御プログラムは、ROMメモリに格納された基本プログラムに基づいて実行されるようになっていて、転送制御の実行過程では入出力制御プログラムが実行されていないことに伴うエラー発生を禁止するようになっている。 As described above, the transfer control program of the input and output control program, from the external tool in the non-volatile flash memory, have come to be executed based on the basic program stored in the ROM memory, input and output during execution of the transfer control the error associated with the control program is not executed is adapted to prohibit.
従って、不揮発フラッシュメモリに格納されたプログラムの全てが消去されていても、不揮発フラッシュメモリへの入出力制御プログラムの書込みが可能となり、入出力制御プログラムの書込み過程でマイクロプロセッサがリセットされない特徴がある。 Therefore, be erased all the programs stored in the nonvolatile flash memory, it is possible to write the output control program in the non-volatile flash memory, has the characteristic that the microprocessor is not reset by the write process of input and output control program .

この発明の請求項7に関連して、 In connection with the seventh aspect of the present invention,
前記不揮発フラッシュメモリ113Aは前記外部ツール105Aから転送書込みされる入出力制御プログラムが保存される複数の分割ブロックと、当該分割ブロックとは異なる分割ブロックにおいて、運転中の前記マイクロプロセッサ110から書込みされる制御データの格納領域を備えると共に、前記不揮発フラッシュメモリ113Aには更に、製品種別を識別するための暗証番号データが格納されており、また、前記簡易転送処理手段320又は転送制御手段318の一方は更に、転送制御許可手段314cとなるプログラムを包含している。 Wherein a plurality of divided blocks nonvolatile flash memory 113A is the output control program that is transferred and written from the external tool 105A is stored in different divided blocks and the divided blocks are written from the microprocessor 110 during operation provided with a storage area of ​​the control data, the more the non-volatile flash memory 113A, personal identification number data for identifying the product type is stored, also, one of the simple transfer processing unit 320 or the transfer control unit 318 further includes a program to be transferred control permission unit 314c.
前記転送制御許可手段314cは前記外部ツール105Aから送信された暗証番号と前記不揮発フラッシュメモリ113Aに格納されている暗証番号とが一致した場合、若しくは前記不揮発フラッシュメモリ113Aに暗証番号を新規登録又は強制書換登録した場合に前記入出力制御プログラム107Aの転送書込みを許可する手段であり、前記外部ツール105Aが接続されていない場合、及び接続されていても暗証番号が一致しない場合には転送制御が許可されないようになっている。 It said transfer control permission unit 314c is the external tool 105A PIN transmitted from said if the personal identification number stored in the nonvolatile flash memory 113A are identical, or new registration or forcing the security code in the non-flash memory 113A a means for permitting transfer write of the input and output control program 107A when rewriting registered, the external if the tool 105A is not connected, and the transfer control when connected to PIN even if does not match the permission and so as not to be.
以上のとおり、外部ツールが接続されていない場合と、接続されていても暗証番号が一致しない場合には不揮発フラッシュメモリに対する入出力制御プログラムの転送書込みが禁止されている。 As described above, the case has not been connected to the external tool, when the security code be connected do not match is prohibited transfer write input and output control program in the nonvolatile flash memory.
従って、不正な入出力制御プログラムが書き込まれることがなく、また外部ツールが取り外された運転中において誤って入出力制御プログラムの書換が行われない特徴がある。 Therefore, there is a bad output control program without written and rewritten erroneously output control program during operation of the external tool is removed is not performed features.

この発明の請求項8に関連して、 In connection with claim 8 of the present invention,
前記転送制御手段318となるプログラムは更に、延滞異常検出手段413d・416bと異常報知手段417となるプログラムを包含している。 Program serving as the transfer control unit 318 is further encompasses arrears abnormality detection means 413d · 416b and abnormality notification unit 417 to become the program.
前記延滞異常検出手段は前記バッファメモリ112の満杯状態が第一の所定時間以上にわたって継続していることを検出する満杯異常検出手段413dであるか、又は前記不揮発フラッシュメモリ113Aの各セクタに対する書込所要時間が第二の所定時間以上にわたって継続していることを検出する書込遅延異常検出手段416bの少なくとも一方を備え、前記異常報知手段417は前記延滞異常検出手段が延滞異常を検出したときに作用して前記外部ツール105Aに対して異常報知するようになっている。 Whether the arrears abnormality detecting means is full abnormality detector 413d detects that the full state of the buffer memory 112 continues over the first predetermined time or more, or writing for each sector of the nonvolatile flash memory 113A when the required time is the second comprising at least one of the write delay abnormality detector 416b for detecting that has continued for more than a predetermined time, the abnormality notification means 417 for the delinquent abnormality detecting means detects abnormality overdue It adapted to abnormality notification to the external tool 105A acts.
以上のとおり、転送制御手段は満杯異常検出手段又は書込遅延異常検出手段を備え、少なくともブロック単位で延滞異常を検出するようになっている。 As described above, the transfer control means comprises a full abnormality detecting means or a write delay abnormality detecting means is adapted to detect abnormal arrears at least blocks.
従って、外部ツールからのデータ転送、バッファメモリ内のデータの移動、不揮発フラッシュメモリに対する消去・書込み動作に異常が発生すると、速やかにこれを検出して異常報知することができる特徴がある。 Therefore, the data transfer from the external tool, the movement of data in the buffer memory, when abnormality occurs in erasing and writing operations to the nonvolatile flash memories, there are features that can be quickly abnormality notifying detects this.

発明の実施の形態2. Embodiment Referring 2.
(1)構成の詳細な説明 以下この発明の第二実施例装置の全体ブロック図を示す図5について、図1のものとの相違点を中心にして説明する。 (1) Figure 5 shows an overall block diagram of a second embodiment apparatus detailed description below the invention configuration will be described with focusing on differences from those in FIG.
図5において、図1のものとの主な相違点の第一は、図5のものは不揮発フラッシュメモリ(FMEM)113Bが消去制御回路114Bと書込制御回路115Bとによって、一つの分割ブロックを一括消去している間に、他の分割ブロックに対して同時に書込が可能となっていることである。 5, the first major differences from that of Figure 1, by what is a nonvolatile flash memory (FMEM) 113B erase control circuit 114B and the write control circuit 115B in FIG. 5, one of the divided blocks while collectively erased, it is that they become writable simultaneously to the other divided block.
第二の相違点は、ROMメモリ(MROM)111Bは図1における転送制御プログラム106Aに相当する転送制御プログラムを包含した基本プログラム111bを包含していることである。 The second difference is, ROM memory (MROM) 111B is that encompasses the basic program 111b which includes a transfer control program corresponding to the transfer control program 106A in FIG.
但し、図1のものと同様に転送制御プログラムを外部ツール(EXT)105BからRAMメモリ(RMEM)112Bへ転送する方式にすることも可能である。 However, it is also possible to method of forwarding and what the transfer control program as well 1 from the external tool (EXT) 105B to the RAM memory (RMEM) 112B.
なお、RAMメモリ112Bは図1のものと同様に前段部112a・中段部112b・後段部112cによって構成されたバッファメモリ112を備えている。 Incidentally, RAM memory 112B includes a buffer memory 112 constituted by one as well as the first part 112a · middle portion 112b · second part 112c Fig.
また、外部ツール105Bには不揮発フラッシュメモリ113Bへ転送されるべき入出力制御プログラム107Bが格納されている。 Further, input-output control program 107B to be transferred to the nonvolatile flash memory 113B is stored in the external tool 105B.
その他の同一符号は同一又は相当部分を示しており、マイクロプロセッサ(CPU)110は不揮発フラッシュメモリ113Bに格納された入出力制御プログラムの内容と、入力信号回路(SENS)103の信号状態に応動して出力信号回路(LOAD)104に制御出力信号を送出するようになっている。 Other designate the same or corresponding parts, a microprocessor (CPU) 110 is responsive to the signal state of the contents of the input and output control program stored in the nonvolatile flash memory 113B, an input signal circuit (SENS) 103 It adapted to deliver a control output signal to the output signal circuit (LOAD) 104 Te.

(2)作用・動作の詳細な説明 次に、図5のものの転送制御のタイムチャートである図6について説明するが、その詳細は図7・図8によって後述するとおりであり、図6のタイムチャートでは消去指令と書込指令の記述は省略されている。 (2) Detailed description of the action and operation will now be described FIG. 6 is a time chart of the transfer control that of Figure 5, the details are as described below by FIG. 7 and FIG. 8, the time of FIG. 6 description of the erase command and a write command in the chart is omitted.
図6(A)は、外部ツール105Bの転送指令を上段部に示し、この指令に対応したマイクロプロセッサ110の応答を下段部に示したタイムチャートとなっている。 6 (A) shows the transfer instruction of the external tool 105B in the upper portion, and has a time chart showing the response of the microprocessor 110 which corresponds to this command in the lower portion.
図6(B)は、バッファメモリ112の前段部112a・中段部112b・後段部112cに格納されるデータの内容を示しており、データ番号Dj(j=1・2・・・m)は外部ツール105Bから送信された順に付されている。 FIG. 6 (B) shows the content of data stored in the front portion 112a · middle portion 112b · second part 112c of the buffer memory 112, data number Dj (j = 1 · 2 ··· m) is the outside It is given in the order in which they are sent from the tool 105B.
図6(C)は、不揮発フラッシュメモリ113Bに対する書込データを上段部に示し、消去されるブロック番号を下段部に示したタイムチャートとなっている。 FIG. 6 (C) shows the upper portion of the write data to the nonvolatile flash memory 113B, and has a time chart showing a block number to be erased in the lower portion.
なお、この実施形態においては、図6(C)で明らかなとおり、分割ブロックB1が一括消去された後に、分割ブロックB2を消去しながら分割ブロックB1の第一・第二のセクタにデータD1・D2が書込まれ、以下同様にしてデータD3・D4が書込まれるようになっている。 Incidentally, in this embodiment, as it is apparent in FIG. 6 (C), the after divided block B1 is erased collectively, the data D1-the first and second sectors of the divided blocks B1 while erasing divided block B2 D2 is written, the data D3 · D4 in the same manner is adapted to be written.
外部ツール105Bからのデータの転送は絶え間なく継続しているが、バッファメモリ112が満杯になって、バッファメモリ112への格納が行われなかった場合にはNAK返信が行われ、次回の転送は前回と同じデータが再送される仕組みとなっている。 Although the transfer of data from the external tool 105B has continued incessantly, buffer memory 112 becomes full, the NAK reply is done in the case of storage in the buffer memory 112 has not been performed, the next transfer the same data has become a mechanism to be retransmitted the previous.

次に、図6を参照しながら、図5のものの転送制御の全体動作のフローチャートである図7について説明する。 Next, referring to FIG. 6, FIG. 7 will be described a flow chart of the overall operation of the transfer control that of FIG. なお、ここでは図3との相違点を中心にして説明する。 Here, it is described by focusing on differences from the FIG.
図7において、工程700は外部ツール105B内で動作する図示しないマイクロプロセッサの書込動作の開始ステップであり、工程700から工程709に至る一連のフローは図3における工程300から工程309に至る一連のフローと同等の作用を行い、符号番号が300番台から700番台に変更されているものである。 7, step 700 is the start step of the write operation of the microprocessor (not shown) operating within the external tool 105B, a series of flows ranging from step 700 to step 709 series leading to step 309 from step 300 in FIG. 3 perform flow the same operation, in which the code number has been changed from 300 series to 700s.
ただし、図3における工程304aに相当する工程が図7には存在せず、これは、転送制御プログラム106Aが基本プログラム111bに格納されているためである。 However, absent in step 7, which corresponds to step 304a in FIG. 3, which is the transfer control program 106A is because it is stored in the basic program 111b.
工程710はフラッシュメモリの書込装置100B内で動作するマイクロプロセッサ110の動作開始ステップであり、工程710から工程719に至る一連のフローは図3における工程310から工程319に至る一連のフローと同等の作用を行い、符号番号が310番台から710番台に変更されているものである。 Step 710 is an operation start step of the microprocessor 110 which operates in a writing device 100B of the flash memory, a series of flows ranging from step 710 to step 719 equal to the series of steps leading to step 319 from step 310 in FIG. 3 It performs the action of, in which the code number has been changed to 710 series from 310 series.
ただし、図3における工程314aに相当する工程が図7には存在せず、これは、転送制御プログラム106Aが基本プログラム111bに格納されているためであって、転送処理手段となる工程ブロック720は、転送制御手段718を包含したものとなっている。 However, absent in step 7, which corresponds to step 314a in FIG. 3, which is the transfer control program 106A is not more because it is stored in the basic program 111b, step block 720 as the transfer processing unit , it has become that includes transfer control means 718.

次に、図6を参照しながら、図7のものの転送制御の主要部である工程ブロック708及び718について説明用概略フローチャートである図8を用いて説明する。 Next, referring to FIG. 6, will be described with reference to FIG. 8 is a schematic flow chart for explaining the process blocks 708 and 718 is the main part of the transfer control that of FIG. なお、ここでは図4との相違点を中心にして説明する。 Here, it is described by focusing on differences from the FIG.
図8において、工程800は図7の工程ブロック708の動作開始ステップであり、工程800から工程809に至る一連のフローは工程804が追加されていること以外は図4における工程400から工程409に至る一連のフローと同等の作用を行い、符号番号が400番台から800番台に変更されているものである。 8, step 800 is an operation start step of step block 708 of FIG. 7, except that a series of flows ranging from step 800 to step 809 in which step 804 is added to the process 409 from step 400 in FIG. 4 It performs the same operation as the series of steps leading one in which code number is changed to the 800 400 series.
工程810は図7の工程ブロック718の動作開始ステップであり、工程810から工程819に至る一連のフローは工程814bが追加されていること以外は図4における工程410から工程419に至る一連のフローと同等の作用を行い、符号番号が410番台から810番台に変更されているものである。 Step 810 is an operation start step of step block 718 of FIG. 7, a series of flows A series of flows ranging from step 810 to step 819, from step 410 in FIG. 4 except that the step 814b is added to step 419 It performs the same action as one in which code number is changed to 810 series from 410 series.

工程811cにおいて第一の分割ブロックB1に対する一括消去指令が発生して、やがてその消去完了フラグが発生すると、工程814aを通過する時点でこれが認知されてYESの判定となり、工程814bに移行する。 In step 811c batch erase command is generated for the first divided blocks B1, eventually when the erase completion flag occurs, it is recognized becomes YES judgment at the time of passing through the step 814a, the process proceeds to step 814b.
工程814bは消去されたブロックが初回の第一の分割ブロックB1であったときのみYESの判定を行って工程811aへ復帰する。 Step 814b returns to step 811a performs determination of YES only when erased block is a first divided block B1 for the first time.
従って、工程815aによる書込み指令が発生することがなく、工程811cによって第二の分割ブロックB2に対する消去指令が発生することになる。 Therefore, without writing command by step 815a is generated, the erase command to the second divided block B2 will occur by a process 811c.
再度工程814aを通過するときは、第一の分割ブロックB1が消去済であることから再びYESの判定が行われて工程814bへ移行し、工程814bでは今回以降はNOの判定となって工程815aへ移行し、先に消去されていた第一の分割ブロックB1に対する書込みが開始することになる。 When passing again step 814a, the first divided block B1 is performed determination of YES again because it is already deleted proceeds to step 814b, step step 814b at later time become a judgment of NO 815a It migrated to, so that the writing is started for the first divided block B1 which has been erased earlier.

一つのセクタに対する書込みが完了した時点では、工程816aから工程815aへ復帰することによって、続くセクタに対する書込みが実施される。 At the time of writing to one sector is completed by returning from step 816a to step 815a, the write for the subsequent sector is performed.
第一の分割ブロックB1に対する書込みが完了すると工程816aがYESの判定を行ってこの循環ループを脱出し、工程816cにおいて消去完了フラグがリセットされてから、工程818を経由して工程811aに復帰する。 The first division step when writing to the block B1 is completed 816a is performed determination of YES escape this circulation loop, returns from the erase completion flag is reset in step 816c, via step 818 to step 811a .
従って、次回の分割ブロックに対する消去処理中であっても、前回の消去済の分割ブロックに対する書込み処理が併行実施されると共に、消去処理中や書込処理中において工程816bから工程812へ復帰するルーチンによって随時分割データの転送処理が行えるようになっている。 Thus, even during the erasing process for the next divided block, returns with the writing process for the last erased divided block is parallel implementation, from step 816b during or write operation during the erasing process to the step 812 the routine and able to perform transfer processing at any time divided data by.

(3)要点及び特徴 以上の説明で明らかなとおり、この発明の実施形態2によるフラッシュメモリの書込装置は、入力信号回路103と出力信号回路104とを備え,外部ツール105Bをシリアル接続することができるマイクロプロセッサ110と、前記入力信号回路103の信号状態に応動して前記出力信号回路104に制御出力信号を送出するための入出力制御プログラムが格納され、複数の分割ブロック単位で一括消去を行ってから前記入出力制御プログラムの書込が行われる不揮発フラッシュメモリ113Bと、前記マイクロプロセッサ110と協働し、前記外部ツール105Bとの間で信号交信を行う基本プログラム111bが格納されているROMメモリ111Bとを備え、前記基本プログラム111bの内容に応動して、前 (3) As is apparent from the gist and features above explanation, the writing device of a flash memory according to a second embodiment of the present invention includes an input signal circuit 103 and an output signal circuit 104, to the external tool 105B serially connected a microprocessor 110 which can input and output control program for sending a control output signal to the output signal circuit 104 in response to the signal state of the input signal circuit 103 are stored, the collective erase of a plurality of divided blocks performing a non-volatile flash memory 113B in which the writing of the input and output control program is executed from, the microprocessor 110 cooperates with a basic program 111b for performing signal communication between said external tool 105B is stored ROM and a memory 111B, in response to the content of the basic program 111b, before 入出力制御プログラムが前記外部ツール105Bから前記マイクロプロセッサ110を介して順次分割して転送書込みされるフラッシュメモリの書込装置100Bであって、前記不揮発フラッシュメモリ113Bの各分割ブロックBi(i=1、2、・・n)は更に、所定の書込単位量毎に分割して書込みが行われる少なくとも第一・第二のセクタに分割されていると共に、前記マイクロプロセッサ110と協働するRAMメモリ112Bとバッファメモリ112を備えている。 A writing device 100B of a flash memory output control program is sequentially divided and transferred and written via the microprocessor 110 from the external tool 105B, the non-flash memory 113B each divided block Bi of (i = 1 , 2, · · n) is further divided every a predetermined amount of write units together is divided into at least first and second sector is written, RAM memory 110 cooperates with the microprocessor and a 112B and the buffer memory 112.

前記バッファメモリ112は少なくとも3段階の先入先出テーブルを構成し、前段部112a・中段部112b・後段部112cの各段が前記書込単位量に相当するデータ量を有しており、前記後段部112cのデータが前記不揮発フラッシュメモリ113Bに書込みされると、当該後段部112cのデータは削除されて、前段部112a・中段部112bから詰合せ移動した新データが転送され、前記不揮発フラッシュメモリ113Bに書込みされるまでは新規到来データの削除・移動は待機され、前記前段部112a内にデータが格納されていないときには、前記外部ツール105Bからの転送データは当該前段部112aに対して格納されるが、前記前段部112aから後段部112cまでのデータが満杯であるときは、前記外部ツー The buffer memory 112 constitutes at least 3 stages FIFO table, each stage of the front stage 112a · middle portion 112b · second part 112c has a data amount corresponding to the amount of the write unit, the subsequent When the data parts 112c are written to the non-volatile flash memory 113B, the data of the second part 112c is deleted, the new data assorted moved from front portion 112a · middle portion 112b is transferred to said non-volatile flash memory 113B until write delete or move the new incoming data is waiting, when the data on the front portion 112a is not stored, the transfer data from the external tool 105B but is stored with respect to the front portion 112a , when the data from the preceding stage 112a to the second part 112c is full, the external-to- 105Bからの転送データは当該前段部112aに対して格納待機され、前記外部ツール105Bから順次分割転送されてきた前記入出力制御プログラムは、前記バッファメモリ112を介して所定の書込単位量毎に順次前記不揮発フラッシュメモリ113Bの各分割ブロックBiに対して書込まれ、前記外部ツール105Bから前記バッファメモリ112に対するデータ転送は、前記不揮発フラッシュメモリ113Bに対する消去及び書込時間帯において併行実行されるようになっている。 Transfer data from 105B are stored waiting for that first part 112a, the said input and output control program that has been successively divided transferred from the external tool 105B, for each predetermined amount write unit via the buffer memory 112 written for sequential said non flash memory 113B each divided block Bi of the external tool data transferred from to said buffer memory 112 105B, to be parallel executed in the erasing and writing time period for said non-volatile flash memory 113B It has become.

この発明の請求項4に関連して、 In relation to a fourth aspect of the present invention,
前記不揮発フラッシュメモリ113Bは消去制御回路114Bと書込制御回路115Bを備えていて、消去処理と書込処理とが同時に実行される併行処理方式のものであって、前記マイクロプロセッサ110は前記消去制御回路114Bが不揮発フラッシュメモリ113Bの今回の分割ブロックBiの一括消去を行っている期間において、既に一括消去された前回の分割ブロックBi−1に対して、前記書込制御回路115Bによって前記入出力制御プログラムの今回の書込処理を併行実行すると共に、前回の一括消去期間と今回の書込処理期間と今回の一括消去期間の複数の期間において前記外部ツール105Bから前記バッファメモリ112に対する後続の入出力制御プログラムを受信し、前記不揮発フラッシュメモリ113Bに対する It said non-flash memory 113B is provided with an erase control circuit 114B and the write control circuit 115B, be of the parallel processing scheme erasing process and the writing process is executed simultaneously, the microprocessor 110 is the erase control in a period in which the circuit 114B is performing bulk erasing of this divided block Bi of a non flash memory 113B, already against the previous split blocks Bi-1, which is collectively erased, the output control by the write control circuit 115B the current writing process while concurrently executing programs, input and output in a plurality of periods of the previous collective erasure period and the current writing processing period and the current block erase period from the external tool 105B subsequent to said buffer memory 112 receiving a control program, for the non-flash memory 113B つの書込単位量の書込完了に伴って前記バッファメモリ112の先入データが削除されて、新たに転送されたデータが詰め合わされて有効格納されるものである。 One of said first-in first data in the buffer memory 112 is deleted in accordance with the write completion of the writing unit quantity, is intended to be effectively stored is combined packed newly transferred data.
以上のとおり、不揮発フラッシュメモリは消去制御回路と書込制御回路とを備え、消去処理と書込処理とが同時に実行される併行処理方式のものとなっていて、外部ツールからバッファメモリに対する制御プログラムの転送は、不揮発フラッシュメモリの消去期間及び書込処理期間において併行実行されるようになっている。 As described above, non-volatile flash memory and a erase control circuit and a write control circuit, have become a thing of the parallel processing system and erasing process and writing process are performed simultaneously, the control program from the external tool to the buffer memory transfer is adapted to be parallel executed in the erasing period and the writing processing period of non-flash memory.
従って、消去期間中において書込動作を行うことができるので不揮発フラッシュメモリの一括書込み所要時間を更に短縮することができる特徴がある。 Therefore, there is a feature that can further reduce the collective writing time required for non-volatile flash memory can be performed the write operation during the erasing period.
また、分割ブロック単位の書込時間の周期は(転送所要時間+消去所要時間)、又は(転送所要時間+書込所要時間)とはならず、転送所要時間と消去所要時間と書込所要時間のうちの最大時間によって規制され、転送待ちによる書込み遅れが発生しにくい特徴がある。 Also, grating pitches of the writing time of the block units (transfer time required + Clear duration), or (forward travel time + write required time) and should not, transfers the required time and the erase time required and the write time required is restricted by the maximum time of the write delay by the transfer waiting is hardly features occur.

この発明の請求項6に関連して、 In relation to a sixth aspect of the present invention,
前記ROMメモリ111Bには転送処理手段720となる基本プログラム111bが格納されていると共に、前記入出力制御プログラムは異常発生時に前記マイクロプロセッサ110をリセットして再起動するためのエラーリセット手段となる自己診断プログラムを包含しており、前記転送処理手段720は、前記外部ツール105Bとマイクロプロセッサ110と不揮発フラッシュメモリ113Bとの間で前記入出力制御プログラムを転送書込みするための転送制御手段718となるプログラムを包含している。 Wherein with basic program 111b which is a transfer processing unit 720 in the ROM memory 111B is stored, the output control program causes an error reset means for restarting to reset the microprocessor 110 when an abnormality occurs self and includes a diagnostic program, the transfer processing unit 720, the external tool 105B and the microprocessor 110 and non-flash memory 113B as the transfer control means 718 for transferring write the input and output control program with the program It encompasses a.
前記マイクロプロセッサ110は前記ROMメモリ111Bに格納されている前記転送制御手段718となるプログラムに基づいて前記入出力制御プログラムを前記不揮発フラッシュメモリ113Bへ転送書込みするものであり、前記転送処理手段720は更に、エラーリセット禁止手段714bとなるプログラムを包含し、当該エラーリセット禁止手段714bは前記転送制御の実行中において、前記入出力制御プログラムが実行されていないことに伴う前記エラーリセット手段による異常信号の発生を禁止する手段となっている。 The microprocessor 110 are those of the input and output control program to transfer write to the nonvolatile flash memory 113B on the basis of a program serving as the transfer control unit 718 stored in the ROM memory 111B, the transfer processing unit 720 further includes a program to be error reset inhibiting means 714b, the error reset inhibiting means 714b is during execution of the transfer control, the abnormal signal by the error reset means associated with said output control program is not being executed It has become a means for inhibiting the occurrence.
以上のとおり、外部ツールから不揮発フラッシュメモリに至る入出力制御プログラムの転送制御プログラムは、ROMメモリに格納された基本プログラムに基づいて実行されるようになっていて、転送制御の実行過程では入出力制御プログラムが実行されていないことに伴うエラー発生を禁止するようになっている。 As described above, the transfer control program of the input and output control program, from the external tool in the non-volatile flash memory, have come to be executed based on the basic program stored in the ROM memory, input and output during execution of the transfer control the error associated with the control program is not executed is adapted to prohibit.
従って、不揮発フラッシュメモリに格納されたプログラムの全てが消去されていても、不揮発フラッシュメモリへの入出力制御プログラムの書込みが可能となり、入出力制御プログラムの書込み過程でマイクロプロセッサがリセットされない特徴がある。 Therefore, be erased all the programs stored in the nonvolatile flash memory, it is possible to write the output control program in the non-volatile flash memory, has the characteristic that the microprocessor is not reset by the write process of input and output control program .

この発明の請求項7に関連して、 In connection with the seventh aspect of the present invention,
前記不揮発フラッシュメモリ113Bは前記外部ツール105Bから転送書込みされる入出力制御プログラムが保存される複数の分割ブロックと、当該分割ブロックとは異なる分割ブロックにおいて、運転中の前記マイクロプロセッサ110から書込みされる制御データの格納領域を備えると共に、前記不揮発フラッシュメモリ113Bには更に、製品種別を識別するための暗証番号データが格納されており、また、前記転送処理手段720は更に、転送制御許可手段714cとなるプログラムを包含し、前記転送制御許可手段714cは前記外部ツール105Bから送信された暗証番号と前記不揮発フラッシュメモリ113Bに格納されている暗証番号とが一致した場合、若しくは前記不揮発フラッシュメモリ113Bに暗証番号を新規登 It said non-flash memory 113B are a plurality of divided blocks output control program that is transferred and written from the external tool 105B is stored in different divided blocks and the divided blocks are written from the microprocessor 110 during operation provided with a storage area of ​​the control data, the more the non-volatile flash memory 113B, personal identification number data for identifying the product type is stored, also the transferring unit 720 further includes a transfer control permission unit 714c encompasses comprising program, said transfer control permission unit 714c is the external tool said security code and transmitted from 105B if the personal identification number stored in the nonvolatile flash memory 113B is matched, or personal identification in the non-flash memory 113B new registered a number 又は強制書換登録した場合に前記入出力制御プログラム107Bの転送書込みを許可する手段であり、前記外部ツール105Bが接続されていない場合、及び接続されていても暗証番号が一致しない場合には転送制御が許可されないようになっている。 Or a forced rewriting registration means for permitting the transfer write of the input and output control program 107B when the external if the tool 105B is not connected, and the transfer control in the case where even security code does not match be connected There has been so as not to be allowed.
以上のとおり、外部ツールが接続されていない場合と、接続されていても暗証番号が一致しない場合には不揮発フラッシュメモリに対する入出力制御プログラムの転送書込みが禁止されている。 As described above, the case has not been connected to the external tool, when the security code be connected do not match is prohibited transfer write input and output control program in the nonvolatile flash memory.
従って、不正な入出力制御プログラムが書き込まれることがなく、また外部ツールが取り外された運転中において誤って入出力制御プログラムの書換が行われない特徴がある。 Therefore, there is a bad output control program without written and rewritten erroneously output control program during operation of the external tool is removed is not performed features.

この発明の請求項8に関連して、 In connection with claim 8 of the present invention,
前記転送制御手段718となるプログラムは更に、延滞異常検出手段813d・816bと異常報知手段817となるプログラムを包含し、前記延滞異常検出手段は前記バッファメモリ112の満杯状態が第一の所定時間以上にわたって継続していることを検出する満杯異常検出手段813dであるか、又は前記不揮発フラッシュメモリ113Bの各セクタに対する書込所要時間が第二の所定時間以上にわたって継続していることを検出する書込遅延異常検出手段816bの少なくとも一方を備え、前記異常報知手段817は前記延滞異常検出手段が延滞異常を検出したときに作用して前記外部ツール105Bに対して異常報知するようになっている。 Furthermore program acting as the transfer control unit 718, arrears abnormality detecting means includes a 813d · 816b and abnormality notification unit 817 to become a program, the past due abnormality detecting means full state of the buffer memory 112 is a first predetermined time writing for detecting that either full abnormality detector 813d detects that continued or the write time required for each sector of the nonvolatile flash memory 113B is continued over the second predetermined time or more over comprising at least one of the delay abnormality detecting means 816b, the abnormality notification unit 817 is configured to abnormality notification to the external tool 105B for acting when the said arrears abnormality detecting means detects an abnormality overdue.
以上のとおり、転送制御手段は満杯異常検出手段又は書込遅延異常検出手段を備え、少なくともブロック単位で延滞異常を検出するようになっている。 As described above, the transfer control means comprises a full abnormality detecting means or a write delay abnormality detecting means is adapted to detect abnormal arrears at least blocks.
従って、外部ツールからのデータ転送、バッファメモリ内のデータの移動、不揮発フラッシュメモリに対する消去・書込み動作に異常が発生すると、速やかにこれを検出して異常報知することができる特徴がある。 Therefore, the data transfer from the external tool, the movement of data in the buffer memory, when abnormality occurs in erasing and writing operations to the nonvolatile flash memories, there are features that can be quickly abnormality notifying detects this.

この発明の第一実施例装置の全体ブロック図である。 1 is an overall block diagram of a first embodiment device of the present invention. 図1のものの転送制御のタイムチャートである。 Is a time chart of the transfer control that of FIG. 図1のものの転送制御の全体動作のフローチャートである。 It is a flow chart of the overall operation of the transfer control of that of FIG. 図3のものの転送制御の主要部の説明用概略フローチャートである。 It is an explanatory schematic flow chart of a main portion of the transfer control that of FIG. この発明の第二実施例装置の全体ブロック図である。 It is an overall block diagram of a second embodiment apparatus of the present invention. 図5のものの転送制御のタイムチャートである。 Is a time chart of the transfer control that of FIG. 図5のものの転送制御の全体動作のフローチャートである。 Is a flowchart of the overall operation of the transfer control that of Figure 5. 図7のものの転送制御の主要部の説明用概略フローチャートである。 It is an explanatory schematic flow chart of a main portion of the transfer control that of FIG.

符号の説明 DESCRIPTION OF SYMBOLS

100A;100b フラッシュメモリの書込装置、103 入力信号回路、104 出力信号回路、105A;105B 外部ツール、110 マイクロプロセッサ、111a;111b 基本プログラム、111A;111B ROMメモリ、112 バッファメモリ、112a 前段部、112b 中段部、112c 後段部、112A;112B RAMメモリ、113A;113B 不揮発フラッシュメモリ、114A 消去/書込制御回路、114B 消去制御回路、115B 書込制御回路、314a 転送手段、314b;714b エラーリセット禁止手段、314c;714c 転送制御許可手段、318;718 転送制御手段、320 簡易転送処理手段、720 転送処理手段、413d;813d 満杯異常検出手段(延滞異常検出手段)、41 100A; 100b writing device of the flash memory, 103 an input signal circuit, 104 an output signal circuit, 105A; 105B external tool, 110 the microprocessor, 111a; 111b basic program, 111A; 111B ROM memory, 112 buffer memory, 112a front portion, 112b middle portion, 112c rear stage, 112A; 112B RAM memory, 113A; 113B nonvolatile flash memory, 114A erase / write control circuit, 114B erase control circuit, 115B write control circuit, 314a transfer means, 314b; 714b error reset disabled means, 314c; 714c transfer control permitting means, 318; 718 transfer control unit, 320 the simple transfer processing means, 720 transferring unit, 413d; 813D full abnormality detecting means (arrears abnormality detecting means), 41 b;816b 書込遅延異常検出手段(延滞異常検出手段)、417;817 異常報知手段、Bi 分割ブロック。 b; 816b write delay abnormality detecting means (arrears abnormality detecting means), 417; 817 abnormality notification unit, Bi divided blocks.

Claims (7)

  1. 入力信号回路と出力信号回路とを備え、外部ツールと通信を行うマイクロプロセッサと、前記入力信号回路の信号状態に応動して前記出力信号回路に制御出力信号を送出するための入出力制御プログラムが格納され、複数の分割ブロック単位で一括消去を行ってから前記入出力制御プログラムの書込が行われる不揮発フラッシュメモリと、前記マイクロプロセッサと協働し、前記外部ツールとの間で信号交信を行う基本プログラムが格納されているROMメモリとを備え、前記基本プログラムの内容に応動して、前記入出力制御プログラムが前記外部ツールから前記マイクロプロセッサを介して順次分割して転送書込みされるフラッシュメモリの書込装置であって、前記不揮発フラッシュメモリの各分割ブロックは更に、所定の書込単位量毎 Provided with an input signal circuit and an output signal circuit, the output control program for sending a microprocessor that communicates with an external tool, the control output signal to the output signal circuit in response to the signal state of the input signal circuit stored, and non-flash memory write is performed in the output control program from performing batch erase of a plurality of divided blocks, in cooperation with the microprocessor, performs signal communication between said external tool and a ROM memory in which the basic program is stored, in response to the content of the basic program, a flash memory in which the input and output control program is sequentially divided and transferred and written via the microprocessor from the external tool a writing device, wherein further each of the divided blocks of the nonvolatile flash memory, a predetermined write unit amount per 分割して書込みが行われる少なくとも第一・第二のセクタに分割されていると共に、前記マイクロプロセッサと協働するRAMメモリと少なくとも前段部・中段部・後段部を有する先入先出テーブルを構成するバッファメモリを備え、前記バッファメモリの後段部のデータが前記不揮発フラッシュメモリに書込みされると、当該後段部のデータは削除されて、前段部・中断部から詰合せ移動した新データが転送され、前記不揮発フラッシュメモリに書込みされるまでは新規到来データの削除・移動は待機され、前記前段部内にデータが格納されていないときには、前記外部ツールからの転送データは当該前段部に対して格納されるが、前記前段部から後段部までのデータが満杯であるときは、前記外部ツールからの転送データは当該前段部 Divided with being divided into at least first and second sector is written to constitute a first-in first-out table with the microprocessor cooperating with RAM memory with at least the first part, the middle part - second part a buffer memory, the data in the second part of the buffer memory is written to the non-volatile flash memory, data of the second part is being removed, the new data assorted moved from the preceding stage, interruptions are transferred, the until the write to the nonvolatile flash memory is deleted or moved to the new incoming data is waiting, when the data in the preceding stage is not stored, the transfer data from the external tool but is stored with respect to the first part , when the data from the preceding stage to the succeeding stage is full, the transfer data from the external tool is the first part 対して格納待機され、前記外部ツールから順次分割転送されてきた前記入出力制御プログラムは、前記バッファメモリを介して所定の書込単位量毎に順次前記不揮発フラッシュメモリの各分割ブロックに対して書込まれ、前記外部ツールから前記バッファメモリに対するデータ転送は、不揮発フラッシュメモリに対する消去及び書込時間帯において併行実行されることを特徴とする制御装置。 Stored waiting for, said input and output control program that has been successively divided transferred from the external tool is written for each divided block of sequential said nonvolatile flash memory every predetermined amount write unit via the buffer memory filled-, the data transfer from the external tool to said buffer memory, the control apparatus characterized by being parallel execution in the erasing and writing time period the nonvolatile flash memory.
  2. 前記不揮発フラッシュメモリは消去/書込制御回路を備えていて、消去処理と書込処理とが同時には実行されない時分割処理方式のものであって、前記マイクロプロセッサは前記消去/書込制御回路が不揮発フラッシュメモリの今回の分割ブロックの一括消去を行っている期間、及び当該一括消去が完了して当該分割ブロックに対する今回の書込処理が実行されている期間、及び当該書込処理が完了して次回の分割ブロックの一括消去を行っている期間の複数の期間において、前記外部ツールから前記バッファメモリに対する後続の入出力制御プログラムを受信し、前記不揮発フラッシュメモリに対する一つの書込単位量の書込完了に伴って前記バッファメモリの先入データが削除されて、新たに転送されたデータが詰め合わされて有効格納さ Said non flash memory comprise erase / write control circuit, be of a division processing method when the erasing process and writing process is not executed at the same time, the microprocessor the erase / write control circuit period is performed collectively erased in this divided block of the nonvolatile flash memory, and the period which the collective erasure is completed writing process of this with respect to the divided block is performed, and the write process is complete a plurality of periods of time doing the bulk erasure of the next divided block, the external tool receiving subsequent output control program for said buffer memory from the writing of a write unit quantity with respect to the non-volatile flash memory said first-in first data in the buffer memory is deleted along with the complete, effective storage of being combined packed newly transferred data るものであることを特徴とする請求項1に記載の制御装置。 Control device according to claim 1, characterized in that the shall.
  3. 前記不揮発フラッシュメモリは消去制御回路と書込制御回路を備えていて、消去処理と書込処理とが同時に実行される併行処理方式のものであって、前記マイクロプロセッサは前記消去制御回路が不揮発フラッシュメモリの今回の分割ブロックの一括消去を行っている期間において、既に一括消去された前回の分割ブロックに対して、前記書込制御回路によって前記入出力制御プログラムの今回の書込処理を併行実行すると共に、前回の一括消去期間と今回の書込処理期間と今回の一括消去期間の複数の期間において前記外部ツールから前記バッファメモリに対する後続の入出力制御プログラムを受信し、前記不揮発フラッシュメモリに対する一つの書込単位量の書込完了に伴って前記バッファメモリの先入データが削除されて、新たに転送 It said non flash memory comprise erase control circuit and the write control circuit, be of the parallel processing scheme erasing process and the writing process is executed simultaneously, and the microprocessor the erase control circuit is a nonvolatile flash in a period in which performs batch erase of this divided block of the memory, to an already last divided blocks collectively erased, the to parallel execute the current write processing of the input and output control program by the write control circuit together, to receive subsequent input and output control program for said buffer memory from the external tool in a plurality of periods of the previous collective erasure period and the current writing processing period and the current collective erasing period, one with respect to the non-flash memory preconceived data of the buffer memory with the write completion of the write unit quantity is deleted, a new transfer れたデータが詰め合わされて有効格納されるものであることを特徴とする請求項1に記載の制御装置。 Control device according to claim 1, characterized in that the one in which data is packed intertwined by effectively stored.
  4. 前記ROMメモリには簡易転送処理手段となる基本プログラムが格納されていると共に、前記入出力制御プログラムは異常発生時に前記マイクロプロセッサをリセットして再起動するためのエラーリセット手段となる自己診断プログラムを包含しており、前記簡易転送処理手段は、前記外部ツールとマイクロプロセッサと不揮発フラッシュメモリとの間で前記入出力制御プログラムを転送書込みするための転送制御手段となるプログラムを、前記外部ツールから前記マイクロプロセッサを介して前記RAMメモリに転送する転送手段を含み、前記マイクロプロセッサは前記RAMメモリに格納された前記転送制御手段となるプログラムに基づいて前記入出力制御プログラムを前記不揮発フラッシュメモリへ転送書込みするものであり、前記簡 With basic program to be simple transfer processing means in said ROM memory is stored, the output control program causes an error reset means for restarting to reset the microprocessor when an abnormality occurs self-diagnostic program and encompasses, the simple transfer processing means, a program serving as the external tool microprocessor and transfer control means for transferring write the input and output control program with the non-volatile flash memory, said from the external tool It includes transfer means for transferring to the RAM memory via the microprocessor, the microprocessor transfers writes the output control program based on the program to be the transfer control unit stored in the RAM memory to the nonvolatile flash memory It is intended to, the easy 転送処理手段又は転送制御手段の一方は更に、エラーリセット禁止手段となるプログラムを包含し、当該エラーリセット禁止手段は前記転送制御の実行中において、前記入出力制御プログラムが実行されていないことに伴う前記エラーリセット手段による異常信号の発生を禁止する手段であることを特徴とする請求項1又は請求項2に記載の制御装置。 Furthermore one of the transferring unit or the transfer control means, includes a program to be error reset inhibiting means, is the error reset inhibiting means involves that during the execution of the transfer control, the input and output control program is not being executed control device according to claim 1 or claim 2, characterized in that a means for inhibiting the abnormal signal by the error reset means.
  5. 前記ROMメモリには転送処理手段となる基本プログラムが格納されていると共に、前記入出力制御プログラムは異常発生時に前記マイクロプロセッサをリセットして再起動するためのエラーリセット手段となる自己診断プログラムを包含しており、前記転送処理手段は、前記外部ツールとマイクロプロセッサと不揮発フラッシュメモリとの間で前記入出力制御プログラムを転送書込みするための転送制御手段となるプログラムを包含し、前記マイクロプロセッサは前記ROMメモリに格納されている前記転送制御手段となるプログラムに基づいて前記入出力制御プログラムを前記不揮発フラッシュメモリへ転送書込みするものであり、前記転送処理手段は更に、エラーリセット禁止手段となるプログラムを包含し、当該エラーリセット禁止 With basic program serving as transfer processing means in said ROM memory is stored, the input control program include a self-diagnostic program to be error reset means for restarting to reset the microprocessor when an abnormality occurs and is, the transfer processing means includes a program serving as the external tool microprocessor and transfer control means for transferring write the input and output control program with the non-volatile flash memory, and the microprocessor the is intended to transfer write the input and output control program to the non-flash memory based on said transfer control means and comprising program stored in the ROM memory, the transferring unit further includes a program to be error reset inhibiting means encompasses, the error reset disabled 段は前記転送制御の実行中において、前記入出力制御プログラムが実行されていないことに伴う前記エラーリセット手段による異常信号の発生を禁止する手段であることを特徴とする請求項1又は請求項3に記載の制御装置。 During execution of the stage the transfer control, according to claim 1 or claim 3, wherein the output control program is a means for inhibiting the abnormal signal by the error reset means associated with it is not running control device according to.
  6. 前記不揮発フラッシュメモリは前記外部ツールから転送書込みされる入出力制御プログラムが保存される複数の分割ブロックと、当該分割ブロックとは異なる分割ブロックにおいて、運転中の前記マイクロプロセッサから書込みされる制御データの格納領域を備えると共に、前記不揮発フラッシュメモリには更に、製品種別を識別するための暗証番号データが格納されており、また、前記簡易転送処理手段又は転送制御手段の一方、又は前記転送処理手段は更に、転送制御許可手段となるプログラムを包含し、前記転送制御許可手段は前記外部ツールから送信された暗証番号と前記不揮発フラッシュメモリに格納されている暗証番号とが一致した場合、若しくは前記不揮発フラッシュメモリに暗証番号を新規登録又は強制書換登録した場合に A plurality of divided blocks said non flash memory to output control program that is transferred and written from the external tool is stored in different divided blocks with the divided blocks, the control data to be written from the microprocessor during operation provided with a storage area, the more the non-volatile flash memory, personal identification number data for identifying the product type is stored, also, one of the simple transfer processing unit or transfer control means, or the transfer processing unit further includes a program to be transferred control permitting means, when said transfer control permission means that a personal identification number stored in the nonvolatile flash memory and transmitted personal identification number from the external tool is matched, or the non-flash in the case of a personal identification number to memory the newly registered or forced rewrite registration 記入出力制御プログラムの転送書込みを許可する手段であり、前記外部ツールが接続されていない場合、及び接続されていても暗証番号が一致しない場合には転送制御が許可されないことを特徴とする請求項4又は請求項5に記載の制御装置。 A means for permitting transfer write fill output control program, according to claim when said external tool is not connected, and that when connected even if personal identification numbers do not match, characterized in that not allowed controlled transfer 4 or control device according to claim 5.
  7. 前記転送制御手段となるプログラムは更に、延滞異常検出手段と異常報知手段となるプログラムを包含し、前記延滞異常検出手段は前記バッファメモリの満杯状態が第一の所定時間以上にわたって継続していることを検出する満杯異常検出手段であるか、又は前記不揮発フラッシュメモリの各セクタに対する書込所要時間が第二の所定時間以上にわたって継続していることを検出する書込遅延異常検出手段の少なくとも一方を備え、前記異常報知手段は前記延滞異常検出手段が延滞異常を検出したときに作用して前記外部ツールに対して異常報知することを特徴とする請求項4又は請求項5に記載の制御装置。 Furthermore program to be the transfer control means, includes a program to be delinquent abnormality detecting means and abnormality notification unit, the delinquent abnormality detecting means that the full state of the buffer memory is continued over a first predetermined time or is full abnormality detecting means for detecting the or at least one of the write delay abnormality detecting means for detecting that the writing time required for each sector of the nonvolatile flash memory continues over a second predetermined time or more wherein the abnormality notification means control apparatus according to claim 4 or claim 5, characterized in that the abnormality notification to the external tool acts when the overdue abnormality detecting means detects abnormality overdue.
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