JP2009272016A - Flash memory system - Google Patents

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JP2009272016A JP2008123653A JP2008123653A JP2009272016A JP 2009272016 A JP2009272016 A JP 2009272016A JP 2008123653 A JP2008123653 A JP 2008123653A JP 2008123653 A JP2008123653 A JP 2008123653A JP 2009272016 A JP2009272016 A JP 2009272016A
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Shinya Kajiyama
Akira Kotabe
Hideaki Kurata
Kazuo Otsuga
英明 倉田
一雄 大津賀
晃 小田部
新也 梶山
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Hitachi Ltd
株式会社日立製作所
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Abstract

PROBLEM TO BE SOLVED: To provide a large-capacity and highly reliable flash memory by reducing proximity effects due to interferences between adjacent cells visualized along with increase in density of integration and reduction in size of a flash memory.
SOLUTION: A NAND type flash memory system includes a NAND type flash memory chip 1 and a memory controller 2 for controlling writing to each memory cell of the NAND type flash memory chip 1. In this case, an interference amount is predicted by calculation based on data patterns of surrounding adjacent memory cells and the degree of parasitic capacity coupling between adjacent memory cells, the data patterns are converted so as to exhibit original characteristics after damages, and a writing amount is adjusted for each memory cell, thereby reducing proximity effects between the adjacent memory cells.
COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、フラッシュメモリシステムの技術に関し、特に、1メモリセルに2ビット以上の情報を記憶する多値フラッシュメモリに適用して有効な技術に関する。 The present invention relates to a technique of a flash memory system, particularly to a technique effectively applied to a multi-level flash memory that stores two or more bits of information per memory cell.

本発明者が検討したところによれば、多値フラッシュメモリに関する技術としては、例えば特許文献1、特許文献2に記載される技術などが挙げられる。 According to the present inventors have studied, as a technique related to multi-level flash memory, for example, Patent Document 1, and a technique disclosed in Patent Document 2.

特許文献1の技術は、隣接ビット線(BL)となる2ページのデータに基づいて、隣り合うメモリセルの両方が書込まれる場合に、先に書込まれるメモリセルの閾値電圧(Vth)を低めに書く。 The technique of Patent Document 1, based on the data of two pages to be adjacent bit lines (BL), if both of the adjacent memory cell is written, the threshold voltage of the memory cell to be written before the (Vth) lower in writing. これにより、後に書込まれるメモリセルが近接効果により先に書込まれたメモリセルのVthを上昇させた段階で、先に書込まれたメモリセルVthが意図したVthになるので、近接効果を低減できる。 Thus, at the stage where the memory cell to be written is increased the Vth of a memory cell written previously by the proximity effect after, since the Vth of the memory cell Vth written in the previously intended, the proximity effect It can be reduced. この特許文献1は、いわゆる隣接BL間の近接効果低減方式に関する技術である。 Patent Document 1 is a technique related to the proximity effect reduction system between the so-called neighboring BL.

特許文献2の技術は、消去ブロック全体を対象としてデータを書込む。 The technique of Patent Document 2 writes the data as for the entire erase block. その後、データパターンから近接効果によるVth上昇を計算し、Vth上昇が大きいメモリセルにあわせてVth上昇が小さいメモリセルに対して追加書込みを行うことでVth分布を狭帯化する。 Then, calculate the Vth increase due to the proximity effect from the data pattern, to narrowing the Vth distribution by performing additional writing to the memory cell Vth increase is small in accordance with the Vth increase is greater memory cell. この特許文献2は、いわゆるブロック追加書込み方式に関する技術である。 Patent Document 2 is a technique relating to so-called block additional writing method.
特開2005−25898号公報 JP 2005-25898 JP 特開2007−207333号公報 JP 2007-207333 JP

ところで、前記のような多値フラッシュメモリの技術に関して、本発明者が検討した結果、以下のようなことが明らかとなった。 Incidentally, with respect to technology of the multilevel flash memory, such as a result of the present invention have studied and found to be as follows.

例えば、前記特許文献1の技術は、隣接BL間にしか近接効果低減の効果が得られない。 For example, techniques Patent Document 1 does not effect the only proximity effect reduction between adjacent BL is obtained. すなわち、隣接ワード線(WL)や斜め隣接メモリセル間の近接効果については考慮されていない。 That is, the proximity effect between the adjacent word lines (WL) and diagonally adjacent memory cells is not considered. また、近接効果を受けることをデータパターンから判定して低めに書くか、通常に書くかの2者択一の制御であり、多値フラッシュメモリではなく、1メモリセルに0か1の1ビットを記憶する2値記憶を想定している。 Also, write or the lower is determined to undergo the proximity effect from the data pattern, a one of two parties alternative control writing to the normal, instead of the multi-level flash memory, 1-bit 0 or 1 in one memory cell It assumes a binary memory for storing. よって、多値記憶への適用はできないものと考えられる。 Thus, it is believed that it can not apply to the multi-value data storage.

また、前記特許文献2の技術は、通常の書込みを行ってから再度追加で書込むため、書込みに要する時間が長く、書込みがかなり低速になると考えられる。 The technique the Patent Document 2, for writing additional again performs the normal write, long time required for writing is considered that the write is considerably slower. また、追加書込み開始時は、全メモリセルが消去分布にそろっている状態からの書込みでないため、WL初期電圧の設定が難しい。 Further, when additional writing start, because it is not a write from the state in which all the memory cells are aligned in erase distribution, it is difficult setting of WL initial voltage. さらに、追加書込み補正量の計算のアルゴリズムが示されておらず、実施までは難しいものと考えられる。 Further, not shown algorithm calculation of additional writing correction amount, it believed difficult to implementation.

以上のような多値フラッシュメモリにおいて、例えばNAND型フラッシュメモリでは、隣接メモリセルのフローティングゲート(FG)間寄生容量によるカップリングのために、着目メモリセルの隣接メモリセルを書込むと着目メモリセルのVthも上昇してしまうという近接効果が近年問題となっている。 In the multi-level flash memory as described above, for example in NAND flash memory, for the coupling by the floating gate (FG) between the parasitic capacitance of the adjacent memory cells, as a target memory cell writing adjacent memory cell of interest memory cell also it has a proximity effect in recent years a problem arises in that the rise of the Vth. 今後、デバイス微細化が進むにつれて隣接FG間寄生容量は大きくなり、近接効果によるメモリセルVth変動量はますます大きくなる。 In the future, the parasitic capacitance between adjacent FG as the device miniaturization increases, the memory cell Vth variation amount due to the proximity effect is increasing.

このため、4つ以上のVth分布を形成することで1メモリセルに2ビット以上の情報を記憶する多値記憶において、Vth分布の狭帯化が困難になり、多値記憶の限界が叫ばれつつある。 Therefore, in one multi-level memory for storing two or more bits of information in a memory cell by forming four or more Vth distribution, it becomes difficult to narrowing of the Vth distribution, limit multilevel storage is advocated while there. このような隣接メモリセル間のカップリングは、NAND型フラッシュメモリに限らず、大容量化しようとすればあらゆるメモリで顕在化する問題であり、近接効果を低減する新しいメモリ動作方式が必要となっている。 Coupling between such adjacent memory cells is not limited to the NAND type flash memory, a problem that becomes apparent in any memory if an attempt capacity, a need for a new memory operation scheme that reduces the proximity effect ing.

そこで、本発明の代表的な目的は、フラッシュメモリの高集積化、微細化にともなって顕在化する隣接メモリセル間の干渉による近接効果を低減し、大容量かつ高信頼のフラッシュメモリシステムを提供することにある。 Therefore, a typical object of the present invention, highly integrated flash memory to reduce the proximity effects due to interference between adjacent memory cells elicited with the miniaturization, provide a large capacity and high reliability of the flash memory system It is to.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Among the inventions disclosed in this application will be briefly described typical ones are as follows.

すなわち、代表的なものの概要は、着目メモリセルに隣接したメモリセルを書込むと、干渉を受けて着目メモリセルの特性も変動してしまうフラッシュメモリに適用され、このようなフラッシュメモリと、このフラッシュメモリの各メモリセルへの書込みを制御するメモリコントローラとを有するフラッシュメモリシステムにおいて、周囲隣接メモリセルのデータパターンと隣接メモリセル間の寄生容量カップリングの度合いから予め干渉量を計算により予測し、被害を受けた後に本来の特性となるようにデータパターンを変換し、メモリセル毎に書込み量を調整することで、隣接メモリセル間の近接効果を低減するものである。 That is, outline of typical, when writing a memory cell adjacent to the target memory cell, the characteristics of interest memory cell receiving interference be applied to a flash memory varies, and such a flash memory, this in a flash memory system having a memory controller for controlling writing to each memory cell of the flash memory, it is predicted by calculation in advance interference amount from a degree of parasitic capacitance coupling between adjacent memory cells to the data pattern of the surrounding adjacent memory cells , converts the data pattern so that the original characteristics after receiving damage, by adjusting the amount written in each memory cell, thereby reducing the proximity effect between the adjacent memory cells.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in this application The following is a brief description of effects obtained by typical.

すなわち、代表的なものによって得られる効果は、フラッシュメモリの高集積化、微細化にともなって顕在化する隣接メモリセル間の干渉による近接効果を低減し、大容量かつ高信頼のフラッシュメモリシステムを提供することができる。 That is, the effect obtained by the typical ones, higher integration of the flash memory, to reduce the proximity effects due to interference between adjacent memory cells elicited with the miniaturization and large capacity and high reliability of the flash memory system it is possible to provide.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。 It will be described in detail with reference to embodiments of the present invention with reference to the drawings. なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 In all the drawings for explaining the embodiments, the same members are denoted by the same reference numerals as, the repetitive description thereof will be omitted.

また、以下においては、本発明および本発明の各実施の形態の特徴を分かりやすくするために、本発明に対する前提技術と比較して説明する。 In the following, in order to clarify the features of the embodiments of the present invention and the present invention will be described in comparison with the underlying technique for the present invention. さらに、NAND型フラッシュメモリを例に説明するが、これ以外にも、NOR型フラッシュメモリ、相変化メモリなどについても適用可能であることは言うまでもない。 Furthermore, although illustrating a NAND-type flash memory as an example, other than this, NOR type flash memory, it is needless to say the present invention is applicable to such a phase change memory.

<本発明に対する前提技術> <Premise art to the present invention>
本発明に対する前提技術を、図1〜図6を用いて説明する。 The underlying technique for the present invention will be described with reference to FIGS.

図1は、NAND型フラッシュメモリの一般的なメモリアレイ構成を説明するための図である。 Figure 1 is a diagram for explaining a conventional memory array configuration of a NAND flash memory.

NAND型フラッシュメモリの一般的なメモリアレイは、複数のワード線WL(WL <0> 〜WL <15> )と、複数のビット線BL(BL E<0> ,BL O<1> ,BL E<2> ,BL O<3> ,…)と、各ワード線WLと各ビット線BLとの交点に配置された複数のメモリセルMCから構成される。 General memory array of the NAND flash memory includes a plurality of word lines WL (WL <0> ~WL < 15>), a plurality of bit lines BL (BL E <0>, BL O <1>, BL E <2>, BL O <3 >, ...) and a plurality of memory cells MC arranged at intersections between the word lines WL and the bit line BL. ビット線BLは、偶数番目の偶数ビット線BL と、奇数番目の奇数ビット線BL からなり、それぞれ、一方が制御信号STDでゲート制御されるドレイン側選択トランジスタに接続され、他方が制御信号STSでゲート制御されるソース側選択トランジスタに接続され、このソース側選択トランジスタは共通ソース線CSに接続されている。 Bit line BL, and the even-numbered even-numbered bit lines BL E, consists odd odd bit lines BL O, respectively, one of which is connected to the drain side select transistor having a gate controlled by a control signal STD, the other control signals STS is connected to a source side select transistor to be gated, the source side select transistor is connected to a common source line CS.

本例では、一例として16メモリセル直列の構成を示している。 In this example, it shows a 16 series memory cells configured as an example. 図1に示す単位が、Pウェル共通の1つのブロックと呼ばれる消去単位となる。 Units shown in FIG. 1, the erase units called P-well one common block.

フラッシュメモリでは、書込みの単位をページと呼ぶ。 In the flash memory, referred to as a unit of writing a page. 本例では、2ビット/メモリセル多値NAND型フラッシュメモリのページ構成の一例を示している。 In this example, it shows an example of a page configuration of a 2-bit / memory cell multilevel NAND flash memory. 同一ワード線WLに接続されるメモリセルMCのうち偶数ビット線BL /奇数ビット線BL を別ページとし、さらに同一メモリセルMC内で多値の上位ビットと下位ビットを別ページとする。 The even-numbered bit lines BL E / odd-numbered bit lines BL O of the memory cells MC connected to the same word line WL is set to a different page, further the upper and lower bits of the multi-level to another page in the same memory cell MC. よって、1ワード線あたり4ページ構成(ページ0〜3,ページ4〜7,…,ページ56〜59,ページ60〜63)となり、1消去ブロックあたり64ページ構成(ページ0〜63)となる。 Thus, 4 page structure per word line (page 0-3, page 4-7, ..., page 56-59, page 60-63), and a 64 page composition per erase block (page 0-63).

書込みはページ単位で行う。 Writing is done on a page-by-page basis. 選択ワード線に高電圧を印加し、FNトンネリングにてメモリセルのソース−ドレイン間の0V印加されたチャネルから選択メモリセルのFG(フローティングゲート)へと電子を注入する。 A high voltage is applied to the selected word line at FN tunneling source of the memory cell - injecting electrons into the selected memory cell from 0V applied channel between the drain FG (floating gate). 電子注入により選択FGの電位が低下し、ワード線からみたメモリセルのVth(閾値電圧)が上がる。 Reduces the potential of the selected FG by electron injection, Vth (threshold voltage) of the memory cell as viewed from the word line rises. 読出しに使われるセンスアンプについては、偶数ビット線BL と奇数ビット線BL で1つのセンスアンプが共有される。 The sense amplifier is used to read, one sense amplifier in the even bit lines BL E and odd bit lines BL O is shared.

消去はブロック単位で行う。 Erasing is carried out on a block-by-block basis. 基板のPウェルとメモリセルのソースおよびドレインに高電圧を印加し、FNトンネリングにてFGの電子を基板へと引抜くことでメモリセルのVthを下げる。 A high voltage is applied to the source and the drain of the P-well and the memory cell of the substrate, the FG electrons at FN tunneling reduce the Vth of the memory cell by pulling to the substrate.

図2は、多値(2ビット/メモリセル)NAND型フラッシュメモリのメモリセル閾値電圧分布とデータ論理割付を説明するための図である。 Figure 2 is a diagram for explaining a memory cell threshold voltage distribution and data logical allocation of the multi-level (2 bit / memory cell) NAND type flash memory.

データ'11'が初期状態となる消去後の分布である。 Data '11' is the distribution after erasure as the initial state. 多値として書込むには、まず下位ビットのページを書込み、その後、上位ビットのページを書込む必要がある。 To write as a multi-level, first writing of the lower bit page, then, there is a need to write a page of high-order bit. 下位ビットのページを書込む場合、対象ページ内の書込み選択セルのVthを'11'から'10'へと上げる。 When writing of the lower bit page, the Vth of the write select cell in the target page raised to the '11' '10'. 対象ページ内で書込みを行わない、すなわち下位ビットをデータ'11'のままとしたいメモリセルについては、書込み阻止電圧としてチャネルにやや高い電圧を与えることにより、WLとメモリセルのチャネル間の電圧差を緩和して書込みを阻止する。 Not write in the target page, namely the memory cell to the low-order bits left of the data '11', by providing a slightly higher voltage to the channel as a write blocking voltage, the voltage difference between channels WL and memory cells the eased to prevent the writing. 次に、同様に上位ビットのページの書込みを行う。 Then, as well as carry out the writing of the upper-bit page. 下位ビットの書込み後のメモリセルのデータが'11'の場合、上位ビットの書込みはデータ'11'から'01'の遷移となり、消去分布から最上位のVth分布への遷移となる。 For data of the memory cell after the lower bit writing '11', the writing of the upper bit becomes a transition from data '11' '01', the transition to Vth distribution uppermost from the erase distribution. 下位ビットの書込み後のメモリセルのデータが'10'の場合、上位ビットの書込みは高い側から3番目のVth分布から、2番目のVth分布への遷移('10'から'00')となる。 For data of the memory cell after the lower bit writing '10', the third Vth distribution from the write upper bits higher side (from '10' '00') a transition to the second Vth distribution and Become.

図3は、NAND型フラッシュメモリのメモリアレイ平面における、隣接フローティングゲート間の寄生容量カップリングを説明するための図である。 3, in the memory array plane of the NAND type flash memory is a diagram for explaining the parasitic capacitance coupling between adjacent floating gates.

NAND型フラッシュメモリのメモリアレイにおいては、多結晶シリコンのワード線WLがX方向に走り、メモリセルの拡散層ソース、ドレインおよびチャネルであるビット線BLがY方向に走る。 In the memory array of the NAND type flash memory, the word line WL of the polycrystalline silicon is running in the X direction, the diffusion layer source of the memory cell, the drain and the channel bit line BL runs in the Y direction. WLとBLの交点部分のWL下に各メモリセルの多結晶シリコンのフローティングゲートFGが形成される。 Floating gate FG of polycrystalline silicon of the memory cell is formed on the WL under intersections of WL and BL.

あるメモリセルのFGに着目した場合、WL方向の両隣、BL方向の両隣、および斜め方向に隣接するメモリセルのFGが存在する。 When focusing on FG of a memory cell, WL direction on both sides, the FG of the memory cells adjacent BL direction on both sides, and in an oblique direction exist. 図3のように、WL <n>とBL O<n>の交点のメモリセルに着目すると、着目メモリセルのFGと、これら隣接メモリセルのFGとの間には、WL方向にはC 、BL方向にはC 、斜め方向にはC XYの寄生容量が存在する。 As shown in FIG. 3, when attention is paid to the memory cell at the intersection of WL <n> and BL O <n>, and FG of interest memory cell, between the FG of adjacent memory cells, the WL direction C X , the BL direction C Y, parasitic capacitance of C XY is present in an oblique direction.

FGはフローティングの高インピーダンスノードであるため、着目メモリセルに隣接するいずれかのメモリセルが書込まれて隣接メモリセルのFG電位が低下した場合、WL方向隣接FG間寄生容量C 、BL方向隣接FG間寄生容量C 、斜め方向隣接FG間寄生容量C XYを介して着目メモリセルのFG電位も低下する。 Since FG is a high impedance node of a floating, if FG potential of adjacent memory cells or memory cell adjacent to the target memory cell is written is decreased, WL direction adjacent FG parasitic capacitance C X, BL direction FG potential of the target memory cell through adjacent FG parasitic capacitance C Y, the diagonal direction adjacent FG parasitic capacitance C XY is also reduced. すなわち、隣接メモリセルが書込まれてVthが上昇した場合は、着目メモリセルのVthも上昇することになる。 That is, when the Vth adjacent memory cell is written is increased, so that also increases Vth of interest memory cell. これを近接効果と呼ぶ。 This is referred to as a proximity effect.

図4は、NAND型フラッシュメモリのワード線方向のメモリアレイ断面における、隣接フローティングゲート間の寄生容量カップリングを説明するための図である。 4, in the word line direction of the memory array section of the NAND flash memory is a diagram for explaining the parasitic capacitance coupling between adjacent floating gates.

NAND型フラッシュメモリのメモリアレイにおいては、図4のように多結晶シリコンのワード線WLの下に多結晶シリコンのFGが形成される。 In the memory array of the NAND type flash memory, FG of polycrystalline silicon is formed under the word line WL of the polycrystalline silicon as shown in FIG. WL電位を上昇させたときのFG電位上昇/WL電位上昇の電圧比は、図4において寄生容量であるC を無視すれば、C ONO /(C OX +C ONO )の容量カップリング比で決まる。 Voltage ratio of FG potential increase / WL potential increase when increasing the WL potential, neglecting C X is a parasitic capacitance in FIG. 4, determined by the capacitive coupling ratio C ONO / (C OX + C ONO) . ONOはWL−FG間カップリング容量、C OXは酸化膜容量を示す。 C ONO is coupling capacitance between the WL-FG, C OX denotes an oxide film capacitance. 書込み時にはWLに高電圧を印加してFNトンネリング書込みを行うが、FNトンネルの確率はFGとチャネル間の電界で決まるため、一定の書込み時WL電位で高いFG電位を得るためには、容量カップリング比C ONO /(C OX +C ONO )を大きくとる必要がある。 During write performing FN tunneling write by applying a high voltage to the WL, but the probability of FN tunnel determined by the electric field between the FG and the channel, in order to obtain a high FG potential at a constant write time WL potential, capacitance Cup ring ratio C ONO / (C OX + C ONO) is required to take large.

図1のページ割付に従い、ページ0、ページ1、…、ページ63の順に書込みを行う場合、ページ0を書込んでからページ1を書込むことになる。 In accordance with the page layout of Figure 1, page 0, page 1, ..., in the case of performing the writing in the order of page 63, you will be writing a page 1 from crowded the page 0 write. ここで、隣接FG間の寄生容量C を考慮した場合、ページ1の書込みによりページ1に属するメモリセルのVthが一律にΔVth だけ上昇すると仮定すると、ページ0に属する着目メモリセルのVthは両側隣接メモリセルの近接効果の影響を受けて、ΔVth ×2C /C totalだけ変動してしまう。 Here, when considering the parasitic capacitance C X between adjacent FG, when Vth of the memory cell belonging to the page 1 by the writing of the page 1 is assumed to increase by [Delta] Vth a uniformly, the Vth of interest memory cells belonging to page 0 under the influence of the proximity effect on both sides adjacent memory cells, varies only ΔVth a × 2C X / C total . totalはC OX 、C ONOを含む着目メモリセルFGに付くすべての容量である。 C total is the total capacity stick to the target memory cell FG containing C OX, C ONO.

このように、近接効果の程度は寄生容量カップリング係数C /C totalの大きさによって決まる。 Thus, the degree of the proximity effect is determined by the magnitude of the parasitic capacitance coupling coefficients C X / C total. プロセス微細化にともない隣接メモリセル間の距離も近くなってくるため、大容量化が進むと近接効果の程度も大きくなる。 Because it becomes distance nearly between adjacent memory cells along with the shrinking process, the greater the degree of the proximity effect that the capacity proceeds.

図5は、NAND型フラッシュメモリのビット線方向のメモリアレイ断面における、隣接フローティングゲート間の寄生容量カップリングを説明するための図である。 5, in the bit line direction of the memory array section of the NAND flash memory is a diagram for explaining the parasitic capacitance coupling between adjacent floating gates.

図4におけるC と同様、BL方向についても隣接FG間に寄生容量C が存在する。 As with C X in FIG. 4, there is a parasitic capacitance C Y between adjacent FG for BL direction.

図1のページ割付に従い、ページ0、ページ1、…、ページ63の順に書込みを行う場合、ページ0、ページ2を書込んでからからページ4、ページ6を書込むことになる。 According pagination in Figure 1, page 0, page 1, ..., when writing in the order of page 63, page 0, page 4, it will be a page 6 written from the page 2 from at written. ここで、隣接FG間の寄生容量C を考慮した場合、ページ6の書込みによりページ6に属するメモリセルのVthが一律にΔVth だけ上昇すると仮定すると、ページ0、ページ2に属する着目メモリセルのVthは片側隣接メモリセルの近接効果の影響を受けて、ΔVth ×C /C totalだけ変動してしまう。 Here, when considering the parasitic capacitance C Y between adjacent FG, when Vth of the memory cells belonging to the page 6 by the writing of the page 6 is assumed to rise by [Delta] Vth a uniformly, page 0, attention memory cells belonging to page 2 of Vth is affected by the proximity effect of one adjacent memory cell, it varies only ΔVth a × C Y / C total . totalはC OX 、C ONOを含む着目メモリセルFGに付くすべての容量である。 C total is the total capacity stick to the target memory cell FG containing C OX, C ONO.

図4と同様、このような近接効果の程度は寄生容量カップリング係数C /C totalの大きさによって決まる。 Similar to FIG. 4, the extent of such proximity effect is determined by the magnitude of the parasitic capacitance coupling coefficient C Y / C total. プロセス微細化にともない隣接メモリセル間の距離も近くなってくるため、大容量化が進むと近接効果の程度も大きくなる。 Because it becomes distance nearly between adjacent memory cells along with the shrinking process, the greater the degree of the proximity effect that the capacity proceeds.

なお、図4、図5では、それぞれWL方向、BL方向の隣接FG間寄生容量による近接効果について説明したが、図3に示すように斜め方向にもC XYの寄生容量が付く。 Incidentally, FIG. 4, FIG. 5, WL directions has been described proximity effect due BL direction of adjacent FG parasitic capacitance, the parasitic capacitance of C XY stick in a diagonal direction as shown in FIG. プロセス世代が進むにつれて、C 、C 、C XYのいずれも大きくなる。 As the process generation advances, C X, C Y, any of the C XY increased.

図6は、NAND型フラッシュメモリにおける、近接効果による閾値電圧変動を説明するための図である。 6, in the NAND flash memory is a diagram for explaining a threshold voltage variation due to the proximity effect.

図3、図4および図5で示したような隣接FG間寄生容量により、あるページに含まれるメモリセルに着目した場合、着目ページが書込まれた後で隣接メモリセルを含むページが書込まれると、着目ページに属するメモリセルのVthが近接効果により上昇する。 3, the adjacent FG parasitic capacitance as shown in FIGS. 4 and 5, when focusing on the memory cells included in a page, written a page with an adjacent memory cell after the page of interest is written Once, Vth of a memory cell belonging to the page of interest is increased by the proximity effect.

これをVth分布として捉えると、図6のようになる。 When regarded it as Vth distribution is as shown in FIG. ある書込みベリファイレベルに対して書込みを行う場合、着目する書込み対象ページ内の全メモリセルのVthが書込みベリファイレベル以上になるまで書込みを繰り返し、すべてのメモリセルが書込みベリファイレベルに達した時点で書込み終了となる。 When writing for a write verify level, the write when repeatedly writing to Vth of all the memory cells in the write target page of interest is equal to or higher than the write verify level, all the memory cells has reached the write verify level Exit to become. このときの書込み直後の着目ページのメモリセルのVth分布は図6の点線の分布であるとする。 Vth distribution of the memory cells of the page of interest immediately after the writing of this time is assumed to be dotted distribution of FIG.

次に、着目ページ内メモリセルに隣接するメモリセルを含むページを書込むと、着目ページ内メモリセルは近接効果の影響を受けてVthが上昇する。 Next, when writing the page that contains the memory cell adjacent to the memory cell in the target page, the memory cells in the target page Vth rises under the influence of the proximity effect. 近接効果によるVthシフト量は隣接メモリセルのVthシフト量×寄生容量カップリング係数で決まるため、隣接メモリセルのデータに依存する。 Vth shift amount due to the proximity effect is determined depending on a Vth shift amount × parasitic capacitive coupling coefficients of the adjacent memory cell depends on the data of the adjacent memory cells. このため、着目ページ内のメモリセルには、隣接メモリセルのデータパターンによって、近接効果の影響を大きく受けるメモリセルとほとんど影響を受けないメモリセルが存在することになる。 Therefore, the memory cell in the target page, the data patterns of the adjacent memory cell, so that the memory cell hardly affected and impact significantly receives memory cell of the proximity effect is present.

よって、図6に示すように着目ページのメモリセルのVth分布は近接効果の影響を受けるとVthが高い側に広がることになる。 Accordingly, Vth distribution of the memory cells of the page of interest, as shown in FIG. 6 will be Vth under the influence of the proximity effect spreads higher side.

多値NAND型フラッシュメモリにおいては、図2のようにVth分布を4値に書き分けるために、2値NAND型フラッシュメモリに対して各Vth分布の取れる範囲は狭くなる。 In multi-level NAND-type flash memory, in order to classify and write up to 4 values ​​Vth distribution as shown in FIG. 2, the range can take of each Vth distributions for the two-level NAND-type flash memory is narrowed. また、FGに注入した電子は酸化膜を通して徐々に抜けていくため、Vth分布は時間とともに変動する。 Moreover, electrons injected into FG since gradually exit through the oxide film, Vth distribution varies with time. このため、多値NAND型フラッシュメモリではデータ保持時間などの信頼性は2値NAND型フラッシュメモリに対して劣る。 Therefore, the reliability of such data retention time in the multi-level NAND flash memory is poor for two-level NAND-type flash memory.

近接効果によるVth分布の広がりで、4値の書込み後の各Vth分布間が近づいてしまうため、今後、プロセス微細化で近接効果が顕著になるにつれ、ますます信頼性が確保できなくなってくる。 In the spread of Vth distribution due to the proximity effect, since thereby approaching between Vth distribution after programming the 4 values, the future, as the proximity effect in the process miniaturization becomes conspicuous, it becomes impossible to secure increasingly reliable. 書換え回数が増えると酸化膜が劣化するため、書込み後の酸化膜を通してのFGからの電子流出も顕著になり、書換え回数とデータ保持時間を確保することが今後ますます困難になる。 Since the oxide film rewrite count is increased to deteriorate, and electronic outflow from FG through the oxide film after writing becomes significant, to ensure the number of rewriting times and the data holding time becomes increasingly difficult future.

そこで、本発明の各実施の形態では、これらの課題に対して、以下に説明する構成および制御方法により解決している。 Therefore, in the embodiments of the present invention, with respect to these problems are solved by the configuration and the control method will be described below.

<本発明の実施の形態1> <Embodiment 1 of the present invention>
本発明の実施の形態1を、図7〜図11を用いて説明する。 The first embodiment of the present invention will be described with reference to FIGS. 7-11.

図7は、実施の形態1のNAND型フラッシュメモリシステムの構成を説明するための図である。 Figure 7 is a diagram for explaining the configuration of a NAND flash memory system of the first embodiment.

NAND型フラッシュメモリシステムは、複数のメモリセルを有するNAND型フラッシュメモリチップ1と、このNAND型フラッシュメモリチップ1の各メモリセルへの書込みを制御するメモリコントローラ2から構成される。 NAND-type flash memory system is configured as a NAND flash memory chip 1, a memory controller 2 for controlling the writing to the memory cells of the NAND type flash memory chip 1 having a plurality of memory cells. なお、NAND型フラッシュメモリチップ1は、単にフラッシュメモリチップ1とも記述する。 Incidentally, NAND-type flash memory chip 1 is simply referred to both the flash memory chip 1.

NAND型フラッシュメモリチップ1は、各ワード線WLと各ビット線BLとの交点に配置された複数のメモリセルMCなどからなるメモリアレイ11(詳細は図9)と、各ワード線WLなどを駆動するXデコーダ12と、各ビット線BLを駆動してデータの書込みおよび読出しなどを行うセンス回路/書込みデータバッファ13と、寄生容量カップリング係数の実測値などを書込んでおく管理領域14などから構成される。 NAND-type flash memory chip 1 includes a memory array 11 consisting of a plurality of memory cells MC arranged at intersections between the word lines WL and the bit lines BL (details FIG. 9), the driving and the word lines WL the X decoder 12, a sense circuit / write data buffer 13 for such writing and reading of data to drive each bit line BL, and the parasitic capacitance coupling coefficient of measured values ​​should management area 14 by writing the like constructed.

メモリコントローラ2は、アドレスおよび書込みユーザデータなどを格納するワークRAM21と、データ変換処理プログラムなどを格納するコードROM22と、データ変換処理プログラムなどに基づいて処理を実行するCPU23などから構成される。 Memory controller 2, the work RAM21 for storing such address and write user data, a code ROM22 for storing such data conversion processing program, and the like CPU23 that performs the processing based like the data conversion process program.

以上のように構成されるNAND型フラッシュメモリシステムでは、メモリコントローラ2にてユーザデータを受け取り、ワークRAM21に格納する。 The NAND-type flash memory system configured as described above, receives the user data in the memory controller 2, and stores it into the work RAM 21. 従来のNAND型フラッシュメモリではページ(=1/4WL)単位で書込みを行うが、本発明では隣接WL、隣接BLおよび斜め隣接メモリセル間の近接効果のいずれも低減するため、ページ単位ではなく、複数WL、複数BLからなるブロックを単位として書込みを行う。 While the conventional NAND flash memory performing writing on a page (= 1 / 4WL) units, in the present invention to reduce any of the proximity effect between adjacent WL, adjacent BL and diagonally adjacent memory cells, rather than in units of pages, performing writing several WL, the block consisting of a plurality BL units. このため、ワークRAM21内に逐次ユーザデータを格納し、ユーザデータの容量が1ブロックの容量に達した時点で近接効果低減のためのデータ変換を開始する。 Therefore, to store the successive user data in the work RAM 21, the capacity of the user data starts data conversion for reducing proximity effects when it reaches the capacity of one block.

1ブロック分のユーザデータがワークRAM21に格納された後、CPU23は近接効果低減のためのデータの変換を開始する。 After the user data of one block is stored in the work RAM 21, CPU 23 starts the conversion of data for reducing proximity effects. 特に制限されないが、隣接FG間の寄生容量カップリング係数は、隣接WL間、隣接BL間、斜め隣接メモリセル間のそれぞれの値がフラッシュメモリチップ1のテスト時に測定され、その値がフラッシュメモリチップ1内の管理領域14に書込まれており、フラッシュメモリシステムの電源投入時にフラッシュメモリチップ1から読出されてメモリコントローラ2内のワークRAM21あるいはCPU23内のレジスタに書込まれ、高速に読出せるようにしておく。 Is not particularly limited, the parasitic capacitive coupling coefficient between adjacent FG is adjacent WL, adjacent BL, each value between diagonal adjacent memory cells are measured during the test of the flash memory chip 1, the value is the flash memory chips are written in the management area 14 in 1, is read from the flash memory chip 1 is written in the register of the work RAM21 or CPU23 in the memory controller 2 at the time of power-on of a flash memory system, as read to a high speed keep to.

1ブロックのユーザデータと寄生容量カップリング係数をもとに、CPU23はデータ変換を行う。 Based on the user data and the parasitic capacitance coupling coefficient of one block, CPU 23 performs data conversion. 近接効果を与えるメモリセルを加害メモリセル、近接効果を受けるメモリセルを被害メモリセルとすると、被害メモリセルの近接効果によるVth上昇は、 Perpetrator memory cells of memory cells to provide a proximity effect, when the memory cell for receiving the proximity effect and damage the memory cells, the Vth increase due to the proximity effect of the damage the memory cells,
被害メモリセルΔVth=寄生容量カップリング係数×加害メモリセルΔVth Damage the memory cell ΔVth = parasitic capacitance coupling coefficient × perpetrators memory cell ΔVth
・・・式(1) Equation (1)
で表せるため、ブロック全体にわたって書込まれるページ順にΔVthを計算してブロック書込み終了後の近接効果を受けた状態の各メモリセルVthを予測計算できる。 Expressed for, it can be predicted calculate each memory cell Vth state that received proximity effect after block write completion by calculating the ΔVth in page order to be written over the block.

近接効果を受けた状態での書込み終了後のVthを予測できるので、近接効果を受けた場合にちょうど目標と一致するようなVthを計算することが可能である。 Because can predict Vth after write completion in a state that received proximity effect, it is possible to calculate the Vth as exactly equal to the target when subjected to proximity effect. すなわち、近接効果を受けてVthが上昇する分だけ予め低いVthに書込むことが可能である。 That is, it is possible to writing amount corresponding writing in advance a low Vth to Vth undergoing proximity effect is increased.

あるメモリセルを4値でデータ'00'に相当する3.0VのVthに書込みたいとする。 And I want write the Vth of 3.0V corresponding to the data '00' to a certain memory cell in four values. 実際は2.8Vに書込めば、ブロック書込み終了後にちょうど3.0Vになると計算できたとする。 In fact, rice written to 2.8V, and could be calculated exactly become 3.0V after block writing the end. フラッシュメモリチップ1は、各メモリセルがlog nビットの情報を記憶する場合、n値読出しでありながらm値に書き分けることが可能なように構成しておく。 Flash memory chip 1, when each memory cell stores information of log 2 n bits, keep configured to be able to classify and write up to m value yet n value readout. ここで、m>nである。 Here, it is m> n. 例として'11'、'10'、'00'、'01'の4値読出しで16値書込みの構成とする。 Examples '11', '10', '00', and 16 values ​​of the write configuration at 4 value reading of '01'. '0000'に書込むためのベリファイレベルが3.0Vであり、'0001'に書込むためのベリファイレベルが2.9Vであり、'0010'に書込むためのベリファイレベルが2.8Vであり、'0011'に書込むためのベリファイレベルが2.7Vであるような回路をNAND型フラッシュメモリチップ1に実現しておく。 Verify level for writing in '0000' is a 3.0V, a verify level is 2.9V for writing in '0001', verify level for writing in "0010 'is 2.8V , verify level for writing the "0011" is kept to achieve the circuit such that 2.7V to the NAND flash memory chip 1. 読出し時に'00'と読出したいので、書込み後のVthは3.0Vとしたい。 Since I want read and '00' at the time of reading, Vth after writing want and 3.0V. メモリコントローラ2内での計算により、ベリファイレベル2.8Vに書込めばブロック書込み終了後に3.0VのVthとなることが分かっているから、メモリコントローラ2が受けるユーザデータ'00'はメモリコントローラ2内で'0010'に変換する。 The calculations in the memory controller 2, since it has been found that the Vth of 3.0V after block write completion when put write to the verify level 2.8V, user data '00' to the memory controller 2 receives the memory controller 2 It is converted to "0010" at the inner.

この変換処理はメモリコントローラ2内のCPU23により行う。 This conversion process is performed by CPU23 in the memory controller 2. 一連の変換処理のプログラムはコードROM22に格納されており、CPU23はコードROM22から命令をフェッチしてワークRAM21の読出し、書込みを繰り返し、上記変換処理を行う。 The program of the series of conversion processing is stored in the code ROM 22, CPU 23 repeats reading of the work RAM 21, a write and fetch instructions from the code ROM 22, performs the conversion processing.

メモリコントローラ2は、変換したデータをNAND型フラッシュメモリチップ1に転送し、フラッシュメモリチップ1は通常のページ単位の書込みを繰り返し、16値のブロック書込みを行う。 The memory controller 2 transfers the converted data to the NAND-type flash memory chip 1, a flash memory chip 1 is repeated writing of normal page unit, performing block write of 16 values. 上記の'00'として読出したいメモリセルは'0010'のデータとして2.8VのVthに書込まれるが、その後、近接効果の被害を受け、ブロック全体の書込み終了後は3.0VのVthとなる。 Read want memory cell as aforementioned '00' is written to 2.8V for Vth as data "0010", then, victims of proximity effect, after the end write an entire block and Vth of 3.0V Become.

また、読出し時は通常の動作により4値として読出すため、読出し速度の低下は無い。 Moreover, for reading a four values ​​by reading at the time of normal operation, there is no decrease in the reading speed. 以上のように、近接効果によるΔVth計算、ブロック書込み終了時に目標のVthに落ち着くためのベリファイレベル計算、データの変換処理により近接効果低減が可能となる。 Thus, [Delta] Vth calculated due to the proximity effect, the verify level calculation for settle the Vth of target during block write completion, the proximity effect reduction is made possible by the conversion processing of the data.

図8は、実施の形態1のNAND型フラッシュメモリシステムにおいて、書込み動作を説明するための図である。 8, in the NAND-type flash memory system of the first embodiment, is a diagram for explaining the write operation. (a)は通常の書込み動作を示し、(b)は本実施の形態の書込み動作を示す。 (A) shows a normal write operation, indicating the (b) the write operation of this embodiment.

通常の4値NAND型フラッシュメモリチップの書込み動作では、図8(a)のように、消去状態からベリファイレベル1,2,3に向かって書込みが行われ、どのメモリセルも書込み直後はベリファイレベルに近いVthにあるものの、書込みが進むにつれ、近接効果の影響を受けて高Vth側に分布が広がってしまう。 In normal write operation of 4-level NAND-type flash memory chip, as shown in FIG. 8 (a), the performed write toward the erased state to the verify level 1,2,3, which memory cell or write after the verify level despite the close Vth to, as the writing proceeds, distributed in the high Vth side under the influence of the proximity effect widens.

これに対し、本実施の形態1の書込み動作では、図8(b)のように、データパターンに応じてA部の部分に示すように最終的に書込みたいVthレベルよりも低い電圧にベリファイレベル(図8(b)では細線による点線で図示した3レベルの例)が設定されるメモリセルが存在する。 In contrast, in the write operation the first embodiment, as shown in FIG. 8 (b), the verification finally a voltage lower than the write want Vth level as shown in portion A unit in accordance with the data pattern level (examples of three-level illustrated by a dotted line by the thin line in FIG. 8 (b)) is present the memory cells to be set. これらA部の部分に存在するメモリセルも、近接効果の影響を受け、最終的にはA部の部分より高Vth側に移動し、狭いVth分布を形成することが可能である。 Memory cells existing parts of part A also affected by the proximity effect, and ultimately moves from the high Vth side portion of the portion A, it is possible to form a narrow Vth distribution.

これにより、図8に示すように、通常の書込み動作に比べて本実施の形態1の書込み動作では、各Vth分布の裾と各読出しレベル間のVthウィンドウマージンも広く取れるため、データ保持時間、書換え耐性のような信頼性を損なうことなく、微細化が可能となる。 Thus, as shown in FIG. 8, in a normal write operation to the first embodiment in comparison with the write operation, because the take wider Vth window margin between the hem and the read level of each Vth distribution, data retention time, without impairing the reliability such as endurance, size reduction is made possible. または、4値以上の8値、16値といった多値化による大容量化が可能となる。 Or, 4 values ​​or more 8 values, it is possible to capacity by multilevel such 16 values.

図9は、実施の形態1のNAND型フラッシュメモリシステムにおいて、ページ割付を説明するための図である。 9, in the NAND-type flash memory system of the first embodiment, is a diagram for explaining the page allocation.

本実施の形態1においては、データパターン依存の近接効果を予測するため、あるメモリセルに着目した場合に隣接WL、隣接BL、斜め隣接メモリセルのデータが既知である必要がある。 In the first embodiment, in order to predict the proximity effect of the data pattern dependency, adjacent when attention is focused on a given memory cell WL, adjacent BL, data diagonal neighbor memory cell is required to be known. そのため、書込みは複数WL、複数BLを含む消去ブロックの単位で行う必要がある。 Therefore, writing must be performed multiple WL, in units of erase blocks that contain a plurality BL.

ただし、フラッシュメモリチップ内では偶数BLと奇数BLでベリファイに必要なセンスアンプが共有されており、またアレイ構成上、複数WLのいくつかに書込みを行い、その他のWLは書込みを阻止するということは不可能であるため、ブロック全体を同時に書込むことはできない。 However, the flash memory in the chip is shared sense amplifier necessary for verifying an even BL and odd BL, also on the array configuration, write to some of the plurality WL, other WL is that prevents the writing that since it is impossible, it is impossible to simultaneously written the entire block. よって、従来通り、ブロックよりも小さなサイズのページを一度に書込む単位とし、ページ書込みを繰り返すことで全消去ブロックを書込む必要がある。 Therefore, conventionally, the writing unit at one time a page of size smaller than the block, it is necessary to write all the erase blocks by repeating the page write.

また、本実施の形態1では、図7の説明で述べたとおり、'00'データから'0010'データというようにデータを変換して、読出しよりも書込み時のVth分解能を上げる必要があるため、上位ビットと下位ビットを別のページに割り付けることはせず、同じページに割り付ける方が実施が容易である。 In the first embodiment, as described with Fig. 7, '00 converts the data so that 0010 "data" from the data ", it is necessary to increase the Vth resolution during writing than reading not be assigned to upper and lower bits to another page, who assigned the same page is easy to implement. このため、図9のように、1ページ=1/2WLで上位ビットと下位ビットは同一ページというページ割付(ページ0〜31)が好適である。 Therefore, as shown in FIG. 9, one page = 1 / page called upper and lower bits are the same pagination with 2 WL (page 0-31) are preferred. すなわち、同一ワード線WLに接続されるメモリセルMCのうち偶数ビット線BL /奇数ビット線BL は別ページとするが、同一メモリセルMC内で多値の上位ビットと下位ビットを同一ページとする。 That is, the same even-numbered bit lines BL E / odd-numbered bit lines BL O of the memory cells MC connected to the word line WL is a separate page, the same page upper bits and lower bits of the multi-level in the same memory cell MC to.

図10は、実施の形態1のNAND型フラッシュメモリシステムにおいて、メモリコントローラ内でのデータ変換処理方法を説明するためのフローチャートである。 10, in the NAND-type flash memory system of the first embodiment, is a flowchart for explaining the data conversion processing method in the memory controller.

図9のページ0から順に最終ページであるページ31まで書込むにあたって、ページ<n>に属するメモリセルVthは、ページ<n+1>、ページ<n+2>、ページ<n+2>から被害を受ける可能性がある。 In writing a page 0 of FIG. 9 to page 31 is the last page in the order, the memory cell Vth belonging to the page <n>, page <n + 1>, pages <n + 2>, be vulnerable from page <n + 2> is there. 前述した式(1)により近接効果による被害メモリセルのΔVthが計算でき、この式に従い最初に書込まれるページ0から順にページ31まで、ブロック書込み終了後の全メモリセルのVthを予測計算する(S1)。 ΔVth damage the memory cell due to the proximity effect by the aforementioned equation (1) can be calculated, from page 0 to initially written in accordance with this equation to page 31 in order to predict calculate the Vth of all the memory cells after the block write completion ( S1).

図9で示すように、ページ31は最後に書込まれるページであるため、近接効果による被害を受けない。 As shown in Figure 9, page 31 for a page to be written finally in the book, not damaged by the proximity effect. このため、ページ31に属する全メモリセルのベリファイレベルはデータから直ちに確定する(S2)。 Therefore, the verify level of all the memory cells belonging to the page 31 immediately determined from the data (S2). このように最後に書込まれるページから遡って、順に若いページへとブロック書込み後に近接効果の影響がキャンセルされるようなデータへの変換を行っていく。 In this way retroactively from the page to be written in the end, it will perform the conversion to the data, such as to cancel the influence of the proximity effect after block writing and to turn young page.

まず、ページ30のデータ変換開始にあたって(S3)、このページ30はページ31の前に書かれるページであるため、ページ31から被害を受ける。 First, when the data conversion start page 30 (S3), since the page 30 is a page that is written to a previous page 31, it suffers from the page 31. 上記の予測計算において、ページ30の中でアドレスが最も若いメモリセルのベリファイレベルとして、例えば最も低い消去レベルのVthを与え(S4)、ブロック内全メモリセルの書込み終了後Vthを再計算する(S5)。 In the above prediction calculations, as the verify level of the lowest memory cell addresses in the page 30, for example, gives the Vth lowest erase level (S4), recalculate the write end after Vth of all the memory cell blocks ( S5).

ページ30のアドレス最若メモリセルのブロック書込み後のVth予測計算値が、最終的に目標とするVthレベルに達していなければ(S6−No)、ベリファイレベル値を設定幅だけインクリメントし(S7)、再度ブロック内の全メモリセルのブロック書込み後Vthを予測計算する。 Vth predictive calculation value after block write address smallest memory cells in the page 30, unless eventually reached Vth level to the target (S6-No), increments the verify level value by setting the width (S7) and predictive calculation block write after Vth of all the memory cells again in the block. 予測計算値が目標値を上回るまでこれを繰り返し、目標値を上回った時点、すなわちブロック書込み後の対象メモリセルVthが目標値に近くなった時点で(S6−Yes)、対象メモリセルについて反復計算を終了する。 Repeat this until the predicted calculated value exceeds the target value, the time exceeds the target value, i.e. (S6-Yes) when the target memory cell Vth is close to the target value after the block write, the iterative calculation for the target memory cell to end the.

この後、対象メモリセルのベリファイレベルから、データ論理値の変換を行う(S8)。 Thereafter, the verify level of the target memory cell, to convert the data logic value (S8). 例えば、最終的にデータ'00'と読出すためにVthを3.0Vに書込みたいが、そのためには近接効果を受ける前では2.8Vとする必要があり、これは書込みデータとしては'0010'に相当するという場合、対象メモリセルに書込むデータを'00'から'0010'に変換する。 For example, although want write Vth for reading the final data '00' to 3.0 V, its because it is necessary to 2.8V at before receiving the proximity effect, is this the write data "0010 'If that corresponds to the data written to the target memory cell' is converted to 00 'from the "0010".

仮に同じくデータ'00'と読出すためにVthを3.0Vに書込みたいが、そのためには近接効果を受ける前で2.9Vとする必要があり、これは書込みデータとしては'0001'に相当するという場合、対象メモリセルに書込むデータを'00'から'0001'に変換する。 If you also want write Vth for reading the data '00' to 3.0 V, in order that it is necessary to 2.9V before undergoing proximity effect, which corresponds to the write data '0001' If that is converted into the data to be written to the target memory cell '00' to '0001'. このように同じデータを書込む場合でも、周囲隣接メモリセルのデータパターンにより近接効果の程度が異なるため、変換後のデ−タは異なる。 Even when thus writing the same data, because different degrees of proximity effect by the data pattern around the adjacent memory cell, data of the converted - data are different.

このように、対象メモリセルについてのデータ変換を行った後、全アドレスについてベリファイ値計算が終了するまで(S9)、計算対象のアドレスをインクリメントし(S10)、ページ30内のすべてのメモリセルについて変換を行う。 Thus, after the data conversion for the target memory cell, for all the address to verify value calculation is completed (S9), and increments the address to be calculated (S10), for all the memory cells in the page 30 do the conversion. ページ30の変換が終了したら、次はページ29というように、全ページについてベリファイ値計算が終了するまで(S11)、対象ページをデクリメントし(S12)、後で書込まれるページから遡って、順番にメモリセル毎にデータ変換を行う。 After the conversion of the page 30 is completed, the next and so on page 29, for all the pages to verify value calculation is completed (S11), decrements the target page (S12), back from the page to be written later write the order It performs data conversion for each memory cell.

以上のように、着目メモリセルのベリファイレベルをインクリメントしながらベリファイレベル最適値を探索することで、汎用的な計算アルゴリズムを提供することができる。 As described above, by searching for the verify level optimum value while incrementing the verify level of the target memory cell, it is possible to provide a general-purpose calculation algorithm. 例えば図9において、ページ28を書いた時点でページ31は斜め方向の近接効果を受ける。 For example, in FIG. 9, page 31 at the time of writing the page 28 is subjected to proximity effect in an oblique direction. ページ29を書いた時点でページ31は隣接WL間の近接効果を受ける。 Page at the time of writing the page 29 31 receives the proximity effect between adjacent WL. ページ30を書いた時点でもページ31は隣接BL間の近接効果を受ける。 Pages at the time of writing the page 30 31 receives the proximity effect between adjacent BL. これにより、ページ31の書込みによりページ30が被害を受ける以前にページ31も被害を受けて、ページ31に属するメモリセルVthは消去レベルから上昇している可能性がある。 Thus, pages 31 to page 30 suffer earlier by writing pages 31 be damaged, the memory cell Vth belonging to page 31 could have risen from the erase level.

このため、ページ31を書込んでページ30が被害を受ける場合、ページ31のΔVth(加害)は消去レベルからの変動ではなく、すでに被害を受けて上昇しているVthからの変動となる。 For this reason, when suffer page 30 crowded pages 31 book, ΔVth of page 31 (perpetrator) is not a change from the erase level, the variation from the Vth has risen already damaged. このような効果も考慮すると、単純にページ31から遡って、前述した式(1)の逆関数を用いてページ0まで変換していく方法では誤差が大きい。 When such effect is taken into consideration, simply back from the page 31, the error is large in a manner that will convert to page 0 using an inverse function of equation (1) described above. このため、図10のように着目メモリセルのベリファイレベルを更新してブロック全体にわたり全メモリセルのVthをその都度計算し、探索的に最適ベリファイレベルを求める方法が簡便であり高精度である。 Therefore, it is focused to update the verify level of the memory cell Vth of all the memory cells to calculate each case over the entire block, it is convenient method of obtaining a search-optimal verification level precision as shown in FIG. 10. また、フラッシュメモリ以外のメモリにおいて、近接効果の機構は式で表すことができるが、この逆関数を解析的に求めることが困難という場合においても簡便に計算を行うことができる。 In the memory other than the flash memory, mechanism of proximity effect may be represented by the formula, that of obtaining the inverse function analytically can be performed also conveniently calculated in the case that it is difficult.

データ変換の計算はワークRAM21を用いて行われ、結果はワークRAM21上に格納されている。 Calculation of the data conversion is performed by using the work RAM 21, the result is stored on the work RAM 21. データ変換が終了したら、ページ0から順にフラッシュメモリチップ1へとデータを転送し、書込みを開始する。 Once the data conversion is completed, transfer the data to the flash memory chip 1 from the page 0 in order to start writing. データ転送と書込みは同時に行えるため、ブロックの変換後データすべてを転送してからフラッシュメモリチップ1内で書込みを開始する必要はない。 Because that enables data transfer and write at the same time, there is no need to start writing in the flash memory chip within 1 after transferring all the data after conversion of the block. すなわち、ページ0の書込みと同時にページ1の変換後データの転送を行うことで、フラッシュメモリチップ1内の書込みデータバッファの容量を削減し、書込み時間を短縮することができる。 In other words, by performing the same time of the converted data of page 1 transfers the write of page 0, reducing the capacity of the write data buffer in the flash memory chip 1, it is possible to shorten the write time.

図11は、実施の形態1のNAND型フラッシュメモリシステムにおいて、寄生容量カップリング係数を実測する方法を説明するためのフローチャートである。 11, in the NAND-type flash memory system of the first embodiment, is a flowchart for explaining a method of measuring the parasitic capacitance coupling coefficients.

データ変換の計算に用いる寄生容量カップリング係数は、製造時の寸法バラツキにより変動する。 Parasitic capacitive coupling coefficient used for calculating the data conversion varies by dimensional dispersion at the time of manufacturing. このため、テスト工程あるいは出荷後のフィールドにおいて、ロット、ウェハ、チップ、バンクあるいはブロック別に実測値を測定し、この値を用いて計算を行うことでバラツキの影響下でも高精度に近接効果の影響を低減できる。 Therefore, in the test process or field after shipment, lot, wafer, chip, it measures an actual bank or block by the influence of the proximity effect with high accuracy even under the influence of variations by performing a calculation using the value It can be reduced. ブロック毎に実測値を測定すればブロック間バラツキの影響を低減できるので最も効果的であるが、テスト時間や測定値を書込んでおく管理領域増加のコスト要因と補正対象の粒度とはトレードオフの関係となる。 Is most effective since it is possible to reduce the influence of variations between the blocks by measuring the actual value for each block, a trade-off between cost factor in the management area increase Prefer writing the test time and the measured value and the correction target particle size the relationship.

図11のフローに示すように、寄生容量カップリング係数は、隣接WL間、隣接BL間、斜め隣接メモリセル間で値が異なるため、それぞれについて別々に測定する必要がある。 As shown in the flow of FIG. 11, the parasitic capacitance coupling coefficients between adjacent WL, adjacent BL, since the value between diagonal adjacent memory cells different, it is necessary to measure separately for each.

測定のフローとしては、まず測定対象のメモリセルを含むブロック全体を消去(消去レベルにVth分布狭帯化)し(S21)、測定対象のメモリセルに対し、隣接メモリセル(隣接WL間、隣接BL間、斜め隣接メモリセル間)を既定のベリファイレベルに向けて書込む(S22a,S22b,S22c)。 The flow measurement, first erase the entire block (Vth distribution narrowing the erase level) containing a memory cell to be measured (S21), the memory cell to be measured, between adjacent memory cells (adjacent WL, adjacent BL between writes toward the obliquely adjacent memory cells) to predetermined verify level (S22a, S22b, S22c). その後、測定対象のメモリセルのVthを測定する(S23a,S23b,S23c)。 Then, measure the Vth of the memory cell to be measured (S23a, S23b, S23c). これは、WL電圧を細かい電圧ステップでインクリメントし、センスアンプ出力が反転するWL電圧を探すことで実施できる。 This increments the WL voltage in fine voltage steps can be carried out by looking for the WL voltage sense amplifier output is inverted. 近接効果を与える加害メモリセルのVth変動量は、ベリファイレベルと消去レベルの差より既知であるから、前述した式(1)より寄生容量カップリング係数を求める(S24a,S24b,S24c)。 Vth variation perpetrators memory cells to provide a proximity effect, because it is known from the difference between the erase level and the verify level, obtains the parasitic capacitance coupling coefficients from equation (1) described above (S24a, S24b, S24c). そして、寄生容量カップリング係数値を管理領域14に書込む(S25)。 Then, write the parasitic capacitance coupling coefficients in the management area 14 (S25).

以上説明したように、本実施の形態1のNAND型フラッシュメモリシステムによれば、NAND型フラッシュメモリチップ1と、このNAND型フラッシュメモリチップ1の各メモリセルへの書込みを制御するメモリコントローラ2とを有することで、以下のような効果を得ることができる。 As described above, according to the NAND-type flash memory system of the first embodiment, the NAND-type flash memory chip 1, a memory controller 2 for controlling the writing to the memory cells of the NAND type flash memory chip 1 by having, it is possible to obtain the following effects.

(1)フラッシュメモリチップ1に書込む前に近接効果によるVth上昇量をメモリセル毎に計算し、近接効果の影響下で消去ブロック全体が書込まれた後に各メモリセルが目標とするVthに落ち着くようにメモリセル毎に予め補正をかけたベリファイレベルに対して書込むため、デバイス微細化による近接効果の影響を低減して狭帯化したVth分布を形成できる。 (1) the Vth increase amount due to the proximity effect prior to writing to the flash memory chip 1 is calculated for each memory cell, a Vth of each memory cell after the entire erase block is written under the influence of the proximity effect is the target for writing against verify level multiplied by pre-corrected for each memory cell so settle to form a Vth distributions narrowed by reducing the influence of the proximity effect due to device miniaturization. このため、多値フラッシュメモリにおいても各論理レベル間のVthウィンドウマージン、すなわち信頼性が確保でき、大容量を実現するために今後も微細化を進めることが可能となる。 Accordingly, Vth window margin between also the logic levels in the multi-level flash memory, that can be secured the reliability, it is possible to advance the miniaturization future in order to realize a large capacity.

(2)従来のページ単位ではなく、複数WL、複数BLから成るブロック全体についてデータを書込むため、隣接WL間、隣接BL間、斜め隣接メモリセル間のいずれの近接効果も低減可能となる。 (2) rather than the conventional page unit, since a plurality WL, write data for the entire block including a plurality BL, between adjacent WL, adjacent BL, it becomes possible to reduce any of the proximity effect between the oblique adjacent memory cells.

(3)寄生容量カップリング係数として、予め決めた設定値ではなく実測値を用いて補正計算を行うため、製造バラツキに強い近接効果低減が可能となる。 (3) as a parasitic capacitive coupling coefficients, correction calculation for performing, it is possible to strongly proximity effects reduce the manufacturing variations using measured values ​​rather than predetermined set value.

(4)書込み対象ブロックについて、消去レベルから書込みを始めるため、前記特許文献2の追加書込みに比べて初期電圧設定が容易である。 (4) write target block, to start writing from the erase level, the initial voltage setting is easier than the additional writing of the patent document 2.

(5)反復計算により数値計算を行い、探索的にユーザデータパターンを補正後データパターンに変換するので、近接効果の機構を数式で表現できさえすればよく、近接効果を表現した数式の逆関数を求めるといった手続きが不要となる。 (5) iterative calculation carried out numerical calculation, since converting an exploratory user data pattern to the corrected data pattern, need only be represented mechanisms proximity effect in a formula, the inverse function of mathematical expression representing the proximity effect procedures, such as finding a becomes unnecessary. 例えば、フラッシュメモリ以外のメモリで近接効果の機構が複雑な数式で表現されるような場合にも適用し易い。 For example, easily be applied to the case mechanism proximity effect in the memory other than the flash memory, as is expressed in complex formulas.

(6)近接効果の影響を低減でき、Vth分布を狭帯化できるため、8値、16値、32値/メモリセルといった多値化推進によるメモリ大容量化が可能となる。 (6) can reduce the influence of the proximity effect, since it narrowed the Vth distribution, 8 values, 16 values, thereby enabling the memory capacity by multilevel promote such 32 values ​​/ memory cells.

(7)フラッシュメモリチップ1としては、n値読出し、m値書込み(ただしm>n)が実現でき、読出しよりも書込みが高分解能であればよく、補正変換計算は汎用マイコン(CPU23)+DRAM(ワークRAM21)のメモリコントローラ2で行い、補正変換後データパターンをフラッシュメモリチップ1に転送するというシステム構成が可能である。 (7) the flash as the memory chip 1, n value read, m value write (where m> n) can be realized, as long writing at a resolution higher than the read, corrected transform computation is universal microcomputer (CPU 23) + DRAM ( performed in the memory controller 2 of the work RAM 21), it is possible system configuration that transfers the corrected data after conversion pattern to the flash memory chip 1. よって、専用コントローラチップを用いずとも低コストなフラッシュメモリシステムが実現可能となる。 Thus, low-cost flash memory system can be realized without using a dedicated controller chip.

<本発明の実施の形態2> <Embodiment 2 of the present invention>
本発明の実施の形態2を、図12を用いて説明する。 The second embodiment of the present invention will be described with reference to FIG.

図12は、実施の形態2のNAND型フラッシュメモリシステムにおいて、シールド領域確保による書込み単位の小容量化を説明するための図である。 12, in the NAND-type flash memory system of the second embodiment, which is a diagram for explaining a small capacity of the write unit by the shield area allocation.

前記実施の形態1に対応する図9のブロックは、16WLで32ページから成る。 Block of Figure 9 corresponding to the first embodiment is comprised of 32 pages 16WL. 実際は、同時に書込む単位としては1ページ=1/2WL毎であり、ページ書込みを繰り返すことでブロック全体を書込むが、隣接メモリセルのデータを考慮して補正をかけるために、1ブロックのデータをまとめて書込む必要がある。 In fact, a per page = 1/2 WL as a unit written simultaneously, but writes the entire block by repeating the page write, to apply a correction in consideration of the data of the adjacent memory cell, a block of data it is necessary to writing a collectively written. この場合、通常のフラッシュメモリチップに対して書込み単位のサイズが大きくなってしまい、使い勝手が悪くなることが懸念される。 In this case, would be the size of the write unit is increased relative to conventional flash memory chips, there is a concern that usability is deteriorated.

そこで、本実施の形態2では、図12に示すようなブロック割付とする。 Therefore, in the second embodiment, the block allocation as shown in FIG. 12. 一つのブロックを、WL <0>からWL <6>までの7WL=14ページと、WL <9>からWL <15>までの7WL=14ページに2分割する。 One block, and 7WL = 14 pages from WL <0> to WL <6>, is divided into two 7WL = 14 pages from WL <9> to WL <15>. WL <7>はWL <6>にとって近接効果加害となり、WL <8>はWL <9>から近接効果被害を受けるため、これらは通常のメモリとして使用せず、ダミーのシールドWLとして用いる。 WL <7> becomes proximity effect perpetrators taken to WL <6>, WL <8 > Since proximity effect suffer from WL <9>, it is not used as normal memory, used as a dummy shield WL. こうすることで、書込みの単位を1ブロック=16WL=32ページから7WL=14ページに低減可能であり、使い勝手が向上する。 In this way, it is possible to reduce a unit of writing from one block = 16WL = 32 pages 7WL = 14 pages, thereby enhancing usability.

ただし、書込み単位境界のWLをシールドとして使用する必要があるため、書込み単位を小さくするほどシールドWLが増加して、実際にユーザが使用できるメモリ容量は減少する。 However, since it is necessary to use a WL of the write unit boundary as a shield, increasing shielding WL the smaller the writing unit, the user actually memory available is reduced.

なお、図12では、書込み単位のサイズを一定に保つため、WL <7>およびWL <8>の2WLをシールド領域に設定しているが、WL <7>のみをシールドとして、WL <0>からWL <6>の7WL=14ページと、WL <8>からWL <15>の8WL=16ページに書込み単位を分割してもよい。 In FIG. 12, for keeping the size of the write unit constant, but has set 2WL of WL <7> and WL <8> in the shield region, WL <7> only as a shield, WL <0> and 7WL = 14 pages of WL <6> from, may be divided write unit WL from <8> to 8WL = 16 pages of WL <15>. または、1ブロックを偶数本ではなく奇数本のWLから成る構成とすれば、1WLをシールドとして用いつつ、同一サイズの書込み単位に2分割することが可能である。 Or, if arrangement of one block from the odd number of WL rather than even number, while using the 1WL as the shield, it is possible to divided into two write unit of the same size. さらに、2分割に限られるものではなく、3分割以上でもよい。 Furthermore, it not limited to two-piece, or may be divided into three or more.

また、本実施の形態2においては、消去ブロックを分割した分割ブロックを書込み単位とする以外は前記実施の形態1と同様であり、この分割ブロックの全メモリセルについて、近接効果による閾値電圧の上昇量を予めデータパターンと寄生容量カップリング係数から計算し、分割ブロックの書込み終了後に目標の閾値電圧になるようにメモリセル毎に書込み時ベリファイレベルを予め調整してから書込む。 Further, in Embodiment 2, except that the divided blocks obtained by dividing the erasure block and write unit is the same as that of the first embodiment, for all the memory cells of the split blocks, increase in threshold voltage due to the proximity effect the amount was calculated from the pre-data pattern and the parasitic capacitance coupling coefficients, written from the preconditioned write time verify level for each memory cell so that the threshold voltage of the target after completion of writing of split blocks. この近接効果が補正された変換後データパターンを生成する際には、書込むユーザデータから書込み後の各メモリセルの閾値電圧を予測計算し、書込み時ベリファイレベルを調整しながら書込み後の閾値電圧を計算して、分割ブロックの書込み終了時の目標の閾値電圧と予測計算した書込み後の閾値電圧の差が許容範囲以内になるまで反復計算を繰り返す。 When the proximity effect to generate converted data pattern that has been corrected, the writing threshold voltage of each memory cell after write user data and predictive calculation, the threshold voltage after the writing while adjusting the write time of verification level the calculated, repeated iterations until the difference in threshold voltage between the predicted calculated threshold voltage after the writing of the target of the write end of the divided blocks is within the allowable range. また、寄生容量カップリング係数は、ロット、ウェハ、チップ、バンクあるいは分割ブロック別に実測値を測定し、この値を用いて計算を行うことで高精度に近接効果の影響が低減できる。 Further, parasitic capacitance coupling coefficients, lots, wafers, chips, measures an actual by the bank or divided blocks, calculated can be reduced the influence of the proximity effect with high accuracy by performing using this value.

以上説明したように、本実施の形態2のNAND型フラッシュメモリシステムによれば、前記実施の形態1と同様に(1)〜(7)のような効果を得ることができるとともに、消去ブロックを分割して書込み単位が低減できるため、前記実施の形態1に比べて使い勝手の向上が可能となる。 As described above, according to the NAND-type flash memory system of the second embodiment, the effect it is possible to obtain the like in the same manner as Embodiment 1 (1) to (7), the erase block since divided and can be reduced write unit, usability of the can as compared with the first embodiment.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Or more, the invention made by the inventors has been concretely described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications are possible without departing from the scope of the invention it is needless to say.

例えば、前記実施の形態においては、NAND型フラッシュメモリを例に説明したが、これに限定されるものではなく、NOR型フラッシュメモリ、相変化メモリなどについても適用可能である。 For example, in the above embodiment has been described NAND type flash memory as an example, is not limited to this and can be applied NOR type flash memory, also including a phase change memory. NOR型フラッシュメモリについては、近接効果の機構はNAND型フラッシュメモリと同じであるが、NAND型ほどには大容量化が進んでおらず、隣接FG間の距離もNAND型よりも遠いため、現在は近接効果の問題は顕在化していない。 The NOR type flash memory, the mechanism of the proximity effect is the same as the NAND flash memory, not promoted capacity as much as NAND type, for farther than even the NAND distance between adjacent FG, now the problem of proximity effect is not obvious. 相変化メモリについては、ジュール熱によりカルコゲナイドの結晶状態を制御し、メモリセル抵抗素子の抵抗値を変えることでデータ書換えを行うという動作原理である。 The phase change memory, to control the crystalline state of the chalcogenide by Joule heat, the operation principle of performing data rewriting by changing the resistance value of the memory cell resistance element. 今後、微細化により隣接セル間が近づいてくると、書換え時に熱が隣接セルの抵抗値を変動させると考えられる。 In the future, if the adjacent cell is approaching the miniaturization, heat is thought to vary the resistance value of the adjacent cell at the time of rewriting.

本発明のフラッシュメモリシステムは、NAND型フラッシュメモリの他、NOR型フラッシュメモリ、相変化メモリなどにも適用可能であり、さらに、HDD(Hard Disk Drive)インタフェースを備えるフラッシュSSD(Solid State Drive)、SDカード、メモリースティック、USBメモリ等の汎用メモリデバイスや、フラッシュSSDから構成されるRAIDシステムおよびストレージエリアネットワーク(SAN)などに広く利用可能である。 Flash memory system of the present invention, in addition to NAND flash memory, NOR flash memory, is also applicable, such as a phase change memory, further, HDD (Hard Disk Drive) Flash SSD (Solid State Drive) equipped with interface, SD card, a memory stick, or a general-purpose memory device such as a USB memory, are widely available, such as the RAID system and storage area network and a flash SSD (SAN).

本発明に対する前提技術において、NAND型フラッシュメモリの一般的なメモリアレイ構成を説明するための図である。 In the underlying technique for the present invention, it is a diagram for explaining a conventional memory array configuration of a NAND flash memory. 本発明に対する前提技術において、多値NAND型フラッシュメモリのメモリセル閾値電圧分布とデータ論理割付を説明するための図である。 In the underlying technique for the present invention, it is a diagram for explaining a memory cell threshold voltage distribution and data logical allocation of the multi-level NAND flash memory. 本発明に対する前提技術において、NAND型フラッシュメモリのメモリアレイ平面における、隣接フローティングゲート間の寄生容量カップリングを説明するための図である。 In the underlying technique for the present invention, in the memory array plane of the NAND type flash memory is a diagram for explaining the parasitic capacitance coupling between adjacent floating gates. 本発明に対する前提技術において、NAND型フラッシュメモリのワード線方向のメモリアレイ断面における、隣接フローティングゲート間の寄生容量カップリングを説明するための図である。 In the underlying technique for the present invention, in the word line direction of the memory array section of the NAND flash memory is a diagram for explaining the parasitic capacitance coupling between adjacent floating gates. 本発明に対する前提技術において、NAND型フラッシュメモリのビット線方向のメモリアレイ断面における、隣接フローティングゲート間の寄生容量カップリングを説明するための図である。 In the underlying technique for the present invention, in the bit line direction of the memory array section of the NAND flash memory is a diagram for explaining the parasitic capacitance coupling between adjacent floating gates. 本発明に対する前提技術において、NAND型フラッシュメモリにおける、近接効果による閾値電圧変動を説明するための図である。 In the underlying technique for the present invention, it is a diagram for explaining the NAND type flash memory, the threshold voltage variation due to the proximity effect. 本発明の実施の形態1のNAND型フラッシュメモリシステムの構成を説明するための図である。 It is a diagram for explaining the configuration of a NAND flash memory system according to the embodiment 1 of the present invention. 本発明の実施の形態1のNAND型フラッシュメモリシステムにおいて、書込み動作を説明するための図であり、(a)は通常の書込み動作を示し、(b)は本実施の形態の書込み動作を示す。 Shown in the NAND flash memory system of the first embodiment of the present invention, it is a diagram for explaining a write operation, the (a) shows a normal write operation, (b) the write operation of the embodiment . 本発明の実施の形態1のNAND型フラッシュメモリシステムにおいて、ページ割付を説明するための図である。 In the NAND type flash memory system of the first embodiment of the present invention, it is a diagram for explaining the page allocation. 本発明の実施の形態1のNAND型フラッシュメモリシステムにおいて、メモリコントローラ内でのデータ変換処理方法を説明するためのフローチャートである。 In the NAND type flash memory system of the first embodiment of the present invention, it is a flowchart for explaining the data conversion processing method in the memory controller. 本発明の実施の形態1のNAND型フラッシュメモリシステムにおいて、寄生容量カップリング係数を実測する方法を説明するためのフローチャートである。 In the NAND type flash memory system of the first embodiment of the present invention, it is a flowchart for explaining a method of measuring the parasitic capacitance coupling coefficients. 本発明の実施の形態2のNAND型フラッシュメモリシステムにおいて、シールド領域確保による書込み単位の小容量化を説明するための図である。 In the NAND type flash memory system according to the second embodiment of the present invention, it is a diagram for explaining a small capacity of the write unit by the shield area allocation.

符号の説明 DESCRIPTION OF SYMBOLS

1 NAND型フラッシュメモリチップ 2 メモリコントローラ 11 メモリアレイ 12 Xデコーダ 13 センス回路/書込みデータバッファ 14 管理領域 21 ワークRAM 1 NAND-type flash memory chip 2 memory controller 11 the memory array 12 X decoder 13 sense circuit / write data buffer 14 management area 21 work RAM
22 コードROM 22 code ROM
23 CPU 23 CPU
WL ワード線 BL ビット線 MC メモリセル STD,STS 制御信号 CS 共通ソース線 FG フローティングゲート WL the word line BL bit lines MC memory cell STD, STS control signal CS common source line FG floating gate

Claims (11)

  1. 複数のメモリセルを有するフラッシュメモリと、前記フラッシュメモリの各メモリセルへの書込みを制御するメモリコントローラとを有し、 Has a flash memory having a plurality of memory cells and a memory controller for controlling writing to each memory cell of the flash memory,
    前記フラッシュメモリは、各メモリセルが2ビット以上の情報を記憶し、消去ブロックが書込み単位とされ、 The flash memory, each memory cell stores two or more bits of information, the erase block is the write unit,
    前記メモリコントローラは、前記消去ブロックの全メモリセルについて、近接効果による閾値電圧の上昇量を予めデータパターンと寄生容量カップリング係数から計算し、前記消去ブロックの書込み終了後に目標の閾値電圧になるようにメモリセル毎に書込み時ベリファイレベルを予め調整してから書込む、ことを特徴とするフラッシュメモリシステム。 The memory controller for all the memory cells of the erase block, the advance data pattern to increase the amount of the threshold voltage due to the proximity effect calculated from parasitic capacitive coupling coefficients, so that the threshold voltage of the target after completion of writing of the erased block a flash memory system to write the previously adjusted write time verify level for each memory cell, and wherein the.
  2. 請求項1記載のフラッシュメモリシステムにおいて、 In the flash memory system of claim 1, wherein,
    前記寄生容量カップリング係数は、ロット毎、ウェハ毎、チップ毎、バンク毎、あるいは前記消去ブロック毎に実測され、この実測値が前記フラッシュメモリの管理領域に書込まれ、 The parasitic capacitance coupling coefficients, each lot, each wafer, for each chip, is measured for each bank or for each of the erase block, this measured value is written into the management area of ​​the flash memory,
    前記メモリコントローラは、前記管理領域に書込まれた実測値を利用して前記近接効果の影響に対するベリファイレベル補正量を計算し、製造ばらつきに起因する前記近接効果の補正を行う、ことを特徴とするフラッシュメモリシステム。 The memory controller uses the measured value written in the management area to calculate the verify level correction amount for the influence of the proximity effect is corrected for the proximity effect due to manufacturing variations, and wherein the flash memory system to be.
  3. 請求項1記載のフラッシュメモリシステムにおいて、 In the flash memory system of claim 1, wherein,
    前記フラッシュメモリは、各メモリセルがlog nビットの情報を記憶し、n値の読出しで、m>nであるm値の書込みとされ、 The flash memory, each memory cell stores information of log 2 n bits, a read of n values, is the writing of m values is m> n,
    前記メモリコントローラは、前記n値のデータパターンを前記近接効果の補正のために前記m値のデータパターンに変換し、この変換されたm値の変換後データパターンを書込む、ことを特徴とするフラッシュメモリシステム。 The memory controller converts the data pattern of the n value in the data pattern of the m values ​​for the correction of the proximity effect, writes the converted data pattern of the converted m values, characterized in that flash memory system.
  4. 請求項1記載のフラッシュメモリシステムにおいて、 In the flash memory system of claim 1, wherein,
    前記メモリコントローラは、前記データパターンと前記寄生容量カップリング係数に基づいて前記近接効果の補正計算を行い、この補正計算された変換後データパターンを前記フラッシュメモリに転送する、ことを特徴とするフラッシュメモリシステム。 The memory controller, flash the data pattern on the basis of the parasitic capacitance coupling coefficient corrects the calculation of the proximity effect, and transfers the corrected calculated converted data pattern into the flash memory, characterized in that memory system.
  5. 請求項1記載のフラッシュメモリシステムにおいて、 In the flash memory system of claim 1, wherein,
    前記メモリコントローラは、前記近接効果が補正された変換後データパターンを生成する際、書込むユーザデータから書込み後の各メモリセルの閾値電圧を予測計算し、前記書込み時ベリファイレベルを調整しながら書込み後の閾値電圧を計算して、前記消去ブロックの書込み終了時の前記目標の閾値電圧と前記予測計算した書込み後の閾値電圧との差が許容範囲以内になるまで反復計算を繰り返す、ことを特徴とするフラッシュメモリシステム。 Writing the memory controller, when the proximity effect is to produce a corrected converted data pattern, the threshold voltage of each memory cell after write user data and predictive calculation for writing, while adjusting the write time of the verify level calculate the threshold voltage after, repeated iterations until the difference between the threshold voltage after the writing was the predicted calculated threshold voltage of the target at the write end of the erase block is within the allowable range, characterized in that flash memory system that.
  6. 複数のメモリセルを有するフラッシュメモリと、前記フラッシュメモリの各メモリセルへの書込みを制御するメモリコントローラとを有し、 Has a flash memory having a plurality of memory cells and a memory controller for controlling writing to each memory cell of the flash memory,
    前記フラッシュメモリは、各メモリセルが2ビット以上の情報を記憶し、消去ブロックを分割した分割ブロックが書込み単位とされ、分割の物理的境界に位置するメモリセルは書込みに使用せずにシールドとして使用され、 The flash memory, each memory cell stores two or more bits of information, divided blocks obtained by dividing the erase block is the write unit, a memory cell located at the physical boundary of the division as a shield without the writing is used,
    前記メモリコントローラは、前記分割ブロックの全メモリセルについて、近接効果による閾値電圧の上昇量を予めデータパターンと寄生容量カップリング係数から計算し、前記分割ブロックの書込み終了後に目標の閾値電圧になるようにメモリセル毎に書込み時ベリファイレベルを予め調整してから書込む、ことを特徴とするフラッシュメモリシステム。 The memory controller for all the memory cells of the split blocks, the proximity effect calculated in advance from the data pattern and the parasitic capacitance coupling coefficient increased amount of the threshold voltage, the divided blocks so that the threshold voltage of the target after the completion of writing a flash memory system to write the previously adjusted write time verify level for each memory cell, and wherein the.
  7. 請求項6記載のフラッシュメモリシステムにおいて、 In the flash memory system of claim 6, wherein,
    前記寄生容量カップリング係数は、ロット毎、ウェハ毎、チップ毎、バンク毎、あるいは前記分割ブロック毎に実測され、この実測値が前記フラッシュメモリの管理領域に書込まれ、 The parasitic capacitance coupling coefficients, each lot, each wafer, for each chip, is measured for each bank or for each of the divided blocks, the measured values ​​are written in the management area of ​​the flash memory,
    前記メモリコントローラは、前記管理領域に書込まれた実測値を利用して前記近接効果の影響に対するベリファイレベル補正量を計算し、製造ばらつきに起因する前記近接効果の補正を行う、ことを特徴とするフラッシュメモリシステム。 The memory controller uses the measured value written in the management area to calculate the verify level correction amount for the influence of the proximity effect is corrected for the proximity effect due to manufacturing variations, and wherein the flash memory system to be.
  8. 請求項6記載のフラッシュメモリシステムにおいて、 In the flash memory system of claim 6, wherein,
    前記フラッシュメモリは、各メモリセルがlog nビットの情報を記憶し、n値の読出しで、m>nであるm値の書込みとされ、 The flash memory, each memory cell stores information of log 2 n bits, a read of n values, is the writing of m values is m> n,
    前記メモリコントローラは、前記n値のデータパターンを前記近接効果の補正のために前記m値のデータパターンに変換し、この変換されたm値の変換後データパターンを書込む、ことを特徴とするフラッシュメモリシステム。 The memory controller converts the data pattern of the n value in the data pattern of the m values ​​for the correction of the proximity effect, writes the converted data pattern of the converted m values, characterized in that flash memory system.
  9. 請求項6記載のフラッシュメモリシステムにおいて、 In the flash memory system of claim 6, wherein,
    前記メモリコントローラは、前記データパターンと前記寄生容量カップリング係数に基づいて前記近接効果の補正計算を行い、この補正計算された変換後データパターンを前記フラッシュメモリに転送する、ことを特徴とするフラッシュメモリシステム。 The memory controller, flash the data pattern on the basis of the parasitic capacitance coupling coefficient corrects the calculation of the proximity effect, and transfers the corrected calculated converted data pattern into the flash memory, characterized in that memory system.
  10. 請求項6記載のフラッシュメモリシステムにおいて、 In the flash memory system of claim 6, wherein,
    前記メモリコントローラは、前記近接効果が補正された変換後データパターンを生成する際、書込むユーザデータから書込み後の各メモリセルの閾値電圧を予測計算し、前記書込み時ベリファイレベルを調整しながら書込み後の閾値電圧を計算して、前記分割ブロックの書込み終了時の前記目標の閾値電圧と前記予測計算した書込み後の閾値電圧との差が許容範囲以内になるまで反復計算を繰り返す、ことを特徴とするフラッシュメモリシステム。 Writing the memory controller, when the proximity effect is to produce a corrected converted data pattern, the threshold voltage of each memory cell after write user data and predictive calculation for writing, while adjusting the write time of the verify level and the threshold voltage was calculated after the difference between the threshold voltage after the writing that the threshold voltage of the target of writing at the end of the divided block and the prediction calculation is repeated iterations until within the allowable range, characterized in that flash memory system that.
  11. 複数のメモリセルを有するフラッシュメモリと、前記フラッシュメモリの各メモリセルへの書込みを制御するメモリコントローラとを有し、 Has a flash memory having a plurality of memory cells and a memory controller for controlling writing to each memory cell of the flash memory,
    前記フラッシュメモリは、各メモリセルがlog nビットの情報を記憶し、n値の読出しで、m>nであるm値の書込みとされ、 The flash memory, each memory cell stores information of log 2 n bits, a read of n values, is the writing of m values is m> n,
    前記メモリコントローラは、前記n値のデータパターンを近接効果の補正のために前記m値のデータパターンに変換し、この変換されたm値の変換後データパターンを書込む、ことを特徴とするフラッシュメモリシステム。 The memory controller, flash converting the data pattern of the m values ​​for the correction of the proximity effect data pattern of the n values, writing the converted data pattern of the converted m values, it is characterized by memory system.
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110038097A (en) * 2008-07-01 2011-04-13 엘에스아이 코포레이션 Methods and apparatus for read-side intercell interference mitigation in flash memories
JP2011529241A (en) * 2008-07-22 2011-12-01 エルエスアイ コーポレーション Method and apparatus for programming a plurality of program values ​​per signal level in the flash memory
US8520443B2 (en) 2010-09-22 2013-08-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and method for driving the same
US8537619B2 (en) 2010-09-22 2013-09-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and method of controlling and manufacturing the same
CN104919433A (en) * 2013-01-11 2015-09-16 英派尔科技开发有限公司 Page allocation for flash memories
US9263131B2 (en) 2011-12-02 2016-02-16 Kabushiki Kaisha Toshiba High-speed readable semiconductor storage device
US9859925B2 (en) 2013-12-13 2018-01-02 Empire Technology Development Llc Low-complexity flash memory data-encoding techniques using simplified belief propagation
US9898361B2 (en) 2011-01-04 2018-02-20 Seagate Technology Llc Multi-tier detection and decoding in flash memories

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101671313B1 (en) 2008-07-01 2016-11-01 엘에스아이 코포레이션 Methods and apparatus for read-side intercell interference mitigation in flash memories
KR20110041501A (en) * 2008-07-01 2011-04-21 엘에스아이 코포레이션 Methods and apparatus for write-side intercell interference mitigation in flash memories
JP2011527159A (en) * 2008-07-01 2011-10-20 エルエスアイ コーポレーション Method and apparatus for inter-cell interference mitigation using the modulation-coding
JP2011527072A (en) * 2008-07-01 2011-10-20 エルエスアイ コーポレーション Method and apparatus for inter-writing side cell interference mitigation in flash memory
JP2011527071A (en) * 2008-07-01 2011-10-20 エルエスアイ コーポレーション Method and apparatus for inter-read side cell interference mitigation in flash memory
KR20110038097A (en) * 2008-07-01 2011-04-13 엘에스아이 코포레이션 Methods and apparatus for read-side intercell interference mitigation in flash memories
KR101626631B1 (en) 2008-07-01 2016-06-01 엘에스아이 코포레이션 Methods and apparatus for write-side intercell interference mitigation in flash memories
JP2011529241A (en) * 2008-07-22 2011-12-01 エルエスアイ コーポレーション Method and apparatus for programming a plurality of program values ​​per signal level in the flash memory
US8520443B2 (en) 2010-09-22 2013-08-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and method for driving the same
US8537619B2 (en) 2010-09-22 2013-09-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and method of controlling and manufacturing the same
US9898361B2 (en) 2011-01-04 2018-02-20 Seagate Technology Llc Multi-tier detection and decoding in flash memories
US9424913B2 (en) 2011-12-02 2016-08-23 Kabushiki Kaisha Toshiba High-speed readable semiconductor storage device
US9263131B2 (en) 2011-12-02 2016-02-16 Kabushiki Kaisha Toshiba High-speed readable semiconductor storage device
US10026484B2 (en) 2011-12-02 2018-07-17 Toshiba Memory Corporation High-speed readable semiconductor storage device
US9448921B2 (en) 2013-01-11 2016-09-20 Empire Technology Development Llc Page allocation for flash memories
KR101741346B1 (en) * 2013-01-11 2017-06-15 엠파이어 테크놀로지 디벨롭먼트 엘엘씨 Page allocation for flash memories
CN104919433A (en) * 2013-01-11 2015-09-16 英派尔科技开发有限公司 Page allocation for flash memories
US9859925B2 (en) 2013-12-13 2018-01-02 Empire Technology Development Llc Low-complexity flash memory data-encoding techniques using simplified belief propagation

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