JP2009271308A - Display and electronic apparatus - Google Patents

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Inventor
Eiji Kanda
Norio Ozawa
Yasushi Tsuchiya
泰 土屋
徳郎 小澤
栄二 神田
Original Assignee
Seiko Epson Corp
セイコーエプソン株式会社
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Abstract

PROBLEM TO BE SOLVED: To suppress a dead space from being produced in a unit pixel.
SOLUTION: In the display 10, including a plurality of unit pixels C, each of which includes a light detection region H and a display region I, the light detection region H includes a light-receiving region E and a circuit region F, and the display region I includes a plurality of subpixel regions G arranged in XY directions, and a pixel electrode 53 is disposed in each of the subpixel regions. The display region I is disposed in Y direction from the light detection region H at an adjacent position. The length of the light-receiving region E in Y direction is different from that of the circuit region F in Y direction. Length of a first subpixel region G1 in Y direction, which is adjacent to one whose length in Y direction is shorter in the light-receiving region E and the circuit region F, is longer than length in Y direction of a second subpixel region G2, which is adjacent to one whose length in Y direction is longer in the light-receiving region E and the circuit region F.
COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、表示装置および電子機器に関する。 The present invention relates to a display device and an electronic apparatus.

従来、指やペンなどの対象物が接触したことを検出するためのセンシング回路を備えた表示装置が知られている。 A display comprising a sensing circuit for detecting that the object such as a finger or a pen is in contact is known. 例えば特許文献1には、受光量に応じた大きさの受光信号を出力する受光素子と、受光信号を増幅して検出信号を出力する回路部とを有するセンシング回路を備えた表示装置が開示されている。 For example, Patent Document 1, a light receiving element for outputting a light reception signal having a magnitude corresponding to the amount of light received, a display device having a sensing circuit is disclosed having a circuit portion for outputting a detection signal by amplifying the light reception signal ing. センシング回路における回路部は受光素子から見て第1方向に配置されている。 Circuit portion of the sensing circuit is arranged in the first direction when viewed from the light receiving element. そして、センシング回路から見て第1方向と直交する第2方向には、各々が電気光学素子を有するとともに第1方向に配列する複数の画素回路がセンシング回路に隣接して配置されている。 Then, in the second direction perpendicular to the first direction when viewed from the sensing circuit, a plurality of pixel circuits arranged in the first direction together with each having an electro-optical element is disposed adjacent to the sensing circuit.
特開2007−33789号公報 JP 2007-33789 JP

ところで、図25に示すように、受光素子などのセンシング素子が配置される領域の第2方向の長さy1と、回路部が配置される領域の第2方向の長さy2とは異なるのが一般的である。 Meanwhile, as shown in FIG. 25, the second direction length y1 of the area sensing element such as a light receiving element is disposed differs from that in the second direction length y2 of the region where the circuit unit is arranged it is common. また、複数の画素回路の各々における第2方向の長さy3は等しいから、図25に示すように、センシング回路が配置される領域と複数の画素回路が配置される領域とから構成される単位画素においてデッドスペースが生じてしまうという問題があった。 Further, since the length y3 of the second direction is equal in each of the plurality of pixel circuits, and a as shown in FIG. 25, the region area sensing circuit is disposed and a plurality of pixel circuits are arranged Unit there is a problem that a dead space occurs in the pixel.
以上の事情に鑑みて、本発明は、単位画素においてデッドスペースが生じることを抑制するという課題の解決を目的としている。 In view of the above circumstances, the present invention aims to solve the problem of suppressing the dead space occurs in the unit pixel.

以上の課題を解決するために、本発明に係る表示装置は、各々が、矩形の形状で表され、かつ光検出領域および表示領域からなる複数の単位画素を備えた表示装置であって、光検出領域は、受光量に応じた大きさの受光信号を出力する受光素子(例えば図2に示すフォトダイオードQ)が配置される受光領域と、受光信号を増幅して検出信号を出力する回路部が配置されて受光領域から見て第1方向(例えば図7に示すX方向)に位置する回路領域とからなり、表示領域は、各々に画素電極が配置されて第1方向に配列する複数のサブ画素領域からなり、第1方向と直交する方向を第2方向(例えば図7に示すY方向)としたとき、光検出領域から見て第2方向には表示領域が隣接して配置され、表示領域から受光領域の第2方向の長さ(例 In order to solve the above problems, the display device according to the present invention, each of which is represented by a rectangular shape, and a display device having a plurality of unit pixels comprising a light detection region and the display region, light detection region, a light receiving area receiving element for outputting a light reception signal having a magnitude corresponding to the amount of light received (for example, a photodiode Q shown in FIG. 2) is disposed, the circuit section for outputting a detection signal by amplifying the light reception signal There consists of a circuit region located in the first direction when viewed from the arranged light receiving regions (e.g., X direction shown in FIG. 7), the display area, a plurality of sequences in the first direction are arranged pixel electrodes each consists subpixel region, and a direction orthogonal to the first direction and the second direction (e.g., Y direction shown in FIG. 7), the second direction when viewed from the light detection region is disposed adjacent the display area, the second direction length from the display area the light-receiving region (e.g. ば図7に示すYe)と回路領域の第2方向の長さ(例えば図7に示すYf)とは異なり、受光領域および回路領域のうち第2方向の長さが小さい方に隣接する第1のサブ画素領域の第2方向の長さ(例えば図7に示すYg1)は、受光領域および回路領域のうち第2方向の長さが大きい方に隣接する第2のサブ画素領域の第2方向の長さ(例えば図7に示すYg2)よりも大きいことを特徴とする。 Unlike Ye) shown in situ Figure 7 a second length of the circuit region and (Yf shown in FIG. 7 for example), the adjacent towards the length of the second direction of the light receiving region and a circuit region is small 1 of the second length of the sub-pixel region (Yg1 shown in FIG. 7 for example), the second direction of the second sub-pixel region adjacent to a larger length in the second direction of the light receiving region and a circuit region wherein the greater than the length (Yg2 shown in FIG. 7 for example). この態様によれば、受光領域および回路領域のうち第2方向の長さが小さい方に隣接する第1のサブ画素領域の第2方向の長さを、受光領域および回路領域のうち第2方向の長さが大きい方に隣接する第2のサブ画素領域の第2方向の長さよりも大きくすることで、単位画素において生じるデッドスペースを図25に示す従来の構成と比べて軽減できるという利点がある。 According to this aspect, the second length of the first sub-pixel region adjacent towards the length of the second direction of the light receiving region and a circuit region is small, the second direction of the light receiving region and a circuit region to be larger than the second length of the second sub-pixel region adjacent to the direction of a large length, the advantage that the dead space occurring at the unit pixel can be reduced as compared with the conventional structure shown in FIG. 25 is there.

また、本発明に係る表示装置は、各々が、矩形の形状で表され、かつ静電容量検出領域および表示領域からなる複数の単位画素を備えた表示装置であって、静電容量検出領域は、容量素子(例えば図11に示す接触検出用容量素子Cl)が配置される容量素子領域と、容量素子の容量値の大きさに応じた検出信号を出力する回路部が配置されて容量素子領域から見て第1方向に位置する回路領域とからなり、表示領域は、各々に画素電極が配置されて第1方向に配列する複数のサブ画素領域からなり、第1方向と直交する方向を第2方向としたとき、静電容量検出領域から見て第2方向には表示領域が隣接して配置され、容量素子領域の第2方向の長さと回路領域の第2方向の長さとは異なり、容量素子領域および回路領域のうち第2方向の The display device according to the present invention, each of which is represented by a rectangular shape, and a display device having a plurality of unit pixels comprising a capacitance detection area and a display area, the electrostatic capacitance detection area a capacitor element area where the capacitor element (e.g., contact detection capacitance element Cl shown in FIG. 11) are arranged, the capacitor element region is arranged a circuit for outputting a detection signal corresponding to the magnitude of the capacitance value of the capacitor consists of a circuit region located in the first direction when viewed from the display area, a plurality of sub-pixel areas arranged in the first direction are arranged pixel electrodes each, a direction perpendicular to the first direction the when the two directions, the second direction are arranged adjacent the display area as seen from the capacitance detection region, unlike the length of the second direction of the second direction of length and circuit area of ​​the capacitor region, in the second direction in the capacitive element region and the circuit region さが小さい方に隣接する第1のサブ画素領域の第2方向の長さは、容量素子領域および回路領域のうち第2方向の長さが大きい方に隣接する第2のサブ画素領域の前記第2方向の長さよりも大きいことを特徴とする。 The first second length of the sub-pixel region adjacent to the smaller of the second sub-pixel region adjacent to a larger length in the second direction of the capacitor element area and circuit area It is larger than the length in the second direction. この態様によれば、容量素子領域および回路領域のうち第2方向の長さが小さい方に隣接する第1のサブ画素領域の第2方向の長さを、容量素子領域および回路領域のうち第2方向の長さが大きい方に隣接する第2のサブ画素領域の第2方向の長さよりも大きくすることで、単位画素において生じるデッドスペースを図25に示す構成と比べて軽減できる。 According to this aspect, the second length of the first sub-pixel region adjacent towards the length of the second direction is smaller of the capacitive element region and a circuit region, the first of the capacitor element area and circuit area 2 direction to be larger than the second length of the second sub-pixel region adjacent to the larger length, the dead space occurring at the unit pixel can be reduced as compared with the configuration shown in FIG. 25.

本発明に係る表示装置の好適な態様として、第1のサブ画素領域の第1方向の長さは、第2のサブ画素領域の第1方向の長さよりも小さく、かつ、第1のサブ画素領域において画像が表示される領域の面積と第2のサブ画素領域において画像が表示される領域の面積とは等しい。 As a preferred embodiment of a display device according to the present invention, the length of the first direction of the first sub-pixel region is smaller than the length in the first direction of the second sub-pixel region and the first sub-pixel image image in the area and the second sub-pixel area of ​​region displayed equal to the area of ​​a region to be displayed in the region. この態様によれば、第1のサブ画素領域において画像が表示される面積と第2のサブ画素領域において画像が表示される領域の面積とを等しくすることで表示品質を良好な状態に保つことができるという利点がある。 According to this embodiment, to keep the display quality in good condition by the image in the area and a second sub-pixel area where the image is displayed in the first sub-pixel area equal to the area of ​​the region displayed there is an advantage in that it is.

本発明に係る表示装置の好適な態様として、第1のサブ画素領域の表示色と第2のサブ画素領域の表示色とは異なるとともに、第2のサブ画素領域において画像が表示される領域の面積は第1のサブ画素領域において画像が表示される領域の面積よりも小さく、第2のサブ画素領域の表示色は青色である。 As a preferred embodiment of a display device according to the present invention, with different from the display color of the display color and the second sub-pixel area of ​​the first sub-pixel area, the area where the image is displayed in the second sub-pixel region area smaller than the area of ​​a region to be displayed the image in the first sub-pixel region, the display color of the second sub-pixel area is blue.

本発明に係る表示装置の好適な態様として、ひとつの単位画素において、複数のサブ画素領域の各々の表示色が異なる態様とすることができる。 As a preferred embodiment of a display device according to the present invention, in one unit pixel, each of the display colors of a plurality of sub-pixel areas may be different aspects.

また、本発明に係る表示装置の好適な態様として、ひとつの単位画素において、各々の表示色が異なる複数のサブ画素領域でひとつの組が構成され、表示領域は複数の組からなる態様とすることもできる。 Further, as a preferred embodiment of a display device according to the present invention, in one unit pixel, each of the display color is one of the set of configuration at different sub-pixel areas, the display area is the embodiment comprising a plurality of pairs it is also possible. この態様によれば、各々の表示色が異なる複数のサブ画素領域から構成される組ごとにセンシング回路を配置する態様と比べてセンシング回路の数を減らすことができるという利点がある。 According to this embodiment, there is an advantage that it is possible to reduce the number of sensing circuits as compared with the embodiment, each of the display color is arranged a sensing circuit for each group composed of a plurality of different sub-pixel areas.

また、本発明に係る電気光学装置は各種の電子機器に利用される。 Further, the electro-optical device according to the present invention is used in various electronic devices. この電子機器の典型例は、電気光学装置を表示装置として利用した機器である。 A typical example of the electronic apparatus is an apparatus using the electro-optical device as a display device. この種の機器としては、パーソナルコンピュータや携帯電話機などがある。 As this type of equipment, there is such as a personal computer or a mobile phone.

<A:第1実施形態> <A: First Embodiment>
図1は、本発明の第1実施形態に係る表示装置10の構成を示すブロック図である。 Figure 1 is a block diagram showing a configuration of a display apparatus 10 according to the first embodiment of the present invention. 表示装置10は、複数の画素回路Pが面状に配列された画素領域100と、各画素回路Pを駆動する表示回路用走査線駆動回路20およびデータ線駆動回路30と、複数のセンシング回路40と、各センシング回路40を駆動するセンサ回路用走査線駆動回路41と、各センシング回路40からの検出信号Tが供給される検出回路42とを有する。 Display device 10 includes a pixel region 100 where a plurality of pixel circuits P are arranged in a planar, a display circuit scanning line driving circuit 20 and the data line driving circuit 30 drives each pixel circuit P, a plurality of sensing circuits 40 When, having a sensor circuit for the scanning line driving circuit 41 for driving the sensing circuit 40, and a detection circuit 42 for detecting signal T from the sensing circuit 40 is supplied.

図1に示す符号「R」、「G」、「B」は、各画素回路Pの表示色を示す。 Symbol "R" shown in FIG. 1, "G", "B" indicates the display color of each pixel circuit P. 「R」は赤色を示し、「G」は緑色を示し、「B」は青色を示す。 "R" indicates the red, "G" indicates the green, "B" indicates blue. 本実施形態においては、図1に示すように、「R」、「G」、「B」の各色を表示色とする3個の画素回路Pごとにひとつのセンシング回路40が設けられる。 In the present embodiment, as shown in FIG. 1, "R", "G", three of one of the sensing circuit 40 to each pixel circuit P to display color of each color "B" is provided. 本実施形態においては、「R」、「G」、「B」の各色を表示色とする3個の画素回路Pと、当該3個の画素回路Pに対応して設けられるひとつのセンシング回路40とでひとつの単位画素Cが構成される。 In the present embodiment, "R", "G", "B" three pixel circuits P to display color of each color, the one provided corresponding to the three pixel circuits P sensing circuit 40 one unit pixel C is composed of a.

図1に示すように、画素領域100には、X方向に延在するm本の走査線102と、各走査線102と対をなしてX方向に延在するm本の制御線43と、X方向に直交するY方向に延在するn本のデータ線104と、各センシング回路40に対応して設けられるとともにY方向に延在する複数(n/3本)の検出線74とが設けられる(mおよびnは2以上の自然数)。 As shown in FIG. 1, the pixel region 100 includes m scanning lines 102 extending in the X direction, and m control lines 43 extending in the X direction without the scanning lines 102 a pair, and n data lines 104 extending in the Y direction perpendicular to the X direction, and the detection line 74 of the plurality (n / 3 lines) extending in the Y direction together provided corresponding to each of the sensing circuit 40 is provided is (m and n is a natural number of 2 or more). 各画素回路Pは、走査線102とデータ線104との交差に対応する位置に配置される。 Each pixel circuit P is disposed at a position corresponding to the intersections of the scanning lines 102 and the data line 104. 従って、これらの画素回路Pは縦m行×横n列のマトリクス状に配列する。 Accordingly, these pixel circuits P are arranged in a matrix of m rows × n columns. また、各センシング回路40は、制御線43と検出線74との交差に対応する位置に配置される。 Each sensing circuit 40 is disposed at a position corresponding to the intersection of the control line 43 and the detection line 74. 従って、これらのセンシング回路40は縦m行×横n/3列のマトリクス状に配列する。 Thus, these sensing circuits 40 arranged in m rows × horizontal n / 3 rows of a matrix. 画素領域100の背面側には、バックライト(図示省略)が設けられている。 On the back side of the pixel region 100, a backlight (not shown) is provided.

表示回路用走査線駆動回路20は、m本の走査線102の各々に出力される走査信号Gi(i=1〜m)を水平走査期間毎に順番にアクティブレベルに設定することで各走査線102を順次に選択する。 Display circuit scanning line driving circuit 20, each scan line by setting the active level in the order scanning signal Gi output to each of the m scanning lines 102 (i = 1 to m) every horizontal scanning period 102 sequentially selects the. データ線駆動回路30は、表示回路用走査線駆動回路20が選択した走査線102に対応する1行分のn個の画素回路Pの各々に対応するデータ電位VD[1]ないしVD[n]を生成して各データ線104に出力する。 The data line driving circuit 30, to the data potential VD [1] not corresponding to each of the n pixel circuits P of one row corresponding to the scanning line 102 to which the display circuit scan line driver circuit 20 selected VD [n] It generates and outputs to the data lines 104. 第i行の選択時に第j列目(jは1≦j≦nを満たす整数)のデータ線104に出力されるデータ電位VD[j]は、第i行の第j列目に位置する画素回路Pに対して指定された階調に対応する電位となる。 J-th column (j is 1 ≦ j ≦ n integer satisfying) the data electric potential VD [j] is output to the data line 104 at the time of selection of the i-th row, the pixel located at the j-th column of the i-th row a potential corresponding to the gradation specified for the circuit P.

図1に示すように、画素回路Pは、液晶素子50とトランジスタ51とを含む。 As shown in FIG. 1, the pixel circuit P includes a liquid crystal element 50 and a transistor 51. 液晶素子50は、画素電極53および共通電極55と、両者間で発生する電界が印加される液晶57とで構成される。 The liquid crystal element 50 is comprised of a liquid crystal 57 and the pixel electrode 53 and the common electrode 55, an electric field generated between them is applied. 共通電極55には共通電位Vcomが供給される。 The common electrode 55 is supplied the common potential Vcom. 本実施形態においては、画素電極53と共通電極55との間に発生する横方向の電界によって液晶57の配向が制御される横電界方式を採用している。 In the present embodiment employs the IPS mode orientation of the liquid crystal 57 is controlled by an electric field in the lateral direction generated between the common electrode 55 and pixel electrode 53. トランジスタ51は、Nチャネル型のTFT(Thin Film Transistor)で構成され、画素電極53とデータ線104との間に介在して両者間の導通を制御する。 Transistor 51 is an N-channel type TFT (Thin Film Transistor), controls the conduction between them is interposed between the pixel electrode 53 and the data line 104. トランジスタ51のゲートは走査線102に接続される。 The gate of the transistor 51 is connected to the scanning line 102. 従って第i行目の走査線102が選択されると、第i行目の各画素回路Pのトランジスタ51がオン状態となり、各画素回路Pの画素電極53にはデータ線104からデータ電位VDが供給される。 Therefore, when the i-th scanning line 102 is selected, the i-th row of the transistor 51 of each pixel circuit P is turned on, the data potential VD from the data line 104 to the pixel electrode 53 of each pixel circuit P It is supplied. これによって、各画素回路Pの画素電極53と共通電極55との間に電圧(=VD−Vcom)が印加される。 Accordingly, the voltage (= VD-Vcom) is applied between the common electrode 55 and the pixel electrode 53 of each pixel circuit P. 各画素回路Pにおける液晶素子50の透過率(バックライトから液晶素子50に照射される光のうち観察側に透過する光量の割合)は、当該画素回路Pに供給されるデータ電位VDに応じて変化する。 Transmittance of the liquid crystal element 50 in each pixel circuit P (ratio of amount of light transmitted to the observation side of the light emitted from the backlight to the liquid crystal element 50) in response to the data potential VD to be supplied to the pixel circuits P Change.

センサ回路用走査線駆動回路41は、各センシング回路40を駆動するためのリセット信号RESおよび選択信号SELを生成し、各制御線43にリセット信号RESおよび選択信号SELを供給する。 Sensor circuit for the scanning line driving circuit 41 generates a reset signal RES and the selection signal SEL for driving the sensing circuit 40, and supplies a reset signal RES and the selection signal SEL to each of the control line 43. 説明の便宜上、第i行目の制御線43に供給されるリセット信号RESをRES[i]、選択信号SELをSEL[i]と表記する。 For convenience of explanation, the reset signal RES supplied to the i-th row control line 43 RES [i], denoted a selection signal SEL and SEL [i]. 図2に示すように、制御線43は、各々がX方向に延在する第1制御線72と第2制御線76とからなり、第1制御線72にはリセット信号RES[i]が供給され、第2制御線76には選択信号SEL[i]が供給される。 2, the control line 43, each composed of a first control line 72 and the second control line 76. extending in the X direction, the first control line 72 supplies a reset signal RES [i] It is, in the second control line 76 is supplied a selection signal SEL [i]. センサ回路用走査線駆動回路41によって駆動されたセンシング回路40は、対象物との接触を検出するための検出信号Tを検出線74へ出力する。 Sensing circuit 40 which is driven by a sensor circuit for the scan line driver circuit 41 outputs a detection signal T for detecting the contact between the object to the detection line 74. 検出回路42は、各センシング回路40から出力される検出信号Tに基づいて、対象物と表示装置10との接触を検出する。 Detection circuit 42 based on the detection signal T output from the sensing circuit 40, detects the contact between the display device 10 and the object.

図2は、センシング回路40の構成を示す回路図である。 Figure 2 is a circuit diagram showing the structure of a sensing circuit 40. 図2においては、第i行に属するひとつのセンシング回路40の構成が示されている。 In FIG. 2, the configuration of one of the sensing circuit 40 belonging to the i-th row is shown. センシング回路40は、リセットトランジスタ61と、増幅トランジスタ62と、選択トランジスタ63と、基準容量素子Crと、受光量に応じた大きさの受光信号を出力する受光素子として機能するフォトダイオードQとを備える。 Sensing circuit 40 includes a reset transistor 61, an amplification transistor 62, a selection transistor 63, and the reference capacitance element Cr, a photodiode Q functioning as a light receiving element for outputting a light reception signal having a magnitude corresponding to the amount of light received . フォトダイオードQの陽極は固定電位に接続されている。 The anode of the photodiode Q is connected to a fixed potential.

図2に示すように、Nチャネル型のリセットトランジスタ61のドレインは電源線70に接続される一方、ソースは増幅トランジスタ62のゲートと接続される。 As shown in FIG. 2, the drain of N-channel reset transistor 61 while being connected to the power supply line 70 and a source connected to the gate of the amplifying transistor 62. 電源線70には電源電位VRHが供給される。 The power supply potential VRH is supplied to the power supply line 70. リセットトランジスタ61のゲートは第1制御線72に接続される。 The gate of the reset transistor 61 is connected to the first control line 72. 第1制御線72にはリセット信号RES[i]が供給される。 The first control line 72 a reset signal RES [i] is supplied. リセット信号RES[i]がハイレベルの場合、リセットトランジスタ61はオン状態に遷移し、リセット信号RES[i]がローレベルの場合、リセットトランジスタ61はオフ状態に遷移する。 When the reset signal RES [i] is at a high level, the reset transistor 61 is changed to an on state, the reset signal RES [i] if the low level, the reset transistor 61 transitions to the off state.
Nチャネル型の増幅トランジスタ62のドレインは電源線70に接続される一方、ソースはNチャネル型の選択トランジスタ63のドレインに接続される。 The drain of the amplifying transistor 62 of the N-channel type while being connected to the power supply line 70 and a source connected to the drain of N-channel selection transistor 63.
図2に示すように、増幅トランジスタ62のゲートと電源線70との間には基準容量素子Crが介在する。 As shown in FIG. 2, reference capacitance element Cr is interposed between the gate and the power supply line 70 of the amplification transistor 62. 基準容量素子Crは、第1電極64と第2電極65とを備え、第1電極64は電源線70と接続される一方、第2電極65は増幅トランジスタ62のゲートと接続される。 Reference capacitance element Cr is provided with a first electrode 64 and the second electrode 65, first electrode 64 while being connected to the power supply line 70, the second electrode 65 is connected to the gate of the amplifying transistor 62. また、増幅トランジスタ62のゲートにはフォトダイオードQの陰極が接続される。 Further, to the gate of the amplifying transistor 62 is connected to the cathode of the photodiode Q. フォトダイオードQは、例えば、陽極と陰極の間に配置されたアモルファスシリコンにより構成される。 Photodiode Q is, for example, constituted by an arrangement amorphous silicon between the anode and the cathode.
図2に示すように、選択トランジスタ63のソースは検出線74に接続される。 As shown in FIG. 2, the source of the select transistor 63 is connected to the detection line 74. 選択トランジスタ63のゲートは第2制御線76に接続される。 The gate of the selection transistor 63 is connected to the second control line 76. 第2制御線76には選択信号SEL[i]が供給される。 The second control line 76 is supplied a selection signal SEL [i]. 選択信号SEL[i]がハイレベルの場合、選択トランジスタ63はオン状態に遷移し、選択信号SEL[i]がローレベルの場合、選択トランジスタ63はオフ状態に遷移する。 If the selection signal SEL [i] is at a high level, the selection transistor 63 transitions to the on state, when the selection signal SEL [i] is at a low level, the selection transistor 63 transitions to the off state.

次に、センシング回路40の動作を図3〜図6を参照しながら説明する。 Will be described below with reference to FIGS. 3 to 6 the operation of the sensing circuit 40. センシング回路40は、リセット期間Tres、センシング期間Tsen、および読み出し期間Toutを一単位として動作する。 Sensing circuit 40 operates the reset period Tres, the sensing period Tsen, and the read-out period Tout as a unit. 図3に示すように、リセット期間Tresにおいては、リセット信号RES[i]はハイレベルに設定される。 As shown in FIG. 3, in the reset period Tres, the reset signal RES [i] is set to a high level. すなわち、リセット期間Tresにおいては、リセットトランジスタ61はオン状態になる。 That is, in the reset period Tres, the reset transistor 61 is turned on. 一方、選択信号SEL[i]はローレベルに維持され、選択トランジスタ63はオフ状態に維持される。 On the other hand, the selection signal SEL [i] is maintained at the low level, the selection transistor 63 is kept off. このとき、図4に示すように、増幅トランジスタ62のゲートの電位VAは電源電位VRHに設定(リセット)される。 At this time, as shown in FIG. 4, the potential VA of the gate of the amplifying transistor 62 is set to the power supply potential VRH (reset).

図3に示すように、リセット期間Tres経過後の次の期間であるセンシング期間Tsenにおいては、リセット信号RES[i]のレベルがローレベルに遷移する。 As shown in FIG. 3, in the sensing period Tsen the next period after the reset period Tres elapsed, the level of the reset signal RES [i] transits to a low level. これにより、図5に示すように、リセットトランジスタ61はオフ状態に遷移する。 Thus, as shown in FIG. 5, the reset transistor 61 transitions to the off state. また、センシング期間Tsenにおいては、選択信号SEL[i]はローレベルに維持され、選択トランジスタ63はオフ状態に維持される。 Further, in the sensing period Tsen, the selection signal SEL [i] is maintained at the low level, the selection transistor 63 is kept off. このとき、増幅トランジスタ62のゲートの電位VAは、フォトダイオードQの電圧Vpdに応じた値に設定される。 At this time, the potential VA of the gate of the amplifying transistor 62 is set to a value corresponding to the voltage Vpd of the photodiode Q. フォトダイオードQの電圧Vpdは、フォトダイオードQに対して入射される光量に応じて決まる。 Voltage Vpd of the photodiode Q will depend on the amount of light entering the photo diode Q.

図3に示すように、センシング期間Tsenの次の期間である読み出し期間Toutにおいては、選択信号SEL[i]がハイレベルに遷移する。 As shown in FIG. 3, in the read period Tout is the next period of the sensing period Tsen, the selection signal SEL [i] is changed to the high level. これにより、図6に示すように選択トランジスタ63がオン状態になり、増幅トランジスタ62のゲートの電位VAに応じた大きさの検出電流Itが検出線74を流れる。 Thereby, the selection transistor 63 as shown in FIG. 6 is turned on, detection current It having a magnitude corresponding to the potential VA of the gate of the amplifying transistor 62 flows through the detection line 74. この検出電流Itは検出回路42へ供給される。 This detection current It is supplied to the detection circuit 42.

センシング期間Tsenにおいて指などの対象物が表示装置10に影を落としながら接触または近接すると、影になった領域に対応して設けられたフォトダイオードQの受光量が変化してフォトダイオードQの電圧Vpdが変化する。 When an object such as a finger in the sensing period Tsen is in contact with or close while casting a shadow on a display device 10, and change the amount of light received by the photodiode Q provided corresponding to an area in shade voltage of the photodiode Q Vpd changes. これに応じて増幅トランジスタ62のゲートの電位VAも変化する。 Potential VA of the gate of the amplifying transistor 62 also changes accordingly. 従って、対象物が接触または近接していない状態のときに読み出し期間Tsenにおいて出力される検出電流Itの値と、対象物が接触または近接したときに読み出し期間Tsenにおいて出力される検出電流Itの値とは異なる。 Therefore, the value of the detection current It to be output in the reading period Tsen in a state where the object is not in contact or proximity detection current It of a value object is output in the reading period Tsen when in contact with or close different from the. 検出回路42は、検出電流It(検出信号Tに相当)の値に基づいて対象物と表示装置10との接触または近接を検出する。 Detection circuit 42 detects a contact or proximity with the display device 10 and the object based on the value of the detected current It (corresponding to the detection signal T).

図7は、表示装置10におけるひとつの単位画素Cを簡略化して表した平面図である。 Figure 7 is a plan view showing a simplified unit pixel C of one in the display device 10. 図7において、フォトダイオードQが配置される領域を「受光領域E」と表記し、フォトダイオードQからの受光信号を増幅して検出信号(検出電流It)を出力する回路部が配置される領域を「回路領域F」と表記する。 7, the area where the circuit section of the area where the photodiode Q are arranged is referred to as "light receiving region E", and outputs the amplified and detected signals (detection current It) a light receiving signal from the photodiode Q is located the referred to as "circuit area F". 図7に示すように、回路領域Fは受光領域Eから見てX方向に配置される。 As shown in FIG. 7, the circuit area F is arranged in X-direction as viewed from the light-receiving region E. また、各画素電極53が配置される領域を「サブ画素領域G」と表記する。 Further, a region where each pixel electrode 53 is disposed is referred to as "sub-pixel region G". 本実施形態においては、図7に示すように、3個のサブ画素領域GがX方向に配列する。 In the present embodiment, as shown in FIG. 7, three sub-pixel region G are arranged in the X direction. また、図7に示すように、受光領域Eと回路領域Fとで光検出領域Hが構成される。 Further, as shown in FIG. 7, the light detection region H is constituted by the light-receiving region E and the circuit region F. 光検出領域Hから見てX方向と直交するY方向には、3個のサブ画素領域Gからなる表示領域Iが光検出領域Hに隣接して配置される。 In a Y direction as viewed from the light detection region H is orthogonal to the X direction, the display area I consisting of three sub-pixel region G is disposed adjacent to the light detection region H. 本実施形態においては、受光領域Eに対応するサブ画素領域Gを第1のサブ画素領域G1と表記し、回路領域Fに対応するサブ画素領域Gを第2のサブ画素領域G2と表記する。 In this embodiment, the sub-pixel region G corresponding to the light receiving region E is referred to the first sub-pixel region G1, it denoted a sub-pixel region G corresponding to the circuit region F and the second sub-pixel area G2. 図7に示すように、光検出領域Hと表示領域Iとで単位画素Cが構成される。 As shown in FIG. 7, the unit pixel C is composed of a light detection region H and the display area I. 図7において、単位画素は矩形の形状で表される。 7, a unit pixel is represented by a rectangular shape.

図8は、表示装置10におけるひとつの単位画素Cの具体的な構造を示す平面図である(図7に対応)。 Figure 8 is a plan view showing a specific structure of a unit pixel C in the display device 10 (corresponding to FIG. 7). 図8において、同じハッチングが付された複数の要素または同じ点線で表された複数の要素は、共通の膜体(単層および複数層の何れであるかは不問である)の選択的な除去によって同一の工程で形成される。 8, a plurality of elements with the same hatching is expressed by a plurality of elements or the same dotted line attached is selective removal of common film body (whether it is a single layer and plural layers is disregarded) They are formed in the same step by. 複数の要素が共通の膜体の選択的な除去によって同一の工程で形成されることを以下では単に「同層から形成される」と表記する。 A plurality of elements in the following to be formed in the same step by selective removal of the common film body simply referred to as "formed from the same layer". 図8に示すように、受光領域EにはフォトダイオードQが配置され、回路領域Fにはリセットトランジスタ61、増幅トランジスタ62、選択トランジスタ63、基準容量素子Crが配置される。 As shown in FIG. 8, the light-receiving region E is disposed photodiode Q, the circuit region F reset transistor 61, amplifying transistor 62, selection transistor 63, the reference capacitance element Cr is disposed. また、複数のサブ画素領域Gの各々には画素電極53が配置される。 Further, to each of the plurality of sub-pixel regions G pixel electrodes 53 are arranged.

先ず、回路領域Fに配置された各要素の構造について説明する。 First, a description will be given of the structure of each element arranged in the circuit region F. 図8に示すように、リセットトランジスタ61の半導体層81は、増幅トランジスタ62の半導体層82と、選択トランジスタ63の半導体層83と、各画素回路Pにおけるトランジスタ51の半導体層52と同層から形成される。 As shown in FIG. 8, a semiconductor layer 81 of the reset transistor 61 includes a semiconductor layer 82 of the amplifying transistor 62, forming a semiconductor layer 83 of the select transistor 63, the semiconductor layer 52 and the same layer of the transistor 51 in each pixel circuit P It is. リセットトランジスタ61のゲート層84は、増幅トランジスタ62のゲート層85と、選択トランジスタ63のゲート層86と、基準容量素子Crの第2電極65と、トランジスタ51のゲート層54と同層から形成される。 The gate layer 84 of the reset transistor 61 includes a gate layer 85 of the amplification transistor 62, a gate layer 86 of the select transistor 63, and the second electrode 65 of the reference capacitance element Cr, is formed from the same layer as the gate layer 54 of the transistor 51 that. リセットトランジスタ61のドレイン領域は、コンタクトホールCH1を介して電源線70と接続される。 Drain region of the reset transistor 61 is connected to the power supply line 70 through a contact hole CH1. リセットトランジスタ61のソース領域は、コンタクトホールCH2を介して第1配線層87と接続される。 A source region of the reset transistor 61 is connected to the first wiring layer 87 through the contact hole CH2. 第1配線層87は電源線70と同層から形成される。 The first wiring layer 87 is formed from the same layer as the power supply line 70. 図8に示すように、第1配線層87はコンタクトホールCH3を介して増幅トランジスタ62のゲート層85に接続されるとともに、コンタクトホールCH4を介して第2配線層88に接続される。 As shown in FIG. 8, first wiring layer 87 is connected to a gate layer 85 of the amplifying transistor 62 via a contact hole CH3, it is connected to the second wiring layer 88 through a contact hole CH4. 第2配線層88は増幅トランジスタ62のゲート層85と同層から形成される。 The second wiring layer 88 are formed from the same layer as the gate layer 85 of the amplifying transistor 62.

図8に示すように、増幅トランジスタ62のゲート層85は、基準容量素子Crにおける第2電極65と連続的に形成される。 As shown in FIG. 8, a gate layer 85 of the amplifying transistor 62 is continuously formed with the second electrode 65 in the reference capacitance element Cr. また、図8に示すように、基準容量素子Crにおける第1電極64はリセットトランジスタ61の半導体層81および増幅トランジスタ62の半導体層82と連続的に形成される。 Further, as shown in FIG. 8, the first electrode 64 at a reference capacitive element Cr it is continuously formed with the semiconductor layer 82 of the semiconductor layer 81 and the amplifier transistor 62 of the reset transistor 61.

図8に示すように、増幅トランジスタ62のドレイン領域はコンタクトホールCH5を介して電源線70と接続される。 As shown in FIG. 8, the drain region of the amplifying transistor 62 is connected to the power supply line 70 through a contact hole CH5. また、図8に示すように、選択トランジスタ63のソース領域はコンタクトホールCH6を介して検出線74と接続される。 Further, as shown in FIG. 8, the source region of the select transistor 63 is connected to the detection line 74 through a contact hole CH6. 検出線74は電源線70と同層から形成される。 Detection line 74 is formed from the same layer as the power supply line 70. 本実施形態においては、増幅トランジスタ62のソース領域と選択トランジスタ63のドレイン領域とは連続している。 In the present embodiment, it is continuous source region of the amplifying transistor 62 and the drain region of the select transistor 63.

次に、受光領域Eに配置されたフォトダイオードQの構造について説明する。 Next, the structure of the photodiode Q arranged in the light-receiving region E. 図8に示すように、フォトダイオードQの陰極はコンタクトホールCH7を介して第2配線層88と接続される。 As shown in FIG. 8, the cathode of the photodiode Q is connected to the second wiring layer 88 through a contact hole CH7. また、フォトダイオードの陽極はコンタクトホールCH8を介して第3配線層89と接続される。 The anode of the photodiode is connected to the third wiring layer 89 via the contact hole CH8. 第3配線層89は第2配線層88と同層から形成される。 The third wiring layer 89 is formed from the same layer as the second wiring layer 88. 第3配線層89には固定電位が供給される。 A fixed potential is supplied to the third wiring layer 89. 図8に示すように、本実施形態においては、第2配線層88と第3配線層89との間に2つのフォトダイオードQが並列的に接続されている。 As shown in FIG. 8, in the present embodiment, two photodiodes Q are parallel connected between the second wiring layer 88 and the third wiring layer 89. 図2においては、これら2つのフォトダイオードQをひとつのフォトダイオードQとして便宜的に表している。 In FIG. 2 for convenience represent the two photodiodes Q as a photodiode Q.

次に、図8に示す第1のサブ画素領域G1に着目して説明する。 Next, description focuses on the first sub-pixel area G1 shown in FIG. 図8に示すように、画素電極53および共通電極55は異なる層から形成されて互いに対向するように配置される。 As shown in FIG. 8, the pixel electrode 53 and the common electrode 55 are opposed to each other are formed from different layers. 図8に示すように、共通電極55には、画素電極53と共通電極55との間で発生する電界を通すためのスリット58が形成される。 As shown in FIG. 8, the common electrode 55, a slit 58 for passing the electric field generated between the common electrode 55 and pixel electrode 53 are formed. 本実施形態においては、共通電極55は各サブ画素領域Gにわたって連続的に形成される。 In the present embodiment, the common electrode 55 is continuously formed over each sub-pixel region G. また、図8に示すように、トランジスタ51のソースメタル90は、コンタクトホールCH9を介して画素電極53と接続される。 Further, as shown in FIG. 8, the source metal 90 of the transistor 51 is connected to the pixel electrode 53 through the contact hole CH9. トランジスタ51のソースメタル90は、電源線70と、検出線74と、データ線104と同層から形成される。 Source metal 90 of the transistor 51 includes a power supply line 70, and the detection line 74 is a data line 104 formed from the same layer. また、トランジスタ51のドレインメタルはデータ線104と連続的に形成される。 The drain metal of the transistor 51 is continuously formed with the data line 104. なお、各層間には絶縁層等の層が介在しているが、図8においては図示を省略している。 Although the respective layers is interposed a layer such as an insulating layer, it is not shown in FIG.

図9は、図8に示すA−A'線から見た断面図である。 Figure 9 is a sectional view taken along line A-A 'shown in FIG. 図9に示すように、互いに対向する第1基板11と第2基板12との間に液晶57が挟持される。 As shown in FIG. 9, the liquid crystal 57 is held between the first substrate 11 facing each other and the second substrate 12. 液晶分子は、その長軸方向が基板と平行な方向となるように配列される。 Liquid crystal molecules, the major axis direction are arranged such that the direction parallel to the substrate. 第1基板11のうち第2基板12との対向面上には第1絶縁層Fa1が形成される。 The on the surface facing the second substrate 12 is first insulating layer Fa1 formed of the first substrate 11. 図9において第1絶縁層Fa1は単一の層として表されているが、実際には複数の層から形成されており、各トランジスタの半導体層およびゲート層、電源線70、検出線74、データ線104などが各層の面上に形成される。 Although the first insulating layer Fa1 9 is represented as a single layer, in practice is formed from a plurality of layers, the semiconductor layer and the gate layer of each transistor, the power supply line 70, the detection line 74, the data such as lines 104 are formed on the surface of each layer. ここでは詳細な説明は省略する。 And a detailed description thereof will be omitted.

図9に示すように、第1絶縁層Fa1の面上には、画素電極53が設けられる。 As shown in FIG. 9, on the face of the first insulating layer Fa1, a pixel electrode 53 is provided. 画素電極53は第2絶縁層Fa2によって覆われる。 Pixel electrode 53 is covered with the second insulating layer Fa2. 第2絶縁層Fa2の面上には、共通電極55が画素電極53と対向するように設けられる。 On the face of the second insulating layer Fa2, the common electrode 55 is provided so as to face the pixel electrode 53. 画素電極53と共通電極55との間に電圧が印加されると、図8に示すように、画素電極53と共通電極55との間に電界Eが発生する。 When a voltage is applied between the pixel electrode 53 and the common electrode 55, as shown in FIG. 8, the electric field E is generated between the common electrode 55 and pixel electrode 53.

再び図7に戻って説明を続ける。 Referring back to FIG. 7 again. 図7に示すように、受光領域EのY方向の長さYeは、回路領域FのY方向の長さYfよりも小さい。 As shown in FIG. 7, the length Ye of the Y direction of the light receiving area E is smaller than the length Yf the Y direction of the circuit region F. ここで、本実施形態においては、受光領域EのY方向の長さYeと受光領域Eに対応する第1のサブ画素領域G1のY方向の長さYg1との和と、回路領域FのY方向の長さYfと回路領域Fに対応する第2のサブ画素領域G2のY方向の長さYg2との和とを等しくするために、第1のサブ画素領域G1のY方向の長さYg1を、第2のサブ画素領域G2のY方向の長さYg2よりも大きく設定している。 In the present embodiment, the sum of the first sub-pixel region G1 in the Y-direction length Yg1 corresponding to the Y direction of the length Ye and the light-receiving region E of the light-receiving region E, the circuit region F Y to equalize the sum of the second sub-pixel area G2 of the length in the Y direction Yg2 corresponding to the direction of the length Yf and the circuit region F, the length of the first sub-pixel region G1 in the Y-direction Yg1 and it is set to be larger than the Y-direction length Yg2 of the second sub-pixel area G2. これにより、図25に示される従来の構成と比べて、単位画素Cに生じるデッドスペースを軽減できるという利点がある。 Thus, compared with the conventional configuration shown in FIG. 25, it has the advantage of reducing the dead space occurring in the unit pixel C.

ところで、本実施形態においては、第2のサブ画素領域G2のY方向の長さYg2は第1のサブ画素領域G1のY方向の長さYg1よりも小さく、第2のサブ画素領域G2において画像が表示される領域の面積は第1のサブ画素領域G1において画像が表示される領域の面積よりも小さい。 Incidentally, in the present embodiment, the length of the second sub-pixel area G2 in the Y-direction Yg2 is smaller than the Y-directional length Yg1 of the first sub-pixel area G1, the second sub-pixel region image in G2 There the area of ​​the region displayed is smaller than the area of ​​the region where the image is displayed in the first sub-pixel region G1. そうすると、単位画素Cにおける「R(赤色)」「G(緑色)」「B(青色)」の表示色にばらつきが発生して表示品質が低下するという問題が発生する。 Then, "R (red)", "G (green)" "B (blue)" in the problem that the display quality variation occurs and decreases the display color in the unit pixel C is generated. ここで、青色は赤色や緑色に比べて視感度(色の明るさ)が低いから、本実施形態においては、ひとつの単位画素Cにおける3つのサブ画素領域Gのうち画像が表示される領域の面積が最も小さい第2のサブ画素領域G2の表示色を「B(青色)」としている。 Here, the blue because visibility compared to red and green (color brightness) is low, in the present embodiment, the area where the image is displayed among the three sub-pixel regions G in one unit pixel C the display color of the second sub-pixel region area is the smallest G2 is set to "B (blue)". 当該ひとつの単位画素Cにおいては、表示色が「R(赤色)」である第1のサブ画素領域G1において画像が表示される領域の面積と、表示色が「G(緑色)」である第1のサブ画素領域G1において画像が表示される領域の面積とは等しいから、青色よりも視感度が高い赤色と緑色とは揃って表示される。 In the unit pixel C of the one, and the area of ​​the region where the image is displayed display color in the first subpixel region G1 is "R (red)", the display color is "G (green)" Section since the image is equal to the area of ​​a region to be displayed in the first sub-pixel region G1, it is displayed aligned in the high red and green luminous efficiency than the blue. 従って、本実施形態によれば、第2のサブ画素領域G2の表示色を青色以外の色(例えば赤色や緑色)にする態様と比べて見た目への影響を軽減できるから、表示品質の低下を抑制できるという利点がある。 Therefore, according to this embodiment, since the display color of the second sub-pixel area G2 influence on the appearance can be reduced as compared with the embodiment in which the blue color other than (for example, red or green), a reduction in display quality there is an advantage that can be suppressed.

<B:第2実施形態> <B: Second Embodiment>
図10は、本発明の第2実施形態に係る表示装置10におけるひとつの単位画素Cを簡略化して示す平面図である(第1実施形態における図7に対応)。 Figure 10 (corresponding to FIG. 7 in the first embodiment) second is a plan view schematically showing one unit pixel C in the display device 10 according to the embodiment of the present invention. 本実施形態においては、第1のサブ画素領域G1のX方向の長さX1と第2のサブ画素領域G2のX方向の長さX2とが異なり、かつ、第1のサブ画素領域G1において画像が表示される領域の面積と第2のサブ画素領域G2において画像が表示される領域の面積とが等しい点で上述の第1実施形態の構成と異なる。 In the present embodiment, unlike the first in the X direction of the sub-pixel areas G1 length X1 and X direction length X2 of the second sub-pixel area G2 is, and the image in the first sub-pixel region G1 There different from the configuration of the first embodiment described above in that equal to the area of ​​the region where the image is displayed in the area and a second sub-pixel area of ​​region displayed G2. より具体的には、第1のサブ画素領域G1のX方向の長さX1は第2のサブ画素領域G2のX方向の長さX2より小さく、第1のサブ画素領域G1において画像が表示される領域の面積と第2のサブ画素領域において画像が表示される領域の面積とが等しい。 More specifically, X direction length X1 of the first sub-pixel region G1 is smaller than the length X2 in the X direction of the second sub-pixel area G2, the image is displayed in the first sub-pixel region G1 and the area of ​​the region where the image is displayed is equal in area and the second sub-pixel region that region. このため、上述の第1実施形態とは異なり、単位画素Cにおける「R」「G」「B」の表示色にばらつきが発生することがないから、表示品質が低下することを抑制できるという利点がある。 Therefore, the advantage that unlike the first embodiment described above, since variation in the display color of "R", "G", "B" is not generated in the unit pixel C, can be suppressed that the display quality decreases there is.

<C:第3実施形態> <C: Third Embodiment>
図11は、本発明の第3実施形態に係る表示装置10におけるセンシング回路40の構成を示す回路図である(第1実施形態における図2に対応)。 11, in the display device 10 according to a third embodiment of the present invention is a circuit diagram showing a configuration of a sensing circuit 40 (corresponding to FIG. 2 in the first embodiment). 本実施形態に係るセンシング回路40は、フォトダイオードQを用いずに、接触検出用容量素子Clを用いる点で上述の各実施形態の構成と異なる。 Sensing circuit 40 according to this embodiment, without using the photodiode Q, different from the configuration of the embodiments described above in that it uses a contact detection capacitance element Cl. 図11に示すように、センシング回路40は、リセットトランジスタ61と、増幅トランジスタ62と、選択トランジスタ63と、基準容量素子Crと、接触検出用容量素子Clとを備える。 As shown in FIG. 11, the sensing circuit 40 includes a reset transistor 61, an amplification transistor 62, a selection transistor 63, and the reference capacitance element Cr, and a capacitive element Cl detection contact. 図11に示すように、接触検出用容量素子Clは、第3電極66と第4電極67とを含む。 As shown in FIG. 11, the contact detection capacitance element Cl includes a third electrode 66 and fourth electrode 67. 第3電極66には共通電位Vcomが供給される。 The third electrode 66 is supplied the common potential Vcom.

図11に示すように、Nチャネル型のリセットトランジスタ61のドレインは電源線70に接続される一方、ソースは増幅トランジスタ62のゲートと接続される。 As shown in FIG. 11, the drain of N-channel reset transistor 61 while being connected to the power supply line 70 and a source connected to the gate of the amplifying transistor 62. 電源線70には電源電位VRHが供給される。 The power supply potential VRH is supplied to the power supply line 70. リセットトランジスタ61のゲートは第1制御線72に接続される。 The gate of the reset transistor 61 is connected to the first control line 72. 第1制御線72にはリセット信号RES[i]が供給される。 The first control line 72 a reset signal RES [i] is supplied. リセット信号RES[i]がハイレベルの場合、リセットトランジスタ61はオン状態に遷移し、リセット信号RES[i]がローレベルの場合、リセットトランジスタ61はオフ状態に遷移する。 When the reset signal RES [i] is at a high level, the reset transistor 61 is changed to an on state, the reset signal RES [i] if the low level, the reset transistor 61 transitions to the off state.
Nチャネル型の増幅トランジスタ62のドレインは電源線70に接続される一方、ソースはNチャネル型の選択トランジスタ63のドレインに接続される。 The drain of the amplifying transistor 62 of the N-channel type while being connected to the power supply line 70 and a source connected to the drain of N-channel selection transistor 63.
図11に示すように、増幅トランジスタ62のゲートと第1制御線72との間には基準容量素子Crが介在する。 As shown in FIG. 11, reference capacitance element Cr is interposed between the gate and the first control line 72 of the amplification transistor 62. また、増幅トランジスタ62のゲートは接触検出用容量素子Clの第4電極67と接続される。 The gate of the amplifying transistor 62 is connected to the fourth electrode 67 of the contact detection capacitance element Cl.
図11に示すように、選択トランジスタ63のソースは検出線74に接続され、ゲートは第2制御線76に接続される。 As shown in FIG. 11, the source of the select transistor 63 is connected to the detection line 74, a gate connected to the second control line 76. 第2制御線76には選択信号SEL[i]が供給される。 The second control line 76 is supplied a selection signal SEL [i]. 選択信号SEL[i]がハイレベルの場合、選択トランジスタ63はオン状態に遷移し、選択信号SEL[i]がローレベルの場合、選択トランジスタ63はオフ状態に遷移する。 If the selection signal SEL [i] is at a high level, the selection transistor 63 transitions to the on state, when the selection signal SEL [i] is at a low level, the selection transistor 63 transitions to the off state.

次に、センシング回路40の動作を図12〜図15を参照しながら説明する。 Will be described below with reference to FIGS. 12 to 15 the operation of the sensing circuit 40. センシング回路40は、リセット期間Tres、センシング期間Tsen、および読み出し期間Toutを一単位として動作する。 Sensing circuit 40 operates the reset period Tres, the sensing period Tsen, and the read-out period Tout as a unit. 図12に示すように、リセット期間Tresにおいては、第1制御線72に供給されるリセット信号RES[i]のレベルは電位VDに設定される。 As shown in FIG. 12, in the reset period Tres, the level of the reset signal RES [i] supplied to the first control line 72 is set to the potential VD. すなわち、リセット期間Tresにおいては、リセット信号RES[i]のレベルはハイレベルに設定されてリセットトランジスタ61はオン状態になる。 That is, in the reset period Tres, the reset transistor 61 the level of the reset signal RES [i] is set to the high level is turned on. 一方、第2制御線76に供給される選択信号SEL[i]はローレベルに維持され、選択トランジスタ63はオフ状態に維持される。 On the other hand, the selection signal SEL supplied to the second control line 76 [i] is maintained at the low level, the selection transistor 63 is kept off. このとき、図13に示すように、増幅トランジスタ62のゲートの電位VAは電源電位VRHに設定(リセット)される。 At this time, as shown in FIG. 13, the potential VA of the gate of the amplifying transistor 62 is set to the power supply potential VRH (reset). また、接触検出用容量素子Clの第4電極67にも電源電位VRHが供給され、接触検出用容量素子Clの第3電極66と第4電極67との間の電圧はVRH−Vcomに保持される。 Further, the power supply potential VRH is also supplied to the fourth electrode 67 of the touch detection capacitance element Cl, the voltage between the third electrode 66 of the touch detection capacitance element Cl and the fourth electrode 67 is held in VRH-Vcom that.

図12に示すように、リセット期間Tres経過後の次の期間であるセンシング期間Tsenにおいては、リセット信号RES[i]のレベルがVDからGND(=0V)に変化する。 As shown in FIG. 12, in the sensing period Tsen the next period after the reset period Tres elapsed, the level of the reset signal RES [i] is changed to the GND (= 0V) from VD. これにより、図14に示すように、リセットトランジスタ61はオフ状態に遷移する。 Thus, as shown in FIG. 14, the reset transistor 61 transitions to the off state. また、センシング期間Tsenにおいては、選択信号SEL[i]はローレベルに維持され、選択トランジスタ63はオフ状態に維持される。 Further, in the sensing period Tsen, the selection signal SEL [i] is maintained at the low level, the selection transistor 63 is kept off. 増幅トランジスタ62のゲートのインピーダンスは十分に高いから、センシング期間Tsenにおいては、増幅トランジスタ62のゲートは電気的にフローティング状態になる。 Since the impedance of the gate of the amplifying transistor 62 is sufficiently high, in the sensing period Tsen, the gate of the amplifying transistor 62 is in an electrically floating state. 図14に示すように、基準容量素子Crの一方の電極は第1制御線72に接続されるから、第1制御線72に供給されるリセット信号RESのレベルがVDからGNDに変化すると、それに応じて増幅トランジスタ62のゲートの電位VAも変化する。 As shown in FIG. 14, since one electrode of the reference capacitance element Cr is connected to the first control line 72, the level of the reset signal RES supplied to the first control line 72 is changed to GND VD, it depending also changes the potential VA of the gate of the amplifying transistor 62. このときのゲートの電位VAの変化量は、基準容量素子Crと接触検出用容量素子Clとの容量比に応じた値となる。 The amount of change in potential VA of the gate in this case, a value corresponding to the capacitance ratio of the reference capacitance element Cr contact detection capacitance element Cl.

図12に示すように、センシング期間Tsenの次の期間である読み出し期間Toutにおいては、選択信号SEL[i]がハイレベルに遷移する。 As shown in FIG. 12, in the read period Tout is the next period of the sensing period Tsen, the selection signal SEL [i] is changed to the high level. これにより、図15に示すように選択トランジスタ63がオン状態になり、増幅トランジスタ62のゲートの電位VAに応じた大きさの検出電流Itが検出線74を流れる。 Thereby, the selection transistor 63 as shown in FIG. 15 is turned on, detection current It having a magnitude corresponding to the potential VA of the gate of the amplifying transistor 62 flows through the detection line 74. この検出電流Itは検出回路42へ供給される。 This detection current It is supplied to the detection circuit 42.

詳細な態様については後述するが、センシング期間Tsenにおいて対象物が表示装置10に接触すると接触検出用容量素子Clの容量値が変化する。 Described later detailed embodiments thereof, the capacitance value of the touch detection capacitance element Cl and the object is in contact with the display device 10 in the sensing period Tsen changes. 接触検出用容量素子Clの容量値が変化すると、それに応じて増幅トランジスタ62のゲートの電位VAも変化する。 If the capacitance value of the touch detection capacitance element Cl is changed, the potential VA of the gate of the amplifying transistor 62 also changes accordingly. 従って、対象物が表示装置10に接触していない状態のときに読み出し期間Tsenにおいて出力される検出電流Itの値と、対象物が表示装置に接触したときに読み出し期間Tsenにおいて出力される検出電流Itの値とは異なる。 Therefore, the value of the detection current It to be output in the reading period Tsen in a state where the object is not in contact with the display device 10, detection current object is outputted at the readout period Tsen upon contact with the display device the value of It is different from the. 検出回路40は、検出電流It(検出信号Tに相当)の値に基づいて対象物と表示装置10との接触を検出する。 Detection circuit 40 detects the contact between the display device 10 and the object based on the value of the detected current It (corresponding to the detection signal T).

図16は、表示装置10におけるひとつの単位画素Cを簡略化して表した平面図である。 Figure 16 is a plan view showing a simplified unit pixel C of one in the display device 10. 図16において、接触検出用容量素子Clが配置される領域を「容量素子領域K」と表記し、接触検出用容量素子Clの容量値に応じた検出信号(検出電流It)を出力する回路部が配置される領域を「回路領域F」と表記する。 16, the circuit unit the area where the contact detection capacitance element Cl is disposed is referred to as "capacitive element region K", and outputs a detection signal (detection current It) corresponding to the capacitance value of the touch detection capacitance element Cl There is denoted a region disposed a "circuit region F '. 図16に示すように、回路領域Fは容量素子領域Kから見てX方向に配置される。 As shown in FIG. 16, the circuit area F is arranged in X-direction as viewed from the capacitor element area K. また、第1実施形態と同様に、各画素電極53が配置される領域を「サブ画素領域G」と表記する。 Similarly to the first embodiment, the region where each pixel electrode 53 is disposed is referred to as "sub-pixel region G". 本実施形態においても、3個のサブ画素領域GがX方向に配列する。 In the present embodiment, three sub-pixel region G are arranged in the X direction. 図16に示すように、容量素子領域Kと回路領域Fとで静電容量検出領域Lが構成される。 As shown in FIG. 16, the electrostatic capacitance detection area L is configured with the capacitor element region K and the circuit region F. 静電容量検出領域Lから見てY方向には、3個のサブ画素領域Gからなる表示領域Iが静電容量検出領域Lに隣接して配置される。 The Y-direction as viewed from the capacitance detection region L, the display area I consisting of three sub-pixel region G is disposed adjacent to the electrostatic capacitance detection area L. 容量素子領域Kに対応するサブ画素領域Gを第1のサブ画素領域G1と表記し、回路領域Fに対応するサブ画素領域Gを第2のサブ画素領域G2と表記する。 The sub-pixel region G corresponding to the capacitor area K is denoted as the first sub-pixel region G1, it denoted a sub-pixel region G corresponding to the circuit region F and the second sub-pixel area G2. 図16に示すように、静電容量検出領域Lと表示領域Iとで単位画素Cが構成される。 As shown in FIG. 16, the unit pixel C is composed of the electrostatic capacitance detection region L and the display area I. 図16において、単位画素Cは矩形の形状で表される。 16, the unit pixel C is represented by a rectangular shape.

図17は、本実施形態に係る表示装置10におけるひとつの単位画素Cの構造を示す平面図である(図16に対応)。 Figure 17 is a plan view showing the structure of a unit pixel C in the display device 10 according to this embodiment (corresponding to FIG. 16). 図17に示すように、容量素子領域Kには接触検出用容量素子Clを構成する第3電極66と第4電極67とが配置され、回路領域Fにはリセットトランジスタ61、増幅トランジスタ62、選択トランジスタ63、基準容量素子Crが配置される。 As shown in FIG. 17, the capacitive element region K disposed between the third electrode 66 included in the capacitor Cl for detecting contact with the fourth electrode 67, the reset transistor 61 in the circuit region F, the amplifier transistor 62, selection transistor 63, reference capacitance element Cr is disposed. また、複数のサブ画素領域Gの各々には画素電極53が配置される。 Further, to each of the plurality of sub-pixel regions G pixel electrodes 53 are arranged.

図17に示す容量素子領域Kにおいて、第4電極67は、コンタクトホールCH10を介して第2配線層88と接続される。 In capacitive element region K shown in FIG. 17, the fourth electrode 67 is connected to the second wiring layer 88 through the contact hole CH10. 第4電極67は、画素電極53と同層から形成される。 The fourth electrode 67 is formed from the same layer as the pixel electrode 53. 第3電極66は、第4電極67と対向するように配置され、共通電極55と同層から形成される。 The third electrode 66 is disposed so as to face the fourth electrode 67, are formed from the same layer as the common electrode 55. 第3電極66には、第3電極66と第4電極67との間で発生する電界を通すためのスリット68が形成される。 The third electrode 66, a slit 68 for passing the electric field generated between the third electrode 66 and fourth electrode 67 are formed.

図17に示す回路領域Fにおいて、基準容量素子Crにおける第1電極64は、コンタクトホールCH11を介して第4配線層92と接続される。 In the circuit region F shown in FIG. 17, the first electrode 64 at a reference capacitive element Cr is connected to the fourth wiring layer 92 via the contact hole CH11. 第4配線層92は、コンタクトホールCH12を介してリセットトランジスタ61のゲート層84(図11における第1制御線72に相当)と接続される。 The fourth wiring layer 92 is connected to the gate layer 84 of the reset transistor 61 through a contact hole CH12 (corresponding to the first control line 72 in FIG. 11). すなわち、基準容量素子Crの第1電極64は、第4配線層92を介してリセットトランジスタ61のゲート層84と接続される。 That is, the first electrode 64 of the reference capacitance element Cr is connected to the gate layer 84 of the reset transistor 61 via a fourth wiring layer 92. その他の構成は第1実施形態の構成と同じであるから、重複する部分については説明を省略する。 Since other structures are the same as that of the first embodiment, description of the overlapping parts will be omitted.

図18は、図17に示すB−B'線から見た断面図である。 Figure 18 is a sectional view seen from line B-B 'shown in FIG. 17. 図18に示すように、互いに対向する第1基板11と第2基板12との間に誘電物質である液晶57が挟持される。 As shown in FIG. 18, the liquid crystal 57 is a dielectric material is sandwiched between the first substrate 11 facing each other and the second substrate 12. 第1基板11のうち第2基板12との対向面上には第3絶縁層Fa3が形成される。 The on the surface facing the second substrate 12 and the third insulating layer Fa3 is formed of the first substrate 11. 図18において第3絶縁層Fa3は単一の層として表されているが、実際には複数の層から形成されており、各トランジスタの半導体層およびゲート層、電源線70、検出線74、データ線104などが各層の面上に形成される。 Although the third insulating layer Fa3 18 is represented as a single layer, in practice is formed from a plurality of layers, the semiconductor layer and the gate layer of each transistor, the power supply line 70, the detection line 74, the data such as lines 104 are formed on the surface of each layer. ここでは詳細な説明は省略する。 And a detailed description thereof will be omitted.

図18に示すように、第3絶縁層Fa3の面上には、第4電極67が設けられる。 As shown in FIG. 18, on the face of the third insulating layer Fa3, the fourth electrode 67 is provided. 第4電極67は第4絶縁層Fa4によって覆われる。 The fourth electrode 67 is covered by the fourth insulating layer Fa4. 第4絶縁層Fa4の面上には、第3電極66が第4電極67と対向するように設けられる。 On the surface of the fourth insulating layer Fa4, the third electrode 66 is provided so as to face the fourth electrode 67. 本実施形態においては、図18に示すように、第3電極66および第4電極67と、両者間で発生する電界が印加される液晶57とで容量Clmが複数構成される。 In the present embodiment, as shown in FIG. 18, a third electrode 66 and fourth electrode 67, the capacitance Clm plurality constituted by the liquid crystal 57 where the electric field generated between them is applied. これら複数の容量Clmで、図11に示す接触検出用容量素子Clが構成される。 These a plurality of capacitance Clm, constitute the contact detection capacitance element Cl shown in FIG. 11.

ここで、接触検出用容量素子Clの容量値の変化について簡単に説明する。 Here, briefly explained the change in the capacitance value of the contact detection capacitance element Cl. 指などの対象物が表示装置10に接触すると基板が撓み、第1基板11と第2基板12との距離が小さくなる。 Deflection substrate when the object contacts the display device 10 such as a finger, the distance between the first substrate 11 and the second substrate 12 is reduced. これにより、基板間に挟持された液晶57の配向が乱れ、容量Clmの容量値が変化する。 Thus, the orientation of the liquid crystal 57 sandwiched between the substrates is disturbed, the capacitance value of the capacitance Clm changes. 従って、接触検出用容量素子Clの容量値が変化する。 Therefore, the capacitance value of the touch detection capacitance element Cl is changed.

再び図16に戻って説明を続ける。 Referring back to FIG. 16 again. 図16に示すように、容量素子領域KのY方向の長さYkは、回路領域FのY方向の長さYfよりも小さい。 As shown in FIG. 16, Y-direction length Yk capacitive element region K is smaller than the length Yf the Y direction of the circuit region F. ここで、本実施形態においては、容量素子領域KのY方向の長さYkと容量素子領域Kに対応する第1のサブ画素領域G1のY方向の長さYg1との和と、回路領域FのY方向の長さYfと回路領域Fに対応する第2のサブ画素領域G2のY方向の長さYg2との和とを等しくするために、第1のサブ画素領域G1のY方向の長さYg1を、第2のサブ画素領域G2のY方向の長さYg2よりも大きく設定している。 In the present embodiment, the sum of the first sub-pixel region G1 in the Y-direction length Yg1 corresponding to Y direction length Yk and capacitive element region K of the capacitive element region K, the circuit area F in order to equalize the sum of the second sub-pixel region Y direction length of G2 Yg2 corresponding to Y direction length Yf and the circuit region F, the first sub-pixel region G1 in the Y-direction length is set larger than the the Yg1, length of the second sub-pixel area G2 in the Y direction Yg2. これにより、上述の第1実施形態と同様に、図25に示される従来の構成と比べて、単位画素Cに生じるデッドスペースを軽減できるという利点がある。 Thus, as in the first embodiment described above, as compared with the conventional configuration shown in FIG. 25, it has the advantage of reducing the dead space occurring in the unit pixel C. また、本実施形態においても、上述の第1実施形態と同様に、ひとつの単位画素Cにおける3つのサブ画素領域Gのうち画像が表示される領域の面積が最も小さい第2のサブ画素領域G2の表示色を「B(青色)」とすることもできる。 Also in this embodiment, like the first embodiment described above, the second sub-pixel region area of ​​the region where the image is displayed is the smallest of the three sub-pixel regions G in one unit pixel C G2 the display color may be a "B (blue)". さらに、上述の第2実施形態と同様に、第1のサブ画素領域G1のX方向の長さX1を第2のサブ画素領域G2のX方向の長さX2より小さくすることで、第1のサブ画素領域G1において画像が表示される領域の面積と第2のサブ画素領域において画像が表示される領域の面積とを等しくすることもできる。 Furthermore, as in the second embodiment described above, the length X1 first subpixel region X direction G1 to be smaller than the second sub-pixel region X direction length of G2 X2, first area of ​​the region where the image is displayed and the image in the second subpixel region may be equal to the area of ​​a region to be displayed in the sub-pixel areas G1.

<D:変形例> <D: Modification>
本発明は上述した各実施形態に限定されるものではなく、例えば、以下の変形が可能である。 The present invention is not limited to the above embodiments, for example, the following modifications are possible. また、以下に示す変形例のうちの2以上の変形例を組み合わせることもできる。 It is also possible to combine two or more modification of the modification shown in below.

(1)変形例1 (1) Modification 1
上述の各実施形態に係る単位画素Cにおいては、「R」、「G」、「B」の各色を表示色とする3個のサブ画素領域Gで表示領域Iが構成される態様が例示されているが、これに限らず、例えば図19に示すように、各々の表示色が「R」「G」「B」である3個のサブ画素領域Gでひとつの組Jを構成し、複数の組Jで表示領域Iを構成する態様とすることもできる。 In the unit pixel C according to the embodiments described above, "R", "G", aspect display area I in three sub-pixel regions G to display color of each color "B" is constructed is illustrated and are, but not limited thereto. for example, as shown in FIG. 19, constitute one set J each display color is "R", "G" is "B" three sub-pixel regions G, a plurality It may be a manner of forming the display area I in the set J. 図20は、図19に示す態様の具体的な構造を示す平面図である。 Figure 20 is a plan view showing a specific structure of the embodiment shown in FIG. 19. 図19および図20の態様によれば、上述の各実施形態のようにひとつの組Jにひとつのセンシング回路40が対応して設けられる態様と比べて、センシング回路40の数を減らすことができる。 According to the embodiment of FIG. 19 and FIG. 20, in comparison with the aspect where one of the sensing circuit 40 to the one set J as the embodiments described above are provided corresponding, it is possible to reduce the number of sensing circuits 40 . これにより、センシングデータの処理量を減らすことができるから、データ処理速度の向上ならびに消費電力の低減が図られる。 Accordingly, since it is possible to reduce the amount of processing sensing data, improvement and reduction of power consumption of the data processing speed can be achieved.

また、上述の第1実施形態のように、回路領域Fに対応する第2のサブ画素領域G2において画像が表示される領域の面積が、受光領域Eに対応する第1のサブ画素領域G1において画像が表示される領域の面積よりも小さい態様においては、複数の組Jごとにセンシング回路40を設けることで、画像が表示される領域の面積が小さい第2のサブ画素領域G2の数を、各組Jごとにセンシング回路40を設ける態様よりも少なくできるから、表示装置10において画像が表示される領域の面積を大きくできるという利点がある。 Also, as in the first embodiment described above, the area of ​​the region where the image is displayed in the second sub-pixel areas corresponding to the circuit region F G2, in the first sub-pixel region G1 corresponding to the light receiving region E in smaller aspect than the area of ​​the region where the image is displayed, providing the sensing circuit 40 for each of a plurality of sets J, the number of second sub-pixel region area of ​​a region where images are displayed is small G2, since it less than manner to provide a sensing circuit 40 for each set J, it has the advantage of increasing the area of ​​the region where the image is displayed on the display device 10.

なお、各々の表示色が「R」「G」「B」である3個のサブ画素領域Gでひとつの組Jを構成する態様に限らず、例えば各々の表示色が「R」「G」「B」「W(白色)」である4個のサブ画素領域Gでひとつの組Jを構成することもできる。 Incidentally, each of the display color is "R", "G" is not limited to the embodiment constituting one set J in three sub-pixel region G is "B", for example, each of the display color is "R", "G" it is also possible to configure one set J "B", "W (white)" is a four sub-pixel regions G. 要するに、各々の表示色が異なる複数のサブ画素領域Gでひとつの組Jが構成される態様であればよく、各組Jごとにセンシング回路40を設けることもできるし、複数の組Jごとにセンシング回路40を設けることもできる。 In short, as long as one of the set J is constituted aspects in each display color different sub-pixel regions G, can either be provided a sensing circuit 40 for each set J, for each of the plurality of sets J It may be provided a sensing circuit 40.

(2)変形例2 (2) Modification 2
上述の各実施形態においては、第1基板11上に画素電極53と共通電極55とが配置される態様が例示されているが、これに限らず、例えば画素電極53および共通電極55のうちの一方の電極を第1基板11上に設ける一方、他方の電極を第2基板12のうち第1基板11との対向面上に設ける態様とすることもできる。 In each of the embodiments discussed above, although aspects of the common electrode 55 and the pixel electrode 53 on the first substrate 11 is disposed is illustrated, not limited to this, for example, among the pixel electrodes 53 and the common electrode 55 while providing one electrode on the first substrate 11 may be a manner of providing the other electrode on the facing surface on the first substrate 11 of the second substrate 12. また、上述の第3実施形態において、接触検出用容量素子Clを構成する第3電極66と第4電極67とは、第1基板11上に設けられているが、これも上記と同様に、第3電極66および第4電極67のうちの一方の電極を第1基板11上に設ける一方、他方の電極を第2基板12のうち第1基板11との対向面上に設ける態様とすることもできる。 In the third embodiment described above, the third electrode 66 constituting the contact detection capacitance element Cl and the fourth electrode 67, but is provided on the first substrate 11, which is also similar to the above, third while providing one electrode of the electrodes 66 and the fourth electrode 67 on the first substrate 11, be a manner of providing the other electrode on the facing surface on the first substrate 11 of the second substrate 12 It can also be.

(3)変形例3 (3) Modification 3
上述の第1実施形態においては、図7に示すように、受光領域EのY方向の長さYeが回路領域FのY方向の長さYfよりも小さい態様が例示されているが、これに限らず、図21に示すように、受光領域のY方向の長さYeが回路領域FのY方向の長さYfよりも大きい態様とすることもできる。 In the first embodiment described above, as shown in FIG. 7, but aspects length Ye of the Y direction of the light receiving region E is smaller than the length Yf the Y direction of the circuit region F is illustrated, in which limited not, as shown in FIG. 21, may be the length Ye of the Y direction of the light receiving area is larger aspect than the length Yf the Y direction of the circuit region F. この場合、回路領域Fに対応するサブ画素領域Gを第1のサブ画素領域G1と表記し、受光領域Eに対応するサブ画素領域Gを第2のサブ画素領域G2と表記する。 In this case, the sub-pixel region G corresponding to the circuit region F is referred to as a first sub-pixel region G1, it denoted a sub-pixel region G corresponding to the light receiving region E and the second sub-pixel area G2. 図21に示す構成においても、受光領域EのY方向の長さYeと受光領域Eに対応する第2のサブ画素領域G2のY方向の長さYg2との和と、回路領域FのY方向の長さYfと回路領域Fに対応する第1のサブ画素領域G1のY方向の長さYg1との和とを等しくするために、第1のサブ画素領域G1のY方向の長さYg1は、第2のサブ画素領域G2のY方向の長さYg2よりも大きく設定される。 In the structure shown in FIG. 21, the sum of the second sub-pixel region G2 in the Y-direction length Yg2 corresponding to the Y direction of the length Ye and the light-receiving region E of the light-receiving region E, Y direction of the circuit region F in order to equalize the sum of the first sub-pixel region G1 of the length in the Y direction Yg1 corresponding to the length of Yf and the circuit region F, Y direction length Yg1 of the first sub-pixel region G1 is It is set to be larger than the Y-directional length Yg2 of the second sub-pixel area G2. これにより、図25に示される従来の構成と比べて、単位画素Cに生じるデッドスペースを軽減できるという利点がある。 Thus, compared with the conventional configuration shown in FIG. 25, it has the advantage of reducing the dead space occurring in the unit pixel C.

要するに、本発明に係る表示装置10においては、受光領域EのY方向の長さYeと回路領域FのY方向の長さYfとは異なり、受光領域Eおよび回路領域FのうちY方向の長さが小さい方に隣接する第1のサブ画素領域G1のY方向の長さYg1は、受光領域Eおよび回路領域FのうちY方向の長さが大きい方に隣接する第2のサブ画素領域G2のY方向の長さよりも大きい態様であればよい。 In short, in the display device 10 according to the present invention is different from the Y direction length Yf the Y direction length Ye and the circuit region F of the light receiving areas E, of the Y-direction length of the light receiving regions E and a circuit region F the first sub-pixel region G1 in the Y-direction length adjacent to the smaller of Yg1, the second sub-pixel region adjacent to the larger of the length of the Y direction of the light receiving regions E and a circuit region F G2 of it may be a greater aspect than the length in the Y direction.

(4)変形例4 (4) Modification 4
上述の第1実施形態においては、受光領域EのY方向の長さYeと第1のサブ画素領域G1のY方向の長さYg1との和と、回路領域FのY方向の長さYfと第2のサブ画素領域G2のY方向の長さYg2との和とが等しい態様が例示されているが、これに限らず、受光領域EのY方向の長さYeと第1のサブ画素領域G1のY方向の長さYg1との和と、回路領域FのY方向の長さYfと第2のサブ画素領域G2のY方向の長さYg2との和とが異なる値となる態様とすることもできる。 In the first embodiment described above, the sum of the Y direction length Yg1 the Y direction of the length Ye of the first sub-pixel area of ​​the light receiving regions E G1, the length Yf the Y direction of the circuit region F Although embodiments is equal to the sum of the Y-direction length Yg2 of the second sub-pixel area G2 are illustrated, the invention is not limited to this, the Y-direction length Ye of the first sub-pixel area of ​​the light-receiving region E and the sum of the Y-direction length Yg1 of G1, a manner to be different values ​​and the sum of the Y-direction length Yg2 length Yf and the second sub-pixel region in the Y direction of the circuit region F G2 it is also possible. この態様においては、受光領域EのY方向の長さYeと第1のサブ画素領域G1のY方向の長さYg1との和と、回路領域FのY方向の長さYfと第2のサブ画素領域G2のY方向の長さYg2との和との差が、図25に示す従来の構成と比べて小さくなるように、第1のサブ画素領域G1のY方向の長さYg1を、第2のサブ画素領域G2のY方向の長さYg2よりも大きく設定することで、単位画素Cに生じるデッドスペースを図25に示す構成と比べて軽減できる。 In this embodiment, the sum of the Y direction length Yg1 the Y direction of the length Ye of the first sub-pixel area of ​​the light receiving regions E G1, circuitry Y direction of a region F length Yf and the second sub the difference between the sum of the Y-direction length Yg2 of the pixel region G2 is to be smaller as compared with the conventional structure shown in FIG. 25, the first sub-pixel region G1 in the Y-direction length Yg1, the by setting larger than 2 sub pixel area G2 in the Y direction length Yg2, the dead space occurring in the unit pixel C can be reduced as compared with the configuration shown in FIG. 25.

(5)変形例5 (5) Modification 5
上述の各実施形態に係る表示装置10において、第1基板11と第2基板12との間に挟持される電気光学素子の種類は任意である。 In the display device 10 according to the embodiments described above, the first substrate 11 kinds of electro-optical element which is interposed between the second substrate 12 is optional. 例えば上述の各実施形態のように、液晶57が第1基板11と第2基板12との間に挟持される態様とすることもできるし、有機発光ダイオード素子、無機発光ダイオード、LED(Light Emitting Diode)などを液晶の代わりに採用することもできる。 For example, as in the embodiments described above, to the liquid crystal 57 may be a manner that is sandwiched between the first substrate 11 and the second substrate 12, the organic light emitting diode device, an inorganic light emitting diode, LED (Light Emitting Diode) and the like may also be employed in place of the liquid crystal. また、上述の第3実施形態に係るセンシング回路40において、第1基板11と第2基板12との間に挟持される誘電物質の種類も任意である。 Further, in the sensing circuit 40 according to the third embodiment described above, the type of dielectric material may be any that is sandwiched between the first substrate 11 and the second substrate 12.

<E:応用例> <E: Applications>
次に、本発明に係る表示装置10を利用した電子機器について説明する。 Next, a description will be given of an electronic device using the display device 10 according to the present invention. 図21は、以上に説明した何れかの形態に係る表示装置10を採用したモバイル型のパーソナルコンピュータの構成を示す斜視図である。 Figure 21 is a perspective view showing a configuration of a mobile personal computer that uses the display device 10 according to any one of the embodiments described above. パーソナルコンピュータ2000は、表示装置10と本体部2010とを備える。 Personal computer 2000, and a display device 10 and the main body 2010. 本体部2010には、電源スイッチ2001およびキーボード2002が設けられている。 The main body 2010, a power switch 2001 and a keyboard 2002 are provided.

図22に、実施形態に係る表示装置10を適用した携帯電話機の構成を示す。 Figure 22 shows the configuration of a cellular phone including the display device 10 according to the embodiment. 携帯電話機3000は、複数の操作ボタン3001およびスクロールボタン3002、ならびに表示装置10を備える。 A mobile phone 3000 includes a plurality of operation buttons 3001, scroll buttons 3002, and a display device 10. スクロールボタン3002を操作することによって、表示装置10に表示される画面がスクロールされる。 By operating the scroll buttons 3002, a screen displayed on the display device 10 is scrolled.

図23に、実施形態に係る表示装置10を適用した携帯情報端末(PDA:Personal Digital Assistants)の構成を示す。 23, a portable information terminal to which the display device 10 according to Embodiment shows the configuration of (PDA Personal Digital Assistants). 情報携帯端末4000は、複数の操作ボタン4001および電源スイッチ4002、ならびに表示装置10を備える。 The PDA 4000 includes a plurality of operation buttons 4001, a power switch 4002, and display device 10. 電源スイッチ4002を操作すると、住所録やスケジュール帳といった各種の情報が表示装置10に表示される。 By operating the power switch 4002, various kinds of information such as an address book or a schedule book is displayed on the display device 10.

なお、本発明に係る表示装置が適用される電子機器としては、図21から図23に示したもののほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などが挙げられる。 As the electronic apparatus to which the display device is applied according to the present invention, in addition to those shown in FIGS. 21 to 23, a digital still camera, a television, a video camera, a car navigation system, a pager, an electronic organizer, an electronic paper, an electronic calculator , a word processor, a workstation, a videophone, POS terminals, printers, scanners, copiers, video players, and apparatuses having a touch panel. また、本発明に係る表示装置の用途は画像の表示に限定されない。 Also, application of the display device according to the present invention is not limited to image display. 例えば、光書込み型のプリンタや電子複写機といった画像形成装置においては、用紙などの記録材に形成されるべき画像に応じて感光体を露光する書込みヘッドが使用されるが、この種の書込みヘッドとしても本発明の表示装置は利用される。 For example, in an image forming apparatus such as an optical writing-type printer or electronic copying machine, but the write head that exposes a photosensitive member in accordance with an image to be formed on a recording material such as paper is used, this type of writing head a display device of the present invention is utilized as a.

第1実施形態に係る表示装置の構成を示すブロック図である。 Is a block diagram showing a configuration of a display device according to the first embodiment. 同実施形態に係るセンシング回路の構成を示す回路図である。 Is a circuit diagram showing the structure of a sensing circuit according to the embodiment. 同実施形態に係るセンシング回路の動作を示すタイミングチャートである。 Is a timing chart showing the operation of the sensing circuit according to the embodiment. リセット期間におけるセンシング回路の動作を示す説明図である。 Is an explanatory view showing the operation of the sensing circuit in a reset period. センシング期間におけるセンシング回路の動作を示す説明図である。 Is an explanatory view showing the operation of the sensing circuit in the sensing period. 読み出し期間におけるセンシング回路の動作を示す説明図である。 It is an explanatory view showing the operation of the sensing circuit in the read period. 第1実施形態に係る単位画素の構成を簡略化して示す平面図である。 The configuration of a unit pixel according to the first embodiment is a plan view schematically showing. 同実施形態に係る単位画素の具体的な構造を示す平面図である。 Is a plan view showing a specific structure of the unit pixel according to the second embodiment. 図8に示すA−A'線から見た断面図である。 It is a sectional view taken along the line A-A 'shown in FIG. 第2実施形態に係る単位画素の構成を簡略化して示す平面図である。 The configuration of a unit pixel according to the second embodiment is a plan view schematically showing. 第3実施形態に係るセンシング回路の構成を示す回路図である。 Is a circuit diagram showing the structure of a sensing circuit according to a third embodiment. 同実施形態に係るセンシング回路の動作を示すタイミングチャートである。 Is a timing chart showing the operation of the sensing circuit according to the embodiment. リセット期間におけるセンシング回路の動作を示す説明図である。 Is an explanatory view showing the operation of the sensing circuit in a reset period. センシング期間におけるセンシング回路の動作を示す説明図である。 Is an explanatory view showing the operation of the sensing circuit in the sensing period. 読み出し期間におけるセンシング回路の動作を示す説明図である。 It is an explanatory view showing the operation of the sensing circuit in the read period. 第3実施形態に係る単位画素の構成を簡略化して示す平面図である。 The configuration of a unit pixel according to the third embodiment is a plan view schematically showing. 同実施形態に係る単位画素の具体的な構造を示す平面図である。 Is a plan view showing a specific structure of the unit pixel according to the second embodiment. 図17に示すB−B'線から見た断面図である。 It is a sectional view taken along the line B-B 'shown in FIG. 17. 本発明の変形例に係る単位画素を簡略化して示す平面図である。 A unit pixel according to a modification of the present invention is a plan view schematically showing. 本発明の変形例に係る単位画素の具体的な構造を示す平面図である。 The specific structure of a unit pixel according to a modification of the present invention is a plan view showing. 本発明の変形例に係る単位画素を簡略化して示す平面図である。 A unit pixel according to a modification of the present invention is a plan view schematically showing. 本発明に係る電子機器の具体的な形態を示す斜視図である。 Is a perspective view showing a specific embodiment of an electronic apparatus according to the present invention. 本発明に係る電子機器の具体的な形態を示す斜視図である。 Is a perspective view showing a specific embodiment of an electronic apparatus according to the present invention. 本発明に係る電子機器の具体的な形態を示す斜視図である。 Is a perspective view showing a specific embodiment of an electronic apparatus according to the present invention. 従来の単位画素の構成を示す平面図である。 It is a plan view showing a configuration of a conventional unit pixel.

符号の説明 DESCRIPTION OF SYMBOLS

10……表示装置、11……第1基板、12……第2基板、40……センシング回路、42……検出回路、50……液晶素子、53……画素電極、55……共通電極、57……液晶、64……第1電極、65……第2電極、66……第3電極、67……第4電極、C……単位画素、Cl……接触検出用容量素子、E……受光領域、F……回路領域、G1……第1のサブ画素領域、G2……第2のサブ画素領域、J……組、P……画素回路、Q……フォトダイオード。 10 ...... Display unit, 11 ...... first substrate, 12 ...... second substrate, 40 ...... sensing circuit, 42 ...... detecting circuit, 50 ...... liquid crystal device, 53 ...... pixel electrode, 55 ...... common electrode, 57 ...... LCD, 64 ...... first electrode, 65 ...... second electrode, 66 ...... third electrode, 67 ...... fourth electrode, C ...... unit pixels, Cl ...... contact detection capacitance element, E ... ... light receiving region, F ...... circuit region, G1 ...... first subpixel region, G2 ...... second subpixel region, J ...... group, P ...... pixel circuit, Q ...... photodiode.

Claims (7)

  1. 各々が、矩形の形状で表され、かつ光検出領域および表示領域からなる複数の単位画素を備えた表示装置であって、 Each is represented by a rectangular shape, and a display device having a plurality of unit pixels comprising a light detection region and the display region,
    前記光検出領域は、受光量に応じた大きさの受光信号を出力する受光素子が配置される受光領域と、前記受光信号を増幅して検出信号を出力する回路部が配置されて前記受光領域から見て第1方向に位置する回路領域とからなり、 The light detection region, a light receiving area receiving element for outputting a light reception signal having a magnitude corresponding to the amount of light received is arranged, the light receiving regions are disposed circuit section for outputting a detection signal by amplifying the light reception signal consists of a circuit region located in the first direction when viewed from,
    前記表示領域は、各々に画素電極が配置されて前記第1方向に配列する複数のサブ画素領域からなり、 The display area includes a plurality of sub-pixel areas arranged in the first direction are arranged pixel electrodes each,
    前記第1方向と直交する方向を第2方向としたとき、 And a direction orthogonal to the first direction and a second direction,
    前記光検出領域から見て前記第2方向には前記表示領域が隣接して配置され、 The display region is disposed adjacent to said viewed from the light detection region second direction,
    前記受光領域の前記第2方向の長さと前記回路領域の前記第2方向の長さとは異なり、 Unlike the length of the second direction of the second direction of length and the circuit region of the light receiving region,
    前記受光領域および前記回路領域のうち前記第2方向の長さが小さい方に隣接する第1のサブ画素領域の前記第2方向の長さは、前記受光領域および前記回路領域のうち前記第2方向の長さが大きい方に隣接する第2のサブ画素領域の前記第2方向の長さよりも大きい、 The light receiving area and the circuit of the length of the second direction of the first sub-pixel region adjacent towards the length of the second direction is smaller in the region, the second of the light receiving region and the circuit region the second direction of the second sub-pixel region adjacent to a larger length in the direction larger than the length,
    ことを特徴とする表示装置。 Display device characterized by.
  2. 各々が、矩形の形状で表され、かつ静電容量検出領域および表示領域からなる複数の単位画素を備えた表示装置であって、 Each is represented by a rectangular shape, and a display device having a plurality of unit pixels comprising a capacitance detection area and the display area,
    前記静電容量検出領域は、容量素子が配置される容量素子領域と、前記容量素子の容量値の大きさに応じた検出信号を出力する回路部が配置されて前記容量素子から見て第1方向に位置する回路領域とからなり、 The electrostatic capacitance detection region includes a capacitor element area where the capacitance element is disposed, the first look the is arranged a circuit for outputting a detection signal corresponding to the magnitude of the capacitance value of the capacitor from the capacitance element It consists of a circuit region located in the direction,
    前記表示領域は、各々に画素電極が配置されて前記第1方向に配列する複数のサブ画素領域からなり、 The display area includes a plurality of sub-pixel areas arranged in the first direction are arranged pixel electrodes each,
    前記第1方向と直交する方向を第2方向としたとき、 And a direction orthogonal to the first direction and a second direction,
    前記静電容量検出領域から見て前記第2方向には前記表示領域が隣接して配置され、 The display area in the second direction when viewed from the capacitance detection regions are arranged adjacent to each other,
    前記容量素子領域の前記第2方向の長さと前記回路領域の前記第2方向の長さとは異なり、 Unlike the length of the second direction of the second direction of length and the circuit area of ​​the capacitive element region,
    前記容量素子領域および前記回路領域のうち前記第2方向の長さが小さい方に隣接する第1のサブ画素領域の前記第2方向の長さは、前記容量素子領域および前記回路領域のうち前記第2方向の長さが大きい方に隣接する第2のサブ画素領域の前記第2方向の長さよりも大きい、 The length of the second direction of the first sub-pixel region adjacent towards the length of the second direction is smaller of the capacitor element region and the circuit region, said one of said capacitive element region and the circuit region greater than the length of the second direction of the second sub-pixel region adjacent to a larger length in the second direction,
    ことを特徴とする表示装置。 Display device characterized by.
  3. 前記第1のサブ画素領域の前記第1方向の長さは、前記第2のサブ画素領域の前記第1方向の長さよりも小さく、かつ、前記第1のサブ画素領域において画像が表示される領域の面積と前記第2のサブ画素領域において画像が表示される領域の面積とは等しい、 The length of the first direction of the first sub-pixel region, the second of the first direction of the sub pixel area smaller than the length, and an image is displayed in the first sub-pixel region equal to the area of ​​a region where an image is displayed in the area of ​​the region the second sub-pixel region,
    ことを特徴とする請求項1または請求項2に記載の表示装置。 The display device according to claim 1 or claim 2, characterized in that.
  4. 第1のサブ画素領域の表示色と前記第2のサブ画素領域の表示色とは異なるとともに、第2のサブ画素領域において画像が表示される領域の面積は第1のサブ画素領域において画像が表示される面積よりも小さく、 Together is different from the display color of the second sub-pixel region and the display color of the first subpixel region, the area of ​​the region where the image is displayed in the second sub-pixel region is the image in the first sub-pixel region smaller than the area to be displayed,
    前記第2のサブ画素領域の表示色は青色である、 Display color of the second sub-pixel area is blue,
    ことを特徴とする請求項1または請求項2に記載の表示装置。 The display device according to claim 1 or claim 2, characterized in that.
  5. ひとつの前記単位画素において、前記複数のサブ画素領域の各々の表示色は異なる、 In one of the unit pixels, each of the display colors of the plurality of sub-pixel areas are different,
    ことを特徴とする請求項1から請求項4の何れかに記載の表示装置。 Display device according to any one of claims 1 to 4, characterized in that.
  6. ひとつの前記単位画素において、各々の表示色が異なる複数の前記サブ画素領域でひとつの組が構成され、前記表示領域は複数の組からなる、 In one of the unit pixels, each display color is one of the set of configuration at plurality of different sub-pixel areas, the display area includes a plurality of pairs,
    ことを特徴とする請求項1から請求項4の何れかに記載の表示装置。 Display device according to any one of claims 1 to 4, characterized in that.
  7. 請求項1から請求項6の何れかに記載の表示装置を具備する電子機器。 An electronic device including the display device according to claim 1 to claim 6.
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011128624A (en) * 2009-12-21 2011-06-30 Integrated Digital Technologies Inc Liquid crystal panel device having embedded element and method for manufacturing the device including design method
WO2011111504A1 (en) * 2010-03-08 2011-09-15 Semiconductor Energy Laboratory Co., Ltd. Electronic device and electronic system
KR101142752B1 (en) 2010-04-13 2012-05-03 삼성모바일디스플레이주식회사 Flat Panel Display Device
DE112011100714T5 (en) 2010-05-14 2013-01-17 International Business Machines Corporation Computer system, method and program
JP2014006518A (en) * 2012-05-29 2014-01-16 Semiconductor Energy Lab Co Ltd Semiconductor device
WO2015045710A1 (en) * 2013-09-26 2015-04-02 シャープ株式会社 Display panel and display device comprising same
JP2016518651A (en) * 2013-03-25 2016-06-23 合肥京東方光電科技有限公司 Capacity built-in touch panel and the display device
JP2016524755A (en) * 2013-06-03 2016-08-18 クアルコム,インコーポレイテッド Multifunctional pixels and display
US9798696B2 (en) 2010-05-14 2017-10-24 International Business Machines Corporation Computer system, method, and program

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101561835B1 (en) * 2009-12-21 2015-10-20 인테그레이티드 디지털 테크놀로지스, 인코포레이티드 Liquid crystal device with embeded element and method for producing thereof including a design method
JP2014134810A (en) * 2009-12-21 2014-07-24 Integrated Digital Technologies Inc Method for manufacturing liquid crystal panel device having embedded element including design method
JP2011128624A (en) * 2009-12-21 2011-06-30 Integrated Digital Technologies Inc Liquid crystal panel device having embedded element and method for manufacturing the device including design method
JP2011210241A (en) * 2010-03-08 2011-10-20 Semiconductor Energy Lab Co Ltd Electronic device and electronic system
KR101791253B1 (en) * 2010-03-08 2017-11-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Electronic device and electronic system
JP2013020640A (en) * 2010-03-08 2013-01-31 Semiconductor Energy Lab Co Ltd Electronic apparatus
JP2015144003A (en) * 2010-03-08 2015-08-06 株式会社半導体エネルギー研究所 Electronic apparatus
WO2011111504A1 (en) * 2010-03-08 2011-09-15 Semiconductor Energy Laboratory Co., Ltd. Electronic device and electronic system
US9261998B2 (en) 2010-03-08 2016-02-16 Semiconductor Energy Laboratory Co., Ltd. Electronic device and electronic system
KR101142752B1 (en) 2010-04-13 2012-05-03 삼성모바일디스플레이주식회사 Flat Panel Display Device
US9798696B2 (en) 2010-05-14 2017-10-24 International Business Machines Corporation Computer system, method, and program
DE112011100714T5 (en) 2010-05-14 2013-01-17 International Business Machines Corporation Computer system, method and program
US9794138B2 (en) 2010-05-14 2017-10-17 International Business Machines Corporation Computer system, method, and program
US9147706B2 (en) 2012-05-29 2015-09-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having sensor circuit having amplifier circuit
JP2014006518A (en) * 2012-05-29 2014-01-16 Semiconductor Energy Lab Co Ltd Semiconductor device
US9471182B2 (en) 2012-05-29 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having sensor circuits with amplifier circuits and light-receiving elements
JP2016518651A (en) * 2013-03-25 2016-06-23 合肥京東方光電科技有限公司 Capacity built-in touch panel and the display device
US9665203B2 (en) 2013-03-25 2017-05-30 Hefei Boe Optoelectronics Technology Co., Ltd Capacitive in-cell touch panel and display device
JP2016524755A (en) * 2013-06-03 2016-08-18 クアルコム,インコーポレイテッド Multifunctional pixels and display
US10031602B2 (en) 2013-06-03 2018-07-24 Qualcomm Incorporated Multifunctional pixel and display
JPWO2015045710A1 (en) * 2013-09-26 2017-03-09 シャープ株式会社 Display panel and a display apparatus including the same
CN105580065A (en) * 2013-09-26 2016-05-11 夏普株式会社 Display panel and display device comprising same
US9934742B2 (en) 2013-09-26 2018-04-03 Sharp Kabushiki Kaisha Display panel and display device including same
CN105580065B (en) * 2013-09-26 2018-06-26 夏普株式会社 The display device includes a display panel and the display panel
WO2015045710A1 (en) * 2013-09-26 2015-04-02 シャープ株式会社 Display panel and display device comprising same

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