JP2009253204A - Field-effect transistor using oxide semiconductor, and its manufacturing method - Google Patents

Field-effect transistor using oxide semiconductor, and its manufacturing method Download PDF

Info

Publication number
JP2009253204A
JP2009253204A JP2008102492A JP2008102492A JP2009253204A JP 2009253204 A JP2009253204 A JP 2009253204A JP 2008102492 A JP2008102492 A JP 2008102492A JP 2008102492 A JP2008102492 A JP 2008102492A JP 2009253204 A JP2009253204 A JP 2009253204A
Authority
JP
Japan
Prior art keywords
semiconductor layer
effect transistor
zn
element
field
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008102492A
Other languages
Japanese (ja)
Inventor
Kazuyoshi Inoue
Masashi Kasami
Hirokazu Kawashima
Shigekazu Tomai
Kiminori Yano
一吉 井上
浩和 川嶋
公規 矢野
重和 笘井
雅司 笠見
Original Assignee
Idemitsu Kosan Co Ltd
出光興産株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Idemitsu Kosan Co Ltd, 出光興産株式会社 filed Critical Idemitsu Kosan Co Ltd
Priority to JP2008102492A priority Critical patent/JP2009253204A/en
Publication of JP2009253204A publication Critical patent/JP2009253204A/en
Application status is Pending legal-status Critical

Links

Images

Abstract

PROBLEM TO BE SOLVED: To provide a field-effect transistor high in mobility.
SOLUTION: This field-effect transistor includes, on a substrate, at least a semiconductor layer, a protective layer for the semiconductor layer, a source electrode, a drain electrode, a gate insulating film, and a gate electrode. In this field-effect transistor, the source electrode and the drain electrode are connected to each other through the semiconductor layer; the gate insulating film is located between the gate electrode and the semiconductor layer; the protective layer is provided at least on one surface side of the semiconductor layer; the thickness of the semiconductor layer is 1-15 nm; the distance between the source electrode and the drain electrode is 0.5-50 μm; the semiconductor layer contains at least In (indium) elements and Zn (zinc) elements, or In elements, Zn elements and elements X; and the percentage contents (atom ratio) of the In elements and the Zn elements satisfy the following expressions (1) and (2). Expression (1): In/(In+Zn+X)=0.200 to 0.600. Expression (2): Zn/(In+Zn+X)=0.200 to 0.800.
COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、酸化物半導体膜をチャンネル層に用いた電界効果型トランジスタ、その製造方法及びそれを使用した液晶ディスプレイ又は有機エレクトロルミネッセンスディスプレイに関する。 The present invention is a field effect transistor including an oxide semiconductor film in the channel layer, a liquid crystal display or an organic electroluminescence display using the method and it's preparation.

薄膜トランジスタ(TFT)等の電界効果型トランジスタは、半導体メモリ集積回路の単位電子素子、高周波信号増幅素子、液晶駆動用素子等として広く用いられており、現在、最も多く実用されている電子デバイスである。 Field effect transistor such as a thin film transistor (TFT), the unit electronic device of a semiconductor memory integrated circuit, widely used as a liquid crystal driving element or the like, is an electronic device that is currently the most widely practical .
なかでも、近年における表示装置のめざましい発展に伴い、液晶表示装置(LCD)、エレクトロルミネッセンス表示装置(EL)、フィールドエミッションディスプレイ(FED)等の各種の表示装置において、表示素子に駆動電圧を印加して表示装置を駆動させるスイッチング素子として、TFTが多用されている。 Among them, with the remarkable development of a display device in recent years, a liquid crystal display device (LCD), an electroluminescence display (EL), in various display devices such as field emission displays (FED), a drive voltage is applied to the display device as a switching element for driving a display Te, TFT is widely used.

電界効果型トランジスタの主要部材である半導体層(チャネル層)の材料としては、シリコン半導体化合物が最も広く用いられている。 As a material of the semiconductor layer which is a main member of a field effect transistor (channel layer), a silicon semiconductor compound is most widely used. 一般に、高速動作が必要な高周波増幅素子や集積回路用素子等には、シリコン単結晶が用いられている。 In general, high-speed operation to the high-frequency amplifying device, an integrated circuit element or the like necessary, the silicon single crystal is used. 一方、液晶駆動用素子等には、大面積化の要求から非晶性シリコン半導体(アモルファスシリコン)が用いられている。 On the other hand, the liquid crystal driving element or the like, amorphous silicon semiconductor (amorphous silicon) is used from demand for a larger area.

例えば、TFTとして、ガラス等の基板上にゲ−ト電極、ゲ−ト絶縁層、水素化アモルファスシリコン(a−Si:H)等の半導体層、ソ−ス及びドレイン電極を積層した逆スタガ構造のものがある。 For example, a TFT, a gate on a substrate of glass or the like - gate electrode, gate - gate insulating layer, a hydrogenated amorphous silicon (a-Si: H) semiconductor layer such as, source - reverse by laminating a scan and drain electrodes staggered structure there is a thing of. このTFTは、イメ−ジセンサを始め、大面積デバイスの分野において、アクティブマトリスク型の液晶ディスプレイに代表されるフラットパネルディスプレイ等の駆動素子として用いられている。 The TFT is Ime - Jisensa started, in the field of large-area devices have been used as a driving element such as flat panel displays represented by active matrix-type liquid crystal displays. これらの用途では、従来アモルファスシリコンを用いたものでも高機能化に伴い作動の高速化が求められている。 In these applications, faster with even higher performance one using a conventional amorphous silicon actuation is required.

現在、表示装置を駆動させるスイッチング素子としては、シリコン系の半導体膜を用いた素子が主流を占めているが、それは、シリコン薄膜の安定性、加工性の良さの他、スイッチング速度が速い等、種々の性能が良好なためである。 Currently, as a switching element for driving a display device, but device using a semiconductor film of silicon is the mainstream, it is the stability of the silicon thin film, other processing of the good, the switching speed is high or the like, various performance because good. そして、このようなシリコン系薄膜は、一般に化学蒸気析出法(CVD)法により製造されている。 Such a silicon-based thin film is generally produced by the chemical vapor deposition (CVD) method.

ところで、結晶性のシリコン系薄膜は、結晶化を図る際に、例えば、800℃以上の高温が必要となり、ガラス基板上や有機物基板上への構成が困難である。 Incidentally, the crystallinity of the silicon thin film, when be crystallized, for example, requires a high temperature of at least 800 ° C., it is difficult to configure to the glass substrate or an organic substrate. このため、シリコンウェハーや石英等の耐熱性の高い高価な基板上にしか形成できず、また、製造に際して多大なエネルギーと工程数を要する等の問題があった。 Therefore, can not be formed only on the silicon wafer and high heat resistance expensive substrate such as quartz, also it has a problem such as requiring a number of significant energy and process in manufacturing.
また、結晶性のシリコン系薄膜は、通常TFTの素子構成がトップゲート構成に限定されるためマスク枚数の削減等コストダウンが困難であった。 Further, the crystalline silicon-based thin film is reduced such cost of masks is difficult for a device configuration of an ordinary TFT is limited to the top gate structure.

一方、アモルファスシリコンの薄膜は、比較的低温で形成できるものの、結晶性のものに比べてスイッチング速度が遅いため、表示装置を駆動するスイッチング素子として使用したときに、高速な動画の表示に追従できない場合がある。 On the other hand, a thin film of amorphous silicon, although relatively be formed at a low temperature, since the switching speed is low as compared with the crystalline, when used as a switching element for driving a display device, you can not follow the display of fast moving If there is a.
また、半導体活性層に可視光が照射されると導電性を示し、漏れ電流が発生して誤動作のおそれがある等、スイッチング素子としての特性が劣化するという問題もある。 Also, when visible light is irradiated to the semiconductor active layer shows electrical conductivity, such as leakage current is likely malfunction occurs, there is a problem that characteristics as a switching element is deteriorated. そのため、可視光を遮断する遮光層を設ける方法が知られている。 Therefore, a method of providing a light shielding layer that blocks visible light are known. 例えば、遮光層としては金属薄膜が用いられている。 For example, the metal thin film is used as the light-shielding layer.
しかしながら、金属薄膜からなる遮光層を設けると工程が増えるだけでなく、浮遊電位を持つこととなるので、遮光層をグランドレベルにする必要があり、その場合にも寄生容量が発生するという問題がある。 However, not only step increases By providing the light shielding layer made of a metal thin film, since the have a floating potential, it is necessary to light-shielding layer to the ground level, the problem that the parasitic capacitance is also generated when the is there.

このような状況下、近年にあっては、シリコン系半導体薄膜よりも安定性が優れるものとして、酸化物を用いた酸化物半導体薄膜が注目されている。 Under such circumstances, in recent years, as excellent stability than silicon-based semiconductor thin film, an oxide semiconductor thin film including an oxide has attracted attention.
例えば、特許文献1には半導体層として酸化亜鉛を使用したTFTが記載されている。 For example, TFT is described using zinc oxide as a semiconductor layer in Patent Document 1.
しかしながら、この半導体層では電界効果移動度が1cm /V・sec程度と低く、on−off比も小さかった。 However, the field effect mobility in the semiconductor layer is low as 1cm 2 / V · sec and a small on-off ratio. その上、漏れ電流が発生しやすいため、工業的には実用化が困難であった。 Moreover, since the leakage current is likely to occur, the industrial practical use has been difficult. また、酸化亜鉛を用いた結晶質を含む酸化物半導体については、多数の検討がなされているが、工業的に一般に行われているスパッタリング法で成膜した場合には、次のような問題があった。 Also, the oxide semiconductor containing crystalline zinc oxide is used, although a number of studies have been made, in the case of forming by sputtering is carried out industrially in general, the following problems there were.

即ち、移動度が低い、on−off比が低い、漏れ電流が大きい、ピンチオフが不明瞭、ノーマリーオンになりやすい等、TFTの性能が低くなるおそれがあった。 That is, low mobility, low on-off ratio, the leakage current is large, unclear pinch like prone to normally-on, the performance of the TFT there is a risk to be low. また、耐薬品性が劣るため、ウェットエッチングが難しい等製造プロセスや使用環境の制限があった。 Further, since the chemical resistance is inferior, there is a limit equal manufacturing processes and operating environments are difficult wet etching. さらに、性能を上げるためには高い圧力で成膜する必要があり成膜速度が遅かったり、700℃以上の高温処理が必要である等工業化に問題もあった。 Further, slow or deposition rate must be deposited at high pressure in order to improve performance, there is a problem such as field mobility requires high-temperature treatment above 700 ° C.. また、ボトムゲート構成での電解移動度等のTFT性能が低く、性能を上げるにはトップゲート構成で膜厚を50nm以上にする必要がある等TFT素子構成上の制限もあった。 Also, low TFT performance such as electrolytic mobility in a bottom gate structure, to raise the performance was also restricted on equal TFT device structure which is necessary to the film thickness at a top gate structure over 50nm.

このような問題を解決するために、酸化インジウムと酸化亜鉛からなる非晶質の酸化物半導体膜を使用したTFTが検討されている(特許文献2参照)。 In order to solve such a problem, TFT using an amorphous oxide semiconductor film made of indium oxide and zinc oxide has been studied (see Patent Document 2).
しかし、この酸化物半導体膜ではトランジスタとした際にオフ電流が高くオンオフ比が得られにくい等の問題点があった。 However, high on-off ratio off current has a problem such as hardly obtained upon the transistor in the oxide semiconductor film.

また、特許文献3に記載されているように、従来、透明導電膜として検討されていた、インジウム、亜鉛及びガリウム原子を含む複合酸化物を、TFTに応用することが検討されている(非特許文献1参照)。 Further, as described in Patent Document 3, conventionally, it has been studied as a transparent conductive film, indium, a composite oxide containing zinc and gallium atoms, are considered to be applied to TFT (Non-Patent references 1).
しかしながら、この複合酸化物からなる半導体膜を使用したTFTにおいて、S値を小さく押さえたり、ストレスによる閾値シフトを小さくするには、相応の熱履歴(例えば、350℃以上の高温で1時間以上熱処理する等)をかけることが必要であった。 However, in a TFT using a semiconductor film made of the composite oxide, or holding small S value, the smaller the threshold shift due to stress, corresponding thermal history (e.g., 1 hour or more at a high temperature of at least 350 ° C. heat treatment it was necessary to apply etc.) to. また、光や大気等の周囲の影響を受けやすいという問題もあった。 In addition, there was also the periphery of the impact problem susceptible to such as light and air.
特開2003−86808号公報 JP 2003-86808 JP US2005/0199959 US2005 / 0199959 特開2000−44236号公報 JP 2000-44236 JP

本発明は、上記の事情に鑑みなされたものであり、移動度が高い電界効果型トランジスタの提供を目的とする。 The present invention has been made in view of the above circumstances, and an object thereof is to provide a high mobility field-effect transistor.

本発明によれば、以下の電界効果型トランジスタ等が提供される。 According to the present invention, the following field effect transistor or the like is provided.
1. 1. 基板上に、少なくとも半導体層と、半導体層の保護層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有し、前記ソース電極とドレイン電極が、半導体層を介して接続してあり、前記ゲート電極と前記半導体層の間にゲート絶縁膜があり、前記半導体層の少なくとも一面側に保護層を有し、前記半導体層の厚さが1nm以上15nm以下であり、ソース電極とドレイン電極との間が0.5μm以上50μm以下であり、前記半導体層が、少なくともIn(インジウム)元素及びZn(亜鉛)元素、又はIn元素、Zn元素及び元素Xを含有し、In元素及びZn元素の含有率(原子比)が下記の(1)及び(2)を満たす、電界効果型トランジスタ。 On a substrate, at least the semiconductor layer, and the protective layer of the semiconductor layer, a source electrode, a drain electrode, a gate insulating film, a gate electrode, the source electrode and the drain electrode through the semiconductor layer connection Yes and the there is a gate insulating film between the gate electrode and the semiconductor layer, a protective layer on at least one surface of the semiconductor layer, the thickness of the semiconductor layer has a 1nm or 15nm or less, the source electrode and between the drain electrode is not less 0.5μm or 50μm or less, wherein the semiconductor layer contains at least in (indium) element and Zn (zinc) element, or in element, Zn element and the element X, in element and content of Zn element (atomic ratio) satisfies (1) and (2) below, a field effect transistor.
In/(In+Zn+X)=0.200〜0.600 (1) In / (In + Zn + X) = 0.200~0.600 (1)
Zn/(In+Zn+X)=0.200〜0.800 (2) Zn / (In + Zn + X) = 0.200~0.800 (2)
2. 2. 前記半導体層が非晶質である1に記載の電界効果型トランジスタ。 The field effect transistor according to 1, wherein the semiconductor layer is amorphous.
3. 3. 複合酸化物の焼結ターゲットを用い、DC又はACスパッタリングにより半導体層を成膜する工程と、半導体層を形成した後に70〜350℃で熱処理する工程を含む1又は2に記載の電界効果型トランジスタの製造方法。 Using a sintered target of a composite oxide, field-effect transistor according to 1 or 2 comprising a step of forming a semiconductor layer by a DC or AC sputtering, a step of heat treatment at 70 to 350 ° C. After forming the semiconductor layer the method of production.
4. 4. 上記1又は2に記載の電界効果型トランジスタを使用した液晶ディスプレイ又は有機エレクトロルミネッセンスディスプレイ。 The one or liquid crystal display or an organic electroluminescence display using the field-effect transistor according to 2.

本発明によれば、移動度の非常に高い電界効果型トランジスタを、再現よく得ることができる。 According to the present invention, a very high field-effect transistor of the mobility can be obtained with good reproducibility.

本発明の電界効果型トランジスタは、基板上に、少なくとも半導体層と、半導体層の保護層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する。 Field effect transistor of the present invention, the substrate has at least the semiconductor layer, and the protective layer of the semiconductor layer, a source electrode, a drain electrode, a gate insulating film, and a gate electrode.
図1は、本発明の一実施形態の電界効果型トランジスタの概略断面図である。 Figure 1 is a schematic cross-sectional view of a field effect transistor according to one embodiment of the present invention.
電界効果型トランジスタ1では、熱酸化膜11を有するシリコン基板10上に、ゲート電極12がストライプ状に形成されている。 In the field-effect transistor 1, on the silicon substrate 10 having a thermal oxide film 11, gate electrode 12 is formed in a stripe shape. このゲート電極12を覆うようにゲート絶縁膜13を有し、このゲート絶縁膜13上であって、かつ、ゲート電極12上に半導体層14(活性層)が形成されている。 This has a gate insulating film 13 to cover the gate electrode 12, even on the gate insulating film 13, and, on the gate electrode 12 semiconductor layer 14 (active layer) is formed.
半導体層14の一端14aに、ゲート電極12と直交する方向にソース電極15が接続されている。 One end 14a of the semiconductor layer 14, source electrode 15 in a direction perpendicular to the gate electrode 12 is connected. また、半導体層14の一端14aに対向する他端14bにドレイン電極16が接続されている。 The drain electrode 16 is connected to the other end 14b opposite to the one end 14a of the semiconductor layer 14.
半導体層14、ソース電極15及びドレイン電極16を覆うように保護層17が形成されている。 Semiconductor layer 14, the protective layer 17 so as to cover the source electrode 15 and drain electrode 16 are formed.

図2は、ゲート電極12、半導体層14、ソース電極15及びドレイン電極16の位置関係を示す概略上面図である。 2, the gate electrode 12, semiconductor layer 14 is a schematic top view showing the positional relationship between the source electrode 15 and drain electrode 16. 位置関係の可視化のため一部の部材を省略してある。 For visualization of the positional relationship is omitted part of the member.

本発明の電界効果型トランジスタでは、半導体層の厚さは1nm以上15nm以下である。 A field effect transistor of the present invention, the thickness of the semiconductor layer is 1nm or more 15nm or less. 半導体層の厚さが1nm未満の場合、膜厚の制御が困難となり、大面積にわたって移動度が均一な半導体層を得ることが困難になる。 If the thickness of the semiconductor layer is less than 1 nm, film thickness control becomes difficult, it becomes difficult to mobility over a large area to obtain a uniform semiconductor layer. 半導体層の厚さが15nmを越えると、半導体層の3次元散乱の影響を受けやすくなり、移動度低下等の性能劣化を招く。 When the thickness of the semiconductor layer exceeds 15 nm, it is susceptible to three-dimensional scattering of the semiconductor layer, leading to performance degradation, such as mobility reduction. 半導体層の好ましい厚さは2nm以上13nm以下、さらに好ましくは5nm以上12nm以下である。 The preferred thickness of the semiconductor layer is 2nm or 13nm or less, more preferably 5nm or more 12nm or less.
尚、半導体層の厚さはSloan社のDEKTAK等で測定できる。 The thickness of the semiconductor layer can be measured by Sloan Co. DEKTAK etc.. 尚、厚さが10nm以下の場合は、測定可能な厚さ(例えば、100nm)に成膜するのに要した時間を測定し、この時間を基準として、成膜時間から厚さを換算することで求めた値である。 Note that when the thickness is 10nm or less, the measurable thickness (e.g., 100 nm) to measure the time required for forming a film on, the basis of this time, to convert the thickness from the film-forming time in is a value determined.

また、ソース電極とドレイン電極の間(チャネル長:図2のL)は0.5μm以上50μm以下である。 Also, between the source electrode and the drain electrode (channel length: L of FIG. 2) it is 0.5μm or more 50μm or less. チャネル長が0.5μm未満の場合、トンネル効果によって常に電流が流れ続ける状態となり、オフ電流が大きくなる。 If the channel length is less than 0.5 [mu] m, a state continues current always flows by tunnel effect, off-current increases. チャネル長が50μmを超えると、粒界散乱による移動度の低下を招きやすくなる。 The channel length is more than 50 [mu] m, easily cause a decrease in mobility due to grain boundary scattering. チャネル長は1μm以上30μm以下が好ましく、2μm以上20μm以下が最も好ましい。 Channel length is preferably 1μm or more 30μm or less, and most preferably more than 20μm or less 2 [mu] m.

さらに、本発明においては半導体層が、少なくともIn元素及びZn元素、又はIn元素、Zn元素及び元素Xを含有し、In元素及びZn元素の含有率(原子比)が下記の(1)及び(2)を満たす。 Furthermore, the semiconductor layer in the present invention, at least In element and Zn element, or In element, containing Zn element and the element X, the content of In element and Zn element (atomic ratio) of the following (1) and ( meet the 2).
In/(In+Zn+X)=0.200〜0.600 (1) In / (In + Zn + X) = 0.200~0.600 (1)
Zn/(In+Zn+X)=0.200〜0.800 (2) Zn / (In + Zn + X) = 0.200~0.800 (2)

上記(1)において、Inの含有率が0.200より小さいと、薬液耐性に乏しい酸化亜鉛の比率が増加するため、エッチングが困難となり、トランジスタの性能が低下する。 In the above (1), since the content of In it is the smaller 0.200, the ratio of poor zinc oxide chemical resistance increases, the etching becomes difficult, the performance of the transistor is lowered. 一方、0.600より大きいと、電子密度が多すぎるため、OFF電流の上昇、On/Off比の低下を招く。 On the other hand, it leads and greater than 0.600, since the electron density is too large, increase of the OFF current, a decrease in the On / Off ratio. Inの含有率は、より好ましくは0.250〜0.550であり、特に好ましくは0.300〜0.450である。 In content is more preferably from 0.250 to 0.550, particularly preferably 0.300 to 0.450.

元素Xとしては、Al,Ga,Cu,B,Ca,Mg,Si,Ti,V,Cr,Mn,Fe,Co,Ni,Sr,Zr,Nb,Mo,Sn,Sb,Ba,Hf,Ta及び希土類元素等が挙げられる。 As the element X, Al, Ga, Cu, B, Ca, Mg, Si, Ti, V, Cr, Mn, Fe, Co, Ni, Sr, Zr, Nb, Mo, Sn, Sb, Ba, Hf, Ta and rare earth elements, and the like. 好ましくは、Al,Ga,Cuである。 Preferably, Al, Ga, a Cu.
半導体層における元素Xの含有率[X/(In+Zn+X):原子比]は、0.010〜0.600が好ましい。 The content of the element X in the semiconductor layer [X / (In + Zn + X): atomic ratio] is preferably 0.010 to 0.600.

尚、本発明の電界効果型トランジスタの構成は、図1に示した電界効果型トランジスタ1に限られない。 The configuration of the field-effect transistor of the present invention is not limited to the field effect transistor 1 shown in FIG. 例えば、以下の図3〜図7に示す構成が挙げられる。 For example, the configuration shown in FIGS. 3 to 7 below.
図3は、本発明の他の実施形態の電界効果型トランジスタの概略断面図である。 Figure 3 is a schematic cross-sectional view of a field effect transistor according to another embodiment of the present invention. 電界効果型トランジスタ2は、半導体層14上に保護層21を積層した構成をしている。 Field-effect transistor 2 has a structure in which a protective layer 21 on the semiconductor layer 14. その他は上記電界効果型トランジスタ1と同様である。 Other configurations are similar to the field-effect transistor 1.

図4は、トップゲート型の電界効果型トランジスタの例を示す概略断面図である。 Figure 4 is a schematic sectional view showing an example of a field effect transistor having a top gate type.
電界効果型トランジスタ3では、基板30上にソース電極35及びドレイン電極36が形成され、その間隙及びこれら電極の一部を覆うように半導体層34が設けられている。 In the field effect transistor 3, a source electrode 35 and drain electrode 36 is formed on a substrate 30, and semiconductor layer 34 is provided so as to cover part of the gap and the electrodes. そして、半導体層34にゲート絶縁膜33を介してゲート電極32が形成されている。 A gate electrode 32 is formed via a gate insulating film 33 on the semiconductor layer 34.
トランジスタ3では、基板30が保護層37の役割をしている。 In the transistor 3, the substrate 30 is the role of the protective layer 37.
尚、保護層は、図1及び3に示すトランジスタのようなボトムゲート型構造に利用することが好ましい。 The protective layer is preferably used for bottom-gate structure such as a transistor illustrated in FIGS. 1 and 3. ボトムゲート型のトランジスタでは保護層が無いと半導体層の主要部分が露出するため保護層の効果が大きい。 The effect of the protective layer for the no protective layer in a bottom-gate transistor is the main part of the semiconductor layer is exposed is large.

本発明の電界効果型トランジスタでは、半導体層を遮光する構造(例えば、遮光層)があることが好ましい。 A field effect transistor of the present invention, a structure shielding the semiconductor layer (e.g., light-blocking layer) is preferably is.
図5は、本発明の他の実施形態の電界効果型トランジスタの概略断面図である。 Figure 5 is a schematic cross-sectional view of a field effect transistor according to another embodiment of the present invention. 電界効果型トランジスタ4は、半導体層14を遮光するため、保護層17上に遮光層22を有している。 Field effect transistor 4, in order to shield the semiconductor layer 14, and a light shielding layer 22 on the protective layer 17. その他は上記電界効果型トランジスタ1と同様である。 Other configurations are similar to the field-effect transistor 1. 尚、基板10側では、ゲート電極12が遮光層として機能する。 In the substrate 10 side, the gate electrode 12 functions as a light shielding layer.
遮光構造がないと、半導体層14に光があたった場合にキャリア電子が励起され、オフ電流が高くなるおそれがある。 Without shielding structure, carrier electrons are excited when the light hits the semiconductor layer 14, there is a possibility that the off current is high.
遮光層は半導体層の上部、下部どちらかでも構わないが、上部及び下部の両方にあることが好ましい。 Top of the light-shielding layer is a semiconductor layer, but may also lower either, it is preferred that in both the top and bottom. また、遮光層はゲート絶縁膜やブラックマトリックス等と兼用されていても構わない。 The light-shielding layer may be also used as the gate insulating film and a black matrix or the like. 片側だけでは遮光層が無い側から光が照射されないよう構造上工夫する必要がある。 Only on one side it is necessary to devise the structure so as not to be irradiated with light from the no light shielding layer side.

本発明の電界効果型トランジスタでは、半導体層と、ソース電極、ドレイン電極及びゲート電極の少なくとも1つとの間に、コンタクト層を有することが好ましい。 A field effect transistor of the present invention includes a semiconductor layer, a source electrode, during at least one of the drain electrode and the gate electrode, it is preferable to have a contact layer.
図6は、本発明の他の実施形態の電界効果型トランジスタの概略断面図である。 Figure 6 is a schematic cross-sectional view of a field effect transistor according to another embodiment of the present invention. 電界効果型トランジスタ5は、半導体層14とソース電極15の間、及び半導体層14とドレイン電極16の間に、それぞれコンタクト層23を有する。 Field effect transistor 5, between the semiconductor layer 14 and the source electrode 15, and between the semiconductor layer 14 and the drain electrode 16, each having a contact layer 23. その他は上記電界効果型トランジスタ1と同様である。 Other configurations are similar to the field-effect transistor 1.
尚、コンタクト層は半導体層14の端部を変性させることによって形成してもよい。 The contact layer may be formed by denaturing the edge of the semiconductor layer 14.
図7は、本発明の他の実施形態の電界効果型トランジスタの概略断面図である。 Figure 7 is a schematic cross-sectional view of a field effect transistor according to another embodiment of the present invention.
このトランジスタでは、半導体層の端部14a、14bを変性してコンタクト層23'を形成している。 In this transistor, forming the contact layer 23 'by modifying the ends 14a, and 14b of the semiconductor layer.

以下、本発明の電界効果型トランジスタを構成部材について説明する。 Hereinafter will be described a field-effect transistor of the present invention the structure member.
1. 1. 基板 特に制限はなく、本技術分野で公知のものを使用できる。 Substrate particularly limited but can be used those known in the art. 例えば、ケイ酸アルカリ系ガラス、無アルカリガラス、石英ガラス等のガラス基板、シリコン基板、アクリル、ポリカーボネート、ポリエチレンナフタレート(PEN)等の樹脂基板、ポリエチレンテレフタレート(PET)、ポリアミド等の高分子フィルム基材等が使用できる。 For example, alkali silicate glass, alkali-free glass, a glass substrate, a silicon substrate such as quartz glass, acrylic, polycarbonate, a resin substrate such as polyethylene naphthalate (PEN), polyethylene terephthalate (PET), polymeric film base and polyamide wood and the like can be used.
基板や基材の厚さは0.1〜10mmが一般的であり、0.3〜5mmが好ましい。 The thickness of the substrate and the substrate 0.1~10mm is common, 0.3 to 5 mm is preferred. ガラス基板の場合は、化学的に、或いは熱的に強化させたものが好ましい。 If the glass substrate is chemically or those thermally reinforced is preferable.
透明性や平滑性が求められる場合は、ガラス基板、樹脂基板が好ましく、ガラス基板が特に好ましい。 If transparency or smoothness is required, a glass substrate, is preferably a resin substrate, a glass substrate is particularly preferable. 軽量化が求められる場合は樹脂基板や高分子基材が好ましい。 A resin substrate or a polymer substrate if weight reduction is sought are preferred.

2. 2. 半導体層 上述したとおり、本発明においては半導体層が、少なくともIn元素及びZn元素、又はIn元素、Zn元素及び元素Xを含有し、In元素及びZn元素の含有率が上記(1)及び(2)を満たす。 As described above semiconductor layer, a semiconductor layer in the present invention contains at least In element and Zn element, or In element, Zn element and the element X, the content of In element and Zn element (1) and (2 ) meet.

また、半導体層は非晶質であることが好ましい。 Further, it is preferable that the semiconductor layer is amorphous. 半導体層が結晶質を含む場合、大面積にわたって移動度が均一な素子を得ることが困難となる。 When the semiconductor layer comprises crystalline, it is difficult to mobility over a large area to obtain a uniform element.
半導体層が結晶質を含むかどうかは、電子線回折の回折パターンにより判断できる。 Whether the semiconductor layer comprises a crystalline can be determined by the diffraction pattern of the electron beam diffraction.
移動度が均一な素子を得るには、例えば、スパッタ成膜により半導体層を形成する際に基板を加熱する方法、成膜後に加熱処理する方法又はレーザー加熱する方法等がある。 The mobility obtain uniform element, for example, a method of heating the substrate in forming a semiconductor layer, a method in which the method or laser heating to heat treatment after film formation by sputtering.

半導体層の表面粗さ(RMS)は、0.5nm以下が好ましく、0.3nm以下がさらに好ましく、0.2nm以下が特に好ましい。 Surface roughness (RMS) of the semiconductor layer is preferably 0.5nm or less, more preferably 0.3nm or less, particularly preferably 0.2 nm. 0.5nmより大きいと、移動度が低下するおそれがある。 And 0.5nm larger, the mobility may decrease.

半導体層は、例えば、上記比率を満たす複合酸化物の焼結ターゲットを使用して薄膜を形成することで作製できる。 The semiconductor layer can be produced, for example, by forming a thin film using a sintered target of a composite oxide satisfying the above ratio.
ターゲットは、例えば、酸化インジウム及び酸化亜鉛、必要により元素Xの酸化物を上記の元素比率を満たすように含む混合粉体を原料とする。 The target, for example, indium oxide and zinc oxide, a mixed powder containing an oxide of the element X so as to satisfy the element ratio of said necessary as a raw material. 原料粉体をボールミル等で微粉体化した後、ターゲット状に成形し焼成すること等によって作製できる。 After the raw material powder was pulverized embodied in a ball mill or the like, it can be produced such as by molding to a target like fired.

3. 3. 半導体層の保護層 半導体の保護層を形成する材料には特に制限はないが、非晶質酸化物又は非晶質窒化物からなることが好ましい。 There is no particular limitation on the material for forming the protective layer of the protective layer the semiconductor of the semiconductor layer is preferably made of amorphous oxide or amorphous nitride.
例えば、SiO ,SiNx(x=0.1〜10),Al ,Ta ,TiO ,MgO,ZrO ,CeO ,K O,Li O,Na O,Rb O,Sc ,Y ,Hf ,CaHfO ,PbTi ,BaTa ,SrTiO ,AlN等を用いることができる。 For example, SiO 2, SiNx (x = 0.1~10), Al 2 O 3, Ta 2 O 5, TiO 2, MgO, ZrO 2, CeO 2, K 2 O, Li 2 O, Na 2 O, Rb 2 O, may be used Sc 2 O 3, Y 2 O 3, Hf 2 O 3, CaHfO 3, PbTi 3, BaTa 2 O 6, SrTiO 3, AlN or the like. これらのなかでも、SiO ,SiNx,Al ,Y ,Hf ,CaHfO を用いるのが好ましく、より好ましくはSiO ,SiNx,Y ,Hf ,CaHfO であり、特に好ましくはSiO ,Y ,Hf ,CaHfO 等の酸化物である。 Among these, SiO 2, SiNx, Al 2 O 3, Y 2 O 3, Hf 2 O 3, it is preferable to use CaHfO 3, more preferably SiO 2, SiNx, Y 2 O 3, Hf 2 O 3 a CaHfO 3, particularly preferably SiO 2, Y 2 O 3, Hf oxides such 2 O 3, CaHfO 3. これらの酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい(例えば、SiO でもSiOx(x=0.1〜10)でもよい)。 The number of oxygen in these oxides may not necessarily coincide with the stoichiometric ratio (e.g., may be SiOx (x = 0.1 to 10) even SiO 2). また、SiNxは水素元素を含んでいても良い。 Also, SiNx may contain hydrogen element.

このような保護層は、異なる2層以上の絶縁膜を積層した構造でもよい。 Such protective layer may have a laminated structure containing two or more different insulating films.
また、保護層は、結晶質、多結晶質、非晶質のいずれであってもよいが、工業的に製造しやすい多結晶質か、非晶質であるのが好ましい。 The protective layer is crystalline, polycrystalline, may be any of amorphous, but either industrially produced easily polycrystalline, preferably amorphous. 特に、保護層が非晶質であることが好ましい。 In particular, it is preferable that the protective layer is amorphous. 非晶質膜でないと界面の平滑性が悪く移動度が低下したり、閾値電圧やS値が大きくなりすぎるおそれがある。 If it is not an amorphous film, decreased smoothness is poor mobility of the interface, there is a possibility that the threshold voltage and S value becomes too large.
また、保護層が酸化物でないと半導体中の酸素が保護層側に移動し、オフ電流が高くなったり、閾値電圧が負になりノーマリーオフを示すおそれがある。 The protective layer is oxygen in the semiconductor unless an oxide is moved to the protective layer side, there is a risk that indicates or higher off current, a normally-off threshold voltage is negative.
また、半導体層の保護層は、ポリ(4−ビニルフェノール)(PVP)やパリレン等の有機絶縁膜を用いてもよい。 The protective layer of the semiconductor layer may be used poly (4-vinylphenol) (PVP) or an organic insulating film such as parylene. さらに、半導体層の保護層は無機絶縁膜及び有機絶縁膜の2層以上積層構造を有してもよい。 Further, the protective layer of the semiconductor layer may have two or more layers stacked structure of an inorganic insulating film and an organic insulating film.

4. 4. ゲート絶縁膜 ゲート絶縁膜を形成する材料には特に制限はない。 There is no particular limitation to the material for forming the gate insulating film a gate insulating film. 本発明の効果を失わない範囲で一般に用いられているものを任意に選択できる。 Those which are commonly used within a range which does not impair the effects of the present invention can be arbitrarily selected. 例えば、SiO ,SiNx(x=0.1〜10),Al ,Ta ,TiO ,MgO,ZrO ,CeO ,K O,Li O,Na O,Rb O,Sc ,Y ,Hf ,CaHfO ,PbTi ,BaTa ,SrTiO ,AlN等を用いることができる。 For example, SiO 2, SiNx (x = 0.1~10), Al 2 O 3, Ta 2 O 5, TiO 2, MgO, ZrO 2, CeO 2, K 2 O, Li 2 O, Na 2 O, Rb 2 O, may be used Sc 2 O 3, Y 2 O 3, Hf 2 O 3, CaHfO 3, PbTi 3, BaTa 2 O 6, SrTiO 3, AlN or the like. これらのなかでも、SiO ,SiNx,Al ,Y ,Hf ,CaHfO を用いるのが好ましく、より好ましくはSiO ,SiNx,Y ,Hf ,CaHfO であり、特に好ましくはSiO ,Y ,Hf ,CaHfO 等の酸化物である。 Among these, SiO 2, SiNx, Al 2 O 3, Y 2 O 3, Hf 2 O 3, it is preferable to use CaHfO 3, more preferably SiO 2, SiNx, Y 2 O 3, Hf 2 O 3 a CaHfO 3, particularly preferably SiO 2, Y 2 O 3, Hf oxides such 2 O 3, CaHfO 3. これらの酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい(例えば、SiO でもSiOx(x=0.1〜10)でもよい)。 The number of oxygen in these oxides may not necessarily coincide with the stoichiometric ratio (e.g., may be SiOx (x = 0.1 to 10) even SiO 2). また、SiNxは水素元素を含んでいても良い。 Also, SiNx may contain hydrogen element.
このようなゲート絶縁膜は、異なる2層以上の絶縁膜を積層した構造でもよい。 The gate insulating film may have a laminated structure containing two or more different insulating films. 積層した場合は、半導体層と接する側をSiO 等の酸化膜とすることが好ましい。 When laminated, it is preferable that the side in contact with the semiconductor layer and the oxide film such as SiO 2. また、ゲート絶縁膜は、結晶質、多結晶質、非晶質のいずれであってもよいが、工業的に製造しやすい多結晶質か、非晶質であるのが好ましい。 Further, the gate insulating film, crystalline, polycrystalline, may be any of amorphous, but either industrially produced easily polycrystalline, preferably amorphous. 界面が平坦な非晶質膜が特に好ましい。 Interface is flat amorphous film is particularly preferred.

5. 5. 電極 ゲート電極、ソ−ス電極及びドレイン電極の各電極を形成する材料に特に制限はなく、本発明の効果を失わない範囲で一般に用いられているものを任意に選択することができる。 Electrode the gate electrode, source - There are no particular restrictions on the material for forming the respective electrodes of the source electrode and the drain electrode can be arbitrarily selected which is generally used in a range that does not impair the advantageous effects of the present invention. 例えば、インジウム錫酸化物(ITO),インジウム亜鉛酸化物,ZnO,SnO 等の透明電極や、Al,Ag,Cr,Ni,Mo,Au,Ti,Ta、Cu等の金属電極、又はこれらを含む合金の金属電極を用いることができる。 For example, indium tin oxide (ITO), indium zinc oxide, ZnO, and a transparent electrode of SnO 2 or the like, Al, Ag, Cr, Ni , Mo, Au, Ti, Ta, metal electrodes of Cu or the like, or these it can be a metal electrode containing alloys. また、それらを2層以上積層して接触抵抗を低減したり、界面強度を向上させることが好ましい。 You can also reduce the contact resistance by laminating them two or more layers, it is preferable to improve the interface strength.

本発明では、ソース電極、ドレイン電極及びゲート電極の少なくとも1つが銅を含む合金からなることが好ましい。 In the present invention, the source electrode, it is preferable that at least one of the drain electrode and the gate electrode made of an alloy containing copper. 銅を含む合金は、抵抗が低く、移動度の高い半導体層と組み合わせると、大画面高精細のディスプレイを実現させることができる。 An alloy containing copper, low resistance, combined with high mobility semiconductor layer, it is possible to realize a large-screen high-definition display. 銅を含む合金としては、Cu−Mg、Cu−Mn等が挙げられる。 As an alloy containing copper, Cu-Mg, Cu-Mn, and the like. なかでも、銅−マンガン合金(Cu−Mn)が低抵抗であり、かつ剥離や表面酸化の問題が少なく好ましい。 Among them, copper - manganese alloy (Cu-Mn) is a low resistance and a problem of peeling or surface oxidation less preferred.
銅を含まないと配線の抵抗が高くなり、大画面高精細のディスプレイに不適となるおそれがある。 Resistance between wires does not contain copper is high, it may become unsuitable for large-screen high-definition display. また、銅のみだと剥離や表面酸化により接触抵抗の問題が発生するおそれがあるため、TiやMo等の金属でサンドイッチするとよい。 Moreover, since there is a danger that the contact resistance by peeling or surface copper oxide that it only problem occurs, it is preferable to sandwich a metal such as Ti and Mo.

6. 6. 遮光層 遮光層としては、波長500nm以下の領域に大きな吸収又は反射を持つ材料を使用することが好ましい。 The light-shielding layer light-shielding layer, it is preferable to use a material having a large absorption or reflection in the following areas wavelength 500 nm.
例えば、Cr、Ni−Mo、Ni−Mo−Fe等の金属や合金の薄膜及びカーボンやTiをフォトレジストに分散させた樹脂ブラック等が使用できる。 For example, Cr, Ni-Mo, resin black or the like dispersed with thin film and carbon or Ti metal or alloy such as Ni-Mo-Fe in the photoresist can be used.

7. 7. コンタクト層 コンタクト層の形成材料は、上述した半導体層と同様な組成の複合酸化物が使用できる。 Forming material of the contact layer contact layer, composite oxide of similar composition and the semiconductor layer described above can be used. 即ち、コンタクト層はIn及びZn、又はIn、Zn及び元素Xの各元素を含むことが好ましい。 That is, the contact layer of In and Zn, or In, preferably contains the elements of Zn and the element X. これらの元素を含まないと、コンタクト層と半導体層の間で元素の移動が発生し、ストレス試験等を行った際に閾値電圧のシフトが大きくなるおそれがある。 If not include these elements, moving elements between the contact layer and the semiconductor layer occurs and there is a possibility that the threshold voltage shift during stress test, etc. is increased.

コンタクト層の作製方法に特に制約はないが、成膜条件を変えて半導体層と同じ組成比のコンタクト層を成膜したり、半導体層と組成比の異なる層を成膜したり、半導体の電極とのコンタクト部分をプラズマ処理やオゾン処理により抵抗を高めることで構成したり、半導体層を成膜する際に酸素分圧等の成膜条件により抵抗を高くなる層を構成してもよい。 There is no particular limitation to the manufacturing method of the contact layer, or forming a contact layer having the same composition ratio as the semiconductor layer by changing the film forming conditions, or deposited layers of different semiconductor layers and the composition ratio, a semiconductor electrode or configured by increasing the resistance by plasma treatment or ozone treatment contact portion between, the film formation conditions of the oxygen partial pressure may constitute becomes higher layers the resistance when forming the semiconductor layer.

尚、本発明の電界効果型トランジスタでは、半導体層とゲート絶縁膜との間、及び/又は半導体層と保護層との間に、半導体層よりも抵抗の高い酸化物抵抗層を有することが好ましい。 In field-effect transistor of the present invention, between the semiconductor layer and the gate insulating film, and / or between the semiconductor layer and the protective layer preferably has a high oxide resistive layer resistance than the semiconductor layer . 酸化物抵抗層が無いとオフ電流が発生する、閾値電圧が負となりノーマリーオンとなるおそれがある。 Off current is generated that there is no oxide resistive layer, there is a possibility that the threshold voltage becomes normally-on becomes negative. また、保護膜成膜やエッチング等の後処理工程時に半導体層が変質し特性が劣化するおそれがある。 Further, the semiconductor layer at the protective film deposition or etching of the post-processing step may deteriorate the altered characteristics.

続いて、本発明の電界効果型トランジスタの製造方法について説明する。 Next, a method for manufacturing the field effect transistor of the present invention.
本発明の製造方法では、複合酸化物の焼結ターゲットを用い、DCあるいはACスパッタリングにより半導体層を成膜する工程と、半導体層を形成した後に70〜350℃で熱処理する工程を含むことを特徴とする。 In the production method of the present invention, characterized in that it comprises using a sintered target of a composite oxide, a step of forming a semiconductor layer by a DC or AC sputtering, a step of heat treatment at 70 to 350 ° C. After forming the semiconductor layer to.
尚、上述した電界効果型トランジスタの各構成部材(層)は、本技術分野で公知の手法で形成できる。 Incidentally, the components of the field-effect transistor described above (layer) can be formed by techniques known in the art.
具体的に、成膜方法としては、スプレー法、ディップ法、CVD法等の化学的成膜方法、又はスパッタ法、真空蒸着法、イオンプレーティング法、パルスレーザーディポジション法等の物理的成膜方法を用いることができる。 Specifically, as a deposition method, spraying method, a dipping method, a chemical deposition method such as CVD method or a sputtering method, a vacuum deposition method, an ion plating method, physical deposition such as a pulse laser deposition method, the method can be used. キャリア密度が制御し易い、及び膜質向上が容易であることから、好ましくは物理的成膜方法を用い、より好ましくは生産性が高いことからスパッタ法を用いる。 Easily controlled carrier density, and since the film quality is easy, preferably by a physical deposition method, more preferably by sputtering due to its high productivity.

スパッタリングでは、複合酸化物の焼結ターゲットを用いる方法、複数の焼結ターゲットを用いコスパッタを用いる方法、合金ターゲットを用い反応性スパッタを用いる方法等が利用できる。 In sputtering, and a method utilizing a sintered target of a composite oxide, a method using a co-sputtering using a plurality of sintered target, a method of using a reactive sputtering using an alloy target. 但し、複数の焼結ターゲットを用いコスパッタを用いる方法や、合金ターゲットを用い反応性スパッタを用いる方法では、均一性や再現性が悪くなる場合や、非局在準位のエネルギー幅(E )が大きくなる場合等があり、移動度が低下したり、閾値電圧が大きくなる等、トランジスタ特性が低下するおそれがある。 However, a method using a co-sputtering using a plurality of sintered target, the method using a reactive sputtering using an alloy target, or if the uniformity and reproducibility is poor, non-localized level energy width (E 0) There is such a case that it is greater, or decrease the mobility, and the like threshold voltage increases, transistor characteristics may deteriorate. 好ましくは、複合酸化物の焼結ターゲットを用いる。 Preferably, a sintered target of a composite oxide.
形成した膜は各種エッチング法によりパターニングできる。 Formed film can be patterned by various etching methods.

本発明では半導体層を、複合酸化物の焼結ターゲットを用い、DC又はACスパッタリングにより成膜する。 The semiconductor layer in the present invention, using a sintered target of a composite oxide, is deposited by DC or AC sputtering. DCスパッタリングを用いると、成膜時のダメージが減少し、電界効果型トランジスタとして用いた時、閾値電圧シフトの低減、移動度の向上、閾値電圧の減少、S値の減少等の効果が期待できる。 With DC sputtering, damage is reduced during the deposition, when used as a field-effect transistor, reduction of the threshold voltage shift, increased mobility, reduction of the threshold voltage, the effect of decrease in S-value can be expected . また、ACスパッタリングを用いると、ターゲットのノジュールが成長しないため、成膜中のパーティクルの発生を抑制することができ、歩留まりの向上が期待できる。 Moreover, the use of AC sputtering, since the nodules of the target does not grow, it is possible to suppress the generation of particles during deposition, improvement in yield can be expected.

また、本発明では半導体層を形成した後に、70〜350℃で熱処理する。 Further, after forming the semiconductor layer in the present invention, a heat treatment at 70-350 ° C.. 70℃未満では、高い移動度の実現が困難になる。 At less than 70 ° C., extremely high mobility becomes difficult. また、酸素欠損が大量に残るため、OFF電流の増加を招く。 Further, since the oxygen vacancies remain in a large amount, leading to an increase in OFF current.
一方、350℃を超えると、耐熱性のない基板が使用できないおそれや、熱処理用の設備に費用がかかるおそれがある。 On the other hand, when it exceeds 350 ° C., fear and the substrate having no heat resistance can not be used, it may be expensive to equipment for heat treatment. 熱処理工程の温度は、使用する基板の耐熱性によって適宜選択されるが、より好ましい温度は150℃〜300℃である。 Temperature heat treatment step is appropriately selected depending on the heat resistance of the substrate used, and more preferred temperature is 0.99 ° C. to 300 ° C..

熱処理時間は、通常1秒〜24時間が好ましいが、処理温度により調整することが好ましい。 Heat treatment time is preferably usually 1 second to 24 hours, it is preferable to adjust the treatment temperature.
例えば、70〜180℃では、10分から24時間がより好ましく、20分から6時間がさらに好ましく、30分〜3時間が特に好ましい。 For example, at 70 to 180 ° C., more preferably from 10 minutes to 24 hours, more preferably 20 minutes to 6 hours, particularly preferably 30 minutes to 3 hours. 180〜260℃では、6分から4時間がより好ましく、15分から2時間がさらに好ましい。 At 180 to 260 ° C., more preferably 6 minutes to 4 hours, more preferably 15 minutes to 2 hours. 260〜300℃では、30秒から4時間がより好ましく、1分から2時間が特に好ましい。 At 260 to 300 ° C., more preferably from 4 hours to 30 seconds, 1 minute to 2 hours is particularly preferred. 300〜350℃では、1秒から1時間がより好ましく、2秒から30分が特に好ましい。 At 300 to 350 ° C., more preferably from 1 hour to 1 second, particularly preferably 2 seconds to 30 minutes.

半導体層の成膜時の水分圧は、10 −3 Pa以下であることが好ましく、10 −4 Pa以下であることがより好ましく、10 −5 Pa以下であることがさらに好ましい。 Water pressure during the film formation of the semiconductor layer is preferably 10 -3 Pa or less, more preferably 10 -4 Pa or less, and more preferably not more than 10 -5 Pa. 水分圧10 −3 Paより大きいと、非局在準位のエネルギー幅(E )が大きくなったり、In−Inの平均結合距離が大きくなったり、キャリアの散乱が大きくなるおそれがある。 Larger than water pressure 10 -3 Pa, delocalized may become level energy width (E 0) is large, or larger the average bond length an In-an In, scattering of carriers may become large. また、トランジスタとして用いた際に、移動度が低下したり、閾値電圧が大きくなりすぎるおそれがある。 Furthermore, when used as a transistor, or the mobility is lowered, and the threshold voltage becomes too large. これは、確認は難しいが酸化インジウム中に水酸基が生成したためと考えられる。 This is confirmed difficult but presumably because the hydroxyl group was formed in the indium oxide.

尚、本発明の製造方法においては、半導体層を成膜した後、ウェットプロセスを経た後に加熱することが好ましい。 In the production method of the present invention, after forming a semiconductor layer, it is preferable to heat after being subjected to a wet process. 例えば、図1等に示すようなボトムゲート型トランジスタの場合、半導体層成膜、ソース・ドレイン電極成膜、ソース・ドレイン電極のパターニングの順で実施されるが、ソース・ドレイン電極のパターニング工程で半導体層が薬液に浸漬するのであれば、半導体層の加熱工程は少なくとも薬液浸漬後に行う方がよい。 For example, in the case of a bottom-gate-type transistor as shown in FIG. 1 or the like, the semiconductor layer forming the source and drain electrodes deposition, but is performed in the order of patterning of the source and drain electrodes, in the step of patterning the source and drain electrodes if the semiconductor layer is immersed in the chemical, the heating step of the semiconductor layer is better performed after at least chemical immersion. 加熱工程より後に半導体膜が薬液に浸漬すると、少量の残渣が半導体内部に包含され、移動度劣化等半導体の性能に悪影響を与えるからである。 When the semiconductor film after the heating step is immersed in the chemical solution, because the small amount of residue is contained within the semiconductor, adversely affect the performance of the mobility deterioration semiconductor.

本発明のトランジスタでは、チャンネル幅Wとチャンネル長Lの比W/L(図2参照。)が、通常0.1〜100、好ましくは1〜20、特に好ましくは2〜8である。 In the transistor of the present invention, the ratio of the channel width W and the channel length L W / L (see FIG. 2.) Is usually 0.1 to 100, preferably 1 to 20, particularly preferably 2 to 8. W/Lが100を越えると漏れ電流が増えたり、on−off比が低下したりするおそれがある。 Or increasing leakage current when W / L exceeds 100, on-off ratio may be lowered. 0.1より小さいと電界効果移動度が低下したり、ピンチオフが不明瞭になったりするおそれがある。 0.1 lowered is smaller than the field effect mobility, pinch-off is likely to be or become unclear.

本発明の電解効果型トランジスタは、論理回路、メモリ回路、差動増幅回路等の集積回路に適用できる。 Field effect transistor of the present invention is applicable logic circuit, a memory circuit, the integrated circuit such as a differential amplifier circuit. 特に、液晶ディスプレイ又は有機ELディスプレイを駆動させるスイッチング素子として使用できる。 In particular, it can be used as a switching element for driving a liquid crystal display or an organic EL display.
本発明の液晶ディスプレイ又は有機ELディスプレイでは、駆動素子に上述した本発明の電解効果型トランジスタを使用する。 The liquid crystal display or an organic EL display of the present invention, a field effect transistor of the present invention described above to the drive element. その他の構成については、液晶ディスプレイ又は有機ELディスプレイの分野において公知であるものを適宜採用できる。 Other configurations can be appropriately used those known in the field of liquid crystal display or an organic EL display.

実施例1 Example 1
A. A. ターゲットの作製 原料として、酸化インジウムと酸化亜鉛の粉末を、In/(In+Zn)が0.20(原子比)、Zn/(In+Zn)が0.80となるように混合した。 As the manufacturing material of the target, the powder of indium oxide and zinc oxide, In / (In + Zn) is 0.20 (atomic ratio), Zn / (In + Zn) was mixed in a 0.80. これを湿式ボールミルに供給し、72時間混合粉砕して原料微粉末を得た。 This was supplied to a wet ball mill to obtain a raw material fine powder was mixed and ground for 72 hours.
得られた原料微粉末を造粒した後、直径10cm、厚さ5mmの寸法にプレス成形して、これを焼成炉に入れ、1,500℃、12時間の条件で焼成して、焼結体(ターゲット)を得た。 After granulating the resulting raw material fine powder was press-molded into a size of a diameter of 10 cm, a thickness of 5 mm, was placed in a firing furnace and fired under the conditions of 1,500 ° C., 12 hours, the sintered body the (target) was obtained.
ターゲットを粉砕し発光分光分析(ICP)で分析したところ、Sn(錫)、Ge(ゲルマニウム)、Si(シリコン)、Ti(チタン)、Zr(ジルコニウム)、Hf(ハフニウム)等の不純物は含まれていなかった。 Was analyzed by pulverizing the target emission spectroscopy (ICP), Sn (tin), Ge (germanium), Si (silicon), Ti (titanium), Zr (zirconium), impurities such as Hf (hafnium) is included It did not. また、ターゲットのバルク抵抗は30mΩ、理論相対密度は0.96であった。 Moreover, the bulk resistance of the target is 30 m [Omega], the theoretical relative density was 0.96.

B. B. 半導体層の組成評価試料の作製 上記Aで得たスパッタリングターゲットを、DCスパッタ法の一つであるDCマグネトロンスパッタリング法の成膜装置に装着し、ガラス基板(コーニング1737)上に透明導電膜(半導体層)を成膜した。 The sputtering target obtained in Preparation A above composition evaluation samples of the semiconductor layer, attached to the deposition apparatus of a DC magnetron sputtering method which is one of the DC sputtering method, a glass substrate a transparent conductive film on the (Corning 1737) (Semiconductor layer) was formed.
ここでのスパッタ条件としては、基板温度;25℃、到達圧力;1×10 −6 Pa、雰囲気ガス;Ar99%及び酸素1.0%、スパッタ圧力(全圧);2×10 −1 Pa、投入電力100W、成膜時間8分間、S−T距離100mmとした。 The sputtering conditions herein, the substrate temperature; 25 ° C., ultimate pressure; 1 × 10 -6 Pa, atmospheric gas; Ar99% and oxygen 1.0%, sputtering pressure (total pressure); 2 × 10 -1 Pa, input power 100W, film forming time 8 minutes to form a S-T distance 100 mm.
成膜前に、チャンバーを十分にベーキングし、到達圧力を十分に下げ、ロードロックを用い基板を投入することで、成膜時の水分圧を低減した。 Before deposition, the chamber was baked sufficiently, sufficiently lower the ultimate pressure, by placing the substrate using a load lock, a reduced water pressure during the film formation. 四重極質量分析器(Q−mass)でスパッタチャンバー中のH O(水)を分析し、成膜時の水分圧を測定したところ1×10 −6 Pa以下であった。 Analyzing quadrupole mass spectrometer (Q-mass) H 2 in the sputtering chamber with O (water) was 1 × 10 -6 Pa or less was measured water partial pressure during the film formation.

この結果、ガラス基板上に、膜厚が10nmの酸化物薄膜が形成された。 As a result, on the glass substrate, the film thickness is 10nm oxide thin film was formed.
尚、得られた膜組成をICP法で分析したところ、原子比〔In/(In+Zn)〕が0.20、原子比〔Zn/(In+Zn)〕が0.80であった。 Incidentally, when the resulting film composition was analyzed by the ICP method, the atomic ratio [In / (In + Zn)] is 0.20, atomic ratio [Zn / (In + Zn)] was 0.80.
尚、電子線回折の回折パターンから、半導体層は非晶質であった。 Incidentally, from the diffraction pattern of electron diffraction, the semiconductor layer was amorphous.

C. C. 電界効果型トランジスタの作製 図1に示す電界効果型トランジスタと同様のトランジスタを作製した。 It was produced in the same manner as transistors and field-effect transistor shown in producing Figure 1 of the field effect transistor.
熱酸化膜付きシリコン基板上に、室温のRFスパッタリングでモリブデン金属を200nm積層した後、ウェットエッチングでパターニングし、ゲート電極を作製した。 With a thermal oxidation film on a silicon substrate, after 200nm laminated molybdenum metal in RF sputtering at room temperature, it was patterned by wet etching to prepare the gate electrode.
次に、ゲート電極を作製した基板にプラズマ化学気相成長装置(PECVD)にて、SiNxを300℃で成膜(厚さ200nm)し、ゲート絶縁膜とした。 Next, by a plasma chemical vapor deposition apparatus (PECVD) to a substrate to form a gate electrode was deposited (thickness 200 nm) at 300 ° C. The SiNx, and a gate insulating film.
次に、上記Aで製造したターゲットを用い、上記Bの条件と同様にして、厚さ10nmの薄膜を成膜し、その後パターニングして半導体層を形成した。 Then, using a target produced by the above A, in the same manner as the above conditions B, forming a thin film having a thickness of 10 nm, to form a semiconductor layer and thereafter patterning.
次に、リフトオフプロセス、RFマグネトロンスパッタリング(室温、Ar100%)、及びエッチングにより、In −ZnOからなるソース/ドレイン電極を形成した。 Then, lift-off process, RF magnetron sputtering (room temperature, Ar 100%), and by etching to form the source / drain electrodes made of In 2 O 3 -ZnO.
エッチング後に、トランジスタを空気中300℃で1時間熱処理を加えた。 After etching, the transistor plus one hour heat treatment at 300 ° C. in air.
その上に、SiO 保護層(パッシベーション膜)を形成し、電界効果型トランジスタを製造した(図2のWが20μm、Lが5μmのボトムゲート型の電界効果型トランジスタ)。 Thereon, SiO 2 protective layer (passivation film) was formed, to produce a field effect transistor (W is 20 [mu] m, field effect transistor having a bottom gate type L is 5μm in Figure 2).

この電界効果型トランジスタについて、半導体パラメーターアナライザー(ケースレー4200)を用い、室温・真空中(10 −3 Pa)・遮光環境下で測定し、移動度(μ)を求めた。 This field effect transistor, a semiconductor parameter analyzer (Keithley 4200), measured at room temperature, vacuum (10 -3 Pa), the light shielding environment, was determined mobility (mu).
測定結果を表1に示す。 The measurement results are shown in Table 1.

実施例2〜77、比較例1〜15 Example 2-77, Comparative Examples 1-15
半導体層の組成比及びトランジスタの寸法を表1〜3のように変更した以外は、実施例1と同様にターゲット及びトランジスタを作製し、評価した。 Except that the dimensions of the composition ratio and the transistor of the semiconductor layer were changed as shown in Table 1-3 was prepared in the same manner as the target and transistors as in Example 1 and evaluated.
測定結果を表1に示す。 The measurement results are shown in Table 1.
尚、比較例1では、半導体層の厚さが薄すぎるため、移動度の評価が正しくできなかった。 In Comparative Example 1, since the thickness of the semiconductor layer is too thin, the evaluation of the mobility can not be correctly.

本発明の電解効果型トランジスタは、論理回路、メモリ回路、差動増幅回路等の集積回路に適用できる。 Field effect transistor of the present invention is applicable logic circuit, a memory circuit, the integrated circuit such as a differential amplifier circuit. 特に、液晶ディスプレイ又は有機ELディスプレイを駆動させるスイッチング素子として好適に使用できる。 In particular, it can be suitably used as a switching element for driving a liquid crystal display or an organic EL display.

本発明の一実施形態の電界効果型トランジスタの概略断面図である。 It is a schematic cross-sectional view of a field effect transistor according to one embodiment of the present invention. 電界効果型トランジスタ1の概略上面図である。 It is a schematic top view of a field effect transistor 1. 本発明の他の実施形態の電界効果型トランジスタの概略断面図である。 It is a schematic cross-sectional view of a field effect transistor according to another embodiment of the present invention. 本発明の他の実施形態の電界効果型トランジスタの概略断面図である。 It is a schematic cross-sectional view of a field effect transistor according to another embodiment of the present invention. 本発明の他の実施形態の電界効果型トランジスタの概略断面図である。 It is a schematic cross-sectional view of a field effect transistor according to another embodiment of the present invention. 本発明の他の実施形態の電界効果型トランジスタの概略断面図である。 It is a schematic cross-sectional view of a field effect transistor according to another embodiment of the present invention. 本発明の他の実施形態の電界効果型トランジスタの概略断面図である。 It is a schematic cross-sectional view of a field effect transistor according to another embodiment of the present invention.

符号の説明 DESCRIPTION OF SYMBOLS

1,2,3,4,5,6 電解効果型トランジスタ 10,30 基板 11 熱酸化膜 12,32 ゲート電極 13,33 ゲート絶縁膜 14,34 半導体層 14a 半導体層の一端 14b 半導体層の他端 15,35 ソース電極 16,36 ドレイン電極 17,37 保護層 21 保護層 22 遮光層 23,23' コンタクト層 1,2,3,4,5,6 other end of the one end 14b the semiconductor layer of the field effect transistor 10 and 30 the substrate 11 thermal oxide film 12 and 32 the gate electrode 13 and 33 gate insulating film 14 and 34 the semiconductor layer 14a semiconductor layer 15 and 35 the source electrodes 16 and 36 the drain electrode 17, 37 protective layer 21 protective layer 22 light shielding layer 23, 23 'contact layer

Claims (4)

  1. 基板上に、少なくとも半導体層と、半導体層の保護層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有し、 On a substrate, comprising at least a semiconductor layer, and the protective layer of the semiconductor layer, a source electrode, a drain electrode, a gate insulating film, a gate electrode,
    前記ソース電極とドレイン電極が、半導体層を介して接続してあり、 The source electrode and the drain electrode, Yes connected via the semiconductor layer,
    前記ゲート電極と前記半導体層の間にゲート絶縁膜があり、 There is a gate insulating film between said semiconductor layer and said gate electrode,
    前記半導体層の少なくとも一面側に保護層を有し、 A protective layer on at least one surface of the semiconductor layer,
    前記半導体層の厚さが1nm以上15nm以下であり、ソース電極とドレイン電極との間が0.5μm以上50μm以下であり、 The thickness of the semiconductor layer has a 1nm or 15nm or less, or less 50μm between the 0.5μm or the source electrode and the drain electrode,
    前記半導体層が、少なくともIn(インジウム)元素及びZn(亜鉛)元素、又はIn元素、Zn元素及び元素Xを含有し、In元素及びZn元素の含有率(原子比)が下記の(1)及び(2)を満たす、電界効果型トランジスタ。 The semiconductor layer is, at least In (indium) element and Zn (zinc) element, or In element, containing Zn element and the element X, the content of In element and Zn element (atomic ratio) of the following (1) and satisfy (2), field-effect transistor.
    In/(In+Zn+X)=0.200〜0.600 (1) In / (In + Zn + X) = 0.200~0.600 (1)
    Zn/(In+Zn+X)=0.200〜0.800 (2) Zn / (In + Zn + X) = 0.200~0.800 (2)
  2. 前記半導体層が非晶質である請求項1に記載の電界効果型トランジスタ。 The field effect transistor according to claim 1 semiconductor layer is amorphous.
  3. 複合酸化物の焼結ターゲットを用い、DC又はACスパッタリングにより半導体層を成膜する工程と、 Using a sintered target of a composite oxide, a step of forming a semiconductor layer by a DC or AC sputtering,
    半導体層を形成した後に70〜350℃で熱処理する工程を含む請求項1又は2に記載の電界効果型トランジスタの製造方法。 Method for producing a field effect transistor according to claim 1 or 2 comprising the step of heat treatment at seventy to three hundred fifty ° C. after forming the semiconductor layer.
  4. 請求項1又は2に記載の電界効果型トランジスタを使用した液晶ディスプレイ又は有機エレクトロルミネッセンスディスプレイ。 Liquid crystal display or an organic electroluminescence display using the field-effect transistor according to claim 1 or 2.
JP2008102492A 2008-04-10 2008-04-10 Field-effect transistor using oxide semiconductor, and its manufacturing method Pending JP2009253204A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008102492A JP2009253204A (en) 2008-04-10 2008-04-10 Field-effect transistor using oxide semiconductor, and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008102492A JP2009253204A (en) 2008-04-10 2008-04-10 Field-effect transistor using oxide semiconductor, and its manufacturing method

Publications (1)

Publication Number Publication Date
JP2009253204A true JP2009253204A (en) 2009-10-29

Family

ID=41313580

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008102492A Pending JP2009253204A (en) 2008-04-10 2008-04-10 Field-effect transistor using oxide semiconductor, and its manufacturing method

Country Status (1)

Country Link
JP (1) JP2009253204A (en)

Cited By (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011103402A (en) * 2009-11-11 2011-05-26 Idemitsu Kosan Co Ltd High-mobility field-effect transistor using oxide semiconductor
WO2011065208A1 (en) * 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2011119706A (en) * 2009-10-30 2011-06-16 Semiconductor Energy Lab Co Ltd Semiconductor device and method of manufacturing the same
KR20110072808A (en) * 2009-12-23 2011-06-29 삼성전자주식회사 Thin film transistor, manufacturing method thereof and display substrate using the thin film transistor
WO2011105343A1 (en) * 2010-02-26 2011-09-01 シャープ株式会社 Semiconductor device, method for manufacturing same, and display device
JP2011171703A (en) * 2009-10-30 2011-09-01 Semiconductor Energy Lab Co Ltd Voltage regulator circuit
WO2011126093A1 (en) * 2010-04-07 2011-10-13 株式会社神戸製鋼所 Oxide for semiconductor layer of thin film transistor, sputtering target, and thin film transistor
JP2011216606A (en) * 2010-03-31 2011-10-27 Fujifilm Corp Method of manufacturing thin film transistor
JP2011216585A (en) * 2010-03-31 2011-10-27 Fujifilm Corp Method of manufacturing thin film field-effect transistor
JP2011243972A (en) * 2010-04-23 2011-12-01 Semiconductor Energy Lab Co Ltd Method for manufacturing semiconductor device, and semiconductor device
JP2012039101A (en) * 2010-07-16 2012-02-23 Semiconductor Energy Lab Co Ltd Semiconductor device
WO2012029455A1 (en) * 2010-08-31 2012-03-08 Jx日鉱日石金属株式会社 Sintered oxide and oxide semiconductor thin film
WO2012029454A1 (en) * 2010-08-31 2012-03-08 Jx日鉱日石金属株式会社 Sintered oxide and oxide semiconductor thin film
WO2012121332A1 (en) * 2011-03-09 2012-09-13 株式会社神戸製鋼所 Oxide for semiconductor layer for thin film transistor, semiconductor layer for thin film transistor which comprises said oxide, and thin film transistor
WO2012137711A1 (en) 2011-04-08 2012-10-11 シャープ株式会社 Semiconductor device and display device
JP2012212941A (en) * 2009-12-04 2012-11-01 Semiconductor Energy Lab Co Ltd Semiconductor device
CN102779758A (en) * 2012-07-24 2012-11-14 复旦大学 Manufacture method of thin film transistor and with indium zinc aluminum oxide as channel layer
JP2012238678A (en) * 2011-05-10 2012-12-06 Idemitsu Kosan Co Ltd Thin film transistor
CN102832251A (en) * 2011-06-15 2012-12-19 广东中显科技有限公司 Flexible semitransparent indium gallium zinc oxide (IGZO) thin film transistor
CN102986034A (en) * 2010-07-02 2013-03-20 惠普发展公司,有限责任合伙企业 Thin film transistors
JP2014103415A (en) * 2009-11-06 2014-06-05 Semiconductor Energy Lab Co Ltd Oxide semiconductor film and semiconductor device
JP2014207472A (en) * 2010-05-21 2014-10-30 株式会社半導体エネルギー研究所 Semiconductor device
US8884272B2 (en) 2009-08-18 2014-11-11 Fujifilm Corporation Amorphous oxide semiconductor material, field-effect transistor, and display device
JP2015035614A (en) * 2010-02-05 2015-02-19 株式会社半導体エネルギー研究所 Semiconductor device
KR101517944B1 (en) * 2009-11-27 2015-05-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the same
US9035295B2 (en) 2010-04-14 2015-05-19 Sharp Kabushiki Kaisha Thin film transistor having an oxide semiconductor thin film formed on a multi-source drain electrode
JP2015156504A (en) * 2010-03-05 2015-08-27 株式会社半導体エネルギー研究所 Semiconductor device manufacturing method
JP2016026389A (en) * 2010-04-07 2016-02-12 株式会社神戸製鋼所 Oxide for semiconductor layer of thin film transistor, sputtering target, and thin film transistor
JP2016048802A (en) * 2009-11-13 2016-04-07 株式会社半導体エネルギー研究所 Semiconductor device
US9391209B2 (en) 2010-02-05 2016-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2016208060A (en) * 2011-02-02 2016-12-08 株式会社半導体エネルギー研究所 Semiconductor device
JP2017050567A (en) * 2010-04-23 2017-03-09 株式会社半導体エネルギー研究所 Method for manufacturing semiconductor device
JP2017135405A (en) * 2010-06-18 2017-08-03 株式会社半導体エネルギー研究所 Semiconductor device
JP2017201725A (en) * 2013-04-12 2017-11-09 株式会社半導体エネルギー研究所 Semiconductor device
JP2017220674A (en) * 2011-04-27 2017-12-14 株式会社半導体エネルギー研究所 Manufacturing method for semiconductor device
JP2018060225A (en) * 2010-01-20 2018-04-12 株式会社半導体エネルギー研究所 Electronic apparatus

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006245105A (en) * 2005-03-01 2006-09-14 Setsunan Univ Zinc oxide-based transistor
JP2007134496A (en) * 2005-11-10 2007-05-31 Fuji Electric Holdings Co Ltd Thin-film transistor
JP2008053356A (en) * 2006-08-23 2008-03-06 Canon Inc Method for manufacturing thin film transistor using amorphous oxide semiconductor film

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006245105A (en) * 2005-03-01 2006-09-14 Setsunan Univ Zinc oxide-based transistor
JP2007134496A (en) * 2005-11-10 2007-05-31 Fuji Electric Holdings Co Ltd Thin-film transistor
JP2008053356A (en) * 2006-08-23 2008-03-06 Canon Inc Method for manufacturing thin film transistor using amorphous oxide semiconductor film

Cited By (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8884272B2 (en) 2009-08-18 2014-11-11 Fujifilm Corporation Amorphous oxide semiconductor material, field-effect transistor, and display device
US8766608B2 (en) 2009-10-30 2014-07-01 Semiconductor Energy Laboratory Co., Ltd. Voltage regulator circuit and semiconductor device, including transistor using oxide semiconductor
JP2011119706A (en) * 2009-10-30 2011-06-16 Semiconductor Energy Lab Co Ltd Semiconductor device and method of manufacturing the same
US9236402B2 (en) 2009-10-30 2016-01-12 Semiconductor Energy Laboratory Co., Ltd. Voltage regulator circuit
JP2011171703A (en) * 2009-10-30 2011-09-01 Semiconductor Energy Lab Co Ltd Voltage regulator circuit
JP2014103415A (en) * 2009-11-06 2014-06-05 Semiconductor Energy Lab Co Ltd Oxide semiconductor film and semiconductor device
JP2017034268A (en) * 2009-11-06 2017-02-09 株式会社半導体エネルギー研究所 Method for manufacturing semiconductor device
JP2011103402A (en) * 2009-11-11 2011-05-26 Idemitsu Kosan Co Ltd High-mobility field-effect transistor using oxide semiconductor
JP2016048802A (en) * 2009-11-13 2016-04-07 株式会社半導体エネルギー研究所 Semiconductor device
US10056494B2 (en) 2009-11-13 2018-08-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2016086182A (en) * 2009-11-13 2016-05-19 株式会社半導体エネルギー研究所 Semiconductor device
JP2017123484A (en) * 2009-11-27 2017-07-13 株式会社半導体エネルギー研究所 Method of manufacturing semiconductor device and method of manufacturing liquid crystal display device
JP2011135061A (en) * 2009-11-27 2011-07-07 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the same
KR101517944B1 (en) * 2009-11-27 2015-05-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the same
KR101506304B1 (en) * 2009-11-27 2015-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the same
US9748436B2 (en) 2009-11-27 2017-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011065208A1 (en) * 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2013093621A (en) * 2009-11-27 2013-05-16 Semiconductor Energy Lab Co Ltd Semiconductor device
CN103426935A (en) * 2009-11-27 2013-12-04 株式会社半导体能源研究所 Semiconductor device and method for manufacturing the same
US8471256B2 (en) 2009-11-27 2013-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102640292A (en) * 2009-11-27 2012-08-15 株式会社半导体能源研究所 Semiconductor device and method for manufacturing the same
JP2012212941A (en) * 2009-12-04 2012-11-01 Semiconductor Energy Lab Co Ltd Semiconductor device
US9224609B2 (en) 2009-12-04 2015-12-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device using oxide semiconductor
US10332996B2 (en) 2009-12-04 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9570621B2 (en) 2009-12-23 2017-02-14 Samsung Display Co., Ltd. Display substrate, method of manufacturing the same
JP2011135086A (en) * 2009-12-23 2011-07-07 Samsung Electronics Co Ltd Thin-film transistor, method of manufacturing the same, and display substrate using the same
KR101711870B1 (en) * 2009-12-23 2017-03-06 삼성디스플레이 주식회사 Thin film transistor, manufacturing method thereof and display substrate using the thin film transistor
KR20110072808A (en) * 2009-12-23 2011-06-29 삼성전자주식회사 Thin film transistor, manufacturing method thereof and display substrate using the thin film transistor
JP2018060225A (en) * 2010-01-20 2018-04-12 株式会社半導体エネルギー研究所 Electronic apparatus
US9391209B2 (en) 2010-02-05 2016-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015035614A (en) * 2010-02-05 2015-02-19 株式会社半導体エネルギー研究所 Semiconductor device
WO2011105343A1 (en) * 2010-02-26 2011-09-01 シャープ株式会社 Semiconductor device, method for manufacturing same, and display device
JP2015156504A (en) * 2010-03-05 2015-08-27 株式会社半導体エネルギー研究所 Semiconductor device manufacturing method
JP2011216606A (en) * 2010-03-31 2011-10-27 Fujifilm Corp Method of manufacturing thin film transistor
JP2011216585A (en) * 2010-03-31 2011-10-27 Fujifilm Corp Method of manufacturing thin film field-effect transistor
CN102792451A (en) * 2010-04-07 2012-11-21 株式会社神户制钢所 Oxide for semiconductor layer of thin film transistor, sputtering target, and thin film transistor
WO2011126093A1 (en) * 2010-04-07 2011-10-13 株式会社神戸製鋼所 Oxide for semiconductor layer of thin film transistor, sputtering target, and thin film transistor
JP2012124446A (en) * 2010-04-07 2012-06-28 Kobe Steel Ltd Oxide for semiconductor layer of thin film transistor and sputtering target, and thin film transistor
JP2016026389A (en) * 2010-04-07 2016-02-12 株式会社神戸製鋼所 Oxide for semiconductor layer of thin film transistor, sputtering target, and thin film transistor
US9035295B2 (en) 2010-04-14 2015-05-19 Sharp Kabushiki Kaisha Thin film transistor having an oxide semiconductor thin film formed on a multi-source drain electrode
JP2017050567A (en) * 2010-04-23 2017-03-09 株式会社半導体エネルギー研究所 Method for manufacturing semiconductor device
US9373707B2 (en) 2010-04-23 2016-06-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device with steps of heat treatment in nitrogen containing atmosphere, oxygen doping treatment and heat treatment in oxygen containing atmosphere
JP2011243972A (en) * 2010-04-23 2011-12-01 Semiconductor Energy Lab Co Ltd Method for manufacturing semiconductor device, and semiconductor device
JP2014207472A (en) * 2010-05-21 2014-10-30 株式会社半導体エネルギー研究所 Semiconductor device
JP2016042591A (en) * 2010-05-21 2016-03-31 株式会社半導体エネルギー研究所 Semiconductor device
US9299723B2 (en) 2010-05-21 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with light-blocking layers
JP2017135405A (en) * 2010-06-18 2017-08-03 株式会社半導体エネルギー研究所 Semiconductor device
JP2013531383A (en) * 2010-07-02 2013-08-01 ヒューレット−パッカード デベロップメント カンパニー エル.ピー.Hewlett‐Packard Development Company, L.P. Thin film transistor
CN102986034A (en) * 2010-07-02 2013-03-20 惠普发展公司,有限责任合伙企业 Thin film transistors
JP2012039101A (en) * 2010-07-16 2012-02-23 Semiconductor Energy Lab Co Ltd Semiconductor device
KR101303987B1 (en) 2010-08-31 2013-09-04 제이엑스 닛코 닛세키 킨조쿠 가부시키가이샤 Sintered oxide and oxide semiconductor thin film
WO2012029455A1 (en) * 2010-08-31 2012-03-08 Jx日鉱日石金属株式会社 Sintered oxide and oxide semiconductor thin film
JP2012054335A (en) * 2010-08-31 2012-03-15 Jx Nippon Mining & Metals Corp Oxide sintered compact and oxide semiconductor thin film
WO2012029454A1 (en) * 2010-08-31 2012-03-08 Jx日鉱日石金属株式会社 Sintered oxide and oxide semiconductor thin film
JP2012054336A (en) * 2010-08-31 2012-03-15 Jx Nippon Mining & Metals Corp Oxide sintered compact and oxide semiconductor thin film
KR101331293B1 (en) 2010-08-31 2013-11-20 제이엑스 닛코 닛세키 킨조쿠 가부시키가이샤 Sintered oxide and oxide semiconductor thin film
JP2016208060A (en) * 2011-02-02 2016-12-08 株式会社半導体エネルギー研究所 Semiconductor device
US10256091B2 (en) 2011-03-09 2019-04-09 Kobe Steel, Ltd. Oxide for semiconductor layer of thin-film transistor, semiconductor layer of thin-film transistor having said oxide, and thin-film transistor
WO2012121332A1 (en) * 2011-03-09 2012-09-13 株式会社神戸製鋼所 Oxide for semiconductor layer for thin film transistor, semiconductor layer for thin film transistor which comprises said oxide, and thin film transistor
JP2017050545A (en) * 2011-03-09 2017-03-09 株式会社神戸製鋼所 Method for manufacturing oxide for semiconductor layer of thin-film transistor, and method for enhancement of thin film transistor in characteristic
CN103415926A (en) * 2011-03-09 2013-11-27 株式会社神户制钢所 Oxide for semiconductor layer for thin film transistor, semiconductor layer for thin film transistor which comprises said oxide, and thin film transistor
JP5284553B2 (en) * 2011-04-08 2013-09-11 シャープ株式会社 Semiconductor device and a display device
WO2012137711A1 (en) 2011-04-08 2012-10-11 シャープ株式会社 Semiconductor device and display device
JP2017220674A (en) * 2011-04-27 2017-12-14 株式会社半導体エネルギー研究所 Manufacturing method for semiconductor device
US10249651B2 (en) 2011-04-27 2019-04-02 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR20140022874A (en) * 2011-05-10 2014-02-25 이데미쓰 고산 가부시키가이샤 Thin-film transistor
KR101979468B1 (en) * 2011-05-10 2019-05-16 이데미쓰 고산 가부시키가이샤 Thin-film transistor
JP2012238678A (en) * 2011-05-10 2012-12-06 Idemitsu Kosan Co Ltd Thin film transistor
US9054196B2 (en) 2011-05-10 2015-06-09 Idemitsu Kosan Co., Ltd. Sputtering target comprising an oxide sintered body comprising In, Ga, and Zn
CN102832251A (en) * 2011-06-15 2012-12-19 广东中显科技有限公司 Flexible semitransparent indium gallium zinc oxide (IGZO) thin film transistor
CN102779758A (en) * 2012-07-24 2012-11-14 复旦大学 Manufacture method of thin film transistor and with indium zinc aluminum oxide as channel layer
JP2017201725A (en) * 2013-04-12 2017-11-09 株式会社半導体エネルギー研究所 Semiconductor device
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film

Similar Documents

Publication Publication Date Title
KR101612130B1 (en) Sputtering target, oxide semiconductor film and semiconductor device
JP5704790B2 (en) Thin film transistor, and a display device
CN102132414B (en) Field-effect transistor, method for manufacturing same, and sputtering target
CN101257048B (en) Thin film transistor and method of manufacturing the same
JP5345456B2 (en) Thin film field effect transistor
CN1938791B (en) Transparent conductive film, process for producing the same, transparent conductive base material and luminescent device
US8158974B2 (en) Semiconductor device, polycrystalline semiconductor thin film, process for producing polycrystalline semiconductor thin film, field effect transistor, and process for producing field effect transistor
US8748879B2 (en) Semiconductor device, thin film transistor and a method for producing the same
JP5250929B2 (en) Transistor and a method of manufacturing the same
JP5467728B2 (en) Thin film field effect transistor and manufacturing method thereof
US20100283055A1 (en) Tft substrate and tft substrate manufacturing method
JP5244331B2 (en) Amorphous oxide semiconductor thin film, a method of manufacturing the same, a method of manufacturing a thin film transistor, field effect transistor, light emitting device, a display device and a sputtering target
CN101309864B (en) Semiconductor thin film, method for producing same, and thin film transistor
JP5723262B2 (en) Thin film transistor and the sputtering target
US20130009111A1 (en) Oxide for semiconductor layer of thin film transistor, sputtering target, and thin film transistor
JP5137146B2 (en) Semiconductor device and manufacturing method thereof
KR101312774B1 (en) Semiconductor thin film and method for manufacturing same, and thin film transistor
JP5121254B2 (en) Thin film transistor and a display device
KR101489652B1 (en) Thin film transistor array substrate and method of fabricating the same
WO2009091013A1 (en) Field effect transistor, semiconductor device and semiconductor device manufacturing method
US20100295042A1 (en) Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
US20100163860A1 (en) Semiconductor thin film, method for manufacturing the same, thin film transistor, and active-matrix-driven display panel
KR101291977B1 (en) Semiconductor thin film, method for producing same, thin film transistor and active-matrix-driven display panel
EP2110855A1 (en) Thin film transistor and its manufacturing method
CN103258857B (en) A field effect transistor using an oxide semiconductor and a manufacturing method of

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110120

A977 Report on retrieval

Effective date: 20130131

Free format text: JAPANESE INTERMEDIATE CODE: A971007

A131 Notification of reasons for refusal

Effective date: 20130205

Free format text: JAPANESE INTERMEDIATE CODE: A131

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130404

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130827