JP2009228078A - Electroplating liquid, electroplating method and method of manufacturing semiconductor device - Google Patents

Electroplating liquid, electroplating method and method of manufacturing semiconductor device Download PDF

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Goji Kamiyoshi
剛司 神吉
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Fujitsu Ltd
富士通株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide an electroplating liquid which suppresses the occurrence of defect of a copper plated layer caused by the dissolution of a seed layer serving as an electrode in the formation of a copper wiring layer by electroplating method, and an electroplating method using the plating liquid.
SOLUTION: The electroplating method includes using an electroplating liquid which contains a polar solvent and copper sulfate dissolved in the polar solvent and in which an accelerator comprising a sulfur compound and a reducing agent having a molecular weight smaller than that of the accelerator are added.
COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は一般に半導体装置に係り、特に電解メッキ法、および電解メッキ法を使った半導体装置の製造方法に関する。 The present invention generally relates to semiconductor devices, particularly electrolytic plating method, and a method of manufacturing a semiconductor device using the electrolytic plating method.

今日の超微細化半導体集積回路装置では、基板上に形成された莫大な数の半導体素子を相互接続するために、低抵抗金属を配線パターンとした多層配線構造が使われている。 In ultrafine semiconductor integrated circuit device today, to interconnect the enormous number of semiconductor devices formed on a substrate, and a multilayer wiring structure in which the low-resistance metal wiring pattern is used. 特に銅(Cu)を配線パターンとした多層配線構造では、シリコン酸化膜、あるいはより比誘電率の低い、いわゆる低誘電率(low−K)材料よりなる層間絶縁膜中に配線溝あるいはビアホールをあらかじめ形成しておく。 Especially in multi-layer wiring structure copper (Cu) and a wiring pattern, a silicon oxide film or lower dielectric constant, a so-called low dielectric constant (low-K) the wiring groove or a via hole in the interlayer insulating film made of the material in advance previously formed. このビアホールに抵抗率が低くエレクトロマイグレーション耐性の高いCu層で充填し、余剰のCu層部分を化学機械研磨(CMP)により除去するダマシン法あるいはデュアルダマシン法が一般に使われている。 The via hole resistivity is filled with a high Cu layer having low electromigration resistance, damascene method or a dual damascene process to remove the Cu layer portion of the excess by chemical mechanical polishing (CMP) is used in general.

ダマシン法あるいはデュアルダマシン法では、層間絶縁膜中に形成された配線溝あるいはビアホールの表面を、典型的にはTaやTaNなどの高融点金属あるいはその窒化物よりなるバリアメタル膜で覆う。 The damascene method or a dual damascene method, the surfaces of the wiring trenches or via holes formed in the interlayer insulating film, typically covered with a refractory metal or a barrier metal film made of nitride thereof such as Ta or TaN. その上に薄いCuシード層をPVD法あるいはCVD法により形成し、かかるCuシード層を電極として電解メッキを行うことにより、前記配線溝あるいはビアホールをCu層により充填している。 As a thin Cu seed layer on formed by PVD or CVD, by performing electrolytic plating of such Cu seed layer as an electrode, and the wiring groove or via hole is filled with the Cu layer.
特開2002−146585号公報 JP 2002-146585 JP 特開2001−240995号公報 JP 2001-240995 JP 特開2002−317274号公報 JP 2002-317274 JP 特開2001−230252号公報 JP 2001-230252 JP 特開2001−49491号公報 JP 2001-49491 JP 特開2000−173949号公報 JP 2000-173949 JP 特開2006−261268号公報 JP 2006-261268 JP 特開2007−220882号公報 JP 2007-220882 JP 特許第3208410号 Patent No. 3208410 特開2006−299366号公報 JP 2006-299366 JP 特開2001−251085号公報 JP 2001-251085 JP 特許第3332668号 Patent No. 3332668 特開2002−4081号公報 JP 2002-4081 JP 特開2001−35812号公報 JP 2001-35812 JP 特開2001−271196号公報 JP 2001-271196 JP 特開2003−105584号公報 JP 2003-105584 JP 特許第3367655号 Patent No. 3367655 特許第3381170号 Patent No. 3381170 特許第3938356号 Patent No. 3938356 特開2007−197809号公報 JP 2007-197809 JP 特開2004−225159号公報 JP 2004-225159 JP

Cu層の電解メッキ工程では、一般的に硫酸銅などの銅塩を水などの極性溶媒に溶解した硫酸銅水溶液などの電解メッキ液が使われる。 The electroplating step of the Cu layer, typically electrolytic plating solution of copper sulfate aqueous solution prepared by dissolving in a polar solvent such as water copper salt such as copper sulfate is used. 電解メッキ液には一般に微細な配線溝やビアホールを充填するため、数種類の添加物が組みあわせて添加される。 To generalize the filling fine wiring trenches and via holes in the electrolytic plating solution, is added in combination are several additives. これらの添加物には、配線溝やビアホールを、積極的に底部から上部に向かって充填(ボトムアップ充填)するために、硫黄系化合物よりなるアクセラレータ(ブライトナ、光沢剤とも呼ばれる)と、ポリエチレングリコールやポリプロピレングリコールなど、分子量が1000〜6000程度のポリマよりなるサプレッサ(抑制剤とも呼ばれる)とが添加されている。 These additives, wiring trenches and via holes, and actively filled from the bottom toward the top in order to (bottom-up filling), accelerator consisting of sulfur-based compounds (brightener, also known as brighteners), polyethylene glycol and polypropylene glycol, suppressor molecular weight is from polymer of about 1000 to 6000 and (also called inhibitors) is added. これにさらに、分子量が10000を超え、多くは環状構造を有するポリマよりなるレベラが添加されることもある。 It addition, the molecular weight of more than 10000, often sometimes leveler consisting polymer having a cyclic structure are added. アクセラレータとサプレッサは、いずれが欠けても、所望のボトムアップ充填は得られない。 Accelerators and suppressors, all even missing, not obtained the desired bottom-up filling.

図1A〜1Eは、典型的なダマシン法によるCu配線パターンの形成工程を、図2は、かかるCu配線パターン形成の際の理想的なボトムアップ充填の例を示す。 FIG 1A~1E is a typical damascene method forming the Cu wiring pattern by step, FIG. 2 shows an example of an ideal bottom-up filling of the time of such Cu wiring pattern formation.

図1Aにおいて、絶縁膜11に配線溝あるいはビアホールを構成する凹部12を形成する。 In FIG. 1A, to form a recess 12 which forms the interconnection groove or via hole in the insulating film 11. 次に図1Bに示すように、前記凹部12の側壁面および底面に、典型的にはTaやTiなどの高融点金属、あるいはTaNやTiNなど、その導電性窒化物よりなるバリアメタル膜13が、前記凹部12に整合した形状で形成される。 Next, as shown in FIG. 1B, the side wall surface and the bottom surface of the recess 12, a refractory metal such as typically Ta or Ti, or the like TaN or TiN, the barrier metal film 13 made of the conductive nitride , it is formed by aligning a shape to the recess 12.

さらに図1Cに示すように、前記バリアメタル膜13の表面にはCuシード層14が、PVD法あるいはCVD法により、前記凹部12に整合した形状で形成される。 As further shown in FIG. 1C, Cu seed layer 14 on the surface of the barrier metal film 13, by a PVD method or a CVD method, it is formed by aligning a shape to the recess 12. さらに図1Dに示すように、前記Cuシード層14を電極とした電解メッキにより、前記凹部12にCu層15を充填する。 As further shown in FIG. 1D, by electrolytic plating using said Cu seed layer 14 electrode, filling the Cu layer 15 in the recess 12.

その際、使われる電解メッキ液に、先に説明したアクセラレータとサプレッサを添加する。 At this time, the electrolytic plating solution to be used, the addition of accelerators and suppressor described above. これにより、図2に示すように、Cu層15の充填が、前記凹部12の底部から上方に向かって生じる(ボトムアップ充填)。 Thus, as shown in FIG. 2, the filling of the Cu layer 15, resulting upward from the bottom of the recess 12 (bottom-up filling).

さらに図1Eに示すように、前記層間絶縁膜11表面の不要なCu層15をCMP法により除去する。 As further shown in FIG. 1E, the unnecessary Cu layer 15 of the interlayer insulating film 11 surface is removed by CMP. これにより、ボイドの少ない、ストレスマイグレーションやエレクトロマイグレーションに対する耐性の高いCu配線パターン15Aが得られる。 Thus, small voids, high Cu wiring pattern 15A resistance to stress migration and electro-migration is obtained.

ところが、最近の最小ビアあるいは溝径が90nm、あるいはそれ以下の超微細化多層配線構造を有する半導体装置では、電解メッキ液として、pH1以下の強酸性の液が使われるのが一般的である。 However, in a semiconductor device having recent minimum vias or groove diameter is 90 nm, or less ultrafine multilayer wiring structure, as the electrolytic plating solution, it is common to pH1 following strong acid liquid is used. この場合、薄いCuシード層14がメッキ液の作用により、溶解してしまう問題が生じることが知られている。 In this case, a thin Cu seed layer 14 by the action of the plating solution, it had dissolved problems are known.

図4は、図3Aおよび3Bに示すシード層14の、前記図1Dに示す電解メッキ工程初期における状態を示す。 4, the seed layer 14 shown in FIGS. 3A and 3B, showing a state in the electrolytic plating step initial shown in FIG 1D. ただし図4は、前記図3Aの構造において前記凹部12の側壁面を覆うシード層14を、図3Bに矢印で示す方向から見た図である。 However Figure 4, the seed layer 14 in the structure of FIG. 3A covers the sidewall surface of the recess 12, which is seen from the direction indicated by the arrow in Figure 3B. 図4では、10秒間の電解メッキ工程により、前記シード層14上に薄いCu層が形成されている。 In Figure 4, the electrolytic plating process for 10 seconds, a thin Cu layer is formed on the seed layer 14 is formed.

図4を参照するに、(A),(B)の図では前記凹部12の下部においてシード層14が溶解している。 Referring to FIG. 4, it is dissolved seed layer 14 at the bottom of the recess 12 in the figure (A), (B). また図4(C)の図では中央部のシード層14が溶解しているのがわかる。 In the diagram shown in FIG. 4 (C) it can be seen that the seed layer 14 in the central portion is dissolved. なお図4の(A)〜(C)において、凹部12の下部に見える明るい部分は、前記凹部12の底部を覆うシード層14の断面を示す。 Note in Figure 4 in (A) ~ (C), bright portions appear at the bottom of the recess 12 shows a cross-section of the seed layer 14 that covers the bottom of the recess 12. 試料作成時のへき開の結果、前記シード層14が塑性変形しているのがわかる。 Result of cleavage at the time of sample preparation, the said seed layer 14 is plastically deformed seen.

このように図1Cの構造においてシード層14が部分的に溶解すると、かかるシード層14を電極に図1Dの工程で電解メッキを行った場合、前記シード層14が欠如している部分にはCu層15の成膜は生じない。 With such seed layer 14 in the structure of FIG. 1C is partially dissolved, for such a seed layer 14 on the electrode when performing electrolytic plating in Figure 1D step, portion in which the seed layer 14 is lacking Cu the formation of the layer 15 does not occur. このため、図5に示すように、前記凹部12を充填するCu配線パターン15Aにボイドなどの欠陥が発生してしまう。 Therefore, as shown in FIG. 5, a defect such as void in Cu wiring pattern 15A that fills the recess 12 occurs.

従来、前記メッキシード層14の電解メッキ工程における溶解を抑制するため、被処理基板を電解メッキ液に浸漬する際に、予め被処理基板に電圧を印加することが行われている。 Conventionally, in order to suppress the dissolution in the electrolytic plating step of the plating seed layer 14, when of: immersing a substrate in an electrolytic plating solution, it has been carried out applying a voltage to the pre-treated substrate. 一方、被処理基板を電解メッキ液に浸漬する場合には、気泡の発生を抑制するため、被処理基板を電解メッキ液の液面に対して斜めに傾けた状態で浸漬している。 On the other hand, in the case of: immersing a substrate in an electrolytic plating solution, in order to suppress the generation of air bubbles, it is immersed in a state of obliquely inclined substrate to be processed to the liquid surface of the electrolytic plating solution. そこで、このようにバイアス電圧を印加した被処理基板を液面に対して斜めに傾けた状態で浸漬すると、浸漬された部分からCu層の堆積が直ちに開始されてしまう。 Therefore, when immersed in a state of tilting the substrate to be processed is applied such bias voltage obliquely to the liquid surface, the deposition of the Cu layer from the immersion portion from being started immediately. その結果、図1Dに示すCu層15の成膜を最適に制御することが困難になってしまう。 As a result, it possible to optimally control the deposition of the Cu layer 15 shown in FIG. 1D becomes difficult. この問題は、特にビア径が70nm以下の超微細化半導体装置製造において顕著になる。 This problem is particularly via diameter becomes remarkable in the following ultrafine semiconductor device manufacturing 70 nm.

また従来、このようなメッキシード層14の電解メッキ工程における溶解を抑制するため、特許文献1には、pH値の大きい弱酸性、あるいはアルカリ性のメッキ液を使う提案もなされている。 The prior art, in order to suppress the dissolution of such plating seed layer 14 of the electrolytic plating process, Patent Document 1, have been proposed to use a large weakly acidic or alkaline plating solution of pH values. しかし、このような技術では、特殊なメッキ液を使う必要がある。 However, in such a technology, it is necessary to use a special plating solution. また最適な成膜条件も限られる。 The optimum deposition conditions are also limited. このため、超微細化半導体装置の製造に一般的に使用するのは困難である。 Therefore, it is difficult to commonly used in the manufacture of ultrafine semiconductor device.

また、上記Cuシード層の電解メッキ工程における溶解を抑制するため、電解メッキ液に高濃度のサプレッサを添加する技術も提案されている。 Further, in order to suppress the dissolution in the electrolytic plating step of the Cu seed layer, a technique for adding a high concentration suppressor to the electrolytic plating solution it has been proposed.

図6(A)は、前記図1Cの構造に対し、アクセラレータもサプレッサも含まない硫酸銅水溶液よりなる電解メッキ液(バージンメークアップソリューション:VMS)を使ってCu層15の成膜を10秒程度行った場合についての、前記Cuシード層14の状態を示す図である。 6 (A) is to the structure of FIG. 1C, electrolytic plating solution accelerators also made of copper sulfate aqueous solution containing neither suppressor: the formation of the Cu layer 15 with the (virgin makeup solution VMS) 10 seconds for the case of performing a diagram showing the state of the Cu seed layer 14.

図6(B)は、前記図1Cの構造に対し、前記VMSにアクセラレータとして一般的に使われているジスルフィドプロパンスルホン酸(SPS)のみを添加して同様な電解メッキを短時間行った場合についての、前記Cuシード層14の状態を示す図である。 FIG. 6 (B) with respect to the structure of FIG. 1C, the case of performing short time similar electrolytic plating by adding only commonly used is to have a disulfide-propanesulfonic acid (SPS) as an accelerator in the VMS of a diagram showing the state of the Cu seed layer 14.

図6(C)は、前記図1Cの構造に対し、前記VMSにサプレッサとして一般的に使われているポリエチレングリコール(PEG)のみを添加して同様な電解メッキを短時間行った場合についての、前記Cuシード層14の状態を示す図である。 FIG. 6 (C), with respect to the structure of FIG. 1C, for the case of performing short time like electroplating with addition of only polyethylene glycol is generally used as a suppressor in the VMS (PEG), it is a diagram showing a state of the Cu seed layer 14.

図6(A)〜(C)は、前記図4(A)〜(C)と同様に、前記凹部12の側壁面を見た状態の図となっている。 FIG 6 (A) ~ (C), similar to FIG. 4 (A) ~ (C), and has a view of the state of viewing a sidewall surface of the recess 12.

図6(A)〜(C)を参照するに、VMSを使った図6(A)の場合には、前記凹部12の下部においてCuシード層14の溶解が認められ、これにアクセラレータを添加した図6(B)の場合、前記Cuシード層14の溶解がさらに促進されていることがわかる。 Referring to FIG. 6 (A) ~ (C), in the case of FIG. 6 using VMS (A), in the bottom of the recess 12 is dissolved in the Cu seed layer 14 was observed, which was added to the accelerator If in FIG. 6 (B), it can be seen that the dissolution of the Cu seed layer 14 is further promoted. 一方、図(C)に示すサプレッサのみを添加した場合には、Cuシード層14の溶解が減少しているのがわかる。 On the other hand, in the case of adding only suppressor shown in FIG. (C), it can be seen that the dissolution of the Cu seed layer 14 is reduced. ただし、溶解の問題は、図6(C)の場合でも、完全に解消しているわけではない。 However, dissolution of the problem, even in the case of FIG. 6 (C), the not completely eliminated. そこで、前記Cuシード層14の溶解の問題だけを解消するためには、電解メッキ中に高濃度のサプレッサを添加することが考えられる。 In order to solve only the problem of the dissolution of the Cu seed layer 14, it is considered that the addition of high concentrations suppressor during electroplating. しかし、サプレッサだけを添加した場合には、先に図2で説明したようなCu層による凹部12のボトムアップ充填が不可能となる。 However, the addition of only suppressor becomes impossible bottom-up filling of the recess 12 by the Cu layer as described above in FIG. また、前記凹部12の幅が70nm以下になると、図7(A),(B)に示すように、電解メッキ液にサプレッサを添加していても、凹部12の底部におけるCuシード層14の溶解は回避できない。 Further, if the width of the recess 12 is 70nm or less, FIG 7 (A), (B), the even if the addition of suppressor to the electrolytic plating solution, dissolution of the Cu seed layer 14 at the bottom of the concave portion 12 It can not be avoided. ただし図7(A),(B)は、前記Cuシード層14の、図1Dの工程において短時間Cu層15の電解メッキを行った状態を、異なった倍率で示す。 However FIG. 7 (A), (B), said the Cu seed layer 14, a state in which electroplating was performed for a short time Cu layer 15 in the step of FIG. 1D, shown at different magnifications.

一の側面によれば、電解メッキ液は、極性溶媒と、前記極性溶媒中に溶解した硫酸銅と、 According to one aspect, the electrolytic plating solution, a polar solvent, a copper sulfate dissolved in the polar solvent,
硫黄化合物よりなるアクセラレータと、前記アクセラレータよりも小さい分子量を有する還元剤と、を含む。 Including and accelerator consisting of sulfur compounds, and a reducing agent having a molecular weight of less than the accelerator.

他の側面によれば、電解メッキ方法は、銅シード層を形成された被処理基板を、電解メッキ液中に浸漬する工程と、前記電解メッキ液に浸漬された被処理基板に銅層を電解メッキにより堆積する工程と、を含み、前記電解メッキ液が、極性溶媒と、前記極性溶媒中に溶解した硫酸銅と、硫黄化合物よりなるアクセラレータと、前記アクセラレータよりも小さい分子量を有する還元剤と、を含む。 According to another aspect, the electroless plating method, electrolytic substrate to be processed which is formed a copper seed layer, a step of immersing in the electrolytic plating solution, a copper layer on a substrate to be processed, which is immersed in the electrolytic plating solution wherein depositing by plating, and the electrolytic plating solution, and a polar solvent, a copper sulfate dissolved in the polar solvent, and accelerator consisting of sulfur compounds, a reducing agent having a molecular weight of less than the accelerator, including.

他の側面によれば半導体装置の製造方法は、被処理基板上の絶縁膜中に凹部を形成する工程と、前記絶縁膜上に、前記凹部の側壁面および底面を連続して覆うようにバリアメタル膜を、前記凹部の形状に整合した形状で成膜する工程と、前記絶縁膜上に、前記バリアメタル膜を覆って銅シード層を、前記凹部の形状に整合した形状で成膜する工程と、前記銅シード層を電極とした電解メッキ法により、前記凹部を銅層により充填する工程と、前記絶縁膜上において前記銅層を、前記絶縁膜表面が露出するまで化学機械研磨法により除去する工程と、を含み、前記銅層形成に用いる電解メッキ液が、極性溶媒と、前記極性溶媒中に溶解した硫酸銅と、硫黄化合物よりなるアクセラレータと、前記アクセラレータよりも小さい分子量を有する還元 The method of manufacturing according In the semiconductor device in another aspect, the barrier as a step of forming a recess in an insulating film on the target substrate, on the insulating film, to continuously cover the side wall surface and the bottom surface of the recess step of forming a metal film, a step of forming at matched to the shape of the recess, on the insulating film, a copper seed layer over the barrier metal film, in consistent shape to the shape of the recess When removed, an electroplating method using the copper seed layer as an electrode, a step of the recess is filled by a copper layer, the copper layer on said insulating film by a chemical mechanical polishing method until the surface of the insulating film is exposed wherein the step of the electrolytic plating solution used for the copper layer formation, reduction with a polar solvent, a copper sulfate dissolved in the polar solvent, and accelerator consisting of sulfur compounds, a smaller molecular weight than the accelerator と、を含む。 And, including the.

本発明によれば、電解メッキ液を使った銅層の電解メッキ工程において、電極として使われる銅シード層に生じる溶解の問題が、前記電解メッキ液に添加された、分子量がアクセラレータの分子量よりも小さい還元剤により効果的に抑制される。 According to the present invention, in the electrolytic plating process the copper layer using electrolytic plating solution, a problem of dissolution occurring copper seed layer to be used as electrodes, the was added to the electrolytic plating solution, than the molecular weight of the molecular weight of accelerator It is effectively suppressed by small reducing agent. その結果、前記銅層により微細な凹部を下部から上部へと、順次充填することが可能となる。 As a result, to the upper from the lower fine recesses by the copper layer, it is possible to sequentially fill.

[第1の実施形態] First Embodiment
本発明の発明者は、本発明の基礎となる研究において、先に説明したCuシード層14の溶解の問題に対するアクセラレータおよびサプレッサの効果について検討した。 The inventors of the present invention, in the studies underlying the present invention was investigated the effect of the accelerator and suppressor to the problem of dissolution of the Cu seed layer 14 described above. その結果、電解メッキ液に、さらに前記アクセラレータとして使われる化合物よりも分子量の小さい例えばグルコースを還元剤として添加した場合に、前記Cuシード層14の溶解が非常に効果的に抑制されることが見出された。 As a result, the electrolytic plating solution, see further smaller as glucose molecular weight than compound used as the accelerator when added as a reducing agent, the dissolution of the Cu seed layer 14 is very effectively suppressed It was issued.

以下、本発明を実施例について説明する。 The present invention will be described examples for.

図8は、実験に使われた電解メッキ装置1の概略的構成を、図9A〜9Dは、本発明の発明者が行った実験の概要を示す。 Figure 8 is a schematic configuration of a used electrolytic plating apparatus 1 in Experiment, FIG 9A~9D shows an overview of the experiments the inventors have made the present invention.

最初に図8を参照する。 First to FIG. 8.

前記電解メッキ装置1は電解液2A中にアノード2Bを保持する容器2を備え、前記電解液2A中には被処理基板Wが浸漬される。 The electroplating apparatus 1 comprises a container 2 for holding the anode 2B in the electrolyte 2A, said in the electrolyte 2A target substrate W is immersed.

前記容器2にはタンク3が配管3A,3Bを介して接続され、前記電解液2Aは、前記容器2とタンク3の間を、前記配管3A,3Bを通って循環している。 Wherein the container 2 is a tank 3 connected via a pipe 3A, 3B, the electrolyte 2A is between the container 2 and tank 3 circulates through the pipe 3A, 3B.

さらに前記タンク3にはVMSを供給するユニット4Aと、アクセラレータを供給するユニット4Bと、サプレッサを供給するユニット4Cと、レベラを供給するユニット4Dと、還元剤を供給するユニット4Eが、それぞれのラインを介して接続されている。 Furthermore the unit 4A supplies the VMS to the tank 3, and the unit 4B for supplying accelerator, a unit 4C supplies a suppressor, a unit 4D supplying leveler, the unit 4E supplying a reducing agent, each line It is connected via a. また前記タンク3中における電解液2Aの濃度を測定する濃度測定器5が結合されている。 The concentration measuring instrument 5 to measure the concentration of the electrolyte 2A during the tank 3 is coupled. さらに電解メッキ処理の際には、前記被処理基板Wとアノード2Bに直流電源DCが接続される。 When addition of the electroplating process, a direct current power source DC is connected to the target substrate W and the anode 2B.

図9Aを参照するに、絶縁膜21中には配線溝あるいはビアホールを構成する凹部22が70nmの幅および深さで形成される。 Referring to FIG. 9A, the in the insulating film 21 recess 22 forming a wiring groove or hole is formed in the width and depth of 70 nm. さらに前記凹部22の側壁面および底面には図9Bに示すように、Ta膜よりなるバリアメタル膜23が、前記凹部22に整合した形状で、5〜6nmの膜厚で形成される。 As further illustrated in the side wall surface and the bottom surface Figure 9B of the recess 22, a barrier metal film 23 made of Ta film, in consistent shape to the recess 22, it is formed in a thickness of 5 to 6 nm. さらに図9Cに示すように、前記バリアメタル膜23の表面にはCuシード層24が、PVD法により、前記凹部12に整合した形状で、40〜100nmの膜厚で形成される。 As further shown in FIG. 9C, Cu seed layer 24 on the surface of the barrier metal film 23, by a PVD method, in matched shape into the recess 12, is formed in a thickness of 40 to 100 nm.

さらに図9Dの工程において、前記Cuシード層24を電極とした電解メッキを短時間、前記電解メッキ装置1を使って典型的には10秒間行う。 In addition Figure 9D steps, briefly electrolytic plating using the Cu seed layer 24 and the electrode, typically carried out for 10 seconds using the electroplating apparatus 1. これにより、前記Cuシード層24の表面にCu層25を約10nmの膜厚に形成する。 This forms a film thickness of about 10nm to Cu layer 25 on the surface of the Cu seed layer 24. このようにCuシード層24の表面に薄くCu層25を形成することにより、Cuシード層24中の欠陥を、より鮮明に検出することが可能となる。 By forming a thin Cu layer 25 on the surface of the Cu seed layer 24, defects in the Cu seed layer 24, it is possible to more clearly detected.

実施例1において本発明の発明者は、前記電解液2Aとして、Cuイオンを60g/Lの濃度で、また硫酸(H 2 SO 4 )を10g/Lの濃度で含み、さらに塩素(Cl)を50ppmの濃度で含む硫酸銅水溶液をVMSとして作製した。 Inventors of the present invention in Example 1, as the electrolyte 2A, at a concentration of 60 g / L of Cu ions, also comprises a sulfuric acid (H 2 SO 4) at a concentration of 10 g / L, further chlorine (Cl) to prepare a copper sulfate aqueous solution at a concentration of 50ppm as VMS. その際、実施例1ではさらに前記VMSに、アクセラレータとして化学式HO 3 S−CH 2 CH 2 CH 2 −S−S−CH 2 CH 2 CH 2 −SO 3 Hを有する分子量Mが310のジスルフィドプロパンスルホン酸(SPS)を20mg/Lの濃度で添加し、またサプレッサとして分子量が400,2000または6000のポリエチレングリコール(PEG)を添加し、サプレッサの重合度がそれぞれ異なった三種類の電解メッキ液を作製した。 At that time, the more the VMS Example 1, disulfide sulfonic molecular weight M is 310 having the formula HO 3 S-CH 2 CH 2 CH 2 -S-S-CH 2 CH 2 CH 2 -SO 3 H as an accelerator acid (SPS) was added at a concentration of 20 mg / L, also the molecular weight is added polyethylene glycol (PEG) of 400,2000 or 6000 as suppressor, making three kinds of electrolytic plating solution polymerization degree respectively different suppressors did. 一方、実施例1の実施例では、Cu層による凹部22の埋込には余り影響しないため、レベラは使用していない。 Meanwhile, in the embodiment of Example 1, because it does not affect much the embedding recess 22 by the Cu layer, a leveler is not used.

さらに実施例1においては、前記電解液2Aに前記還元剤として、分子量が180のD(+)グルコースを10〜20ppmの割合で添加している。 In yet embodiment 1, as the reducing agent in the electrolyte 2A, the molecular weight is added to 180 of D (+) glucose in a ratio of 10 to 20 ppm.

図10(A),(B)は、前記図8の電解メッキ装置1において前記図9Cの構造上にCu層25を約10nmの膜厚に形成した試料を、図9Dに示すように矢印の方向から観察した図を示す。 Figure 10 (A), (B) is a sample formed with a thickness of about 10nm to Cu layer 25 on the structure of Figure 9C in the electroplating apparatus 1 of FIG. 8, the arrow as shown in FIG. 9D It shows a diagram viewed from a direction. ここで図10(A)の試料は、グルコースを添加しなかった対照標準を示すのに対し、図10(B)の試料は、グルコースを添加した実施例1の試料を示している。 Here the sample shown in FIG. 10 (A) is, while indicating the reference standard was not added glucose, samples of FIG. 10 (B) shows the sample of Example 1 with the addition of glucose. ただし図10(A),(B)のいずれの試料でも、サプレッサとして分子量が2000のポリエチレングリコールを、300g/Lの割合で添加している。 However FIG. 10 (A), the is added in any of the sample (B), the molecular weight as suppressor of polyethylene glycol 2000, at a rate of 300 g / L.

また図10(A),(B)の実験では、前記図8の装置1において、前記被処理基板Wを前記電解メッキ液2Aに浸漬する際にはバイアス電圧を印加せず、浸漬された後、5〜10mA/cm 2の電流密度で通電を行っている。 Also FIG. 10 (A), the in experiment (B), in the apparatus 1 of FIG. 8, without applying a bias voltage at the time of immersing the substrate W in the electrolytic plating solution 2A, after being immersed , and under an electricity application at a current density of 5 to 10mA / cm 2. メッキ液の温度は25℃(常温:室温)に設定している。 Temperature of the plating solution is 25 ° C.: is set to (room temperature room temperature).

図10(A),(B)を比較すると、グルコースを添加しなかった場合には、前記Cuシード層24の溶解が、先に図4(A)〜(C)で説明したのと同様に生じているのに対し、グルコースを添加することにより、かかるCuシード層24の溶解が完全に止まっていることがわかる。 FIG. 10 (A), the Comparing (B), when not with glucose, the dissolution of the Cu seed layer 24, in the same manner as described in FIG. 4 above (A) ~ (C) occur What respect, by adding glucose, it can be seen that the dissolution of such Cu seed layer 24 is completely stopped.

図10(A),(B)の結果は、Cuシード層の溶解について、以下のメカニズムを示唆している。 FIG. 10 (A), the results of (B), for dissolution of the Cu seed layer, suggesting the following mechanism.

図11Aに概略的に示すように、電解メッキ液2A中にグルコースなどの還元剤が含まれてない場合、電解メッキ液2A中の溶存酸素によりCuシード層24が酸化され、形成されたCuOあるいはCu 2 Oなどの銅酸化物が、電解メッキ液2Aにより溶解される。 As shown schematically in FIG. 11A, if it does not contain a reducing agent such as glucose in the electrolytic plating solution 2A, Cu seed layer 24 is oxidized by oxygen dissolved in the electrolytic plating solution 2A, formed CuO or copper oxides such as Cu 2 O is dissolved by the electrolytic plating solution 2A. その際、前記電解メッキ液2Aにアクセラレータが含まれていると、前記Cuシード層24の酸化が促進され、結果として、Cuシード層24の溶解が促進される。 At that time, the when the accelerator in the electrolytic plating solution 2A is included, the oxidation of the Cu seed layer 24 is promoted, as a result, dissolution of the Cu seed layer 24 is promoted.

ところが電解メッキ液2A中にグルコースなどの還元剤が存在する場合、図11Bに概略的に示すように、電解メッキ液中の溶存酸素により形成された銅酸化物は直ちにCuに還元され、このため、電解メッキ液2A中にアクセラレータが含まれていても、Cuシード層24の溶解が抑制される。 However if a reducing agent such as glucose in the electrolytic plating solution 2A is present, as shown schematically in FIG. 11B, the copper oxide formed by oxygen dissolved in the electrolytic plating solution immediately reduced to Cu, the order , also contain accelerators in the electrolytic plating solution 2A, dissolution of Cu seed layer 24 is suppressed.

このようなメカニズムから考えて、前記還元剤はグルコースに限定されるものではなく、アルデヒド基あるいはケトン基を含み還元作用を示す糖類、アルデヒド基類、ケトン基類であってもよいことが考えられる。 In view of the such a mechanism, the reducing agent is not limited to glucose, saccharides showing a reducing action include an aldehyde group or a ketone group, aldehyde groups, it may be a ketone group such contemplated .

そこで、前記図11A,11Bの考察からは、前記電解メッキ液22A中に、アクセラレータに加えて還元剤を添加することで、Cuシード層24の電解メッキ液による溶解を抑制することが考えられる。 Accordingly, FIG. 11A, from 11B discussion, in the electrolytic plating solution 22A, by adding a reducing agent in addition to the accelerator, it is conceivable to suppress the dissolution by electrolytic plating solution of Cu seed layer 24.

しかし、微細な、例えば図12に示す最小線幅Wが70nm以下の凹部22をCu層の電解メッキにより充填するような場合を考えると、上に説明したメカニズムでは、前記還元剤は、アクセラレータよりも前記凹部22の破線で囲んだ底部22Aに、同等か、より高い効率で輸送されることが望ましい。 However, fine, for example, the minimum line width W shown in FIG. 12 Consider the case of the following recess 22 70 nm so as to fill the electrolytic plating of Cu layer, the mechanism described above, the reducing agent is from accelerators also enclosed bottom 22A by a broken line of the concave portion 22, equal to or, it is desirable that the transported at a higher efficiency. このためには、前記還元剤は、アクセラレータと同等、あるいはそれ以下の分子量を有する化合物であることが望ましいことになる。 For this purpose, the reducing agent, it would be desirable is a compound having an accelerator and equal to or less molecular weight. なお図12の例では、前記絶縁膜21の下には、バリアメタル膜32を介して、下層の絶縁膜31が形成されている。 Note that in the example of FIG. 12, wherein the bottom of the insulating film 21, via a barrier metal film 32, the lower insulating film 31 is formed. 本実施例で使われているアクセラレータSPSは、約310の分子量を有している。 Accelerator SPS that is used in this embodiment has a molecular weight of about 310. このため、前記還元剤は、例えば300以下の分子量を有するのが望ましい。 Therefore, the reducing agent is, for example, desirable to have 300 or less molecular weight. グルコースは、約180の分子量を有しており、上記の条件を満たしている。 Glucose has a molecular weight of about 180, which satisfies the above conditions.

このようなアルデヒド基あるいはケトン基を有し、300以下の分子量を有する還元剤としては、分子量が180のグルコースの他に、分子量が90のグリセルアルデヒド、分子量が120のエリトロース、分子量が120のトレオース、分子量が150のリボース、分子量が150のアラビノース、分子量が150のキシロース、分子量が150のリキソース、分子量が180のアロース、分子量が180のアルトロース、分子量が180のマンノース、分子量が180のグロース、分子量が180のイドース、分子量が180のガラクトース、分子量が180のタロースなどの単糖類が挙げられる。 Having such aldehyde group or a ketone group, the reducing agent having 300 or less molecular weight, in addition to molecular weight of 180 glucose, glyceraldehyde molecular weight of 90, erythrose molecular weight 120, molecular weight 120 threose, ribose having a molecular weight of 150, arabinose molecular weight of 150, xylose molecular weight 150, lyxose a molecular weight of 150, allose molecular weight 180, altrose of molecular weight 180, mannose having a molecular weight of 180, molecular weight 180 of growth , idose of molecular weight 180, galactose molecular weight 180, molecular weight include monosaccharides such as 180 talose.

さらに前記還元剤としては、分子量が30のホルムアルデヒド、分子量が44のアセトアルデヒド、分子量が58のプロピオンアルデヒド、分子量が56のビニルアルデヒド、分子量が106のベンズアルデヒド、分子量が132のシンナムアルデヒド、分子量が150のペリルアルデヒドなどのアルデヒド基類、さらに分子量が59のアセトン、分子量が72のメチルエチルケトン、分子量が86のジエチルケトンなどのケトン基類が挙げられる。 Yet the reducing agent, formaldehyde having a molecular weight of 30, propionaldehyde acetaldehyde having a molecular weight of 44, a molecular weight of 58, vinyl aldehydes having a molecular weight of 56, benzaldehyde having a molecular weight of 106, cinnamaldehyde having a molecular weight of 132, a molecular weight of 150 aldehyde group such as perillaldehyde, further molecular weight 59 acetone, molecular weight 72 of methyl ethyl ketone, molecular weight ketones group such as diethyl ketone 86.

特にアクセラレータとして、SPSの代わりに分子量が155のメルカプトプロパンスルホン酸(MPS)を使うような場合には、上記の分子量が155以下の還元剤を使うことにより、先に説明したのと同様な効果を得ることが可能である。 Particularly accelerator, when the molecular weight instead of SPS is like using a 155-mercapto propane sulfonic acid (MPS), by the molecular weight of the uses the 155 following the reducing agent, the same effect as that described above it is possible to obtain a.

次に、本発明の発明者は、上記還元剤の作用・効果を確認するため、電解メッキ液2Aに、前記グルコースの代わりに、還元性を有さないポリエチレングリコールを、様々な分子量(400,2000,6000)および濃度(300mg/L,3000mg/L)で添加し、Cuシード層24の溶解抑制効果が生じるか否かを、先の図10(A),(B)の実験と同じ条件での実験により検討した。 Next, the inventors of the present invention, in order to confirm the action and effect of the reducing agent, the electrolytic plating solution 2A, in place of the glucose, a polyethylene glycol having no reducing various molecular weights (400, 2000,6000) and concentration (300 mg / L, was added at 3000 mg / L), whether the dissolution inhibiting effect of the Cu seed layer 24 occurs, the previous FIG. 10 (a), the same conditions as experiment (B) It was examined by experiments in. その結果を図13に示す。 The results are shown in Figure 13.

図13を参照するに、いずれの場合においても、前記Cuシード層24に顕著な溶解が生じているのがわかる。 Referring to FIG. 13, in any case, the remarkable dissolved in the Cu seed layer 24 has occurred can be known.

図13より、単にアクセラレータの分子量よりも小さい分子量の添加剤を電解メッキ液2Aに添加しても、その添加剤が還元作用を示さないならば、先に図10(A),(B)で得られたCuシード層24の溶解抑制効果は得られないことが結論される。 Than 13, be added simply additive smaller molecular weight than the molecular weight of the accelerator to the electrolytic plating solution 2A, if the additive does not exhibit a reducing action, in FIG. 10 previously (A), (B) dissolution inhibiting effect of the resulting Cu seed layer 24 is concluded can not be obtained.

さらに本発明の発明者は、上記還元剤の作用・効果を確認するため、サプレッサとして分子量が2000あるいは6000のポリエチレングリコールを使い、さらに還元剤の代わりに分子量が200のポリエチレングリコールを添加した電解メッキ液2Aを使い、Cuシード層24の溶解抑制効果が生じるか否かを、先の図10(A),(B)の実験と同じ条件での実験により検討した。 Further the inventors of the present invention, in order to confirm the action and effect of the reducing agent, electroplating molecular weight as suppressors use of polyethylene glycol 2000 or 6000, further molecular weight in place of the reducing agent was added polyethylene glycol 200 use liquid 2A, whether dissolution inhibiting effect of the Cu seed layer 24 occurs, the previous FIG. 10 (a), the was examined by experiments under the same conditions as experiment (B). その結果を図14に示す。 The results are shown in Figure 14.

図14中、(A)は前記分子量200のポリエチレングリコールを添加しない対照標準を、(B)は、前記分子量200のポリエチレングリコールを添加した例を示す。 In FIG 14, (A) is a reference standard without the addition of polyethylene glycol of the molecular weight 200, (B) shows an example of adding polyethylene glycol of the molecular weight of 200.

図10(A),(B)を参照するに、分子量200のポリエチレングリコールを添加しても、Cuシード層24には穴が形成されており、電解メッキ液による溶解を十分に抑制することができないことを示している。 FIG. 10 (A), referring to (B), even with the addition of polyethylene glycol of molecular weight 200, the Cu seed layer 24 has a hole, to sufficiently suppress the dissolution by electrolytic plating solution it is shown that that can not be.

以上より、アクセラレータを添加された電解メッキ液によるCuシード層の溶解の問題は、前記電解メッキ液にさらに還元剤を添加し、その際、前記還元剤として、前記アクセラレータの分子量以下の分子量のものを選んで使うことにより、解決できるとの知見が示された。 From the above, the problem of the dissolution of the Cu seed layer by the electrolytic plating solution is added to the accelerator, was added further reducing agent to the electroless plating solution, in which, as the reducing agent, a molecular weight below molecular weight of the accelerator by using choose, finding that can be solved has been shown.

なお、このように電解メッキ液に還元剤を添加して、例えば図9Dの電解メッキ工程を、図8の電解メッキ装置1を使って行う場合、従来Cuシード層24の溶解を抑制するために行われていた、電解メッキ液2Aへの浸漬前の被処理基板Wに電圧印加を行うことが必要なくなる。 In this way by adding a reducing agent to the electroless plating solution, for example, an electrolytic plating process FIG. 9D, when performed using the electroplating apparatus 1 of FIG. 8, in order to suppress the dissolution of the conventional Cu seed layer 24 It was done, not necessary that a voltage is applied to the target substrate W before immersion into the electrolytic plating solution 2A. すなわち、前記被処理基板Wへの通電を、前記電解メッキ液2Aに被処理基板Wが浸漬された後で開始することが可能となる。 That is, the energization of the target substrate W, the substrate W it is possible to start after being immersed in the electrolytic plating solution 2A. その結果、前記凹部22のCu層25による充填を最適な電流条件下で行うことが可能となる。 As a result, it is possible to perform filling by Cu layer 25 of the concave portion 22 at the optimal current conditions. その結果、最小線幅が70nm以下の微細なビアホールは配線溝を、図2で示したようなボトムアッププロセスにより、欠陥なく形成することが可能となる。 As a result, the minimum line width or less fine via hole wiring grooves 70 nm, the bottom-up process as shown in FIG. 2, it is possible to form without defects.

なお、本実施例の電解メッキ液2Aにおいて、硫酸銅を溶解する溶媒は水に限定されるものではなく、他の極性溶媒、例えばメタノール、エタノールなどのアルコール類、エチレンカーボネート、プロピレンカーボネートなどの環状カーボネート類、ジメチルカーボネート、エチルメチルカーボネート、ジエチルカーボネートなどの直鎖状カーボネート類、またはこれらの混合溶媒を使うことも可能である。 Incidentally, in the electrolytic plating solution 2A of this embodiment, the solvent for dissolving copper sulfate is not limited to water, other polar solvents, for example alcohols such as methanol, ethanol, ethylene carbonate, cyclic propylene carbonate carbonates, dimethyl carbonate, ethyl methyl carbonate, linear carbonates such as diethyl carbonate, or it is also possible to use mixtures of these solvents.

[第2の実施形態] Second Embodiment
図15A〜15Eは、本発明の第2の実施形態によるCu配線パターンの形成方法を示す。 FIG 15A~15E illustrates a method of forming a Cu wiring pattern according to the second embodiment of the present invention.

図15Aを参照する。 Referring to FIG. 15A.

絶縁膜41中には配線溝あるいはビアホールを構成する凹部42が70nmの幅および深さで形成される。 During the insulating film 41 recess 42 constituting a wiring groove or hole is formed in the width and depth of 70 nm. 前記凹部42の側壁面および底面には図15Bに示すように、Ta膜よりなるバリアメタル膜43が、前記凹部42に整合した形状で、例えば5〜6nmの膜厚で形成される。 As shown in the side wall surface and the bottom surface Figure 15B of the recess 42, a barrier metal film 43 made of Ta film, in consistent shape to the recess 42 is formed, for example, a thickness of 5 to 6 nm. さらに図10Cに示すように、前記バリアメタル膜43の表面にはCuシード層44が、PVD法により、前記凹部42に整合した形状で、40〜100nmの膜厚で形成される。 As further shown in FIG. 10C, Cu seed layer 44 on the surface of the barrier metal film 43, by a PVD method, in matched shape in the concave portion 42 is formed to a thickness of 40 to 100 nm.

さらに図15Dの工程において、前記Cuシード層44を電極とした電解メッキを、前記電解メッキ装置1において行い、前記Cuシード層24の表面から前記凹部22をCu層25により、ボトムアップ充填する。 In addition Figure 15D step, the electrolytic plating using the Cu seed layer 44 and the electrode perform in the electroplating apparatus 1, by the recess 22 of the Cu layer 25 from the surface of the Cu seed layer 24, for bottom-up filling. その際、前記電解メッキ液2Aとして、先の実施形態で説明したように、硫酸銅水溶液にアクセラレータとしてSPSを、サプレッサとしてポリエチレングリコールを添加し、さらに還元剤としてグルコースを添加したものを使う。 At that time, as the electrolytic plating solution 2A, as described in the previous embodiments, the SPS as an accelerator in an aqueous copper sulfate solution, the polyethylene glycol was added as a suppressor, use what with glucose as further reducing agents.

さらに図15Eの工程において、前記層間絶縁膜41表面の不要なCu層45をCMP法により除去することにより、ボイドの少ない、従ってストレスマイグレーションやエレクトロマイグレーションに対する耐性の高いCu配線パターン45Aが得られる。 In addition Figure 15E processes, by the unnecessary Cu layer 45 of the interlayer insulating film 41 surface is removed by CMP, low voids, thus high Cu wiring pattern 45A resistance to stress migration and electro-migration is obtained.

本実施形態では、電解メッキ液2Aにグルコースが還元剤として添加されている。 In the present embodiment, glucose is added as a reducing agent to the electrolytic plating solution 2A. このため、電解メッキ液2AにSPSなどのアクセラレータが添加さいれていてもCuシード層44の溶解が抑制される。 Therefore, dissolution of the Cu seed layer 44 can be suppressed even accelerators such as SPS in the electrolytic plating solution. 2A have not added. その結果、図15Dの電解メッキ工程において前記凹部42をCu層45により、ボトムアップ充填することができ、Cu配線パターン45A中のボイドなどの欠陥発生を効果的に抑制することができる。 As a result, the Cu layer 45 to the recess 42 in the electrolytic plating step of FIG. 15D, can be bottom-up fill, it is possible to effectively suppress the occurrence of defects such as voids in the Cu interconnection pattern 45A.

また先に説明したように、図15Dの電解メッキ工程を、図8の電解メッキ装置1を使って行う場合、従来Cuシード層44の溶解を抑制するために行われていた、電解メッキ液2Aへの浸漬前の被処理基板Wに電圧印加を行うことが必要なくなる。 Also as previously described, the electroplating step in FIG. 15D, when performed using the electroplating apparatus 1 of FIG. 8, it was done in order to suppress the dissolution of the conventional Cu seed layer 44, the electrolytic plating solution 2A performing the voltage application to the target substrate W before immersion in is not required. すなわち、前記被処理基板Wへの通電を、前記電解メッキ液2Aに被処理基板Wが浸漬された後で開始することが可能となる。 That is, the energization of the target substrate W, the substrate W it is possible to start after being immersed in the electrolytic plating solution 2A. その結果、前記凹部42のCu層45による充填を最適な電流条件下で行うことが可能となる。 As a result, it is possible to perform filling by Cu layer 45 of the recess 42 at the optimal current conditions. よって、最小線幅が70nm以下の微細なビアホールは配線溝を、図2で示したようなボトムアッププロセスにより、欠陥なく形成することが可能となる。 Therefore, the minimum line width less fine via holes wiring grooves 70 nm, the bottom-up process as shown in FIG. 2, it is possible to form without defects.

なお、本実施形態では、前記電解メッキ液2Aに、必要に応じて例えばATMI社より商品名Viaform Levelerで市販されているレベラを添加してもよい。 In the present embodiment, the electroplating solution 2A, may be added leveler sold under the trade name ViaForm Leveler than as required for example ATMI, Inc..

[第3の実施形態] Third Embodiment
次に、本発明の第3の実施形態による多層配線構造を有する半導体装置の製造工程を、図16A〜図16Lを参照しながら説明する。 Next, a manufacturing process of a semiconductor device having a multilayer wiring structure according to a third embodiment of the present invention will be described with reference to FIGS 16A~ Figure 16L.

図16Aを参照するに、シリコン基板(図示せず)上の絶縁膜301上にはSiN膜302を介してSiO 2などよりなる層間絶縁膜303が形成されている。 Referring to FIG 16A, an interlayer insulating film 303 made of SiO 2 or the like via the SiN film 302 is formed on the insulating film 301 on the silicon substrate (not shown) is formed. 前記層間絶縁膜303上には、所望の配線パターンに対応したレジストパターンR1が形成されている。 The interlayer on the insulating film 303, the resist pattern R1 corresponding to a desired wiring pattern is formed.

次に図16Bの工程において前記層間絶縁膜303が前記レジストパターンR1をマスクにパターニングされる。 Next is the interlayer insulating film 303 in the step of FIG. 16B are patterned using the resist pattern R1 as a mask. その結果、前記層間絶縁膜303中には所望の配線パターニングに対応した配線溝が形成される。 As a result, in the interlayer insulating film 303 the wiring grooves corresponding to the pattern desired wiring is formed. さらにこのようにパターニングされた層間絶縁膜303をTaバリアメタル膜304で覆った後、前記図15A〜15Dの工程を実行する。 Further after covering thus patterned interlayer insulating film 303 of Ta barrier metal film 304, it executes the process of FIG 15A-15D. これにより銅層305が、前記配線溝を充填するように、電解めっき法により形成される。 Copper layer 305 is a result, to fill the wiring grooves, it is formed by electrolytic plating. この電解メッキ法では、硫酸銅水溶液にアクセラレータとしてSPSを、サプレッサとしてポリエチレングリコールを、還元剤としてグルコースを添加した電解メッキ液を使う。 In the electrolytic plating, the SPS as an accelerator in an aqueous copper sulfate solution, a polyethylene glycol as a suppressor, using the electrolytic plating solution with glucose as the reducing agent.

さらに図16Cの工程において前記銅層305およびその下のバリアメタル膜304が、前記層間絶縁膜303の表面が露出するまでCMP法により研磨・除去される。 Moreover the copper layer 305 and the barrier metal film 304 thereunder in the step of FIG. 16C is a surface of the interlayer insulating film 303 is polished and removed by CMP to expose. さらにこのようにして形成された構造上にSiNバリア膜305を介してSiO 2などよりなる次の層間絶縁膜306が形成される。 Further next interlayer insulating film 306 made of SiO 2 or the like in this manner on the then formed structure through an SiN barrier film 305 is formed.

図16Cの工程ではさらに前記層間絶縁膜306上にSiNバリア膜307を介してSiO 2などよりなる次の層間絶縁膜308が形成されている。 Next interlayer insulating film 308 made of SiO 2 or the like via a SiN barrier film 307 further on the interlayer insulating film 306 in the step of FIG. 16C are formed. さらに前記層間絶縁膜308上には所望のコンタクトホールに対応したレジストパターンR2が形成されている。 Further on the interlayer insulating film 308 is formed a resist pattern R2 that corresponds to the desired contact hole.

次に図16Dの工程において前記レジストパターンR2をマスクに前記層間絶縁膜308,バリア膜307および層間絶縁膜306を順次パターニングしてコンタクトホール308Cを前記SiNバリア膜305が低部において露出するように形成する。 Then, in the step of FIG. 16D resist pattern R2 wherein a mask interlayer insulating film 308, so that the SiN barrier film 305 a contact hole 308C are sequentially patterned barrier film 307 and the interlayer insulating film 306 is exposed at the lower part Form. その後、非感光性樹脂膜を塗布することにより、前記コンタクトホール308Cを前記樹脂膜により充填する。 Thereafter, by applying a non-photosensitive resin film, the contact hole 308C is filled with the resin film. さらに前記層間絶縁膜308上の樹脂膜を溶解除去することにより、前記コンタクトホール308C中に樹脂保護部308Rを残す。 Further by dissolving and removing the resin film on the interlayer insulating film 308, leaving a protective resin portion 308R in the contact hole 308C.

さらに図16Dの工程では、前記層間絶縁膜308上に、前記層間絶縁膜308中に形成したい配線溝に対応したレジストパターンR3を形成する。 In yet Figure 16D processes, on the interlayer insulating film 308, a resist pattern R3 that corresponds to the wiring grooves to be formed in the interlayer insulation film 308.

次に図16Eの工程において前記樹脂保護部308Rによりコンタクトホール308Cの内壁面を保護した状態で前記レジストパターンR3をマスクに前記層間絶縁膜308を前記SiNバリア膜307が露出するまでパターニングする。 Then the said the resist pattern R3 as a mask while protecting the inner wall surface of the contact hole 308C interlayer insulating film 308 SiN barrier film 307 by the resin protective portion 308R in the step of FIG. 16E is patterned to expose. これにより、前記層間絶縁膜308中に所望の配線溝308Gを形成する。 Thus, to form the desired interconnection groove 308G in the interlayer insulation film 308.

さらに図16Eの工程では前記層間絶縁膜308のパターニングの後、前記樹脂保護部308Rをアッシングプロセスにより除去する。 After In yet Figure 16E step of patterning of the interlayer insulating film 308, the resin protective unit 308R is removed by ashing process.

さらに図16Fの工程で、前記層間絶縁膜308を自己整合マスクに前記SiNバリア膜307および305を、それぞれ前記配線溝308Gおよびコンタクトホール308Cの底部から除去する。 Further in FIG. 16F step, the SiN barrier film 307 and 305 of the interlayer insulating film 308 in a self-aligned mask to remove from the bottom of each of the wiring grooves 308G and the contact hole 308C. さらにこのようにして得られた構造の表面をTaバリアメタル膜309で覆った後、前記コンタクトホール308Cおよび配線溝308Gを充填するように銅層310を、先の図15A〜15Dの工程を実行する。 After further covered with a surface of the thus obtained structure at Ta barrier metal film 309, a copper layer 310 to fill the contact hole 308C and the wiring grooves 308G, perform the steps of the previous Figure 15A~15D to. これにより、硫酸銅水溶液にアクセラレータとしてSPSを、サプレッサとしてポリエチレングリコールを、還元剤としてグルコースを添加した電解メッキ液を使った電解めっき法により形成する。 Thus, the SPS as an accelerator in an aqueous copper sulfate solution, a polyethylene glycol as a suppressor is formed by electrolytic plating using an electrolytic plating solution with glucose as the reducing agent.

次に図16Gの工程において図16Fの銅層310およびその下のTaバリアメタル膜309を、前記層間絶縁膜308の表面が露出するまでCMP法により除去する。 Next, FIG. 16F copper layer 310 and the Ta barrier metal film 309 thereunder in the step of FIG. 16G, the surface of the interlayer insulating film 308 is removed by CMP to expose. さらにこのようにして得られた構造上にSiNバリア膜311とSiO 2などよりなる層間絶縁膜312を形成する。 Further forming a SiN barrier film 311 and the SiO 2 interlayer insulating film 312 including, for example, in this way, on the resulting structure.

さらに図16Gの工程では前記層間絶縁膜312上に、前記層間絶縁膜312中に形成したいビアホールに対応したレジストパターンR4が形成されている。 Further on the interlayer insulating film 312 in the step of FIG. 16G, the resist pattern R4 that corresponds to the via hole to be formed in the interlayer insulation film 312 is formed.

さらに図16Hの工程において前記層間絶縁膜312およびその下のSiNバリア膜311が前記レジストパターンR4をマスクにパターニングされる。 The interlayer insulating film 312 and the SiN barrier film 311 thereunder are patterned using the resist pattern R4 as a mask in a further step of FIG. 16H. その結果、前記層間絶縁膜312中に所望のビアホール312Vが形成される。 As a result, the desired via holes 312V in the interlayer insulating film 312 is formed.

さらに図16Iの工程において、前記図16Hの構造に、TaN膜よりなるバリアメタル層313が、前記層間絶縁膜312上に前記ビアホール312Vの側壁面および底面を連続して覆うように、反応性スパッタにより形成される。 In addition Figure 16I process, the structure of FIG. 16H, as the barrier metal layer 313 made of a TaN film covers the sidewall surface and bottom surface of the via hole 312V continuously over the interlayer insulating film 312, a reactive sputtering formed by. さらに前記TaNバリアメタル膜313上にTiNバリアメタル膜314がやはり反応性スパッタにより形成される。 Further, the TiN barrier metal film 314 on the TaN barrier metal film 313 is formed also by reactive sputtering. さらに図16Jの工程において前記図16Iの構造上にタングステン膜315をCVD法により、前記タングステン膜315が前記ビアホール312Vを充填するように形成する。 Furthermore, CVD tungsten film 315 on the structure of Figure 16I, in the step of FIG. 16J, the tungsten film 315 is formed to fill the via hole 312V.

さらに図16(K)の工程において前記タングステン膜315およびその下のTiN膜314、TaN313を前記層間絶縁膜312の表面が露出するまでCMP法により研磨・除去し、前記ビアホール312V中にタングステンビアプラグ315Wを形成する。 Further polished and removed by CMP the tungsten film 315 and the TiN film 314, TaN313 thereunder in the step of FIG. 16 (K) to expose the surface of the interlayer insulating film 312, the tungsten vias plug in the via hole 312V to form a 315W.

さらに図16Kの工程では前記層間絶縁膜312上にTiNバリアメタル膜316aを介してアルミニウムあるいはアルミニウム−銅合金よりなる導体膜316bを形成する。 Further in the step of FIG. 16K aluminum or aluminum through the TiN barrier metal film 316a is formed on the interlayer insulating film 312 - to form a conductive film 316b made of copper alloy. さらに前記導体膜316b上に別のTiNバリアメタル膜316cを形成する。 Further forming another TiN barrier metal film 316c on the conductive film 316b. 前記導体膜316bは、前記TiNバリアメタル膜316aおよび316cとともに、配線層316を形成する。 The conductive film 316b, together with the TiN barrier metal film 316a and 316c, to form a wiring layer 316.

図16Kの状態では、さらに形成したい配線パターンに対応したレジストパターンR5が前記配線層316上に形成されている。 In the state of FIG. 16K, are resist pattern R5 corresponding to the wiring pattern to be further formed formed on the wiring layer 316. さらに図16Lの工程において前記配線層316が前記レジストパターンR5をマスクにドライエッチング等によりパターニングされ、配線パターン316A,316Bが、前記タングステンプラグ315W上に形成される。 Further patterned by dry etching or the like the wiring layer 316 is the resist pattern R5 as a mask in the step of FIG. 16L, wiring patterns 316A, 316B are formed on the tungsten plug 315W.

さらに図16Lの工程では、前記層間絶縁膜312上に前記配線パターン316A,316Bを覆うようにSiO 2などの層間絶縁膜317が堆積され、前記層間絶縁膜317の表面にはSiNなどのパッシベーション膜318が形成されている。 In yet Figure 16L step, the wiring pattern 316A on the interlayer insulating film 312, an interlayer insulating film 317 such as SiO 2 is deposited to cover the 316B, a passivation film such as SiN the surface of the interlayer insulating film 317 318 are formed.

本実施形態においては、前記図16Bあるいは図16FのCu層305あるいは310の電解メッキ工程を、先に図15A〜15Dで説明したように硫酸銅水溶液よりなり、アクセラレータとしてSPSを、サプレッサとしてポリエチレングリコールを添加され、さらに還元剤としてグルコースを添加した電解メッキ液を使って実行する。 In the present embodiment, polyethylene glycol electrolytic plating process of FIG. 16B or FIG. 16F of the Cu layer 305 or 310 made of a copper sulfate aqueous solution as described in FIG. 15A~15D earlier, the SPS as an accelerator, a suppressor is added, further glucose using an electrolytic plating solution was added to perform as a reducing agent. これにより、前記Cu層305あるいは310により配線溝を、図示していないCuシード層を溶解することなくボトムアップ充填することができる。 Accordingly, a wiring groove by the Cu layer 305 or 310 may be bottom-up filling without dissolving the Cu seed layer (not shown). その結果、ボイドなどの欠陥の発生を効果的に抑制することができる。 As a result, it is possible to effectively suppress the occurrence of defects such as voids.

本実施形態においても、図16Bあるいは図16Fの電解メッキ工程を、図8の電解メッキ装置1を使って行う場合、従来Cuシード層の溶解を抑制するために行われていた、電解メッキ液2Aへの浸漬前の被処理基板Wに電圧印加を行うことが必要なくなる。 In this embodiment, the electrolytic plating process of FIG. 16B or FIG. 16F, when performed using the electroplating apparatus 1 of FIG. 8, was done in order to suppress the dissolution of the conventional Cu seed layer, the electrolytic plating solution 2A performing the voltage application to the target substrate W before immersion in is not required. このため、前記被処理基板Wへの通電を、前記電解メッキ液2Aに被処理基板Wが浸漬された後で開始することが可能となる。 Therefore, the energization of the target substrate W, the substrate W it is possible to start after being immersed in the electrolytic plating solution 2A. その結果、前記凹部のCu層305あるいは310による充填を最適な電流条件下で行うことが可能となる。 As a result, it is possible to perform filling by Cu layer 305 or 310 of the recess at the optimal current conditions. これにより、最小線幅が70nm以下の微細なビアホールは配線溝を、図2で示したようなボトムアッププロセスにより、欠陥なく形成することが可能となる。 Accordingly, the minimum line width or less fine via hole wiring grooves 70 nm, the bottom-up process as shown in FIG. 2, it is possible to form without defects.

[第4の実施形態] Fourth Embodiment
図17は、このようにして形成された多層配線構造を有する本発明の第4の実施形態による半導体装置の構成を示す図である。 Figure 17 is a diagram showing a structure of a semiconductor device according to a fourth embodiment of the present invention having such a multilayer wiring structure formed by.

図17を参照するに、シリコン基板401上にはSTI構造402により素子領域401Aが画成されている。 Referring to FIG. 17, on a silicon substrate 401 element region 401A is defined by STI structures 402. 前記素子領域401A中には前記シリコン基板401上にゲート電極403がゲート絶縁膜403Aを介して形成されている。 Said in the element region 401A gate electrode 403 on the silicon substrate 401 is formed via a gate insulating film 403A.

前記ゲート電極403の両側壁面上には側壁絶縁膜が形成されている。 It is formed sidewall insulation film on both sidewall surfaces of the gate electrode 403. さらに前記シリコン基板401中には前記ゲート電極403の両側にLDD領域401a,401bが形成されている。 Further in the silicon substrate 401 LDD regions 401a on both sides of the gate electrode 403, 401b are formed. また前記シリコン基板401中には前記側壁絶縁膜の外側にソース領域あるいはドレイン領域を形成する拡散領域401c、401dが形成されている。 The diffusion region 401c is in the silicon substrate 401 to form a source region or a drain region on the outside of the sidewall insulation films, 401d are formed. また前記シリコン基板401の表面は、前記ゲート電極403およびその側壁絶縁膜の形成部分を除き、SiN膜404により一様に覆われている。 The surface of the silicon substrate 401, except for the formation portion of the gate electrode 403 and the sidewall insulating films, are uniformly covered with the SiN film 404.

さらに前記SiN膜404上には前記ゲート電極403および側壁絶縁膜を覆うようにSiO 2などよりなる層間絶縁膜405が形成されている。 Furthermore said on the SiN film 404 interlayer insulating film 405 made of SiO 2 or the like so as to cover the gate electrode 403 and the sidewall insulating film is formed. 前記層間絶縁膜405中には前記拡散領域401c,401dを露出するコンタクトホール405A,405Bが形成されている。 The diffusion region 401c is in the interlayer insulating film 405, contact holes 405A exposing the 401d, 405B are formed.

前記コンタクトホール405A,405Bの側壁面および底面はTaN膜およびTiN膜を積層したバリアメタル膜406により覆われている。 The contact hole 405A, the side wall surface and the bottom surface of the 405B is covered with the barrier metal film 406 formed by laminating TaN film and a TiN film. さらに前記コンタクトホール405A,405Bは前記バリアメタル膜を介してタングステンプラグ407により充填されている。 Further, the contact holes 405A, 405B are filled with a tungsten plug 407 through the barrier metal film.

さらに前記層間絶縁膜405上には先の実施例で説明したようなダマシン法あるいはデュアルダマシン法により、層間絶縁膜中に銅配線パターンが埋め込まれた銅配線構造408,409,410が順次形成されている。 By further damascene method as described in the previous embodiment is formed on the interlayer insulating film 405, or a dual damascene method, the copper interconnect structure 408, 409 and 410 of the copper wiring pattern is buried are sequentially formed in the interlayer insulating film ing. 前記銅配線構造410上には層間絶縁膜411中にTaN膜とTiN膜とを積層した導電性窒化物膜よりなるバリアメタル膜412で側壁面および底面が連続的に覆われたビアホール中に、タングステンよりなる導電性プラグ413が形成されている。 During via hole TaN film and a TiN film and a side wall and bottom surfaces with a barrier metal film 412 made of stacked conductive nitride film was continuously covered in the copper interconnect structure 410 interlayer insulating film 411 is formed on, conductive plugs 413 made of tungsten is formed.

さらに前記層間絶縁膜411上にはアルミニウムあるいはアルミニウム合金よりなる導体膜をTiNバリアメタル膜で狭持した構成の配線パターン414A,414Bが形成されておいる。 Further on the interlayer insulating film 411 Oil a conductive film made of aluminum or aluminum alloy wiring pattern 414A having the configuration sandwiched with TiN barrier metal film, 414B is formed. さらに前記層間絶縁膜411上には前記配線パターン414A,414Bを覆うように層間絶縁膜415が形成されている。 Further, the interlayer insulating film 411 the wiring pattern 414A is formed on the interlayer insulating film 415 to cover the 414B is formed.

さらに前記層間絶縁膜415の表面は、SiNなどよりなるパッシベーション膜416により覆われている。 Furthermore the surface of the interlayer insulating film 415 is covered with a passivation film 416 including, for example, SiN.

以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。 Having described preferred embodiments of the present invention, the present invention is not limited to such specific embodiments, but allows various variations and modifications within the gist described in the claims.

(付記1) (Note 1)
極性溶媒と、 And a polar solvent,
前記極性溶媒中に溶解した硫酸銅と、 Copper sulfate dissolved in the polar solvent,
硫黄化合物よりなるアクセラレータと、 And accelerator consisting of sulfur compounds,
前記アクセラレータよりも小さい分子量を有する還元剤と、 A reducing agent having a molecular weight of less than the accelerator,
を含む電解メッキ液。 Electrolytic plating solution containing.
(付記2) (Note 2)
前記還元剤は、水溶性のアルデヒド基あるいはケトン基を持つ化合物であることを特徴とする付記1記載の電解メッキ液。 The reducing agent is an electrolytic plating solution of Supplementary Note 1, wherein the compounds having a water-soluble aldehyde group or ketone group.
(付記3) (Note 3)
前記還元剤は、300以下の分子量を有する付記1または2記載の電解メッキ液。 The reducing agent is, Appendix 1 or 2 electroplating solution according has a molecular weight of 300 or less.
(付記4) (Note 4)
前記還元剤は、単糖類である付記1〜3のうち、いずれか一項記載の電解メッキ液。 The reducing agent is of the appended 1-3 monosaccharides, electrolytic plating solution according to any one claim.
(付記5) (Note 5)
前記還元剤は、グルコースを含む付記1〜4のうち、いずれか一項記載の電解メッキ液。 The reducing agent may, of Appendix 1-4 containing glucose, electroplating solution according to any one claim.
(付記6) (Note 6)
前記アクセラレータは、ジスルフィドプロパンスルホン酸を含む付記1〜5のうち、いずれか一項記載の電解メッキ液。 The accelerator of the appended 1-5 containing disulfide acid, electrolytic plating solution according to any one claim.
(付記7) (Note 7)
さらにポリエチレングリコールをサプレッサとして添加した付記1〜6のうち、いずれか一項記載の電解メッキ液。 Further among the appended 1-6 with the addition of polyethylene glycol as a suppressor, electrolytic plating solution according to any one claim.
(付記8) (Note 8)
銅シード層を形成された被処理基板を、電解メッキ液中に浸漬する工程と、 A substrate to be processed which is formed a copper seed layer, a step of immersing in the electrolytic plating solution,
前記電解メッキ液に浸漬された被処理基板に銅層を電解メッキにより堆積する工程と、を含み、 And a step of depositing by electroplating a copper layer on a substrate to be processed, which is immersed in the electrolytic plating solution,
前記電解メッキ液が、 The electrolytic plating solution,
極性溶媒と、 And a polar solvent,
前記極性溶媒中に溶解した硫酸銅と、 Copper sulfate dissolved in the polar solvent,
硫黄化合物よりなるアクセラレータと、 And accelerator consisting of sulfur compounds,
前記アクセラレータよりも小さい分子量を有する還元剤と、 A reducing agent having a molecular weight of less than the accelerator,
を含む電解メッキ方法。 Electrolytic plating method, including.
(付記9) (Note 9)
前記通電は、前記被処理基板が前記電解メッキ液に浸漬された後で開始されることを特徴とする付記8記載の電解メッキ方法。 The energization, electrolytic plating method according to Supplementary Note 8, wherein the said substrate to be processed is started after being immersed in the electrolytic plating solution.
(付記10) (Note 10)
被処理基板上の絶縁膜中に凹部を形成する工程と、 Forming a recess in an insulating film on the target substrate,
前記絶縁膜上に、前記凹部の側壁面および底面を連続して覆うようにバリアメタル膜を、前記凹部の形状に整合した形状で成膜する工程と、 On the insulating film, a step of forming a barrier metal film so as to continuously cover a sidewall surface and bottom surface of the recess, with matching shape to the shape of the recess,
前記絶縁膜上に、前記バリアメタル膜を覆って銅シード層を、前記凹部の形状に整合した形状で成膜する工程と、 Wherein on the insulating film, a step of forming a copper seed layer over the barrier metal film, in consistent shape to the shape of the recess,
前記銅シード層を電極とした電解メッキ法により、前記凹部を銅層により充填する工程と、 By electrolytic plating method using the copper seed layer as an electrode, a step of the recess is filled by a copper layer,
前記絶縁膜上において前記銅層を、前記絶縁膜表面が露出するまで化学機械研磨法により除去する工程と、 Removing by a chemical mechanical polishing the copper layer on the insulating film until the surface of the insulating film is exposed,
を含み、 It includes,
前記銅層形成に用いる電解メッキ液が、 Electrolytic plating solution used in the copper layer formed,
極性溶媒と、 And a polar solvent,
前記極性溶媒中に溶解した硫酸銅と、 Copper sulfate dissolved in the polar solvent,
硫黄化合物よりなるアクセラレータと、 And accelerator consisting of sulfur compounds,
前記アクセラレータよりも小さい分子量を有する還元剤と、 A reducing agent having a molecular weight of less than the accelerator,
を含む半導体装置の製造方法。 The method of manufacturing a semiconductor device including a.
(付記11) (Note 11)
前記電解メッキ法は、前記被処理基板を前記電解メッキ液中に浸漬する工程と、前記電解メッキ液中において前記銅シード層を電極に通電を行う工程とを含み、前記通電は、前記被処理基板が前記電解メッキ液中に浸漬した後で開始されることを特徴とする付記10記載の半導体装置の製造方法。 The electrolytic plating method, the immersing in the treatment the electrolytic plating solution of the substrate, and a step of performing energizing electrode the copper seed layer in the electrolytic plating solution, the current, the treated method of Supplementary note 10, wherein the substrate is started after immersed in the electrolytic plating solution.

ダマシン法によるCu配線パターンの形成工程を説明する図(その1)である。 It is a diagram (part 1) for explaining the process of forming the Cu wiring pattern by a damascene method. ダマシン法によるCu配線パターンの形成工程を説明する図(その2)である。 It is a diagram (part 2) for explaining the process of forming the Cu wiring pattern by a damascene method. ダマシン法によるCu配線パターンの形成工程を説明する図(その3)である。 It is a diagram (part 3) for explaining the process of forming the Cu wiring pattern by a damascene method. ダマシン法によるCu配線パターンの形成工程を説明する図(その4)である。 It is a diagram (part 4) for explaining the process of forming the Cu wiring pattern by a damascene method. ダマシン法によるCu配線パターンの形成工程を説明する図(その5)である。 It is a diagram (Part 5) illustrating the process of forming the Cu wiring pattern by a damascene method. 理想的なボトムアップ充填の例を示す図である。 Is a diagram illustrating an example of an ideal bottom-up filling. 本発明の課題を説明する図(その1)である。 Diagram for explaining a problem of the present invention (1). 本発明の課題を説明する図(その2)である。 Diagram for explaining a problem of the present invention (2). 本発明の課題を説明する図である。 It is a diagram illustrating a problem of the present invention. 本発明の課題を説明する図である。 It is a diagram illustrating a problem of the present invention. 本発明の課題を説明する図である。 It is a diagram illustrating a problem of the present invention. 本発明の課題を説明する図である。 It is a diagram illustrating a problem of the present invention. 本発明の実施形態で使われる電解メッキ装置の構成を示す図である。 It is a diagram showing a configuration of an electrolytic plating apparatus used in an embodiment of the present invention. 第1の実施形態において行われた実験を説明する図(その1)である。 Diagram for explaining the experiments carried out in the first embodiment; FIG. 第1の実施形態において行われた実験を説明する図(その2)である。 Diagram for explaining the experiments carried out in the first embodiment; FIG. 第1の実施形態において行われた実験を説明する図(その3)である。 Diagram for explaining the experiments carried out in the first embodiment (Part 3). 第1の実施形態において行われた実験を説明する図(その4)である。 Diagram for explaining the experiments carried out in the first embodiment (Part 4). 前記実験の結果を示す図である。 Is a diagram showing results of the experiment. 前記実験の解釈を示す図である。 Is a diagram illustrating the interpretation of the experiments. 前記実験の解釈を示す図である。 Is a diagram illustrating the interpretation of the experiments. 前記実験の解釈を示す図である。 Is a diagram illustrating the interpretation of the experiments. 前記実験についてさらに説明する図である。 Is a diagram further described the experiment. 前記実験についてさらに説明する図である。 Is a diagram further described the experiment. 第1の実施形態によるCu配線パターンのダマシン法による形成工程を説明する図(その1)である。 Diagram for explaining the forming step by damascene method Cu wiring pattern according to the first embodiment; FIG. 第1の実施形態によるCu配線パターンのダマシン法による形成工程を説明する図(その2)である。 Diagram for explaining the forming step by damascene method Cu wiring pattern according to the first embodiment; FIG. 第1の実施形態によるCu配線パターンのダマシン法による形成工程を説明する図(その3)である。 Diagram for explaining the forming step by damascene method Cu wiring pattern according to the first embodiment (Part 3). 第1の実施形態によるCu配線パターンのダマシン法による形成工程を説明する図(その4)である。 Diagram for explaining the forming step by damascene method Cu wiring pattern according to the first embodiment (Part 4). 第1の実施形態によるCu配線パターンのダマシン法による形成工程を説明する図(その5)である。 Diagram for explaining the forming step by damascene method Cu wiring pattern according to the first embodiment (Part 5). 第2の実施形態によるCu配線パターンのデュアルダマシン法による形成工程を説明する図(その1)である。 Diagram for explaining the forming step by a dual damascene method of Cu wiring pattern according to the second embodiment; FIG. 第2の実施形態によるCu配線パターンのデュアルダマシン法による形成工程を説明する図(その2)である。 Diagram for explaining the forming step by a dual damascene method of Cu wiring pattern according to the second embodiment; FIG. 第2の実施形態によるCu配線パターンのデュアルダマシン法による形成工程を説明する図(その3)である。 Diagram for explaining the forming step by a dual damascene method of Cu wiring pattern according to the second embodiment (Part 3). 第2の実施形態によるCu配線パターンのデュアルダマシン法による形成工程を説明する図(その4)である。 Diagram for explaining the forming step by a dual damascene method of Cu wiring pattern according to the second embodiment (Part 4). 第2の実施形態によるCu配線パターンのデュアルダマシン法による形成工程を説明する図(その5)である。 Diagram for explaining the forming step by a dual damascene method of Cu wiring pattern according to the second embodiment (Part 5). 第2の実施形態によるCu配線パターンのデュアルダマシン法による形成工程を説明する図(その6)である。 Diagram for explaining the forming step by a dual damascene method of Cu wiring pattern according to the second embodiment (Part 6). 第2の実施形態によるCu配線パターンのデュアルダマシン法による形成工程を説明する図(その7)である。 Diagram for explaining the forming step by a dual damascene method of Cu wiring pattern according to the second embodiment (Part 7). 第2の実施形態によるCu配線パターンのデュアルダマシン法による形成工程を説明する図(その8)である。 Diagram for explaining the forming step by a dual damascene method of Cu wiring pattern according to the second embodiment (Part 8). 第2の実施形態によるCu配線パターンのデュアルダマシン法による形成工程を説明する図(その9)である。 Diagram for explaining the forming step by a dual damascene method of Cu wiring pattern according to the second embodiment (Part 9). 第2の実施形態によるCu配線パターンのデュアルダマシン法による形成工程を説明する図(その10)である。 Diagram for explaining the forming step by a dual damascene method of Cu wiring pattern according to the second embodiment (Part 10). 第2の実施形態によるCu配線パターンのデュアルダマシン法による形成工程を説明する図(その11)である。 Diagram for explaining the forming step by a dual damascene method of Cu wiring pattern according to the second embodiment (Part 11). 第2の実施形態によるCu配線パターンのデュアルダマシン法による形成工程を説明する図(その12)である。 Diagram for explaining the forming step by a dual damascene method of Cu wiring pattern according to the second embodiment (Part 12). 第3の実施形態による半導体装置の構成を示す図である。 It is a diagram showing a configuration of a semiconductor device according to a third embodiment.

符号の説明 DESCRIPTION OF SYMBOLS

1 電解メッキ装置 2 容器 2A 電解メッキ液 2B アノード 3 タンク 3A,3B 配管 4A バージンメークアップソリューション 4B アクセラレータ 4C サプレッサ 4D レベラ 4E 還元剤 5 濃度測定部 11,21,41 絶縁膜 12,22,42 凹部 13,23,43 バリアメタル膜 14,24,44 Cuシード層 15,25,45 Cu層 301 絶縁膜 302,305,307 SiN膜 303,306,308,312,317,405,411,415 層間絶縁膜 304,309 Taバリアメタル膜 305,310 銅層 308C コンタクトホール 308G 配線溝 308R 樹脂保護部 312V ビアホール 313 TaNバリアメタル膜 314 TiNバリアメタル膜 315 タングステン膜 315W タングステン 1 electroplating device 2 container 2A electroplating solution 2B anode 3 tanks 3A, 3B pipe 4A virgin makeup solution 4B Accelerator 4C suppressor 4D leveler 4E reducing agent 5 concentration measurement unit 11,21,41 insulating film 12, 22, 42 recess 13 , 23 and 43 a barrier metal film 14, 24, 44 Cu seed layer 15,25,45 Cu layer 301 insulating film 302,305,307 SiN film 303,306,308,312,317,405,411,415 interlayer insulating film 304 and 309 Ta barrier metal film 305, 310 copper layers 308C contact hole 308G wiring groove 308R resin protective portion 312V via hole 313 TaN barrier metal film 314 TiN barrier metal film 315 tungsten film 315W tungsten ラグ 316 配線層 316A,316B,414A,414B アルミニウム配線パターン 316a,316c TiNバリアメタル膜 316b アルミニウム膜 318,416 パッシベーション膜 401 シリコン基板 401A 素子領域 401a,401b LDD構造 401c,401d ソース・ドレイン拡散領域 402 素子分離構造 403 ゲート電極 403A ゲート絶縁膜 404 SiN膜 405 絶縁膜 405A,405B コンタクトホール 406,412 TaN/TiNバリアメタル膜 407,413 タングステンプラグ 408〜410 銅配線層 R1〜R5 レジストパターン Lug 316 wiring layers 316A, 316B, 414A, 414B aluminum wiring patterns 316a, 316c TiN barrier metal film 316b aluminum film 318,416 passivation film 401 a silicon substrate 401A element regions 401a, 401b LDD structure 401c, 401d source and drain diffusion regions 402 element isolation structure 403 a gate electrode 403A gate insulating film 404 SiN film 405 insulating film 405A, 405B contact holes 406, 412 TaN / TiN barrier metal film 407,413 tungsten plug 408-410 copper wiring layer R1~R5 resist pattern

Claims (7)

  1. 極性溶媒と、 And a polar solvent,
    前記極性溶媒中に溶解した硫酸銅と、 Copper sulfate dissolved in the polar solvent,
    硫黄化合物よりなるアクセラレータと、 And accelerator consisting of sulfur compounds,
    前記アクセラレータよりも小さい分子量を有する還元剤と、 A reducing agent having a molecular weight of less than the accelerator,
    を含む電解メッキ液。 Electrolytic plating solution containing.
  2. 前記還元剤は、グルコースを含む請求項1記載の電解メッキ液。 The reducing agent is an electrolytic plating solution of claim 1 comprising glucose.
  3. 前記アクセラレータは、ジスルフィドプロパンスルホン酸を含む請求項1または2記載の電解メッキ液。 The accelerator according to claim 1 or 2 electroplating solution according disulfide-containing propane sulfonic acid.
  4. さらにポリエチレングリコールをサプレッサとして添加した請求項1〜3のうち、いずれか一項記載の電解メッキ液。 Furthermore one of claims 1 to 3 with the addition of polyethylene glycol as a suppressor, electrolytic plating solution according to any one claim.
  5. 銅シード層を形成された被処理基板を、電解メッキ液中に浸漬する工程と、 A substrate to be processed which is formed a copper seed layer, a step of immersing in the electrolytic plating solution,
    前記電解メッキ液に浸漬された被処理基板に銅層を電解メッキにより堆積する工程と、を含み、 And a step of depositing by electroplating a copper layer on a substrate to be processed, which is immersed in the electrolytic plating solution,
    前記電解メッキ液が、 The electrolytic plating solution,
    極性溶媒と、 And a polar solvent,
    前記極性溶媒中に溶解した硫酸銅と、 Copper sulfate dissolved in the polar solvent,
    硫黄化合物よりなるアクセラレータと、 And accelerator consisting of sulfur compounds,
    前記アクセラレータよりも小さい分子量を有する還元剤と、 A reducing agent having a molecular weight of less than the accelerator,
    を含む電解メッキ方法。 Electrolytic plating method, including.
  6. 被処理基板上の絶縁膜中に凹部を形成する工程と、 Forming a recess in an insulating film on the target substrate,
    前記絶縁膜上に、前記凹部の側壁面および底面を連続して覆うようにバリアメタル膜を、前記凹部の形状に整合した形状で成膜する工程と、 On the insulating film, a step of forming a barrier metal film so as to continuously cover a sidewall surface and bottom surface of the recess, with matching shape to the shape of the recess,
    前記絶縁膜上に、前記バリアメタル膜を覆って銅シード層を、前記凹部の形状に整合した形状で成膜する工程と、 Wherein on the insulating film, a step of forming a copper seed layer over the barrier metal film, in consistent shape to the shape of the recess,
    前記銅シード層を電極とした電解メッキ法により、前記凹部を銅層により充填する工程と、 By electrolytic plating method using the copper seed layer as an electrode, a step of the recess is filled by a copper layer,
    前記絶縁膜上において前記銅層を、前記絶縁膜表面が露出するまで化学機械研磨法により除去する工程と、 Removing by a chemical mechanical polishing the copper layer on the insulating film until the surface of the insulating film is exposed,
    を含み、 It includes,
    前記銅層形成に用いる電解メッキ液が、 Electrolytic plating solution used in the copper layer formed,
    極性溶媒と、 And a polar solvent,
    前記極性溶媒中に溶解した硫酸銅と、 Copper sulfate dissolved in the polar solvent,
    硫黄化合物よりなるアクセラレータと、 And accelerator consisting of sulfur compounds,
    前記アクセラレータよりも小さい分子量を有する還元剤と、 A reducing agent having a molecular weight of less than the accelerator,
    を含む半導体装置の製造方法。 The method of manufacturing a semiconductor device including a.
  7. 前記電解メッキ法は、前記被処理基板を前記電解メッキ液中に浸漬する工程と、前記電解メッキ液中において前記銅シード層を電極に通電を行う工程とを含み、前記通電は、前記被処理基板が前記電解メッキ液中に浸漬した後で開始される請求項6記載の半導体装置の製造方法。 The electrolytic plating method, the immersing in the treatment the electrolytic plating solution of the substrate, and a step of performing energizing electrode the copper seed layer in the electrolytic plating solution, the current, the treated the method according to claim 6, wherein the substrate is started after immersion in the electroplating solution.
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