JP2009206221A - Method of manufacturing semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To improve the reliability of semiconductor chips by increasing the number of the semiconductor chips obtained from wafers. <P>SOLUTION: By a method of manufacturing a semiconductor device comprising the steps of: (A) forming a device portion 12 in a substrate; (B) forming a conductive film on a rear face of the substrate in which the device portion 12 is formed, and further carrying out a patterning of the conductive film to form an electrode layer 13; (C) forming a trench groove 14 in the substrate along a shape of the electrode layer 13 by etching; and (D) making the device portion 12 into pieces along the trench groove 14, the number of semiconductor chips 10 obtained from the wafers is increased and consequently the reliability of the semiconductor chips 10 is improved. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は半導体装置の製造方法に関し、特に基板が炭化珪素によって構成される半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device in which a substrate is made of silicon carbide.

次世代の半導体材料として、炭化珪素（ＳｉＣ）が期待されている。ＳｉＣが基板に用いられた半導体素子は、これまでのシリコン（Ｓｉ）を用いた場合と比較して、オン状態における素子抵抗を数百分の一に低下させ、２００℃以上の高温環境下で使用可能であるなどの特徴を有する。このように、ＳｉＣは素子抵抗を低下させられるため、電流密度を増大させることができる。したがって、ＳｉＣが基板に用いられたウェハはＳｉの場合よりも高価であるが、ウェハから得られるデバイスの面積を小さくすることで、デバイスコストの増大を抑えることができる。そして、現在までにＳｉＣ基板を用いた、例えば、ダイオードなどの整流デバイス、トランジスタ、サイリスタなどのスイッチングデバイスなどの様々なデバイスが試作されている。   Silicon carbide (SiC) is expected as a next-generation semiconductor material. A semiconductor device using SiC as a substrate reduces the device resistance in the ON state to a hundredth compared with the case of using conventional silicon (Si), and in a high temperature environment of 200 ° C. or higher. It has features such as being usable. Thus, since SiC can reduce element resistance, current density can be increased. Therefore, a wafer in which SiC is used as a substrate is more expensive than Si, but an increase in device cost can be suppressed by reducing the area of the device obtained from the wafer. To date, various devices using a SiC substrate, such as a rectifying device such as a diode and a switching device such as a transistor and a thyristor, have been prototyped.

ところが、ＳｉＣはダイヤモンドに次ぐほどの硬さを備える。ＳｉＣが適用された半導体のプロセス工程において、Ｓｉの場合と同様にダイヤモンドカッターを用いたダイシングを行うと次のような問題が生じる。   However, SiC has the hardness next to diamond. In a semiconductor process to which SiC is applied, dicing using a diamond cutter as in the case of Si causes the following problems.

図８は、ＳｉＣ基板が用いられたウェハをダイヤモンドカッターでダイシングしたときの半導体チップの平面模式図である。
ＳｉＣが用いられた半導体チップ５００は、ダイヤモンドカッターでウェハをダイシングして個片化したものであって、模式的に平面図で示されている。既述の通り、ＳｉＣは高硬度であるために、半導体チップ５００のデバイス領域５０１の周りのカットライン５０２はギザギザ状の、大きな“チッピング（chipping）”が生じている。そこで、ウェハをダイシングする際には、カットする余地（ダイシングライン幅）を確保しなくてはならない。このため、デバイス面積を小さくすることができても、ダイシングライン幅を含めると一枚のウェハから得られるチップ数を増やすには難しいという問題があった。 FIG. 8 is a schematic plan view of a semiconductor chip when a wafer using a SiC substrate is diced with a diamond cutter.
A semiconductor chip 500 using SiC is obtained by dicing a wafer into pieces by a diamond cutter, and is schematically shown in a plan view. As described above, since SiC has high hardness, the cut line 502 around the device region 501 of the semiconductor chip 500 has a jagged large “chipping”. Therefore, when dicing the wafer, a room for cutting (dicing line width) must be secured. For this reason, even if the device area can be reduced, it is difficult to increase the number of chips obtained from one wafer when the dicing line width is included.

さらに、ウェハをダイシングするダイヤモンドカッターの刃の厚さを０．１ｍｍより薄くしていくと刃の消耗が激しく、頻繁に交換する必要が生じ、コストが増加してしまうという問題もあった。   Further, when the thickness of the blade of the diamond cutter for dicing the wafer is made thinner than 0.1 mm, the blade is consumed very much, and it is necessary to frequently replace it, resulting in an increase in cost.

そこで、ダイヤモンドカッターによるダイシングに代わって、次のような技術が提案された。すなわち、劈開によってウェハの個片化を行うことが提案されている（例えば、特許文献１参照）。また、劈開のための割溝の形成（スクライブ）には、ウェハにダイヤモンドカッターや紫外線レーザーが用いられている。
特開２００４−１４７０９号公報 Therefore, instead of dicing with a diamond cutter, the following technology has been proposed. That is, it has been proposed to divide a wafer into pieces by cleavage (see, for example, Patent Document 1). In addition, a diamond cutter or an ultraviolet laser is used for the wafer for forming (scribing) the split grooves for cleavage.
JP 2004-14709 A

しかし、ＳｉＣが基板に用いられたウェハに形成した割溝に沿った劈開による個片化を行う方法では以下のような問題があった。
まず、既述の通り、ＳｉＣは硬度が高いため、ダイヤモンドカッターの刃は消耗し、コストの増大は避けられないという問題があった。 However, the method of dividing the wafer by cleaving along the dividing groove formed on the wafer in which SiC is used for the substrate has the following problems.
First, as described above, since SiC has a high hardness, the blade of the diamond cutter is consumed, and there is a problem that an increase in cost is inevitable.

また、通常、パワー半導体で用いられる４Ｈ（水素）−ＳｉＣは六方晶であるため、＜１ １ −２ ０＞方向と、＜１ １ −２ ０＞方向から６０度の角度とに割れやすい。このため、スクライブラインが浅い場合、個片化したチップを四角形状にすることが難しい。つまり、ウェハから得られるチップ数を増やすことが難しくなるという問題があった。   In addition, since 4H (hydrogen) -SiC used in a power semiconductor is usually a hexagonal crystal, it is easily cracked in the <1 1 −2 0> direction and an angle of 60 degrees from the <1 1 −2 0> direction. For this reason, when the scribe line is shallow, it is difficult to make the separated chips into a square shape. That is, there is a problem that it is difficult to increase the number of chips obtained from the wafer.

また、紫外線レーザーを用いたスクライブでは、レーザーで昇華させた基板材料の残渣が生じ、素子組み立ての際の歩留まりが悪化するという問題があった。
本発明はこのような点に鑑みてなされたものであり、ウェハから得られる半導体チップの数を増加させ、半導体チップの信頼性が向上された半導体装置の製造方法を提供することを目的とする。 Further, the scribing using an ultraviolet laser has a problem that a substrate material sublimated by the laser is generated, and the yield at the time of element assembly is deteriorated.
The present invention has been made in view of these points, and an object thereof is to provide a method for manufacturing a semiconductor device in which the number of semiconductor chips obtained from a wafer is increased and the reliability of the semiconductor chips is improved. .

上記目的を達成するために、基板が炭化珪素によって構成される半導体装置の製造方法が提供される。
この半導体装置の製造方法は、前記基板にデバイス部を形成する工程と、前記デバイス部が形成された前記基板の裏面に導電性膜を成膜し、さらに、前記導電性膜をパターン化して、電極膜を形成する工程と、前記電極膜の形状に沿って、前記基板にトレンチ溝部をエッチングによって形成する工程と、前記トレンチ溝部に沿って、前記デバイス部を個片化する工程と、を有する。 In order to achieve the above object, a method of manufacturing a semiconductor device in which a substrate is made of silicon carbide is provided.
In this method of manufacturing a semiconductor device, a step of forming a device portion on the substrate, a conductive film is formed on the back surface of the substrate on which the device portion is formed, and the conductive film is patterned, A step of forming an electrode film, a step of forming a trench groove portion in the substrate along the shape of the electrode film by etching, and a step of dividing the device portion along the trench groove portion. .

このような半導体装置の製造方法によれば、基板にデバイス部が形成されて、デバイス部が形成された基板の裏面に導電性膜が成膜され、さらに、導電性膜がパターン化され、電極膜が形成されて、電極膜の形状に沿って、基板にトレンチ溝部がエッチングによって形成されて、トレンチ溝部に沿って、デバイス部が個片化される。   According to such a method for manufacturing a semiconductor device, a device portion is formed on a substrate, a conductive film is formed on the back surface of the substrate on which the device portion is formed, and further, the conductive film is patterned, and an electrode A film is formed, a trench groove is formed in the substrate by etching along the shape of the electrode film, and a device portion is singulated along the trench groove.

上記の半導体装置の製造方法では、ウェハから得られる半導体チップの数を増加させ、個片化された半導体チップの製造歩留まりと信頼性を向上させることができる。   In the semiconductor device manufacturing method described above, the number of semiconductor chips obtained from the wafer can be increased, and the manufacturing yield and reliability of the separated semiconductor chips can be improved.

以下、本発明の実施の形態として、実施の形態の概要を、その後に概要を踏まえた実施の形態について、図面を参照しながら説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されるものではない。また、以下の図面の記載において、同一または類似の部分は同一または類似の符合を付している。   Hereinafter, as an embodiment of the present invention, an outline of the embodiment will be described, and then an embodiment based on the outline will be described with reference to the drawings. However, the technical scope of the present invention is not limited to these embodiments. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals.

まず、実施の形態の概要について説明する。
図１は、実施の形態における概要を説明する要部断面模式図である。
本実施の形態の半導体装置の製造方法の各工程の概要について、図１に模式的に断面図を示している。 First, an outline of the embodiment will be described.
FIG. 1 is a schematic cross-sectional view of the relevant part for explaining the outline of the embodiment.
FIG. 1 schematically shows a cross-sectional view of the outline of each process of the method for manufacturing a semiconductor device of the present embodiment.

まず、図１（Ａ）を参照しながら説明する。ＳｉＣによって構成されるウェハ１１を用意する。このウェハ１１に対して、デバイス部１２を形成する。デバイス部１２は、例えば、縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：電界効果トランジスタ）やショットキーダイオードなどが挙げられる。以上により、図１（Ａ）に示す構成が得られる。   First, a description will be given with reference to FIG. A wafer 11 made of SiC is prepared. A device portion 12 is formed on the wafer 11. Examples of the device unit 12 include a vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and a Schottky diode. As described above, the configuration shown in FIG.

次いで、図１（Ｂ）を参照しながら説明する。デバイス部１２を形成したウェハ１１の裏面に導電性膜（図示を省略）を成膜する。そして、導電性膜上にレジスト膜（図示を省略）を成膜する。レジスト膜をマスクとして導電性膜にパターニングを行い、レジスト膜を除去して、電極膜１３を形成する。以上により、図１（Ｂ）に示す構成が得られる。   Next, description will be made with reference to FIG. A conductive film (not shown) is formed on the back surface of the wafer 11 on which the device unit 12 is formed. Then, a resist film (not shown) is formed on the conductive film. The conductive film is patterned using the resist film as a mask, the resist film is removed, and the electrode film 13 is formed. Thus, the configuration shown in FIG. 1B is obtained.

次いで、図１（Ｃ）を参照しながら説明する。形成した電極膜１３をマスクとして、ウェハ１１の裏面にドライエッチングを行って、トレンチ溝部１４を形成する。以上により、図１（Ｃ）に示す構成が得られる。   Next, description will be made with reference to FIG. Using the formed electrode film 13 as a mask, dry etching is performed on the back surface of the wafer 11 to form a trench groove portion 14. Thus, the configuration shown in FIG. 1C is obtained.

最後に、図１（Ｄ）を参照しながら説明する。ウェハ１１に形成したトレンチ溝部１４に沿って、ウェハ１１を劈開する。この結果、ウェハ１１から個片化された、デバイス部１２に電極膜１３を具備した半導体チップ１０が得られる。   Finally, description will be made with reference to FIG. The wafer 11 is cleaved along the trench grooves 14 formed in the wafer 11. As a result, the semiconductor chip 10 that is separated from the wafer 11 and has the electrode film 13 in the device portion 12 is obtained.

このような工程では、ウェハ１１を、電極膜１３をマスクとして形成したトレンチ溝部１４に沿って劈開して個片化したために、トレンチ溝部１４を形成するためのレジスト膜を形成する必要が無く、また、スクライブライン幅を広く確保する必要が無く、ＳｉＣ基板を備える半導体チップ１０への衝撃も抑えられる。また、ウェハ１１の裏面にトレンチ溝部１４を形成したために、ウェハ材料の飛散によるデバイス部１２への汚染や欠陥形成を防ぐことができる。したがって、１枚のウェハ１１から得られる半導体チップ１０の数を増加させることができ、個片化された半導体チップ１０の製造歩留まりと信頼性が向上する。   In such a process, since the wafer 11 is cleaved along the trench groove portion 14 formed using the electrode film 13 as a mask, it is not necessary to form a resist film for forming the trench groove portion 14. Further, it is not necessary to secure a wide scribe line width, and the impact on the semiconductor chip 10 provided with the SiC substrate can be suppressed. Further, since the trench groove portion 14 is formed on the back surface of the wafer 11, contamination and defect formation on the device portion 12 due to scattering of the wafer material can be prevented. Therefore, the number of semiconductor chips 10 obtained from one wafer 11 can be increased, and the manufacturing yield and reliability of the separated semiconductor chips 10 are improved.

次に、上記概要を踏まえた、実施の形態を通じて半導体チップの個片化方法を説明する。なお、実施の形態において、ウェハに形成するデバイスとして、縦型ＭＯＳＦＥＴの場合を例に挙げて説明する。   Next, a method for dividing a semiconductor chip will be described through the embodiments based on the above outline. In the embodiment, the case of a vertical MOSFET will be described as an example of a device formed on a wafer.

まず、ウェハに形成する縦型ＭＯＳＦＥＴについて説明する。
図２は、実施の形態における縦型ＭＯＳＦＥＴの要部断面模式図である。
縦型ＭＯＳＦＥＴ１００ａは以下に説明するような構成をしている。 First, the vertical MOSFET formed on the wafer will be described.
FIG. 2 is a schematic cross-sectional view of an essential part of the vertical MOSFET in the embodiment.
The vertical MOSFET 100a is configured as described below.

ｎ型のドリフト領域１０１およびｐ型のボディ領域１０２が順に積層され、ボディ領域１０２の表面の一部にｎ型のイオンがドープされたｎ型のソース領域１０３が形成されている。なお、ドリフト領域１０１の厚さを、約１２００Ｖ耐圧の場合には１０μｍ〜１５μｍ、ボディ領域１０２の厚さを、１μｍ〜３μｍとする。   An n-type drift region 101 and a p-type body region 102 are sequentially stacked, and an n-type source region 103 doped with n-type ions is formed on a part of the surface of the body region 102. The drift region 101 has a thickness of 10 μm to 15 μm when the breakdown voltage is about 1200 V, and the body region 102 has a thickness of 1 μm to 3 μm.

ソース領域１０３の表面からボディ領域１０２を貫き、ドリフト領域１０１に達するトレンチ溝１０４が形成されている。トレンチ溝１０４の内壁面には、ゲート絶縁膜１０４ａと、ゲート絶縁膜１０４ａに埋め込められるようにゲート電極１０４ｂとがそれぞれ形成されている。さらに、トレンチ溝１０４上に層間絶縁膜１０４ｃが形成されている。   A trench groove 104 extending from the surface of the source region 103 through the body region 102 and reaching the drift region 101 is formed. On the inner wall surface of the trench groove 104, a gate insulating film 104a and a gate electrode 104b are formed so as to be embedded in the gate insulating film 104a. Further, an interlayer insulating film 104 c is formed on the trench groove 104.

ソース電極１０５が、ボディ領域１０２上に形成されており、層間絶縁膜１０４ｃを介して、ゲート電極１０４ｂ上を覆っている。なお、ソース電極１０５は、ボディ領域１０２およびソース領域１０３とオーミック接触を維持している。   A source electrode 105 is formed on the body region 102 and covers the gate electrode 104b with an interlayer insulating film 104c interposed therebetween. Note that the source electrode 105 maintains ohmic contact with the body region 102 and the source region 103.

一方、ドリフト領域１０１の反対側には、高濃度ドープのｎ型のドレイン領域１０６、ドレイン電極１０７が順に形成されている。なお、ドレイン領域１０６とドレイン電極１０７とはオーミック接触を維持している。また、ドレイン領域１０６の厚さを１５０μｍ〜３００μｍ、ドレイン電極１０７の厚さを０．０５μｍ〜２μｍとする。   On the other hand, a heavily doped n-type drain region 106 and a drain electrode 107 are sequentially formed on the opposite side of the drift region 101. Note that the drain region 106 and the drain electrode 107 maintain ohmic contact. In addition, the thickness of the drain region 106 is 150 μm to 300 μm, and the thickness of the drain electrode 107 is 0.05 μm to 2 μm.

なお、上記の縦型ＭＯＳＦＥＴ１００ａでは、ドリフト領域１０１、ボディ領域１０２、ソース領域１０３およびドレイン領域１０６は、ＳｉＣによって構成されており、それぞれ、ｎ型、ｐ型、ｎ型およびｎ型の場合について示している。一方、ｎ型とｐ型とが逆の導電型でもよい。すなわち、ドリフト領域１０１、ボディ領域１０２、ソース領域１０３およびドレイン領域１０６は、それぞれ、ｐ型、ｎ型、ｐ型およびｐ型でも構わない。また、ドリフト領域１０１、ボディ領域１０２、ソース領域１０３およびドレイン領域１０６は、ＳｉＣに対して、ｎ型の場合であれば、窒素（Ｎ）、ヒ素（Ａｓ）またはリン（Ｐ）など、ｐ型であれば、アルミニウム（Ａｌ）またはホウ素（Ｂ）などをドープすることで形成することができる。   In the vertical MOSFET 100a, the drift region 101, the body region 102, the source region 103, and the drain region 106 are composed of SiC, and the cases of n-type, p-type, n-type, and n-type are shown, respectively. ing. On the other hand, the n-type and p-type conductivity may be reversed. That is, the drift region 101, the body region 102, the source region 103, and the drain region 106 may be p-type, n-type, p-type, and p-type, respectively. The drift region 101, the body region 102, the source region 103, and the drain region 106 are p-type such as nitrogen (N), arsenic (As), or phosphorus (P) in the case of n-type with respect to SiC. If so, it can be formed by doping aluminum (Al) or boron (B).

なお、縦型ＭＯＳＦＥＴ１００ａからドレイン電極１０７を除いたものを、縦型ＭＯＳＦＥＴ１００ｂとする。
以下に、デバイスとして縦型ＭＯＳＦＥＴ１００ｂを形成したウェハから半導体チップを個片化する方法について説明を行う。 A vertical MOSFET 100b is obtained by removing the drain electrode 107 from the vertical MOSFET 100a.
Hereinafter, a method for separating a semiconductor chip from a wafer on which a vertical MOSFET 100b is formed as a device will be described.

図３は、実施の形態におけるウェハに対する縦型ＭＯＳＦＥＴの形成工程を示す要部断面模式図である。
まず、ＳｉＣによって構成されるウェハ２０１を用意する。ウェハ２０１の厚さを、例えば、１５０μｍ〜３００μｍ程度とする。このウェハ２０１の表面に、図２で示した縦型ＭＯＳＦＥＴ１００ａからドレイン電極１０７を除いた縦型ＭＯＳＦＥＴ１００ｂを作り込む。なお、縦型ＭＯＳＦＥＴ１００ｂの形成方法についての詳細な説明は省略するが、公知であって従来のフォトリソグラフィ工程、成膜工程などを経て形成される。そして、縦型ＭＯＳＦＥＴ１００ｂが形成されたウェハ２０１の表面にレジスト膜２０２を成膜する。レジスト膜２０２をウェハ２０１の表面に成膜することにより、先に作り込まれた縦型ＭＯＳＦＥＴ１００ｂが保護される。 FIG. 3 is a schematic cross-sectional view of the relevant part showing a step of forming a vertical MOSFET on the wafer in the embodiment.
First, a wafer 201 made of SiC is prepared. The thickness of the wafer 201 is, for example, about 150 μm to 300 μm. A vertical MOSFET 100b obtained by removing the drain electrode 107 from the vertical MOSFET 100a shown in FIG. Although a detailed description of a method for forming the vertical MOSFET 100b is omitted, the vertical MOSFET 100b is formed through a known photolithography process, a film forming process, and the like. Then, a resist film 202 is formed on the surface of the wafer 201 on which the vertical MOSFET 100b is formed. Forming the resist film 202 on the surface of the wafer 201 protects the previously formed vertical MOSFET 100b.

縦型ＭＯＳＦＥＴ１００ｂが作り込まれて、レジスト膜２０２が形成されたウェハ２０１の裏表をひっくり返す。そして、縦型ＭＯＳＦＥＴ１００ｂのドレイン領域１０６上であって、ウェハ２０１の裏面に導電性膜１０７ａを成膜する。導電性膜１０７ａは、例えば、ニッケル（Ｎｉ）を、１μｍ〜２μｍ程度の厚さになるように、スパッタ法により成膜する。以上により、図３で示す構成が得られる。   The vertical MOSFET 100b is formed and the wafer 201 on which the resist film 202 is formed is turned over. Then, a conductive film 107 a is formed on the back surface of the wafer 201 on the drain region 106 of the vertical MOSFET 100 b. The conductive film 107a is formed by sputtering, for example, so that nickel (Ni) has a thickness of about 1 μm to 2 μm. Thus, the configuration shown in FIG. 3 is obtained.

次に、導電性膜１０７ａのパターニングを行う。
図４は、実施の形態におけるウェハに対する縦型ＭＯＳＦＥＴの電極の形成工程を示す要部断面模式図、図５は、実施の形態におけるウェハに対する縦型ＭＯＳＦＥＴの電極の形成工程を示す要部平面模式図である。 Next, the conductive film 107a is patterned.
FIG. 4 is a schematic cross-sectional view of an essential part showing a vertical MOSFET electrode forming process on a wafer in the embodiment, and FIG. 5 is a schematic plan view of an essential part showing a vertical MOSFET electrode forming process on the wafer in the embodiment. FIG.

ウェハ２０１の裏面に成膜した導電性膜１０７ａ上に、レジスト（図示を省略）を形成し、パターニングを行う。そして、レジストを除去すると、図４，５に示すように、ウェハ２０１の裏面は、パターン化されて、碁盤の目状に電極膜が形成される。なお、電極膜間の幅は５μｍ〜２５μｍ程度とする。   A resist (not shown) is formed on the conductive film 107a formed on the back surface of the wafer 201 and patterned. When the resist is removed, as shown in FIGS. 4 and 5, the back surface of the wafer 201 is patterned to form an electrode film in a grid pattern. The width between the electrode films is about 5 μm to 25 μm.

そして、形成した電極膜をシリサイド化させる。例えば、Ｎｉで構成される電極膜に対して、およそ１０００℃のアルゴン（Ａｒ）雰囲気中で１分間のアニールを行う。すると、Ｎｉがシリサイド化されて、電極膜のコンタクト抵抗が低下する。例えば、ドーピング濃度が１×１０18ｃｍ-3以上のｎ型のドレイン領域１０６に対して、シリサイド化した電極膜は、１×１０-4Ωｃｍ2以下の接触抵抗を示す。そして、シリサイド化した電極膜は、縦型ＭＯＳＦＥＴ１００ｂに対してドレイン電極１０７として機能する。 Then, the formed electrode film is silicided. For example, the electrode film made of Ni is annealed for 1 minute in an argon (Ar) atmosphere at approximately 1000 ° C. Then, Ni is silicided and the contact resistance of the electrode film is lowered. For example, for an n-type drain region 106 having a doping concentration of 1 × 10 18 cm −3 or more, the silicided electrode film exhibits a contact resistance of 1 × 10 −4 Ωcm 2 or less. The silicided electrode film functions as the drain electrode 107 for the vertical MOSFET 100b.

次に、トレンチ溝２０３を形成する。
図６は、実施の形態における縦型ＭＯＳＦＥＴが形成されたウェハに対するトレンチ溝の形成工程を示す要部断面模式図である。 Next, the trench groove 203 is formed.
FIG. 6 is a schematic cross-sectional view of an essential part showing a trench groove forming step for a wafer on which a vertical MOSFET is formed in the embodiment.

パターン化した電極膜をシリサイド化したドレイン電極１０７の形成後、ドレイン電極１０７をマスクとして、トレンチ溝２０３を形成する。トレンチ溝２０３の形成は、ドライエッチングを行う。例えば、誘導結合型プラズマ（ＩＣＰ：Inductively Coupled Plasma）反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）を、六フッ化硫黄（ＳＦ6）と酸素（Ｏ2）とを１対３の割合で混合した、圧力が３Ｐａのガス中で、５００Ｗの高周波パワーと５０Ｗのバイアスパワーをかけて２０分間行った。そして、幅が１０μｍ程度、深さが３０μｍ程度の、図６に示すようなトレンチ溝２０３が形成された。 After forming the drain electrode 107 obtained by siliciding the patterned electrode film, the trench groove 203 is formed using the drain electrode 107 as a mask. The trench groove 203 is formed by dry etching. For example, inductively coupled plasma (ICP) reactive ion etching (RIE) is mixed with sulfur hexafluoride (SF 6 ) and oxygen (O 2 ) in a ratio of 1: 3. In a gas having a pressure of 3 Pa, a high frequency power of 500 W and a bias power of 50 W were applied for 20 minutes. Then, a trench groove 203 as shown in FIG. 6 having a width of about 10 μm and a depth of about 30 μm was formed.

なお、マスクとして用いたドレイン電極１０７は、上記の条件でＲＩＥを行った場合、ＳｉＣに対して２０前後の高い選択比を有する。このようにＳｉＣに対して高い選択比のドレイン電極２０７であれば、１μｍ〜２μｍの厚さで形成しておけば、トレンチ溝２０３を深く形成することができる。   Note that the drain electrode 107 used as a mask has a high selection ratio of around 20 with respect to SiC when RIE is performed under the above conditions. Thus, if the drain electrode 207 having a high selection ratio with respect to SiC is formed with a thickness of 1 μm to 2 μm, the trench groove 203 can be formed deeply.

また、トレンチ溝２０３は、概要で説明したように、ウェハ２０１をトレンチ溝２０３に沿って劈開を行うために用いられる。ところが、トレンチ溝２０３の深さが浅すぎると、ウェハ２０１が、例えば、＜１ １ −２ ０＞方向と、＜１ １ −２ ０＞方向から６０度の角度の方向と、に劈開してしまう。このため、ウェハ２０１を歩留まりよく狙った方向に劈開するために、トレンチ溝２０３の深さはウェハ２０１の厚さの少なくとも１０％ほどであることが望ましい。この時、トレンチ幅は狭いほど、ウェハから得られるチップの数が増大するので好ましい。現実的には、トレンチエッチングの条件により決定されるアスペクト比（トレンチ深さ／トレンチ幅）で制限されるが、ダイヤモンドカッターやレーザーによるダイシングに対して優位性を保つためにはトレンチ幅を２５μｍ程度以下にすることが望ましい。したがって、ドレイン電極１０７で用いられる材料は、ドライエッチングによりＳｉＣに対して、その厚さの１０％以上の深さのトレンチ溝２０３が形成できる選択比を備えることが必要であり、さらに、ｎ型のＳｉＣに対して１×１０-4Ωｃｍ2以下の接触抵抗を備えていることが望ましい。 The trench groove 203 is used for cleaving the wafer 201 along the trench groove 203 as described in the outline. However, if the depth of the trench groove 203 is too shallow, the wafer 201 is cleaved into, for example, the <1 1 −2 0> direction and an angle of 60 degrees from the <1 1 −2 0> direction. End up. For this reason, in order to cleave the wafer 201 in a direction aimed at a high yield, it is desirable that the depth of the trench groove 203 is at least about 10% of the thickness of the wafer 201. At this time, the narrower the trench width, the more the number of chips obtained from the wafer increases, which is preferable. In reality, it is limited by the aspect ratio (trench depth / trench width) determined by the conditions of trench etching, but the trench width is about 25 μm in order to maintain superiority against dicing by a diamond cutter or laser. The following is desirable. Therefore, the material used for the drain electrode 107 needs to have a selection ratio capable of forming a trench groove 203 having a depth of 10% or more of its thickness with respect to SiC by dry etching. It is desirable to have a contact resistance of 1 × 10 −4 Ωcm 2 or less with respect to SiC.

なお、図３〜図６までの形成工程において、ドレイン電極１０７の構成材料としてＮｉのみを用いた場合を例に挙げて説明した。ところが、Ｎｉの膜厚を厚くしすぎると、シリサイド化によってＮｉと反応するＳｉＣの量も増加する。すると、ウェハ裏面にもデバイス構造が作成されるような場合は反応するＳｉＣの量を見込んで設計に余裕を持たせる必要がある。また、Ｎｉ電極の厚み分だけ素子抵抗も増加してしまう。そこで、例えば、図３〜５において、０．０５μｍ程度の膜厚のＮｉをシリサイド化する。このシリサイド化したＮｉ上に、膜厚が１．７μｍ程度のＡｌ膜（図示を省略）を成膜してドレイン電極１０７を形成し、さらに、Ａｌ膜をマスクとして、図６に示すようにトレンチ溝２０３を形成するようにしても構わない。この時のＡｌ膜によって、トレンチ溝２０３を形成する際のＮｉへのダメージを防ぐことができる。また、この後に、トレンチ溝２０３の形成後、塩酸（ＨＣｌ）、希硝酸（ＨＮＯ3）または硫酸（Ｈ2ＳＯ4）などによって、Ａｌ膜を除去しても構わない。 Note that the case where only Ni is used as the constituent material of the drain electrode 107 in the formation steps shown in FIGS. However, if the Ni film is too thick, the amount of SiC that reacts with Ni increases due to silicidation. Then, when a device structure is also created on the back surface of the wafer, it is necessary to allow for a design by allowing for the amount of SiC to react. Also, the element resistance increases by the thickness of the Ni electrode. Therefore, for example, in FIGS. 3 to 5, Ni having a thickness of about 0.05 μm is silicided. On this silicided Ni, an Al film (not shown) with a film thickness of about 1.7 μm is formed to form the drain electrode 107. Further, using the Al film as a mask, a trench is formed as shown in FIG. The groove 203 may be formed. The Al film at this time can prevent damage to Ni when the trench groove 203 is formed. Thereafter, after the trench groove 203 is formed, the Al film may be removed with hydrochloric acid (HCl), dilute nitric acid (HNO 3 ), sulfuric acid (H 2 SO 4 ), or the like.

最後に、劈開を行う。
図７は、実施の形態におけるウェハから個片化した半導体チップについて、（Ａ）は断面模式図、（Ｂ）は平面模式図である。 Finally, cleave.
7A is a schematic cross-sectional view of a semiconductor chip separated from a wafer in the embodiment, and FIG. 7B is a schematic plan view thereof.

トレンチ溝２０３の形成後、トレンチ溝２０３に沿ってウェハ２０１を劈開して、個片化した半導体チップ１００を図７に示す。但し、図７に示す半導体チップ１００は、個片化後、ひっくり返していた裏表をもとに戻した状態を示している。図７（Ａ）の断面模式図に示すように、縦型ＭＯＳＦＥＴ１００ｂにドレイン電極１０７が形成された半導体チップ１００が形成される。そして、劈開して得られた半導体チップ１００は、図７（Ｂ）の上部平面模式図に示すように、スクライブライン２０４にチッピングが発生しておらず、略四角形になっていることがわかる。例えば、ダイヤモンドカッターによってダイシングを行った場合では、ダイシングライン幅が１ｍｍ必要であった。そして、この時のチップサイズが５ｍｍ程度であった。一方、本実施の形態では、スクライブラインの幅は１０μｍ程度のトレンチ溝２０３の幅になるために、チップサイズを５ｍｍ程度から４ｍｍ程度に縮小することができる。これを直径が２インチのウェハに適用すると、得られるチップの数を５５個から８８個へと、およそ１．７倍増加する（なお、エピタキシャル成長膜の濃度・膜厚が不安定であるため、２インチのウェハの端から１ｍｍの領域を使用しないこととして見積もっている。）。   FIG. 7 shows the semiconductor chip 100 obtained by cleaving the wafer 201 along the trench groove 203 after the trench groove 203 is formed. However, the semiconductor chip 100 shown in FIG. 7 shows a state in which the front and back sides turned upside down after being singulated are returned. As shown in the schematic cross-sectional view of FIG. 7A, the semiconductor chip 100 in which the drain electrode 107 is formed on the vertical MOSFET 100b is formed. Then, as shown in the upper schematic plan view of FIG. 7B, the semiconductor chip 100 obtained by cleaving shows that the scribe line 204 is not chipped and has a substantially rectangular shape. For example, when dicing is performed with a diamond cutter, the dicing line width needs to be 1 mm. The chip size at this time was about 5 mm. On the other hand, in the present embodiment, since the width of the scribe line becomes the width of the trench groove 203 of about 10 μm, the chip size can be reduced from about 5 mm to about 4 mm. If this is applied to a wafer having a diameter of 2 inches, the number of chips obtained is increased by approximately 1.7 times from 55 to 88 (Note that the concentration and thickness of the epitaxially grown film are unstable, Estimated not to use a 1 mm area from the edge of a 2 inch wafer.)

図３〜図７に示した作成工程により、半導体チップ１００は、ウェハ２０１を、後にドレイン電極１０７となる電極膜をマスクとして形成したトレンチ溝２０３に沿って劈開して個片化して得られる。このため、トレンチ溝２０３を形成するためのレジストの形成と、幅の広いスクライブラインの確保との必要がなく、ＳｉＣによって構成された半導体チップ１００への衝撃も抑えられる。また、トレンチ溝２０３をウェハ２０１の裏面に形成したために、ウェハ材料の飛散による縦型ＭＯＳＦＥＴ１００ｂへの汚染や欠陥形成を防ぐことができる。したがって、１枚のウェハ２０１から得られる半導体チップ１００の数を増加させることができ、個片化された半導体チップ１００の製造歩留まりと信頼性が向上する。   3 to 7, the semiconductor chip 100 is obtained by cleaving the wafer 201 into pieces by cleaving along the trench groove 203 formed with an electrode film to be the drain electrode 107 later as a mask. Therefore, it is not necessary to form a resist for forming the trench groove 203 and secure a wide scribe line, and the impact on the semiconductor chip 100 made of SiC can be suppressed. Further, since the trench groove 203 is formed on the back surface of the wafer 201, it is possible to prevent contamination of the vertical MOSFET 100b and formation of defects due to scattering of the wafer material. Therefore, the number of semiconductor chips 100 obtained from one wafer 201 can be increased, and the manufacturing yield and reliability of the separated semiconductor chips 100 are improved.

上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。   The above merely illustrates the principle of the present invention. In addition, many modifications and changes can be made by those skilled in the art, and the present invention is not limited to the precise configuration and application shown and described above, and all corresponding modifications and equivalents may be And the equivalents thereof are considered to be within the scope of the invention.

実施の形態における概要を説明する要部断面模式図である。It is a principal part cross-sectional schematic diagram explaining the outline | summary in embodiment. 実施の形態における縦型ＭＯＳＦＥＴの要部断面模式図である。It is a principal part cross-sectional schematic diagram of the vertical MOSFET in embodiment. 実施の形態におけるウェハに対する縦型ＭＯＳＦＥＴの形成工程を示す要部断面模式図である。It is a principal part cross-sectional schematic diagram which shows the formation process of the vertical MOSFET with respect to the wafer in embodiment. 実施の形態におけるウェハに対する縦型ＭＯＳＦＥＴの電極の形成工程を示す要部断面模式図である。It is a principal part cross-section schematic diagram which shows the formation process of the electrode of the vertical MOSFET with respect to the wafer in embodiment. 実施の形態におけるウェハに対する縦型ＭＯＳＦＥＴの電極の形成工程を示す要部平面模式図である。It is a principal part plane schematic diagram which shows the formation process of the electrode of the vertical MOSFET with respect to the wafer in embodiment. 実施の形態における縦型ＭＯＳＦＥＴが形成されたウェハに対するトレンチ溝の形成工程を示す要部断面模式図である。It is a principal part cross-sectional schematic diagram which shows the formation process of the trench groove | channel with respect to the wafer in which the vertical MOSFET in embodiment was formed. 実施の形態におけるウェハから個片化した半導体チップについて、（Ａ）は断面模式図、（Ｂ）は平面模式図である。FIG. 5A is a schematic cross-sectional view of a semiconductor chip separated from a wafer in the embodiment, and FIG. ＳｉＣ基板が用いられたウェハをダイヤモンドカッターでダイシングしたときの半導体チップの平面模式図である。It is a plane schematic diagram of a semiconductor chip when a wafer using a SiC substrate is diced with a diamond cutter.

符号の説明Explanation of symbols

１０ 半導体チップ
１１ ウェハ
１２ デバイス部
１３ 電極膜
１４ トレンチ溝部 DESCRIPTION OF SYMBOLS 10 Semiconductor chip 11 Wafer 12 Device part 13 Electrode film 14 Trench groove part

Claims (8)

基板が炭化珪素によって構成される半導体装置の製造方法において、
前記基板にデバイス部を形成する工程と、
前記デバイス部が形成された前記基板の裏面に導電性膜を成膜し、さらに、前記導電性膜をパターン化して、電極膜を形成する工程と、
前記電極膜の形状に沿って、前記基板にトレンチ溝部をエッチングによって形成する工程と、
前記トレンチ溝部に沿って、前記デバイス部を個片化する工程と、
を有することを特徴とする半導体装置の製造方法。 In the method of manufacturing a semiconductor device in which the substrate is made of silicon carbide,
Forming a device portion on the substrate;
Forming a conductive film on the back surface of the substrate on which the device portion is formed, patterning the conductive film, and forming an electrode film; and
Forming a trench groove in the substrate along the shape of the electrode film by etching;
A step of dividing the device portion along the trench groove portion;
A method for manufacturing a semiconductor device, comprising: 前記デバイス部の形成後、前記基板の、前記導電性膜が成膜される反対側にレジスト膜を成膜することを特徴とする請求項１記載の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein after the device portion is formed, a resist film is formed on the opposite side of the substrate on which the conductive film is formed. 前記電極膜の形成後、前記電極膜をアニールする工程をさらに有することを特徴とする請求項１または２に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, further comprising a step of annealing the electrode film after forming the electrode film. 前記デバイス部は、縦型電界効果トランジスタであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 1, wherein the device unit is a vertical field effect transistor. 前記トレンチ溝部は、ドライエッチングによって形成されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 1, wherein the trench groove is formed by dry etching. 前記トレンチ溝部の深さは、前記基板の厚さの１０％以上であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。   6. The method of manufacturing a semiconductor device according to claim 1, wherein a depth of the trench groove is 10% or more of a thickness of the substrate. 前記トレンチ溝部の深さは、前記トレンチ溝部の幅に対して、２．５倍〜３．５倍であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。   The depth of the said trench groove part is 2.5 times-3.5 times with respect to the width | variety of the said trench groove part, The manufacturing of the semiconductor device of any one of Claim 1 thru | or 5 characterized by the above-mentioned. Method. 前記電極膜は、ニッケル、アルミニウム、または、これらを含む合金であることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, wherein the electrode film is nickel, aluminum, or an alloy containing these.
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