JP2009188240A - Method of manufacturing semiconductor light-emitting element, and semiconductor light-emitting element - Google Patents

Method of manufacturing semiconductor light-emitting element, and semiconductor light-emitting element Download PDF

Info

Publication number
JP2009188240A
JP2009188240A JP2008027626A JP2008027626A JP2009188240A JP 2009188240 A JP2009188240 A JP 2009188240A JP 2008027626 A JP2008027626 A JP 2008027626A JP 2008027626 A JP2008027626 A JP 2008027626A JP 2009188240 A JP2009188240 A JP 2009188240A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
surface
formed
portion
forming
concave
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008027626A
Other languages
Japanese (ja)
Other versions
JP5429770B2 (en )
Inventor
Akihiro Urata
章紘 浦田
Original Assignee
Sharp Corp
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor light-emitting element which further improves the extracting efficiency of emitted light to the outside with the fewer number of steps by forming finer surface concavity and convexity on a side surface concavity and convexity simultaneously, and to provide a semiconductor light-emitting element formed by the method. <P>SOLUTION: Nano imprint lithography method is used for carrying out a step of imprinting a concavity and convexity pattern formed on a mold on a resist film applied on a lamination structure of a semiconductor. By forming, to the mold, a pattern which can form a side surface concavity and convexity 400 and a finer surface concavity and convexity B200 on the side surface concavity and convexity 400, the side surface concavity and convexity and the finer surface concavity and convexity B200 on the side surface concavity and convexity can be formed on the lamination structure of the semiconductor. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

この発明は、半導体発光素子の製造方法および半導体発光素子に関するもので、より特定的には、半導体発光素子の光取り出し効率を向上させるために用いられる半導体発光素子の製造方法および半導体発光素子に関する。 The present invention relates to a manufacturing method and a semiconductor light emitting element of the semiconductor light-emitting device, and more particularly to a manufacturing method and a semiconductor light emitting element of the semiconductor light emitting element used in order to improve the light extraction efficiency of the semiconductor light emitting element.

n型の化合物半導体とp型の化合物半導体とを、活性層を介して接合させた素子に電圧を加えることにより、n型の化合物半導体に含まれる電子と、p型の化合物半導体中に含まれる正孔とを再結合させることによる発光を利用した半導体発光素子がある。 And n-type compound semiconductor and a p-type compound semiconductor, by applying a voltage to the device that is bonded via the active layer, and electrons contained in the n-type compound semiconductor are contained in the compound during semiconductor p-type there are semiconductor light-emitting device utilizing the emission caused by recombining with holes. 半導体発光素子としては、たとえば発光ダイオードなどが市販されており、これは電子と正孔とが効率よく再結合する直接遷移型半導体を利用しているため、発光する効率が非常に高い。 As the semiconductor light-emitting device, for example, it is commercially available, such as light emitting diodes, which since the electrons and holes utilizing a direct transition type semiconductor to efficiently recombine, efficiency of light emission is very high. このため、現在では家電製品のディスプレイや、道路の信号機の表示などに利用されている。 For this reason, display and consumer electronics products are currently being used, such as the display of the road of the traffic signal.

上述のとおり、直接遷移型半導体を用いると、高い効率で発光させることが可能であるが、一方で、せっかく高い効率で発光させた光を、素子の外部に取り出す効率が悪くなることがあるという問題がある。 As described above, the use of direct transition type semiconductor, it is possible to emit light with high efficiency, while the light was emitted at great pains high efficiency, the efficiency of taking out to the outside of the device is that there is poor There's a problem. 具体的に述べると、まず、n型の化合物半導体およびp型の化合物半導体の界面に形成された発光層から発せられた光は、通常、互いに平行な複数の材料界面を通過して素子の外部に取り出される。 To be specific, first, n-type compound light emitted from the semiconductor and p-type compound semiconductor light-emitting layer formed at the interface of usually external device through a plurality of parallel material interfaces with each other It is taken out to. そのとき、全反射の繰り返しにより発生する多重反射が、光を外部に取り出す効率を悪くする原因になっている。 Then, multiple reflections caused by the repetition of total reflection, is causing to deteriorate the efficiency of extracting light to the outside. 全反射は、反射面を形成する界面における屈折率の差が大きいほど、入射角に対する許容範囲が狭くなり、発生しやすくなる。 Total reflection, the larger the difference in refractive index at the interface to form a reflecting surface, the allowable range for the incident angle is narrowed, tends to occur. 空気中との間で屈折率差の大きい材料が用いられる発光素子において、多重反射を抑制することは、発光素子の光取り出し効率を高める上で重要である。 In large material is used the light-emitting element of the refractive index difference between the air, to suppress the multiple reflection is important in enhancing the light extraction efficiency of the light emitting element.

そこで従来より、半導体発光素子にて発光させた光の外部への取り出し効率を向上させる手法としてたとえば、特開2001−36129(特許文献1)には素子の一方の主表面上、および側面上に凹凸形状を形成させる技術が開示されている。 Therefore conventionally, for example as a technique for improving the extraction efficiency to the outside of the light is emitted by the semiconductor light emitting element, JP 2001-36129 (Patent Document 1) On one major surface of the element, and on the side surface technique of forming an uneven shape is disclosed. また、特開2003−110136(特許文献2)においては素子の側面に凹凸形状を形成させる。 Further, in Japanese Patent 2003-110136 (Patent Document 2) to form an uneven shape on a side surface of the element. このことにより、電子と正孔との再結合により発光する活性層の主表面に沿った方向に伝播する光を外部に取り出す効率を向上させる技術が開示されている。 Thus, techniques for improving the efficiency of extracting light propagating in a direction along the main surface of the active layer that emits light by recombination of electrons and holes to the outside is disclosed. このように、半導体発光素子の一部分に凹凸形状を形成させることにより、光の外部への取り出し効率が向上できるのは、以下の理由による。 Thus, by forming a portion to the concavo-convex shape of the semiconductor light emitting element, it can be improved extraction efficiency of light outside for the following reason. まず、凹凸形状を形成させることにより、結晶内の光密度を変えることなく、すなわち、素子サイズを変更することなく結晶界面面積を増大させることができる。 First, by forming an uneven shape, without changing the optical density of the crystal, i.e., it is possible to increase the crystal interface area without changing the device size. すると、結晶内の部位、方向ともにランダムに存在する光に対する外部放射面積を増大させ、光取り出し効率、すなわち外部量子効率を増大させることができる。 Then, the site of the crystal increases the external area of ​​irradiation for light present at random in the direction both the light extraction efficiency, i.e. it is possible to increase the external quantum efficiency. また、以上の方法は、量産対応できるように簡易に実現できる方法という点においても利用価値が高い。 Further, the above method has a higher utility value even in that method can be realized easily as production accommodate.

上述の、素子の一方の主表面上に凹凸形状を形成させる方法としては、1)フォトリソグラフィー技術とエッチング技術とを組み合わせる方法、2)エッチングのみで表面を粗面化させる方法、3)研磨により表面を粗面化させる方法、の3通りが考えられる。 Above, as a method for forming the uneven shape on one main surface of the device, 1) a method of combining the photolithography technique and etching technique, 2) a method of only rough surface with roughening etching, 3) by grinding the method for roughening the surface, three kinds of contemplated. また上述の、素子の側面上に凹凸形状を形成させる方法としては、1)フォトリソグラフィー技術とエッチング技術を組み合わせる方法、を挙げることができる。 The above, as a method for forming the uneven shape on the side of the device, 1) method of combining a photolithographic technique and an etching technique, and the like. なお、ここで側面とは、半導体発光素子において基板の主表面の延在する方向と交差する方向に伸びる端部表面を意味する。 Here, a side surface, means an end surface extending in a direction intersecting the direction of extension of the main surface of the substrate in the semiconductor light-emitting device. 後述するように、1)のフォトリソグラフィー技術は、凹凸形状を形成させたい場所や大きさを決めて規則正しい凹凸形状を形成させたい際に用いるのが妥当である。 As described below, 1 photolithographic technology), it is reasonable to use in desired to form a regular concavo-convex shape decide where and size desired to form irregularities. また、2)のエッチングのみで表面を粗面化させる方法は、形成された凹凸形状の均一性や規則性は特に重要視しないが、凹凸形状を形成させたい際に簡易的な方法として採用することができる。 Further, a method of only rough surface with roughening etching 2), uniformity and regularity of the formed concavo-convex shape is not particularly important, it is employed as a simple method when it is desired to form a concavo-convex shape be able to. 3)の研磨により表面を粗面化させる方法についても、2)のエッチングのみで表面を粗面化させる方法と同様である。 For a method for roughening the surface by polishing 3) is the same as the method for roughening the surface only by etching of 2).

上述のとおり、凹凸形状を形成させたい場所や大きさを決めて規則正しい凹凸形状を形成させることが可能であることから、従来より、半導体発光素子への凹凸形状の形成にはフォトリソグラフィー技術が一般的に用いられている。 As described above, since it is possible to form a regular concavo-convex shape decide where and size desired to be formed irregularities, conventionally, a photolithography technique is generally in the form of irregularities of the semiconductor light emitting element It has been used specifically. しかし、フォトリソグラフィー技術を用いると、光源の波長以下の微細なパターンを形成することは非常に難しい。 However, the use of photolithography, it is very difficult to form the following fine pattern wavelength of the light source. このため、形成することができるパターンの大きさに制限がある。 Therefore, there is a limit to the size of the pattern that can be formed.

上述の問題を解決する技術として、近年特開2005−150261(特許文献3)に開示されているような方法の適用が可能となってきている。 As a technique for solving the above problems, in recent years JP 2005-150261 has become possible to apply the method as disclosed in (Patent Document 3). これは、パターンを形成したい基板に、転写材として用いるレジストを塗布し、ここへ凹凸形状を有するモールドを押し当てることにより、レジストを塗布した層にモールドの凹凸形状を転写し、エッチングにより基板にパターンを転写する技術である。 This is a substrate to be patterned, a resist is applied to be used as a transfer material, by pressing a mold having a concavo-convex shape here, the resist is transferred to the mold of the uneven shape coated layer and the substrate by etching it is a technique for transferring a pattern. この技術は、ナノインプリントリソグラフィー法と呼ばれるが、この方法を用いることにより、従来より微細なナノオーダーの凹凸形状を形成することが可能となった。 This technique, referred to as nano-imprint lithography, by using this method, it has become possible to form a conventional finer nano-order concavo-convex shape.
特開2001−36129号公報 JP 2001-36129 JP 特開2003−110136号公報 JP 2003-110136 JP 特開2005−150261号公報 JP 2005-150261 JP

上述の、素子の一方の主表面上または素子の任意の表面上に形成する凹凸を「表面凹凸」と呼び、素子の側面上に形成する凹凸を「側面凹凸」と呼ぶことにする。 Above, the irregularities formed on any surface of one main surface or element of the device is referred to as "surface roughness", the irregularities formed on the side surfaces of the elements will be referred to as "side unevenness". 上述のとおり、表面凹凸および側面凹凸は、半導体発光素子において、発光した光の外部への取り出し効率を向上させるための構造である。 As described above, surface irregularities and side unevenness, in the semiconductor light emitting device, a structure for improving the extraction efficiency to the outside of the emitted light. 表面凹凸または側面凹凸を単独で形成させても、発光した光の外部への取り出し効率を向上させることができるが、側面凹凸における凹凸表面上にさらに微細な表面凹凸を形成させた構造を用いると、さらに光の外部への取り出し効率を向上させることが可能である。 Also to form a surface irregularity or side unevenness alone can improve the extraction efficiency to the outside of the emitted light, the use of structure to form a finer surface irregularities on the irregular surface of the side surface irregularities , it is possible to further improve the extraction efficiency of the external light.

素子の一方の主表面上に形成した表面凹凸の表面上に、さらに微細な表面凹凸を形成する技術は、上述の特許文献3において開示されている。 On the surface of the surface irregularities formed on one main surface of the element, to form a finer surface roughness technique is disclosed in Patent Document 3 described above. しかし、側面凹凸の表面上に、さらに微細な表面凹凸を形成させた構造を用いることは、従来のフォトリソグラフィー技術においては非常に難しい。 However, on the surface of the side surface irregularities, the use of to form a finer uneven surface structure is very difficult in the conventional photolithography technique. それは、側面凹凸の表面上にフォトリソグラフィーを行なおうとしても、側面凹凸の表面がフォトリソグラフィーを行なうマスクパターンに沿った、たとえば平行な方向を向いていないため、露光時にフォーカスを合わせることが難しいためである。 It even attempt is made photolithography on the surface of the side surface irregularities, since the surface of the side surface irregularities along the mask pattern to perform photolithography, for example not oriented parallel, it is difficult to focus during exposure This is because. たとえば、ステッパーで幅が約1μmのパターンを形成する場合、焦点深度は約1〜2μmである。 For example, if the width stepper to form a pattern of about 1 [mu] m, the depth of focus is about 1 to 2 [mu] m. このため、2μm以上の深さの凹凸上にパターンを形成することはできない。 Therefore, it is impossible to form a pattern on the unevenness of the depth or more 2 [mu] m. ここで焦点深度とは、一般的には顕微鏡などで試料面を観察、撮影するとき、ピントが合っている位置から対物レンズと試料面との距離を変えても、ピントが合っている状態を保つことができる、対物レンズと試料面との距離のことである。 Here the depth of focus and is generally observing a sample surface with a microscope, when shooting, changing the distance between the objective lens and the sample plane from the position is in focus, the state is in focus can be maintained, is that the distance between the objective lens and the sample plane. したがって、2μm以上の深さを持つ側面凹凸構造の表面上にさらにフォトリソグラフィーを行なって凹凸構造を形成することはできない。 Thus, it is not possible to form an uneven structure further performing photolithography on the surface of the side relief structure with a depth greater than 2 [mu] m.

側面凹凸の表面上に、さらに微細な表面凹凸を形成させるための実現可能な方法として、以下のような方法がある。 On the surface of the side surface irregularities, as a method feasible for forming a finer surface irregularities, there is the following method. まずいったん側面凹凸を形成するエッチングを行なう。 First once it is etched to form a side surface irregularities. 次に先ほど形成した側面凹凸以外をレジスト等で保護し、側面凹凸の表面を粗面化するエッチングを行なう。 Next to protect other aspects irregularities have just formed a resist or the like is etched to roughen the surface of the side surface irregularities. 以上の方法により、側面凹凸の表面上に、さらに微細な表面凹凸を形成させることができる。 By the above method, on the surface of the side surface irregularities can be formed finer surface irregularities. しかしこの方法は、側面凹凸を形成する工程と、側面凹凸の表面上に、さらに微細な表面凹凸を形成させる工程とを別々に行なう必要があるため、半導体発光素子の加工を行なうのに必要な工程数が多くなり、処理時間が長くなることによってコスト高の原因になるという問題があった。 However, this method includes the steps of forming a side surface irregularities, on the surface of the side surface irregularities, it is necessary to perform a step of forming a finer surface unevenness separately, necessary to perform the processing of a semiconductor light emitting element becomes large number of steps, there is a problem that causes high cost by a longer processing time.

本発明は、上記のような課題を解決するために成されたものであり、その目的は、側面凹凸の表面上に、さらに微細な表面凹凸を同時に形成させることにより、発光した光の外部への取り出し効率をさらに向上させた半導体発光素子を、より少ない工程数にて形成する製造方法、および上述の方法にて形成した半導体発光素子を提供することである。 The present invention has been made to solve the above problems, and its object is on the surface of the side surface irregularities, by forming a finer surface roughness at the same time, to the outside of the emitted light the semiconductor light-emitting device having further improved extraction efficiency, is to provide a semiconductor light emitting element formed by the manufacturing method, and the method described above is formed by a smaller number of steps.

始めに、本発明の基本思想についての説明を以下に記載する。 First, to describe the explanation of the basic idea of ​​the present invention are described below. 図1は、半導体発光素子のn型半導体層、活性層、p型半導体層のいずれかの層を含む側面の全周または1部の表面上に形成した凹凸形状の状態を示す概略図である。 Figure 1 is a schematic diagram showing n-type semiconductor layer of the semiconductor light-emitting device, the active layer, the state of the irregularities formed on the surface of the entire circumference or a portion of the side surface including any layer of the p-type semiconductor layer . また、図2は、半導体発光素子の一方の主表面上に形成した凹凸形状の状態を示す概略図である。 2 is a schematic diagram showing one state of the formed concavo-convex shape on the main surface of the semiconductor light emitting element. さらに、図3は、図1に示す凹凸形状の表面上に形成した微細な凹凸形状の状態を示す概略図である。 Further, FIG. 3 is a schematic diagram showing a state of fine irregularities formed on the surface of the uneven shape shown in FIG. また、図4は、半導体発光素子の一方の主表面上に形成した凹凸形状の表面上に形成した微細な凹凸形状の状態を示す概略図である。 4 is a schematic diagram showing one state of fine irregularities formed on the surface of the formed concavo-convex shape on the main surface of the semiconductor light emitting element. 本発明においては、図1に示す、半導体発光素子の側面の全周または1部の表面上に形成した凹凸形状(側面凹凸400)の表面上に、さらに図3に示す、微細な凹凸形状(表面凹凸B200)を、同時に形成させる。 In the present invention, shown in FIG. 1, on the surface of the entire circumference or a portion on the surface formed with the uneven shape of the side surface of the semiconductor light emitting element (side unevenness 400), further illustrated in FIG. 3, fine irregularities ( surface irregularities B200), is formed at the same time. なお、表面凹凸B200は、側面凹凸400の中でも、活性層の側面上にも形成させることがさらに好ましい。 The surface irregularities B200, among sides irregularities 400, it is further preferable to be formed on the side surfaces of the active layer. また、その上で、図2に示す、半導体発光素子の一方の主表面上に形成した凹凸形状(表面凹凸A100)の表面上に、さらに図4に示す、微細な凹凸形状(表面凹凸C300)を、同時に形成させる。 Furthermore, on them, shown in Figure 2, on the surface of one main surface on the formed uneven shape of the semiconductor light-emitting device (surface unevenness A100), further illustrated in FIG. 4, fine irregularities (surface roughness C300) a, is formed at the same time. 以上の凹凸形状を半導体発光素子に形成させることにより、発光した光の、活性層の内部における全反射を抑制し、外部への取り出し効率を向上させることができる。 By forming the above irregularities in the semiconductor light emitting device, the emitted light, to suppress total reflection in the inside of the active layer, thereby improving the extraction efficiency to the outside. なお、図2〜図4は三角形の凸形状のみを示しているが、実際にはこれら(表面凹凸A100、表面凹凸B200、表面凹凸C300)は全て、凹形状と凸形状との両方を含みうる。 Although Figures 2-4 show only the convex shape of a triangle, in fact these (surface unevenness A100, surface irregularities B200, surface irregularities C300) can all include both concave and convex . また、これらの断面形状は半円状、三角形状、四角形状、さらに、平面形状が円形状、三角形状、四角形状や角部が6個以上の多角形状、であってもよい。 These cross-sectional shapes semicircular, triangular, square shape, further, the planar shape is circular, triangular, quadrangular or corners may be six or more polygonal. また、これらの平面形状が多角形状の柱状体や平面形状が多角形の角錐体、あるいは平面形状が円形状の円錐体などであってもよい。 Further, the columnar body and the planar shape is polygonal pyramids of these planar shape polygonal or planar shape may be a circular cone.

図1に示すような、半導体発光素子の半導体層の側面の少なくとも一部に凹凸形状を形成する際には、フォトリソグラフィーを行なった後、エッチングにより、所望の凹凸形状を形成させる。 As shown in FIG. 1, when forming the uneven shape on at least part of the side surface of the semiconductor layer of the semiconductor light emitting device, after performing photolithography and etching, to form the desired uneven shape. このエッチングの際、形成される凹凸形状の表面に微細な粗面を形成する条件にてエッチングを行なう。 In this etching, etching is carried out on the surface of the uneven shape formed under the conditions for forming a fine rough surface. このことにより、側面に形成された凹凸形状(側面凹凸400)の表面上に、図3に示すような、さらに微細な凹凸形状(表面凹凸B200)を、同時に形成することができる。 Thus, on the surface of the formed concavo-convex shape on the side surface (side surface irregularities 400), as shown in FIG. 3, a further fine irregularities (surface roughness B200), it can be formed simultaneously. また、図2に示すような、半導体発光素子の一方の主表面上に形成した凹凸形状(表面凹凸A100)の表面上に、同様の方法により、図4に示すような、さらに微細な凹凸形状(表面凹凸C300)を、同時に形成させることができる。 Further, as shown in FIG. 2, on the surface of one main surface on the formed uneven shape of the semiconductor light-emitting device (surface unevenness A100), in the same manner, as shown in FIG. 4, further fine irregularities (surface irregularities C300), it can be formed simultaneously. 以上の工程を踏むことにより、凹凸形状の表面上に、さらに微細な凹凸形状を、同時に形成することができるため、素子加工プロセスを簡素化することが可能である。 By stepping the above steps, since on the surface of the irregularities, the more fine irregularities can be formed at the same time, it is possible to simplify the device fabrication process.

上述の方法にて形成された、微細な凹凸形状は、フォトリソグラフィーによって形成させたマスクパターンをエッチングさせる際に付随的に行なわれる粗面形成によるものである。 Formed by the above-mentioned method, fine irregularities are due to the rough surface formed to be concomitantly performed when for etching the mask pattern was formed by photolithography. すなわち、ランダムに形成されたもので形状は不規則となっている。 That is, the shape in which are formed randomly has a irregular. この微細な凹凸形状を均一な周期構造とさせるために、ナノインプリントリソグラフィー法を用いて、微細な凹凸形状を形成させる方法がある。 To this fine irregularities a uniform periodic structure, using a nano-imprint lithography method is a method of forming fine irregularities.

ナノインプリントリソグラフィー法とは、上述のとおり、パターンを形成したい基板に、転写材として用いるレジストを塗布し、ここへ凹凸形状を有するモールドを押し当てることにより、レジストを塗布した層にモールドの凹凸形状を転写し、エッチングにより基板にパターンを転写する技術である。 The nanoimprint lithography method as described above, the substrate to be patterned, a resist is applied to be used as a transfer material, by pressing a mold having a concavo-convex shape here, the resist is applied a layer of mold irregularities transcribed, it is a technique for transferring a pattern to a substrate by etching. この技術を用いると、レジストの膜厚や形状を制御することにより、半導体素子を所望の形状にエッチングすることが可能となる。 Using this technique, by controlling the resist film thickness and shape, it is possible to etch the semiconductor element into a desired shape.

図5は、ナノインプリントリソグラフィー法において、半導体の一方の主表面上に塗布したレジストにモールドを押し当てた状態を示す概略図である。 Figure 5 is the nano-imprint lithography method is a schematic view showing a state where pressing the mold to resist applied on one main surface of the semiconductor. また、図6は、ナノインプリントリソグラフィー法において、押し当てたモールドを取り外した状態を示す概略図である。 Also, FIG. 6, in the nano-imprint lithography method is a schematic view showing a state in which remove the molds pressed. さらに図7は、形成したマスクパターンをエッチングする状態を示した概略図である。 Further, FIG. 7 is a formed mask pattern is a schematic view showing a state of etching. 図5に示すように、半導体層20の一方の主表面上に塗布したレジスト膜16に、レジスト膜16から見て半導体層20と反対側からモールド30を押し当てる。 As shown in FIG. 5, the resist film 16 coated on one main surface of the semiconductor layer 20, pressed against the mold 30 from the opposite side to the semiconductor layer 20 when viewed from the resist film 16. この状態を保ったまま、熱または光によりレジスト膜16を硬化させる。 While maintaining this state, curing the resist film 16 by heat or light. 次に図6に示すように、モールド30を取り外すと、レジスト膜16には、モールド30の形状がマスクパターンとして転写される。 Next, as shown in FIG. 6, when removing the mold 30, the resist film 16, the shape of the mold 30 is transferred as a mask pattern. たとえば図6のように、モールド30がレジスト膜16にテーパ形状を形成させる形状となっていた場合には、レジスト膜16にもモールド30と同様のテーパ形状が形成される。 For example as shown in FIG. 6, the mold 30 is in a case in which it is shaped to form a tapered shape in the resist film 16, the same tapered shape as the mold 30 to the resist film 16 is formed. この状態でレジスト膜16のエッチングを行なうと、たとえばレジスト膜16にテーパ角がついており場所によって厚みが異なる場合は、レジスト膜16の薄い場所の方がレジスト膜16のエッチングが早く完了する。 When performing the etching of the resist film 16 in this state, for example if a different thickness depending on the location and with a taper angle in the resist film 16, towards the thin locations resist film 16 is etched resist film 16 quickly completed. このため、レジストのエッチングが完了した時点でその部分の半導体層20の主表面層がエッチングされ始める。 Therefore, the main surface layer of the semiconductor layer 20 in that portion when the etching resist is complete begins to be etched. その結果、図7に示すように、レジスト膜16の形状に合わせて半導体層20の主表面層もエッチングされ、半導体層20の主表面層の形状がレジスト膜16の形状と同様に(レジスト膜16の形状を反映した形状に)形成される。 As a result, as shown in FIG. 7, the main surface layer of the semiconductor layer 20 in accordance with the shape of the resist film 16 is also etched, so the shape of the main surface layer of the semiconductor layer 20 is similar to the shape of the resist film 16 (resist film shape reflecting the 16 shape) is formed. なお、後述するように、実際には、レジスト膜16と半導体層20とのエッチングされる速度が異なるため、エッチングにより形成される半導体層20のテーパ角度と、モールド30の角度とは必ずしも一致しない。 As described later, in fact, since the rate at which etching of the resist film 16 and the semiconductor layer 20 is different, not necessarily match the taper angle of the semiconductor layer 20 formed by etching, and the angle of the mold 30 . しかし、その場合においても、半導体層20は、モールド30の形状に対応してエッチングされる。 However, even in that case, the semiconductor layer 20 is etched so as to correspond to the shape of the mold 30.

以上の性質を利用して、ナノインプリントリソグラフィー法を用いると、レジストが残った部分のレジスト膜厚を、モールドの形状に応じて自在に制御することができる。 By utilizing the above properties, the use of nano-imprint lithography method, a resist film thickness of the resist remaining portions can be controlled freely according to the shape of the mold. これを、ナノインプリントリソグラフィー法によるレジスト残り膜厚の制御と呼ぶことにする。 This will be referred to as control of the resist remaining film thickness by nanoimprint lithography. 図8は、ナノインプリントリソグラフィー法によるレジスト残り膜厚の制御を行なうためのモールドをレジストに押し当てた状態を示す概略図である。 Figure 8 is a schematic view showing a state where pressing the mold to the resist for controlling the residual resist film thickness by nanoimprint lithography. また、図9は、図8にて押し当てたモールドを取り外した状態を示す概略図である。 9 is a schematic view showing a state in which removal of the pressing mold in FIG. さらに、図10は、レジスト残り膜厚の制御にて形成したマスクパターンをエッチングする状態を示した概略図である。 Further, FIG. 10 is a schematic view showing a state of etching the mask pattern formed in the control of the residual resist film thickness. 図8に示すように、ここでのモールド30は、場所により異なるレジスト膜16の厚みを形成させることが可能な形状となっている。 As shown in FIG. 8, the mold 30 in this case has a can shape it to form the thickness of different resist film 16 by location. つまり、図8に示したモールド30では、レジストに転写するべき形状の凹部において、深さの異なる部分が複数形成されている。 That is, in the mold 30 shown in FIG. 8, in the recess of the shape to be transferred to the resist, different portions of depths are formed. 図8に示すモールド30を、レジスト膜16に押し当て、熱または光によりレジストを硬化させる。 The mold 30 shown in FIG. 8, pressed against the resist film 16, the resist is cured by heat or light. その上で、モールド30を取り外すと、図9に示すように、モールド30の形状に応じて、レジスト膜16が場所により異なる厚みとなるように形成されたマスクパターンが形成される。 On top of that, when removing the mold 30, as shown in FIG. 9, in accordance with the shape of the mold 30, the mask pattern formed as the resist film 16 becomes different thicknesses depending on the location is formed. これをエッチングすると、図7と同様に、レジストの厚みが薄い部分ほど早くレジストのエッチングが完了し、その部分の半導体層20の主表面層がエッチングされ始める。 When this etching, similarly to FIG. 7, the etching of the early registration resist thickness thinner portion is completed, the main surface layer of the semiconductor layer 20 in that portion begins to be etched. その結果、図10に示すように、レジスト膜16の形状に合わせて半導体層20の主表面層もエッチングされ、半導体層20の主表面層の形状がレジスト膜16の形状と同様に(レジスト膜16の形状を反映した形状に)形成される。 As a result, as shown in FIG. 10, the main surface layer of the semiconductor layer 20 in accordance with the shape of the resist film 16 is also etched, so the shape of the main surface layer of the semiconductor layer 20 is similar to the shape of the resist film 16 (resist film shape reflecting the 16 shape) is formed. 以上のことから、レジスト残り膜厚の制御を行なうことにより、半導体層20のエッチング深さを制御することが可能となる。 From the above, by controlling the residual resist film thickness, it is possible to control the etching depth of the semiconductor layer 20. すなわち、エッチング深さが異なる素子を同時に作成可能となる。 In other words, the etching depth becomes possible to create different elements simultaneously. したがって、レジスト残り膜厚の制御を行なうことにより、モールドの形状に応じて、半導体発光素子の側面に形成された凹凸形状の表面上に、さらに微細な凹凸形状を、また、半導体発光素子の一方の主表面上にも凹凸形状を、すべて同時に形成することができる。 Thus, by controlling the residual resist film thickness, depending on the shape of the mold, on the surface of the uneven shape formed on the side surface of the semiconductor light emitting element, a further fine irregularities, also, one of the semiconductor light emitting element uneven shape on the main surface of the all can be simultaneously formed. さらに、モールドの形状に応じて、上述のさらに微細な凹凸形状を、均一な形状で周期的に形成させることが可能となる。 Further, according to the shape of the mold, it is possible to further fine irregularities mentioned above, thereby periodically formed in a uniform shape. このことにより、より発光した光の取り出し効率の高い発光素子を提供することができる。 Thus, it is possible to provide a light-emitting element with high extraction efficiency more emitted light.

上述のような知見に基づいた本発明の半導体発光素子の製造方法は、基板の主表面上に活性層を含む半導体層を形成する工程を備える。 The method of manufacturing a semiconductor light-emitting device of the present invention based on the findings as described above, comprising forming a semiconductor layer including an active layer on the main surface of the substrate. また、半導体層の側面の少なくとも一部に、エッチングにより、側面凹凸形状部と、側面凹凸形状部の表面に配置された微細凹凸部とを、同時に形成する工程とを備える。 Further, provided on at least a portion of the side surface of the semiconductor layer, by etching, the side surface concave-convex part, and a fine uneven portion disposed on the surface of the side surface concave and convex portion, and forming at the same time. また、側面凹凸形状部と微細凹凸部とを同時に形成する工程においては、側面凹凸形状部を形成するエッチングを行なう際に、形成された側面凹凸形状部の表面が不規則にエッチングされることにより微細凹凸部が形成される。 In the step of forming a side surface uneven portions and fine uneven portion at the same time, when performing etching to form a side surface irregularities part, by the formed side uneven portion surface is irregularly etched fine uneven portion is formed. 具体的には、側面凹凸形状部を形成するエッチングを行なう条件を、エッチングを行なった後の表面がさらに粗く荒れる条件に設定する。 Specifically, the conditions of etching to form a side surface irregularities unit, set on the surface becomes rough more rough condition after performing the etching. すると、側面凹凸形状部を形成するエッチングに伴って、形成された側面凹凸形状部の表面を自然に無秩序にエッチングすることが可能となる。 Then, with the etching for forming the side surface irregularities section, the formed side uneven portion surface it is possible to randomly etched naturally. このような工程を実施することにより、側面凹凸の表面上に、さらに微細な表面凹凸を同時に形成させることが可能となる。 By performing such steps, on the surface of the side surface irregularities, it is possible to form a finer surface roughness at the same time. その結果、発光した光をより効率よく外部に取り出すことが可能な半導体発光素子を製造することが可能となる。 As a result, it is possible to manufacture efficiently a semiconductor light-emitting device capable of taken out the emitted light. なお、側面凹凸形状部を形成するエッチングの条件によっては、微細凹凸部が同時に形成されないようにまず側面凹凸形状部を形成し、別のエッチング条件を用いることにより、微細凹凸部のみを後から形成させることもできる。 The formation depending on the conditions of the etching for forming the side surface irregularities section, the fine convexo-concave portion forms a first side surface irregularities portions so as not to be formed at the same time, by using a different etching conditions, after only minute uneven portion It can also be. この方法を用いることにより、たとえば後のエッチングの条件次第で、側面凹凸形状部の表面上に、より規則性や周期性を有するさらに微細な表面凹凸を、形成させることができる。 By using this method, depending on the conditions of subsequent etching for example, on the surface of the side surface concave-convex part, a finer surface irregularities with more regularity and periodicity, can be formed. この微細凹凸部は、10nm以上1000nm以下のサイズの凹凸形状であることが好ましい。 The fine uneven portion is preferably 1000nm or less the size of irregularities than 10 nm. その結果、発光した光をさらに効率よく外部に取り出すことが可能な半導体発光素子を製造することが可能となる。 As a result, it is possible to manufacture a semiconductor light-emitting device capable of taking out the more efficiently outside the emitted light. なお、微細凹凸部は、側面凹凸形状部の中でも、活性層の側面上にも形成させることがさらに好ましい。 Incidentally, the fine uneven portions, among sides uneven portions, it is further preferable to be formed on the side surfaces of the active layer.

また、本発明の半導体発光素子の製造方法は、半導体層の側面とは異なる面である表面の少なくとも一部において、エッチングにより、表面凹凸形状部と、表面凹凸形状部の表面に配置された表面微細凹凸部とを、同時に形成する工程をさらに備える。 A method of manufacturing a semiconductor light-emitting device of the present invention, in at least part of the surface is a surface different from the side surface of the semiconductor layer, by etching, the surface concave-convex part, disposed on the surface of the surface irregularity portion surface and a fine concave-convex portion, further comprising the step of forming simultaneously. また、表面凹凸形状部と表面微細凹凸部とを同時に形成する工程においては、上述の側面凹凸形状部の表面に配置された微細凹凸部と同様に、表面凹凸形状部を形成するエッチングを行なう際に、形成された表面凹凸形状部の表面が不規則にエッチングされることにより表面微細凹凸部が形成される。 In the step of forming the surface concave-convex part and the surface fine concavo-convex portion at the same time, similarly to the fine uneven part disposed on the surface of the side surface irregularities of the above, when performing etching to form a surface irregularity portion , the surface fine irregular portion is formed by the surface formed concave and convex portion surface is irregularly etched. このような工程を併せて行なうことにより、さらに発光した光を効率よく外部に取り出すことが可能な半導体発光素子を製造することが可能となる。 By performing together such steps, it is possible to manufacture a semiconductor light-emitting device capable of retrieving a further emitted light to the outside efficiently. なお、この場合においても、表面凹凸形状部を形成するエッチングの条件によっては、表面微細凹凸部が同時に形成されないようにまず表面凹凸形状部を形成し、別のエッチング条件を用いることにより、表面微細凹凸部のみを後から形成させることもできる。 Also in this case, depending on the etching conditions for forming the surface irregularity portion, surface fine concavo-convex portion forms a first surface irregularity portions so as not to be formed at the same time, by using a different etching conditions, the surface fine it is also possible to form only the uneven portion later. この方法を用いることにより、たとえば後のエッチングの条件次第で、表面凹凸形状部の表面上に、より規則性や周期性を有するさらに微細な表面凹凸を、形成させることができる。 By using this method, depending on the conditions of subsequent etching for example, on the surface of the surface irregularity portion, finer surface irregularities with more regularity and periodicity, can be formed. この表面微細凹凸部は、10nm以上1000nm以下のサイズの凹凸形状であることが好ましい。 The surface fine concavo-convex portion is preferably a 1000nm or less the size of irregularities than 10 nm. その結果、発光した光をさらに効率よく外部に取り出すことが可能な半導体発光素子を製造することが可能となる。 As a result, it is possible to manufacture a semiconductor light-emitting device capable of taking out the more efficiently outside the emitted light.

また、本発明の半導体発光素子の製造方法として、以下のような方法もある。 Further, as a method for manufacturing a semiconductor light emitting device of the present invention, there is also the following method. 側面凹凸形状部と微細凹凸部とを同時に形成する方法として、ナノインプリントリソグラフィー法を用いて、半導体層上に、側面凹凸形状部と微細凹凸部とを形成するためのパターンが形成されたマスクパターンを形成する工程を備える。 As a method for forming a side surface uneven portions and fine uneven portion at the same time, by using a nano-imprint lithography, on a semiconductor layer, a mask pattern on which a pattern is formed for forming a side surface uneven portions and fine uneven portion comprising forming. そのマスクパターンをマスクとして用いてエッチングにより側面凹凸形状部と微細凹凸部とを形成する工程を含む。 Comprising the step of forming a side surface uneven portions and fine concave-convex portion by etching using the mask pattern as a mask. 以上の製造方法を用いることにより、側面凹凸形状部と、側面凹凸形状部の表面に形成された微細凹凸部とを同時に形成することが可能となる。 By using the above manufacturing method, it is possible to form the side surface concave-convex part is formed on the surface of the side surface concave-convex part was a fine uneven portion at the same time. さらに、上述の側面凹凸形状部の表面に形成された微細凹凸部を均一に形成することが可能なマスクパターンをマスクとして用いることにより、さらに光の取り出し効率が高い半導体発光素子を少ない工程数にて提供することが可能となる。 Further, by using a mask pattern capable of uniformly forming a fine uneven portions formed on the surface of the side surface concave and convex portion of the above as a mask, further extraction efficiency is higher semiconductor light emitting element of light small number of steps it is possible to provide Te. なお、ここでも微細凹凸部は、側面凹凸形状部の中でも、活性層の側面上にも形成させることがさらに好ましい。 Here, even minute uneven portion, among the sides uneven portions, it is further preferable to be formed on the side surfaces of the active layer.

また、上述のマスクパターンを形成する工程では、側面凹凸形状部と微細凹凸部と、半導体層の側面とは異なる面である表面の少なくとも一部に形成される表面凹凸形状部とを形成するためのパターンが形成されたマスクパターンを形成する工程を用いることもできる。 Further, in the step of forming a mask pattern described above, to form the side surface concave and convex portion and a fine concave-convex portion, and a surface irregularity portion formed on at least a portion of the surface is a surface different from the side surface of the semiconductor layer mask pattern on which a pattern is formed of may be used to form the. 以上のマスクパターンを形成することにより、さらに光の取り出し効率が高い半導体発光素子を少ない工程数にて提供することが可能となる。 By forming the above mask pattern, it is possible to provide further extraction efficiency of light is high semiconductor light emitting element with a small number of steps.

さらに、側面凹凸形状部と微細凹凸部とを形成する工程では、マスクパターンをマスクとして用いてエッチングにより、側面凹凸形状部と微細凹凸部と表面凹凸形状部と、表面凹凸形状部の表面に配置された表面微細凹凸部とが形成される。 Further, in the step of forming a side surface uneven portions and fine concave-convex portion by etching using the mask pattern as a mask, placed and the side surface concave and convex portion and a fine concavo-convex portion and the surface concave-convex part on the surface of the surface irregularity portion a surface fine concavo-convex portions are formed. また、側面凹凸形状部と微細凹凸部とを形成する工程では、表面凹凸形状部を形成するエッチングを行う際に、形成された表面凹凸形状部の表面が不規則にエッチングされることにより表面微細凹凸部が形成される。 Further, in the step of forming a side surface uneven portions and fine uneven portion, the surface at the time of performing the etching for forming the surface irregularity part, by the formation surface concave and convex portion surface is irregularly etched fine concave and convex portions are formed. 以上の工程を用いることにより、さらに凹凸部の数が多い、すなわちさらに光の取り出し効率が高い半導体発光素子を、少ない工程数にて提供することが可能となる。 By using the above process, further the number of concave-convex portion is large, i.e., further the light extraction efficiency is higher semiconductor light emitting element, it is possible to provide with a small number of steps.

なお、上述のナノインプリント法を用いて形成されるマスクパターンに関して、上述した表面凹凸形状部の表面に配置された表面微細凹凸部がさらに形成される工程も考えられる。 Regarding mask pattern formed using a nanoimprint method described above, the step of surface fine concavo-convex portion disposed on the surface of the uneven surface portion described above is further formed also conceivable. このようなマスクパターンを形成することにより、側面凹凸形状部と微細凹凸部と、表面凹凸形状部と表面微細凹凸部との4種類の凹凸形状を同時に形成することが可能となる。 By forming such a mask pattern, it is possible to form the side surface concave and convex portion and a fine uneven portion, the four types of irregularities of the surface irregularity portion and the surface fine irregular portion at the same time. 以上の工程を用いることにより、さらに少ない工程数にてさらに光の取り出し効率が高い半導体発光素子を提供することを可能とする。 By using the above process, further allowing the light extraction efficiency to provide a high semiconductor light-emitting element at a lesser number of steps.

本発明の半導体発光素子の製造方法を用いることにより、側面凹凸の表面上に、さらに微細な表面凹凸を形成させることができ、発光した光の外部への取り出し効率をさらに向上させた半導体発光素子を、より少ない工程数にて形成することができる。 By using the method of manufacturing a semiconductor light emitting device of the present invention, on the surface of the side surface irregularities, yet it is possible to form fine surface irregularities, a semiconductor light-emitting device having further improved extraction efficiency to the outside of the emitted light and it can be formed by a smaller number of steps. また、ナノインプリントリソグラフィー法を用いて、上述の側面凹凸形状部の表面に形成された微細凹凸部を均一に形成することにより、さらに光の取り出し効率が高い半導体発光素子を提供することが可能となる。 Further, by using a nano-imprint lithography method, by uniformly forming a fine uneven portions formed on the surface of the side surface irregularities of the above, it is possible to further extraction efficiency of light to provide a high semiconductor light emitting element . この際、側面凹凸の表面上に、さらに微細な表面凹凸を同時に形成させることにより、より少ない工程数にて提供することが可能となる。 At this time, on the surface of the side surface irregularities, by forming a finer surface roughness at the same time, it is possible to provide at a smaller number of steps. 特に、上述した特許文献3においては、表面凹凸の表面上に、さらに微細な表面凹凸を形成しているのに対し、本発明においては、側面凹凸の表面上に、さらに微細な表面凹凸を備えることになる。 In particular, in Patent Document 3 described above, on the surface of the surface unevenness, while forming a finer surface unevenness, in the present invention, on the surface of the side surface irregularities comprises a further fine surface irregularities It will be. このため、非常に光の取り出し効率が高い半導体発光素子を提供することが可能となる。 Therefore, it is possible to provide highly extraction efficiency is higher semiconductor light emitting element of the light. 側面凹凸の表面上の中でも特に、活性層の側面上の凹凸に、さらに微細な凹凸を備えることにより、さらに非常に光の取り出し効率が高い半導体発光素子を提供することが可能となる。 Among on the surface side irregularities, the irregularities on the side surfaces of the active layer, by further comprising fine irregularities, it is possible to further very light extraction efficiency to provide a high semiconductor light-emitting device.

以下、図面に基づいて本発明の実施の形態を説明する。 Hereinafter, an embodiment of the present invention with reference to the accompanying drawings. なお以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。 Note that description will not be repeated denoted by the same reference numerals to the same or corresponding parts in the following drawings.

(実施の形態1) (Embodiment 1)
図11は、本発明による半導体発光素子の実施の形態1を示す断面模式図である。 Figure 11 is a schematic sectional view showing a first embodiment of the semiconductor light emitting device according to the present invention. 図12は図11に示した半導体発光素子の斜視模式図である。 Figure 12 is a perspective schematic view of a semiconductor light emitting device shown in FIG. 11. 図11および図12を参照して、本発明による半導体発光素子を説明する。 With reference to FIGS. 11 and 12, illustrating a semiconductor light emitting device according to the present invention. なお、図11は半導体発光素子の断面構造を模式的に示したものであり、表面や側面に形成された凹凸構造は図示されていない。 Note that FIG. 11 is shows a sectional structure of a semiconductor light emitting device schematically, uneven structure formed on the surface and the side surface are not shown.

図11および図12に示した半導体発光素子は、サファイア基板1と、バッファ層2、n−GaN層3、活性層4およびp−GaN層5からなる半導体層と、透光性電極6と、p型パッド電極7と、n型パッド電極8とから構成される。 The semiconductor light emitting device shown in FIGS. 11 and 12, the sapphire substrate 1, buffer layer 2, n-GaN layer 3, and a semiconductor layer composed of the active layer 4 and the p-GaN layer 5, the transparent electrode 6, a p-type pad electrode 7 composed of n-type pad electrode 8. 具体的には、サファイア基板1の主表面上にバッファ層2が形成されている。 Specifically, the buffer layer 2 is formed on the main surface of the sapphire substrate 1. バッファ層2上にn−GaN層3が形成されている。 n-GaN layer 3 on the buffer layer 2 is formed. n−GaN層3上に活性層4が形成されている。 Active layer 4 is formed on the n-GaN layer 3. 活性層4上にp−GaN層5が形成されている。 p-GaN layer 5 on the active layer 4 is formed. p−GaN層5の上部表面を覆うように透光性電極6が形成されている。 Translucent electrode 6 is formed to cover the top surface of the p-GaN layer 5. 透光性電極6上にp型パッド電極7が形成されている。 p-type pad electrode 7 is formed on the transparent electrode 6. また、p−GaN層5、活性層4およびn−GaN層3が部分的に除去されることにより形成された凹部70の底壁において、露出するn−GaN層3に接触するようにn型パッド電極8が形成されている。 Further, p-GaN layer 5, the bottom wall of the recess 70 formed by the active layer 4 and the n-GaN layer 3 is partially removed, n-type to be in contact with the n-GaN layer 3 exposed pad electrode 8 is formed.

図11および図12に示すように、活性層4およびp−GaN層5の平面形状は、n−GaN層3の平面形状よりも小さくなっている。 As shown in FIGS. 11 and 12, the planar shape of the active layer 4 and the p-GaN layer 5 is smaller than the planar shape of the n-GaN layer 3. 具体的には、n−GaN層3の平面形状はほぼ四角形状である。 Specifically, the planar shape of the n-GaN layer 3 is substantially square shape. そして、このn−GaN層3の上部表面上に、メサ構造としてn−GaN層3の一部と活性層4とp−GaN層5とが積層されている。 Then, on the upper surface of the n-GaN layer 3, a portion of the n-GaN layer 3 and the active layer 4 and the p-GaN layer 5 is laminated as a mesa structure. これらのp−GaN層5を含むメサ構造部の平面形状は、図12に示すように四角形状の一部が除去されたL字型(あるいは相対的に大きな四角と相対的に小さな四角とを接合した形状)となっており、n−GaN層3の上部表面のほぼ中央部に配置されている。 The planar shape of the mesa structure containing these p-GaN layer 5, L-shape rectangular part of which is removed as shown in FIG. 12 (or a relatively large square with a relatively small square has a joint shape) is disposed in a substantially central portion of the upper surface of the n-GaN layer 3. n−GaN層3の上部表面は図11および図12に示すように部分的に露出している。 The top surface of the n-GaN layer 3 is partially exposed as shown in FIGS. 11 and 12. そして、このn−GaN層3の上部表面には、図12に示すように表面凹凸C300が形成されている。 And, on the upper surface of the n-GaN layer 3, the surface irregularities C300 as shown in FIG. 12 are formed. また、n−GaN層3および上述したp−GaN層5を含むメサ構造部の側壁部には、側面凹凸400が形成されている。 Further, the side wall of the mesa structure including the p-GaN layer 5 n-GaN layer 3 and above, the side surface irregularities 400 are formed. さらに、図12に一部を示すように、側面凹凸400の表面上には、側面凹凸400よりもさらに微細な表面凹凸B200が形成されている。 Further, as shown partially in FIG. 12, on the surface of the side surface irregularities 400 are formed more fine surface irregularities B200 the side surface irregularities 400. また、p−GaN層5の上部表面には図12に示すように表面凹凸A100が形成されている。 Further, the top surface of the p-GaN layer 5 is surface unevenness A100 as shown in FIG. 12 are formed. また、図12から判断し難いが、表面凹凸A100の表面上に、表面凹凸A100よりもさらに微細な表面凹凸C300が形成されている。 Although difficult to determine from FIG. 12, on the surface of the surface irregularities A100, it is formed finer surface unevenness C300 than the surface irregularities A100. このように、半導体発光素子の表面に凹凸構造(表面凹凸A100、側面凹凸400、表面凹凸B200、表面凹凸C300)が形成されているため、光の取出し効率を向上させることができる。 Thus, uneven structure on the surface of the semiconductor light-emitting device (surface unevenness A100, side irregularities 400, surface irregularities B200, surface irregularities C300) because is formed, it is possible to improve the light extraction efficiency.

ここで、表面凹凸A100の形状としては、光取出効果のある任意の立体形状とすることができる。 Here, the shape of the surface irregularities A100, may be any three-dimensional shape with a light extraction effect. たとえば、表面凹凸A100の形状として、その断面形状が半円状、三角形状、四角形状、さらに、平面形状が円形状、三角形状、四角形状や角部が6個以上の多角形状、であってもよい。 For example, the shape of the surface irregularities A100, its sectional shape is semicircular, triangular, square shape, further, the planar shape is circular, triangular, quadrangular or corners 6 or more polygonal, and there are it may be. また、表面凹凸A100の形状として、平面形状が多角形状の柱状体や平面形状が多角形の角錐体、あるいは平面形状が円形状の円錐体などであってもよい。 Further, as the shape of the surface irregularities A100, columnar body or a planar shape polygonal pyramids planar shape is a polygonal shape, or planar shape may be a circular cone. また、表面凹凸A100の立体形状は、凹形状であっても凸形状であってもよい。 Further, the three-dimensional shape of the surface irregularities A100 may be convex even concave shape. さらに、側面凹凸400は、図12にも示すようにn−GaN層3や上述したメサ構造部の端部側面に形成され、側面凹凸400の平面形状が凹凸状(突出部が三角形状)である。 Further, the side surface irregularities 400 are formed on the side surface of the mesa structure which is n-GaN layer 3 and above, as shown in FIG. 12, the plane shape uneven sides uneven 400 (protrusion is triangular) is there. その表面は、図11に示すように、サファイア基板1の主表面に対してほぼ直角に交差する構造であってもよいが、サファイア基板1の主表面に対してやや傾斜した面であってもよい。 The surface, as shown in FIG. 11, may have a structure that intersect substantially at right angles to the main surface of the sapphire substrate 1, but a surface which is slightly inclined with respect to the main surface of the sapphire substrate 1 good. 側面凹凸400の表面がサファイア基板1の主表面に対して傾斜した構造である場合、その側面の表面と、サファイア基板の主表面とのなす角度であるテーパ角度は、70°以下であることが好ましく、65°以上70°以下であることがさらに好ましい。 If the surface of the side surface irregularities 400 has a structure inclined to the main surface of the sapphire substrate 1, and the surface of its sides, taper angle is an angle formed between the main surface of the sapphire substrate, it is 70 ° or less preferably, further preferably 65 ° to 70 ° or less. このように、半導体層の表面や側面に凹凸形状部を形成することで、半導体発光素子における光の取出し効率を向上させることができる。 Thus, by forming the uneven portion on the surface or the side surface of the semiconductor layer, thereby improving the light extraction efficiency of the semiconductor light emitting element.

また、上述した表面凹凸A100の表面には、さらにより小さなサイズの表面凹凸C300(図17参照)が形成される。 The surface of the surface irregularities A100 described above, further surface unevenness of the smaller size C300 (see FIG. 17) is formed. また、側面凹凸400の表面にも、当該側面凹凸400のサイズよりも小さな表面凹凸B200(図17〜19参照)が形成される。 Also, the surface of the side surface irregularities 400, size small surface unevenness than of the side surface irregularities 400 B200 (see FIG. 17-19) are formed.

p−GaN層5の上部表面上には、上述の表面凹凸A100を覆うように透光性電極6が形成されている。 On the top surface of the p-GaN layer 5, the transparent electrode 6 is formed to cover the surface irregularities A100 described above. この透光性電極6上に、平面形状が円形状のp型パッド電極7が形成されている。 This on the transparent electrode 6, the planar shape are formed circular p-type pad electrode 7. また、凹部70において露出しているn−GaN層3の表面にn型パッド電極8が形成されている。 Further, n-type pad electrode 8 on the surface of the n-GaN layer 3 exposed in the recess 70 is formed. このp型パッド電極7およびn型パッド電極8の平面形状は、図12に示すように円形状としてもよいが、他の任意の形状としてもよい。 The planar shape of the p-type pad electrode 7 and the n-type pad electrode 8 may be circular as shown in FIG. 12, may be any other shape. たとえば、三角形状や四角形状、あるいは五角形状などの多角形状としてもよい。 For example, it may be a polygonal shape such as triangular or quadrangular, or pentagonal shape.

図13は、図11および図12に示した半導体発光素子の製造方法を示すフローチャートである。 Figure 13 is a flowchart illustrating a method of manufacturing a semiconductor light emitting device shown in FIGS. 11 and 12. 図14〜図19は、図13に示した半導体発光素子の製造方法を説明するための断面模式図である。 14 to 19 are cross-sectional schematic diagram for explaining a method for manufacturing a semiconductor light emitting device shown in FIG. 13. より具体的には、図14は、実施の形態1における半導体発光素子の製造過程において、工程(S10)を行なった後の状態を示す概略図である。 More specifically, FIG. 14 is a manufacturing process of the semiconductor light-emitting element in Embodiment 1 is a schematic diagram showing the state after performing a step (S10). また、図15は、実施の形態1における半導体発光素子の製造過程において、工程(S30)および工程(S31)を行なった後の状態を示す概略図である。 Further, FIG. 15 is a manufacturing process of the semiconductor light-emitting element in Embodiment 1 is a schematic diagram showing the state after performing a step (S30) and the step (S31). さらに、図16は、実施の形態1における半導体発光素子の製造過程において、工程(S60)を行なった後の状態を示す概略図である。 Further, FIG. 16 is a manufacturing process of the semiconductor light-emitting element in Embodiment 1 is a schematic diagram showing the state after performing a step (S60). また、図17は、実施の形態1における半導体発光素子の製造過程において、工程(S80)および工程(S81)を行なった後の状態を示す概略図である。 Further, FIG. 17 is a manufacturing process of the semiconductor light-emitting element in Embodiment 1 is a schematic diagram showing the state after performing a step (S80) and the step (S81). さらに、図18は、実施の形態1における半導体発光素子の製造過程において、工程(S100)および工程(S101)を行なった後の状態を示す概略図である。 Further, FIG. 18 is a manufacturing process of the semiconductor light-emitting element in Embodiment 1 is a schematic diagram showing the state after performing a step (S100) and the step (S101). 最後に、図19は、実施の形態1における半導体発光素子の完成品の状態を示す概略図である。 Finally, Figure 19 is a schematic view showing a state of a finished product of the semiconductor light-emitting device of the first embodiment. 以上、図13〜図19を参照して、本発明による半導体装置の実施の形態1の製造方法を説明する。 Above with reference to FIGS. 13 to 19, the manufacturing method of Embodiment 1 of a semiconductor device according to the present invention.

図13に示した半導体発光素子の製造方法では、基板の主表面上に活性層を含む半導体層を形成する工程としての、半導体積層構造を形成する工程(S10)を実施する。 In the manufacturing method of the semiconductor light emitting element shown in FIG. 13, as the step of forming a semiconductor layer including an active layer on the main surface of the substrate, the step (S10) of forming the semiconductor multilayer structure. 具体的には、まず基板としてのサファイア基板1を準備する。 Specifically, first preparing a sapphire substrate 1 as the substrate. そして、このサファイア基板1上に、窒化ガリウム(GaN)を主成分とするバッファ層2、n−GaN層3、活性層4、p−GaN層5を形成する。 Then, on the sapphire substrate 1, buffer layer 2, n-GaN layer 3 mainly composed of gallium nitride (GaN), an active layer 4, p-GaN layer 5. これらの層を形成する方法としては、たとえば有機金属化学気相成長法(MOCVD法)を用いることができる。 As a method of forming these layers can be used, for example metal organic chemical vapor deposition method (MOCVD method). さらに、p−GaN層5の導電性不純物の活性化のためのアニール工程(熱処理工程)を実施する。 Moreover, an annealing process for activating the conductive impurities of the p-GaN layer 5 (heat treatment step). このようにして、サファイア基板1上にバッファ層2、n−GaN層3、活性層4、およびp−GaN層5が積層された図14に示すような構造を得る。 Thus, the structure as shown in FIG. 14, the buffer layer 2, n-GaN layer 3 on the sapphire substrate 1, the active layer 4, and p-GaN layer 5 are laminated.

次に、図13に示すように、p型表面凹凸のリソグラフィー工程(S20)を実施する。 Next, as shown in FIG. 13, implementing the p-type surface roughness of the lithography process (S20). 具体的には、p型層としてのp−GaN層5の上部表面が所定の凹凸形状となるよう、部分的にp−GaN層5の上部表面を除去するためのマスクパターンをフォトリソグラフィー法により形成する。 Specifically, as the top surface of the p-GaN layer 5 as a p-type layer has a predetermined concave-convex shape, a mask pattern for removing the top surface of the partially p-GaN layer 5 by photolithography Form. このマスクパターンについては、たとえばレジスト膜を予め形成し、当該レジスト膜に対してフォトリソグラフィー法を用いて所定のパターンを形成することにより当該マスクパターンを形成してもよい。 This mask pattern, for example a resist film is pre-formed, may be formed the mask pattern by forming a predetermined pattern by photolithography with respect to the resist film. あるいは酸化シリコンなどの酸化膜をマスクとして用い、エッチングにより所定の平面形状とするように部分的に除去することにより、酸化膜からなるマスクパターンを形成してもよい。 Or using an oxide film such as a silicon oxide as a mask to partially remove to a predetermined planar shape by etching, it may form a mask pattern made of an oxide film. 上述したフォトリソグラフィー法を用いることにより凹凸パターンを形成する。 Forming a concavo-convex pattern by using a photolithography method described above. この凹凸パターンは、図12に示した表面凹凸A100を形成するためのものである。 The uneven pattern is for forming surface irregularities A100 shown in FIG. 12.

次に、図13に示すように、エッチングにて表面凹凸Aを形成する工程(S30)およびエッチングにて表面凹凸Cを形成する工程(S31)を同時に実施する。 Next, as shown in FIG. 13, the step (S31) of forming the surface irregularities C at forming the surface irregularities A step (S30) and etched by etching simultaneously. 具体的には、上述の工程(S20)において形成したマスクパターンを有するたとえばレジスト膜をマスクとして用いて、エッチングによりp−GaN層5の上部表面を部分的に除去する。 Specifically, using as a mask, for example, a resist film having a mask pattern formed in the above step (S20), partially removing the upper surface of the p-GaN layer 5 by etching. このとき、エッチングされたp−GaN層5の表面には、上述したマスクの形状に沿って凹凸形状(表面凹凸形状部としての表面凹凸A100)が形成される(図12参照)。 At this time, the etched surface of the p-GaN layer 5, irregularities along the shape of the mask described above (surface unevenness A100 as a surface concave-convex part) is formed (see FIG. 12). このとき、エッチングとしてはドライエッチングを用いる。 At this time, dry etching is used as an etching. そして、このドライエッチングのプロセス条件を調整することによって、エッチング後のp−GaN層5の表面が荒れるような条件を用いることにより、形成される表面凹凸A100の表面がさらに微細な凹凸を形成するようにエッチングされる。 Then, by adjusting the process conditions of this dry etching, by using the surface becomes rough such conditions the p-GaN layer 5 after etching, the surface of the surface irregularities A100 formed further forming fine unevenness It is etched so. この結果、表面凹凸A100の表面に、より微細な凹凸である表面微細凹凸部としての表面凹凸C300が形成される。 As a result, the surface of the surface irregularities A100, surface irregularities C300 as a surface fine concavo-convex portion is finer unevenness is formed. このようにして、上述した工程(S30)と工程(S31)とを同時に実施することができる。 In this way, it is possible to implement the above-mentioned process and (S30) step (S31) and at the same time. この結果、図15に示すような構造を得る。 As a result, a structure as shown in FIG. 15. なお、図15〜図19においては、表面凹凸A100および表面凹凸C300を、断面形状が矩形状の凹部または凸部として簡略化して図示している。 In FIG 15 to FIG 19, the surface irregularities A100 and surface irregularities C300, illustrates the cross-sectional shape is simplified as a rectangular concave or convex portions.

なお、エッチングのプロセス条件を調整することによって、表面凹凸C300が同時に形成されないようにまず表面凹凸A100を形成し、別のエッチング条件を用いることにより、表面凹凸C300のみを後から形成させることもできる。 Incidentally, by adjusting the process conditions of etching, to form a first surface irregularities A100 as surface irregularities C300 is not formed at the same time, by using a different etching conditions, can also be formed after only the surface irregularities C300 . この方法においても、表面凹凸C300は表面が荒れるような条件にて形成させてもよいが、後のエッチングの条件次第で、表面凹凸A100の表面上に、より規則性や周期性を有するさらに微細な表面凹凸C300を、形成させることもできる。 In this method, the surface irregularities C300 may also be formed at the surface becomes rough such conditions, depending on conditions of subsequent etching, on the surface of the surface irregularities A100, finer with more regularity and periodicity the such surface irregularities C300, may be formed. 特に、表面凹凸C300は、10nm以上1000nm以下のサイズの凹凸形状であることが好ましい。 In particular, surface irregularities C300 is preferably 1000nm or less the size of irregularities than 10 nm. その結果、発光した光をさらに効率よく外部に取り出すことが可能な半導体発光素子を製造することが可能となる。 As a result, it is possible to manufacture a semiconductor light-emitting device capable of taking out the more efficiently outside the emitted light.

また、上述した工程(S20)と工程(S30)とに代えて、p−GaN層5の表面全体を荒らすようなドライエッチングを行ない、p−GaN層5の表面を不均一にエッチングすることにより、表面凹凸C300を形成してもよい。 In place of the above-described steps and (S20) and step (S30), it performs a dry etch, such as roughening the whole surface of the p-GaN layer 5, by unevenly etching the surface of the p-GaN layer 5 it may form a surface irregularity C300. この場合、p−GaN層5の上部表面に表面微細凹凸部としての表面凹凸C300のみが形成される。 In this case, only the surface irregularities C300 as a surface fine concavo-convex portion on the top surface of the p-GaN layer 5 is formed.

次に、図13に示すように、透光性電極の膜を形成する工程(S40)を実施する。 Next, as shown in FIG. 13, the step (S40) of forming a film of a transparent electrode. 具体的には、p−GaN層5の上部表面上に透光性電極6を形成するための薄膜を形成する。 Specifically, to form a thin film for forming a transparent electrode 6 on the top surface of the p-GaN layer 5. この透光性電極6の材料としては、たとえばITOやZnO、FTOなどの透明部材を用いることができる。 As the material of the transparent electrode 6, it is possible to use, for example, ITO or ZnO, the transparent member such as FTO. また、たとえば厚みが1nm以上200nm以下である金(Au)、銀(Ag)、白金(Pt)、チタン(Ti)、パラジウム(Pd)、アルミニウム(Al)、ニッケル(Ni)などからなる半透明金属膜などを、透光性電極6の材料として用いてもよい。 Further, for example, gold is 1nm or more 200nm or less thick (Au), silver (Ag), platinum (Pt), titanium (Ti), palladium (Pd), aluminum (Al), nickel (Ni) and the like translucent and metal film, may be used as the material of the translucent electrode 6. このような透光性電極6をp−GaN層5の上部表面を覆うように形成する方法としては、たとえばリフトオフ法など任意の方法を用いることができる。 Such translucent electrode 6 as a method of forming so as to cover the upper surface of the p-GaN layer 5, it is possible to use any method, such as for example a lift-off method.

続いて、透光性電極のリソグラフィー工程(S50)を実施する。 Then, carrying out the light-transmitting electrode lithography process (S50). 具体的には、先の工程(S40)にて形成した薄膜が、透光性電極としての機能を行なうに足る所定の凹凸形状となるよう、部分的に透光性電極の膜を除去するためのマスクパターンをフォトリソグラフィー法により形成する。 Specifically, the thin film formed in the previous step (S40) is such that a predetermined irregular shape sufficient to perform the function as the transparent electrode, to remove the film of partially light-transmissive electrode a mask pattern formed by photolithography. そして、透光性電極のエッチング工程(S60)を実施する。 Then, an etching process of the translucent electrode (S60). すなわち、上述の工程(S50)において形成したマスクパターンを有するたとえばレジスト膜や酸化膜をマスクとして用いて、エッチングにより透光性電極の薄膜の上部表面を部分的に除去する。 That is, using as a mask, for example, the resist film or an oxide film having a mask pattern formed in the above step (S50), partially removing the upper surface of the thin film of the transparent electrode by etching. 以上の方法により、図16に示すような透光性電極6を形成することができる。 By the above method, it is possible to form the transparent electrode 6, as shown in FIG. 16.

次に、図13に示すように、メサ構造のリソグラフィー工程(S70)を実施する。 Next, as shown in FIG. 13, to implement the mesa structure lithography process (S70). 具体的には、この工程(S70)においては、p−GaN層5および、活性層4、n−GaN層3の一部を所定の平面形状にするよう、部分的に除去するためのマスクパターンをフォトリソグラフィー法により形成する。 Specifically, in this step (S70), p-GaN layer 5 and, to a portion of the active layer 4, n-GaN layer 3 in a predetermined plane shape, a mask pattern for partially removing to form by a photolithographic method.

次に、図13に示すように、エッチングにてメサ構造の側面凹凸を形成する工程(S80)および、エッチングにてメサ構造の表面凹凸Bを形成する工程(S81)を同時に実施する。 Next, as shown in FIG. 13, the step of forming a side surface irregularities of the mesa structure by etching (S80) and performs the step of forming the surface irregularities B of the mesa structure by etching the (S81) at the same time. すなわち、上述の工程(S70)において形成したマスクパターンを有するたとえばレジスト膜をマスクとして用いて、エッチングによりp−GaN層5および、活性層4、n−GaN層3の一部の外周部の側面を部分的に除去する。 That is, using as a mask, for example, a resist film having a mask pattern formed in the above step (S70), p-GaN layer 5 and by etching, the side surface of a portion of the outer peripheral portion of the active layer 4, n-GaN layer 3 the partially removed. このとき、エッチングされたp−GaN層5および、活性層4、n−GaN層3の一部の外周部の側面には、上述したマスクの形状に沿って凹凸形状(図17に示す側面凹凸形状部としての側面凹凸400)が形成される。 At this time, the etched p-GaN layer 5 and which, on the side surface of the part of the outer peripheral portion of the active layer 4, n-GaN layer 3, the side surface irregularities shown in irregularities (Fig. 17 along the shape of the mask described above side unevenness of the shaped portion 400) is formed. また、この側面凹凸400の表面には、より微細な凹凸である微細凹凸部としての表面凹凸B200(図17参照)が同時に形成される。 The surface of this aspect irregularities 400, the surface irregularities of the fine uneven portion is finer irregularities B200 (see FIG. 17) are simultaneously formed. このような表面凹凸B200は、たとえばエッチング条件として半導体層の露出した表面を荒らすような条件によるドライエッチング条件を採用することで形成することができる。 Such surface irregularities B200 can be formed by employing the dry etching conditions such as by conditions such as roughening the exposed surface of the semiconductor layer as an etching condition. また、側面凹凸400は、サファイア基板1の主表面に対してその表面が傾斜した状態で形成される。 The side surface irregularities 400, its surface to the main surface of the sapphire substrate 1 is formed in an inclined state. これは、以下のような理由による。 This is due to the following reasons. すなわち、上述のようなレジストや酸化シリコンなどの酸化膜を用いたマスクパターンの端部は、当該マスクパターンの中央部に比べて厚みが薄くなり、エッチングされやすい。 That is, the end portion of the mask pattern using an oxide film such as a resist or silicon oxide as described above, the thickness becomes thinner than the central portion of the mask pattern, easily etched. そのため、エッチング工程において、マスクの端部はエッチングにより部分的に除去されて、p−GaN層5および、活性層4、n−GaN層3の一部の端部がエッチングされる。 Therefore, in the etching process, the ends of the mask is partially removed by etching, p-GaN layer 5 and a portion of the edge of the active layer 4, n-GaN layer 3 is etched. その結果、p−GaN層5および、活性層4、n−GaN層3の一部の端部側面にはテーパ部(側面凹凸400)が形成される。 As a result, p-GaN layer 5 and, in part of the side surface of the active layer 4, n-GaN layer 3 tapered portion (side surface irregularities 400) is formed. このテーパ部ができる過程においては、当該テーパ部の表面がエッチングに用いられたガス(エッチングガス)などに晒される。 In the process which can tapered portion, exposed like gas surface of the tapered portion is used for etching (etching gas). すなわち、テーパ部の表面もエッチングされることになる。 That is, the even surface of the tapered portion is etched. このため、上述のようにエッチング条件として半導体層の表面を荒らすような条件を用いることで、側面凹凸400の表面に表面凹凸B200を形成することができる。 Accordingly, by using the conditions such as roughening the surface of the semiconductor layer as the etching conditions, as described above, it is possible to form the surface irregularities B200 on the surface of the side surface irregularities 400. なお、表面凹凸B200は、側面凹凸400の中でも、活性層4の側面上にも形成させることがさらに好ましい。 The surface irregularities B200, among sides irregularities 400, it is further preferable to be formed on the side surfaces of the active layer 4. このことにより、非常に光の取り出し効率が高い半導体発光素子を提供することが可能となる。 Thus, it is possible to provide highly extraction efficiency is higher semiconductor light emitting element of the light.

なお、側面凹凸400の表面は、図11や図12に示すように、サファイア基板1の主表面に対してほぼ直角に交差する構造であってもよいが、たとえば図17に示すように、サファイア基板1の主表面に対してやや傾斜した面であってもよい。 The surface of the side irregularities 400, as shown in FIGS. 11 and 12, may have a structure that intersect substantially at right angles to the main surface of the sapphire substrate 1 is, for example, as shown in FIG. 17, sapphire it may be a surface which is slightly inclined relative to the main surface of the substrate 1. 側面凹凸400の表面がサファイア基板1の主表面に対して傾斜した構造である場合、その側面の表面と、サファイア基板の主表面とのなす角度であるテーパ角度は、70°以下であることが好ましく、65°以上70°以下であることがさらに好ましい。 If the surface of the side surface irregularities 400 has a structure inclined to the main surface of the sapphire substrate 1, and the surface of its sides, taper angle is an angle formed between the main surface of the sapphire substrate, it is 70 ° or less preferably, further preferably 65 ° to 70 ° or less. このように、半導体層の表面や側面に凹凸形状部を形成することで、半導体発光素子における光の取出し効率を向上させることができる。 Thus, by forming the uneven portion on the surface or the side surface of the semiconductor layer, thereby improving the light extraction efficiency of the semiconductor light emitting element.

また、エッチングにてメサ構造の側面凹凸を形成する工程(S80)の過程で、エッチングされる最下面にあたるn−GaN層3の表面は、エッチングガスに晒されるため、先のエッチングにて表面凹凸Cを形成する工程(S31)と同様に作用される。 Also, since in the course of step (S80) of forming a side surface irregularities of the mesa structure by etching, the surface of the n-GaN layer 3 corresponding to the lowermost surface to be etched, which is exposed to the etching gas, the surface irregularities in the previous etching is the same operation as that of the step (S31) of forming a C. この結果、n−GaN層3の表面には、表面凹凸C300のような微細凹凸が形成される。 As a result, the surface of the n-GaN layer 3, fine irregularities such as surface irregularities C300 is formed. これがエッチングにてメサ構造の表面凹凸Bを形成する工程(S81)である。 This is a step of forming a surface roughness B of the mesa structure by etching (S81). なお、上述した表面凹凸A100、表面凹凸B200および表面凹凸C300の形状として、平面形状が多角形状の柱状体や平面形状が多角形の角錐体、あるいは平面形状が円形状の円錐体などであってもよい。 The surface irregularities A100 described above, the shape of the surface irregularities B200 and surface irregularities C300, columnar body or a planar shape polygonal pyramids planar shape is a polygonal shape, or a planar shape and the like circular cone it may be. また、表面凹凸A100、表面凹凸B200および表面凹凸C300の立体形状は、凹形状であっても凸形状であってもよい。 The surface irregularities A100, three-dimensional shape of the surface irregularities B200 and surface irregularities C300 may be a convex shape even concave shape. 以上のようにして、図16に示すような構造を得る。 As described above, a structure shown in FIG. 16.

なお、ここでも、エッチングのプロセス条件を調整することによって、表面凹凸B200が同時に形成されないようにまず側面凹凸400を形成し、別のエッチング条件を用いることにより、表面凹凸B200のみを後から形成させることもできる。 Incidentally, here, by adjusting the process conditions of etching, to form a first side unevenness 400 such that the surface irregularities B200 is not formed at the same time, by using a different etching conditions, to form after only the surface irregularities B200 it is also possible. この方法においても、表面凹凸B200は表面が荒れるような条件にて形成させてもよいが、後のエッチングの条件次第で、側面凹凸400の表面上に、より規則性や周期性を有するさらに微細な表面凹凸B200を、形成させることもできる。 In this method, the surface irregularities B200 may also be formed at the surface becomes rough such conditions, depending on conditions of subsequent etching, on the surface of the side surface irregularities 400, finer with more regularity and periodicity the such surface irregularities B200, can also be formed. 特に、表面凹凸B200は、10nm以上1000nm以下のサイズの凹凸形状であることが好ましい。 In particular, surface irregularities B200 is preferably 1000nm or less the size of irregularities than 10 nm. その結果、発光した光をさらに効率よく外部に取り出すことが可能な半導体発光素子を製造することが可能となる。 As a result, it is possible to manufacture a semiconductor light-emitting device capable of taking out the more efficiently outside the emitted light.

次に、図13に示すように、n型側面凹凸のリソグラフィー工程(S90)を実施する。 Next, as shown in FIG. 13, to implement the n-type side unevenness lithography process (S90). 具体的には、半導体発光素子を個々のチップに分割するためのダイシングまたはスクライブを行なう部分を規定する溝をn−GaN層3の表面上に形成するためのマスクパターンを、フォトリソグラフィー法により形成する。 Specifically, the mask pattern for forming a groove that defines a portion for the dicing or scribing for dividing the semiconductor light emitting element into individual chips on the surface of the n-GaN layer 3, formed by a photolithographic method to. なお、上述したマスクパターンを形成する、たとえばレジスト膜において、n−GaN層3の上述したスクライブまたはダイシング用の側面となる部分には、平面形状が凹凸形状の側面凹凸400を形成するためのマスクパターンが形成されている。 Incidentally, a mask pattern described above, for example in the resist film, the above-described scribing or portion that becomes the side surface of the dicing of the n-GaN layer 3, a mask for planar shape to form a side surface irregularities 400 of the uneven shape pattern is formed.

次に、図13に示すように、エッチングにてn型の側面凹凸を形成する工程(S100)および、エッチングにてn型の表面凹凸Bを形成する工程(S101)を同時に実施する。 Next, as shown in FIG. 13, step (S100) and forming the n-type side unevenness of by etching, simultaneously carrying out the step (S101) of forming an n-type surface roughness B by etching. 具体的には、上述の工程(S90)において形成したマスクパターンを有するたとえばレジスト膜をマスクとして用いて、n−GaN層3を部分的にエッチングにより除去する。 Specifically, using as a mask, for example, a resist film having a mask pattern formed in the above step (S90), the n-GaN layer 3 is partially removed by etching. このとき上述した溝の側壁部分においては、n−GaN層3の断面に凹凸形状が形成され、側面凹凸400が図12や図18に示すように形成される。 In the side wall portion of the case groove mentioned above, cross-section irregularities of the n-GaN layer 3 is formed, the side surface irregularities 400 are formed as shown in FIGS. 12 and 18. なお、上述したエッチングとしてはドライエッチングを用いる。 Incidentally, dry etching is used as the above-mentioned etching. そして、このドライエッチングのプロセス条件を調整することによって、エッチング後のn−GaN層3の表面が荒れるような条件を用いることにより、形成される側面凹凸400の表面がさらに微細な凹凸を形成するようにエッチングされる。 Then, by adjusting the process conditions of this dry etching, by using the n-GaN layer 3 of the surface becomes rough such conditions after etching, the surface of the side irregularities 400 formed further to form fine irregularities It is etched so. この結果、側面凹凸400の表面に、より微細な凹凸である表面微細凹凸部としての表面凹凸B200が形成される。 As a result, the surface of the side surface irregularities 400, surface irregularities B200 as a surface fine concavo-convex portion is finer unevenness is formed. このようにして、上述した工程(S100)と工程(S101)とを同時に実施することができる。 In this way, it is possible to implement the above-mentioned step and (S100) step (S101) and at the same time. この結果、図18に示すような構造を得る。 As a result, a structure as shown in FIG. 18. なお、ここでも上述した工程と同様に、エッチングのプロセス条件次第で、まず側面凹凸400を形成し、別のエッチング条件を用いることにより、表面凹凸B200のみを後から形成させてもよい。 Note that again in the same manner as in the step described above, depending on process conditions of the etching, first forming the sides irregularities 400, by using a different etching conditions, it may be formed after only the surface irregularities B200.

なお、上述した工程(S100)において得られる側面凹凸400についても、その表面は、サファイア基板1の主表面に対してほぼ直角に交差する構造であってもよいが、たとえば図18に示すように、サファイア基板1の主表面に対してやや傾斜した面であってもよい。 Note that the side surface irregularities 400 obtained in step (S100) as described above also, the surface may have a structure that intersect substantially at right angles to the main surface of the sapphire substrate 1 is, for example, as shown in FIG. 18 it may be a surface that is slightly inclined with respect to the main surface of the sapphire substrate 1. 側面凹凸400の表面がサファイア基板1の主表面に対して傾斜した構造である場合、その側面の表面と、サファイア基板の主表面とのなす角度であるテーパ角度は、70°以下であることが好ましく、65°以上70°以下であることがさらに好ましい。 If the surface of the side surface irregularities 400 has a structure inclined to the main surface of the sapphire substrate 1, and the surface of its sides, taper angle is an angle formed between the main surface of the sapphire substrate, it is 70 ° or less preferably, further preferably 65 ° to 70 ° or less. このように、半導体層の表面や側面に凹凸形状部を形成することで、半導体発光素子における光の取出し効率を向上させることができる。 Thus, by forming the uneven portion on the surface or the side surface of the semiconductor layer, thereby improving the light extraction efficiency of the semiconductor light emitting element.

次に、図13に示すように、p型パッド電極のリソグラフィー工程(S110)を実施する。 Next, as shown in FIG. 13, to implement the lithography process of the p-type pad electrode (S110). 具体的には、予め透光性電極6などの上部表面に、p型パッド電極7(図19参照)を形成するべき領域に開口パターンを有するレジスト膜を形成する。 More specifically, in advance on the top surface, such as the transparent electrode 6, to form a resist film having a region on the opening pattern to be formed p-type pad electrode 7 (see FIG. 19). このレジスト膜は、たとえばフォトリソグラフィー法を用いて形成する。 The resist film may be formed by photolithography.

次に、図13に示すように、p型パッド電極を形成する工程(S120)を実施する。 Next, as shown in FIG. 13, the step (S120) of forming p-type pad electrode. 具体的には、上述したレジスト膜上にp型パッド電極7となるべき金属膜を蒸着法などによって形成する。 Specifically, a metal film to become the p-type pad electrode 7 is formed by vapor deposition or the like on the resist film described above. このとき、レジスト膜の開口パターンの内部においては、透光性電極6の上部表面上に密着するように金属膜が形成される。 At this time, in the inside of the opening pattern of the resist film, a metal film is formed so as to be in close contact on the upper surface of the transparent electrode 6. その後、たとえば剥離液などの薬液を用いてレジスト膜を除去することにより、当該レジスト膜の開口部内に形成された金属膜の部分を残して他のレジスト膜上に形成された金属膜をレジストとともに除去する(リフトオフ)。 Then, for example, by removing the resist film by using a chemical solution such as the stripping solution, the resist film metal film formed on the other of the resist film to leave portions of the metal film formed in the opening together with the resist is removed (lift-off). このようにして、図19に示すp型パッド電極7を形成することができる。 In this way, it is possible to form the p-type pad electrode 7 shown in FIG. 19.

次に、図13に示すように、n型パッド電極のリソグラフィー工程(S111)を実施する。 Next, as shown in FIG. 13, to implement the n-type pad electrode lithography process (S 111). 具体的には、予め凹部70内部などに、n型パッド電極8(図19参照)を形成するべき領域に開口パターンを有するレジスト膜を形成する。 Specifically, like the internal advance recesses 70, to form a resist film having an opening pattern in a region to be formed n-type pad electrode 8 (see FIG. 19). このレジスト膜は、たとえばフォトリソグラフィー法を用いて形成する。 The resist film may be formed by photolithography. その後、図13に示すように、n型パッド電極を形成する工程(S121)を実施する。 Thereafter, as shown in FIG. 13, the step (S121) of forming the n-type pad electrode. 具体的には、上述したレジスト膜上にn型パッド電極8となるべき金属膜を蒸着法などを用いて形成する。 Specifically, it is formed by using a vapor deposition method of the metal film to be the n-type pad electrode 8 on a resist film described above. このとき、上述したレジスト膜の開口パターンの内部においては、凹部70の底壁において、n−GaN層3の表面に密着するように金属膜が形成される。 At this time, in the inside of the opening pattern of the resist film described above, the bottom wall of the recess 70, the metal film is formed so as to be in close contact with the surface of the n-GaN layer 3. (図19参照)その後、レジスト膜を除去することにより、当該レジスト膜の開口部内に形成された金属膜の部分を残して他のレジスト膜上に形成された金属膜をレジストとともに除去する(リフトオフ)。 (See FIG. 19) Thereafter, by removing the resist film is removed using the resist film metal film formed on the other of the resist film to leave portions of the metal film formed in the opening together with the resist (lift-off ). このようにして、図19に示すn型パッド電極8を形成することができる。 In this way, it is possible to form the n-type pad electrode 8 shown in FIG. 19.

なお、ここでp型パッド電極7およびn型パッド電極8を形成する工程を同時に行なってもよい。 Here, the step of forming the p-type pad electrode 7 and the n-type pad electrode 8 may be performed simultaneously. この場合には、n型パッド電極7とn型パッド電極8とをたとえばTi/Alなどのp−GaN層5と透光性電極6との両方にオーミックコンタクトを取ることが可能な材料により構成する。 In this case, made of a material capable of ohmic contact to both the p-GaN layer 5 and the transparent electrode 6, such as an n-type pad electrode 7 and the n-type pad electrode 8 for example Ti / Al to. そして、上述したレジスト膜として、p型パッド電極7が形成されるべき領域とn型パッド電極8が形成されるべき領域との両方に開口パターンを有するレジスト膜を形成する。 Then, as the resist film described above, a resist film both having an opening pattern of the p-type region to the pad electrode 7 is formed and the n-type region to the pad electrode 8 is formed. 次に、当該レジスト膜の上から上述したような材料からなる膜を蒸着法などによって形成し、その後レジスト膜を除去する(リフトオフ)ことによってp型パッド電極7とn型パッド電極8とを同時に形成することができる。 Then, the resist film made of a material such as described above over the film is formed by vapor deposition method, followed the resist film is removed (lifted off) that simultaneously a p-type pad electrode 7 and the n-type pad electrode 8 by it can be formed.

その後、図13に示すように素子のチップ化を行なう工程(S130)を実施する。 Then, a step (S130) for performing chip of the device as shown in FIG. 13. 具体的には、上述した工程(S100)、工程(S101)において形成された溝において、レーザ、あるいはダイヤモンドペンでのスクライブもしくはブレードによるダイシングなど任意の方法を用いてサファイア基板1を溝(側面凹凸400が形成されたn−GaN層3の端部が側壁となる溝)に沿って切断することにより、半導体発光素子を個々のチップへと分割する。 Specifically, the above-described process (S100), the step in the groove formed in (S101), a laser or any method groove sapphire substrate 1 by using a dicing by scribing or blade with a diamond pen (side irregularities, by the end of the n-GaN layer 3 400 are formed is cut along the groove) serving as the side walls, dividing the semiconductor light emitting element into individual chips. このようにして、図11および図12に示す、光の取出し効率が高められた半導体発光素子を得ることができる。 In this way, it is possible to obtain 11 and 12, the semiconductor light-emitting element light extraction efficiency is enhanced.

(実施の形態2) (Embodiment 2)
図20は、本発明による半導体発光素子の実施の形態2を示す断面模式図である。 Figure 20 is a schematic sectional view showing a second embodiment of the semiconductor light emitting device of the present invention. 図21は、図20に示した半導体発光素子の斜視模式図である。 Figure 21 is a perspective schematic view of a semiconductor light emitting device shown in FIG. 20. 図20および図21を参照して、本発明による半導体発光素子の実施の形態2を説明する。 Referring to FIGS. 20 and 21, illustrating a second embodiment of the semiconductor light emitting device according to the present invention. なお、図20は半導体発光素子の断面構造を模式的に示しており、素子の表面や側面に形成された凹凸構造は図示されていない。 FIG. 20 is a cross-sectional structure of a semiconductor light-emitting device is schematically shown, the uneven structure formed on the surface or side of the device are not shown.

図20および図21に示した半導体発光素子は、支持基板14と、当該支持基板14上に積層して形成された半田層13、バリア金属層11、反射金属層10、pコンタクト金属層9と、p−GaN層5、活性層4、n−GaN層3、n型パッド電極8、および支持基板14の領域面側に形成された裏面電極15とから構成される。 The semiconductor light emitting device shown in FIGS. 20 and 21, a supporting substrate 14, the supporting substrate 14 the solder layer is stacked over 13, the barrier metal layer 11, a reflective metal layer 10, p contact metal layer 9 , p-GaN layer 5, and an active layer 4, n-GaN layer 3, n-type pad electrode 8, and is formed on the region surface of the support substrate 14 a back electrode 15. 具体的には、支持基板14の上部表面上に半田層13が形成されている。 Specifically, the solder layer 13 on the upper surface of the support substrate 14 is formed. 半田層13上にバリア金属層11が形成されている。 Barrier metal layer 11 is formed on the solder layer 13. バリア金属層11上に反射金属層10が形成されている。 Reflective metal layer 10 is formed on the barrier metal layer 11. 反射金属層10上にpコンタクト金属層9が形成されている。 p-contact metal layer 9 is formed on the reflective metal layer 10. pコンタクト金属層9上にp−GaN層5が形成されている。 p-GaN layer 5 is formed on the p-contact metal layer 9. p−GaN層5上に活性層4が形成されている。 Active layer 4 is formed on the p-GaN layer 5. 活性層4上にn−GaN層3が形成されている。 n-GaN layer 3 on the active layer 4 is formed. n−GaN層3の上部表面上にn型パッド電極8が形成されている。 n-type pad electrode 8 on the upper surface of the n-GaN layer 3 is formed. また、支持基板14の裏面側には、p型層側電極としての裏面電極15が形成されている。 Further, on the back side of the supporting substrate 14, the back surface electrode 15 as a p-type layer side electrode is formed. 図20に示すように、半田層13上においては、バリア金属層11、反射金属層10、pコンタクト金属層9、p−GaN層5の一部を取囲むように誘電体層12が配置されている。 As shown in FIG. 20, the solder layer 13, the barrier metal layer 11, dielectric layer 12 is disposed to surround a portion of the reflective metal layer 10, p contact metal layer 9, p-GaN layer 5 ing.

n−GaN層3の上部表面から誘電体層12に到達するまでの半導体層の外周部側面には側面凹凸400が形成されている。 From the upper surface of the n-GaN layer 3 on the outer peripheral side surface of the semiconductor layer to reach the dielectric layer 12 is a side unevenness 400 is formed. また、n−GaN層3の上部表面には、表面凹凸A100が形成されている。 Further, on the upper surface of the n-GaN layer 3, the surface irregularities A100 is formed. また、たとえば図21に一部を示すように側面凹凸400の表面には、側面凹凸400よりもさらに微細な表面凹凸B200が形成され、表面凹凸A100の表面には、表面凹凸A100よりもさらに微細な表面凹凸C300が形成されている。 Further, for example, on the surface of the side surface irregularities 400, as shown partially in FIG. 21, is formed further fine surface irregularities B200 from the side surface irregularities 400, on the surface of the surface irregularities A100, finer than the surface irregularity A100 surface irregularities C300 is formed such. このように、半導体発光素子の表面に凹凸構造(表面凹凸A100、側面凹凸400、表面凹凸B200、表面凹凸C300)が形成されているため、光の取出し効率を向上させることができる。 Thus, uneven structure on the surface of the semiconductor light-emitting device (surface unevenness A100, side irregularities 400, surface irregularities B200, surface irregularities C300) because is formed, it is possible to improve the light extraction efficiency.

図22は、図20および図21に示した半導体発光素子の製造方法を示すフローチャートである。 Figure 22 is a flowchart illustrating a method of manufacturing a semiconductor light emitting device shown in FIGS. 20 and 21. 図23は、図22に示した半導体積層構造を形成する工程(S140)の内容を説明するためのフローチャートである。 Figure 23 is a flow chart for explaining the contents of step (S140) of forming a semiconductor multilayer structure shown in FIG. 22. 図24〜図29は、図22および図23に示した半導体発光素子の製造方法を説明するための断面模式図である。 24 to 29 are schematic sectional views for explaining a method for manufacturing a semiconductor light emitting device shown in FIGS. 22 and 23. より具体的には、図24は、実施の形態2における半導体発光素子の製造過程において、工程(S140)のうちの工程(S141)を行なった後の状態を示す概略図である。 More specifically, FIG. 24 is a manufacturing process of the semiconductor light-emitting element in Embodiment 2 is a schematic diagram showing the state after performing a step (S141) of the step (S140). また、図25は、実施の形態2における半導体発光素子の製造過程において、工程(S140)のうちの工程(S145)を行なった後の状態を示す概略図である。 Further, FIG. 25 is a manufacturing process of the semiconductor light-emitting element in Embodiment 2 is a schematic diagram showing the state after performing a step (S145) of the step (S140). さらに、図26は、実施の形態2における半導体発光素子の製造過程において、工程(S140)を完了した後の状態を示す概略図である。 Further, FIG. 26 is a manufacturing process of the semiconductor light-emitting element in Embodiment 2 is a schematic view showing a state after completing the step (S140). また、図27は、実施の形態2における半導体発光素子の製造過程において、工程(S160)および工程(S161)を行なった後の状態を示す概略図である。 Further, FIG. 27 is a manufacturing process of the semiconductor light-emitting element in Embodiment 2 is a schematic diagram showing the state after performing a step (S160) and the step (S161). さらに、図28は、実施の形態2における半導体発光素子の製造過程において、工程(S180)および工程(S181)を行なった後の状態を示す概略図である。 Further, FIG. 28 is a manufacturing process of the semiconductor light-emitting element in Embodiment 2 is a schematic diagram showing the state after performing a step (S180) and the step (S181). 最後に、図29は、実施の形態2における半導体発光素子の完成品の状態を示す概略図である。 Finally, Figure 29 is a schematic view showing a state of a finished product of the semiconductor light-emitting element in the second embodiment. 以上、図22〜図29を参照して、図20および図21に示した半導体発光素子の製造方法を説明する。 Above with reference to FIGS. 22 to 29, a method of manufacturing the semiconductor light emitting device shown in FIGS. 20 and 21.

図20および図21に示した半導体装置の製造方法では、図22に示すように、まず半導体積層構造を形成する工程(S140)を実施する。 In the manufacturing method of the semiconductor device shown in FIGS. 20 and 21, as shown in FIG. 22, first, carrying out the step (S140) of forming the semiconductor multilayer structure. この工程(S140)においては、具体的には図23に示すようにまず半導体層を成長させる工程(S141)を実施する。 In this step (S140), specifically performing the step (S141) of growing a first semiconductor layer as shown in FIG. 23. 具体的にはサファイア基板1をまず準備する。 First, prepare the sapphire substrate 1 is specifically. そして、このサファイア基板1上に、窒化ガリウム(GaN)を主成分とするバッファ層2、n−GaN層3、活性層4、p−GaN層5を形成する。 Then, on the sapphire substrate 1, buffer layer 2, n-GaN layer 3 mainly composed of gallium nitride (GaN), an active layer 4, p-GaN layer 5. これらの層を形成する方法としては、たとえば有機金属化学気相成長法(MOCVD法)を用いることができる。 As a method of forming these layers can be used, for example metal organic chemical vapor deposition method (MOCVD method). そして、金属層を成膜する工程(S142)を実施する。 Then, the step (S142) of forming a metal layer. 具体的には、p−GaN層5の上部表面上に図24に示すようにpコンタクト金属層9、反射金属層10、バリア金属層11を積層する。 Specifically, p contact metal layer 9 as shown in FIG. 24 on the upper surface of the p-GaN layer 5, a reflective metal layer 10, laminated barrier metal layer 11. これらの金属層はたとえば蒸着法など任意の方法を用いて形成することができる。 These metal layers can be formed using any method such as a vapor deposition method. この結果、図24に示す構造を得る。 As a result, a structure shown in FIG. 24. ここで、pコンタクト金属層9としては、たとえば金(Au)、銀(Ag)、白金(Pt)、チタン(Ti)、パラジウム(Pd)、アルミニウム(Al)、ニッケル(Ni)などの金属層を蒸着法により形成する。 Here, the p-contact metal layer 9, for example, gold (Au), silver (Ag), platinum (Pt), titanium (Ti), palladium (Pd), aluminum (Al), a metal layer such as nickel (Ni) to form by a vapor deposition method. なお、このようなpコンタクト金属層9を蒸着した後、pコンタクト金属層9とp−GaN層5との密着性を向上させるためのアニール工程(熱処理工程)を行なう。 Incidentally, after depositing such a p-contact metal layer 9, an annealing step (heat treatment step) for improving the adhesion between the p-contact metal layer 9 and the p-GaN layer 5. また、反射金属層10としては、たとえばアルミニウム、銀、ニッケル、チタン、白金および金の中から選択される1つ以上の金属を含む層を形成する。 As the reflective metal layer 10, formed for example of aluminum, silver, nickel, titanium, a layer containing one or more metals selected from among platinum and gold. また、バリア金属層11としては、上述した反射金属層10を保護するため、ニッケル、チタン、白金、モリブデン(Mo)、タングステン(W)からなる群から選択される少なくとも1つを含む層を形成する。 As the barrier metal layer 11, formed for protecting the reflective metal layer 10 described above, the nickel, titanium, platinum, a layer containing at least one selected from the group consisting of molybdenum (Mo), tungsten (W) to.

次に、図23に示すように、金属層およびp型層のリソグラフィー工程(S143)を実施する。 Next, as shown in FIG. 23, to implement the lithography process (S143) of the metal layer and the p-type layer. 具体的には、個々のチップとなる半導体発光素子の個々のチップの外周部に溝状のパターンが形成されたマスクパターンを形成する。 Specifically, a mask pattern having a groove-like pattern is formed on the outer periphery of the individual chips of the semiconductor light emitting element to be individual chips. 当該マスクパターンとしてはたとえばレジスト膜や酸化シリコンなどの酸化膜などを用いることができる。 As the mask pattern can be used such as an oxide film, such as, for example, a resist film or a silicon oxide.

次に、図23に示すように、エッチングにて金属層およびp型層を除去する工程(S144)を実施する。 Next, as shown in FIG. 23, the step (S144) of removing the metal layer and the p-type layer by etching. 具体的には、上述の工程(S143)において形成したマスクパターンを有するレジスト膜をマスクとして用いて、エッチングによりバリア金属層11、反射金属層10およびpコンタクト金属層9を部分的に除去する。 Specifically, by using a resist film having a mask pattern formed in the above step (S143) as a mask, the barrier metal layer by etching 11, a reflective metal layer 10 and the p-contact metal layer 9 partially removed. そして、当該エッチングによって形成された溝の底部において露出するp−GaN層5を上述したマスクパターンをマスクとしてさらにドライエッチングによって部分的に除去する。 Then, further partially removed by dry etching mask pattern described above the p-GaN layer 5 exposed at the bottom of the groove formed by the etching as a mask. このドライエッチングによって、p−GaN層5の厚み方向の途中までp−GaN層5がエッチングされる。 This dry etching, the p-GaN layer 5 to the middle of the thickness direction of the p-GaN layer 5 is etched.

次に、図23に示すように、誘電体層を堆積する工程(S145)を実施する。 Next, as shown in FIG. 23, the step (S145) of depositing the dielectric layer. 具体的には、上述したエッチングによって形成された溝の内部を充填するように誘電体層が堆積される。 Specifically, the dielectric layer is deposited so as to fill in a groove formed by etching as described above. 誘電体層としてはたとえば酸化シリコンや窒化シリコンなどを用いることができる。 The dielectric layer can be used, for example silicon oxide or silicon nitride. この後、レジスト膜を除去し、形成された溝の内部のみに誘電体層12(図25参照)が形成された状態とする。 Thereafter, the resist film is removed, only the interior of a groove formed into a state where the dielectric layer 12 (see FIG. 25) is formed. このようにして、図25に示すような構造を得る。 Thus, the structure as shown in FIG. 25.

次に、図23に示すように、半導体層を基板に貼り合わせる工程(S146)を実施する。 Next, as shown in FIG. 23, the step (S146) for bonding a semiconductor layer on the substrate. 具体的には、バリア金属層11上に半田層13(図26参照)を形成する。 Specifically, to form the solder layer 13 (see FIG. 26) over the barrier metal layer 11. そして、この半田層上に支持基板14(図26参照)を配置する。 Then, place the supporting substrate 14 (see FIG. 26) to the solder layer. なお、この半田層13としては、たとえばアルミニウム(Al)、銀(Ag)、ニッケル(Ni)、チタン(Ti)、白金(Pt)、インジウム(In)、金(Au)、金スズ合金(AuSn)、金シリコン合金(AuSi)の中から選択される1つ以上の金属または合金を含む金属層を用いる。 As the solder layer 13, for example, aluminum (Al), silver (Ag), nickel (Ni), titanium (Ti), platinum (Pt), indium (In), gold (Au), gold-tin alloy (AuSn ), using a metal layer containing one or more metals or alloys selected from among gold silicon alloy (AuSi). なお、この半田層13は、上述のようにバリア金属層11上に成膜してもよいが、支持基板14の表面にこの半田層13を成膜してもよい。 Note that the solder layer 13 may be deposited on the barrier metal layer 11, as described above, the solder layer 13 may be formed on the surface of the supporting substrate 14. 具体的には、支持基板14の表面にこのような半田層13を先に形成しておいてもよい。 Specifically, such a solder layer 13 may be formed previously on the surface of the supporting substrate 14.

なお、上述した半田層13を用いることなく、支持基板14をバリア金属層11の表面上に直接形成してもよい。 Incidentally, without using the solder layer 13 as described above, it may be directly formed a support substrate 14 on the surface of the barrier metal layer 11. この場合、支持基板14をたとえばめっき法で形成してもよい。 In this case, the supporting substrate 14 for example may be formed by plating. このようにめっき法を用いて支持基板14を形成する場合、支持基板を構成する材料を成膜するためのシード層として、金(Au)や、めっきによって形成される支持基板を構成する材料に含まれる金属を、バリア金属層11の表面上に先に成膜しておくことが好ましい。 When forming a supporting substrate 14 by using such a plating method so the, as a seed layer for forming the material constituting the support substrate, a gold (Au), or the material constituting the support substrate to be formed by plating the metal contained, it is preferable that deposited previously on the surface of the barrier metal layer 11. また、このように支持基板14をめっき法で形成する場合、支持基板14の厚みとしてはたとえば100μm程度としてもよい。 When forming this way the supporting substrate 14 by plating, the thickness of the supporting substrate 14 may be, for example, about 100 [mu] m. このときの支持基板14の厚さは、上述した半導体層を支持できる厚みを確保できればよいため、たとえば50μm以上250μm以下の厚みとすることが好ましい。 The thickness of the support substrate 14 at this time, since it is sufficient ensure thickness capable of supporting the semiconductor layer described above, for example, it is preferable to 250μm or less in thickness than 50 [mu] m.

次に、サファイアを除去する工程(S147)を実施する。 Next, a step (S147) of removing the sapphire. 具体的には、上述のように支持基板14に貼り合わされた半導体層からサファイア基板1を除去する。 Specifically, the removal of the sapphire substrate 1 from the semiconductor layer bonded to the supporting substrate 14 as described above. このようにして、図26に示すような構造を得る。 Thus, the structure as shown in FIG. 26. すなわち、支持基板14上に半田層13、バリア金属層11、反射金属層10、pコンタクト金属層9、p−GaN層5、活性層4、n−GaN層3が順次積層された構造を得ることができる。 In other words, to obtain a support substrate 14 the solder layer on 13, the barrier metal layer 11, the reflective metal layer 10, p contact metal layer 9, p-GaN layer 5, sequentially stacked active layer 4, n-GaN layer 3 be able to. このような構造は、後述するように上下電極型(表裏面電極型)半導体発光素子を構成することになる。 Such a structure will constitute the upper and lower electrode-type (front and back face electrode type) semiconductor light emitting device as described below.

図23に示した工程(S141)〜工程(S147)を実施することにより、図22に示した半導体積層構造を形成する工程(S140)が実施される。 By carrying out the step (S141) ~ step (S147) shown in FIG. 23, step (S140) of forming a semiconductor multilayer structure shown in FIG. 22 is performed. 次に、図22に示すように、n型表面凹凸のリソグラフィー工程(S150)を実施する。 Next, as shown in FIG. 22, to implement the n-type surface roughness of the lithography process (S150). 具体的には、n型層としてのn−GaN層3の上部表面が所定の凹凸形状となるよう、n−GaN層3の表面を部分的に除去するためのマスクパターンをフォトリソグラフィー法により形成する。 Specifically formed, so that the top surface of the n-GaN layer 3 as the n-type layer has a predetermined concave-convex shape, a mask pattern for partially removing the surface of the n-GaN layer 3 by photolithography to. このマスクパターンとしては、たとえばレジスト膜を予め形成し、当該レジスト膜に対してフォトリソグラフィー法を用いて所定のパターンを形成することにより当該マスクパターンを形成してもよい。 As the mask pattern, for example, a resist film is pre-formed, may be formed the mask pattern by forming a predetermined pattern by photolithography with respect to the resist film. あるいは酸化シリコンなどの酸化膜を、レジスト膜などをマスクとして用いたエッチングにより所定の平面形状とするように部分的に除去してマスクパターンを形成してもよい。 Or an oxide film such as silicon oxide, may be formed a mask pattern is partially removed so as to by etching using a resist film or the like as a mask and a predetermined planar shape.

次に、図22に示すように、エッチングにて表面凹凸Aを形成する工程(S160)およびエッチングにて表面凹凸Cを形成する工程(S161)を同時に実施する。 Next, as shown in FIG. 22, the step (S161) of forming the surface irregularities C at forming the surface irregularities A step (S160) and etched by etching simultaneously. 具体的には、上述の工程(S150)において形成したマスクパターンを有するレジスト膜をマスクとして用いて、エッチングによりn−GaN層3の上部表面を部分的に除去する。 Specifically, by using a resist film having a mask pattern formed in the above step (S150) as a mask to partially remove the upper surface of the n-GaN layer 3 by etching. このとき、エッチングされたn−GaN層3の表面には、上述したマスクの形状に沿って凹凸形状(表面凹凸A100(図27参照))が形成される。 At this time, the etched n-GaN layer 3 of the surface, uneven shape along the shape of the mask described above (surface unevenness A100 (see FIG. 27)) is formed. また、このとき、上述の実施の形態1と同様に、エッチングとしてはドライエッチングを用いるが、そのドライエッチングのプロセス条件を調整することにより、表面凹凸A100の表面に、さらに微細な表面凹凸C300(図27参照)を形成する。 At this time, as in the first embodiment described above, dry etching is used as an etching, by adjusting the process conditions of the dry etching, the surface of the surface irregularities A100, further fine surface irregularities C300 ( Figure 27 Referring) to form a. このようにして、上述した工程(S160)と工程(S161)を同時に実施することができ、図27に示すような構造を得る。 In this way, it is possible to implement the above-described step (S160) and the step of (S161) at the same time, the structure shown in FIG. 27. なお、ここでも上述したとおり、まず表面凹凸A100を形成し、後から表面凹凸C300を形成させてもよい。 Incidentally, as described above again, first forming surface irregularities A100, may be formed a surface roughness C300 later.

次に、図22に示すように、側面凹凸のリソグラフィー工程(S170)を実施する。 Next, as shown in FIG. 22, to implement aspects irregularities lithography process (S170). 具体的には、予め形成されている誘電体層12の上の領域(すなわち半導体発光素子を分離するための格子状に形成されるダイシング領域)において、半導体層の側面に側面凹凸400(図28参照)が形成されるとともに、誘電体層12の上部表面の一部が露出するような溝を形成するためのマスクパターンを形成する。 Specifically, in the region above the dielectric layer 12 formed in advance (i.e. lattice-like dicing region formed for separating the semiconductor light-emitting device), a side unevenness 400 on the side surface of the semiconductor layer (Fig. 28 with a reference) is formed, a portion of the top surface of the dielectric layer 12 to form a mask pattern for forming a groove so as to expose.

次に、図22に示すように、エッチングにて側面凹凸を形成する工程(S180)、およびエッチングにて表面凹凸Bを形成する工程(S181)を同時に実施する。 Next, as shown in FIG. 22, step (S180) forming the side surfaces uneven by etching, and at the same time carrying out the step (S181) of forming the surface irregularities B by etching. すなわち、上述の工程(S170)において形成したマスクパターンをマスクとして用いて、n−GaN層3、活性層4、およびp−GaN層5を誘電体層12が露出するまで部分的にエッチングにより除去する。 That removed, using a mask pattern formed in the above step (S170) as a mask, n-GaN layer 3, by partially etching to the active layer 4 and the p-GaN layer 5 of the dielectric layer 12, is exposed to. このとき、上述したフォトレジストや酸化シリコンなどからなるマスクの端部は当該マスクの中央部に比べて厚みが薄くエッチングされやすくなっている。 At this time, the end portion of the mask made of a photoresist or silicon oxide described above thickness than the central portion of the mask is easily thinned etched. そのため、上述したエッチング工程においては、当該マスクの端部からその厚みが薄くなり、結果的に端部側からマスクがエッチングによってなくなっていく。 Therefore, in the above-mentioned etching process, the thickness becomes thinner from an end portion of the mask, resulting in the mask from the end portion side is gradually eliminated by etching. このようにエッチングによってマスクが部分的になくなった部分では、エッチングにより上述した半導体層が徐々に除去され、傾斜部(テーパ部)が形成される。 In this way, the portion masked by the etching runs out partially, the semiconductor layer as described above is gradually etched away, the inclined portion (tapered portion) is formed. このような傾斜部が、マスク層の端部の平面形状に応じた凹凸部を形成し、側面凹凸400が形成される。 Such inclined portion forms a concave-convex portion corresponding to the planar shape of the end portion of the mask layer, the side surface irregularities 400 are formed. また、このとき、半導体層の表面(側面凹凸400の表面)は、エッチングに用いられたガス(エッチングガス)に晒されるため、当該側面凹凸400の表面もエッチング条件を調整することでより微細な表面凹凸B200(図28参照)が同時に形成されることになる。 At this time, the surface of the semiconductor layer (the surface of the side surface irregularities 400), due to exposure to the gas used for etching (etching gas), a finer by the surface of the side surface irregularities 400 also adjusts the etching conditions surface irregularities B200 (see FIG. 28) is to be formed at the same time. このような表面凹凸B200は、たとえばスパイク状の突起部として構成される。 Such surface irregularities B200, for example configured as a spike-like protrusions. なお、上述した誘電体層12は、上記エッチング工程のエッチストップ層として作用する。 The dielectric layer 12 described above acts as an etch stop layer of the etching process. このようにして、図28に示したような構造を得る。 Thus, the structure as shown in FIG. 28. なお、ここでも上述したとおり、まず側面凹凸400を形成し、後から表面凹凸B200を形成させてもよい。 Note, again as described above, first, to form a side surface irregularities 400, it may be formed a surface roughness B200 later. また、ここでも表面凹凸B200は、側面凹凸400の中でも、活性層4の側面上にも形成させることがさらに好ましい。 Also, again the surface unevenness B200, among sides irregularities 400, more preferably to be formed on the side surfaces of the active layer 4. このことにより、非常に光の取り出し効率が高い半導体発光素子を提供することが可能となる。 Thus, it is possible to provide highly extraction efficiency is higher semiconductor light emitting element of the light.

次に、n型パッド電極のリソグラフィー工程(S190)を実施する。 Then, a n-type pad electrode lithography process (S190). 具体的には、予めn−GaN層3の上部表面上に、n型パッド電極8(図29参照)を形成するべき領域に開口パターンを有するレジスト膜を形成する。 Specifically, on the upper surface of the pre-n-GaN layer 3, a resist film is formed having a region on the opening pattern to be formed n-type pad electrode 8 (see FIG. 29). このレジスト膜は、たとえばフォトリソグラフィー法を用いて形成する。 The resist film may be formed by photolithography. その後、図22に示すように、n型パッド電極を形成する工程(S200)を実施する。 Thereafter, as shown in FIG. 22, the step (S200) of forming the n-type pad electrode. 具体的には、上述したレジスト膜上に、n型パッド電極8となるべき金属膜を蒸着法などを用いて形成する。 Specifically, on the resist film described above, a metal film to become the n-type pad electrode 8 is formed by using a vapor deposition method. その後、レジスト膜を除去することにより、当該レジスト膜の開口部内に形成された金属膜の部分を残して他のレジスト膜上に形成された金属膜をレジストとともに除去する(リフトオフ)。 Thereafter, by removing the resist film is removed using the resist film metal film formed on the other of the resist film to leave portions of the metal film formed in the opening together with the resist (lift-off). このようにして、図18に示すn型パッド電極8を形成することができる。 In this way, it is possible to form the n-type pad electrode 8 shown in FIG. 18.

次に、裏面電極を形成する工程(S210)を実施する。 Next, a step (S210) of forming the back electrode. 具体的には、支持基板14の裏面側(半田層13が形成されていない側の表面)に、図29に示すような裏面電極15を形成する。 Specifically, on the back side of the support substrate 14 (the surface on the side which is not the solder layer 13 is formed) to form a back electrode 15 as shown in FIG. 29. この裏面電極15としては、支持基板14と良好な電気的接続が可能な金属であれば任意の金属を用いることができる。 As the back electrode 15 can be any metal as long as the metal capable of good electrical connection between the supporting substrate 14. このようにして、図29に示すような構造を得る。 Thus, the structure as shown in FIG. 29.

次に、素子のチップ化を行なう工程(S220)を実施する。 Next, a step (S220) for performing chip of the device. 具体的には、誘電体層12が底壁において露出している溝部分を、レーザ、あるいはダイヤモンドペンでのスクライブ、あるいはダイヤモンドブレードなどによるダイシングによって切断する。 Specifically, the groove portion where the dielectric layer 12 is exposed at the bottom wall is cut by dicing a laser or scribing with a diamond pen or by such as a diamond blade,,. この結果、個々の半導体発光素子となるチップが分離される。 As a result, chips into individual semiconductor light emitting devices are separated. このようにして、図20および図21に示すような半導体発光素子を得ることができる。 In this way, it is possible to obtain a semiconductor light-emitting device as shown in FIGS. 20 and 21. 以上の点においてのみ、本発明の実施の形態1と異なる。 Only in the above points, different from the first embodiment of the present invention. すなわち、本発明の実施の形態2において、上述しなかった構成や条件などは全て本発明の実施の形態1に準ずる。 That is, in the second embodiment of the present invention, such as configurations and conditions not described above conforms to the first embodiment of this invention.

(実施の形態3) (Embodiment 3)
上述した実施の形態1および実施の形態2においては、側面凹凸400や表面凹凸A100などを形成するためのマスクパターンを、フォトリソグラフィー法を用いて形成したが、この発明の実施の形態3においては当該マスクパターンを形成する手法としてナノインプリントリソグラフィー法を用いる。 In the first embodiment and the second embodiment described above, the mask pattern for forming a like side surface irregularities 400 and surface irregularities A100, was formed by photolithography, in the third embodiment of the invention using nano-imprint lithography method as a method for forming the mask pattern. ここで再度、ナノインプリントリソグラフィー法を簡単に説明する。 Here again, a brief description will be nano-imprint lithography.

図30〜図34は、ナノインプリントリソグラフィー法を説明するための模式図である。 FIGS. 30 34 are schematic views for explaining a nano-imprint lithography. 具体的には、図30は、ナノインプリント法において、レジストパターンを形成するためのモールドの金型面(レジスト膜に転写するための表面形状が形成された面)を模式的に示す平面模式図である。 Specifically, FIG. 30, the nanoimprint method, a mold of the mold surface for forming a resist pattern (the surface of the surface shape to be transferred to the resist film is formed) in a plan view schematically illustrating is there. 図31は、ナノインプリント法に用いるモールドを、水平方向から見た模式図である。 Figure 31 is a mold for use in nanoimprint method is a schematic view seen from the horizontal direction. 図32は、モールドの表面形状をレジスト膜に転写する工程を説明するための模式図である。 Figure 32 is a schematic view for explaining a step of transferring the mold surface shape on the resist film. 図33は、ナノインプリント法で形成された図32のレジスト膜をマスクとして用いたエッチング後の半導体層の上部表面を示す平面模式図である。 Figure 33 is a schematic plan view showing an upper surface of the semiconductor layer after etching using a resist film 32 formed by nanoimprinting method as a mask. 図34は、図33の線分XXXIV−XXXIVにおける断面模式図である。 Figure 34 is a schematic cross sectional view taken along the line XXXIV-XXXIV of FIG. 33. 図30〜図34を用いて、ナノインプリントリソグラフィー法を簡単に説明する。 With reference to FIGS. 30 to 34, briefly described nanoimprint lithography.

図30および図31に示すように、ナノインプリントリソグラフィー法では、レジスト膜16の表面に立体的なパターンを転写するためのモールド30を用いる。 As shown in FIGS. 30 and 31, in the nano-imprint lithography method, using a mold 30 for transferring a three-dimensional pattern on the surface of the resist film 16. このモールド30の金型面には、レジスト膜16の表面に転写されるべきパターンが形成されている。 This mold surface of the mold 30, the pattern to be transferred to the surface of the resist film 16 is formed. 具体的には、図30および図31に示したモールド30においては、側面凹凸400(図34参照)を形成するための側面凹凸用パターン50および、当該側面凹凸用パターン50の表面に側面凹凸400よりもさらに微細な凹凸である表面凹凸B200(図34参照)を形成するための表面凹凸B用パターン51が形成されている。 Specifically, in the mold 30 shown in FIGS. 30 and 31, the side surface irregularities 400 (FIG. 34 see) side uneven pattern 50 and for forming a side unevenness 400 on the surface of the side surface uneven pattern 50 are formed surface relief B pattern 51 to further form the surface irregularities B200 is a fine unevenness (see FIG. 34) than. 側面凹凸用パターン50は、図30に示すように形成されるレジスト膜16の外周部の平面形状を凹凸が連続した形状(ジグザグ型の外周部を有する形状)としている。 Side face convex pattern 50 has a shape concave-convex planar shape of the outer peripheral portion is continuous resist film 16 formed as shown in FIG. 30 (a shape having an outer peripheral portion of the zigzag). また、側面凹凸用パターン50は、図31に示すようにその断面が、モールド30の中央部側から外周部側に向けて、パターンの深さが徐々に小さくなるような表面形状(パターンの転写されるレジストの均一な厚みの中央部から外周部に向けて徐々に厚みが薄くなるテーパ状となるような表面形状)となっている。 The side surface uneven pattern 50, its cross-section as shown in FIG. 31, the transfer from the central portion of the mold 30 toward the outer periphery side, of the surface shape (pattern as the depth of the pattern is gradually reduced has a gradually surface shape such that the tapered thickness becomes thinner) toward the outer peripheral portion from the central portion of uniform thickness of the resist to be. また、当該側面凹凸用パターン50の表面に、より微細な凹凸である表面凹凸B用パターン51が形成されている。 Further, the surface of the side surface uneven pattern 50, the surface unevenness B pattern 51 is formed is finer irregularities. 表面凹凸B用パターン51の形状は、平面形状が円形状であってもよいが、他の任意の形状であってもよい。 The shape of the surface unevenness B pattern 51, although the planar shape may be circular, or may be any other shape.

そして、このようなモールド30を、半導体層20の表面上に塗布されたレジスト膜16に押し当てる。 Then, such a mold 30, pressed against the resist film 16 coated on the surface of the semiconductor layer 20. そして、その状態で熱あるいは光(あるいはその他の紫外線などの放射線)によってレジストを硬化させる。 Then, the resist is cured by heat or light (or radiation or other ultraviolet light) in that state. そして、レジスト膜16が硬化した後モールド30をレジストから取外すことにより、図32に示すようにモールド30の表面形状が転写されその表面に側面凹凸用レジストパターン60および表面凹凸B用レジストパターン61が形成されたレジスト膜16を得ることができる。 By removing the mold 30 from the resist after the resist film 16 is cured, the side uneven resist pattern 60 and the surface unevenness B resist pattern 61 on the surface thereof the surface shape of the mold 30 are transferred as shown in FIG. 32 it is possible to obtain a resist film 16 formed. そして、このナノインプリントリソグラフィー法においては、モールド30における表面形状を任意に調整することにより、図31などに示すように三次元構造の表面形状を有するマスクとしてのレジスト膜16を得ることができる。 Then, in the nano-imprint lithography, by arbitrarily adjusting the surface shape of the mold 30, it is possible to obtain a resist film 16 as a mask having a surface shape of the three-dimensional structure as shown in such FIG. 31. そして、このナノインプリントリソグラフィー法においては、従来のフォトリソグラフィー法よりも微細なパターンを作製することができる。 Then, in the nano-imprint lithography, can than conventional photolithography to produce a fine pattern. たとえば、このナノインプリントリソグラフィー法においては、幅が50nm程度のパターンを形成することが可能であり、実際には10nm以上1000nm以下のサイズのパターンを形成することができる。 For example, in the nano-imprint lithography method, it is possible width to form a pattern of about 50 nm, in practice it is possible to form the following size variations 1000nm than 10 nm.

また、モールド30として、たとえばシート状のモールドを用いる場合には、当該シート状のモールドがある程度の可撓性を有するようにすることによって、このモールド自体に、半導体層20の上部表面上に存在していた塵などの異物を吸着させることができる。 Further, as the mold 30, for example, when using the sheet-shaped mold, by which the sheet-shaped mold to have a degree of flexibility, in the mold itself, present on the top surface of the semiconductor layer 20 and foreign matter such as dust had can be adsorbed. また、モールド30がある程度の可撓性を有することにより、半導体層20が形成された基板の反りや、当該半導体層20の表面に既に形成されているパターンの形状などに沿ってモールド(モールド型)を曲げることによって、これらのパターンや基板の反りなどに沿ってマスクとしてのレジスト膜16を形成することができる。 Further, since the mold 30 has a degree of flexibility, warpage and the substrate on which the semiconductor layer 20 is formed, the mold along to the shape of the pattern on the surface of the semiconductor layer 20 have already been formed (molded ) by bending the, it is possible to form the resist film 16 as a mask along like these patterns and warpage of the substrate.

そして、このように形成されたレジスト膜16をマスクとして用いて、半導体層20をエッチングすることにより、図33および図34に示すような構造を得ることができる。 Then, using the resist film 16 thus formed as a mask, by etching the semiconductor layer 20, it is possible to obtain a structure as shown in FIGS. 33 and 34. このとき、エッチングの条件として、レジスト膜16もある程度同時にエッチングにより除去されるようなエッチング条件を用いることにより、レジスト膜16の厚さに応じて半導体層20のエッチング時間を局所的に変更することができる。 At this time, as a condition for etching, by using the etching conditions such as those removed by the somewhat simultaneously etching resist film 16 is also possible to locally modify the etch time of the semiconductor layer 20 according to the thickness of the resist film 16 can. このため、図33および図34に示すように半導体層20の表面に三次元構造を形成することができる。 Therefore, it is possible to form a three-dimensional structure on the surface of the semiconductor layer 20 as shown in FIGS. 33 and 34. このようにして、半導体層20の端部においては側面凹凸400を形成し、また同時に当該側面凹凸400の表面に表面凹凸B200を形成することができる。 Thus, to form a side surface irregularities 400 in the edge of the semiconductor layer 20, also it is possible to form the surface irregularities B200 simultaneously the surface of the side surface irregularities 400.

このようにして、側面凹凸400と、当該側面凹凸400の表面に形成された、側面凹凸400よりもさらに微細な表面凹凸である表面凹凸B200を同時に形成することができる。 In this way, the side surface irregularities 400, formed on the surface of the side surface irregularities 400, it is possible to form the surface irregularities B200 is a finer surface roughness than the side surface irregularities 400 simultaneously. また、ここでも表面凹凸B200は、側面凹凸400の中でも、活性層4(後述の図41〜図43参照)の側面上にも形成させることがさらに好ましい。 In addition, even surface irregularities B200 Here, among the sides irregularities 400, may also be formed on the side surface of the active layer 4 (see FIG. 41 to FIG. 43 described later) more preferred. このことにより、非常に光の取り出し効率が高い半導体発光素子を提供することが可能となる。 Thus, it is possible to provide highly extraction efficiency is higher semiconductor light emitting element of the light.

図35〜図39は、上述したナノインプリントリソグラフィー法を用いて側面凹凸400、表面凹凸B200に加えて半導体層20の上部表面上に形成される表面凹凸A100(図39参照)を同時に形成する方法を説明するための模式図である。 FIGS. 35 39, the side surface irregularities 400 nanoimprint lithography method described above, the method for forming surface irregularities in addition to the surface irregularities B200 is formed on the top surface of the semiconductor layer 20 A100 (see FIG. 39) at the same time description is a schematic view for. 具体的には、図35は用いられるモールドのパターン形成面を示す平面模式図である。 Specifically, a schematic plan view showing the FIG. 35 is the pattern of the mold forming surface used. 図36は、当該モールドを、水平方向から見た模式図である。 Figure 36 is the mold is a schematic view seen from the horizontal direction. 図37は、当該モールドを用いて表面形状をレジスト膜に転写する工程を説明するための模式図である。 Figure 37 is a schematic view for explaining a step of transferring the surface shape on the resist film by using the mold. 図38は、図36に示したエッジをマスクとして用いたエッチングにより形成された半導体層20の表面を示す平面模式図である。 Figure 38 is a schematic plan view showing the surface of the semiconductor layer 20 formed by etching with the edge shown in FIG. 36 as a mask. 図39は、図38の線分XXXIX−XXXIXにおける断面模式図である。 Figure 39 is a schematic cross sectional view taken along the line XXXIX-XXXIX of Figure 38. 図35〜図39を参照して、上述したナノインプリントリソグラフィー法を説明する。 Referring to FIGS. 35 39, illustrating the nanoimprint lithography method described above.

まず、図35および図36に示すようなモールド30を準備する。 First, a mold 30 as shown in FIGS. 35 and 36. このモールド30は、基本的には図30および図31に示したモールド30と同様の構造を備えるが、モールド30に形成された転写パターンの中央部に表面凹凸A100(図39参照)を形成するための表面凹凸A用パターン52が形成されている点が異なっている。 The mold 30 is basically provided with the same structure as the mold 30 shown in FIGS. 30 and 31, to form the surface irregularities A100 (see FIG. 39) in the central portion of the transfer pattern formed on the mold 30 that surface irregularities a pattern 52 for are formed is different. そして、このようなモールド30を図32において説明した方法と同様にレジストに押し当て、熱または光によって当該レジストを硬化させることにより、図37に示すような表面パターンを有するレジスト膜16を得ることができる。 Then, pressed such molding 30 in the same manner as the resist to the method described in FIG. 32, by curing the resist by heat or light, to obtain a resist film 16 having a surface pattern as shown in FIG. 37 can. この形成されたレジスト膜16は、図32に示したレジスト膜16と基本的には同様の構造を備えるが、その上部表面に表面凹凸A用レジストパターン62が形成されている点が異なる。 Resist film 16 which this is formed, although the resist film 16 basically as shown in FIG. 32 has a similar structure, that surface irregularities A resist pattern 62 on its top surface is formed are different.

そして、このようにして得られたレジスト膜16をマスクパターンとして用いて、エッチングにより半導体層20を部分的に除去することにより、図38および図39に示すような構造を得ることができる。 Then, using the resist film 16 thus obtained as a mask pattern, by partially removing the semiconductor layer 20 by etching, the structure shown in FIGS. 38 and 39. 図38および図39に示した半導体層20の表面構造は、基本的には図33および図34に示した半導体層の表面構造と同様であるが、その上部表面に表面凹凸A100が形成されている点が異なる。 Surface structure of the semiconductor layer 20 shown in FIGS. 38 and 39 is basically the same as the surface structure of the semiconductor layer shown in FIGS. 33 and 34, the surface irregularities A100 is formed on the top surface that there are different.

上述した本発明の実施の形態3におけるナノインプリントリソグラフィー法は、図32および図37に示すように形成するレジスト膜16の膜厚を高精度で制御できる点が特徴である。 Nanoimprint lithography according to a third embodiment of the present invention described above is characterized in that it can control the film thickness of the resist film 16 formed as shown in FIGS. 32 and 37 with high accuracy. すなわち、このようにレジスト膜16の厚みを局所的に制御することによって、エッチング後の半導体層20の表面形状を三次元において高い精度で制御することができる。 In other words, by locally controlling the thickness of the thus resist film 16, the surface shape of the semiconductor layer 20 after etching can be controlled with high precision in three dimensions. つまり、上記のような方法を用いることの1つ目の効果としては、上述のようにモールド30のパターンを立体的に作製することが可能であるため、マスクとして作用するレジスト膜16の端部の厚みを正確に制御することができるという点である。 That is, as the first effect of using such a method, since it is possible to sterically producing a pattern of the mold 30 as described above, the end portion of the resist film 16 which acts as a mask it is that it is possible to precisely control the thickness. このようにマスクとしてのレジスト膜16の端部の厚みを正確に制御することにより、エッチング後の半導体層20の端部における端面(傾斜面)の基板主表面に対する角度(テーパ角度)を高い精度で自由に設定することができる。 By precisely controlling the thickness of the end portion of the resist film 16 as thus mask angle high (the taper angle) accuracy of the substrate main surface of the end face of an end portion of the semiconductor layer 20 after etching (inclined surface) in can be freely set. また、たとえば図39などに示すように当該端部のテーパ角度を非常に小さくし、穏やかな傾斜面を形成することも可能となる。 Further, for example, very small taper angle of the end portion as shown in such FIG. 39, it is possible to form a gentle inclined surface.

また、上述の方法の2つ目の効果として、上記インプリントリソグラフィー法においては、モールド30を押し当ててレジスト膜16のパターンを形成するため、レジスト膜16の局所的な厚みを部分的に大きく変更することが可能である。 Further, as the second effect of the above-described method, in the imprint lithography, to form a pattern of the resist film 16 is pressed against the mold 30, the local thickness of the resist film 16 partially increases it is possible to change. このため、通常はエッチングの妨げとなるため排除することが好ましいレジスト残りを敢えて発生させることによって、エッチング後の半導体層20におけるエッチング量を局所的に大きく変更することができる。 Therefore, usually by dare to generate preferably resist remaining eliminating order hinders etching, can be locally changed significantly etching amount in the semiconductor layer 20 after etching. このため、エッチング量が異なるパターンを半導体層20の表面に1回のエッチングによって形成することができる。 Therefore, it can be formed by one etching the etching amount different patterns on the surface of the semiconductor layer 20. このため、図35〜図39に示すように、側面凹凸400が形成されるべき部分のレジスト膜16の厚みは相対的に薄くし、エッチング工程においてすべてレジスト膜16が除去されるような厚みとし、レジスト膜16の中央部において表面凹凸A100(図39参照)が形成されるべき部分では、レジスト膜16がエッチング完了後も残存するような膜厚に設定しておけば、エッチング量が大きく異なる側面凹凸400とさらに当該側面凹凸400の表面に形成される表面凹凸B200、および表面凹凸A100とを1回のエッチングによって形成することができる。 Therefore, as shown in FIGS. 35 39, the resist film 16 of the thickness of the portion to the side surface irregularities 400 are formed relatively thin, a thickness such that all in the etching step the resist film 16 is removed in the part to the surface irregularities A100 (see FIG. 39) is formed in the central portion of the resist film 16, the resist film 16 by setting the film thickness so as to remain even after the completion of the etching, different etching amount larger surface irregularities B200 and side unevenness 400 is further formed on the surface of the side surface irregularities 400, and a surface roughness A100 can be formed by a single etching. このため、半導体発光素子の製造プロセス工程を短縮することができ、製造コストを低減することが可能になる。 Therefore, it is possible to shorten the manufacturing process steps of the semiconductor light emitting device, it is possible to reduce the manufacturing cost.

なお、前述したように、実際には、レジスト膜16と半導体層20とのエッチングされる速度が異なるため、エッチングにより形成される半導体層20のテーパ角度と、モールド30の角度とは必ずしも一致しない。 As described above, in fact, since the rate at which etching of the resist film 16 and the semiconductor layer 20 is different, not necessarily match the taper angle of the semiconductor layer 20 formed by etching, and the angle of the mold 30 . しかし、その場合においても、半導体層20は、モールド30の形状に対応してエッチングされる。 However, even in that case, the semiconductor layer 20 is etched so as to correspond to the shape of the mold 30.

次に、上述したナノインプリントリソグラフィー法を用いた本発明の半導体発光素子の製造方法を説明する。 Next, a method for manufacturing a semiconductor light-emitting device of the present invention using the nano-imprint lithography method described above. 図40は、本発明による半導体発光素子の実施の形態3の製造方法を説明するためのフローチャートである。 Figure 40 is a flowchart for explaining the manufacturing method of the third embodiment of the semiconductor light emitting device of the present invention. 図41〜図43は、図40に示した半導体発光素子の製造方法を説明するための模式図である。 Figures 41 43 are schematic views for explaining a method for manufacturing a semiconductor light emitting device shown in FIG. 40. より具体的には、図41は、実施の形態3における半導体発光素子の製造過程において、工程(S250)を行なった後の状態を示す概略図である。 More specifically, FIG. 41, in the process of manufacturing the semiconductor light-emitting device in the third embodiment, a schematic diagram showing the state after performing a step (S250). 図42は、実施の形態3における半導体発光素子の製造過程において、工程(S260)を行なった後の状態を示す概略図である。 Figure 42 is a manufacturing process of the semiconductor light-emitting device in the third embodiment, a schematic diagram showing the state after performing a step (S260). 図43は、実施の形態3における半導体発光素子の完成品の状態を示す概略図である。 Figure 43 is a schematic view showing a state of a finished product of the semiconductor light-emitting device in the third embodiment. 図40〜図43を参照して、本発明による半導体発光素子の製造方法を説明する。 Referring to FIGS. 40 43, a method for manufacturing a semiconductor light emitting device according to the present invention. なお、図40〜図43において示された製造方法によって得られる半導体発光素子は基本的には図20および図21に示した本発明の実施の形態2による半導体発光素子と同様の構造を備えている。 The semiconductor light emitting device obtained by the manufacturing method shown in FIGS. 40 43 is basically provided with the same structure as the semiconductor light emitting device according to a second embodiment of the present invention shown in FIGS. 20 and 21 there.

図40に示すように、本発明による半導体発光素子の実施の形態3の製造方法では、まず半導体積層構造を形成する工程(S230)を実施する。 As shown in FIG. 40, in the manufacturing method of the third embodiment of the semiconductor light emitting device according to the present invention, the step (S230) to first form the semiconductor multilayer structure. この半導体積層構造を形成する工程(S230)は、基本的には図22に示した半導体積層構造を形成する工程(S140)と同様の工程を実施する。 The step of forming the semiconductor multilayer structure (S230) is basically performing the same step as step (S140) of forming a semiconductor multilayer structure shown in FIG. 22.

次に、積層構造上にレジストを塗布する工程(S240)を実施する。 Next, a step (S240) of applying a resist onto the laminate structure. この工程では、具体的にはn−GaN層3(図26参照)の上部表面上にレジストを塗布する。 In this step, specifically, a resist is applied on the upper surface of the n-GaN layer 3 (see FIG. 26).

次に、レジストをパターニングする工程(S250)を実施する。 Next, a step (S250) to pattern the resist. この工程においては、具体的には図35〜図37に示すナノインプリントリソグラフィー法を用いて、モールド30(図35、図36参照)に形成されたパターンをレジスト膜16に転写する工程を行なう。 In this process, in particular by using a nano-imprint lithography method shown in FIGS. 35 to 37, a step of transferring the mold 30 (FIG. 35, see FIG. 36) a pattern formed in the resist film 16. この結果、図41に示すように、側面凹凸用レジストパターン60、表面凹凸B用レジストパターン61、および表面凹凸A用レジストパターン62が表面に形成されたレジスト膜16がn−GaN層3の上部表面上に配置される。 As a result, as shown in FIG. 41, the side surface uneven resist pattern 60, surface irregularities B resist pattern 61, and the surface irregularities A resist pattern 62 is a resist film 16 formed on the surface of the n-GaN layer 3 top It is disposed on the surface. 次に、図40に示すように、エッチングを行なう工程(S260)を実施する。 Next, as shown in FIG. 40, the step (S260) of performing etching. 具体的には、上述したレジスト膜16をマスクとして用いて、半導体層としてのn−GaN層3などをエッチングによって部分的に除去する。 Specifically, by using the resist film 16 described above as a mask to partially remove and n-GaN layer 3 as a semiconductor layer by etching. この結果、図42に示すように、側面凹凸400、表面凹凸B200およびn−GaN層3の上部表面上に形成される表面凹凸A100を同時に形成することができる。 As a result, as shown in FIG. 42, it is possible to form the side surface irregularities 400, the surface roughness A100 which is formed on the upper surface of the surface irregularities B200 and n-GaN layer 3 at the same time. この後、n−GaN層3の上部表面に残存しているレジスト膜16を除去する。 Thereafter, the resist film is removed 16 remaining on the top surface of the n-GaN layer 3.

次に、n型パッド電極のリソグラフィー工程(S270)を実施する。 Then, a n-type pad electrode lithography process (S270). この工程(S270)は、基本的には図22の工程(S190)における工程と同様の処理を行なう。 The step (S270) is basically performs the same processing as steps in the process of FIG. 22 (S190).

次に、n型パッド電極を形成する工程(S280)を実施する。 Next, a step (S280) of forming the n-type pad electrode. この工程(S280)においては、図22の工程(S200)と同様の処理を行なう。 In this step (S280), performs the same processing as step (S200) in FIG. 22.

次に、裏面電極を形成する工程(S290)を実施する。 Next, a step (S290) of forming the back electrode. この工程(S290)においては、図22の工程(S210)と同様の処理を実施する。 In this step (S290), performing the same processing as step (S210) in FIG. 22.

最後に、素子にチップ化を行なう工程(S300)を実施する。 Finally, a step (S300) for performing chip structure element. この工程(S300)においては、図22の工程(S220)と同様の処理を実施する。 In this step (S300), performing the same processing as step (S220) in FIG. 22. このようにして、上述した実施の形態2に比べて少ない工程数により、図43に示すような半導体発光素子を得ることができる。 In this way, the smaller number of steps compared to the above-described second embodiment, it is possible to obtain a semiconductor light-emitting device as shown in FIG. 43.

ここで、上述したナノインプリントリソグラフィー法の具体的なプロセス条件を例示すれば、たとえば半導体層の表面にレジストを膜状に塗布した後、当該レジストに、ピッチが100nm、高さが100nm、直径が100nmのホール形状を有する石英製のモールドを押し当てる。 Here, if illustrate specific process conditions of a nanoimprint lithography method described above, for example, after coating a resist film pattern on the front surface of the semiconductor layer, on the resist, pitch 100nm, height 100nm, diameter 100nm pressing a quartz mold having a hole-shaped. そして、その状態で紫外線をレジストに照射することによって当該レジストを硬化する。 Then, curing the resist by exposure to UV radiation in the resist in this state. レジストが硬化した後、石英製のモールドをレジストから取外すことにより、半導体層の上部表面上に、周期が100nm、高さが100nm、直径が100nmの円柱形状の凹凸形状部を形成することができる。 After the resist is cured by removing the quartz mold from the resist, on the upper surface of the semiconductor layer, the period is 100nm, a height of 100nm, can diameter to form a concave and convex portion of the cylindrical shape of 100nm . このような凹凸形状部は、たとえば図37の表面凹凸B用レジストパターン61や表面凹凸A用レジストパターン62に適用することができる。 Such concave-convex part may be applied, for example, to the surface unevenness B resist pattern 61 and surface irregularities A resist pattern 62 of FIG. 37. また、上述した凹凸形状部の形状は一例であって、周期が50nm以上1000nm以下、高さが50nm以上3000nm以下、直径が50nm以上1000nm以下の円形や平面形状が三角形、四角形、五角形、六角形などの多角形状の凸部を形成してもよい。 The shape of the uneven portion described above is merely an example, the period is 50nm or 1000nm or less, height of 50nm or more 3000 nm, triangles 1000nm or less circular and plan shape than 50nm in diameter, square, pentagonal, hexagonal convex portions of the polygonal shape, such as may be formed. また、モールドとしては、石英などの透光性を有する材料以外の材料を用いてもよい。 As the mold may be a material other than a material having a light-transmitting property such as quartz. この場合、たとえば金属を用いてモールドを形成した場合には、熱硬化性のレジストを用いることができる。 In this case, for example, in the case of forming a mold by using a metal, it is possible to use a thermosetting resist. また、モールドに形成された表面形状を一旦他のシートに転写し、当該シートをモールド型としてレジストに押し当てるといった方法を用いてもよい。 Also, a surface shape formed on the mold once transferred to another sheet, a method may be used such as pressed against the resist the sheet as the mold.

なお、上述した工程では、側面凹凸400、表面凹凸B200および表面凹凸A100を1回のエッチングによって形成したが、エッチング条件を調整することにより、表面凹凸A100の表面にさらに微細な凹凸形状部が形成されるようにしてもよい。 In the above-described steps, the side surface irregularities 400, but the surface unevenness B200 and surface irregularities A100 formed by a single etching, by adjusting the etching conditions, a finer uneven portion on the surface of the surface irregularities A100 is formed it may be as is. この場合、表面凹凸A100の表面に、表面凹凸A100より小さな表面凹凸である表面凹凸C300(図27参照)を同時に形成するようにしてもよい。 In this case, the surface of the surface irregularities A100, surface irregularities C300 is a small surface roughness than the surface irregularities A100 may be simultaneously formed (see FIG. 27).

また、ナノインプリントリソグラフィー法を用いて形成させる凹凸形状は、モールド30に形成させるパターンの形状に対応したものであるため、モールドの形状に応じて、上述のさらに微細な凹凸形状を、均一な形状で周期的に形成させることが可能となる。 Moreover, irregularities may be formed using a nano-imprint lithography, for those corresponding to the shape of the pattern to be formed in the mold 30, depending on the shape of the mold, a further fine irregularities mentioned above, a uniform shape it is possible to periodically formed. 前述したエッチング条件を調整することにより表面凹凸A100の表面により小さな表面凹凸である表面凹凸C300を同時に形成する場合において、微細な凹凸形状(たとえば表面凹凸B200、表面凹凸C300)は、ランダムに形成されたもので形状は不規則となる。 In case of simultaneously forming the surface irregularities C300 is a small surface roughness by the surface of the surface irregularities A100 by adjusting the above-mentioned etching conditions, fine irregularities (e.g. surface roughness B200, surface irregularities C300) is formed randomly shape is irregular in what was. しかし、以下の方法により表面凹凸C300を同時に形成することも可能である。 However, it is also possible to form the surface irregularities C300 simultaneously by the following method. すなわち、あらかじめ図35および図36に示すモールド30に、さらに表面凹凸C300を形成させるためのパターンを形成させておく。 That is, advance the mold 30 shown in FIGS. 35 and 36, to form a pattern for further forming the surface irregularities C300. このようなモールド30を上述の図32において説明した方法と同様にレジスト膜16に押し当て、熱または光によって当該レジスト膜16を硬化させる。 Pressed against such mold 30 in the resist film 16 in the same manner as described in FIG. 32 described above, curing the resist film 16 by heat or light. (図32、図37参照)すると、エッチングにより半導体層20を部分的に除去することにより、半導体20には表面凹凸A100、表面凹凸B200、表面凹凸C300および側面凹凸400の4種類の凹凸全てを同時に形成することができる。 (Figure 32, see FIG. 37) Then, by partially removing the semiconductor layer 20 by etching, surface irregularities A100 in the semiconductor 20, the surface irregularities B200, four types of unevenness all surface irregularities C300 and side unevenness 400 it can be formed at the same time. このため、半導体発光素子の製造プロセス工程をさらに短縮することができ、さらに製造コストを低減することが可能になる。 Therefore, it is possible to further shorten the manufacturing process steps of the semiconductor light emitting device, it is possible to further reduce the manufacturing cost.

また、表面凹凸B200、表面凹凸C300をモールド30で形成することにより、エッチング条件で不規則に形成される凹凸形状よりさらに微細な形状(100nm以下)を、幾何学的に均一な形状となるよう、周期的に形成することが可能となる。 Further, surface irregularities B200, by forming surface irregularities C300 in the mold 30, a further fine shape than irregular shape are irregularly formed by etching conditions (100 nm or less), so as to be geometrically uniform shape , it is possible to periodically formed. このため、さらに発光した光の取り出し効率の高い発光素子を提供することができる。 Therefore, it is possible to provide a further high extraction efficiency of emitted light emitting element. 以上の点においてのみ、本発明の実施の形態1ないし2と異なる。 Only in the above points, to no first embodiment of the present invention differs from the 2. すなわち、本発明の実施の形態3において、上述しなかった構成や条件などは全て本発明の実施の形態1ないし2に準ずる。 That is, in the third embodiment of the present invention, equivalent to 2 to Embodiments 1 All of such arrangement of the present invention, conditions that were not described above.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。 The embodiments disclosed herein are to be considered as not restrictive but illustrative in all respects. 本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The scope of the invention is defined by the appended claims rather than by the foregoing description, and is intended to include all modifications within the meaning and range of equivalency of the claims.

本発明は、半導体発光素子において、発光した光の取り出し効率を向上させる技術、及び製造工程を短縮する生産技術として特に優れている。 The present invention, in the semiconductor light emitting device, is particularly excellent as a production technique of shortening technique to improve the extraction efficiency of emitted light, and the manufacturing process.

半導体発光素子のn型半導体層、活性層、p型半導体層のいずれかの層を含む側面の全周または1部の表面上に形成した凹凸形状の状態を示す概略図である。 n-type semiconductor layer of the semiconductor light-emitting device, the active layer is a schematic diagram showing the state of the uneven shape formed on the surface of the entire circumference or a portion of the side surface including any layer of the p-type semiconductor layer. 半導体発光素子の一方の主表面上に形成した凹凸形状の状態を示す概略図である。 It is a schematic diagram showing one state of the formed concavo-convex shape on the main surface of the semiconductor light emitting element. 図1に示す凹凸形状の表面上に形成した微細な凹凸形状の状態を示す概略図である。 It is a schematic diagram showing a state of fine irregularities formed on the surface of the uneven shape shown in FIG. 半導体発光素子の一方の主表面上に形成した凹凸形状の表面上に形成した微細な凹凸形状の状態を示す概略図である。 It is a schematic diagram showing one state of fine irregularities formed on the surface of the formed concavo-convex shape on the main surface of the semiconductor light emitting element. ナノインプリントリソグラフィー法において、半導体の一方の主表面上に塗布したレジストにモールドを押し当てた状態を示す概略図である。 In nano-imprint lithography, which is a schematic diagram showing a state where pressing the mold to resist applied on one main surface of the semiconductor. ナノインプリントリソグラフィー法において、押し当てたモールドを取り外した状態を示す概略図である。 In nano-imprint lithography, which is a schematic view showing a state in which removal of the molds pressed. 形成したマスクパターンをエッチングする状態を示した概略図である。 The formed mask pattern is a schematic view showing a state of etching. ナノインプリントリソグラフィー法によるレジスト残り膜厚の制御を行なうためのモールドをレジストに押し当てた状態を示す概略図である。 It is a schematic view showing a state where pressing the mold to the resist for controlling the residual resist film thickness by nanoimprint lithography. 図8にて押し当てたモールドを取り外した状態を示す概略図である。 It is a schematic view showing a state in which removal of the pressing mold in FIG. レジスト残り膜厚の制御にて形成したマスクパターンをエッチングする状態を示した概略図である。 A mask pattern formed by the control of the residual resist film thickness is a schematic view showing a state of etching. 本発明による半導体発光素子の実施の形態1を示す断面模式図である。 The first embodiment of the semiconductor light emitting device according to the present invention is a cross-sectional view schematically showing. 図11に示した半導体発光素子の斜視模式図である。 It is a perspective schematic view of a semiconductor light emitting device shown in FIG. 11. 図11および図12に示した半導体発光素子の製造方法を示すフローチャートである。 It is a flowchart illustrating a method of manufacturing a semiconductor light emitting device shown in FIGS. 11 and 12. 実施の形態1における半導体発光素子の製造過程において、工程(S10)を行なった後の状態を示す概略図である。 In the manufacturing process of the semiconductor light-emitting element in Embodiment 1 is a schematic diagram showing the state after performing a step (S10). 実施の形態1における半導体発光素子の製造過程において、工程(S30)および工程(S31)を行なった後の状態を示す概略図である。 In the manufacturing process of the semiconductor light-emitting element in Embodiment 1 is a schematic diagram showing the state after performing a step (S30) and the step (S31). 実施の形態1における半導体発光素子の製造過程において、工程(S60)を行なった後の状態を示す概略図である。 In the manufacturing process of the semiconductor light-emitting element in Embodiment 1 is a schematic diagram showing the state after performing a step (S60). 実施の形態1における半導体発光素子の製造過程において、工程(S80)および工程(S81)を行なった後の状態を示す概略図である。 In the manufacturing process of the semiconductor light-emitting device in the first embodiment, it is a schematic view showing the state after performing a step (S80) and the step (S81). 実施の形態1における半導体発光素子の製造過程において、工程(S100)および工程(S101)を行なった後の状態を示す概略図である。 In the manufacturing process of the semiconductor light-emitting element in Embodiment 1 is a schematic diagram showing the state after performing a step (S100) and the step (S101). 実施の形態1における半導体発光素子の完成品の状態を示す概略図である。 It is a schematic view showing a state of a finished product of the semiconductor light-emitting device of the first embodiment. 本発明による半導体発光素子の実施の形態2を示す断面模式図である。 It is a cross-sectional view schematically showing a second embodiment of the semiconductor light emitting device of the present invention. 図20に示した半導体発光素子の斜視模式図である。 It is a perspective schematic view of a semiconductor light emitting device shown in FIG. 20. 図20および図21に示した半導体発光素子の製造方法を示すフローチャートである。 It is a flowchart illustrating a method of manufacturing a semiconductor light emitting device shown in FIGS. 20 and 21. 図22に示した半導体積層構造を形成する工程(S140)の内容を説明するためのフローチャートである。 Is a flow chart for explaining the contents of step (S140) of forming a semiconductor multilayer structure shown in FIG. 22. 実施の形態2における半導体発光素子の製造過程において、工程(S140)のうちの工程(S141)を行なった後の状態を示す概略図である。 In the manufacturing process of the semiconductor light-emitting element in Embodiment 2 is a schematic diagram showing the state after performing a step (S141) of the step (S140). 実施の形態2における半導体発光素子の製造過程において、工程(S140)のうちの工程(S145)を行なった後の状態を示す概略図である。 In the manufacturing process of the semiconductor light-emitting element in Embodiment 2 is a schematic diagram showing the state after performing a step (S145) of the step (S140). 実施の形態2における半導体発光素子の製造過程において、工程(S140)を完了した後の状態を示す概略図である。 In the manufacturing process of the semiconductor light-emitting element in Embodiment 2 is a schematic view showing a state after completing the step (S140). 実施の形態2における半導体発光素子の製造過程において、工程(S160)および工程(S161)を行なった後の状態を示す概略図である。 In the manufacturing process of the semiconductor light-emitting element in Embodiment 2 is a schematic diagram showing the state after performing a step (S160) and the step (S161). 実施の形態2における半導体発光素子の製造過程において、工程(S180)および工程(S181)を行なった後の状態を示す概略図である。 In the manufacturing process of the semiconductor light-emitting element in Embodiment 2 is a schematic diagram showing the state after performing a step (S180) and the step (S181). 実施の形態2における半導体発光素子の完成品の状態を示す概略図である。 It is a schematic view showing a state of a finished product of the semiconductor light-emitting element in the second embodiment. ナノインプリント法において、レジストパターンを形成するためのモールドの金型面(レジスト膜に転写するための表面形状が形成された面)を模式的に示す平面模式図である。 In nanoimprinting a schematic plan view mold surface of the mold (the surface where the surface shape to be transferred to the resist film is formed) is shown schematically for forming a resist pattern. ナノインプリント法に用いるモールドを、水平方向から見た模式図である。 The mold used in the nano-imprinting method is a schematic view seen from the horizontal direction. モールドの表面形状をレジスト膜に転写する工程を説明するための模式図である。 It is a schematic view for explaining a step of transferring the mold surface shape on the resist film. ナノインプリント法で形成された図32のレジスト膜をマスクとして用いたエッチング後の半導体層の上部表面を示す平面模式図である。 Is a plan view schematically showing an upper surface of the semiconductor layer after etching using a resist film 32 formed by nanoimprinting method as a mask. 図33の線分XXXIV−XXXIVにおける断面模式図である。 It is a schematic cross sectional view taken along the line XXXIV-XXXIV of FIG. 33. 用いられるモールドのパターン形成面を示す平面模式図である。 It is a schematic plan view showing a pattern forming surface of the mold used. 当該モールドを、水平方向から見た模式図である。 The mold is a schematic view seen from the horizontal direction. 当該モールドを用いて表面形状をレジスト膜に転写する工程を説明するための模式図である。 It is a schematic view for explaining a step of transferring the surface shape on the resist film by using the mold. 図36に示したエッジをマスクとして用いたエッチングにより形成された半導体層20の表面を示す平面模式図である。 Is a plan view schematically showing the surface of the semiconductor layer 20 formed by etching using the edge as a mask shown in FIG. 36. 図38の線分XXXIX−XXXIXにおける断面模式図である。 It is a schematic cross sectional view taken along the line XXXIX-XXXIX of Figure 38. 本発明による半導体発光素子の実施の形態3の製造方法を説明するためのフローチャートである。 It is a flowchart for explaining the manufacturing method of the third embodiment of the semiconductor light emitting device of the present invention. 実施の形態3における半導体発光素子の製造過程において、工程(S250)を行なった後の状態を示す概略図である。 In the manufacturing process of the semiconductor light-emitting device in the third embodiment, a schematic diagram showing the state after performing a step (S250). 実施の形態3における半導体発光素子の製造過程において、工程(S260)を行なった後の状態を示す概略図である。 In the manufacturing process of the semiconductor light-emitting device in the third embodiment, a schematic diagram showing the state after performing a step (S260). 実施の形態3における半導体発光素子の完成品の状態を示す概略図である。 It is a schematic view showing a state of a finished product of the semiconductor light-emitting device in the third embodiment.

符号の説明 DESCRIPTION OF SYMBOLS

1 サファイア基板、2 バッファ層、3 n−GaN層、4 活性層、5 p−GaN層、6 透光性電極、7 p型パッド電極、8 n型パッド電極、9 pコンタクト金属層、10 反射金属層、11 バリア金属層、12 誘電体層、13 半田層、14 支持基板、15 裏面電極、16 レジスト膜、20 半導体層、30 モールド、50 側面凹凸用パターン、51 表面凹凸B用パターン、52 表面凹凸A用パターン、60 側面凹凸用レジストパターン、61 表面凹凸B用レジストパターン、62 表面凹凸A用レジストパターン、70 凹部、100 表面凹凸A、200 表面凹凸B、300 表面凹凸C、400 側面凹凸。 1 sapphire substrate, 2 a buffer layer, 3 n-GaN layer, 4 an active layer, 5 p-GaN layer, 6 translucent electrode, 7 p-type pad electrode, 8 n-type pad electrode, 9 p contact metal layer, 10 reflection metal layer, 11 a barrier metal layer, 12 a dielectric layer, 13 a solder layer, 14 support substrate, 15 back electrode, 16 resist film, 20 a semiconductor layer, 30 mold for 50 side concavo-51 surface irregularities B pattern, 52 surface irregularities A pattern, 60 side uneven resist pattern, the resist pattern 61 surface irregularities B, the resist pattern 62 surface irregularities A, 70 recesses, 100 surface irregularities A, 200 surface irregularities B, 300 surface irregularities C, 400 side irregularities .

Claims (18)

  1. 基板の主表面上に活性層を含む半導体層を形成する工程と、 Forming a semiconductor layer including an active layer on the main surface of the substrate,
    前記半導体層の側面の少なくとも一部に、エッチングにより、側面凹凸形状部と、前記側面凹凸形状部の表面に配置された微細凹凸部とを、同時に形成する工程とを備える、半導体発光素子の製造方法。 At least a portion of the side surface of the semiconductor layer, by etching, the side surface concave and convex portion, and said side surface concave and convex portion minute uneven portion disposed on the surface of, and forming at the same time, production of the semiconductor light emitting element Method.
  2. 前記側面凹凸形状部と前記微細凹凸部とを同時に形成する工程においては、前記側面凹凸形状部を形成するエッチングを行う際に、形成された前記側面凹凸形状部の表面が不規則にエッチングされることにより前記微細凹凸部が形成される、請求項1に記載の半導体発光素子の製造方法。 In the step of forming the side irregularities part and the said fine concave and convex portion at the same time, when performing etching to form the side surface irregularities section, it is formed surface of the side uneven portions are irregularly etched the fine uneven portion is formed, the manufacturing method of the semiconductor light-emitting device according to claim 1 by.
  3. 前記半導体層の前記側面とは異なる面である表面の少なくとも一部において、エッチングにより、表面凹凸形状部と、前記表面凹凸形状部の表面に配置された表面微細凹凸部とを、同時に形成する工程をさらに備える、請求項1または2に記載の半導体発光素子の製造方法。 At least part of the side surface is a surface different from the semiconductor layer, the step of etching, the surface irregularity portion, and said surface irregularities section surface fine concavo-convex portion disposed on the surface of the form at the same time further comprising, a method of manufacturing a semiconductor light emitting device according to claim 1 or 2.
  4. 前記表面凹凸形状部と前記表面微細凹凸部とを同時に形成する工程においては、前記表面凹凸形状部を形成するエッチングを行う際に、形成された前記表面凹凸形状部の表面が不規則にエッチングされることにより前記表面微細凹凸部が形成される、請求項3に記載の半導体発光素子の製造方法。 In the step of simultaneously forming the said surface irregularity portion the surface fine irregular portion, when performing etching to form the surface irregularities section, is formed the uneven surface portion surface of the irregularly etched wherein the surface fine irregular portion is formed by Rukoto method of manufacturing a semiconductor light emitting device according to claim 3.
  5. 前記側面凹凸形状部と前記微細凹凸部とを同時に形成する工程は、 The step of simultaneously forming with said side surface concave and convex portion and the fine uneven portion is
    ナノインプリントリソグラフィー法を用いて、前記半導体層上に、前記側面凹凸形状部と前記微細凹凸部とを形成するためのパターンが形成されたマスクパターンを形成する工程と、 A step of using a nano-imprint lithography, on the semiconductor layer, forming a mask pattern on which a pattern is formed for forming said fine concave and convex portion and the side surface concave and convex portion,
    前記マスクパターンをマスクとして用いてエッチングにより前記側面凹凸形状部と前記微細凹凸部とを形成する工程とを含む、請求項1に記載の半導体発光素子の製造方法。 And forming said fine concave and convex portion and the side surface concave and convex portion by etching using the mask pattern as a mask, a method of manufacturing a semiconductor light emitting device according to claim 1.
  6. 基板の主表面上に活性層を含む半導体層を形成する工程と、 Forming a semiconductor layer including an active layer on the main surface of the substrate,
    前記半導体層の側面の少なくとも一部に、エッチングにより、側面凹凸形状部と、前記側面凹凸形状部の表面に配置された微細凹凸部とを、形成する工程とを備える、半導体発光素子の製造方法。 At least a portion of the side surface of the semiconductor layer, by etching, the side surface concave and convex portion, and said side surface concave and convex portion minute uneven portion disposed on the surface of, and forming method of manufacturing a semiconductor light emitting element .
  7. 前記側面凹凸形状部と前記微細凹凸部とを形成する工程においては、前記側面凹凸形状部を形成するエッチングを行う際に、形成された前記側面凹凸形状部の表面が不規則にエッチングされることにより前記微細凹凸部が形成される、請求項6に記載の半導体発光素子の製造方法。 Wherein in the side surface concave-convex part and the step of forming said fine concave and convex portion, when performing etching to form the side surface irregularities part, that the surface of the formed said side surface concave and convex portion is irregularly etched the fine uneven portion is formed, the manufacturing method of the semiconductor light-emitting device according to claim 6 by.
  8. 前記半導体層の前記側面とは異なる面である表面の少なくとも一部において、エッチングにより、表面凹凸形状部と、前記表面凹凸形状部の表面に配置された表面微細凹凸部とを、形成する工程をさらに備える、請求項6または7に記載の半導体発光素子の製造方法。 At least part of the side surface is a surface different from the semiconductor layer by etching, the surface irregularity portion, and said surface irregularities section surface fine concavo-convex portion disposed on the surface of the forming further comprising, a method of manufacturing a semiconductor light-emitting device according to claim 6 or 7.
  9. 前記表面凹凸形状部と前記表面微細凹凸部とを形成する工程においては、前記表面凹凸形状部を形成するエッチングを行う際に、形成された前記表面凹凸形状部の表面が不規則にエッチングされることにより前記表面微細凹凸部が形成される、請求項8に記載の半導体発光素子の製造方法。 In the step of forming the said surface irregularity portion the surface fine irregular portion, when performing etching to form the surface irregularities section, is formed the uneven surface portion surface is irregularly etched wherein the surface fine irregular portions are formed, a manufacturing method for a semiconductor light emitting device according to claim 8 by.
  10. 前記側面凹凸形状部と前記微細凹凸部とを同時に形成する工程は、 The step of simultaneously forming with said side surface concave and convex portion and the fine uneven portion is
    ナノインプリントリソグラフィー法を用いて、前記半導体層上に、前記側面凹凸形状部と前記微細凹凸部とを形成するためのパターンが形成されたマスクパターンを形成する工程と、 A step of using a nano-imprint lithography, on the semiconductor layer, forming a mask pattern on which a pattern is formed for forming said fine concave and convex portion and the side surface concave and convex portion,
    前記マスクパターンをマスクとして用いてエッチングにより前記側面凹凸形状部と前記微細凹凸部とを形成する工程とを含む、請求項6に記載の半導体発光素子の製造方法。 And forming said fine concave and convex portion and the side surface concave and convex portion by etching using the mask pattern as a mask, a method of manufacturing a semiconductor light emitting device according to claim 6.
  11. 前記マスクパターンを形成する工程では、前記側面凹凸形状部と前記微細凹凸部と、前記半導体層の前記側面とは異なる面である表面の少なくとも一部に形成される表面凹凸形状部とを形成するためのパターンが形成された前記マスクパターンを形成する、請求項5または請求項10に記載の半導体発光素子の製造方法。 In the step of forming the mask pattern to form said side surface concave and convex portion and the fine concave-convex portion, and the side surface concave and convex portion formed on at least part of the surface is a surface different from said semiconductor layer wherein forming a mask pattern on which a pattern is formed for manufacturing a semiconductor light emitting device according to claim 5 or claim 10.
  12. 前記側面凹凸形状部と前記微細凹凸部とを形成する工程では、前記マスクパターンをマスクとして用いてエッチングにより、前記側面凹凸形状部と前記微細凹凸部と前記表面凹凸形状部と、前記表面凹凸形状部の表面に配置された表面微細凹凸部とが形成される、請求項11に記載の半導体発光素子の製造方法。 In the step of forming said fine concave and convex portion and the side surface concave and convex portion, by etching using the mask pattern as a mask, and the side surface concave and convex portion and the fine concavo-convex portion and the surface irregularity portion, the surface irregularity surface fine concavo-convex portion disposed on the surface of the parts and is formed, the manufacturing method of the semiconductor light-emitting device according to claim 11.
  13. 前記側面凹凸形状部と前記微細凹凸部とを形成する工程では、前記表面凹凸形状部を形成するエッチングを行う際に、形成された前記表面凹凸形状部の表面が不規則にエッチングされることにより前記表面微細凹凸部が形成される、請求項12に記載の半導体発光素子の製造方法。 In the step of forming said fine concave and convex portion and the side surface concave and convex portion, when performing etching to form the surface irregularity portion, by which the formed the surface concave and convex portion surface is irregularly etched wherein the surface fine irregular portions are formed, the method of manufacturing a semiconductor light emitting device according to claim 12.
  14. 前記マスクパターンを形成する工程では、前記側面凹凸形状部と前記微細凹凸部と、前記半導体層の前記側面とは異なる面である表面の少なくとも一部に形成される表面凹凸形状部と、前記表面凹凸形状部の表面に配置された表面微細凹凸部とを形成するためのパターンが形成された前記マスクパターンを形成する、請求項5、10、または11に記載の半導体発光素子の製造方法。 In the step of forming the mask pattern, and the side surface concave and convex portion and the fine concave and convex portion, and the surface irregularities portion formed on at least a portion of the surface is a surface different from the said side surface of said semiconductor layer, said surface forming the mask pattern on which a pattern is formed for forming a concave-convex shape portion surface fine concavo-convex portion disposed on the surface of the manufacturing method of the semiconductor light emitting device according to claim 5, 10 or 11,.
  15. 前記マスクパターンを形成する工程では、前記側面凹凸形状部が形成される前記半導体層の前記側面と、前記基板の主表面とのなす角度であるテーパ角度を規定するように、前記マスクパターンの端部表面と前記基板の主表面とのなす角度が決定された前記マスクパターンが形成される、請求項5または10〜14のいずれか1項に記載の半導体発光素子の製造方法。 In the step of forming the mask pattern so as to define with said side surface of said semiconductor layer in which the side surface concave and convex portion is formed, the taper angle is an angle formed between the main surface of the substrate, an end of the mask pattern the angle between the parts the surface and the main surface of the substrate is determined mask pattern is formed, a method of manufacturing a semiconductor light-emitting device according to any one of claims 5 or 10 to 14.
  16. 前記テーパ角度は70°以下である、請求項15に記載の半導体発光素子の製造方法。 The taper angle is 70 ° or less, a method of manufacturing a semiconductor light emitting device according to claim 15.
  17. 基板の主表面上に形成した、活性層を含む半導体層と、 It was formed on the main surface of the substrate, and the semiconductor layers including an active layer,
    前記半導体層の側面の少なくとも一部に、側面凹凸形状部と、前記側面凹凸形状部の表面に配置された微細凹凸部とを備える、半導体発光素子。 Wherein at least a portion of the side surface of the semiconductor layer includes a side surface concave and convex portion, and said side surface concave and convex portion minute uneven portion disposed on a surface of the semiconductor light-emitting device.
  18. 前記微細凹凸部は10nm以上1000nm以下のサイズのパターンである、請求項17に記載の半導体発光素子。 The fine uneven portion is a pattern of a size less than 1000nm or 10 nm, the semiconductor light-emitting device according to claim 17.
JP2008027626A 2008-02-07 2008-02-07 The method of manufacturing a semiconductor light emitting element Active JP5429770B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008027626A JP5429770B2 (en) 2008-02-07 2008-02-07 The method of manufacturing a semiconductor light emitting element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008027626A JP5429770B2 (en) 2008-02-07 2008-02-07 The method of manufacturing a semiconductor light emitting element

Publications (2)

Publication Number Publication Date
JP2009188240A true true JP2009188240A (en) 2009-08-20
JP5429770B2 JP5429770B2 (en) 2014-02-26

Family

ID=41071185

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008027626A Active JP5429770B2 (en) 2008-02-07 2008-02-07 The method of manufacturing a semiconductor light emitting element

Country Status (1)

Country Link
JP (1) JP5429770B2 (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011249805A (en) * 2010-05-24 2011-12-08 Lg Innotek Co Ltd Light emitting element
JP2012164938A (en) * 2011-02-09 2012-08-30 Stanley Electric Co Ltd Method of manufacturing semiconductor light-emitting device
CN102881781A (en) * 2011-07-14 2013-01-16 隆达电子股份有限公司 Light-emitting diodes (leds) and forming method thereof
JP2013528953A (en) * 2010-06-17 2013-07-11 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH Method of manufacturing an optoelectronic semiconductor chip, and, the optoelectronic semiconductor chip
JP2014096592A (en) * 2012-11-09 2014-05-22 Seoul Viosys Co Ltd Light-emitting element and method of manufacturing the same
JP2015179858A (en) * 2009-10-15 2015-10-08 エルジー イノテック カンパニー リミテッド Semiconductor light-emitting device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160260731A1 (en) * 2015-03-03 2016-09-08 Kabushiki Kaisha Toshiba Semiconductor device, manufacturing method for a semiconductor device, and nontransitory computer readable medium storing a pattern generating program

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10154851A (en) * 1996-09-26 1998-06-09 Toshiba Corp Nitride based compound semiconductor light emitting element and fabrication thereof
JPH1126877A (en) * 1997-07-02 1999-01-29 Matsushita Electric Ind Co Ltd Light emitting element, its manufacture and optical disk device
JP2003110136A (en) * 2001-09-28 2003-04-11 Toyoda Gosei Co Ltd Light emitting element
JP2003158113A (en) * 2001-11-26 2003-05-30 Mitsubishi Electric Corp Method of manufacturing semiconductor device and etching device
JP2003209283A (en) * 2002-01-15 2003-07-25 Toshiba Corp Semiconductor light emitting element and its manufacturing method
JP2004193555A (en) * 2002-12-09 2004-07-08 California Inst Of Technology Nitride semiconductor element and manufacturing method of the same
JP2005005679A (en) * 2003-04-15 2005-01-06 Matsushita Electric Ind Co Ltd Semiconductor light emitting device and its manufacturing method
JP2006049855A (en) * 2004-06-28 2006-02-16 Matsushita Electric Ind Co Ltd Semiconductor light emitting device and its manufacturing method
JP2007036240A (en) * 2005-07-22 2007-02-08 Samsung Electro Mech Co Ltd Gallium-nitride-based light-emitting diode element having vertical structure and manufacturing method thereof
JP2007294566A (en) * 2006-04-24 2007-11-08 Nichia Chem Ind Ltd Semiconductor light emitting element and its manufacturing method

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10154851A (en) * 1996-09-26 1998-06-09 Toshiba Corp Nitride based compound semiconductor light emitting element and fabrication thereof
JPH1126877A (en) * 1997-07-02 1999-01-29 Matsushita Electric Ind Co Ltd Light emitting element, its manufacture and optical disk device
JP2003110136A (en) * 2001-09-28 2003-04-11 Toyoda Gosei Co Ltd Light emitting element
JP2003158113A (en) * 2001-11-26 2003-05-30 Mitsubishi Electric Corp Method of manufacturing semiconductor device and etching device
JP2003209283A (en) * 2002-01-15 2003-07-25 Toshiba Corp Semiconductor light emitting element and its manufacturing method
JP2004193555A (en) * 2002-12-09 2004-07-08 California Inst Of Technology Nitride semiconductor element and manufacturing method of the same
JP2005005679A (en) * 2003-04-15 2005-01-06 Matsushita Electric Ind Co Ltd Semiconductor light emitting device and its manufacturing method
JP2006049855A (en) * 2004-06-28 2006-02-16 Matsushita Electric Ind Co Ltd Semiconductor light emitting device and its manufacturing method
JP2007036240A (en) * 2005-07-22 2007-02-08 Samsung Electro Mech Co Ltd Gallium-nitride-based light-emitting diode element having vertical structure and manufacturing method thereof
JP2007294566A (en) * 2006-04-24 2007-11-08 Nichia Chem Ind Ltd Semiconductor light emitting element and its manufacturing method

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9608169B2 (en) 2009-10-15 2017-03-28 Lg Innotek Co., Ltd. Semiconductor light-emitting device and method for fabricating the same
US9935245B2 (en) 2009-10-15 2018-04-03 Lg Innotek Co., Ltd. Semiconductor light-emitting device and method for fabricating the same
JP2015179858A (en) * 2009-10-15 2015-10-08 エルジー イノテック カンパニー リミテッド Semiconductor light-emitting device
JP2011249805A (en) * 2010-05-24 2011-12-08 Lg Innotek Co Ltd Light emitting element
US9627588B2 (en) 2010-06-17 2017-04-18 Osram Opto Semiconductors Gmbh Method for producing an optoelectronic semiconductor chip, and optoelectronic semiconductor chip
JP2013528953A (en) * 2010-06-17 2013-07-11 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH Method of manufacturing an optoelectronic semiconductor chip, and, the optoelectronic semiconductor chip
US9257612B2 (en) 2010-06-17 2016-02-09 Osram Opto Semiconductors Gmbh Method for producing an optoelectronic semiconductor chip, and optoelectronic semiconductor chip
EP2583305B1 (en) * 2010-06-17 2017-08-09 OSRAM Opto Semiconductors GmbH Method for producing an opto-electronic semiconductor chip and an opto-electronic semiconductor chip
KR101857426B1 (en) * 2010-06-17 2018-05-14 오스람 옵토 세미컨덕터스 게엠베하 Method for producing an opto-electronic semiconductor chip and an opto-electronic semiconductor chip
JP2012164938A (en) * 2011-02-09 2012-08-30 Stanley Electric Co Ltd Method of manufacturing semiconductor light-emitting device
CN102881781A (en) * 2011-07-14 2013-01-16 隆达电子股份有限公司 Light-emitting diodes (leds) and forming method thereof
JP2014096592A (en) * 2012-11-09 2014-05-22 Seoul Viosys Co Ltd Light-emitting element and method of manufacturing the same

Also Published As

Publication number Publication date Type
JP5429770B2 (en) 2014-02-26 grant

Similar Documents

Publication Publication Date Title
US20030189212A1 (en) Method of fabricating vertical devices using a metal support film
US20070018182A1 (en) Light emitting diodes with improved light extraction and reflectivity
US20110309382A1 (en) Nanowire led structure and method for manufacturing the same
US7102175B2 (en) Semiconductor light-emitting device and method for fabricating the same
US20090242925A1 (en) Semiconductor light-emitting element and process for production thereof
US8350249B1 (en) Coalesced nanowire structures with interstitial voids and method for manufacturing the same
US20060204865A1 (en) Patterned light-emitting devices
US20120228656A1 (en) Semiconductor light emitting element
US20060234408A1 (en) Method for manufacturing vertical group III-nitride light emitting device
US7709282B2 (en) Method for producing a light emitting device
US20080303047A1 (en) Light-emitting diode device and manufacturing method therof
US20060225644A1 (en) Vertical group III-nitride light emitting device and method for manufacturing the same
JP2006128227A (en) Nitride semiconductor light emitting element
US20080047929A1 (en) Method for fabricating micro and nano structures
JP2007088277A (en) Semiconductor light-emitting element and manufacturing method thereof
JP2007214260A (en) Semiconductor light emitting element and its process for fabrication
US8154034B1 (en) Method for fabricating vertical light emitting devices and substrate assembly for the same
JP2011181834A (en) Semiconductor light emitting element and method for manufacturing the same
JP2008084973A (en) Semiconductor light-emitting device
JP2006049855A (en) Semiconductor light emitting device and its manufacturing method
JP2010074090A (en) Light-emitting device, sapphire substrate for light-emitting device, and method of manufacturing sapphire substrate for light-emitting device
US20090114944A1 (en) Method for Fine Processing of Substrate, Method for Fabrication of Substrate, and Light Emitting Device
JP2005354020A (en) Semiconductor light-emitting device manufacturing method and semiconductor light-emitting device
US20100270651A1 (en) Sapphire substrate with periodical structure
JP2006108635A (en) Semiconductor light emitting device and its manufacturing method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100324

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120321

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120518

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121002

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130521

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130614

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131127

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150