JP2009177028A - Semiconductor apparatus - Google Patents
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Abstract
Description
本発明は、半導体装置に関し、特に窒化物半導体を用いたショットキーバリアダイオード(SBD)に関する。 The present invention relates to a semiconductor device, and more particularly to a Schottky barrier diode (SBD) using a nitride semiconductor.
窒化ガリウム(GaN)をはじめとする窒化物半導体は、シリコン(Si)に比べて大きいバンドギャップを有し、高臨界電界を有するため、小型で高耐圧な素子が実現しやすい。窒化物半導体を用いることにより、電気機器、通信機器等に用いられる電力制御用半導体装置において、オン抵抗を低くすることができ、低損失な素子を実現することができる。特に縦型ショットキーバリアダイオードでは、オン抵抗を低くすることができ、且つチップ面積を小さくすることが可能となる。 Nitride semiconductors such as gallium nitride (GaN) have a larger band gap than silicon (Si) and have a high critical electric field, so that it is easy to realize a small and high breakdown voltage device. By using a nitride semiconductor, an on-resistance can be lowered and a low-loss element can be realized in a power control semiconductor device used for electrical equipment, communication equipment, and the like. In particular, in the vertical Schottky barrier diode, the on-resistance can be lowered and the chip area can be reduced.
通常のショットキーバリアダイオードで高耐圧な素子を実現するために、ドリフト領域を厚く、且つ不純物濃度を低く形成すると、オン抵抗が増加してしまう。このようにショットキーバリアダイオードのオン抵抗と耐圧はトレードオフの関係にある。このような素子に大きな電流を流すためには、チップ面積を大きくする必要がある。 If the drift region is formed thick and the impurity concentration is low in order to realize a high breakdown voltage device with a normal Schottky barrier diode, the on-resistance increases. Thus, the on-resistance and breakdown voltage of the Schottky barrier diode are in a trade-off relationship. In order to pass a large current through such an element, it is necessary to increase the chip area.
また、ショットキーバリアダイオードでは、アノード電極とドリフト領域とのショットキー接合から空乏層が広がる。アノード電極端部から伸びる空乏層には曲率の大きな箇所が生じて電界が集中することがある。これにより、ショットキー接合を介して流れるリーク電流が増加して、耐圧が低下しやすい。この耐圧低下を抑制するために、ドリフト領域を厚く、且つ不純物濃度を低く形成すると、上述のようにオン抵抗が増加してしまう。 In the Schottky barrier diode, a depletion layer extends from the Schottky junction between the anode electrode and the drift region. In the depletion layer extending from the end portion of the anode electrode, a portion having a large curvature may occur, and the electric field may concentrate. As a result, the leakage current flowing through the Schottky junction increases, and the breakdown voltage tends to decrease. If the drift region is thick and the impurity concentration is low in order to suppress this drop in breakdown voltage, the on-resistance increases as described above.
従来のシリコンを用いたショットキーバリアダイオードでは、このような電界集中による耐圧の低下を抑制するために、n型ドリフト領域表面のアノード電極端部にp型にドープされたガードリング領域を設けている。不純物拡散により深いガードリング領域を形成することにより、アノード電極端部の空乏層の曲率半径が大きくなり、電界集中を緩和することができる。しかし、窒化ガリウム(GaN)などの窒化物半導体は拡散定数が小さいため、深いガードリング領域を形成することが困難である。そのため、シリコンを用いたショットキーバリアダイオードと同様なガードリング構造を実現することが困難である。このように、窒化物半導体を用いたショットキーバリアダイオードにおいて高い耐圧を実現することが難しい。 In a conventional Schottky barrier diode using silicon, a p-type doped guard ring region is provided at the end of the anode electrode on the surface of the n-type drift region in order to suppress a decrease in breakdown voltage due to such electric field concentration. Yes. By forming a deep guard ring region by impurity diffusion, the radius of curvature of the depletion layer at the end of the anode electrode is increased, and electric field concentration can be mitigated. However, since a nitride semiconductor such as gallium nitride (GaN) has a small diffusion constant, it is difficult to form a deep guard ring region. Therefore, it is difficult to realize a guard ring structure similar to a Schottky barrier diode using silicon. Thus, it is difficult to achieve a high breakdown voltage in a Schottky barrier diode using a nitride semiconductor.
また、アノード電極端部の電界集中による耐圧の低下を抑制するために、ガリウム砒素(GaAs)を用いたショットキーバリアダイオードにおいて、アノード電極端部をトレンチによりメサ分離する構造が提案されている(特許文献1参照)。しかし、窒化ガリウム(GaN)等のワイドバンドギャップ半導体の臨界電界は高く、絶縁膜の破壊電界に近い。このため、メサ分離して、溝内を絶縁物で埋め込むだけでは、高耐圧が得られない。
本発明は、高耐圧を得ることのできる窒化物半導体を用いたショットキーバリアダイオードを含む半導体装置を提供することを目的とする。 An object of the present invention is to provide a semiconductor device including a Schottky barrier diode using a nitride semiconductor capable of obtaining a high breakdown voltage.
本発明の一態様に係る半導体装置は、相互に対向する上面及び下面を有する第1導電型の窒化物半導体基板と、前記窒化物半導体基板の上面上に設けられた第1導電型の第1の窒化物半導体領域と、前記第1の窒化物半導体領域の上面上に設けられ、前記第1の窒化物半導体領域とショットキー接合を形成する第1の主電極と、前記窒化物半導体基板に電気的に接続された第2の主電極と、前記第1の窒化物半導体領域の表面に選択的に設けられたトレンチとを備え、前記トレンチは、前記第1の主電極により埋め込まれていることを特徴とする。 A semiconductor device according to one embodiment of the present invention includes a first conductivity type nitride semiconductor substrate having an upper surface and a lower surface facing each other, and a first conductivity type first provided on the upper surface of the nitride semiconductor substrate. A nitride semiconductor region, a first main electrode provided on an upper surface of the first nitride semiconductor region and forming a Schottky junction with the first nitride semiconductor region, and the nitride semiconductor substrate A second main electrode that is electrically connected; and a trench that is selectively provided on a surface of the first nitride semiconductor region, the trench being buried by the first main electrode. It is characterized by that.
本発明によれば、高耐圧を得ることのできる窒化物半導体を用いたショットキーバリアダイオードを含む半導体装置を提供することができる。 According to the present invention, a semiconductor device including a Schottky barrier diode using a nitride semiconductor capable of obtaining a high breakdown voltage can be provided.
以下、添付した図面を参照して本発明の実施の形態について説明する。なお、以下の実施の形態では第1導電型をn型、第2導電型をp型として説明する。また、以下に記載する「n+型」はn型不純物濃度が高い半導体を示し、「n−型」はn型不純物濃度が低い半導体を示す。これと同様に、「p+型」、「p−型」は、それぞれ、p型不純物濃度が高い半導体、p型不純物濃度が低い半導体を示す。 Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. In the following embodiments, the first conductivity type is n-type and the second conductivity type is p-type. In addition, “n + type” described below indicates a semiconductor having a high n-type impurity concentration, and “n− type” indicates a semiconductor having a low n-type impurity concentration. Similarly, “p + type” and “p− type” indicate a semiconductor having a high p-type impurity concentration and a semiconductor having a low p-type impurity concentration, respectively.
(第1の実施の形態)
(第1の実施の形態に係る半導体装置の構成)
図1は、本発明の第1の実施の形態に係る半導体装置の構造を示す断面図である。図1は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図1に示す本実施の形態の半導体装置は、窒化物半導体を用いた縦型のショットキーバリアダイオードである。
(First embodiment)
(Configuration of Semiconductor Device According to First Embodiment)
FIG. 1 is a sectional view showing a structure of a semiconductor device according to the first embodiment of the present invention. FIG. 1 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element area. The semiconductor device of the present embodiment shown in FIG. 1 is a vertical Schottky barrier diode using a nitride semiconductor.
図1に示すように、本実施の形態に係る半導体装置は、相互に対向する上面及び下面を有し、例えば窒化ガリウム(GaN)からなるn+型半導体基板1上に形成される。n+型半導体基板1の上面上には、例えば、同様に窒化ガリウム(GaN)からなるn−型ドリフト領域2が設けられている。また、n−型ドリフト領域2の上には、n−型ドリフト領域2に電気的に接続するようにアノード電極3が設けられている。アノード電極3とn−型ドリフト領域2との接合界面にショットキー接合Aが形成される。また、n+型半導体基板1の下面に電気的に接続するようにカソード電極4が設けられている。n+型半導体基板1とカソード電極4との接合はオーミック接合である。アノード電極3は、例えばアルミニウム(Al)、チタン(Ti)等からなり、カソード電極4は、例えば、ニッケル(Ni)からなる。
As shown in FIG. 1, the semiconductor device according to the present embodiment has an upper surface and a lower surface facing each other, and is formed on an n +
本実施の形態において、n−型ドリフト領域2の表面には、選択的に複数のトレンチ5が形成されている。トレンチ5の底部及び側壁には、絶縁膜6が設けられており、この絶縁膜6を介してトレンチ5の内部にアノード電極3が埋め込まれている。また、本実施の形態の半導体装置では、トレンチ5内に設けられた絶縁膜6は、トレンチ5より外周の終端領域に向けて、n−型ドリフト領域2の上面に延長して設けられている。アノード電極3は、トレンチ5よりも外側の終端領域まで延長し、トレンチ5より外周では、延長した絶縁膜6を介してn−型ドリフト領域2の上に設けられている。
In the present embodiment, a plurality of
(第1の実施の形態に係る半導体装置の動作)
次に、半導体装置の動作について説明する。アノード電極3に正の電圧、カソード電極4に負の電圧を印加した場合、n−型ドリフト領域2内の自由電子はエネルギー準位の低いアノード電極3側へ移動することができる。これによりアノード電極3からカソード電極4へと電流が流れる。
(Operation of the semiconductor device according to the first embodiment)
Next, the operation of the semiconductor device will be described. When a positive voltage is applied to the
一方、アノード電極3に負の電圧、カソード電極4に正の電圧を印加した場合、アノード電極3の自由電子はショットキー障壁があるため、n−型ドリフト領域2に移動することができない。これによりカソード電極4からアノード電極3へと電流が流れることがない。この際、アノード電極3とn−型ドリフト領域2との間のショットキー接合Aからは空乏層が伸び、n−型ドリフト領域2内で電圧を保持する。このとき、ショットキー接合Aの端部から伸びる空乏層は、n+型半導体基板1に対して水平な横方向と、半導体基板1に対して垂直な縦方向との両方に伸びる。そのため、ショットキー接合Aの端部から伸びる空乏層には曲率の大きな箇所が生じ、電界の集中が起こりやすい。
On the other hand, when a negative voltage is applied to the
(第1の実施の形態に係る半導体装置の効果)
本実施の形態に係る半導体装置において、アノード電極3とn−型ドリフト領域2との間のショットキー接合Aの端部より外側のn−型ドリフト領域2にトレンチ5が形成されている。また、このトレンチ5内部には、絶縁膜6を介してアノード電極3が埋め込まれている。ショットキー接合Aから伸びる空乏層は、トレンチ5に沿って湾曲するため、ショットキー接合Aを形成するアノード電極3の端部には電界が集中することがない。電界の集中はトレンチ5の底部において起こるものの、トレンチ5の底部及び側壁には絶縁膜6が設けられているため、トレンチ5内に埋め込まれたアノード電極3へと電流が流れることがない。そして、n−型ドリフト領域2内に保持された電圧は、絶縁膜6とn−型ドリフト領域2との両方で分担され、高耐圧が得られる。また、n−型ドリフト領域2と接しているアノード電極3端部に電界集中が起こらないため、逆方向リーク電流を抑えることも可能となる。
(Effect of the semiconductor device according to the first embodiment)
In the semiconductor device according to the present embodiment,
また、本実施の形態に係る半導体装置では、トレンチ5よりも外側の終端領域のn−型ドリフト領域2の表面にも絶縁膜6が設けられている。そして、このトレンチ5よりも外側の絶縁膜6の上までアノード電極3が延長されている。この絶縁膜6上に形成されたアノード電極3はフィールドプレート電極として作用し、トレンチ5に沿って湾曲した空乏層をさらに横方向に伸ばすことができる。これにより、トレンチ5底部の電界集中を抑制することができ、高耐圧の半導体装置を実現することができる。
In the semiconductor device according to the present embodiment,
(第1の実施の形態に係る半導体装置の変形例)
次に、図2乃至図6を参照して第1の実施の形態に係る半導体装置の各種の変形例を説明する。
(Modification of the semiconductor device according to the first embodiment)
Next, various modifications of the semiconductor device according to the first embodiment will be described with reference to FIGS.
図2は、第1の実施の形態に係る半導体装置の第1の変形例の構造を示す断面図である。図2は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図2に示す半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。図2に示す半導体装置は、アノード電極3とn−型ドリフト領域2とにより形成されるショットキー接合Aの端部近傍だけではなく、素子領域のショットキー接合Aの全体にトレンチ5が形成されている。このトレンチ5内にも底部及び側壁に、絶縁膜6が設けられており、この絶縁膜6を介してトレンチ5の内部にアノード電極3が埋め込まれている。
FIG. 2 is a cross-sectional view showing a structure of a first modification of the semiconductor device according to the first embodiment. FIG. 2 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element area. In the semiconductor device shown in FIG. 2, portions having the same configurations as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In the semiconductor device shown in FIG. 2, the
図2に示す半導体装置は、n−型ドリフト領域2とアノード電極3とが形成するショットキー接合A全体の逆方向電界を抑制することができる。これにより、リーク電流をより低減することができる。
The semiconductor device shown in FIG. 2 can suppress the reverse electric field of the entire Schottky junction A formed by the n −
図3は、第1の実施の形態に係る半導体装置の第2の変形例の構造を示す断面図である。図3は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図3に示す半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。図3に示す半導体装置は、絶縁膜6がトレンチ5のショットキー接合Aが形成されている側の上端部Bにまでは到達しておらず、n−型ドリフト領域2とアノード電極3との間のショットキー接合Aがトレンチ5の側壁の上端部Bにまで延長している。
FIG. 3 is a cross-sectional view showing a structure of a second modification of the semiconductor device according to the first embodiment. FIG. 3 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element area. In the semiconductor device shown in FIG. 3, portions having the same configuration as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and the description thereof is omitted. In the semiconductor device shown in FIG. 3, the insulating
図3に示す半導体装置は、アノード電極3とn−型ドリフト領域2との接触面積を増やすことができ、オン抵抗を低減することができる。
The semiconductor device shown in FIG. 3 can increase the contact area between the
図4は、第1の実施の形態に係る半導体装置の第3の変形例の構造を示す断面図である。図4は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図4に示す半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。図4に示す半導体装置は、トレンチ5より外周の終端領域において、絶縁膜6上に絶縁膜7が形成されている。換言すると、絶縁膜6及び7はトレンチ5より外周に向かうにつれ絶縁膜6及び7の合計の厚さが厚くなるように形成されている。アノード電極3は、トレンチ5より外周では、絶縁膜6及び7を介してn−型ドリフト領域2の上に設けられている。
FIG. 4 is a cross-sectional view showing a structure of a third modification of the semiconductor device according to the first embodiment. FIG. 4 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element area. In the semiconductor device shown in FIG. 4, portions having the same configurations as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In the semiconductor device shown in FIG. 4, an insulating
図4に示す半導体装置は、トレンチ5よりも外周の終端領域で絶縁膜6及び7の合計の厚さがトレンチ5の内周における厚さよりも厚くなるように形成されているため、フィールドプレート電極として作用するアノード電極3の端部近傍で空乏層の伸びが緩やかになる。これにより、トレンチ5の底部及びアノード電極3の端部での電界の集中を抑制することができる。
The semiconductor device shown in FIG. 4 is formed so that the total thickness of the insulating
図5は、第1の実施の形態に係る半導体装置の第4の変形例の構造を示す断面図である。図5は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図5に示す半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。図5に示す半導体装置は、終端領域のn−型ドリフト領域2の表面まで絶縁膜6が延長して設けられている。また、終端領域の端部にはn型のフィールドストップ領域8が設けられ、フィールドストップ領域8にはフィールドストップ電極9が接続されている。
FIG. 5 is a sectional view showing a structure of a fourth modification of the semiconductor device according to the first embodiment. FIG. 5 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element region. In the semiconductor device shown in FIG. 5, portions having the same configuration as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In the semiconductor device shown in FIG. 5, the insulating
ショットキーバリアダイオードはダイシングによりウェハからチップへと加工されるため、ダイシングされたチップ側面に損傷を受ける。この損傷を受けたチップ側面に電圧が印加されると、リーク電流が流れることがある。また、安定した耐圧が得られないという問題も生じる。図5に示す半導体装置は、フィールドストップ電極9及びフィールドストップ領域8が設けられているため、ショットキー接合Aから伸びた空乏層のチップ側面への到達を阻止することができ、チップ側面に電圧が印加されることがない。
Since the Schottky barrier diode is processed from a wafer to a chip by dicing, the side surface of the diced chip is damaged. When a voltage is applied to the damaged chip side surface, a leakage current may flow. There is also a problem that a stable breakdown voltage cannot be obtained. In the semiconductor device shown in FIG. 5, since the
図6は、第1の実施の形態に係る半導体装置の第5の変形例の構造を示す断面図である。図6は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図6に示す半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。図6に示す半導体装置は、終端領域のn−型ドリフト領域2の表面にフィールドストップ電極用トレンチ10が形成されている。終端領域まで延長して設けられた絶縁膜6は、フィールドストップ電極用トレンチ10の底部及び側壁にも設けられている。フィールドストップ電極用トレンチ10の内部は、絶縁膜6を介してフィールドストップ電極9により埋め込まれている。
FIG. 6 is a cross-sectional view showing a structure of a fifth modification of the semiconductor device according to the first embodiment. FIG. 6 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element region. In the semiconductor device shown in FIG. 6, portions having the same configuration as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In the semiconductor device shown in FIG. 6, a field
図6に示す半導体装置は、フィールドストップ電極用トレンチ10が形成されているため、n−型ドリフト領域2とアノード電極3との間のショットキー接合Aから伸びた空乏層のチップ側面への到達をより確実に阻止することができる。フィールドストップ電極用トレンチ10はトレンチ5と同時に形成することができるため、n型のフィールドストップ領域8を設ける必要がない分少ない工程で半導体装置を形成することができる。
In the semiconductor device shown in FIG. 6, since the field
(第2の実施の形態)
(第2の実施の形態に係る半導体装置の構成)
次に、本発明の第2の実施の形態を、図7を参照して説明する。図7は、本発明の第2の実施の形態に係る半導体装置の構造を示す断面図である。図7は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図7に示す本実施の形態に係る半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。
(Second Embodiment)
(Configuration of Semiconductor Device According to Second Embodiment)
Next, a second embodiment of the present invention will be described with reference to FIG. FIG. 7 is a cross-sectional view showing the structure of the semiconductor device according to the second embodiment of the present invention. FIG. 7 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element area. In the semiconductor device according to the present embodiment shown in FIG. 7, portions having the same configuration as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and the description thereof is omitted.
本実施の形態において、アノード電極3とショットキー接合Aを形成しているn−型ドリフト領域2の上面に、アノード電極3に接するようにp型のガードリング領域11が設けられている。ガードリング領域11は、アノード電極3とn−型ドリフト領域2とにより形成されるショットキー接合Aの端部近傍にトレンチ5の側壁と接するように設けられている。ガードリング領域11は、例えば、フッ素(F)、塩素(Cl)、マグネシウム(Mg)、マンガン(Mn)等をn−型ドリフト領域2にドープすることにより設けられている。
In the present embodiment, a p-type
(第2の実施の形態に係る半導体装置の効果)
ショットキーバリアダイオードに逆方向の電圧(アノード電極に負の電圧、カソード電極に正の電圧)が与えられた場合、発生したホールはショットキー接合Aの近傍に蓄積して、ショットキー接合付近の電界を増加させる。この電界により、アバランシェ降伏による電子・ホール対の発生が促進されるため、アバランシェ電流が増加し続けて、素子が破壊してしまう。
(Effect of the semiconductor device according to the second embodiment)
When a reverse voltage (a negative voltage is applied to the anode electrode and a positive voltage is applied to the cathode electrode) is applied to the Schottky barrier diode, the generated holes accumulate in the vicinity of the Schottky junction A and Increase the electric field. This electric field promotes the generation of electron-hole pairs due to avalanche breakdown, so that the avalanche current continues to increase and the device is destroyed.
本実施の形態に係る半導体装置において、ガードリング領域11を形成することにより、アバランシェ降伏によってn−型ドリフト領域2内に発生したホールを速やかに排出することができる。そのため、アバランシェ降伏による素子の破壊を防ぐことができる。
In the semiconductor device according to the present embodiment, by forming
また、アバランシェ降伏が発生した場合でも安定して電流を流すことができ、半導体装置に印加される逆方向電圧もアバランシェ降伏電圧によりクランプされて増加しない。これにより、ショットキーバリアダイオードに接続されている周囲の素子に印加される電圧も増加せず、周囲の素子の破壊を防ぐこともできる。 Further, even when an avalanche breakdown occurs, a current can flow stably, and the reverse voltage applied to the semiconductor device is clamped by the avalanche breakdown voltage and does not increase. Thereby, the voltage applied to the surrounding elements connected to the Schottky barrier diode does not increase, and the destruction of the surrounding elements can be prevented.
(第2の実施の形態に係る半導体装置の変形例)
次に、図8を参照して第2の実施の形態に係る半導体装置の変形例を説明する。
(Modification of Semiconductor Device According to Second Embodiment)
Next, a modification of the semiconductor device according to the second embodiment will be described with reference to FIG.
図8は、第2の実施の形態に係る半導体装置の変形例の構造を示す断面図である。図8は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図8に示す半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。図8に示す半導体装置は、アノード電極3とn−型ドリフト領域2とにより形成されるショットキー接合Aの端部近傍だけではなく、ショットキー接合Aの全体に複数のp型のガードリング領域11が設けられている。
FIG. 8 is a cross-sectional view showing the structure of a modification of the semiconductor device according to the second embodiment. FIG. 8 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element area. In the semiconductor device shown in FIG. 8, portions having the same configurations as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted. The semiconductor device shown in FIG. 8 includes a plurality of p-type guard ring regions not only in the vicinity of the end portion of the Schottky junction A formed by the
ショットキーバリアダイオードに逆方向の電圧(アノード電極に負の電圧、カソード電極に正の電圧)が印加された場合、ショットキー接合Aに加わる電界が増加することで、ショットキー障壁をトンネリング効果により通過する電流が増加してしまう。図8に示す半導体装置は、複数のガードリング領域11を形成することにより、ショットキー接合Aに加わる電界が緩和され、ショットキー接合Aを流れるリーク電流を低減することができる。また、n−型ドリフト領域2に形成されるガードリング領域11の表面積を増やすことで、逆方向電圧の印加時にホールの排出が促進され、更に高いアバランシェ耐量を得ることもできる。
When a reverse voltage (a negative voltage is applied to the anode electrode and a positive voltage is applied to the cathode electrode) is applied to the Schottky barrier diode, the electric field applied to the Schottky junction A increases, so that the Schottky barrier is caused by the tunneling effect. The passing current will increase. In the semiconductor device shown in FIG. 8, by forming the plurality of
(第3の実施の形態)
(第3の実施の形態に係る半導体装置の構成)
次に、本発明の第3の実施の形態を、図9を参照して説明する。図9は、本発明の第3の実施の形態に係る半導体装置の構造を示す断面図である。図9は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図9に示す本実施の形態に係る半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。
(Third embodiment)
(Configuration of Semiconductor Device According to Third Embodiment)
Next, a third embodiment of the present invention will be described with reference to FIG. FIG. 9 is a sectional view showing the structure of a semiconductor device according to the third embodiment of the present invention. FIG. 9 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element area. In the semiconductor device according to the present embodiment shown in FIG. 9, portions having the same configuration as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
本実施の形態において、アノード電極は、アノード電極3とアノード電極12との異なる2種類の金属により構成されている。アノード電極3は、n−型ドリフト領域2との接合界面にショットキー接合Aが形成されるように設けられている。アノード電極3は、ショットキー障壁高さの大きな金属、例えばニッケル(Ni)、プラチナ(Pt)等からなる。アノード電極12は、n−型ドリフト領域2上に複数設けられ、アノード電極3により覆われている。アノード電極12は、n−型ドリフト層2との間にショットキー接合Cを形成する。アノード電極12は、ショットキー障壁高さの小さな金属、例えばアルミニウム(Al)、チタン(Ti)等からなる。
In the present embodiment, the anode electrode is composed of two different types of metals, the
(第3の実施の形態に係る半導体装置の効果)
本実施の形態に係る半導体装置において、半導体装置に逆方向の電圧(アノード電極に負の電圧、カソード電極に正の電圧)が印加された場合でも、ショットキー障壁高さの大きなアノード電極3により、リーク電流を低減することができる。また、半導体装置に順方向の電圧(アノード電極に正の電圧、カソード電極に負の電圧)が印加された場合には、ショットキー障壁高さの小さなアノード電極12を介して順方向電流を流すことにより、低いオン抵抗を実現することができる。
(Effect of the semiconductor device according to the third embodiment)
In the semiconductor device according to the present embodiment, even when a reverse voltage (a negative voltage is applied to the anode electrode and a positive voltage is applied to the cathode electrode) is applied to the semiconductor device, the
(第4の実施の形態)
(第4の実施の形態に係る半導体装置の構成)
次に、本発明の第4の実施の形態を、図10を参照して説明する。図10は、本発明の第4の実施の形態に係る半導体装置の構造を示す断面図である。図10は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図10に示す本実施の形態に係る半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。
(Fourth embodiment)
(Configuration of Semiconductor Device According to Fourth Embodiment)
Next, a fourth embodiment of the present invention will be described with reference to FIG. FIG. 10 is a sectional view showing the structure of a semiconductor device according to the fourth embodiment of the present invention. FIG. 10 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element region. In the semiconductor device according to the present embodiment shown in FIG. 10, portions having the same configuration as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and the description thereof is omitted.
本実施の形態において、窒化ガリウム(GaN)からなるn+型半導体基板1上に形成されたn−型ドリフト領域2の上面に、窒化アルミニウムガリウム(AlGaN)からなる半導体層13が設けられている。AlGaNは、GaNに比べて大きなバンドギャップを有する窒化物半導体である。n−型ドリフト領域2とAlGaN層13との接合界面にヘテロ接合Dが形成される。このAlGaN層13の上には、AlGaN層13を介してn−型ドリフト領域2に電気的に接続するようにアノード電極3が設けられている。アノード電極3とAlGaN層13との接合界面にショットキー接合Eが形成される。本実施の形態において、AlGaN層13の表面には、AlGaN層13を貫通してn−型ドリフト領域2に達するように、選択的に複数のトレンチ5が形成されている。トレンチ5の底部及び側壁には、絶縁膜6が設けられており、この絶縁膜6を介してトレンチ5の内部にアノード電極3が埋め込まれている。
In the present embodiment, a
(第4の実施の形態に係る半導体装置の効果)
AlGaNはGaNに比べて大きなバンドギャップを有するため、AlGaN層13とアノード電極3との接合界面に形成されるショットキー接合Eの障壁の高さが大きくなる。これにより、逆方向電圧印加時のリーク電流を小さくすることが可能である。また、ショットキー接合Eの障壁の高さは、アノード電極3を構成する金属で一意に決定されるが、AlGaN層13を挿入することで、ショットキー障壁の高さを制御することも可能となる。具体的には、AlGaN層13を構成するAlxGa1−xN(0<x≦1)のAl組成比を変化させることによりショットキー障壁高さを変化させることができる。
(Effect of the semiconductor device according to the fourth embodiment)
Since AlGaN has a larger band gap than GaN, the height of the barrier of the Schottky junction E formed at the junction interface between the
(第4の実施の形態に係る半導体装置の変形例)
次に、図11を参照して第4の実施の形態に係る半導体装置の変形例を説明する。
(Modification of Semiconductor Device According to Fourth Embodiment)
Next, a modification of the semiconductor device according to the fourth embodiment will be described with reference to FIG.
図11は、第4の実施の形態に係る半導体装置の変形例の構造を示す断面図である。図11は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図11に示す半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。図11に示す半導体装置は、アノード電極がアノード電極3とアノード電極12との異なる2種類の金属により設けられている。アノード電極3は、AlGaN層13との接合界面にショットキー接合Eが形成されるように設けられている。アノード電極3は、ショットキー障壁高さの大きな金属、例えばニッケル(Ni)、プラチナ(Pt)等からなる。アノード電極12は、AlGaN層13上に複数設けられ、アノード電極3により覆われている。アノード電極12は、AlGaN層13との間にショットキー接合Cを形成する。アノード電極12は、ショットキー障壁高さの小さな金属、例えばアルミニウム(Al)、チタン(Ti)等からなる。
FIG. 11 is a cross-sectional view showing a structure of a modification of the semiconductor device according to the fourth embodiment. FIG. 11 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element area. In the semiconductor device shown in FIG. 11, portions having the same configurations as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In the semiconductor device shown in FIG. 11, the anode electrode is provided by two different types of metals, the
本実施の形態において、AlGaN層13を設けることによりショットキー障壁高さを大きくすると、順方向の電圧(アノード電極に正の電圧、カソード電極に負の電圧)を印加した場合に電流を流し始める電圧(立ち上がり電圧)が大きくなってしまう。図11に示す半導体装置は、2種類の金属を用いてアノード電極3及び12を形成したため、立ち上がり電圧を小さく、且つ、逆方向リーク電流も小さくすることができる。逆方向リーク電流を小さくするために、AlGaN層13はアンドープであることが望ましい。
In the present embodiment, when the height of the Schottky barrier is increased by providing the
(第5の実施の形態)
(第5の実施の形態に係る半導体装置の構成)
次に、本発明の第5の実施の形態を、図12を参照して説明する。図12は、本発明の第5の実施の形態に係る半導体装置の構造を示す断面図である。図12は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図12に示す本実施の形態に係る半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。
(Fifth embodiment)
(Configuration of Semiconductor Device According to Fifth Embodiment)
Next, a fifth embodiment of the present invention will be described with reference to FIG. FIG. 12 is a sectional view showing the structure of a semiconductor device according to the fifth embodiment of the present invention. FIG. 12 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element area. In the semiconductor device according to the present embodiment shown in FIG. 12, portions having the same configurations as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and the description thereof is omitted.
本実施の形態において、窒化ガリウム(GaN)からなるn+型半導体基板1上に形成されたn−型ドリフト領域2の上面に、選択的に窒化インジウムガリウム(InGaN)からなる半導体層14が設けられている。InGaNは、GaNに比べて小さなバンドギャップを有する窒化物半導体である。n−型ドリフト領域2とInGaN層14との接合界面にヘテロ接合Dが形成される。このInGaN層14の上には、InGaN層14を介してn−型ドリフト領域2に電気的に接続するようにアノード電極3が設けられている。アノード電極3とInGaN層14との接合界面にショットキー接合Eが形成される。
In the present embodiment, a
(第5の実施の形態に係る半導体装置の効果)
アノード電極3を形成した後の工程ばらつきによって、アノード電極3とInGaN層14との間のショットキー接合Eのショットキー障壁高さはばらつきやすい。本実施の形態に係る半導体装置において、バンドギャップの小さなInGaN層14を用いることにより、アノード電極3とInGaN層14との間のショットキー接合Eのショットキー障壁高さを低くし、n−型ドリフト領域2とInGaN層14との間のヘテロ接合Dを障壁として利用する。InGaN層14は結晶成長により形成することができるため、InGaN層14とn−型ドリフト領域2との接合界面に形成されるヘテロ接合Dの障壁高さを安定させることができる。
(Effect of the semiconductor device according to the fifth embodiment)
Due to process variations after the
ここで、高いアバランシェ耐量を得るためにInGaN層14はp型であることが望ましい。ヘテロ接合Dによる障壁は、伝導帯と価電子帯の両方に存在するため、順方向に電圧が印加されてもホールの注入は起きない。このため、n−型ドリフト領域2とInGaN層14とがpn接合ダイオードであっても、ショットキーバリアダイオードと同様なユニポーラ動作となって、高速動作が期待できる。このとき、アノード電極3とp型のInGaN層14と間での低いオーミック抵抗を実現するために、アノード電極3はプラチナ(Pt)などを用いることが望ましい。
Here, in order to obtain a high avalanche resistance, the
(第5の実施の形態に係る半導体装置の変形例)
次に、図13を参照して第5の実施の形態に係る半導体装置の変形例を説明する。
(Modification of Semiconductor Device According to Fifth Embodiment)
Next, a modification of the semiconductor device according to the fifth embodiment will be described with reference to FIG.
図13は、第5の実施の形態に係る半導体装置の変形例の構造を示す断面図である。図13は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図13に示す半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。図13に示す半導体装置は、窒化ガリウム(GaN)からなるn+型半導体基板1上に形成されたn−型ドリフト領域2の上面に、選択的にポリシリコン(p−Si)からなる半導体層15が設けられている。ポリシリコンは、GaNに比べて小さなバンドギャップを有する半導体である。n−型ドリフト領域2とポリシリコン層15との接合界面にヘテロ接合Dが形成される。このポリシリコン層15の上には、ポリシリコン層15を介してn−型ドリフト領域2に電気的に接続するようにアノード電極3が設けられている。アノード電極3とポリシリコン層15との接合界面にショットキー接合Eが形成される。
FIG. 13 is a cross-sectional view showing the structure of a modification of the semiconductor device according to the fifth embodiment. FIG. 13 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element region. In the semiconductor device shown in FIG. 13, portions having the same configuration as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In the semiconductor device shown in FIG. 13, a
シリコン程度にバンドギャップが狭い半導体材料であれば、単結晶でなくとも1eV程度のヘテロ接合Dの障壁高さが得られる。図13に示す半導体装置において、結晶成長を必要としないポリシリコンを用いることにより、リーク電流を低減することができる。また、ポリシリコン層15はInGaN層14よりも低いオーミック抵抗を得ることができる。
If the semiconductor material has a band gap as narrow as that of silicon, the barrier height of the heterojunction D of about 1 eV can be obtained even if not a single crystal. In the semiconductor device shown in FIG. 13, leakage current can be reduced by using polysilicon which does not require crystal growth. Further, the
(第6の実施の形態)
(第6の実施の形態に係る半導体装置の構成)
次に、本発明の第6の実施の形態を、図14を参照して説明する。図14は、本発明の第6の実施の形態に係る半導体装置の構造を示す断面図である。図14は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図14に示す本実施の形態に係る半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。
(Sixth embodiment)
(Configuration of Semiconductor Device According to Sixth Embodiment)
Next, a sixth embodiment of the present invention will be described with reference to FIG. FIG. 14 is a sectional view showing a structure of a semiconductor device according to the sixth embodiment of the present invention. FIG. 14 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element area. In the semiconductor device according to the present embodiment shown in FIG. 14, portions having the same configuration as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
本実施の形態において、n−型ドリフト領域2の表面には、選択的に複数のトレンチ5が形成されている。トレンチ5の側壁には、絶縁膜6が設けられており、この絶縁膜6を介してトレンチ5の内部にアノード電極3が埋め込まれている。また、窒化物半導体からなるn−型ドリフト領域2内には、トレンチ5の底部に接するように窒化物半導体からなるp型のガードリング領域16が設けられている。そして、トレンチ5内に設けられた絶縁膜6は、トレンチ5より外周の終端領域に向けて、n−型ドリフト領域2の上面に延長して設けられている。アノード電極3は、トレンチ5よりも外側の終端領域まで延長し、トレンチ5より外周では、延長した絶縁膜6を介してn−型ドリフト領域2の上に設けられている。
In the present embodiment, a plurality of
(第6の実施の形態に係る半導体装置の効果)
本実施の形態に係る半導体装置において、ガードリング領域16は、アノード電極3に接続されていることから、ガードリング領域16とn−型ドリフト領域2とによりpn接合ダイオードが形成されている。ここで、ショットキー接合Aの接合界面よりもガードリング領域16の方が、n+型半導体基板1に近いため、半導体装置の耐圧はpn接合ダイオードの耐圧により決定される。アノード電極3を形成した後の工程ばらつきによって、ショットキー障壁高さがばらついたとしても、安定した耐圧が得られる。
(Effect of the semiconductor device according to the sixth embodiment)
In the semiconductor device according to the present embodiment, since
また、高電圧印加時に発生するアバランシェ降伏は、ガードリング領域16とn−型ドリフト領域2との間のpn接合で起こる。そのため、アバランシェ降伏により発生したホールは、速やかにガードリング領域16から排出され、高いアバランシェ耐量を得ることもできる。
An avalanche breakdown that occurs when a high voltage is applied occurs at the pn junction between the
(第6の実施の形態に係る半導体装置の変形例)
次に、図15乃至図17を参照して第6の実施の形態に係る半導体装置の各種の変形例を説明する。
(Modification of Semiconductor Device According to Sixth Embodiment)
Next, various modifications of the semiconductor device according to the sixth embodiment will be described with reference to FIGS.
図15は、第6の実施の形態に係る半導体装置の第1の変形例の構造を示す断面図である。図15は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図15に示す半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。図15に示す半導体装置は、アノード電極3とn−型ドリフト領域2とにより形成されるショットキー接合Aの端部近傍だけではなく、ショットキー接合Aの全体にトレンチ5が形成されている。このトレンチ5内にも、側壁に絶縁膜6が設けられており、この絶縁膜6を介してトレンチ5の内部にアノード電極3が埋め込まれている。また、n−型ドリフト領域2内には、複数のトレンチ5の底部に接するようにp型のガードリング領域16が設けられている。
FIG. 15 is a cross-sectional view showing a structure of a first modification of the semiconductor device according to the sixth embodiment. FIG. 15 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element region. In the semiconductor device shown in FIG. 15, portions having the same configuration as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In the semiconductor device shown in FIG. 15, the
図15に示す半導体装置は、n−型ドリフト領域2とアノード電極3とが形成するショットキー接合A全体の逆方向電界を抑制することができる。これにより、リーク電流をより低減することができる。また、アノード電極3に接続されているガードリング領域16が増えることで、アバランシェ降伏時のホール排出の抵抗が下がり、より高いアバランシェ耐量を得ることもできる。
The semiconductor device shown in FIG. 15 can suppress the reverse electric field of the entire Schottky junction A formed by the n −
図16は、第6の実施の形態に係る半導体装置の第2の変形例の構造を示す断面図である。図16は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図16に示す半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。図16に示す半導体装置は、トレンチ5の底部及び側壁に接するようにn−型ドリフト領域2内にp型のガードリング領域16が設けられている。そして、絶縁膜6は、トレンチ5の上端部からトレンチ5より外周の終端領域に向けて、n−型ドリフト領域2の上面に設けられている。アノード電極3は、アノード電極3は、トレンチ5よりも外側の終端領域まで延長し、トレンチ5より外周では、絶縁膜6を介してn−型ドリフト領域2の上に設けられている。
FIG. 16 is a cross-sectional view showing a structure of a second modification of the semiconductor device according to the sixth embodiment. FIG. 16 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element region. In the semiconductor device shown in FIG. 16, portions having the same configurations as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In the semiconductor device shown in FIG. 16, a p-type
図16に示す半導体装置は、トレンチ5の側壁及び底部には絶縁膜が設けられておらず、ガードリング領域16とアノード電極3とが接触している。トレンチ5の側壁及び底部にp型のガードリング領域16が設けられているため、逆方向リーク電流が増えることがない。このように形成することにより、ショットキー接合面積が増えて、オン時の順方向の電圧を下げることが可能となる。
In the semiconductor device shown in FIG. 16, no insulating film is provided on the side wall and bottom of the
図17は、第6の実施の形態に係る半導体装置の第3の変形例の構造を示す断面図である。図17は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図17に示す半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。図17に示す半導体装置は、アノード電極3とn−型ドリフト領域2とにより形成されるショットキー接合Aの全体にp型のガードリング領域16が形成されている。
FIG. 17 is a cross-sectional view showing a structure of a third modification of the semiconductor device according to the sixth embodiment. FIG. 17 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element area. In the semiconductor device shown in FIG. 17, portions having the same configurations as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In the semiconductor device shown in FIG. 17, a p-type
図17に示す半導体装置は、ショットキー接合Aの全体の逆方向電界を抑制することができる。これにより、リーク電流をより低減することができる。ガードリング領域16を形成する際に、トレンチ底部のガードリング領域16とショットキー接合Aの下部のガードリング領域16と同時に形成することが可能である。これにより工程を増やすことなく、図17に示す半導体装置を形成することができる。
The semiconductor device illustrated in FIG. 17 can suppress the entire reverse electric field of the Schottky junction A. Thereby, the leakage current can be further reduced. When the
(第7の実施の形態)
(第7の実施の形態に係る半導体装置の構成)
次に、本発明の第7の実施の形態を、図18を参照して説明する。図18は、本発明の第7の実施の形態に係る半導体装置の構造を示す断面図である。図18は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図18に示す本実施の形態に係る半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。
(Seventh embodiment)
(Configuration of Semiconductor Device According to Seventh Embodiment)
Next, a seventh embodiment of the present invention will be described with reference to FIG. FIG. 18 is a cross-sectional view showing the structure of the semiconductor device according to the seventh embodiment of the present invention. FIG. 18 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element area. In the semiconductor device according to the present embodiment shown in FIG. 18, portions having the same configuration as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and the description thereof is omitted.
本実施の形態において、n−型ドリフト領域2の上面に、絶縁膜17が設けられている。この絶縁膜17を貫通してn−型ドリフト領域2に達するように複数のトレンチ5が選択的に設けられている。このトレンチ5の側壁には絶縁膜6が設けられている。絶縁膜17及び絶縁膜6はトレンチ5より外周の終端領域に向けて、n−型ドリフト領域2の上面に延長して設けられている。また、絶縁膜17及び絶縁膜6はn−型ドリフト領域2上の一部で除去され、n−型ドリフト領域2が露出する開口部Fが設けられている。
In the present embodiment, an insulating
絶縁膜17及び絶縁膜6が設けられたn−型ドリフト領域2の上面にp型のポリシリコン層18が設けられている。ポリシリコン層18は、絶縁膜17及び絶縁膜6の上部、トレンチ5の側壁及び底部、並びに開口部F上に一様に設けられている。
A p-
このポリシリコン層18の上にアノード電極3が設けられている。アノード電極3は、開口部Fにおいて、ポリシリコン層18を介してn−型ドリフト領域2に電気的に接続する。アノード電極3とポリシリコン層18との接合界面にショットキー接合Gが形成される。また、ポリシリコン層18及び絶縁膜6を介してトレンチ5の内部にアノード電極3が埋め込まれている。
An
(第7の実施の形態に係る半導体装置の効果)
本実施の形態において、n−型ドリフト領域2とポリシリコン層18との接合界面にヘテロ接合Hが形成される。このポリシリコン層18を用いることにより、リーク電流を低減することができる。
(Effect of the semiconductor device according to the seventh embodiment)
In the present embodiment, a heterojunction H is formed at the junction interface between n −
また、トレンチ5の底部において、ポリシリコン層18とn−型ドリフト領域2とによりpn接合ダイオードが形成されている。ここで、ヘテロ接合Hの界面よりも、ポリシリコン層18とn−型ドリフト領域2と間のpn接合ダイオードの方が、n+型半導体基板1に近いため、高電圧印加時のアバランシェ降伏はトレンチ5の底部で起こる。トレンチ5により空乏層の曲率半径を大きくすることに加え、アバランシェ降伏箇所を限定することによって、安定した高耐圧を実現することが可能となる。
A pn junction diode is formed by
(第7の実施の形態に係る半導体装置の変形例)
次に、図19を参照して第7の実施の形態に係る半導体装置の変形例を説明する。
(Modification of Semiconductor Device According to Seventh Embodiment)
Next, a modification of the semiconductor device according to the seventh embodiment will be described with reference to FIG.
図19は、第7の実施の形態に係る半導体装置の変形例の構造を示す断面図である。図19は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図19に示す半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。図19に示す半導体装置は、n−型ドリフト領域2の表面に複数のトレンチ5が選択的に設けられている。このトレンチ5の底部及び側壁部を含むn−型ドリフト領域2の上面にp型のポリシリコン層18が設けられている。このポリシリコン層18上を含むn−型ドリフト領域2の全面に絶縁膜6が設けられている。絶縁膜6はトレンチより外周の終端領域に向けて、n−型ドリフト領域2上に延長して設けられている。また、絶縁膜6はn−型ドリフト領域2上の一部で除去され、ポリシリコン層18が露出する開口部Fが設けられている。
FIG. 19 is a cross-sectional view showing a structure of a modification of the semiconductor device according to the seventh embodiment. FIG. 19 shows an element region in which a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element area. In the semiconductor device shown in FIG. 19, portions having the same configurations as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In the semiconductor device shown in FIG. 19, a plurality of
この絶縁膜6の上にアノード電極3が設けられている。アノード電極3は、開口部Fにおいて、ポリシリコン層18を介してn−型ドリフト領域2に電気的に接続する。アノード電極3とポリシリコン層18との接合界面にショットキー接合Gが形成される。また、p型ポリシリコン層18及び絶縁膜6を介してトレンチ5の内部にアノード電極3が埋め込まれている。
An
このように構成することでも、図18に示す半導体装置と同様の効果を得ることができる。 With this configuration, the same effect as that of the semiconductor device shown in FIG. 18 can be obtained.
(第8の実施の形態)
(第8の実施の形態に係る半導体装置の構成)
次に、本発明の第8の実施の形態を、図20を参照して説明する。図20は、本発明の第8の実施の形態に係る半導体装置の構造を示す断面図である。図20は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図20に示す本実施の形態に係る半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。
(Eighth embodiment)
(Configuration of Semiconductor Device According to Eighth Embodiment)
Next, an eighth embodiment of the present invention will be described with reference to FIG. FIG. 20 is a sectional view showing the structure of a semiconductor device according to the eighth embodiment of the present invention. FIG. 20 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element area. In the semiconductor device according to the present embodiment shown in FIG. 20, portions having the same configuration as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and the description thereof is omitted.
本実施の形態において、トレンチ5の側壁及び底部に設けられた絶縁膜6は、トレンチ5より外周の終端領域に向けて、n−型ドリフト領域2上に延長して設けられている。トレンチ5より外周の終端領域に延長されたアノード電極3の周囲に、フローティング電位のガードリング電極19が設けられている。ガードリング電極19は、絶縁膜6を介してn−型ドリフト領域2上に設けられている。
In the present embodiment, the insulating
(第8の実施の形態に係る半導体装置の効果)
本実施の形態において、ガードリング電極19を形成することにより、ショットキー接合Aから伸びた空乏層は、トレンチ5の底部からガードリング電極19の下部へ伸長される。トレンチ5より外周の終端領域に延長されたアノード電極3の端部への電界集中が抑制され、高耐圧の半導体装置を実現することができる。
(Effect of the semiconductor device according to the eighth embodiment)
In the present embodiment, by forming the
(第8の実施の形態に係る半導体装置の変形例)
次に、図21乃至図24を参照して第8の実施の形態に係る半導体装置の各種の変形例を説明する。
(Modification of Semiconductor Device According to Eighth Embodiment)
Next, various modifications of the semiconductor device according to the eighth embodiment will be described with reference to FIGS.
図21は、第8の実施の形態に係る半導体装置の第1の変形例の構造を示す断面図である。図21は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図21に示す半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。図21に示す半導体装置は、ガードリング電極19の下部のn−型ドリフト領域2の表面にガードリング電極用トレンチ20が設けられている。ガードリング電極19の下部まで延長して設けられた絶縁膜6はガードリング電極用トレンチ20の底部及び側壁にも設けられている。そして、絶縁膜6を介してガードリング電極用トレンチ20の内部にガードリング電極19が埋め込まれている。
FIG. 21 is a cross-sectional view showing a structure of a first modification of the semiconductor device according to the eighth embodiment. FIG. 21 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element area. In the semiconductor device shown in FIG. 21, portions having the same configuration as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In the semiconductor device shown in FIG. 21, a guard
図21に示す半導体装置は、ガードリング電極19の下部にガードリング電極用トレンチ20が形成されている。ショットキー接合Aから伸びた空乏層は、ガードリング電極19の下部で大きな曲率半径を有することになる。ガードリング電極19の端部への電界の集中が緩和され、より高耐圧の半導体装置を実現することができる。
In the semiconductor device shown in FIG. 21, a guard
図22は、第8の実施の形態に係る半導体装置の第2の変形例の構造を示す断面図である。図22は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図22に示す半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。図22に示す半導体装置は、終端領域及び素子領域において、n−型ドリフト領域2の上面に絶縁膜21が設けられている。また、素子領域において、この絶縁膜21を貫通してn−型ドリフト領域2に達するように複数のトレンチ5が選択的に設けられている。このトレンチ5の側壁及び底部には絶縁膜6が設けられている。絶縁膜21及び絶縁膜6はトレンチ5より外周の終端領域に向けて、n−型ドリフト領域2の上面に延長して設けられている。また、絶縁膜21及び絶縁膜6はn−型ドリフト領域2上の一部で除去され、n−型ドリフト領域2が露出する開口部Fが設けられている。
FIG. 22 is a cross-sectional view showing a structure of a second modification of the semiconductor device according to the eighth embodiment. FIG. 22 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element region. In the semiconductor device shown in FIG. 22, portions having the same configurations as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In the semiconductor device shown in FIG. 22, an insulating
絶縁膜21及び絶縁膜6の上にアノード電極3が設けられている。アノード電極3は、開口部Fにおいて、n−型ドリフト領域2に電気的に接続する。アノード電極3とn−型ドリフト領域2との接合界面にショットキー接合Aが形成される。また、絶縁膜6を介してトレンチ5の内部にアノード電極3が埋め込まれている。
An
また、図22に示す半導体装置は、トレンチ5より外周の終端領域に延長されたアノード電極3の周囲に、フローティング電位のガードリング電極19が設けられている。ガードリング電極19の下部には絶縁膜21を貫通してn−型ドリフト領域2に達するようにガードリング電極用トレンチ20が設けられている。ガードリング電極19の下部まで延長して設けられた絶縁膜6はガードリング電極用トレンチ20の底部及び側壁にも設けられている。そして、絶縁膜6を介してガードリング電極用トレンチ20の内部にガードリング電極19が埋め込まれている。
In the semiconductor device shown in FIG. 22, a
図22に示す半導体装置において、絶縁膜21及び6の厚さを調整することにより、アノード電極3の端部及びガードリング電極19の端部のフィールドプレート効果を変調することができ、高耐圧を得ることが可能となる。
In the semiconductor device shown in FIG. 22, by adjusting the thicknesses of the insulating
図23は、第8の実施の形態に係る半導体装置の第3の変形例の構造を示す断面図である。図23は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図23に示す半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。図23に示す半導体装置において、絶縁膜6は、トレンチ5の側壁に設けられている。また、n−型ドリフト領域2内には、トレンチ5の底部に接するようにp型のガードリング領域22が設けられている。そして、トレンチ5内に設けられた絶縁膜6は、トレンチ5より外周の終端領域に向けて、n−型ドリフト領域2上に延長して設けられている。トレンチ5より外周の終端領域に延長されたアノード電極3の周囲に、フローティング電位のガードリング電極19が設けられている。ガードリング電極19は、絶縁膜6を介してn−型ドリフト領域2上に設けられている。
FIG. 23 is a cross-sectional view showing the structure of the third modification of the semiconductor device according to the eighth embodiment. FIG. 23 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element region. In the semiconductor device shown in FIG. 23, portions having the same configurations as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In the semiconductor device shown in FIG. 23, the insulating
また、ガードリング電極19の下部のn−型ドリフト領域2の表面にガードリング電極用トレンチ20が設けられている。ガードリング電極19の下部まで延長して設けられた絶縁膜6はガードリング電極用トレンチ20の側壁にも設けられている。絶縁膜6を介してガードリング電極用トレンチ20の内部にガードリング電極19が埋め込まれている。そして、n−型ドリフト領域2内には、ガードリング電極用トレンチ20の底部に接するようにp型のガードリング領域22が設けられている。
A guard
図23に示す半導体装置は、トレンチ5の底部及びガードリング電極用トレンチ20の底部にpn接合ダイオードが形成される。これにより、安定した耐圧や、高いアバランシェ耐量を得ることができる。
In the semiconductor device shown in FIG. 23, a pn junction diode is formed at the bottom of the
図24は、第8の実施の形態に係る半導体装置の第4の変形例の構造を示す断面図である。図24は、ショットキーバリアダイオード等の半導体素子が形成される素子領域及びこの素子領域を囲う終端領域を示している。図24に示す半導体装置において、第1の実施の形態に係る半導体装置と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。図24に示す半導体装置は、アノード電極3とn−型ドリフト領域2とにより形成されるショットキー接合Aの端部近傍だけではなく、ショットキー接合Aの全体にトレンチ5が形成されている。このトレンチ5内にも、側壁に絶縁膜6が設けられており、この絶縁膜6を介してトレンチ5の内部にアノード電極3が埋め込まれている。また、n−型ドリフト領域2内には、複数のトレンチ5の底部に接するようにp型のガードリング領域22が設けられている。
FIG. 24 is a cross-sectional view showing the structure of the fourth modification example of the semiconductor device according to the eighth embodiment. FIG. 24 shows an element region where a semiconductor element such as a Schottky barrier diode is formed and a termination region surrounding the element area. In the semiconductor device shown in FIG. 24, portions having the same configurations as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In the semiconductor device shown in FIG. 24, the
図24に示す半導体装置は、n−型ドリフト領域2とアノード電極とが形成するショットキー接合A全体の逆方向電界を抑制することができる。これにより、逆方向リーク電流をより低減することができる。
The semiconductor device shown in FIG. 24 can suppress the reverse electric field of the entire Schottky junction A formed by the n −
図20〜図24に示す半導体装置において、アノード電極3の外周には、1つのガードリング電極19が形成されている構造を示したが、ガードリング電極19の外周に、更に別のガードリング電極を形成することも可能である。また、外周に形成した別のガードリング電極の下部にもガードリング領域を設けることが可能である。
In the semiconductor device shown in FIGS. 20 to 24, the structure in which one
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、組み合わせ等が可能である。例えば、実施の形態において窒化物半導体の材料として窒化ガリウムを用いたショットキーバリアダイオードを説明したが、窒化物半導体としては、例えば窒化アルミニウムガリウム(AlGaN)、窒化アルミニウム(AlN)、窒化インジウムガリウム(InGaN)、窒化インジウム(InN)、窒化インジウムアルミニウムガリウム(InAlGaN)又は窒化ホウ素(BN)等の種々の窒化物半導体を用いることができる。 As mentioned above, although embodiment of this invention was described, this invention is not limited to these, A various change, addition, a combination, etc. are possible within the range which does not deviate from the meaning of invention. For example, in the embodiment, the Schottky barrier diode using gallium nitride as the material of the nitride semiconductor has been described. As the nitride semiconductor, for example, aluminum gallium nitride (AlGaN), aluminum nitride (AlN), indium gallium nitride ( Various nitride semiconductors such as InGaN), indium nitride (InN), indium aluminum gallium nitride (InAlGaN), or boron nitride (BN) can be used.
また、第4の実施の形態及び第5の実施の形態において、窒化物半導体の組み合わせはAlGaN/GaNやInGaN/GaNの組み合わせとして説明したが、GaN/InGaN、AlN/AlGaN、BAlN/GaN、GaN/AlGaN又はAlGaN/AlN等の種々の窒化物半導体の組み合わせでも実施可能である。 In the fourth and fifth embodiments, the combination of nitride semiconductors has been described as a combination of AlGaN / GaN or InGaN / GaN, but GaN / InGaN, AlN / AlGaN, BAlN / GaN, GaN. It is also possible to implement various combinations of nitride semiconductors such as / AlGaN or AlGaN / AlN.
本発明に係る半導体装置の実施の形態には以下のものが含まれる。 Embodiments of the semiconductor device according to the present invention include the following.
(1)(図1〜図24)
相互に対向する上面及び下面を有する第1導電型の窒化物半導体基板と、
前記窒化物半導体基板の上面上に設けられた第1導電型の第1の窒化物半導体領域と、
前記第1の窒化物半導体領域の上面上に設けられ、前記第1の窒化物半導体領域とショットキー接合を形成する第1の主電極と、
前記窒化物半導体基板に電気的に接続された第2の主電極と、
前記第1の窒化物半導体領域の表面に選択的に設けられたトレンチと
を備え、
前記トレンチは、前記第1の主電極により埋め込まれていることを特徴とする半導体装置。
(1) (FIGS. 1 to 24)
A first conductivity type nitride semiconductor substrate having an upper surface and a lower surface facing each other;
A first conductivity type first nitride semiconductor region provided on an upper surface of the nitride semiconductor substrate;
A first main electrode provided on an upper surface of the first nitride semiconductor region and forming a Schottky junction with the first nitride semiconductor region;
A second main electrode electrically connected to the nitride semiconductor substrate;
A trench selectively provided on the surface of the first nitride semiconductor region,
The semiconductor device according to
(2)(図1〜図13)
前記トレンチの側壁及び底部並びに前記トレンチより外周の前記第1の窒化物半導体領域の上面上に設けられた第1の絶縁膜をさらに備え、
前記トレンチは、前記第1の絶縁膜を介して前記第1の主電極により埋め込まれ、
前記第1の主電極は、前記トレンチより外周では前記第1の絶縁膜を介して前記第1の窒化物半導体領域の上面に設けられている
ことを特徴とする(1)記載の半導体装置。
(2) (FIGS. 1-13)
A first insulating film provided on the sidewall and bottom of the trench and on the upper surface of the first nitride semiconductor region on the outer periphery of the trench;
The trench is filled with the first main electrode through the first insulating film;
The semiconductor device according to (1), wherein the first main electrode is provided on an upper surface of the first nitride semiconductor region via the first insulating film at an outer periphery from the trench.
(3)(図2)
前記トレンチは、複数設けられていることを特徴とする(2)記載の半導体装置。
(3) (Figure 2)
The semiconductor device according to (2), wherein a plurality of the trenches are provided.
(4)(図4)
前記第1の絶縁膜は、前記トレンチより外周では外側に向かうにつれ厚くなるように設けられていることを特徴とする(2)記載の半導体装置。
(4) (Fig. 4)
The semiconductor device according to (2), wherein the first insulating film is provided so as to become thicker toward the outside at the outer periphery than the trench.
(5)(図5)
前記窒化物半導体基板上の素子領域と、前記素子領域を囲むように設けられた終端領域とをさらに備え、
前記終端領域には、前記第1の窒化物半導体領域と接続するフィールドストップ電極が設けられていることを特徴とする(2)記載の半導体装置。
(5) (Figure 5)
An element region on the nitride semiconductor substrate; and a termination region provided so as to surround the element region;
(2) The semiconductor device according to (2), wherein a field stop electrode connected to the first nitride semiconductor region is provided in the termination region.
(6)(図6)
前記終端領域の前記第1の窒化物半導体領域の表面に設けられたフィールドストップ電極用トレンチをさらに備え、
前記フィールドストップ電極用トレンチは、前記フィールドストップ電極により埋め込まれていることを特徴とする(5)記載の半導体装置。
(6) (Fig. 6)
A field stop electrode trench provided on the surface of the first nitride semiconductor region of the termination region;
The semiconductor device according to (5), wherein the field stop electrode trench is filled with the field stop electrode.
(7)(図7)
前記第1の主電極に接するように前記第1の窒化物半導体領域の上面上に設けられた第2導電型の第1のガードリング領域をさらに備えることを特徴とする(2)記載の半導体装置。
(7) (Figure 7)
The semiconductor according to (2), further comprising: a first guard ring region of a second conductivity type provided on an upper surface of the first nitride semiconductor region so as to be in contact with the first main electrode. apparatus.
(8)(図8)
前記第1のガードリング領域は、複数設けられていることを特徴とする(7)記載の半導体装置。
(8) (Figure 8)
The semiconductor device according to (7), wherein a plurality of the first guard ring regions are provided.
(9)(図9)
前記第1の主電極は、2種類の金属からなることを特徴とする(2)記載の半導体装置。
(9) (Figure 9)
The semiconductor device according to (2), wherein the first main electrode is made of two kinds of metals.
(10)(図10〜13)
前記第1の窒化物半導体領域の上面上に設けられ、前記第1の主電極とショットキー接合を形成する前記第1の窒化物半導体領域と異なるバンドギャップを有する第2の半導体領域をさらに備えることを特徴とする(2)記載の半導体装置。
(10) (FIGS. 10-13)
A second semiconductor region provided on an upper surface of the first nitride semiconductor region and having a band gap different from that of the first nitride semiconductor region forming a Schottky junction with the first main electrode; (2) The semiconductor device according to (2).
(11)(図10〜図11)
前記第2の半導体領域は、前記第1の半導体領域よりもバンドギャップの大きな半導体材料からなることを特徴とする(10)記載の半導体装置。
(11) (FIGS. 10 to 11)
The semiconductor device according to (10), wherein the second semiconductor region is made of a semiconductor material having a band gap larger than that of the first semiconductor region.
(12)(図10〜図11)
前記第2の半導体領域は、窒化物半導体からなることを特徴とする(11)記載の半導体装置。
(12) (FIGS. 10 to 11)
The semiconductor device according to (11), wherein the second semiconductor region is made of a nitride semiconductor.
(13)(図12〜図13)
前記第2の半導体領域は、前記第1の半導体領域よりもバンドギャップの小さな半導体材料からなることを特徴とする(10)記載の半導体装置。
(13) (FIGS. 12 to 13)
The semiconductor device according to (10), wherein the second semiconductor region is made of a semiconductor material having a band gap smaller than that of the first semiconductor region.
(14)(図12)
前記第2の半導体領域は、窒化物半導体からなることを特徴とする(13)記載の半導体装置。
(14) (Fig. 12)
The semiconductor device according to (13), wherein the second semiconductor region is made of a nitride semiconductor.
(15)(図14〜図19)
前記トレンチの底部に接するように前記第1の窒化物半導体領域内に設けられた第2導電型の第3の窒化物半導体領域をさらに備えることを特徴とする(1)記載の半導体装置。
(15) (FIGS. 14 to 19)
(2) The semiconductor device according to (1), further comprising a third nitride semiconductor region of a second conductivity type provided in the first nitride semiconductor region so as to be in contact with the bottom of the trench.
(16)(図16)
前記第3の窒化物半導体領域は、前記トレンチの側壁に接するように設けられていることを特徴とする(15)記載の半導体装置。
(16) (Fig. 16)
The semiconductor device according to (15), wherein the third nitride semiconductor region is provided in contact with a sidewall of the trench.
(17)(図20〜図24)
前記トレンチより外周の前記第1の絶縁膜上に設けられたガードリング電極をさらに備えることを特徴とする(1)記載の半導体装置。
(17) (FIGS. 20 to 24)
The semiconductor device according to (1), further comprising a guard ring electrode provided on the first insulating film at an outer periphery from the trench.
(18)(図21〜図24)
前記第1の窒化物半導体領域の表面に選択的に設けられたガードリング電極用トレンチをさらに備え、
前記ガードリング電極用トレンチは、前記ガードリング電極により埋め込まれていることを特徴とする(17)記載の半導体装置。
(18) (FIGS. 21-24)
A guard ring electrode trench selectively provided on a surface of the first nitride semiconductor region;
The semiconductor device according to (17), wherein the guard ring electrode trench is filled with the guard ring electrode.
(19)(図23〜図24)
前記ガードリング電極用トレンチの底部に接するように前記第1の窒化物半導体領域内に設けられた第2導電型の第2のガードリング領域をさらに備えることを特徴とする (18)記載の半導体装置。
(19) (FIGS. 23 to 24)
(2) The semiconductor according to (18), further comprising a second conductivity type second guard ring region provided in the first nitride semiconductor region so as to be in contact with the bottom of the guard ring electrode trench. apparatus.
1・・・n+型半導体基板、 2・・・n−型ドリフト領域、 3・・・アノード電極、 4・・・カソード電極、 5・・・トレンチ、 6、7・・・絶縁膜、 8・・・フィールドストップ領域、 9・・・フィールドストップ電極、 10・・・フィールドストップ電極用トレンチ、 11・・・ガードリング領域、 12・・・アノード電極、 13・・・AlGaN層、 14・・・InGaN層、 15・・・ポリシリコン層、 16・・・ガードリング領域、 17・・・絶縁膜、 18・・・ポリシリコン層、 19・・・ガードリング電極、 20・・・ガードリング電極用トレンチ、 21・・・絶縁膜、 22・・・ガードリング領域。
DESCRIPTION OF
Claims (5)
前記窒化物半導体基板の上面上に設けられた第1導電型の第1の窒化物半導体領域と、
前記第1の窒化物半導体領域の上面上に設けられ、前記第1の窒化物半導体領域とショットキー接合を形成する第1の主電極と、
前記窒化物半導体基板に電気的に接続された第2の主電極と、
前記第1の窒化物半導体領域の表面に選択的に設けられたトレンチと
を備え、
前記トレンチは、前記第1の主電極により埋め込まれていることを特徴とする半導体装置。 A first conductivity type nitride semiconductor substrate having an upper surface and a lower surface facing each other;
A first conductivity type first nitride semiconductor region provided on an upper surface of the nitride semiconductor substrate;
A first main electrode provided on an upper surface of the first nitride semiconductor region and forming a Schottky junction with the first nitride semiconductor region;
A second main electrode electrically connected to the nitride semiconductor substrate;
A trench selectively provided on the surface of the first nitride semiconductor region,
The semiconductor device according to claim 1, wherein the trench is filled with the first main electrode.
前記トレンチは、前記第1の絶縁膜を介して前記第1の主電極により埋め込まれ、
前記第1の主電極は、前記トレンチより外周では前記第1の絶縁膜を介して前記第1の窒化物半導体領域の上面上に設けられている
ことを特徴とする請求項1記載の半導体装置。 A first insulating film provided on the sidewall and bottom of the trench and on the upper surface of the first nitride semiconductor region on the outer periphery of the trench;
The trench is filled with the first main electrode through the first insulating film;
The semiconductor device according to claim 1, wherein the first main electrode is provided on an upper surface of the first nitride semiconductor region via the first insulating film at an outer periphery from the trench. .
前記ガードリング電極用トレンチは、前記ガードリング電極により埋め込まれていることを特徴とする請求項4記載の半導体装置。 A guard ring electrode trench selectively provided on a surface of the first nitride semiconductor region;
5. The semiconductor device according to claim 4, wherein the guard ring electrode trench is filled with the guard ring electrode.
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