JP2009176294A - Image processor and its power saving control method, semiconductor integrated circuit and its power saving control method, and semiconductor device - Google Patents

Image processor and its power saving control method, semiconductor integrated circuit and its power saving control method, and semiconductor device Download PDF

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智広 島
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株式会社リコー
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Abstract

<P>PROBLEM TO BE SOLVED: To utilize ASPM (active state power management) without affecting the transfer of image data from an image reading part in an image processor using a PCI Express as an interface between devices. <P>SOLUTION: When a start button of an operation panel 101 is pressed, a CPU 100 sets the entry of LOs/L1 of a control bit of ASPM of a link control register as "disable" by performing configuration right access to configuration registers 109a-112a in PCIe interface circuits 109-112. Even when an idle cycle of 7 μsec or longer occurs on the PIEe 107, image data from a scanner 102 can be normally stored in a memory 105 because of no transition to the LOs/L1. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、デバイス間のインタフェースとして、デバイス間のリンクのアイドル状態が所定時間継続したときに省電力状態(ローパワーステート)に遷移する機能を有するインタフェースを用いた画像処理装置及びその省電力制御方法、半導体集積回路及びその省電力制御方法、並びに半導体装置に関し、さらに詳細には、画像データの転送に影響を与えずに、装置の省電力を実現可能にした画像処理装置及びその省電力制御方法、半導体集積回路及びその省電力制御方法、並びに半導体装置に関する。 The present invention is, as an interface between devices, image processing apparatus and its power saving control idle state of the link between devices using an interface having a function of power saving state (low power state) when continued for a predetermined time method, a semiconductor integrated circuit and power control method thereof, and relates to a semiconductor device, and more particularly, to without affecting the transfer of the image data, the image processing apparatus and its power saving control which enables power savings of the device method, a semiconductor integrated circuit and a power saving control method thereof, and to a semiconductor device.

デジタル複写機、デジタル複合機(MFP:マルチ・ファンクション・プリンタ)等の画像形成装置では、CPU、画像処理モジュール、メモリなどの各デバイス間の接続手段としてPCI(Peripheral Component Interconnect:登録商標)に代表されるパラレル方式のインタフェースが使用されている。 Digital copier, the digital MFP: in (MFP multifunction printer) an image forming apparatus such as, CPU, an image processing module, PCI as a connection means between the devices such as a memory: represented (Peripheral Component Interconnect TM) interface of the parallel method is used to be. しかし、パラレル方式のインタフェースでは、レーシングやスキューなどの問題があり、高速・高画質の画像形成装置に使用するには、転送レートが不十分になってきているため、最近では、高速シリアルインタフェースであるPCI Express(登録商標:以下、PCIeと言う)を画像形成装置に使用することが提案されている(特許文献1参照)。 However, the interface of the parallel manner, there are problems such as racing and skews, for use in an image forming apparatus of high speed and high image quality, because the transfer rate is becoming insufficient, recently, a high-speed serial interface there PCI Express: has been proposed to use (R hereinafter referred to as PCIe) to the image forming apparatus (see Patent Document 1).

PCIeは、リンクと呼ばれる通信路を介してデバイス間を相互接続するための規格であり、PCISIG(Peripheral Component Interconnect Special Interest Group)によって規定されている。 PCIe is a standard for interconnecting devices via a communication channel called a link is defined by PCISIG (Peripheral Component Interconnect Special Interest Group).

PCIeの規格においては、電力管理(パワーマネマネージメント)に関する規格として、ソフトウェアによる省電力状態への遷移の他に、ハードウェアによるASPM(Active State Power Management)が規定されている。 In PCIe standards, as standard for power management (power manager management), in addition to the transition to the power saving state by software, ASPM hardware (Active State Power Management) is defined. ASPMでは、PCIeインタフェース回路内のコンフィギュレーションレジスタのASPMの制御ビットがイネーブルの場合に、一定のアイドル期間の経過により、通常状態(アクティブステート)から省電力状態であるL0s、L1に遷移する。 In ASPM, control bits ASPM configuration register in PCIe interface circuit when enabled by a lapse of a predetermined idle period, a transition from the normal state (active state) to L0s, L1 is a power saving state. 通信の必要が生じた場合、リンクの状態はハードウェアにより省電力状態から通常状態に戻される。 If the communication need arises, the link status is returned from the power saving state by the hardware to the normal state. これにより、ソフトウェアの介在なしに、リンクのアイドル期間中の無駄な電力消費を低減することで、こまめな省電力制御が可能となるため、消費電力低減に大きな効果がある。 Thus, without software intervention, to reduce the wasteful power consumption during the idle period of the link, since it becomes possible frequent power saving control, is very effective in reducing power consumption.

しかし、省電力状態であるL0s、L1から通常状態への復帰には数μsec程度の復帰時間が必要となるため、画像読取部からメモリへのデータ書き込みのような、等時性(Isochronous)の必要なデータ転送において、画像データの転送開始時や転送中に省電力状態に遷移することは異常画像の発生につながる虞がある。 However, because it requires the recovery time of about several μsec to return from L0s, L1 is a power-saving state to the normal state, the image reading unit such as a data writing to the memory, the isochronous (Isochronous) in required data transfer, to shift to a power saving state during the transfer start and the transfer of image data is likely to lead to the occurrence of an abnormal image. そのため、画像読取部からメモリへのデータ伝送路となるPCIeのリンクではASPMを利用することができず、省電力機能を活用することができないという問題がある。 Therefore, in the data transmission path to become PCIe link from the image reading unit to the memory can not be utilized ASPM, it is impossible to take advantage of the power saving function.

特開2005−210653号公報 JP 2005-210653 JP

本発明は、このような問題を解決するためになされたものであり、その目的は、デバイス間のインタフェースとして、前記デバイス間のリンクのアイドル状態が所定時間継続したときに省電力状態に遷移する機能を有するインタフェースを備えた画像処理装置において、画像読取部からの画像データ伝送路である上記のインタフェースで、画像データの転送に影響を与えずに、省電力状態に遷移する機能を利用できるようにすることである。 The present invention has been made to solve the above problems, its object is as an interface between devices, a transition to a power saving state when the idle state of the link between the device continues for a predetermined time an image processing apparatus having an interface with the function, in the above interface is image data transmission path from the image reading unit, without affecting the transfer of the image data, so that you can use a function to shift to a power saving state it is to.

本願の第1の発明は、デバイス間のインタフェースとして、前記デバイス間のリンクのアイドル状態が所定時間継続したときに省電力状態に遷移する機能を有するインタフェースを備えた画像処理装置であって、画像読取部で生成された画像データを転送する画像データ転送デバイスと、操作部からの画像読取開始の指示に基づいて前記画像データ転送デバイスの前記インタフェースの前記省電力状態に遷移する機能をディセーブルにする手段とを有することを特徴とする。 The first invention of the present application is as an interface between devices, the idle state of the link between the device is an image processing apparatus having an interface having a function of power saving state upon continued for a predetermined period of time, image and image data transfer device for transferring the image data generated by the reading unit, to disable the ability to transition into the power saving state of the interface of the image data transfer device based on an image reading start instruction from the operation unit and having a means for.
本願の第2の発明は、デバイス間のインタフェースとして、前記デバイス間のリンクのアイドル状態が所定時間継続したときに省電力状態に遷移する機能を有するインタフェースを備えた画像処理装置であって、画像読取部で生成された画像データを転送する画像データ転送デバイスと、前記画像読取部で読み取られた画像データの前記画像データ転送デバイスに対する入力を検知する手段と、該手段により画像データの入力が検知されたとき、前記画像データ転送デバイスの前記インタフェースの前記省電力状態に遷移する機能をディセーブルにする手段を有することを特徴とする。 A second invention of the present application is as an interface between devices, the idle state of the link between the device is an image processing apparatus having an interface having a function of power saving state upon continued for a predetermined period of time, image and image data transfer device for transferring the image data generated by the reading unit, and means for detecting an input to the image data transfer device of the image data read by the image reading unit, an input of the image data is detected by said means when, characterized in that it comprises means for the ability to transition into the power saving state of the interface of the image data transfer device disabled.
本願の第3の発明は、デバイス間のインタフェースとして、前記デバイス間のリンクのアイドル状態が所定時間継続したときに省電力状態に遷移する機能を有するインタフェースを備えた画像処理装置の省電力制御方法であって、画像読み取り装置に対する画像読取開始の指示を検出する工程と、該検出に基づいて、前記画像読み取り装置からの画像データを転送する画像データ転送デバイスの前記インタフェースの前記省電力状態に遷移する機能をディセーブルにする工程とを有することを特徴とする。 A third invention of the present application is as an interface between devices, power saving control method for an image processing apparatus having an interface having a function of shift to a power saving state when the idle state of the link between the device continues for a predetermined time a is a transition, and detecting the instruction of the image reading start to the image reading apparatus, based on said detection, said power saving state of the interface of the image data transfer device for transferring the image data from the image reading apparatus the ability to be characterized by a step of disabling.
本願の第4の発明は、画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路であって、PCI Expressインタフェースにより転送する半導体集積回路において、前記PCI ExpressインタフェースのLTSSM(Link Training and Status state Machine)の状態に応じてクロックのゲーティングを行う手段を有することを特徴とする。 A fourth aspect of the present invention is a semiconductor integrated circuit having a function of transferring the image data read by the image reading unit by PCI Express interface, the semiconductor integrated circuit for transferring the PCI Express interface, the PCI Express interface characterized in that it comprises means for performing gating of the clock depending on the state of LTSSM (Link Training and status state Machine).
本願の第5の発明は、画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路と、該半導体集積回路に接続される外部デバイスとを有する半導体装置であって、前記PCI ExpressインタフェースのLTSSMの状態に応じて前記外部デバイスに対するクロックのゲーティングを行う手段を有することを特徴とする。 A fifth aspect of the present invention is a semiconductor device including a semiconductor integrated circuit having a function of transferring the image data read by the image reading unit by PCI Express interface, and an external device connected to the semiconductor integrated circuit characterized by having means for performing the gating of clock to the external device in accordance with the state of LTSSM of the PCI Express interface.
本願の第6の発明は、画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路であって、PCI ExpressインタフェースのLTSSMの状態に応じて電力供給を制御する電源制御手段を有することを特徴とする。 Sixth invention of the present application is a semiconductor integrated circuit having a function of transferring the image data read by the image reading unit by PCI Express interface, a power supply for controlling the power supply in accordance with the state of LTSSM the PCI Express interface characterized in that it has a control means.
本願の第7の発明は、画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路の省電力制御方法であって、前記回路内に複数の電源ドメインを設定する電源ドメイン設定工程と、前記PCI ExpressインタフェースのLTSSMの状態に応じて各ドメインに対する電力供給を個別に制御する電力制御工程とを有することを特徴とする。 Seventh invention of the present application is the image data read by the image reading unit A power-saving control method of a semiconductor integrated circuit having a function of transferring the PCI Express interface, setting a plurality of power supply domains in the circuit and having a power domain setting step, and a power control step of controlling individually the power supply to each domain depending on the state of LTSSM of the PCI Express interface.

本発明によれば、デバイス間のインタフェースとして、前記デバイス間のリンクのアイドル状態が所定時間継続したときに省電力状態に遷移する機能を有するインタフェースを備えた画像処理装置において、画像読取部からの画像データ伝送路である上記のインタフェースで、画像データの転送に影響を与えずに、上記の省電力状態に遷移する機能を利用することができる。 According to the present invention, as an interface between devices, an image processing apparatus having an interface having a function of shift to a power saving state when the idle state of the link between the device continues for a predetermined time, from the image reading unit in the above interface is image data transmission channel, without affecting the transfer of the image data, it is possible to utilize the function of shift to a power saving state of the.

以下、本発明の実施形態について図面を参照しながら説明する。 It will be described below with reference to the accompanying drawings, embodiments of the present invention.
[第1の実施形態] First Embodiment
図1は本発明の第1の実施形態の画像処理装置を示すブロック図である。 Figure 1 is a block diagram showing an image processing apparatus of the first embodiment of the present invention. この画像処理装置はデジタル複合機の一部として構成されており、CPU100、操作パネル101、スキャナ102、ASIC(Application Specific Integrated Circuit:特定用途向け集積回路)103,104及び106、並びにメモリ105からなる。 The image processing apparatus is configured as part of the digital MFP, CPU 100, the operation panel 101, a scanner 102, ASIC: consist (Application Specific Integrated Circuit application-specific integrated circuits) 103, 104 and 106, and memory 105 .

CPU100とASIC103との間、及びASIC103とASIC104との間は、いずれもPCIeリンク107により接続されている。 Between the CPU100 and the ASIC 103, and between the ASIC 103 and ASIC104 are both connected by PCIe link 107. ASIC106は操作パネル101に対するインタフェースモジュールである。 ASIC106 is an interface module for the operation panel 101.

CPU100は、この画像処理装置全体の制御などを行う機能を有する。 CPU100 has a function of performing such image processing apparatus overall control. また、CPU100はPCIeインタフェース(I/F)回路109を内蔵しており、PCIeインタフェース回路109はコンフィギュレーションレジスタ109aを内蔵している。 Further, CPU 100 incorporates a PCIe interface (I / F) circuit 109, PCIe interface circuit 109 has a built-in configuration register 109a. なお、図示を省略したが、CPU100には、その動作時に使用するプログラムを記憶したROM、及びワークエリアとなるRAMが接続されている。 Although not shown, the CPU 100, ROM storing a program to be used during its operation, and a work area RAM is connected.

操作パネル101は各種操作キー及びLCDパネルを備えており、ユーザが画像形成装置を使用するときに、各種指示を入力するために用いられる。 Operation panel 101 is provided with various operation keys and an LCD panel, when the user uses the image forming apparatus, is used to input various instructions. スキャナ102は、ユーザによりセットされた原稿の画像データを読み取り、画像データを生成する。 The scanner 102 reads an image data of the original set by the user, and generates image data.

ASIC104はPCIeインタフェース回路112を内蔵しており、PCIeインタフェース回路112はコンフィギュレーションレジスタ112aを内蔵している。 ASIC104 incorporates a PCIe interface circuit 112, PCIe interface circuit 112 has a built-in configuration register 112a. ASIC104は、スキャナ102から入力された画像データに所定の画像処理を施し、PCIeリンク107を介してASIC103へ転送する。 ASIC104 performs predetermined image processing on the image data input from the scanner 102 is transferred to the ASIC103 through the PCIe link 107.

ASIC103はPCIeインタフェース回路111を内蔵している。 ASIC103 incorporates a PCIe interface circuit 111. PCIeインタフェース回路111は、コンフィギュレーションレジスタ111aを内蔵している。 PCIe interface circuit 111 has a built-in configuration register 111a. ASIC103は、ASIC104から転送されてきた画像データに所定の画像処理を施し、PCIeリンク107を介してメモリ105へ転送する。 ASIC103 performs predetermined image processing on image data transferred from ASIC 104, and transfers to the memory 105 via the PCIe link 107.

以上の構成を有する画像処理装置において、ユーザがスキャナ102に原稿をセットし、操作パネル101のスタートボタンを押下すると、それがASIC106で検出され、CPU100に伝達される。 An image processing apparatus having the above configuration, the user sets a document on the scanner 102, and presses the start button of the operation panel 101, it is detected by the ASIC 106, it is transmitted to the CPU 100. 画像読取開始の指示を認識したCPU100は、PCIeインタフェース回路109〜112内のコンフィギュレーションレジスタ109a〜112aの内のリンクコントロールレジスタのASPMの制御ビットのL0s/L1のエントリーを“ディセーブル”に設定する。 Recognized the instruction of the image reading start CPU100 is set to "disable" the entry of the PCIe interface circuit of the control bits of the ASPM link control register of the configuration register 109a~112a in 109 to 112 L0s / L1 . この設定は各デバイスのリンク能力レジスタ(Link Capabilities Register)のASPMのサポートビット、即ちデバイスがASPMのL0s、L1をサポートしているか否かを示すレジスタのビットに従う。 This configuration follows the bit register that indicates support bit ASPM, i.e. whether the device supports L0s, L1 of ASPM each device link capability register (Link Capabilities Register). これにより、PCIeリンク107上で7μsec以上のアイドルサイクルが発生した場合にも、L0s/L1には遷移しないため、スキャナ102からの画像データを正常にメモリ105に格納することができる。 Accordingly, even when the 7μsec more idle cycles occur over PCIe link 107, because it does not transition to the L0s / L1, it is possible to store the image data in the normal memory 105 from the scanner 102.

ここで、CPU100内のPCIeインタフェース回路109、及びASIC103内の下流(ダウンストリーム)側のPCIeインタフェース回路111がPCIeの階層におけるルートコンプレックスであり、ASIC103内の上流(アップストリーム)側のPCIeインタフェース回路110、及びASIC104内の上流(アップストリーム)側のPCIeインタフェース回路112がエンドポイントである。 Here, PCIe interface circuit 109 in the CPU 100, and a root complex downstream (downstream) side of the PCIe interface circuit 111 in the PCIe hierarchy within ASIC 103, PCIe interface circuit 110 of the upstream (upstream) side of the ASIC 103 and PCIe interface circuit 112 of the upstream (upstream) side of the ASIC104 is an end point.

PCIeインタフェース回路109内のリンクコントロールレジスタのASPMの制御ビットは、CPU100がレジスタに直接的にアクセスすることで設定する。 Control bits ASPM link control register PCIe interface circuit 109 sets by CPU100 is directly access the register. また、PCIeインタフェース回路110内のリンクコントロールレジスタのASPMの制御ビットは、CPU100が、PCIeインタフェース回路109内に設けられたコンフィグレーションアドレスレジスタ、コンフィギュレーションデータレジスタをウィンドウとして、コンフィギュレーションレジスタ110a内のリンクコントロールレジスタにアクセスすることにより設定する。 The control bits of ASPM link control registers within PCIe interface circuit 110, CPU 100 is, PCIe interface circuit 109 configuration address register provided in the, as a window configuration data register, links in the configuration register 110a set by accessing the control register. つまり、ルートコンプレックス内のコンフィギュレーションアドレスレジスタ、コンフィギュレーションデータレジスタ経由でエンドポイント内のコンフィギュレーションレジスタにアクセスする。 In other words, configuration address register in the root complex, to access the configuration registers in the endpoint via the configuration data register. なお、これらのアクセス手順は既知であるため、詳細な説明は省略する。 Since these access procedures are known, a detailed description thereof will be omitted.

同様に、PCIeインタフェース回路111内、及びPCIeインタフェース回路112内のリンクコントロールレジスタのASPMの制御ビットは、CPU100が、ルートコンプレックスであるPCIeインタフェース回路111内のコンフィギュレーションレジスタアドレスレジスタ、コンフィギュレーションデータレジスタをウィンドウとしてアクセスし、設定する。 Similarly, within the PCIe interface circuit 111, and control bits ASPM link control register PCIe interface circuit 112, the CPU 100, the configuration register address register in PCIe interface circuit 111 is a root complex, a configuration data register access as a window, to set.

このように、本発明の第1の実施形態の画像処理装置によれば、画像読取開始の指示に基づいてASPM機能をディセーブルにするので、異常画像を発生させることなく、ASPMによる消費電力の削減が可能になる。 Thus, according to the image processing apparatus of the first embodiment of the present invention, the ASPM function based on the instruction of the image reading start so disabled, without causing abnormal images, the power consumption by ASPM reduction is possible.

[第2の実施形態] Second Embodiment
図2は本発明の第2の実施形態の画像処理装置を示すブロック図である。 Figure 2 is a block diagram showing an image processing apparatus of the second embodiment of the present invention. この図において、図1と同一の部分には図1と同じ参照符号を付した。 In this figure, the same parts as FIG. 1 are denoted by the same reference numerals as in FIG.

この画像処理装置は、CPU100、スキャナ102、ASIC103及び200、並びにメモリ105からなる。 The image processing apparatus, CPU 100, made of the scanner 102, ASIC 103 and 200, and a memory 105. ASIC200は、それぞれルートコンプレックス、エンドポイントであるPCIeインタフェース回路203、204に加えて、DMA(Direct Memory Access)コントローラ(以下、DMACと言う)201及び割込みコントローラ202を備えている。 ASIC200 the root complex respectively, in addition to the PCIe interface circuits 203 and 204 is the endpoint, DMA (Direct Memory Access) controller (hereinafter referred to as DMAC) and a 201 and interrupt controller 202.

DMAC201は、スキャナ102からASIC104に転送され、ASIC104からPCIeリンク107を介してASIC200に転送されてきた画像データをPCIeリンク107及びCPU100を介してメモリ105に転送する。 DMAC201 is transferred from the scanner 102 to ASIC 104, it transfers the image data transferred to ASIC200 via PCIe link 107 to the memory 105 via the PCIe link 107 and CPU100 from ASIC 104. 割込みコントローラ202は、DMAC201が予めCPU100により設定された所定量の画像データの転送を完了したときに、PCIeリンク107を介してCPU100に割込み信号を送出する。 Interrupt controller 202, upon completing the transfer of the image data of a predetermined amount set in advance by the CPU100 is DMAC201, sends an interrupt signal to the CPU100 through the PCIe link 107.

即ちDMAC201を使用した転送の場合、CPU100のソフトウェアは予めASIC104からのデータ転送量を把握しており、DMAC201に対してそれに合わせた設定を行う。 That is, the transfer using the DMAC201, the CPU100 of the software grasps the amount of data transferred from the pre-ASIC 104, be set according to it against DMAC201. 従って、DMAC201の転送の完了は、スキャナ102から送出された画像データが全てメモリ105に転送されたことを示す。 Therefore, completion of the transfer of the DMAC201 indicates that the image data sent from the scanner 102 have been transferred to the memory 105.

DMAC201からの転送完了割込み要因がアサートされると、割込みコントローラ202はPCIeインタフェース回路204に割込みの発行を要求する。 When the transfer completion interrupt sources from DMAC201 is asserted, the interrupt controller 202 requests issue of an interrupt to the PCIe interface circuit 204. PCIeインタフェース回路204回路はCPU100に対してMSI(Message signaled Interrupt)割込みを発行し、DMAC201からの画像データの転送完了をソフトウェアに通知する。 PCIe interface circuit 204 circuit issues a MSI (Message signaled Interrupt) interrupt to CPU 100, and notifies the transfer completion of the image data from the DMAC201 to the software. ソフトウェアはこれを見て、第1の実施形態と同様に、PCIeインタフェース回路109〜112内のコンフィギュレーションレジスタ109a〜112aにコンフィギュレーションライトアクセスを行い、それぞれのリンクコントロールレジスタのASPMの制御ビットのL0s/L1のエントリーを“イネーブル”に設定する。 Software saw it, as in the first embodiment, performs a configuration write access to the configuration registers 109a~112a in PCIe interface circuit 109 to 112, the control bits ASPM of each link control register L0s / L1 of the entry is set to "enable".

このように、本発明の第2の実施形態によれば、スキャナ102で生成された画像データのASIC200におけるDMA転送完了に基づいて、再度、ASPMをイネーブルにすることにより、画像データ転送時を除く全ての期間でASPMによる消費電力の削減を行うことが可能になる。 Thus, according to the second embodiment of the present invention, except on the basis of the DMA transfer completion in ASIC200 image data generated by the scanner 102, again, by enabling the ASPM, the time of image data transfer it is possible to perform the reduction in power consumption by ASPM in all periods.

[第3の実施形態] Third Embodiment
図3は本発明の第3の実施形態の画像処理装置を示すブロック図である。 Figure 3 is a block diagram showing an image processing apparatus of the third embodiment of the present invention. この図において、図1と同一の部分には図1と同じ参照符号を付した。 In this figure, the same parts as FIG. 1 are denoted by the same reference numerals as in FIG.

この画像処理装置は、CPU100、スキャナ102、ASIC103及び300、並びにメモリ105からなる。 The image processing apparatus, CPU 100, made of the scanner 102, ASIC 103 and 300, and a memory 105. ASIC300は、それぞれルートコンプレックス、エンドポイントであるPCIeインタフェース回路303、304に加えて、タイマ301及び割込みコントローラ302を備えている。 ASIC300 the root complex respectively, in addition to the PCIe interface circuit 303 and 304 is the endpoint, a timer 301 and an interrupt controller 302.

タイマ301は、所定の基準クロックをカウントしており、PCIeインタフェース回路303に画像データが入力されているときは、その回路で生成される画像データのライン周期やフレーム周期を有する画像データ検知信号によりリセットされる。 Timer 301 has counted a predetermined reference clock, when the image data to the PCIe interface circuit 303 is inputted, the image data detection signal having a line period and the frame period of the image data generated by the circuit It is reset. また、予め定められた一定時間カウント(タイムアップ)すると、割込みコントローラ302にタイムアップ信号を送出する。 Further, whereupon a predetermined fixed time count (time-up), and sends a time-up signal to the interrupt controller 302. 割込みコントローラ302は、タイマ301からのタイムアップ信号を受けたときに、図2(第2の実施形態)の割込みコントローラ202と同様に、PCIeリンク107を介してCPU100に割込み信号を送出する。 The interrupt controller 302, when receiving a time-up signal from the timer 301, similar to the interrupt controller 202 of FIG. 2 (second embodiment), and sends an interrupt signal to the CPU100 through the PCIe link 107.

CPU100は、この割込み信号を受信すると、第2の実施形態と同様に、PCIeインタフェース回路109〜112内のコンフィギュレーションレジスタ109a〜112aにコンフィギュレーションライトアクセスを行い、それぞれのリンクコントロールレジスタのASPMの制御ビットのL0s/L1のエントリーを“イネーブル”に設定する。 CPU100 receives this interrupt signal, as in the second embodiment performs a configuration write access to the configuration registers 109a~112a in PCIe interface circuit 109 to 112, ASPM control of each link control register It is set to "enable" the entry of the bit of L0s / L1. これにより、スキャナ102からの画像データの転送完了後にASPMを“イネーブル”に設定することが出来る。 Thus, the ASPM after completion of transfer image data from the scanner 102 can be set to "Enable".

本発明の第3の実施形態では、ASIC300にDMACを実装せずに、ASIC300からメモリ105のアドレスを直接指定して転送するように構成しており、ASIC300は、スキャナ102からの画像データの転送終了のタイミングを知ることができない。 In a third embodiment of the present invention, without implementing DMAC to ASIC 300, and configured to transfer the address of the memory 105 directly from the ASIC 300, ASIC 300, the transfer of image data from the scanner 102 it is not possible to know the timing of the end. そこで、ASIC300内にタイマ301を設け、ASIC104からの画像データの入力を監視し、一定期間入力が無い場合に転送が完了したと判断し、CPU100に割込み信号を送出する。 Therefore, the timer 301 provided in the ASIC 300, monitors the input of the image data from the ASIC 104, determines that the transfer in the absence of a period of time the input is completed, and sends an interrupt signal to the CPU 100. そして、その割込みに基づいて、ASPMを“イネーブル”に設定するので、ASIC300が画像データ転送の終了を知る術が無い場合でも、再度、ASPMを“イネーブル”にすべきタイミングを知り、そのタイミングで実行することができる。 Then, based on the interrupt, so set to "enable" the ASPM, even if there is no way to ASIC300 to know the completion of image data transfer, again, to know when to "Enabled" to ASPM, at that timing it can be executed.

[第4の実施形態] Fourth Embodiment
図4は本発明の第4の実施形態の画像処理装置を示すブロック図である。 Figure 4 is a block diagram showing an image processing apparatus according to the fourth embodiment of the present invention. この図において、図1と同一の部分には図1と同じ参照符号を付した。 In this figure, the same parts as FIG. 1 are denoted by the same reference numerals as in FIG.

この画像処理装置は、CPU100、スキャナ102、ASIC401及び402、並びにメモリ105からなる。 The image processing apparatus, CPU 100, made of the scanner 102, ASIC401 and 402, and a memory 105. ASIC401はスキャナ入力インタフェース回路403、及びエンドポイントであるPCIeインタフェース回路404を備えている。 ASIC401 includes a scanner input interface circuit 403 and PCIe interface circuit 404 is the endpoint. また、ASIC402は、それぞれルートコンプレックス、エンドポイントであるPCIeインタフェース回路405、406に加えて、タイマ407及びレジスタアクセス回路408を備えている。 Further, ASIC402 the root complex respectively, in addition to the PCIe interface circuit 405 and 406 is the endpoint, a timer 407 and a register access circuit 408.

スキャナ入力インタフェース回路403は、スキャナ102から送出された画像データが入力されると、そのライン周期やフレーム周期で、画像データ検知信号をタイマ407及びレジスタアクセス回路408へ送出する。 Scanner input interface circuit 403, the image data sent from the scanner 102 is input, in the line period and the frame period, and sends the image data detection signal to the timer 407 and the register access circuit 408. タイマ407は、基準クロックをカウントしており、画像データ検知信号によりリセットされる。 Timer 407 has counted the reference clock, it is reset by the image data detection signal. また、予め定められた一定時間カウント(タイムアップ)すると、レジスタアクセス回路408にタイムアップ信号を送出する。 Further, whereupon a predetermined fixed time count (time-up), and sends a time-up signal to the register access circuit 408.

レジスタアクセス回路408は、ASIC402内のPCIeインタフェース回路405及び406内のコンフィギュレーションレジスタ405a及び406aにアクセスすることができる。 Register access circuit 408 can access the configuration registers 405a and 406a of the PCIe interface circuit 405 and 406 in the ASIC 402. また、また、ルートコンプレックスであるPCIeインタフェース回路405内のコンフィギュレーションアドレスレジスタ、コンフィギュレーションデータレジスタ経由で、エンドポイントであるPCIeインタフェース回路404内のコンフィギュレーションレジスタ404aにアクセスすることができる。 Moreover, also the configuration address register PCIe interface circuit 405 is a root complex, via configuration data register, it is possible to access the configuration register 404a of PCIe interface circuit 404 is the endpoint. しかし、ASIC402はCPU100に対するエンドポイントデバイスであるため、ASIC402内のレジスタアクセス回路408からルートコンプレックスであるPCIeインタフェース回路109内のコンフィギュレーションレジスタ109aにアクセスすることはできない。 However, ASIC402 is because it is an endpoint device for CPU 100, it can not be accessed from the register access circuit 408 in ASIC402 the configuration register 109a in the PCIe interface circuit 109 is a root complex.

以上の構成を有する本実施形態の画像処理装置において、スキャナインタフェース回路403は、スキャナ102で生成された画像データが入力されると、画像データ検知信号をタイマ407及びレジスタアクセス回路408に送出する。 In the image processing apparatus of the present embodiment having the above configuration, the scanner interface circuit 403, the image data generated by the scanner 102 is input, and sends the image data detection signal to the timer 407 and the register access circuit 408.

レジスタアクセス回路408は、画像データ検知信号を受け取ると、PCIeインタフェース回路406内のコンフィギュレーションレジスタ406aにコンフィギュレーションライトアクセスして、Tx(ASIC402からCPU100へのリンク)のL0sのエントリーを“ディセーブル”に設定する。 Register access circuit 408 receives the image data detection signal, and the configuration write access to the configuration registers 406a of the PCIe interface circuit 406, the entry of L0s of Tx (link from ASIC402 to CPU 100) "Disabled" It is set to. また、ルートコンプレックスであるPCIeインタフェース回路405内のコンフィギュレーションレジスタ405aをウィンドウとして、エンドポイントであるPCIeインタフェース回路404内のコンフィギュレーションレジスタ404aにコンフィギュレーションライトアクセスして、Tx(ASIC401から402へのリンク)のL0sのエントリーを“ディセーブル”に設定する。 The link of the configuration register 405a in the PCIe interface circuit 405 is a root complex as a window, and configuration write access to the configuration registers 404a of the PCIe interface circuit 404 is an end point, to the Tx (ASIC401 402 It is set to "disable" the entry of L0s of).

ここで、L0sはASPMで定義された省電力状態の一つであり、図5に示すように、片方向ずつ(送信側のみ)“イネーブル/ディセーブル”の設定ができる。 Here, L0s is one of the power saving state defined by ASPM, as shown in FIG. 5, it is set in one-way by (transmission side only) "enable / disable". Rx(図4の場合、ASIC402から401へのリンク、及びCPU100からASIC402へのリンク)は、画像データの転送方向とは逆であるため、L0sのエントリーは“イネーブル”のままでよい。 Rx (the case of FIG. 4, the link from ASIC 402 to 401, and links from CPU100 to ASIC 402), since the transfer direction of the image data is reversed, entry L0s may remain "enabled". なお、この動作は、デバイスがL0sのみサポートし、L1をサポートしていない場合、或いはL1がディセーブルに設定されている場合が前提である。 This operation is device supports only L0s, it does not support the L1, or L1 is if the assumptions are disabled. なぜなら、L0S、L1の双方がイネーブルとなっている場合、7μsec経過後、より深い省電力状態であるL1に遷移してしまうからである。 This is because, if both L0S, L1 is in the enabled, after 7Myusec, because thus the transition to the L1 is deeper power saving state. L1をディセーブルにしなければならない状況としては、復帰に非常に時間がかかってしまい(デバイス依存)、レジスタアクセス回路でイネーブル/ディセーブルを制御したとしても、画像データの転送に支障が出てしまう場合などが考えられる。 The L1 STATUS must disable, would be very time consuming to return (device dependent), even when controlling the enable / disable register access circuit, thus leaving hinder the transfer of the image data If the like can be considered.

これにより、スキャナ102からメモリ105に向かうデータパスは省電力状態(L0s)には入らず、常にアクティブ状態(L0)なので、画像データは滞りなく転送される。 Thus, the data path directed from the scanner 102 in the memory 105 does not enter the power-saving state (L0s), always so active (L0), the image data is smoothly transferred. このとき、CPU100からASIC401に向かうデータパスはASPMが“イネーブル”のままなので、特に転送すべきパケットがなければ規定のアイドルサイクルの後にL0sに遷移する。 In this case, the data path extending from the CPU100 to ASIC401 so remains ASPM is "enabled", especially transitions to L0s after idle cycles specified unless the packet should be transferred.

スキャナ入力インタフェース403にスキャナ102から画像データが一定期間入力されなり、その結果、タイマ407に画像データ検知信号が一定期間入力されなくなると、タイマ407はレジスタアクセス回路408にタイムアップ信号を送出する。 Image data from the scanner 102 to the scanner input interface 403 is for a certain period of time the input so that when the image data detection signal to the timer 407 is no longer a period of time input, timer 407 sends a time-up signal to the register access circuit 408. レジスタアクセス回路408は、タイムアップ信号を受け取ると、PCIeインタフェース回路406内のコンフィギュレーションレジスタ406aにアクセスし、TxのL0sのエントリーを“イネーブル”に設定する。 Register access circuit 408 receives the time-up signal, to access the configuration registers 406a in PCIe interface circuit 406 is set to "enable" the entry of L0s of Tx. また、ルートコンプレックスであるPCIeインタフェース回路405内のコンフィギュレーションアドレスレジスタ、コンフィギュレーションデータレジスタ経由で、エンドポイントであるPCIeインタフェース回路404内のコンフィグレーションレジスタ404aにアクセスを行い、TxのL0sのエントリーを“イネーブル”に設定する。 Also, configuration address register in PCIe interface circuit 405 is a root complex, via configuration data register, performs access to configuration registers 404a of the PCIe interface circuit 404 is an end point, an entry in the L0s of Tx " It is set to enable ".

これにより、全てのPCIeリンク107の双方向のパスのL0sのエントリーが“イネーブル”となるため、アイドル時には省電力状態に入るようになる。 Accordingly, since the entry of the L0s is "enabled" in the bidirectional path for all PCIe links 107, made to enter the power saving state when idle. ここで、タイマ407のタイムアップ時間はCPU100のソフトウェアから設定可能であり、スキャナ102にセットされる原稿のページ間隔などの要因を基に、システムに合わせた最適な値(最小値)を設定することで、省電力状態の期間を最長にすることができる。 Here, the time-up time of the timer 407 is configurable from CPU100 software, based on factors such as the page interval of the document set on the scanner 102, and sets the combined optimum value (minimum value) to the system it is can be the longest period of power-saving state. なお、L0sのエントリーの“ディセーブル”は、あくまでも、等時性が必要な転送の邪魔をしないために一時的に“ディセーブル”にするものであり、等時性を必要としない通常のデータ転送においては、“イネーブル”で使用し、必要に応じて通常状態(L0)への遷移、L0sへの復帰を行う。 It should be noted that the "disabled" is the entry of L0s, last, is intended to temporarily "disable" to the isochronous not interfere with the necessary transfer, usually of data that does not require isochronous in transfer, used in "enabled", the transition to the normal state (L0), a return to L0s when necessary.

このように、本発明の第4の実施形態によれば、ASIC402にレジスタアクセス回路408を設け、CPU100が介在することなく、ASPMの“ディセーブル”を設定するので、極めて短時間で設定することができる。 Thus, according to the fourth embodiment of the present invention, the register access circuit 408 to ASIC402 provided without CPU100 is interposed, so to set a "disable" the ASPM, be set in a very short period of time can. このため、画像データがASIC401に入力される直前まで、省電力状態を維持することができる。 Therefore, until immediately before the image data is input to the ASIC401, it is possible to maintain the power saving state. また、画像データの転送終了次第、直ちに省電力状態に遷移することができる。 The transfer end as soon as the image data can be immediately shift to a power saving state. つまり、CPU100が介在した場合には実現不可能な、極めて短期間の省電力制御を実現することができる。 That is, when the CPU100 is interposed not feasible, it is possible to achieve very power-saving control of short-term. さらに、ASPMを再度“イネーブル”にするまでの期間をシステムに応じた最適な期間に設定することで、ASPMによる省電力効果を最大限に引き出すことができる。 Further, by setting the optimum period corresponding to the period until again "enabled" to ASPM system, it is possible to maximize the power saving effect by ASPM.

[第5の実施形態] [Fifth Embodiment]
図6は本発明の第5の実施形態のASICを示すブロック図である。 6 is a block diagram showing the ASIC of a fifth embodiment of the present invention. このASICは、例えば図1の画像処理装置におけるASIC103、104などに用いることができる。 The ASIC can be used such as ASIC103,104 in the image processing apparatus of FIG. 1, for example.

ASIC601は、PCIeインタフェース回路602、クロックジェネレータ603、及び機能モジュール604a〜604cを有する。 ASIC601 has PCIe interface circuit 602, a clock generator 603, and a functional module 604A~604c. 機能モジュール604b、604cには、それぞれ外部デバイス605,606が接続されている。 Function module 604b, the 604c, are respectively connected to external devices 605 and 606.

PCIeインタフェース回路602は、コンフィギュレーションレジスタ602a、及びLTSSMレジスタ602bを有する。 PCIe interface circuit 602 has the configuration register 602a, and LTSSM register 602b. LTSSMレジスタ602bは、LTSSMの状態(ステート)を示すレジスタである。 LTSSM register 602b is a register indicating the state of LTSSM (state). LTSSMはPCIeのリンクの状態を示すものとしてPCIeの規格で定義されている。 LTSSM is defined in PCIe standard as an indication of the state of the PCIe link. LTSSMの状態は、LTSSMと呼ばれるステートマシンのステート(L0、L0s、L1、L2等)で表現される。 LTSSM states are represented by the state of the state machine called LTSSM (L0, L0s, L1, L2, etc.).

クロックジェネレータ603は、ASIC601の外部のSSCG(スペクトラム拡散クロック発生器)607から供給されるクロックと、LTSSMレジスタ602bの出力信号(ステータス信号)とが入力される2個のアンド回路603a,603bを持っており、その出力がクロックとして、それぞれ機能モジュール604b、604cに供給される。 The clock generator 603 has a clock supplied from an external SSCG (Spread Spectrum Clock Generator) 607 of ASIC 601, 2 pieces of AND circuits 603a to which an output signal of LTSSM register 602b and (status signal) is input, the 603b and, as its output clock, respectively function module 604b, it is supplied to 604c. 従って、機能モジュール604b,604cは、PCIeのLTSSMの状態に応じてクロックの供給/停止を受ける。 Thus, the functional module 604b, 604c is supplied with / stop of the clock depending on the state of the PCIe LTSSM. 一方、機能モジュール604aには、SSCG607から供給されるクロックがそのまま供給される。 On the other hand, the functional module 604a, a clock supplied from SSCG607 is supplied as it is.

ASIC601の外部にもクロックジェネレータ603の内部と同様、SSCG607から供給されるクロックと、LTSSMレジスタ602bの出力とが入力される2個のアンド回路609,610が設けられており、その出力がクロックとして、外部デバイス605,606に供給される。 As with the internal outside even the clock generator 603 of the ASIC 601, a clock supplied from SSCG607, and the two AND circuits 609 and 610 provided with the output of LTSSM register 602b is input, its output as a clock , it is supplied to the external device 605 and 606. 従って、外部デバイス605,606も、それぞれに接続されている機能モジュール604b,604cと同様、PCIeのLTSSMの状態に応じてクロックの供給/停止を受ける。 Accordingly, the external device 605 also functions are connected to each module 604b, as with 604c, supplied / stop of the clock depending on the state of the PCIe LTSSM.

LTSSMで定義された状態のうち、L0s、L1、L2は低消費電力(省電力)状態であり、これらの状態にいることを示す信号をLTSSMレジスタ602bからアンド回路603a,603bに出力し、SSCG607からのクロックをマスクすることにより、PCIeのリンクの状態に応じて、ASIC601内の所定の機能モジュールへのクロック供給を止めることができる。 Of the defined states in LTSSM, L0s, L1, L2 is a low power (power saving) state, and outputs a signal indicating that you are in these states from LTSSM register 602b AND circuit 603a, the 603b, SSCG607 by masking the clock from, depending on the state of the PCIe link, it is possible to stop the supply of clocks to a predetermined function module in the ASIC 601. これにより、ASICA601の消費電力を削減できる。 Thus, it is possible to reduce the power consumption of ASICA601. 前述のように、PCIeではASPMと呼ばれる、CPUが介在しない、ハードウェアによる自動的な省電力状態への遷移が規定されているので、ソフトウェアによる煩雑な制御を行わなくても、動的なクロックゲーティングが可能となり、ASIC610内のこまめな省電力制御が実現できる。 As described above, are referred to as PCIe at ASPM, CPU is not interposed, the transition to automatic power-saving state by the hardware is defined, even without a complicated control by software, dynamic clock gating is possible, it can be realized frequent power saving control in ASIC610.

また、LTSSMレジスタ602bの出力信号(ステータス信号)をASIC601の外部に出力し、基板上でクロックのマスクを行うことにより、基板上の外部デバイス605,606に対するクロックの供給を停止することで、ASIC601のみならず、基板レベルでの消費電力の削減が可能になる。 In addition, by outputting the output signal of LTSSM register 602b a (status signals) to the outside of the ASIC 601, by performing the mask of the clock on the substrate, stopping the supply of a clock to an external device 605, 606 on the substrate, ASIC 601 not only allows the reduction in power consumption at the substrate level.

[第6の実施形態] Sixth Embodiment
図7は本発明の第6の実施形態の半導体装置を示すブロック図である。 Figure 7 is a block diagram showing a semiconductor device of a sixth embodiment of the present invention. この半導体装置は、例えば図1の画像処理装置におけるASIC103、CPU100などに用いることができる。 The semiconductor device can be used such as ASIC 103, CPU 100 in the image processing apparatus of FIG. 1, for example.

この半導体装置は、PCIeリンク704により接続された半導体集積回路701及び半導体集積回路702を有する。 The semiconductor device includes a semiconductor integrated circuit 701 and the semiconductor integrated circuit 702 which is connected by a PCIe link 704. 半導体集積回路701にはメモリ703が接続されている。 Memory 703 is connected to the semiconductor integrated circuit 701.

半導体集積回路701は、CPUコア701aと、ルートコンプレックスであるPCIeインタフェース回路701bとを有する。 The semiconductor integrated circuit 701 includes a CPU core 701a, and a PCIe interface circuit 701b is a root complex. 半導体集積回路702はASICであり、アービタ705と、それぞれがアービタ705に接続された機能モジュール706〜709、及びエンドポイントであるPCIeインタフェース回路710とを有する。 The semiconductor integrated circuit 702 is ASIC, has an arbiter 705, functions each connected to the arbiter 705 modules 706 to 709, and a PCIe interface circuit 710 is the endpoint. 半導体集積回路701内のPCIeインタフェース回路701bと、半導体集積回路702内のPCIeインタフェース回路710とが、PCIeリンク704により接続されている。 A PCIe interface circuit 701b of the semiconductor integrated circuit 701, and a PCIe interface circuit 710 of the semiconductor integrated circuit 702 are connected by a PCIe link 704.

また、半導体集積回路702は、PCIeインタフェース回路710に内蔵されたLTSSMレジスタ710aからのステータス信号712に基づいて、半導体集積回路702内の電源ドメインA,B,Cに対する電力供給(電源オン/オフ)を個別に制御可能な電源制御部711を備えている。 The semiconductor integrated circuit 702, based on the status signals 712 from LTSSM register 710a built in the PCIe interface circuit 710, the power supply domain A of the semiconductor integrated circuit 702, B, power supply to the C (power on / off) the and a separately controllable power source control unit 711. つまり、電源制御部711は、電源ドメインAに含まれる機能モジュール706及び707、電源ドメインBに含まれる機能モジュール707及び708、電源ドメインCに含まれるPCIeインタフェース回路710及び電源制御部711に対し、電源ドメイン内では共通に、電源ドメイン毎には個別にオン/オフの制御ができる。 In other words, the power supply controller 711, functional modules 706 and 707 included in the power supply domain A, functional module 707 and 708 included in the power supply domain B, to PCIe interface circuit 710 and the power supply control unit 711 included in the power domain C, in common with the power domain, it is for each power domain can be controlled individually on / off.

第5の実施形態(図6)のようなクロックゲーティングにより消費電力の削減では、リーク電流による電力消費までは抑えられない。 The clock gating by reducing power consumption, such as in the fifth embodiment (FIG. 6), can not be suppressed until the power consumption due to leakage current. 本実施形態では、LTSSMのステートを示すステータス信号712を電源制御部711に入力し、電源制御に利用することで、チップ内のリーク電流の削減を実現できる。 In this embodiment, the input status signal 712 indicating the state of LTSSM to the power supply control unit 711, by using the power control can be realized to reduce the leakage current in the chip. 特に、ASPMが有効になっている場合には、PCIeリンクのアイドルを検出し、ハードウェアにより自動的に遷移するため、ソフトが意識することなく、こまめな消費電力の削減を行うことができる。 In particular, when the ASPM is enabled, detects the idle PCIe link, for shifting automatically by hardware without software aware, it is possible to reduce the frequent power consumption.

前述したように、PCIeでは、LTSSMのステートにより、復帰にかかる時間が異なる。 As described above, in the PCIe, the state of LTSSM, the time it takes to return different. つまり、浅い省エネ状態からの復帰に比べて、深い省エネ状態からの復帰には長い時間を要する。 In other words, compared to the return from the shallow energy saving state, it takes a long time to return from the deep energy saving state. 本実施形態では、復帰に時間がかかると問題のあるモジュール、時間がかかっても問題の無いモジュール、電源を落としてはいけないモジュールで電源ドメインを分け、LTSSMのステート毎に各電源ドメインへの供給を制御する(例えばLTSSM=L0sのときは、“電源ドメインA”の電源を落とし、LTSSM=L1の場合は、“電源ドメインA”と“電源ドメインB”の電源を落とす等)ことで、機能へ影響を与えることなく、最適な電源制御を行うことができる。 In the present embodiment, there is a problem when the time to return it takes module, time divided into modules with no problem at stake, the power supply domain module that should not be off the power, supply to each power domain for each state of LTSSM controlling the (if, for example LTSSM = L0s, power off the "power domain a", in the case of LTSSM = L1, and the like powered down "power domain a" and "power domain B") that is functional without affecting the, it is possible to perform optimum power control.

[第7の実施形態] Seventh Embodiment
図8は本発明の第7の実施形態の半導体装置を示すブロック図である。 Figure 8 is a block diagram showing a semiconductor device of the seventh embodiment of the present invention. この半導体装置は、PCIeリンク804により接続された半導体集積回路801及び半導体集積回路802を有する。 The semiconductor device includes a semiconductor integrated circuit 801 and the semiconductor integrated circuit 802 which is connected by a PCIe link 804. 半導体集積回路801にはメモリ803が接続されており、半導体集積回路802はネットワーク805に接続されている。 The semiconductor integrated circuit 801 and the memory 803 are connected, the semiconductor integrated circuit 802 is connected to the network 805.

半導体集積回路801は、SoC(System on Chip)からなり、アービタ806と、それぞれがアービタ806に接続されたCPUコア807、メモリコントローラ808、及び機能モジュール809〜810と、ルートコンプレックスであるPCIeインタフェース回路811と、PCIeインタフェース回路811に内蔵されたLTSSMレジスタ811aからのステータス信号813に基づいて、半導体集積回路801内の電源ドメインA,Bに対する電力供給(電源オン/オフ)を個別に制御可能な電源制御部812を備えている。 The semiconductor integrated circuit 801 is composed SoC (System on Chip), an arbiter 806, CPU core 807, respectively are connected to the arbiter 806, a memory controller 808, and functional module from 809 to 810, PCIe interface circuit is a root complex and 811, based on the status signals 813 from LTSSM register 811a built in the PCIe interface circuit 811, the semiconductor power domain a of the integrated circuit 801, the power supply to the B (power on / off) which can individually control power and a control unit 812.

つまり、電源制御部812は、電源ドメインAに含まれるアービタ806、CPUコア807、メモリコントローラ808、及び機能モジュール809〜810、電源ドメインBに含まれるPCIeインタフェース回路811及び電源制御部812に対し、各電源ドメイン内では共通に、電源ドメイン毎には個別にオン/オフの制御ができる。 In other words, the power supply control unit 812, the arbiter 806, CPU core 807 included in the power supply domain A, the memory controller 808, and functional modules 809-810, while PCIe interface circuit 811 and the power supply control unit 812 included in the power supply domain B, common within each power domain, is for each power domain can be controlled individually on / off.

半導体集積回路802は、アービタ802aと、それぞれがアービタ802aに接続されたエンドポイントであるPCIeインタフェース回路802b、USBインタフェース回路802c、及びイーサネット(登録商標)インタフェース回路802dを備えている。 The semiconductor integrated circuit 802 is provided with arbiter 802a, each PCIe interface circuit is an end point connected to the arbiter 802a 802b, USB interface circuit 802c, and an Ethernet (registered trademark) interface circuit 802d. PCIeインタフェース回路802bは、PCIeリンク804により、半導体集積回路801内のPCIeインタフェース回路811に接続されており、イーサネット(登録商標)インタフェース回路802dはLAN805に接続されている。 PCIe interface circuit 802b is the PCIe link 804 is connected to the PCIe interface circuit 811 of the semiconductor integrated circuit 801, an Ethernet (registered trademark) interface circuit 802d is connected to the LAN805.

この半導体装置が画像形成装置に搭載されている場合、画像形成装置が低消費電力状態に遷移する時、半導体集積回路801内のCPUコア807はPCIeインタフェース回路811にアクセスし、PCIeリンク804をL1状態に遷移させる。 If the semiconductor device is mounted on the image forming apparatus, when the image forming apparatus transitions to the low power consumption state, CPU core 807 of the semiconductor integrated circuit 801 accesses the PCIe interface circuit 811, the PCIe link 804 L1 to transition to the state. 並行して、CPUコア807はシステムの設定情報をメモリ803に待避し、電源オフへの遷移の準備を行う(STR:Suspend to RAM)。 In parallel, CPU core 807 saves the configuration information of the system memory 803, and prepares for the transition to the power off (STR: Suspend to RAM).

CPUコア807の電源オフの準備が整ったら、電源ドメインAの電源を落とす。 When you are ready to power-off of the CPU core 807, dropping the power of the power supply domain A. このとき、メモリ803、及び半導体集積回路801内の電源ドメインBには電源が供給されたままである。 At this time, the power domain B of the memory 803, and the semiconductor integrated circuit 801 remains the power is supplied.

半導体集積回路802は、復帰要因を監視し、イーサネット(登録商標)インタフェース回路804d、USBインタフェース回路802cなどに接続されたホストから画像形成装置に要求があった場合、これを検出し、PCIeインタフェース回路802bがPCIeリンク804経由でPME(Power Management Event)メッセージを半導体集積回路801に発行する。 The semiconductor integrated circuit 802 monitors the return factor, an Ethernet interface circuit 804d, when there is a request to the image forming apparatus from a host connected like the USB interface circuit 802c, detects this, PCIe interface circuit 802b issues PME the (Power Management Event) message to the semiconductor integrated circuit 801 via the PCIe link 804.

半導体集積回路801と、その対向デバイスである半導体集積回路802との間のPCIeリンク804はアクティブな状態であるL0へと遷移する。 A semiconductor integrated circuit 801, PCIe link 804 between the semiconductor integrated circuit 802 which is a counter device transitions to L0 is the active state. 電源制御部812では、このL0への遷移をトリガとして、電源ドメインAへの電力の供給を再開する。 In the power supply control unit 812, as a trigger a transition to the L0, restore power to the power domain A. CPUコア807はメモリ803に待避してあったシステム設定情報を取り出して、電源オフ前の状態に復帰する。 CPU core 807 takes out the system setting information that had been saved in the memory 803, to return to the power-off state before.

本発明の第7の実施形態では、省エネからの復帰をハードウェアで行っているため、CPUコア807の電源を落とすことができるので、大幅な電力の削減が可能になる。 In the seventh embodiment of the present invention, because a return from the energy saving in the hardware, it is possible to power down the CPU core 807, it is possible to reduce the significant power. また、ソフトウェアは電源制御に関与していないため、電源オフ前の状態への復帰に注力できるので、システムとして、早く立ち上がることができる。 The software also because it does not participate in power control, since it focuses on return to power off state before, can be the system rises quickly. 即ち、電源オフ状態からの復帰に、ソフトウェアを介在させず、LTSSMのステート情報を利用しているため、CPUコアを内蔵する構成において、CPUコア自体も電源を落とすことが可能になる。 That is, the return from the power-off state, without interposing software, because it uses the state information of LTSSM, in the configuration of a CPU core, it is possible to CPU core itself powering down. 更には、電源復帰にソフトウェアが介在しないため、復帰にかかる時間が短く、機器の動作に影響を与えずに、こまめな消費電力の削減が可能となる。 Furthermore, since the software power restoration is not interposed, the time required for recovery is short, without affecting the operation of the apparatus, it is possible to reduce the frequent power consumption.

[第8の実施形態] [Eighth Embodiment]
図9は本発明の第8の実施形態の半導体装置を示すブロック図である。 Figure 9 is a block diagram showing a semiconductor device of the eighth embodiment of the present invention. この図において、図8(第7の実施形態)と同一又は対応する部分には、図8と同じ参照符号を付した。 In this figure, the same or corresponding parts in FIG. 8 (seventh embodiment) and denoted by the same reference numerals as in FIG.

本実施形態の半導体装置では、半導体装置801内の機能モジュール814を電源ドメインC、電源制御部812を電源ドメインD、ビーコン(Beacon)検出部815を電源ドメインEとした。 In the semiconductor device of this embodiment, power domain functional module 814 in the semiconductor device 801 C, the power domain D power control unit 812, a beacon (Beacon) detector 815 and power domain E. また、半導体装置802内のUSBインタフェース回路802cにパーソナルコンピュータ(以下、PC)816を接続した。 Furthermore, USB interface circuit 802c to the personal computer in the semiconductor device 802 (hereinafter, PC) was connected to 816.

即ちPC815からのリクエスト(プリント出力など)に関する機能モジュール814を電源ドメインCとして独立させ、PCIeインタフェース部分では、ビーコン検出部815を電源ドメインEとして独立させている。 That the functional module 814 about the request (such as a print output) from the PC815 is independently as power domains C, and the PCIe interface portion, thereby independently beacon detection unit 815 as a power source domain E.

本実施形態の半導体装置において、PC816からのリクエストが一定期間無い場合、あるいは、PC816側のリクエストが終了し、PC816内のドライバがPCIeリンク804を省エネ状態に遷移させても構わないと判断した場合、PCIeインタフェース回路802b内のLTSSMをL2に遷移させる。 In the semiconductor device of the present embodiment, if the request from the PC816 is not a period of time, or, if completed PC816 side request, it determines that the driver in the PC816 is may be transition the PCIe link 804 to the energy saving state shifts the LTSSM in PCIe interface circuit 802b to L2.

常に電力が供給される電源ドメインDに配置された電源制御部812は、PCIeリンク804のL2への遷移を検知すると、電源ドメインB、電源ドメインCへの電力の供給を止める。 Always power control unit 812 power is in a power domain D supplied, when detecting a transition to L2 of PCIe links 804, stopping the power supply domain B, and power supply to the power domain C. この時、他の機能で使用予定の電源ドメインA、及び、半導体集積回路802からのビーコンを検出するビーコン検出部815のある電源ドメインEには電力が供給されている。 At this time, the power supply domain A to be used by other functions, and, power is supplied to the power domain E with beacon detection unit 815 which detects the beacon from the semiconductor integrated circuit 802.

PC816からリクエストが発生すると、半導体集積回路802は半導体集積回路801にビーコンを送出する。 When a request is generated from the PC816, the semiconductor integrated circuit 802 sends a beacon to the semiconductor integrated circuit 801. ビーコン検出部815は電源制御部812にビーコンを検出したことを伝え、電源制御部812は電源ドメインC、電源ドメインBへの電力供給を再開する。 Beacon detection unit 815 conveys the detection of the beacon to the power supply control unit 812, the power control unit 812 resumes the power supply domain C, and power supply to the power domain B. 電源を供給されたPCIeインタフェース回路811は、リンクトレーニングを行い、PCIeリンク804をアクティブな状態であるL0に遷移させる。 PCIe interface circuit 811 to power supplied performs a link training and transitions the PCIe link 804 in L0 is the active state.

このような構成にすることにより、例えばプリント出力時のみ、必要な関連回路に電力を供給し、それ以外では電力を供給しないので画像形成装置の消費電力を効果的に削減することができる。 With such a configuration, for example, when print output only supplies power to the associated circuitry required, it is possible to reduce power consumption effectively in the image forming apparatus does not supply power in other cases.

[第9の実施形態] [Ninth Embodiment]
図10は本発明の第9の実施形態の半導体装置を示すブロック図である。 Figure 10 is a block diagram showing a semiconductor device of the ninth embodiment of the present invention. この半導体装置は、PCIeリンク903により接続された半導体集積回路901及び半導体集積回路902を有する。 The semiconductor device includes a semiconductor integrated circuit 901 and the semiconductor integrated circuit 902 which is connected by a PCIe link 903.

半導体集積回路901は、レジスタバス904と、エンドポイントであるPCIeインタフェース回路905と、電源制御部906と、機能モジュール907〜910と、アンド回路911〜914とを有する。 The semiconductor integrated circuit 901 includes a register bus 904, the PCIe interface circuit 905 is the endpoint, the power supply control unit 906, and the functional modules 907-910, an AND circuit 911 to 914. また、半導体集積回路902は、CPUコア902aと、ルートコンプレックスであるPCIeインタフェース回路902bとを有する。 The semiconductor integrated circuit 902 includes a CPU core 902a, and a PCIe interface circuit 902b is a root complex. 半導体集積回路901内のPCIeインタフェース回路905と、半導体集積回路902内のPCIeインタフェース回路902bとがPCIeリンク903により接続されている。 A PCIe interface circuit 905 of the semiconductor integrated circuit 901, and a PCIe interface circuit 902b of the semiconductor integrated circuit 902 are connected by a PCIe link 903.

電源制御部906は、PCIeインタフェース回路905内のLTSSMレジスタ905aから出力されるステータス信号915に応じて、アンド回路911〜914の各々の一方の入力に制御信号を送出する。 Power supply control unit 906, in response to the status signal 915 output from LTSSM register 905a in the PCIe interface circuit 905 sends a control signal to one input of each of AND circuits 911-914. アンド回路911〜914のそれぞれの他方の入力には、機能モジュール907〜910の出力が供給される。 The respective other input of the AND circuit 911 to 914, the output of the function modules 907 to 910 are supplied. レジスタバス904には、アンド回路911〜914の出力と、PCIeインタフェース回路905とが接続されている。 The register bus 904, and an output of the AND circuit 911 to 914, and a PCIe interface circuit 905 is connected.

図11及び図12は、本実施形態の半導体装置の動作を説明するためのタイミング図である。 11 and FIG. 12 is a timing diagram illustrating the operation of the semiconductor device of the present embodiment. ここでは、一般的なリクエストのやり取りのプロトコルの例としてOCP(Open Core Protocol)のやりとりを示している。 Here, an exchange of OCP (Open Core Protocol) as an example of a general exchange of protocol requests.

図11に示すように、マスタが発行するリクエストコマンド(MCmd)に対して、スレーブが受け取れる状態であれば、コマンド受領信号(SCmdAccept)をアサートする。 As shown in FIG. 11, the request command (MCmd) issued by the master, as long as the state in which the slave can receive, asserts the command reception signal (SCmdAccept). つまり、マスタからのリクエストを示す信号とターゲットのリクエスト受付信号とが、共に有効な場合に転送が成立する。 That is, the signal and the target request acceptance signal indicating a request from the master, is forwarded if both valid satisfied. 図11では、t1のタイミングで転送が成立する。 In Figure 11, the transfer is established at the timing t1.

一方、図12に示すように、通常、レジスタアクセスにおいては、リクエストを待たせる要因が無いため、冗長なサイクルを無くす目的でコマンド受領信号(SCmdAccept)をアサートした状態、つまりターゲットのリクエスト受付信号を常に有効にした状態に固定して実装する場合が多い。 On the other hand, as shown in FIG. 12, normally, in the register access, since there is no factor to wait for requests, while asserting the command reception signal (SCmdAccept) for eliminating redundant cycle, that is, the request acceptance signal of the target always in many cases it is implemented fixed to enable the state. この場合、t1のタイミングで転送が成立する。 In this case, the transfer is established at the timing t1.

ところが、レジスタインタフェースを持つ機能モジュールの電源が落とされた場合(あるいは、クロックゲーティングされた場合)、機能モジュールはレジスタアクセスに応答できないにも関わらず、コマンド受領信号(SCmdAccept)はアサートされたままの状態となってしまう(リテンションフリップフロップ、あるいは、クロックゲーティングにおいては通常のフリップフロップで出力が固定される)。 However, when the power supply of the functional module with a register interface was dropped (or if it is the clock gating), functional module despite not respond to a register access, the command reception signal (SCmdAccept) remains is asserted becomes the state (retention flip-flop or the output in a conventional flip-flop is fixed at a clock gating). 即ち、ターゲットとなる機能モジュールの電源が落ちている時に、リクエスト受付信号が有効になっていると、実際にはリクエストが受け付けられていないにも関わらず、マスタはリクエストが受け付けられたと認識してしまう。 In other words, when the power supply of the function module that is the target is down, the request acceptance signal is enabled, actually in spite of not received the request, the master recognizes that the request has been accepted put away. この結果、レジスタライト時には所望の設定をしたつもりなのにできていないといった制御上の不整合を引き起こし、レジスタリード時には、リードデータを待ってタイムアウトエラーが発生してしまうという不具合が起こる。 As a result, at the time of register write causes a mismatch on the control, such as not been able to intend to the desired setting, at the time of register read, a problem that time-out error waiting for the read data occurs occurs.

そこで、本実施形態では、機能モジュール907〜910のコマンド受領信号(SCmdAccept)をアサートした状態に固定されている場合、LTSSMのステートを示すステータス信号915に応じて電源制御部906から出力される信号をアンドゲート911〜914に供給することにより、機能モジュール907〜910から出力されるコマンド受領信号(SCmdAccept)をマスクすることで、電力が供給されていない(あるいは、クロックが供給されていない)電源ドメインへのレジスタライト時の不整合や、レジスタリードアクセス時のリードデータ待ちによるハングアップを起こすことなく、機能モジュールの電源を落とすことができるようにした。 Therefore, in this embodiment, if it is fixed command reception signal functional modules 907-910 to (SCmdAccept) in a state of asserted, the signal output from the power control unit 906 in response to the status signal 915 indicating the state of LTSSM by supplying to the aND gates 911-914, and by masking the command reception signal (SCmdAccept) outputted from the functional module 907 to 910, power is not supplied (or clock is not supplied) power inconsistencies or when register write to the domain, without causing hang by the read data waiting at the register read access, and be able to power down the functional module. 即ち、リクエスト受付信号を電源制御信号でマスクすることで、省エネ状態の機能モジュールへのレジスタアクセス時に、制御上の不整合やエラーが発生することを防止することができる。 That is, by masking the request acceptance signal with the power control signal, when the register access to the functional module of which energy-saving state, inconsistencies or errors in the control can be prevented from being generated.

本発明の第1の実施形態の画像処理装置を示すブロック図である。 Is a block diagram showing an image processing apparatus of the first embodiment of the present invention. 本発明の第2の実施形態の画像処理装置を示すブロック図である。 The image processing apparatus of the second embodiment of the present invention is a block diagram showing. 本発明の第3の実施形態の画像処理装置を示すブロック図である。 Is a block diagram showing an image processing apparatus of the third embodiment of the present invention. 本発明の第4の実施形態の画像処理装置を示すブロック図である。 Is a block diagram showing an image processing apparatus according to the fourth embodiment of the present invention. L0sのエントリーの設定は一方向のみ可能であることを説明するための図である。 Setting entries L0s is a diagram for explaining that it is only possible in one direction. 本発明の第5の実施形態のASICを示すブロック図である。 Is a block diagram showing the ASIC of a fifth embodiment of the present invention. 本発明の第6の実施形態の半導体装置を示すブロック図である。 It is a block diagram showing a semiconductor device of a sixth embodiment of the present invention. 本発明の第7の実施形態の半導体装置を示すブロック図である。 It is a block diagram showing a semiconductor device of the seventh embodiment of the present invention. 本発明の第8の実施形態の半導体装置を示すブロック図である。 It is a block diagram showing a semiconductor device of the eighth embodiment of the present invention. 本発明の第9の実施形態の半導体装置を示すブロック図である。 It is a block diagram showing a semiconductor device of the ninth embodiment of the present invention. 本発明の第9の実施形態の半導体装置の動作を説明するためのタイミング図である。 Is a timing diagram illustrating the operation of the semiconductor device of the ninth embodiment of the present invention. 本発明の第9の実施形態の半導体装置の動作を説明するためのタイミング図である。 Is a timing diagram illustrating the operation of the semiconductor device of the ninth embodiment of the present invention.

符号の説明 DESCRIPTION OF SYMBOLS

100・・・CPU、101・・・操作パネル、102・・・スキャナ、103,104,106,200,300,401,402,601・・・ASIC、107・・・PCIeリンク、109〜112,203,204,303,304,404〜406,602,710・・・PCIeインタフェース回路、109a〜112a,203a,204a,303a,304a,404a〜406a,602a・・・コンフィギュレーションレジスタ、201・・・DMAC、202,302・・・割込みコントローラ、301,407・・・タイマ、408・・・レジスタアクセス回路、602b,710a,811a,905a・・・LTSSMレジスタ、603a,603b,609,610・・・アンド回路、702,801, 100 ... CPU, 101 ... operation panel, 102 ... scanner, 103,104,106,200,300,401,402,601 ··· ASIC, 107 ··· PCIe link, 109-112, 203,204,303,304,404~406,602,710 ... PCIe interface circuit, 109a~112a, 203a, 204a, 303a, 304a, 404a~406a, 602a ··· configuration register 201.. DMAC, 202, 302 ... interrupt controller, 301,407 ... timer, 408 ... register access circuit, 602b, 710a, 811a, 905a ... LTSSM register, 603a, 603b, 609 and 610 ... aND circuit, 702, 802, 01・・・半導体集積回路、711,812,906・・・電源制御部、712,813,915・・・LTSSMのステータス信号、807・・・CPUコア。 01 ... semiconductor integrated circuit, 711,812,906 ... power supply control unit, the status signal 712,813,915 ··· LTSSM, 807 ··· CPU core.

Claims (16)

  1. デバイス間のインタフェースとして、前記デバイス間のリンクのアイドル状態が所定時間継続したときに省電力状態に遷移する機能を有するインタフェースを備えた画像処理装置であって、 As an interface between devices, the idle state of the link between the device is an image processing apparatus having an interface having a function of power saving state when continued for a predetermined time,
    画像読取部で生成された画像データを転送する画像データ転送デバイスと、 And image data transfer device for transferring the image data generated by the image reading unit,
    操作部からの画像読取開始の指示に基づいて前記画像データ転送デバイスの前記インタフェースの前記省電力状態に遷移する機能をディセーブルにする手段と を有することを特徴とする画像処理装置。 The image processing apparatus characterized by having a means to disable the basis of the image reading start instruction from the operation unit functions to transition to the power saving state of the interface of the image data transfer device.
  2. 請求項1記載の画像処理装置において、 The image processing apparatus according to claim 1,
    前記画像データ転送デバイスの転送量をカウントする手段と、 It means for counting the transfer amount of the image data transfer device,
    該手段のカウント値が所定値に達したときに前記省電力状態に遷移する機能をイネーブルにする手段と を有することを特徴とする画像処理装置。 The image processing apparatus, characterized in that the count value of said means and means for enabling a function for transition to the power saving state upon reaching the predetermined value.
  3. 請求項1記載の画像処理装置において、 The image processing apparatus according to claim 1,
    前記画像読取部で読み取られた画像データの前記画像データ転送デバイスに対する入力を検知する手段と、 It means for detecting an input to the image data transfer device of the image data read by the image reading unit,
    該手段により所定期間前記画像データの入力が検知されないときに前記省電力状態に遷移する機能をイネーブルにする手段と を有することを特徴とする画像処理装置。 The image processing apparatus characterized by having means for enabling a function for transition to the power saving state when the input for a predetermined period the image data is not detected by said means.
  4. デバイス間のインタフェースとして、前記デバイス間のリンクのアイドル状態が所定時間継続したときに省電力状態に遷移する機能を有するインタフェースを備えた画像処理装置であって、 As an interface between devices, the idle state of the link between the device is an image processing apparatus having an interface having a function of power saving state when continued for a predetermined time,
    画像読取部で生成された画像データを転送する画像データ転送デバイスと、前記画像読取部で読み取られた画像データの前記画像データ転送デバイスに対する入力を検知する手段と、 And image data transfer device for transferring the image data generated by the image reading unit, and means for detecting an input to the image data transfer device of the image data read by the image reading unit,
    該手段により画像データの入力が検知されたとき、前記画像データ転送デバイスの前記インタフェースの前記省電力状態に遷移する機能をディセーブルにする手段と を有することを特徴とする画像処理装置。 When the input image data is detected by said means, the image processing apparatus characterized by having a means for the function of the transition to the power saving state of the interface of the image data transfer device disabled.
  5. 請求項4記載の画像処理装置において、 The image processing apparatus according to claim 4,
    前記検知する手段により所定期間前記画像データの入力が検知されないときに前記省電力状態に遷移する機能をイネーブルにする手段を有することを特徴とする画像処理装置。 The image processing apparatus characterized by comprising means for enabling a function for transition to the power saving state when the input for a predetermined period the image data is not detected by said means for detecting.
  6. 請求項1〜5記載の画像処理装置において、 The image processing apparatus according to claim 5, wherein,
    前記インタフェースは、前記機能のイネーブル/ディセーブルを設定するためのデータが書き込まれるレジスタを有し、前記イネーブルにする手段又はディセーブルにする手段は、該レジスタにアクセスして前記データを書き込むことを特徴とする画像処理装置。 The interface has a register data is written to set the enable / disable of the function, means for means or disabled to the enable, the writing of the data by accessing the register the image processing apparatus according to claim.
  7. 請求項1〜6のいずれかに記載の画像処理装置において、 The image processing apparatus according to claim 1,
    前記インタフェースはPCI Expressに準拠することを特徴とする画像処理装置。 The interface image processing apparatus characterized by conforming to PCI Express.
  8. デバイス間のインタフェースとして、前記デバイス間のリンクのアイドル状態が所定時間継続したときに省電力状態に遷移する機能を有するインタフェースを備えた画像処理装置の省電力制御方法であって、 As an interface between devices, the idle state of the link between the device is a power-saving control method for an image processing apparatus having an interface having a function of power saving state when continued for a predetermined time,
    画像読み取り装置に対する画像読取開始の指示を検出する工程と、 A step of detecting an instruction to the image reading start to the image reading apparatus,
    該検出に基づいて、前記画像読み取り装置からの画像データを転送する画像データ転送デバイスの前記インタフェースの前記省電力状態に遷移する機能をディセーブルにする工程と を有することを特徴とする画像処理装置の省電力制御方法。 Based on said detection, the image processing apparatus characterized by a step of disabling the function of the transition to the power saving state of the interface of the image data transfer device for transferring the image data from the image reading apparatus power-saving control method of.
  9. 画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路であって、 The image data read by the image reading unit A semiconductor integrated circuit having a function of transferring the PCI Express interface,
    前記PCI ExpressインタフェースのLTSSMの状態に応じてクロックのゲーティングを行う手段を有することを特徴とする半導体集積回路。 The semiconductor integrated circuit comprising means for performing gating of the clock according to the state of LTSSM of the PCI Express interface.
  10. 画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路と、該半導体集積回路に接続される外部デバイスとを有する半導体装置であって、 A semiconductor device having a semiconductor integrated circuit having a function of transferring the image data read by the image reading unit by PCI Express interface, and an external device connected to the semiconductor integrated circuit,
    前記PCI ExpressインタフェースのLTSSMの状態に応じて前記外部デバイスに対するクロックのゲーティングを行う手段を有することを特徴とする半導体装置。 The semiconductor device characterized by comprising means for performing gating of clock to the external device in accordance with the state of LTSSM of the PCI Express interface.
  11. 画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路であって、 The image data read by the image reading unit A semiconductor integrated circuit having a function of transferring the PCI Express interface,
    前記PCI ExpressインタフェースのLTSSMの状態に応じて電力供給を制御する電源制御手段を有することを特徴とする半導体集積回路。 The semiconductor integrated circuit characterized by having a power control means for controlling the power supply according to the state of LTSSM of the PCI Express interface.
  12. 請求項11に記載された半導体集積回路において、 The semiconductor integrated circuit as claimed in claim 11,
    複数の電源ドメインを備え、前記電源制御手段は、前記LTSSMの状態に応じて各電源ドメインに対する電力供給を個別に制御可能であることを特徴とする半導体集積回路。 Comprising a plurality of power domains, the power supply control means, a semiconductor integrated circuit, characterized in that depending on the state of the LTSSM be individually controls power supply to each power domain.
  13. 請求項12に記載された半導体集積回路において、 The semiconductor integrated circuit as claimed in claim 12,
    CPUコアと、PCI Expressインタフェース回路とを有し、前記電源制御手段は、PCI Expressインタフェース回路の電源ドメインを常時電源供給領域とし、前記CPUコアの電源ドメインを省エネ状態に維持しているとき、前記PCI Expressインタフェース経由で接続されたデバイスからの復帰要因に応じて、前記CPUコアの電源ドメインを通常状態に復帰させることを特徴とする半導体集積回路。 Has a CPU core, and a PCI Express interface circuit, said power supply control means, when a constant power supply region power domain of PCI Express interface circuit maintains the power domain of the CPU core to the energy saving state, the depending on the restoration factor from connected devices via PCI Express interface, a semiconductor integrated circuit, characterized in that to return the power domain of the CPU core to a normal state.
  14. 請求項12に記載された半導体集積回路において、 The semiconductor integrated circuit as claimed in claim 12,
    前記PCI Expressインタフェース経由で接続されたデバイスからのコマンドに対する受付可能信号が常時有効に設定された機能モジュールと、前記LTSSMの状態に応じて前記電源ドメイン毎の機能モジュールの受付可能信号の出力を制御する手段とを有することを特徴とする半導体集積回路。 Control and functional module receivable signal is enabled at all times to the command, the output of the receivable signals of the functional modules of each of the power domain in accordance with the state of the LTSSM from devices connected via the PCI Express interface the semiconductor integrated circuit further comprising a means for.
  15. 画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路の省電力制御方法であって、 The image data read by the image reading unit A power-saving control method of a semiconductor integrated circuit having a function of transferring the PCI Express interface,
    前記回路内に複数の電源ドメインを設定する電源ドメイン設定工程と、前記PCI ExpressインタフェースのLTSSMの状態に応じて、各ドメインに対する電力供給を個別に制御する電力制御工程とを有することを特徴とする半導体集積回路の省電力制御方法。 A power domain setting step of setting a plurality of power domains in the circuit, in response to said state of LTSSM the PCI Express interface, and having a power control step for individually controlling the power supply to each domain power saving control method of a semiconductor integrated circuit.
  16. 請求項15に記載された半導体集積回路の省電力制御方法において、 In the power saving control method of a semiconductor integrated circuit according to claim 15,
    前記電源ドメイン設定工程は、前記半導体集積回路内のPCI Expressインタフェースの電源ドメインを常時電源供給領域とし、前記電力制御工程は、前記半導体集積回路内のCPUコアの電源ドメインを省エネ状態に維持しているとき、前記PCI Expressインタフェース経由で接続されたデバイスから復帰要因に応じて前記CPUコアの電源ドメインを通常状態に復帰させることを特徴とする半導体集積回路の省電力制御方法。 The power domain setting step, the power domain of the PCI Express interface in the semiconductor integrated circuit and the constant power supply region, the power control process is to maintain the power domain of the CPU core within the semiconductor integrated circuit in the energy saving state are time, power saving control method of a semiconductor integrated circuit, characterized in that to return the power domain of the CPU core in accordance with a restoration factor from a device connected via the PCI Express interface to the normal state.
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