JP2009164651A - Semiconductor apparatus - Google Patents
Semiconductor apparatus Download PDFInfo
- Publication number
- JP2009164651A JP2009164651A JP2009105942A JP2009105942A JP2009164651A JP 2009164651 A JP2009164651 A JP 2009164651A JP 2009105942 A JP2009105942 A JP 2009105942A JP 2009105942 A JP2009105942 A JP 2009105942A JP 2009164651 A JP2009164651 A JP 2009164651A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- drift
- drift layer
- semiconductor device
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
本発明は半導体装置に関し、特に、高耐圧のMOSトランジスタの構造に関する。 The present invention relates to a semiconductor device , and more particularly to a structure of a high breakdown voltage MOS transistor .
高耐圧MOSトランジスタは、高いソース・ドレイン耐圧、あるいは高いゲート耐圧を有しており、LCDドライバー等の各種ドライバーや電源回路等に広く用いられている。近年、高いソース・ドレイン耐圧と高いゲート耐圧とを併せ持つ高耐圧トランジスタが要望されている。そこで、本来はフィールド絶縁膜であるLOCOS膜(Local Oxidation Silicon)をゲート絶縁膜として用いてゲート耐圧を向上させるとともに、低濃度のドレイン層を設けることによりソース・ドレイン耐圧の向上が図られている。 High breakdown voltage MOS transistors have a high source / drain breakdown voltage or a high gate breakdown voltage, and are widely used in various drivers such as LCD drivers, power supply circuits, and the like. In recent years, there has been a demand for a high breakdown voltage transistor having both a high source / drain breakdown voltage and a high gate breakdown voltage. Therefore, the gate breakdown voltage is improved by using a LOCOS film (Local Oxidation Silicon) which is originally a field insulating film as a gate insulating film, and the source / drain breakdown voltage is improved by providing a low-concentration drain layer. .
高耐圧MOSトランジスタについては、特許文献1に記載されている。
The high voltage MOS transistor is described in
しかしながら、更なる高耐圧MOSトランジスタを実現したいという問題があった。 However, there is a problem that it is desired to realize a further high voltage MOS transistor .
そこで、本発明の半導体装置は、第1導電型の半導体層上にフィールド絶縁膜を介して形成されたゲート電極と、第2導電型の第1のドリフト層と、前記ゲート電極を間に挟んで前記第1のドリフト層と対向して配置されたソース層と、前記第1のドリフト層より深く前記半導体層中に拡散され、前記第1のドリフト層の下方からフィールド絶縁膜の下方へ延びる第2の導電型の第2のドリフト層と、前記第1のドリフト層及び前記第2のドリフト層と接触したドレイン層を備えることを特徴とするものである。 Therefore, a semiconductor device according to the present invention sandwiches a gate electrode formed on a first conductivity type semiconductor layer via a field insulating film, a second conductivity type first drift layer, and the gate electrode. And a source layer disposed opposite to the first drift layer, and diffused into the semiconductor layer deeper than the first drift layer and extend from below the first drift layer to below the field insulating film. a second conductive type second drift layer, and is characterized in further comprising a drain layer in contact with the first drift layer and the second drift layer.
本発明によれば、高いゲート耐圧及びソース・ドレイン耐圧を有するとともに、低いオン抵抗を有した高耐圧MOSトランジスタを提供することができる。 According to the present invention, it is possible to provide a high breakdown voltage MOS transistor having a high gate breakdown voltage, a source / drain breakdown voltage, and a low on-resistance.
1 単結晶シリコン基板 2 エピタキシャル・シリコン層
3 埋め込みシリコン層 4 LOCOS膜 5 ゲート電極
6 第1のドリフト層 7 ソース層 8 N+層
9 第2のドリフト層 10 低濃度ソース層 11 チャネル不純物層 12 ドレイン層 13 第1の層間絶縁膜 14 ドレイン電極 15 ソース電極 16 第2の層間絶縁膜 17 フィールドプレート 20 ダミー酸化膜 21,23,24,25,26,27 ホトレジスト層 21A ホトレジスト片 22 ゲート酸化膜 CH1,CH2 コンタクトホール OF オフセット長
SL スリット
DESCRIPTION OF
本発明の実施の形態による高耐圧MOSトランジスタの構造について、図10を参照しながら説明する。P型の単結晶シリコン基板1上にN型のエピタキシャル・シリコン層2がエピタキシャル成長され、単結晶シリコン基板1とエピタキシャル・シリコン層2との界面にN+型の埋め込みシリコン層3が形成されている。エピタキシャル・シリコン層2上には、約1000nmの膜厚を有するLOCOS膜4が形成され、このLOCOS膜4上にゲート電極5が形成されている。LOCOS膜4の左側のエピタキシャル・シリコン層2の表面にはP型の第1のドリフト層(P+L)6が形成され、ゲート電極5を間に挟んでLOCOS膜4の右側のエピタキシャル・シリコン層2の表面には、第1のドリフト層6と対向してP+型のソース層(PSD)7が配置されている。ソース層7の右側にはエピタキシャル・シリコン層2をソース電位に設定するためのN+層(NSD)8が形成されている。
The structure of the high voltage MOS transistor according to the embodiment of the present invention will be described with reference to FIG. An N type
また、第1のドリフト層6より深くエピタキシャル・シリコン層2の中に拡散され、第1のドリフト層6の下方からLOCOS膜4の左側下方へ延びるP型の第2のドリフト層(SP+L)9が形成されている。LOCOS膜4の左端下方の第2のドリフト層9の下部には凹部Rが形成されている。
Further, a P-type second drift layer (SP + L) 9 is diffused deeper than the
また、この第2のドリフト層9と同時に形成され、ソース層7の下方からLOCOS膜4の右側下方へ延びる低濃度ソース層10が形成されている。LOCOS膜4の下方の第2のドリフト層9と低濃度ソース層10との間には、LOCOS膜4の下部に接してエピタキシャル・シリコン層2より高濃度のN型のチャネル不純物層(FN)11が形成されている。
Further, a low
第1及び第2のドリフト層6,9の左側には、これらと接触してP型のドレイン層12が形成されている。ドレイン層12は3つのP型層(PSD層、SP+D層、P+D層)からなり、表面のPSD層が最も高濃度であり、その下方のSP+D層が次に高濃度であり、その下方のP+D層が最も低濃度である。このようにドレイン層12に濃度勾配をつけることにより、ドレイン層12の空乏層の拡がりを大きくして高耐圧化を図っている。
On the left side of the first and
また、ゲート電極5を覆って、約1000nmの膜厚を有する第1の層間絶縁膜13が形成され、ドレイン層12のPSD層上の第1の層間絶縁膜13にコンタクトホールCH1が開口されている。このコンタクトホールCH1を通して、ドレイン層12のPSD層にコンタクトするアルミニウム等の第1層金属層からなるドレイン電極14が形成されている。また、ソース層7及びN+層8上の第1の層間絶縁膜13にコンタクトホールCH2が開口されている。このコンタクトホールCH2を通して、ソース層7及びN+層8にコンタクトするアルミニウム等の第1層金属層からなるソース電極15が形成されている。
A first
また、ゲート電極5の一部上から、第1の層間絶縁膜13、及び約1000nmの膜厚を有する第2の層間絶縁膜16を介して第1のドリフト層6上に延びたフィールドプレート17が形成されている。フィールドプレート17はアルミニウム等からなる第2層金属層で形成され、ソース電位に設定されている。フィールドプレート17は第1及び第2のドリフト層6,9とエピタキシャル・シリコン層2との間の空乏層を拡大する働きをする。フィールドプレート17を第2層金属層で形成するのは、第1層金属層で形成すると、LOCOS膜4の端で電界集中が起こり、ソース・ドレイン耐圧が低下するからである。
A
上述の高耐圧MOSトランジスタは、ゲート絶縁膜として厚いLOCOS膜4を用いているので約200Vという高いゲート耐圧を有する。また、低濃度ドレイン層を第1及び第2のドリフト層6,9の2層で形成しているので、トランジスタのオン抵抗を低減できる。
The high breakdown voltage MOS transistor described above has a high gate breakdown voltage of about 200 V because the
また、第2のドリフト層9の下部に凹部Rを形成したので、LOCOS膜4の端下でのP型不純物濃度が局所的に低下するとともに、第2のドリフト層9の凹部Rとエピタキシャル・シリコン層2とのPN接合面積も大きくなるので、ドレイン電圧が印加されたときに空乏層の広がりが大きくなる。これに加えてフィールドプレート17による空乏層拡大の効果もある。この空乏層は、エピタキシャル・シリコン層2の中へも広がるが、単結晶シリコン基板1とエピタキシャル・シリコン層2との界面にN+型の埋め込みシリコン層3が形成されているので、空乏層が単結晶シリコン基板1へ到達するのが防止される。これらの相乗効果により、約280Vという高いソース・ドレイン耐圧を得ることができる。第2のドリフト層9に凹部Rを形成したことにより、オン抵抗は少し高くなるが、それは許容できる程度であり、第2のドリフト層9の濃度を上げることにより補償することができる。
Further, since the recess R is formed below the
また、図11に示すように、第1のドリフト層6をLOCOS膜4の左端から、オフセット長OFだけ離して形成することにより、電界の高いLOCOS膜4の端でPN接合ブレークダウンが起こるのを防止して、さらにソース・ドレイン耐圧を向上させることができる。
In addition, as shown in FIG. 11, by forming the
次に、図10の高耐圧MOSトランジスタの製造方法について図面を参照しながら説明する。図1に示すように、P型の単結晶シリコン基板1の表面にN型不純物を高濃度にイオン注入し、その表面にN型のエピタキシャル・シリコン層2をエピタキシャル成長させる。すると、単結晶シリコン基板1とエピタキシャル・シリコン層2の界面にN+型の埋め込みシリコン層3が形成される。エピタキシャル・シリコン層2の表面には熱酸化によるダミー酸化膜20が形成される。
Next, a method for manufacturing the high voltage MOS transistor of FIG. 10 will be described with reference to the drawings. As shown in FIG. 1, N-type impurities are ion-implanted at a high concentration on the surface of a P-type single
次に、イオン注入により、第2のドリフト層9、低濃度ソース層10及びN型のチャネル不純物層11を図10に対応してそれぞれの領域に形成する。図2では、ホトレジスト層21をマスクとしてボロン(B+)のイオン注入を行うことにより第2のドリフト層9、低濃度ソース層10を形成する工程を示している。第2のドリフト層9をイオン注入で形成する際に、ホトレジスト片21Aを形成しておくことにより、そのホトレジスト片21Aの下方にそのホトレジスト幅に応じたスリットSLが形成される。チャネル不純物層11はリン(P+)のイオン注入をdose量5×1015/cm2の条件で行うことにより形成される。
Next, the
次に、図3に示すように、ホトレジスト層21及びダミー酸化膜20を除去した後に、選択酸化により、約1000nmの膜厚を有するLOCOS膜4を形成する。LOCOS膜4の左端は第2のドリフト層9のスリットSLの中に入る。その後、90nmの膜厚を有するゲート酸化膜22を形成する。そして、このLOCOS膜4上に約400nmの膜厚を有するゲート電極5を形成する。ゲート電極5はポリシリコン、高融点金属シリサイド等で形成される。
Next, as shown in FIG. 3, after removing the
次に、図4に示すように、図10のドレイン層12の形成領域に対応する開口を有するホトレジスト層23を形成する。このホトレジスト層23をマスクとして、ボロン(B+)のイオン注入によりドレイン層12のP+D層を形成する。ボロン(B+)のdose量は約1×1013/cm2である。
Next, as shown in FIG. 4, a
次に、図5に示すように、ホトレジスト層23を除去した後に、1180℃の温度で、N2雰囲気中で4時間の熱拡散を行う。これにより、第2のドリフト層9、チャネル不純物層11及びP+D層が深く拡散される。この熱拡散により、ボロンの横方向拡散が起こってスリットSLの幅が狭まっていき、最終的にはスリットSLの上部がボロンで埋められて、第2のドリフト層9の下部に凹部Rが形成される。
Next, as shown in FIG. 5, after removing the
次に、図6に示すように、ホトレジスト層24を形成し、このホトレジスト層24をマスクとして、ボロン(B+)のイオン注入により、P+D層の中にSP+D層を形成する。そして、ホトレジスト層24を除去し、1050℃の温度で5時間の熱拡散を行う。次に、図7に示すように、ドレイン側に開口部を有するホトレジスト層25を形成し、このホトレジスト層25をマスクとして、ボロン(B+)のイオン注入により第2のドリフト層9の表面に第1のドリフト層6を形成する。
Next, as shown in FIG. 6, a
次に、図8に示すように、ホトレジスト層25を除去した後に、N+層8形成領域に対応した開口を有するホトレジスト層26を形成し、このホトレジスト層26をマスクとしてリン(B+)のイオン注入によりN+層8を形成する。
Next, as shown in FIG. 8, after the
次に、図9に示すように、ドレイン層12のPSD層の形成領域、ソース層7の形成領域に対応する開口を有するホトレジスト層27を形成し、このホトレジスト層27をマスクとしてボロン(B+)のイオン注入により、ドレイン層12のPSD層、ソース層7を形成する。ボロン(B+)のdose量は約1×1015/cm2である。
Next, as shown in FIG. 9, a
次に、図10に示すように、ゲート電極5を覆って、約1000nmの膜厚を有する第1の層間絶縁膜13がCVDにより形成され、ドレイン層12のPSD層上の第1の層間絶縁膜13、ゲート酸化膜22にコンタクトホールCH1がエッチングにより開口される。このコンタクトホールCH1を通して、ドレイン層12のPSD層にコンタクトするアルミニウム等の第1層金属層からなるドレイン電極14が形成される。また、ソース層7及びN+層8上の第1の層間絶縁膜13、ゲート酸化膜20にコンタクトホールCH2がエッチングにより開口されている。このコンタクトホールCH2を通して、ソース層7及びN+層8にコンタクトするアルミニウム等の第1層金属層からなるソース電極15が形成される。次に、全面に約1000nmの膜厚を有する第2の層間絶縁膜16が形成される。さらに、ゲート電極5の一部上から、第1の層間絶縁膜13、及び第2の層間絶縁膜16を介して第1のドリフト層6の一部上に延びるフィールドプレート17が形成される。
Next, as shown in FIG. 10, a first
Claims (6)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009105942A JP2009164651A (en) | 2009-04-24 | 2009-04-24 | Semiconductor apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009105942A JP2009164651A (en) | 2009-04-24 | 2009-04-24 | Semiconductor apparatus |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006048374A Division JP4989085B2 (en) | 2006-02-24 | 2006-02-24 | Semiconductor device and manufacturing method thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009164651A true JP2009164651A (en) | 2009-07-23 |
Family
ID=40966808
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009105942A Pending JP2009164651A (en) | 2009-04-24 | 2009-04-24 | Semiconductor apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009164651A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011108797A (en) * | 2009-11-17 | 2011-06-02 | Ptek Technology Co Ltd | Trench type power mos transistor and manufacturing method of the same |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04356965A (en) * | 1991-06-03 | 1992-12-10 | Sony Corp | Semiconductor device |
JPH0689903A (en) * | 1992-09-08 | 1994-03-29 | New Japan Radio Co Ltd | Manufacture of mos field-effect transistor |
JPH0738097A (en) * | 1993-07-12 | 1995-02-07 | Philips Electron Nv | Semiconductor device with mos transistor with drain region extended for high voltage |
JPH10321857A (en) * | 1997-03-17 | 1998-12-04 | Fuji Electric Co Ltd | Mos semiconductor device having high breakdown strength |
JPH11121742A (en) * | 1997-10-15 | 1999-04-30 | Toshiba Corp | High-breakdown volage semiconductor device |
JPH11163336A (en) * | 1997-11-28 | 1999-06-18 | Nec Corp | Semiconductor device |
JP2003101022A (en) * | 2001-09-27 | 2003-04-04 | Toshiba Corp | Power semiconductor device |
JP2005535113A (en) * | 2002-07-31 | 2005-11-17 | フリースケール セミコンダクター インコーポレイテッド | Field effect transistor and manufacturing method thereof |
-
2009
- 2009-04-24 JP JP2009105942A patent/JP2009164651A/en active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04356965A (en) * | 1991-06-03 | 1992-12-10 | Sony Corp | Semiconductor device |
JPH0689903A (en) * | 1992-09-08 | 1994-03-29 | New Japan Radio Co Ltd | Manufacture of mos field-effect transistor |
JPH0738097A (en) * | 1993-07-12 | 1995-02-07 | Philips Electron Nv | Semiconductor device with mos transistor with drain region extended for high voltage |
JPH10321857A (en) * | 1997-03-17 | 1998-12-04 | Fuji Electric Co Ltd | Mos semiconductor device having high breakdown strength |
JPH11121742A (en) * | 1997-10-15 | 1999-04-30 | Toshiba Corp | High-breakdown volage semiconductor device |
JPH11163336A (en) * | 1997-11-28 | 1999-06-18 | Nec Corp | Semiconductor device |
JP2003101022A (en) * | 2001-09-27 | 2003-04-04 | Toshiba Corp | Power semiconductor device |
JP2005535113A (en) * | 2002-07-31 | 2005-11-17 | フリースケール セミコンダクター インコーポレイテッド | Field effect transistor and manufacturing method thereof |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011108797A (en) * | 2009-11-17 | 2011-06-02 | Ptek Technology Co Ltd | Trench type power mos transistor and manufacturing method of the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5307973B2 (en) | Semiconductor device | |
US8174066B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
JPH0897411A (en) | Lateral trench mos fet having high withstanding voltage and its manufacture | |
JP4989085B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2008159916A (en) | Semiconductor device | |
JP2007088334A (en) | Semiconductor device and its manufacturing method | |
JP2009272453A (en) | Transistor, semiconductor apparatus, and method of manufacturing the same | |
JP2009152442A (en) | Semiconductor device and method for manufacturing thereof | |
JP2004335812A (en) | High breakdown voltage semiconductor device and its manufacturing method | |
KR101530579B1 (en) | Semiconductor device and method for manufacturing the same | |
JP2010182762A (en) | Semiconductor element and method for manufacturing same | |
JP2009032905A (en) | Semiconductor device and its manufacturing method | |
KR100940643B1 (en) | Method of fabricating semiconductor device | |
JP5390760B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP2009164651A (en) | Semiconductor apparatus | |
KR101702668B1 (en) | Semiconductor device | |
KR20090025757A (en) | Dmos transistor and fabrication method thereof | |
KR100840787B1 (en) | Semiconductor device and method of manufacturing the same | |
JP2013122948A (en) | Semiconductor device and manufacturing method of the same | |
JP2010199424A (en) | Semiconductor device, and manufacturing method of the same | |
JP2011210905A (en) | Method for manufacturing semiconductor device | |
JP2005026391A (en) | Mos semiconductor device | |
KR101371491B1 (en) | Semiconductor device and method manufacturing the same | |
JP2015225877A (en) | Semiconductor device | |
JP2007184360A (en) | Semiconductor device, and method of manufacturing same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090427 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20110530 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120619 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20121113 |