JP2009164651A - Semiconductor apparatus - Google Patents

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Seishi Nakatani
清史 中谷
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Sanyo Electric Co Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a high voltage MOS transistor having a high gate voltage, a high source/drain voltage, and a low on-state resistance. <P>SOLUTION: The high voltage MOS transistor has a gate electrode 5 on an epitaxial silicon layer 2 via a LOCOS film 4. A P-type first drift layer 6 is formed at the left side of the LOCOS film 4. A P<SP>+</SP>-type source layer 7 opposite to the first drift layer 6 is disposed on the surface of the epitaxial silicon layer 2 of the right side of the LOCOS film 4 holding the gate electrode 5. A P-type second drift layer 9 diffused into the epitaxial layer deeper than the first drift layer 6, and extending to the lower side of the left side of the LOCOS film 4 from the lower side of the first drift layer 6 is formed. A drain layer 12 contacted to the first drift layer 6 and the second drift layer 9 is formed. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は半導体装置に関し、特に、高耐圧のMOSトランジスタの構造に関する。 The present invention relates to a semiconductor device , and more particularly to a structure of a high breakdown voltage MOS transistor .

高耐圧MOSトランジスタは、高いソース・ドレイン耐圧、あるいは高いゲート耐圧を有しており、LCDドライバー等の各種ドライバーや電源回路等に広く用いられている。近年、高いソース・ドレイン耐圧と高いゲート耐圧とを併せ持つ高耐圧トランジスタが要望されている。そこで、本来はフィールド絶縁膜であるLOCOS膜(Local Oxidation Silicon)をゲート絶縁膜として用いてゲート耐圧を向上させるとともに、低濃度のドレイン層を設けることによりソース・ドレイン耐圧の向上が図られている。   High breakdown voltage MOS transistors have a high source / drain breakdown voltage or a high gate breakdown voltage, and are widely used in various drivers such as LCD drivers, power supply circuits, and the like. In recent years, there has been a demand for a high breakdown voltage transistor having both a high source / drain breakdown voltage and a high gate breakdown voltage. Therefore, the gate breakdown voltage is improved by using a LOCOS film (Local Oxidation Silicon) which is originally a field insulating film as a gate insulating film, and the source / drain breakdown voltage is improved by providing a low-concentration drain layer. .

高耐圧MOSトランジスタについては、特許文献1に記載されている。   The high voltage MOS transistor is described in Patent Document 1.

特開2004−39774号公報JP 2004-39774 A

しかしながら、更なる高耐圧MOSトランジスタを実現したいという問題があった。 However, there is a problem that it is desired to realize a further high voltage MOS transistor .

そこで、本発明の半導体装置は、第1導電型の半導体層上にフィールド絶縁膜を介して形成されたゲート電極と、第2導電型の第1のドリフト層と、前記ゲート電極を間に挟んで前記第1のドリフト層と対向して配置されたソース層と、前記第1のドリフト層より深く前記半導体層中に拡散され、前記第1のドリフト層の下方からフィールド絶縁膜の下方へ延びる第2の導電型の第2のドリフト層と、前記第1のドリフト層及び前記第2のドリフト層と接触したドレイン層を備えることを特徴とするものである。 Therefore, a semiconductor device according to the present invention sandwiches a gate electrode formed on a first conductivity type semiconductor layer via a field insulating film, a second conductivity type first drift layer, and the gate electrode. And a source layer disposed opposite to the first drift layer, and diffused into the semiconductor layer deeper than the first drift layer and extend from below the first drift layer to below the field insulating film. a second conductive type second drift layer, and is characterized in further comprising a drain layer in contact with the first drift layer and the second drift layer.

本発明によれば、高いゲート耐圧及びソース・ドレイン耐圧を有するとともに、低いオン抵抗を有した高耐圧MOSトランジスタを提供することができる。 According to the present invention, it is possible to provide a high breakdown voltage MOS transistor having a high gate breakdown voltage, a source / drain breakdown voltage, and a low on-resistance.

本発明の実施の形態による半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device by embodiment of this invention. 本発明の実施の形態による半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device by embodiment of this invention. 本発明の実施の形態による半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device by embodiment of this invention. 本発明の実施の形態による半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device by embodiment of this invention. 本発明の実施の形態による半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device by embodiment of this invention. 本発明の実施の形態による半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device by embodiment of this invention. 本発明の実施の形態による半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device by embodiment of this invention. 本発明の実施の形態による半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device by embodiment of this invention. 本発明の実施の形態による半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device by embodiment of this invention. 本発明の実施の形態による半導体装置を説明する断面図である。It is sectional drawing explaining the semiconductor device by embodiment of this invention. 本発明の実施の形態による半導体装置を説明する断面図である。It is sectional drawing explaining the semiconductor device by embodiment of this invention.

1 単結晶シリコン基板 2 エピタキシャル・シリコン層
3 埋め込みシリコン層 4 LOCOS膜 5 ゲート電極
6 第1のドリフト層 7 ソース層 8 N+層
9 第2のドリフト層 10 低濃度ソース層 11 チャネル不純物層 12 ドレイン層 13 第1の層間絶縁膜 14 ドレイン電極 15 ソース電極 16 第2の層間絶縁膜 17 フィールドプレート 20 ダミー酸化膜 21,23,24,25,26,27 ホトレジスト層 21A ホトレジスト片 22 ゲート酸化膜 CH1,CH2 コンタクトホール OF オフセット長
SL スリット
DESCRIPTION OF SYMBOLS 1 Single crystal silicon substrate 2 Epitaxial silicon layer 3 Embedded silicon layer 4 LOCOS film 5 Gate electrode 6 1st drift layer 7 Source layer 8 N + layer 9 2nd drift layer 10 Lightly doped source layer 11 Channel impurity layer 12 Drain layer 13 First Interlayer Insulating Film 14 Drain Electrode 15 Source Electrode 16 Second Interlayer Insulating Film 17 Field Plate 20 Dummy Oxide Film 21, 23, 24, 25, 26, 27 Photoresist Layer 21A Photoresist Piece 22 Gate Oxide Film CH1, CH2 Contact hole OF Offset length SL Slit

本発明の実施の形態による高耐圧MOSトランジスタの構造について、図10を参照しながら説明する。P型の単結晶シリコン基板1上にN型のエピタキシャル・シリコン層2がエピタキシャル成長され、単結晶シリコン基板1とエピタキシャル・シリコン層2との界面にN+型の埋め込みシリコン層3が形成されている。エピタキシャル・シリコン層2上には、約1000nmの膜厚を有するLOCOS膜4が形成され、このLOCOS膜4上にゲート電極5が形成されている。LOCOS膜4の左側のエピタキシャル・シリコン層2の表面にはP型の第1のドリフト層(P+L)6が形成され、ゲート電極5を間に挟んでLOCOS膜4の右側のエピタキシャル・シリコン層2の表面には、第1のドリフト層6と対向してP+型のソース層(PSD)7が配置されている。ソース層7の右側にはエピタキシャル・シリコン層2をソース電位に設定するためのN+層(NSD)8が形成されている。   The structure of the high voltage MOS transistor according to the embodiment of the present invention will be described with reference to FIG. An N type epitaxial silicon layer 2 is epitaxially grown on a P type single crystal silicon substrate 1, and an N + type buried silicon layer 3 is formed at the interface between the single crystal silicon substrate 1 and the epitaxial silicon layer 2. A LOCOS film 4 having a thickness of about 1000 nm is formed on the epitaxial silicon layer 2, and a gate electrode 5 is formed on the LOCOS film 4. A P-type first drift layer (P + L) 6 is formed on the surface of the epitaxial silicon layer 2 on the left side of the LOCOS film 4, and the epitaxial silicon layer 2 on the right side of the LOCOS film 4 with the gate electrode 5 interposed therebetween. On the surface, a P + type source layer (PSD) 7 is arranged opposite to the first drift layer 6. An N + layer (NSD) 8 for setting the epitaxial silicon layer 2 to the source potential is formed on the right side of the source layer 7.

また、第1のドリフト層6より深くエピタキシャル・シリコン層2の中に拡散され、第1のドリフト層6の下方からLOCOS膜4の左側下方へ延びるP型の第2のドリフト層(SP+L)9が形成されている。LOCOS膜4の左端下方の第2のドリフト層9の下部には凹部Rが形成されている。   Further, a P-type second drift layer (SP + L) 9 is diffused deeper than the first drift layer 6 into the epitaxial silicon layer 2 and extends from below the first drift layer 6 to the lower left side of the LOCOS film 4. Is formed. A recess R is formed below the second drift layer 9 below the left end of the LOCOS film 4.

また、この第2のドリフト層9と同時に形成され、ソース層7の下方からLOCOS膜4の右側下方へ延びる低濃度ソース層10が形成されている。LOCOS膜4の下方の第2のドリフト層9と低濃度ソース層10との間には、LOCOS膜4の下部に接してエピタキシャル・シリコン層2より高濃度のN型のチャネル不純物層(FN)11が形成されている。   Further, a low concentration source layer 10 formed simultaneously with the second drift layer 9 and extending from the lower side of the source layer 7 to the lower right side of the LOCOS film 4 is formed. Between the second drift layer 9 below the LOCOS film 4 and the low-concentration source layer 10, the N-type channel impurity layer (FN) having a higher concentration than the epitaxial silicon layer 2 is in contact with the lower part of the LOCOS film 4. 11 is formed.

第1及び第2のドリフト層6,9の左側には、これらと接触してP型のドレイン層12が形成されている。ドレイン層12は3つのP型層(PSD層、SP+D層、P+D層)からなり、表面のPSD層が最も高濃度であり、その下方のSP+D層が次に高濃度であり、その下方のP+D層が最も低濃度である。このようにドレイン層12に濃度勾配をつけることにより、ドレイン層12の空乏層の拡がりを大きくして高耐圧化を図っている。   On the left side of the first and second drift layers 6 and 9, a P-type drain layer 12 is formed in contact with them. The drain layer 12 is composed of three P-type layers (PSD layer, SP + D layer, and P + D layer). The surface PSD layer has the highest concentration, the SP + D layer below it has the next highest concentration, and the P + D below it. The layer has the lowest concentration. By providing a concentration gradient in the drain layer 12 in this way, the spread of the depletion layer of the drain layer 12 is increased to increase the breakdown voltage.

また、ゲート電極5を覆って、約1000nmの膜厚を有する第1の層間絶縁膜13が形成され、ドレイン層12のPSD層上の第1の層間絶縁膜13にコンタクトホールCH1が開口されている。このコンタクトホールCH1を通して、ドレイン層12のPSD層にコンタクトするアルミニウム等の第1層金属層からなるドレイン電極14が形成されている。また、ソース層7及びN+層8上の第1の層間絶縁膜13にコンタクトホールCH2が開口されている。このコンタクトホールCH2を通して、ソース層7及びN+層8にコンタクトするアルミニウム等の第1層金属層からなるソース電極15が形成されている。   A first interlayer insulating film 13 having a thickness of about 1000 nm is formed so as to cover the gate electrode 5, and a contact hole CH 1 is opened in the first interlayer insulating film 13 on the PSD layer of the drain layer 12. Yes. A drain electrode 14 made of a first metal layer such as aluminum that contacts the PSD layer of the drain layer 12 is formed through the contact hole CH1. In addition, a contact hole CH2 is opened in the first interlayer insulating film 13 on the source layer 7 and the N + layer 8. Through this contact hole CH2, a source electrode 15 made of a first metal layer such as aluminum that contacts the source layer 7 and the N + layer 8 is formed.

また、ゲート電極5の一部上から、第1の層間絶縁膜13、及び約1000nmの膜厚を有する第2の層間絶縁膜16を介して第1のドリフト層6上に延びたフィールドプレート17が形成されている。フィールドプレート17はアルミニウム等からなる第2層金属層で形成され、ソース電位に設定されている。フィールドプレート17は第1及び第2のドリフト層6,9とエピタキシャル・シリコン層2との間の空乏層を拡大する働きをする。フィールドプレート17を第2層金属層で形成するのは、第1層金属層で形成すると、LOCOS膜4の端で電界集中が起こり、ソース・ドレイン耐圧が低下するからである。   A field plate 17 extends from a part of the gate electrode 5 to the first drift layer 6 through the first interlayer insulating film 13 and the second interlayer insulating film 16 having a thickness of about 1000 nm. Is formed. The field plate 17 is formed of a second metal layer made of aluminum or the like and is set to a source potential. The field plate 17 serves to expand the depletion layer between the first and second drift layers 6 and 9 and the epitaxial silicon layer 2. The reason why the field plate 17 is formed of the second metal layer is that when it is formed of the first metal layer, electric field concentration occurs at the end of the LOCOS film 4 and the source / drain breakdown voltage is lowered.

上述の高耐圧MOSトランジスタは、ゲート絶縁膜として厚いLOCOS膜4を用いているので約200Vという高いゲート耐圧を有する。また、低濃度ドレイン層を第1及び第2のドリフト層6,9の2層で形成しているので、トランジスタのオン抵抗を低減できる。   The high breakdown voltage MOS transistor described above has a high gate breakdown voltage of about 200 V because the thick LOCOS film 4 is used as the gate insulating film. In addition, since the low-concentration drain layer is formed of the first and second drift layers 6 and 9, the on-resistance of the transistor can be reduced.

また、第2のドリフト層9の下部に凹部Rを形成したので、LOCOS膜4の端下でのP型不純物濃度が局所的に低下するとともに、第2のドリフト層9の凹部Rとエピタキシャル・シリコン層2とのPN接合面積も大きくなるので、ドレイン電圧が印加されたときに空乏層の広がりが大きくなる。これに加えてフィールドプレート17による空乏層拡大の効果もある。この空乏層は、エピタキシャル・シリコン層2の中へも広がるが、単結晶シリコン基板1とエピタキシャル・シリコン層2との界面にN+型の埋め込みシリコン層3が形成されているので、空乏層が単結晶シリコン基板1へ到達するのが防止される。これらの相乗効果により、約280Vという高いソース・ドレイン耐圧を得ることができる。第2のドリフト層9に凹部Rを形成したことにより、オン抵抗は少し高くなるが、それは許容できる程度であり、第2のドリフト層9の濃度を上げることにより補償することができる。   Further, since the recess R is formed below the second drift layer 9, the P-type impurity concentration under the end of the LOCOS film 4 is locally reduced, and the recess R and the epitaxial region of the second drift layer 9 are epitaxially doped. Since the PN junction area with the silicon layer 2 also increases, the spread of the depletion layer increases when a drain voltage is applied. In addition to this, there is an effect of expanding the depletion layer by the field plate 17. This depletion layer also extends into the epitaxial silicon layer 2, but the N + type buried silicon layer 3 is formed at the interface between the single crystal silicon substrate 1 and the epitaxial silicon layer 2. Reaching the crystalline silicon substrate 1 is prevented. Due to these synergistic effects, a high source / drain breakdown voltage of about 280 V can be obtained. The on-resistance is slightly increased by forming the recess R in the second drift layer 9, but this is only acceptable, and can be compensated by increasing the concentration of the second drift layer 9.

また、図11に示すように、第1のドリフト層6をLOCOS膜4の左端から、オフセット長OFだけ離して形成することにより、電界の高いLOCOS膜4の端でPN接合ブレークダウンが起こるのを防止して、さらにソース・ドレイン耐圧を向上させることができる。   In addition, as shown in FIG. 11, by forming the first drift layer 6 away from the left end of the LOCOS film 4 by the offset length OF, a PN junction breakdown occurs at the end of the LOCOS film 4 having a high electric field. And the source / drain breakdown voltage can be further improved.

次に、図10の高耐圧MOSトランジスタの製造方法について図面を参照しながら説明する。図1に示すように、P型の単結晶シリコン基板1の表面にN型不純物を高濃度にイオン注入し、その表面にN型のエピタキシャル・シリコン層2をエピタキシャル成長させる。すると、単結晶シリコン基板1とエピタキシャル・シリコン層2の界面にN+型の埋め込みシリコン層3が形成される。エピタキシャル・シリコン層2の表面には熱酸化によるダミー酸化膜20が形成される。   Next, a method for manufacturing the high voltage MOS transistor of FIG. 10 will be described with reference to the drawings. As shown in FIG. 1, N-type impurities are ion-implanted at a high concentration on the surface of a P-type single crystal silicon substrate 1, and an N-type epitaxial silicon layer 2 is epitaxially grown on the surface. Then, an N + type buried silicon layer 3 is formed at the interface between the single crystal silicon substrate 1 and the epitaxial silicon layer 2. A dummy oxide film 20 is formed on the surface of the epitaxial silicon layer 2 by thermal oxidation.

次に、イオン注入により、第2のドリフト層9、低濃度ソース層10及びN型のチャネル不純物層11を図10に対応してそれぞれの領域に形成する。図2では、ホトレジスト層21をマスクとしてボロン(B+)のイオン注入を行うことにより第2のドリフト層9、低濃度ソース層10を形成する工程を示している。第2のドリフト層9をイオン注入で形成する際に、ホトレジスト片21Aを形成しておくことにより、そのホトレジスト片21Aの下方にそのホトレジスト幅に応じたスリットSLが形成される。チャネル不純物層11はリン(P+)のイオン注入をdose量5×1015/cmの条件で行うことにより形成される。 Next, the second drift layer 9, the low concentration source layer 10, and the N-type channel impurity layer 11 are formed in the respective regions corresponding to FIG. 10 by ion implantation. FIG. 2 shows a process of forming the second drift layer 9 and the low-concentration source layer 10 by performing boron (B +) ion implantation using the photoresist layer 21 as a mask. When the second drift layer 9 is formed by ion implantation, by forming the photoresist piece 21A, a slit SL corresponding to the width of the photoresist is formed below the photoresist piece 21A. The channel impurity layer 11 is formed by performing ion implantation of phosphorus (P +) under the condition of a dose amount of 5 × 10 15 / cm 2 .

次に、図3に示すように、ホトレジスト層21及びダミー酸化膜20を除去した後に、選択酸化により、約1000nmの膜厚を有するLOCOS膜4を形成する。LOCOS膜4の左端は第2のドリフト層9のスリットSLの中に入る。その後、90nmの膜厚を有するゲート酸化膜22を形成する。そして、このLOCOS膜4上に約400nmの膜厚を有するゲート電極5を形成する。ゲート電極5はポリシリコン、高融点金属シリサイド等で形成される。   Next, as shown in FIG. 3, after removing the photoresist layer 21 and the dummy oxide film 20, a LOCOS film 4 having a thickness of about 1000 nm is formed by selective oxidation. The left end of the LOCOS film 4 enters the slit SL of the second drift layer 9. Thereafter, a gate oxide film 22 having a thickness of 90 nm is formed. Then, a gate electrode 5 having a thickness of about 400 nm is formed on the LOCOS film 4. The gate electrode 5 is formed of polysilicon, refractory metal silicide or the like.

次に、図4に示すように、図10のドレイン層12の形成領域に対応する開口を有するホトレジスト層23を形成する。このホトレジスト層23をマスクとして、ボロン(B+)のイオン注入によりドレイン層12のP+D層を形成する。ボロン(B+)のdose量は約1×1013/cmである。 Next, as shown in FIG. 4, a photoresist layer 23 having an opening corresponding to the formation region of the drain layer 12 in FIG. 10 is formed. Using the photoresist layer 23 as a mask, a P + D layer of the drain layer 12 is formed by ion implantation of boron (B +). The dose of boron (B +) is about 1 × 10 13 / cm 2 .

次に、図5に示すように、ホトレジスト層23を除去した後に、1180℃の温度で、N雰囲気中で4時間の熱拡散を行う。これにより、第2のドリフト層9、チャネル不純物層11及びP+D層が深く拡散される。この熱拡散により、ボロンの横方向拡散が起こってスリットSLの幅が狭まっていき、最終的にはスリットSLの上部がボロンで埋められて、第2のドリフト層9の下部に凹部Rが形成される。 Next, as shown in FIG. 5, after removing the photoresist layer 23, thermal diffusion is performed at 1180 ° C. in an N 2 atmosphere for 4 hours. Thereby, the second drift layer 9, the channel impurity layer 11, and the P + D layer are deeply diffused. Due to this thermal diffusion, the lateral diffusion of boron occurs, and the width of the slit SL is narrowed. Finally, the upper portion of the slit SL is filled with boron, and the concave portion R is formed in the lower portion of the second drift layer 9. Is done.

次に、図6に示すように、ホトレジスト層24を形成し、このホトレジスト層24をマスクとして、ボロン(B+)のイオン注入により、P+D層の中にSP+D層を形成する。そして、ホトレジスト層24を除去し、1050℃の温度で5時間の熱拡散を行う。次に、図7に示すように、ドレイン側に開口部を有するホトレジスト層25を形成し、このホトレジスト層25をマスクとして、ボロン(B+)のイオン注入により第2のドリフト層9の表面に第1のドリフト層6を形成する。   Next, as shown in FIG. 6, a photoresist layer 24 is formed, and an SP + D layer is formed in the P + D layer by boron (B +) ion implantation using the photoresist layer 24 as a mask. Then, the photoresist layer 24 is removed, and thermal diffusion is performed at a temperature of 1050 ° C. for 5 hours. Next, as shown in FIG. 7, a photoresist layer 25 having an opening on the drain side is formed. Using this photoresist layer 25 as a mask, boron (B +) ions are implanted on the surface of the second drift layer 9. 1 drift layer 6 is formed.

次に、図8に示すように、ホトレジスト層25を除去した後に、N+層8形成領域に対応した開口を有するホトレジスト層26を形成し、このホトレジスト層26をマスクとしてリン(B+)のイオン注入によりN+層8を形成する。   Next, as shown in FIG. 8, after the photoresist layer 25 is removed, a photoresist layer 26 having an opening corresponding to the N + layer 8 formation region is formed, and phosphorus (B +) ion implantation is performed using this photoresist layer 26 as a mask. Thus, the N + layer 8 is formed.

次に、図9に示すように、ドレイン層12のPSD層の形成領域、ソース層7の形成領域に対応する開口を有するホトレジスト層27を形成し、このホトレジスト層27をマスクとしてボロン(B+)のイオン注入により、ドレイン層12のPSD層、ソース層7を形成する。ボロン(B+)のdose量は約1×1015/cmである。 Next, as shown in FIG. 9, a photoresist layer 27 having openings corresponding to the formation region of the PSD layer of the drain layer 12 and the formation region of the source layer 7 is formed, and boron (B +) is formed using this photoresist layer 27 as a mask. The PSD layer and the source layer 7 of the drain layer 12 are formed by ion implantation. The dose of boron (B +) is about 1 × 10 15 / cm 2 .

次に、図10に示すように、ゲート電極5を覆って、約1000nmの膜厚を有する第1の層間絶縁膜13がCVDにより形成され、ドレイン層12のPSD層上の第1の層間絶縁膜13、ゲート酸化膜22にコンタクトホールCH1がエッチングにより開口される。このコンタクトホールCH1を通して、ドレイン層12のPSD層にコンタクトするアルミニウム等の第1層金属層からなるドレイン電極14が形成される。また、ソース層7及びN+層8上の第1の層間絶縁膜13、ゲート酸化膜20にコンタクトホールCH2がエッチングにより開口されている。このコンタクトホールCH2を通して、ソース層7及びN+層8にコンタクトするアルミニウム等の第1層金属層からなるソース電極15が形成される。次に、全面に約1000nmの膜厚を有する第2の層間絶縁膜16が形成される。さらに、ゲート電極5の一部上から、第1の層間絶縁膜13、及び第2の層間絶縁膜16を介して第1のドリフト層6の一部上に延びるフィールドプレート17が形成される。   Next, as shown in FIG. 10, a first interlayer insulating film 13 having a thickness of about 1000 nm is formed by CVD so as to cover the gate electrode 5, and the first interlayer insulating film on the PSD layer of the drain layer 12 is formed. A contact hole CH1 is opened in the film 13 and the gate oxide film 22 by etching. Through this contact hole CH1, a drain electrode 14 made of a first metal layer such as aluminum that contacts the PSD layer of the drain layer 12 is formed. Further, a contact hole CH2 is opened in the first interlayer insulating film 13 and the gate oxide film 20 on the source layer 7 and the N + layer 8 by etching. Through this contact hole CH2, a source electrode 15 made of a first metal layer such as aluminum that contacts the source layer 7 and the N + layer 8 is formed. Next, a second interlayer insulating film 16 having a thickness of about 1000 nm is formed on the entire surface. Further, a field plate 17 extending from a part of the gate electrode 5 to a part of the first drift layer 6 through the first interlayer insulating film 13 and the second interlayer insulating film 16 is formed.

Claims (6)

第1導電型の半導体層上にフィールド絶縁膜を介して形成されたゲート電極と、第2導電型の第1のドリフト層と、前記ゲート電極を間に挟んで前記第1のドリフト層と対向して配置されたソース層と、前記第1のドリフト層より深く前記半導体層中に拡散され、前記第1のドリフト層の下方からフィールド絶縁膜の下方へ延びる第2導電型の第2のドリフト層と、前記第1のドリフト層及び前記第2のドリフト層と接触したドレイン層を備えることを特徴とする半導体装置。 A gate electrode formed on the semiconductor layer of the first conductivity type via a field insulating film, a first drift layer of the second conductivity type, and opposed to the first drift layer with the gate electrode interposed therebetween And a second drift of a second conductivity type that is diffused into the semiconductor layer deeper than the first drift layer and extends from below the first drift layer to below the field insulating film. A semiconductor device comprising: a layer; and a drain layer in contact with the first drift layer and the second drift layer . 前記ゲート電極の一部上から前記第1のドリフト層の一部上に延びるフィールドプレートを備えることを特徴とする請求項1に記載の半導体装置。   2. The semiconductor device according to claim 1, further comprising a field plate extending from a part of the gate electrode to a part of the first drift layer. 前記フィールドプレートは第2層金属層からなることを特徴とする請求項2に記載の半導体装置。   The semiconductor device according to claim 2, wherein the field plate is formed of a second metal layer. 第1のドリフト層は前記フィールド絶縁膜の端から離れて配置されていることを特徴とする請求項1、2、3のいずれかに記載の半導体装置。 4. The semiconductor device according to claim 1 , wherein the first drift layer is disposed away from an end of the field insulating film. 前記フィールド絶縁膜の下部に接して前記半導体層より高濃度の第1導電型のチャネル不純物層が形成されていることを特徴とする請求項1、2、3、4いずれかに記載の半導体装置。   5. The semiconductor device according to claim 1, wherein a channel impurity layer having a first conductivity type higher in concentration than the semiconductor layer is formed in contact with a lower portion of the field insulating film. . 前記半導体層は、第2導電型の単結晶半導体基板上にエピタキシャル成長されたエピタキシャル半導体層であり、前記単結晶半導体基板と前記半導体層の界面に前記半導体層より高濃度の第1導電型の埋め込み半導体層が形成されていることを特徴とする請求項1、2、3、4、5のいずれかに記載の半導体装置。 The semiconductor layer is an epitaxial semiconductor layer epitaxially grown on a second-conductivity-type single crystal semiconductor substrate, and a first-conductivity type buried at a higher concentration than the semiconductor layer at the interface between the single-crystal semiconductor substrate and the semiconductor layer. The semiconductor device according to claim 1, wherein a semiconductor layer is formed .
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