JP2009141396A - Hazard countermeasure circuit, output circuit and semiconductor device - Google Patents
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Abstract
Description
本発明は、複数の電源系をもつ半導体装置に関する。特に、異なる電源で動作する回路間を接続する出力回路について電源投入、切断時の出力安定化のための技術に関する。 The present invention relates to a semiconductor device having a plurality of power supply systems. In particular, the present invention relates to a technique for stabilizing output when power is turned on / off for an output circuit that connects circuits operating with different power supplies.
近年の大規模集積回路(以下、LSIと表記する。)においては、低消費電力化などを図るために、LSI内部の電源電圧の低電圧化が進んでいる。一方、他のLSIとのインタフェース電圧は各種インタフェース規格により定められていることが多い。また、LSIを使ってオンオフ制御する負荷によっては、LSI内部の電源電圧とは異なる電圧を求められる。そのため、出力回路は2電源の構成になることが多い。 In recent large-scale integrated circuits (hereinafter referred to as LSIs), the power supply voltage inside LSIs is being lowered in order to reduce power consumption and the like. On the other hand, interface voltages with other LSIs are often determined by various interface standards. Also, depending on the load that is turned on / off using the LSI, a voltage different from the power supply voltage inside the LSI is required. Therefore, the output circuit often has a configuration of two power sources.
2電源仕様の出力回路では、通常、LSI内部の電源電圧から外部とのインタフェース電圧への変換にレベルシフト回路が用いられる。2電源の投入、切断順序について、LSI内部の電源電圧が後から投入されたり、もしくは先に切断されたりすると、LSI内部の論理が不定となり外部とのインタフェース電圧への変換が一義的に定まらない。その結果、出力段のトランジスタに不要な貫通電流が生じたり、外部に接続されたディスプレイが異常発光したりするなどの問題があった。 In an output circuit with two power supplies, a level shift circuit is usually used for conversion from a power supply voltage inside the LSI to an interface voltage with the outside. 2. Regarding the power on / off sequence, if the power supply voltage inside the LSI is turned on or off later, the logic inside the LSI becomes indefinite and conversion to the interface voltage with the outside is not uniquely determined. . As a result, there are problems such as an unnecessary through current being generated in the transistor at the output stage and abnormal display of an externally connected display.
特許文献1乃至3には、このような問題に対処する技術が記載されている。 Patent Documents 1 to 3 describe techniques for dealing with such problems.
しかし、上記の特許文献1乃至3に開示された背景技術では、適切な順序で電源の投入、切断が行われた場合にも発生する出力段のトランジスタの漏れ電流によるハザード信号については考慮されていない。 However, in the background art disclosed in Patent Documents 1 to 3, the hazard signal due to the leakage current of the output stage transistor that occurs even when the power is turned on and off in an appropriate order is considered. Absent.
図3を参照して、ハザード信号の発生について説明する。図3は出力回路の一例を示す。PチャネルMOSトランジスタP11とNチャネルMOSトランジスタN11とが相補に接続され、PチャネルMOSトランジスタP12とNチャネルMOSトランジスタN12とが相補に接続される。これらのトランジスタは出力バッファ回路である。その出力はPチャネルMOSトランジスタP15のゲートに接続される。 The generation of the hazard signal will be described with reference to FIG. FIG. 3 shows an example of the output circuit. P channel MOS transistor P11 and N channel MOS transistor N11 are connected complementarily, and P channel MOS transistor P12 and N channel MOS transistor N12 are connected complementarily. These transistors are output buffer circuits. Its output is connected to the gate of a P-channel MOS transistor P15.
PチャネルMOSトランジスタP13とNチャネルMOSトランジスタN13とが相補に接続され、PチャネルMOSトランジスタP14とNチャネルMOSトランジスタN14とが相補に接続される。これらのトランジスタは出力バッファ回路である。その出力はNチャネルMOSトランジスタN15のゲートに接続される。 P channel MOS transistor P13 and N channel MOS transistor N13 are complementarily connected, and P channel MOS transistor P14 and N channel MOS transistor N14 are complementarily connected. These transistors are output buffer circuits. The output is connected to the gate of N channel MOS transistor N15.
PチャネルMOSトランジスタP11〜P15のソースは、外部とのインタフェース電圧である第2電源2に接続される。前段のレベルシフト回路(図示せず)によりLSI内部の電源電圧である第1電源1(図示せず)の電圧レベルから外部とのインタフェース電圧である第2電源2の電圧レベルへとレベル変換された信号を受けて、出力端子9から出力信号が出力される。
The sources of the P-channel MOS transistors P11 to P15 are connected to the
LSI内部の電源電圧である第1電源1が安定した状態で、外部とのインタフェース電圧である第2電源2が投入、切断されれば、前述された貫通電流などの問題は発生しない。しかし、その場合でも出力段のトランジスタの漏れ電流によるハザード信号は発生する。例えば、前段にあるLSI内部の電源電圧である第1電源1が安定した状態で、外部とのインタフェース電圧である第2電源2が投入されたときを考える。出力端子9をLレベルとしたい場合、MOSトランジスタP12、N12のゲートはLレベルとされる。外部とのインタフェース電圧である第2電源2が完全に立ち上がっていれば、PチャネルMOSトランジスタP12は完全なオン状態となる。したがって、PチャネルMOSトランジスタP15のゲートはHレベル(外部とのインタフェース電圧である第2電源2の電圧レベル)となり、P15のゲート‐ソース間電圧Vgs=0V、すなわち、P15は完全なオフ状態となる。
If the
しかし、外部とのインタフェース電圧である第2電源2が投入され、立ち上がりの途中であれば、PチャネルMOSトランジスタP12は完全なオン状態とはならない。P12のゲートはLレベルであっても、外部とのインタフェース電圧である第2電源2が不十分であると、P12のゲート‐ソース間電圧Vgsはトランジスタが完全に動作する電圧(しきい値)に満たず、P12は完全なオン状態とはならないからである。その結果、PチャネルMOSトランジスタP15のゲートはHレベル(外部とのインタフェース電圧である第2電源2の電圧レベル)に満たない。P15のゲート‐ソース間電圧Vgsは0Vとはならず、P15は完全なオフ状態とはならない。したがって、P15のソース‐ドレイン間に漏れ電流が発生し、出力端子9にハザード信号となって現れる。出力端子9をLレベルとしたい場合、ハザード信号の発生によって、接続される他のデバイスが誤作動を起こすおそれがあり、特に問題である。
However, if the
本発明は上記の課題に鑑み提案されたものである。上記のハザード信号の対策としては、LSI内部、もしくは外付けでプルダウン抵抗を付加することが考えられる。しかし、これらの対策はいずれも、通常動作時には消費電力の増大につながるなどの問題がある。本発明はこの課題をも解決するものである。本発明は、電源投入、切断時の回路の出力安定化を図り、通常動作時の消費電力の増大を抑制することが可能なハザード対策回路、出力回路および半導体装置を提供することを目的とする。 The present invention has been proposed in view of the above problems. As a countermeasure against the above hazard signal, it is conceivable to add a pull-down resistor inside the LSI or externally. However, all of these measures have problems such as an increase in power consumption during normal operation. The present invention also solves this problem. An object of the present invention is to provide a hazard countermeasure circuit, an output circuit, and a semiconductor device that can stabilize the output of a circuit when power is turned on and off, and can suppress an increase in power consumption during normal operation. .
本願の発明に係るハザード対策回路は、電源投入または/および電源切断時の回路の出力端子に現れるハザードを防止するものである。本発明のハザード対策回路は、第1電源と、第1電源に対して遅れて立ち上がりまたは/および第1電源に対して先行して立ち下がる第2電源とを供給される。本発明のハザード対策回路は、第1電源を電源電圧とするインバータと、インバータの出力がゲートに接続されるNチャネルMOSトランジスタとを備える。NチャネルMOSトランジスタは、ハザードを防止したい回路の出力端子と基準端子との間を接続する。 The hazard countermeasure circuit according to the present invention prevents a hazard that appears at the output terminal of the circuit when the power is turned on and / or turned off. The hazard countermeasure circuit of the present invention is supplied with a first power source and a second power source that rises late with respect to the first power source and / or precedes with respect to the first power source. The hazard countermeasure circuit of the present invention includes an inverter using a first power supply as a power supply voltage, and an N-channel MOS transistor whose output is connected to a gate. The N-channel MOS transistor connects between the output terminal and the reference terminal of the circuit where it is desired to prevent the hazard.
また、本願の発明に係る出力回路は、電源投入または/および電源切断時に出力端子に現れるハザードを防止するハザード対策回路を備える。ハザード対策回路は、第1電源と、第1電源に対して遅れて立ち上がりまたは/および第1電源に対して先行して立ち下がる第2電源とを供給される。ハザード対策回路は、第1電源を電源電圧とするインバータと、インバータの出力がゲートに接続されるNチャネルMOSトランジスタとを備える。NチャネルMOSトランジスタは、出力回路の出力端子と基準端子との間を接続する。 The output circuit according to the present invention includes a hazard countermeasure circuit for preventing a hazard that appears at the output terminal when the power is turned on and / or turned off. The hazard countermeasure circuit is supplied with a first power supply and a second power supply that rises late with respect to the first power supply or / and precedes the first power supply. The hazard countermeasure circuit includes an inverter using a first power supply as a power supply voltage, and an N-channel MOS transistor whose output is connected to the gate. The N channel MOS transistor connects between the output terminal of the output circuit and the reference terminal.
また、本願の発明に係る半導体装置は、電源投入または/および電源切断時に出力端子に現れるハザードを防止するハザード対策回路を備える。ハザード対策回路は、第1電源と、第1電源に対して遅れて立ち上がりまたは/および第1電源に対して先行して立ち下がる第2電源とを供給される。ハザード対策回路は、第1電源を電源電圧とするインバータと、インバータの出力がゲートに接続されるNチャネルMOSトランジスタとを備える。NチャネルMOSトランジスタは、半導体装置の出力端子と基準端子との間を接続する。 In addition, the semiconductor device according to the present invention includes a hazard countermeasure circuit that prevents a hazard that appears at the output terminal when the power is turned on and / or turned off. The hazard countermeasure circuit is supplied with a first power supply and a second power supply that rises late with respect to the first power supply or / and precedes the first power supply. The hazard countermeasure circuit includes an inverter using a first power supply as a power supply voltage, and an N-channel MOS transistor whose output is connected to the gate. The N channel MOS transistor connects between the output terminal of the semiconductor device and the reference terminal.
これにより、電源投入または/および電源切断時の回路の出力端子に現れるハザードを防止することができる。また、通常動作時に回路の消費電力の増大を招くことはない。 As a result, hazards appearing at the output terminals of the circuit when the power is turned on and / or turned off can be prevented. In addition, the power consumption of the circuit is not increased during normal operation.
本発明のハザード対策回路、およびそれを取り入れた出力回路、並びに半導体装置によれば、異なる電源で動作する回路間を接続する出力回路について電源投入、切断時の出力の安定化を図り、通常動作時の消費電力の増大を抑制することが可能となる。 According to the hazard countermeasure circuit of the present invention, the output circuit incorporating the same, and the semiconductor device, the output circuit connecting between circuits operating with different power supplies is designed to stabilize the output when the power is turned on and off, and to operate normally. It is possible to suppress an increase in power consumption at the time.
図1は本発明の第1実施形態の回路構成を示す回路図である。出力回路3は第1電源1と、第2電源2との2電源を備える。制御回路4(LSI内部の半導体集積回路)の出力はNチャネルMOSトランジスタN1のゲートに、また、インバータ7を介してNチャネルMOSトランジスタN2のゲートにそれぞれ接続される。PチャネルMOSトランジスタP1およびP2並びにNチャネルMOSトランジスタN1およびN2は、フリップフロップ形式に接続されレベルシフト回路5を構成する。PチャネルMOSトランジスタP3およびNチャネルMOSトランジスタN3並びにPチャネルMOSトランジスタP4およびNチャネルMOSトランジスタN4は、それぞれ相補に接続され出力バッファ回路6を構成する。制御回路4からのデータは、レベルシフト回路5に入力され、出力バッファ回路6を介して出力端子9から出力される。この出力回路3では、制御回路4およびインバータ7は第1電源1を電源電圧とする。レベルシフト回路5および出力バッファ回路6は第2電源2を電源電圧とする。
FIG. 1 is a circuit diagram showing a circuit configuration of a first embodiment of the present invention. The output circuit 3 includes two power sources, a first power source 1 and a
PチャネルMOSトランジスタP5およびNチャネルMOSトランジスタN5は相補に接続され、インバータ8を構成する。インバータ8は第1電源1を電源電圧とする。インバータ8の入力、すなわち、PチャネルMOSトランジスタP5およびNチャネルMOSトランジスタN5のゲートは第2電源2に接続される。インバータ8の出力は、NチャネルMOSトランジスタN6のゲートに接続される。NチャネルMOSトランジスタN6は、出力端子9と接地との間に接続される。
P channel MOS transistor P5 and N channel MOS transistor N5 are complementarily connected to constitute
このように構成された第1実施形態の作用を説明する。第1電源1と第2電源2との投入について、前述したように貫通電流の発生などを防ぐため、通常、LSI内部の電源電圧である第1電源1が投入されLSI内部の論理が確定した状態で、外部とのインタフェース電圧である第2電源2が投入される。第1電源1がHレベルの状態で、第2電源2がLレベルからHレベルへと立ち上がる。よって以下では、もっとも一般的と考えられるケース、すなわち、第2電源2は第1電源1より高い電圧レベルであり、第1電源1が投入され一定となった状態で第2電源2が投入されるケースを前提に説明する。
The operation of the first embodiment configured as described above will be described. When turning on the first power supply 1 and the
第2電源2が投入前(Lレベル)で、第1電源1のみが投入されている(Hレベルである)とき、インバータ8を構成するPチャネルMOSトランジスタP5はオン状態、NチャネルMOSトランジスタN5はオフ状態である。したがって、インバータ8の出力はHレベルである。NチャネルMOSトランジスタN6のゲートには、Hレベル(第1電源1)が入力される。よって、NチャネルMOSトランジスタN6はオン状態である。
When the
第2電源2が投入されると、第2電源2がLレベルからHレベルへと立ち上がる。インバータ8を構成するPチャネルMOSトランジスタP5はオン状態からオフ状態へ、NチャネルMOSトランジスタN5はオフ状態からオン状態へ遷移する。したがって、インバータ8の出力はHレベルからLレベルへ遷移する。NチャネルMOSトランジスタN6のゲートへの入力は、Hレベル(第1電源1)から徐々にLレベル(接地)とされる。よって、NチャネルMOSトランジスタN6はオン状態からオフ状態になる。
When the
これにより、第2電源2が第1電源1を超えるまでは、出力端子9はNチャネルMOSトランジスタN6を介して接地される。第2電源2の投入時には前述の通り、PチャネルMOSトランジスタP4のソース‐ドレイン間に漏れ電流が発生する。しかし、第1実施形態では、発生した漏れ電流がNチャネルMOSトランジスタN6を介して接地へと逃げる。したがって、出力端子9においてハザード信号の発生を防ぐことができる。
Thus, until the
第2電源2が第1電源1以上となると、NチャネルMOSトランジスタN6は完全なオフ状態とされる。したがって、第2電源2が完全に立ち上がり出力回路3が通常動作に入ると、消費電力の増大を招くことはない。
When
図2は本発明の第2実施形態の回路構成を示す回路図である。出力回路3の構成については、図1の第1実施形態と同様なため、説明を省略する。 FIG. 2 is a circuit diagram showing a circuit configuration of the second embodiment of the present invention. The configuration of the output circuit 3 is the same as that of the first embodiment shown in FIG.
PチャネルMOSトランジスタP5およびNチャネルMOSトランジスタN5は相補に接続され、インバータ8を構成する。インバータ8は第1電源1を電源電圧とする。インバータ8の入力、すなわち、PチャネルMOSトランジスタP5およびNチャネルMOSトランジスタN5のゲートは第2電源2に接続される。インバータ8の出力は、マルチプレクサ12の第2入力端子Bおよびセレクト端子Sに入力される。マルチプレクサ12の第1入力端子Aには、入力端子10からのデータがインバータ11を介して入力される。マルチプレクサ12の出力端子Xは、NチャネルMOSトランジスタN6のゲートに接続される。NチャネルMOSトランジスタN6は、出力端子9と接地との間に接続される。
P channel MOS transistor P5 and N channel MOS transistor N5 are complementarily connected to constitute
このように構成された第2実施形態の作用を説明する。マルチプレクサ12の出力端子Xは、セレクト端子SがLレベルのときは第1入力端子Aからの入力を出力する。セレクト端子SがHレベルのときは第2入力端子Bからの入力を出力する。
The operation of the second embodiment configured as described above will be described. The output terminal X of the
第2電源2が投入前(Lレベル)で、第1電源1のみが投入されている(Hレベルである)とき、インバータ8を構成するPチャネルMOSトランジスタP5はオン状態、NチャネルMOSトランジスタN5はオフ状態である。したがって、インバータ8の出力はHレベルである。マルチプレクサ12の出力は、第2入力端子Bからの入力、すなわち、インバータ8の出力となる。
When the
第2電源2が投入されると、第2電源2がLレベルからHレベルへと立ち上がる。インバータ8を構成するPチャネルMOSトランジスタP5はオン状態からオフ状態へ、NチャネルMOSトランジスタN5はオフ状態からオン状態へ遷移する。したがって、インバータ8の出力はHレベルからLレベルへ遷移する。マルチプレクサ12の出力は、第1入力端子Aからの入力、すなわち、インバータ11を介した入力端子10からのデータとなる。
When the
これにより、第2電源2が第1電源1を超えるまでは、マルチプレクサ12はインバータ8の出力をNチャネルMOSトランジスタN6のゲートに接続する。したがって、出力端子9はNチャネルMOSトランジスタN6を介して接地される。第1実施形態と同様に、発生した漏れ電流がNチャネルMOSトランジスタN6を介して接地へと逃げる。よって、出力端子9においてハザード信号の発生を防ぐことができる。
Thus, until the
第2電源2が第1電源1以上となると、マルチプレクサ12はインバータ11を介した入力端子10からのデータをNチャネルMOSトランジスタN6のゲートに出力する。したがって、第2電源2が完全に立ち上がり出力回路3が通常動作に入ると、入力端子10への入力データによりNチャネルMOSトランジスタN6のオンオフ制御が可能となる。通常動作時には、NチャネルMOSトランジスタN6をプルダウン抵抗として使用するか否かを、ユーザーが選択できるのである。
When the
ここで、特許請求の範囲との対応は以下の通りである。
インバータ8は、第1電源を電源電圧とするインバータの一例である。
NチャネルMOSトランジスタN6は、出力端子と基準端子との間を接続するNチャネルMOSトランジスタの一例である。
出力端子9は、出力端子の一例である。
接地は、基準端子の一例である。
Here, the correspondence with the claims is as follows.
The
N-channel MOS transistor N6 is an example of an N-channel MOS transistor that connects between an output terminal and a reference terminal.
The
Grounding is an example of a reference terminal.
以上、詳細に説明したように、本発明の第1実施形態によれば、第2電源2が第1電源1を超えるまでは、出力端子9はNチャネルMOSトランジスタN6を介して接地される。したがって、発生した漏れ電流がNチャネルMOSトランジスタN6を介して接地へと逃げる。これにより、出力端子9においてハザード信号の発生を防ぐことができる。第2電源2が第1電源1以上となると、NチャネルMOSトランジスタN6は完全なオフ状態とされる。したがって、第2電源2が完全に立ち上がり出力回路3が通常動作に入ると、消費電力の増大を招くことはない。
As described above in detail, according to the first embodiment of the present invention, the
また、本発明の第2実施形態によれば、マルチプレクサ12がインバータ8の出力に接続される。第2電源2が第1電源1を超えるまでは、マルチプレクサ12はインバータ8の出力をNチャネルMOSトランジスタN6のゲートに接続する。したがって、第1実施形態と同様に、出力端子9においてハザード信号の発生を防ぐことができる。第2電源2が第1電源1以上となると、マルチプレクサ12はインバータ11を介した入力端子10からのデータをNチャネルMOSトランジスタN6のゲートに出力する。したがって、通常動作時にはNチャネルMOSトランジスタN6をプルダウン抵抗として使用するか否かを、ユーザーが選択することができる。
Further, according to the second embodiment of the present invention, the
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、第2電源2は第1電源1より高い電圧レベルであるとして説明されたが、これに限られるものではない。各種の特性ばらつきを考慮に入れ、しきい値等が適当なトランジスタを選ぶなどすれば、電圧の高低は不問である。また、出力回路3は2電源の場合だけに限られるものでもないことは言うまでもない。
Note that the present invention is not limited to the above-described embodiment, and it goes without saying that various improvements and modifications can be made without departing from the spirit of the present invention.
For example, although the
第1実施形態、第2実施形態ともに、第1電源1が投入され一定となった状態で第2電源2が投入されるケースについて説明した。第1電源1が投入され一定となった状態で第2電源2が切断されるケースでも同様の効果が得られることは言うまでもない。また、第2電源2が第1電源1より先に投入された場合にも不具合は生じない。
In both the first embodiment and the second embodiment, the case where the
1 第1電源
2 第2電源
3 出力回路
4 制御回路
5 レベルシフト回路
6 出力バッファ回路
7 インバータ
8 インバータ
9 出力端子
10 入力端子
11 インバータ
12 マルチプレクサ
N1〜N6、N11〜N15 NチャネルMOSトランジスタ
P1〜P5、P11〜P15 PチャネルMOSトランジスタ
DESCRIPTION OF SYMBOLS 1
Claims (6)
前記第1電源を電源電圧とするインバータと、
前記インバータの出力がゲートに接続され、前記回路の出力端子と前記回路の基準端子との間を接続するNチャネルMOSトランジスタとを備えることを特徴とするハザード対策回路。 A first power supply and a second power supply that rises late with respect to the first power supply or / and precedes with respect to the first power supply is supplied, and the output of the circuit when the power is turned on and / or turned off A hazard countermeasure circuit for preventing hazards appearing at terminals,
An inverter using the first power supply as a power supply voltage;
A hazard countermeasure circuit, comprising: an N-channel MOS transistor for connecting an output of the inverter to a gate and connecting between an output terminal of the circuit and a reference terminal of the circuit.
前記ハザード対策回路は、
前記第1電源を電源電圧とするインバータと、
前記インバータの出力がゲートに接続され、前記出力端子と基準端子との間を接続するNチャネルMOSトランジスタとを備えるハザード対策回路であることを特徴とする出力回路。 A first power source and a second power source that rises late with respect to the first power source and / or precedes with respect to the first power source is supplied and appears at the output terminal when the power is turned on and / or turned off Equipped with hazard countermeasure circuit to prevent hazard,
The hazard countermeasure circuit is
An inverter using the first power supply as a power supply voltage;
An output circuit, wherein the output of the inverter is connected to a gate, and is a hazard countermeasure circuit comprising an N-channel MOS transistor connecting the output terminal and a reference terminal.
前記ハザード対策回路は、
前記第1電源を電源電圧とするインバータと、
前記インバータの出力がゲートに接続され、前記出力端子と基準端子との間を接続するNチャネルMOSトランジスタとを備えるハザード対策回路であることを特徴とする半導体装置。
A first power source and a second power source that rises late with respect to the first power source and / or precedes with respect to the first power source is supplied and appears at the output terminal when the power is turned on and / or turned off Equipped with hazard countermeasure circuit to prevent hazard,
The hazard countermeasure circuit is
An inverter using the first power supply as a power supply voltage;
A semiconductor device comprising a hazard countermeasure circuit comprising an N-channel MOS transistor having an output of the inverter connected to a gate and connected between the output terminal and a reference terminal.
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