JP2009121844A - Apparatus for testing semiconductor - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor testing apparatus whose timing of application of a test pattern waveform common to each DUT by a test waveform application circuit is not different from those of individual test pattern waveforms, and whose circuit scale has been reduced. <P>SOLUTION: The semiconductor testing apparatus which performs parallel tests while applying test pattern waveforms to a plurality of devices under measurement 12, is equipped with a pattern generator 101 for generating first test pattern data common to each device 12, a storage portion 103 for generating second test pattern data individual to each device 12, and a first selection circuit 105 for choosing either the first test pattern data or the second test pattern data. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、多数個の被測定デバイスを並列測定する半導体試験装置に関し、特にICテスタの波形生成回路等において、波形データを記憶するPSRメモリをシステムピン毎に配し、DUT毎に試験パターン波形信号(以下波形と記す)を印加できるようにした半導体試験装置に関する。   The present invention relates to a semiconductor test apparatus for measuring a plurality of devices under test in parallel, and in particular, in a waveform generation circuit of an IC tester, a PSR memory for storing waveform data is arranged for each system pin, and a test pattern waveform for each DUT. The present invention relates to a semiconductor test apparatus capable of applying a signal (hereinafter referred to as a waveform).

半導体試験装置は、被試験対象であるIC群等の被測定デバイス(以下DUTと記す)に対して試験パターン波形を印加して得られる信号と予め定められている期待値とが一致している(Pass)か否か(Fail)を判定することにより、被試験対象であるDUTの良品又は不良品を試験するものである。半導体試験装置は試験効率を向上させるために並列して複数のDUTに対する試験が行なわれる。   In a semiconductor test apparatus, a signal obtained by applying a test pattern waveform to a device under test such as an IC group to be tested (hereinafter referred to as DUT) matches a predetermined expected value. By determining whether (Pass) or not (Fail), a non-defective product or a defective product of the DUT to be tested is tested. In order to improve test efficiency, a semiconductor test apparatus performs tests on a plurality of DUTs in parallel.

DUTの試験において、全てのDUTに与える試験パターン波形が同一であることが予め分かっている場合には、並列に設けられたDUTに対して同一の試験パターン波形を分配して同時に印加すれば良い。 In a DUT test, when it is known in advance that the test pattern waveforms applied to all the DUTs are the same, the same test pattern waveforms may be distributed and applied simultaneously to the DUTs provided in parallel. .

しかしながら、半導体集積回路の試験には、半導体集積回路に対して一度行った試験の試験結果を考慮して、その試験結果をフィードバックする試験がある。例えば、フラッシュメモリ等の半導体集積回路は、歩留まり向上のために一定量までの不良を認めており、不良エリアに関する情報を不良情報データとして同じ半導体集積回路内の正常エリアに書き込み、実使用時に、この不良情報データを読み出して不良エリアを使用しないようにする運用がなされる。 However, a test of a semiconductor integrated circuit includes a test that feeds back a test result in consideration of a test result of a test once performed on the semiconductor integrated circuit. For example, a semiconductor integrated circuit such as a flash memory recognizes defects up to a certain amount for improving the yield, and writes information related to the defective area to the normal area in the same semiconductor integrated circuit as defect information data. The defect information data is read out so that the defect area is not used.

しかしながら、半導体集積回路毎に不良情報データは異なり、また、不良情報データが書き込まれる正常エリアも異なるため、半導体集積回路毎の試験結果をフィードバックして試験する必要があり、並列に設けられた半導体集積回路全てに対して同一のパターン波形を同時に印加する試験を行うことはできない。 However, since the defect information data is different for each semiconductor integrated circuit, and the normal area where the defect information data is written is also different, it is necessary to feed back and test the test results for each semiconductor integrated circuit. A test in which the same pattern waveform is simultaneously applied to all integrated circuits cannot be performed.

このように、各DUTに対応した個別の試験パターン波形を印加させたい場合には、各DUTに個別の試験パターン波形を発生させる回路が必要となる。
図3は、そのような従来の半導体試験装置の一例で、DUTに対して試験パターン波形を印加する試験波形印加回路を示す構成ブロック図である。
Thus, when it is desired to apply individual test pattern waveforms corresponding to each DUT, a circuit for generating an individual test pattern waveform for each DUT is required.
FIG. 3 is a configuration block diagram showing a test waveform application circuit for applying a test pattern waveform to the DUT as an example of such a conventional semiconductor test apparatus.

各DUTのシステムピンごとにパターン発生器1,分配器2、集積回路IC01,IC02および集積回路IC11,集積回路IC12からなる試験波形印加回路が用いられる。 A test waveform applying circuit including a pattern generator 1, a distributor 2, integrated circuits IC01 and IC02, an integrated circuit IC11 and an integrated circuit IC12 is used for each system pin of each DUT.

集積回路IC01およびIC02の内部には同一の回路が実装されている。また、集積回路IC11内部にはA01、A02、・・・が実装され、集積回路IC12内部にはA11、A12、・・・が実装されているが、これらはすべて同一回路である。ここでは集積回路IC11と集積回路IC12が2個の場合を示したが、任意の数が可能である。 The same circuit is mounted inside the integrated circuits IC01 and IC02. Further, A01, A02,... Are mounted inside the integrated circuit IC11, and A11, A12,... Are mounted inside the integrated circuit IC12. Although the case where there are two integrated circuits IC11 and IC12 is shown here, any number is possible.

パターン発生器1から出力されたパターンデータは分配器2によって2つに分配され、集積回路IC01,C02に送られる。 The pattern data output from the pattern generator 1 is distributed into two by the distributor 2 and sent to the integrated circuits IC01 and C02.

集積回路IC01,C02に入力されたパターンデータは、タイミング信号発生器3から出力されるタイミング信号に基づいて波形整形器4で試験パターン波形に整形され、集積回路IC01,IC02から出力される。 The pattern data input to the integrated circuits IC01 and C02 is shaped into a test pattern waveform by the waveform shaper 4 based on the timing signal output from the timing signal generator 3, and is output from the integrated circuits IC01 and IC02.

集積回路IC01から出力された試験パターン波形は集積回路IC11に入力され、集積回路IC02より出力された試験パターン波形は、集積回路IC12に入力される。 The test pattern waveform output from the integrated circuit IC01 is input to the integrated circuit IC11, and the test pattern waveform output from the integrated circuit IC02 is input to the integrated circuit IC12.

集積回路IC11,IC12に入力された試験パターン波形は、各々タイミング補正回路5にてタイミング調整が行われ、各々の選択回路10に入力される。   The test pattern waveforms input to the integrated circuits IC11 and IC12 are each adjusted in timing by the timing correction circuit 5 and input to the selection circuits 10 respectively.

ここでタイミング補正回路5の役割について説明する。集積回路IC11,IC12より出力され、各々のDUT12に印加される試験パターン波形の印加タイミングは一致する必要がある。しかしながら、集積回路IC11,IC12の出力端から各々のDUT12までの線長が異なると、集積回路IC11,IC12の出力端において各々の試験パターン波形の発生タイミングが同一でも、各々のDUT12に印加される試験パターン波形の印加タイミングは異なってしまう。 Here, the role of the timing correction circuit 5 will be described. The application timings of the test pattern waveforms output from the integrated circuits IC11 and IC12 and applied to each DUT 12 need to match. However, if the line lengths from the output terminals of the integrated circuits IC11 and IC12 to the respective DUTs 12 are different, even if the generation timings of the respective test pattern waveforms are the same at the output terminals of the integrated circuits IC11 and IC12, they are applied to the respective DUTs 12. The application timing of the test pattern waveform is different.

そこで、集積回路IC11,IC12の出力端から出力された各々の試験パターン波形が、各DUT12まで到達する時間のばらつき値を、あらかじめ各タイミング補正回路5内に持たせ、各々そのばらつき時間を足しこむことにより、各々のDUT12に印加される試験パターン波形の印加タイミングが一致するようにタイミング調整を行っている。 Therefore, each timing correction circuit 5 has a variation value of the time required for each test pattern waveform output from the output terminals of the integrated circuits IC11 and IC12 to reach each DUT 12 in advance, and each variation time is added. Thus, the timing adjustment is performed so that the application timings of the test pattern waveforms applied to the respective DUTs 12 coincide.

メモリ6(PSRメモリ)には、DUT12ごとに各々異なる試験パターンデータが記録されている。 Different test pattern data for each DUT 12 is recorded in the memory 6 (PSR memory).

また、排他的論理和(以下XORと記す)7は、分配器2より出力された試験パターンデータとメモリ6から出力された試験パターンデータに対して排他的論理和の演算を施し、新たな試験パターンデータを出力する。ここで、XOR7を用いる理由は、パターン発生器1にて発生したパターンを用いて、メモリ6(PSRメモリ)から出力されるパターンデータを反転した試験パターンデータを簡単に得ることができるためである。 Further, an exclusive OR (hereinafter referred to as XOR) 7 performs an exclusive OR operation on the test pattern data output from the distributor 2 and the test pattern data output from the memory 6, and a new test is performed. Output pattern data. Here, the reason why the XOR 7 is used is that the test pattern data obtained by inverting the pattern data output from the memory 6 (PSR memory) can be easily obtained using the pattern generated by the pattern generator 1. .

各々の選択回路8は、分配器2より出力された試験パターンデータ、メモリ6で発生された試験パターンデータおよびXOR7より出力された試験パターンデータよりいずれかを選択する。 Each selection circuit 8 selects one of the test pattern data output from the distributor 2, the test pattern data generated in the memory 6, and the test pattern data output from the XOR 7.

波形整形器9は、選択回路8より出力された試験パターンデータが、タイミング補正回路5より出力された試験パターン波形のタイミングにより整形された、試験パターン波形を生成する。 The waveform shaper 9 generates a test pattern waveform in which the test pattern data output from the selection circuit 8 is shaped according to the timing of the test pattern waveform output from the timing correction circuit 5.

選択回路10は、タイミング補正回路5から出力された試験パターン波形と波形整形器9から出力された試験パターン波形のいずれかを選択する。すなわち、各々のDUT12に共通の試験パターン波形と個別の試験パターン波形の、いずれを印加するかがここで選択される。   The selection circuit 10 selects either the test pattern waveform output from the timing correction circuit 5 or the test pattern waveform output from the waveform shaper 9. In other words, which of the test pattern waveform common to each DUT 12 and the individual test pattern waveform is applied is selected here.

選択回路10より出力された試験パターン波形はドライブ回路11を通り、各々のDUT12に印加される。   The test pattern waveform output from the selection circuit 10 passes through the drive circuit 11 and is applied to each DUT 12.

なお、上記の構成でパターン発生器1は、各種パターンデータを保有すると共に加減算、乗除算等の各種演算機能や、スクランブル機能などを具備しており、回路規模が非常に大きい。それらの機能をピン毎に持たせると回路規模が膨大となってしまうので、個別のメモリ6(PSRメモリ)と別にパターンデータ発生器1を設けている。   Note that the pattern generator 1 having the above-described configuration has various pattern data, has various calculation functions such as addition / subtraction, multiplication / division, and a scramble function, and has a very large circuit scale. Since the circuit scale becomes enormous if these functions are provided for each pin, the pattern data generator 1 is provided separately from the individual memory 6 (PSR memory).

上記のような半導体試験装置に関連する先行技術文献としては次のようなものがある。 Prior art documents related to the semiconductor test apparatus as described above include the following.

特開2004−61368号公報JP 2004-61368 A

しかし、従来の装置は、波形整形器4と波形整形器9がダブっている点で冗長な回路構成であり、回路規模が大きくなる。 However, the conventional apparatus has a redundant circuit configuration in that the waveform shaper 4 and the waveform shaper 9 are doubled, and the circuit scale increases.

また、タイミング補正回路5にて出力された試験パターン波形S1と、タイミング補正回路5にて出力された試験パターン波形S1の波形タイミングで波形整形器9にて整形された試験パターン波形S2との間には、波形の立上り/立下りにおいて、タイミングのずれが生じる。すわなち、各々のDUT12へ「共通な試験パターン波形S1を印加する」場合と「異なる(すなわち個別の)試験パターン波形S2を印加する」場合で印加タイミングの「ずれ」が生じる。 Further, between the test pattern waveform S1 output from the timing correction circuit 5 and the test pattern waveform S2 shaped by the waveform shaper 9 at the waveform timing of the test pattern waveform S1 output from the timing correction circuit 5. In this case, timing deviation occurs at the rise / fall of the waveform. That is, an application timing “shift” occurs between each DUT 12 when “a common test pattern waveform S1 is applied” and when a different (ie, individual) test pattern waveform S2 is applied.

本発明はこのような課題を解決しようとするもので、試験波形印加回路が、各々のDUTへ共通な試験パターン波形を印加する場合と個別の試験パターン波形を印加する場合とで印加タイミングのずれがなく、回路規模を縮小した半導体試験装置を提供することを目的とする。   The present invention is intended to solve such a problem, and the test waveform application circuit differs in application timing between when a common test pattern waveform is applied to each DUT and when individual test pattern waveforms are applied. An object of the present invention is to provide a semiconductor test apparatus with a reduced circuit scale.

このような課題を達成するために、本発明のうち請求項1記載の発明は、
複数の被測定デバイスに対し試験パターン波形を印加して並列試験を行う半導体試験装置において、
各被測定デバイスに共通の第1試験パターンデータを発生するパターン発生器と、
各被測定デバイスに個別の第2試験パターンデータを発生する記憶部と、
前記第1試験パターンデータと前記第2試験パターンデータのいずれかを選択して、前記試験パターン波形を発生するための試験パターンデータを出力する第1の選択回路と
を備えたことを特徴とする。
In order to achieve such a problem, the invention according to claim 1 of the present invention is:
In a semiconductor test apparatus that performs a parallel test by applying a test pattern waveform to multiple devices under test, In a semiconductor test apparatus that performs a parallel test by applying a test pattern waveform to multiple devices under test,
A pattern generator for generating first test pattern data common to each device under measurement; A pattern generator for generating first test pattern data common to each device under measurement;
A storage unit for generating individual second test pattern data for each device under measurement; A storage unit for generating individual second test pattern data for each device under measurement;
A first selection circuit for selecting either the first test pattern data or the second test pattern data and outputting test pattern data for generating the test pattern waveform is provided. . A first selection circuit for selecting either the first test pattern data or the second test pattern data and outputting test pattern data for generating the test pattern waveform is provided.

請求項2記載の発明は、
請求項1記載の半導体試験装置において、
前記第1の選択回路で選択された試験パターンデータを波形整形し、前記試験パターン波形を出力する波形整形器とこの波形整形器にタイミング信号を与えるタイミング信号発生器と、

を備えたことを特徴とする。 It is characterized by being equipped with. The invention according to claim 2 The invention according to claim 2
The semiconductor test apparatus according to claim 1, The semiconductor test apparatus according to claim 1,
A waveform shaper for shaping the test pattern data selected by the first selection circuit and outputting the test pattern waveform; a timing signal generator for providing a timing signal to the waveform shaper; A waveform shaper for shaping the test pattern data selected by the first selection circuit and outputting the test pattern waveform; a timing signal generator for providing a timing signal to the waveform shaper;
It is provided with. It is provided with.

請求項3記載の発明は、
請求項1または2記載の半導体試験装置において、
前記パターン発生器が発生した第1パターンデータと前記記憶部が発生した第2パターンデータに対し論理演算を行う論理回路を備え、

前記第1の選択回路は前記論理回路の出力データ、前記第1試験パターンデータおよび前記第2試験パターンデータのいずれかを選択することを特徴とする。 The first selection circuit is characterized in that it selects any of the output data of the logic circuit, the first test pattern data, and the second test pattern data. The invention described in claim 3 The invention described in claim 3
The semiconductor test apparatus according to claim 1 or 2, The semiconductor test apparatus according to claim 1 or 2,
A logic circuit that performs a logical operation on the first pattern data generated by the pattern generator and the second pattern data generated by the storage unit; A logic circuit that performs a logical operation on the first pattern data generated by the pattern generator and the second pattern data generated by the storage unit;
The first selection circuit selects any one of output data of the logic circuit, the first test pattern data, and the second test pattern data. The first selection circuit selects any one of output data of the logic circuit, the first test pattern data, and the second test pattern data.

請求項4記載の発明は、
請求項3記載の半導体試験装置において、
前記記憶部はメモリからなり、前記論理回路は排他的論理和回路からなることを特徴とする。
The invention according to claim 4

The semiconductor test apparatus according to claim 3, The semiconductor test apparatus according to claim 3,
The storage unit includes a memory, and the logic circuit includes an exclusive OR circuit. The storage unit includes a memory, and the logic circuit includes an exclusive OR circuit.

請求項5記載の発明は、
請求項4記載の半導体試験装置において、
前記メモリおよび前記第1の選択回路をシステムピン毎に搭載し、集積化したことを特徴とする。
The invention according to claim 5
The semiconductor test apparatus according to claim 4,
The memory and the first selection circuit are mounted and integrated for each system pin.

請求項6記載の発明は、
請求項4記載の半導体試験装置において、

前記メモリ、前記第1の選択回路および前記排他的論理和回路をシステムピン毎に搭載し、集積化したことを特徴とする。 The memory, the first selection circuit, and the exclusive OR circuit are mounted on each system pin and integrated. The invention described in claim 6 The invention described in claim 6
The semiconductor test apparatus according to claim 4, The semiconductor test apparatus according to claim 4,
The memory, the first selection circuit, and the exclusive OR circuit are mounted and integrated for each system pin. The memory, the first selection circuit, and the exclusive OR circuit are mounted and integrated for each system pin.

請求項7記載の発明は、
請求項4記載の半導体試験装置において、
前記メモリ、前記第1の選択回路、前記排他的論理和回路および前記波形整形器をシステムピン毎に搭載し、集積化したことを特徴とする。
The invention described in claim 7
The semiconductor test apparatus according to claim 4,

The memory, the first selection circuit, the exclusive OR circuit, and the waveform shaper are mounted and integrated for each system pin. The memory, the first selection circuit, the exclusive OR circuit, and the waveform shaper are mounted and integrated for each system pin.

請求項8記載の発明は、
請求項1乃至3のいずれかに記載の半導体試験装置において、
前記記憶部は、
異なる試験パターンデータを記憶する複数のメモリと、
該複数のメモリから各被測定デバイスに対する第2試験パターンデータを選択する第2の選択回路とを備えたことを特徴とする。
The invention described in claim 8
The semiconductor test apparatus according to any one of claims 1 to 3,
The storage unit
A plurality of memories for storing different test pattern data;
And a second selection circuit for selecting second test pattern data for each device under test from the plurality of memories.

請求項9記載の発明は、
請求項8記載の半導体試験装置において、
前記記憶部、前記第1の選択回路、前記論理回路および前記波形整形器をシステムピン毎に搭載し、集積化したことを特徴とする。
The invention according to claim 9
The semiconductor test apparatus according to claim 8,
The storage unit, the first selection circuit, the logic circuit, and the waveform shaper are mounted and integrated for each system pin.

以上説明したことから明らかなように、本発明によれば、複数の被測定デバイスに対し試験パターン波形を印加して並列試験を行う半導体試験装置において、各被測定デバイスに共通の第1試験パターンデータを発生するパターン発生器と、各被測定デバイスに個別の第2試験パターンデータを発生する記憶部と、前記第1試験パターンデータと前記第2試験パターンデータのいずれかを選択して、前記試験パターン波形を発生するための試験パターンデータを出力する第1の選択回路とを備えたことにより、各々のDUTへ「共通な試験パターン波形を印加する」場合と「個別の試験パターン波形を印加する」場合とでの印加タイミングの「ずれ」を修正し、回路構成の冗長性をなくした半導体試験装置を提供することができる。   As is apparent from the above description, according to the present invention, in a semiconductor test apparatus that performs a parallel test by applying test pattern waveforms to a plurality of devices under measurement, the first test pattern common to each device under measurement is used. A pattern generator for generating data, a storage unit for generating individual second test pattern data for each device under measurement, and selecting either the first test pattern data or the second test pattern data, By providing a first selection circuit that outputs test pattern data for generating a test pattern waveform, “applying a common test pattern waveform” and “applying an individual test pattern waveform” to each DUT In this case, it is possible to provide a semiconductor test apparatus in which the application timing “deviation” is corrected and the redundancy of the circuit configuration is eliminated.

以下本発明の実施の形態について図面を用いて詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図1は本発明の実施の形態に係る半導体試験装置の一実施例で、DUTに対して試験パターンを印加する試験波形印加回路を示す構成ブロック図である。図3と同じ部分は同一の記号を付してある。 FIG. 1 is a block diagram showing a test waveform application circuit for applying a test pattern to a DUT as an example of a semiconductor test apparatus according to an embodiment of the present invention. The same parts as those in FIG. 3 are given the same symbols.

図1では、各DUT12のシステムピンごとにパターン発生器101、集積回路IC101,IC102によって試験波形印加回路が構成されている。 In FIG. 1, a test waveform applying circuit is configured by the pattern generator 101 and the integrated circuits IC101 and IC102 for each system pin of each DUT 12.

パターン発生器1は、各DUTに共通の第1試験パターンデータを発生し、集積回路IC101,IC102に出力する。 The pattern generator 1 generates first test pattern data common to each DUT and outputs the first test pattern data to the integrated circuits IC101 and IC102.

集積回路IC101において、分配器102は、パターン発生器1から入力される試験パターンデータを複数の回路A101、A102、・・・に分配する。 In the integrated circuit IC101, the distributor 102 distributes the test pattern data input from the pattern generator 1 to a plurality of circuits A101, A102,.

回路A101、A102、・・・は同一の回路から構成され、各DUT12に対する試験パターン波形をそれぞれ選択、整形する。 The circuits A101, A102,... Are composed of the same circuit, and select and shape a test pattern waveform for each DUT 12 respectively.

メモリ103(PSRメモリ)は記憶部を構成し、各々DUTに対応する個別の第2試験パターンデータが記録されている。   The memory 103 (PSR memory) constitutes a storage unit, in which individual second test pattern data corresponding to each DUT is recorded.

XOR104は論理回路を構成し、分配器102より出力された第1試験パターンデータとメモリ103にて発生した第2試験パターンデータを2入力として排他的論理和を行い、新たな試験パターンデータとして出力する。 The XOR 104 forms a logic circuit, performs exclusive OR with the first test pattern data output from the distributor 102 and the second test pattern data generated in the memory 103 as two inputs, and outputs the result as new test pattern data. To do.

選択回路105は、分配器102より入力された第1試験パターンデータ、メモリ103より入力された第2試験パターンデータおよびXOR104より入力された試験パターンデータより選択し、いずれかを出力する。 The selection circuit 105 selects one of the first test pattern data input from the distributor 102, the second test pattern data input from the memory 103, and the test pattern data input from the XOR 104, and outputs one of them.

タイミング信号発生器106は、タイミング信号を発生する。 The timing signal generator 106 generates a timing signal.

タイミング補正回路107は、タイミング信号発生器106から入力されたタイミング信号に対し、ドライブ回路11からDUT12までの線長に対応したタイミング値で補正を行う。 The timing correction circuit 107 corrects the timing signal input from the timing signal generator 106 with a timing value corresponding to the line length from the drive circuit 11 to the DUT 12.

波形整形器108は例えばフリップフロップで構成され、選択回路105から入力された試験パターンデータに対し、タイミング補正回路107によりタイミング補正がかけられたタイミング信号にて波形整形を行い、波形を出力する。 The waveform shaper 108 is configured by, for example, a flip-flop, and performs waveform shaping on the test pattern data input from the selection circuit 105 using the timing signal that has been subjected to timing correction by the timing correction circuit 107, and outputs a waveform.

ドライブ回路11は、波形整形器108で整形された試験パターン波形をドライブ信号としてDUT12に印加する。 The drive circuit 11 applies the test pattern waveform shaped by the waveform shaper 108 to the DUT 12 as a drive signal.

上記の説明で、パターン発生器1は、各被測定デバイスに共通の第1試験パターンデータを発生するパターン発生器を構成し、メモリ103は、各被測定デバイスに個別の第2試験パターンデータを発生する記憶部を構成する。 In the above description, the pattern generator 1 constitutes a pattern generator that generates first test pattern data common to each device under measurement, and the memory 103 stores individual second test pattern data for each device under measurement. The memory | storage part to generate | occur | produce is comprised.

図1の装置の動作を次に説明する。 The operation of the apparatus of FIG. 1 will now be described.

パターン発生器1から出力された各DUTに共通の第1試験パターンデータは、集積回路IC101,IC102に出力される。集積回路IC101に入力された試験パターンデータは、分配器102により回路A101、A102、・・・に分配される。 The first test pattern data common to each DUT output from the pattern generator 1 is output to the integrated circuits IC101 and IC102. The test pattern data input to the integrated circuit IC101 is distributed by the distributor 102 to the circuits A101, A102,.

回路A101において、メモリ103(PSRメモリ)から出力されたDUT12に個別の第2試験パターンデータは、XOR104において、分配器102より出力された第1試験パターンデータとの間で排他的論理和を施され、新たな試験パターンデータとして出力される。   In the circuit A101, the individual second test pattern data output to the DUT 12 output from the memory 103 (PSR memory) is exclusively ORed with the first test pattern data output from the distributor 102 in the XOR 104. And output as new test pattern data.

選択回路105により、分配器102より入力された第1試験パターンデータ、メモリ103より入力された第2試験パターンデータおよびXOR104より入力された試験パターンデータのいずれかが選択され、出力される。 The selection circuit 105 selects and outputs one of the first test pattern data input from the distributor 102, the second test pattern data input from the memory 103, and the test pattern data input from the XOR 104.

タイミング信号発生器106から出力されたタイミング信号は、タイミング補正回路107で、ドライブ回路11からDUT12までの線長に対応したタイミング値で補正される。 The timing signal output from the timing signal generator 106 is corrected by the timing correction circuit 107 with a timing value corresponding to the line length from the drive circuit 11 to the DUT 12.

選択回路105から出力された試験パターンデータは、波形整形器108において、タイミング補正回路107から出力されるタイミング信号にしたがって波形整形される。 The test pattern data output from the selection circuit 105 is waveform-shaped in the waveform shaper 108 according to the timing signal output from the timing correction circuit 107.

波形整形器108で整形された試験パターン波形は、ドライブ回路11においてドライブ信号とされ、DUT12に印加される。 The test pattern waveform shaped by the waveform shaper 108 becomes a drive signal in the drive circuit 11 and is applied to the DUT 12.

すなわち、選択回路105において、分配器102より入力された第1試験パターンデータが選択された場合は、各DUT12に対し共通に試験パターン波形が印加され、選択回路105において、メモリ103より入力された第2試験パターンデータまたはXOR104より入力された試験パターンデータが選択された場合は、DUT12に対し個別に試験パターン波形が印加される。 That is, when the selection circuit 105 selects the first test pattern data input from the distributor 102, a test pattern waveform is commonly applied to each DUT 12, and is input from the memory 103 in the selection circuit 105. When the second test pattern data or the test pattern data input from the XOR 104 is selected, the test pattern waveform is individually applied to the DUT 12.

以上は、集積回路IC101の回路A101の動作について説明したが、回路A102以降についてもA101と同様であり、集積回路IC102についても集積回路IC101と同様である。 Although the operation of the circuit A101 of the integrated circuit IC101 has been described above, the circuit A102 and the subsequent circuits are the same as the A101, and the integrated circuit IC102 is the same as the integrated circuit IC101.

上記のような構成の任意波形発生装置によれば、同一の選択回路から出力される試験パターンデータに基づいて試験パターン波形が発生されるので、各々のDUTへ「共通な試験パターン波形を印加する」場合と「個別の試験パターン波形を印加する」場合との間で印加タイミングに「ずれ」が生じない。 According to the arbitrary waveform generator having the above-described configuration, the test pattern waveform is generated based on the test pattern data output from the same selection circuit. Therefore, “a common test pattern waveform is applied to each DUT. "And" applying individual test pattern waveforms ", there is no" shift "in the application timing.

また、システムピンあたり、DUTごとの波形整形器の数が1つとなり、波形整形器の冗長な回路が削減されるので、回路規模を縮小することができる。このため、従来4個からなる集積回路の数を2個に減らすことができ、試験波形印加回路の集積化を進めることができる。したがって、装置の小型化や配線コストの削減などを図ることができる。 In addition, since the number of waveform shapers per DUT is one per system pin and redundant circuits of the waveform shapers are reduced, the circuit scale can be reduced. For this reason, the number of conventional integrated circuits consisting of four can be reduced to two, and the integration of the test waveform applying circuit can be promoted. Therefore, it is possible to reduce the size of the device and reduce the wiring cost.

なお、上記の実施例において、集積回路は、IC101,IC102の2個の場合を示したが、並列試験するDUTの数に応じて任意の数とすることができる。 In the above-described embodiment, the case where there are two integrated circuits, IC101 and IC102, can be any number according to the number of DUTs to be tested in parallel.

また、上記の実施例ではパターン発生器1としてファンアウトの大きなものを用いているので、図3の2のような分配器を用いていないが、図3のようにパターン発生器1の出力を分配器で分配してもよい。 In the above embodiment, since the pattern generator 1 having a large fan-out is used, a distributor such as 2 in FIG. 3 is not used, but the output of the pattern generator 1 as shown in FIG. You may distribute with a distributor.

図2は本発明の実施の形態に係る半導体試験装置の第2の実施例で、図1の場合のようにDUTごとに固定のメモリからの試験パターンデータを出力するのではなく、集積回路に内蔵されているメモリ出力を,様々なDUTに出力できるようにしたものを示す構成ブロック図である。図1と同じ部分は同一の記号を付して重複した説明は省略する。 FIG. 2 shows a second example of the semiconductor test apparatus according to the embodiment of the present invention, and does not output test pattern data from a fixed memory for each DUT as in FIG. It is a block diagram showing a configuration in which a built-in memory output can be output to various DUTs. The same parts as those in FIG.

図2では、各DUT12のシステムピンごとにパターン発生器201、分配器202、集積回路IC201,IC202によって試験波形印加回路が構成されている。 In FIG. 2, a test waveform applying circuit is configured by the pattern generator 201, the distributor 202, the integrated circuits IC 201, and IC 202 for each system pin of each DUT 12.

パターン発生器201は、各DUT12に共通の第1試験パターンデータを発生する。 The pattern generator 201 generates first test pattern data common to each DUT 12.

分配器202はパターン発生器201から入力される試験パターンデータを集積回路IC201,IC202に分配する。 The distributor 202 distributes the test pattern data input from the pattern generator 201 to the integrated circuits IC201 and IC202.

集積回路IC201において、分配器202から入力される試験パターンデータは複数の回路A201、A202、・・・に入力される。 In the integrated circuit IC201, the test pattern data input from the distributor 202 is input to a plurality of circuits A201, A202,.

回路A201、A202、・・・は同一の回路から構成され、各DUT12に対する試験パターン波形をそれぞれ選択、整形する。 The circuits A201, A202,... Are composed of the same circuit, and select and shape the test pattern waveform for each DUT 12 respectively.

記憶部203では、各DUTに対応する個別の試験パターンデータが選択され、出力される。複数のメモリ2031a,2031b,・・・2031nはPSRメモリを構成し、各DUTに個別に試験パターン波形を印加するための試験パターンデータが保存される。   In the storage unit 203, individual test pattern data corresponding to each DUT is selected and output. A plurality of memories 2031a, 2031b,... 2031n constitute a PSR memory, and test pattern data for applying a test pattern waveform to each DUT individually is stored.

選択回路2032は、複数のメモリ2031a,2031b,・・・2031nから入力される異なる試験パターンデータから選択し、第2試験パターンデータとして複数の回路A201,A202,・・・に対応づける。ここで、選択回路2032は、複数のメモリ2031a,2031b,・・・2031nから選択して各被測定デバイス12に対する第2試験パターンデータを出力する第2の選択回路を構成する。   The selection circuit 2032 selects from different test pattern data input from the plurality of memories 2031a, 2031b,... 2031n, and associates them with the plurality of circuits A201, A202,. Here, the selection circuit 2032 constitutes a second selection circuit that selects from the plurality of memories 2031a, 2031b,... 2031n and outputs the second test pattern data for each device under measurement 12.

論理回路204は例えばAND、OR,XORなどの様々な論理回路からなり、分配器202より出力された第1試験パターンデータと記憶部203にて選択された第2試験パターンデータとの2入力に対し排他的論理和を演算し、各DUT12に対応する個別の、新たな試験パターンデータとして出力する。 The logic circuit 204 includes various logic circuits such as AND, OR, and XOR, for example, and has two inputs, the first test pattern data output from the distributor 202 and the second test pattern data selected by the storage unit 203. The exclusive OR is calculated and output as individual new test pattern data corresponding to each DUT 12.

選択回路105は、分配器202より入力された第1試験パターンデータ、記憶部203より入力された第2試験パターンデータおよび論理回路204より入力された試験パターンデータより選択し、いずれかを出力する。 The selection circuit 105 selects one from the first test pattern data input from the distributor 202, the second test pattern data input from the storage unit 203, and the test pattern data input from the logic circuit 204, and outputs one of them. .

その他の構成は図1の装置の場合と同様である。 Other configurations are the same as those of the apparatus shown in FIG.

図2の装置の動作を次に説明する。 The operation of the apparatus of FIG.

パターン発生器201から出力された、各DUTに共通の第1試験パターンデータは、分配器202により集積回路IC201,IC202に分配される。分配器202から集積回路IC201に入力された第1試験パターンデータは複数の回路A201,A202,・・・に入力される。 The first test pattern data common to each DUT output from the pattern generator 201 is distributed by the distributor 202 to the integrated circuits IC201 and IC202. The first test pattern data input from the distributor 202 to the integrated circuit IC 201 is input to a plurality of circuits A201, A202,.

IC201の記憶部203において、複数のメモリ2031a,2031b,・・・2031nから出力された異なる試験パターンデータは選択回路2032によって選択され、複数の回路A201,A202,・・・に第2試験パターンデータとして出力される。   In the storage unit 203 of the IC 201, different test pattern data output from the plurality of memories 2031a, 2031b,... 2031n are selected by the selection circuit 2032 and the second test pattern data is transmitted to the plurality of circuits A201, A202,. Is output as

回路A201において、分配器202より出力された試験パターンデータと記憶部203にて選択された試験パターンデータとは論理回路204で論理演算が施される。 In the circuit A 201, the logic operation is performed on the test pattern data output from the distributor 202 and the test pattern data selected by the storage unit 203 by the logic circuit 204.

分配器202より出力された第1試験パターンデータ、記憶部203より出力された第2試験パターンデータおよび論理回路204より出力された試験パターンデータは、そのいずれかが選択回路105において選択される。 One of the first test pattern data output from the distributor 202, the second test pattern data output from the storage unit 203, and the test pattern data output from the logic circuit 204 is selected by the selection circuit 105.

すなわち、選択回路105において、分配器202より入力された第1試験パターンデータが選択された場合は、各DUT12に対し共通に試験パターン波形が印加され、選択回路205において、記憶部203より出力された第2試験パターンデータまたは論理回路204より出力された試験パターンデータが選択された場合は、DUT12に対し個別に試験パターン波形が印加される。 That is, when the selection circuit 105 selects the first test pattern data input from the distributor 202, a test pattern waveform is applied to each DUT 12 in common, and is output from the storage unit 203 in the selection circuit 205. When the second test pattern data or the test pattern data output from the logic circuit 204 is selected, the test pattern waveform is individually applied to the DUT 12.

以上は、集積回路IC201の回路A201の動作について説明したが、回路A202以降についても同様であり、集積回路IC202についても集積回路IC201と同様である。 Although the operation of the circuit A201 of the integrated circuit IC201 has been described above, the same applies to the circuit A202 and the subsequent circuits, and the integrated circuit IC202 is similar to the integrated circuit IC201.

上記のような構成の半導体試験装置によれば、図1の半導体試験装置の特長に加えて、複数メモリの出力を入力とした選択回路で第2試験パターンデータを選択することにより、集積回路に内蔵されているメモリ出力が様々なDUTで利用できるようになるので、メモリの効率的な使用が可能となる。 According to the semiconductor test apparatus configured as described above, in addition to the features of the semiconductor test apparatus shown in FIG. 1, the second test pattern data is selected by the selection circuit using the outputs of the plurality of memories as an input. Since the built-in memory output can be used in various DUTs, the memory can be used efficiently.

また、論理回路(204)を用いることにより、パターン発生器1から出力した試験パターンデータと複数のメモリ2031a,2031b,・・・2031nから出力された試験パターンデータとを入力とした論理回路の出力から多様な試験パターンデータを得ることができる。   Further, by using the logic circuit (204), the output of the logic circuit having the test pattern data output from the pattern generator 1 and the test pattern data output from the plurality of memories 2031a, 2031b,. Various test pattern data can be obtained from

なお、上記の実施例において、集積回路は、IC201,IC202の2個の場合を示したが、並列試験するDUTの数に応じて任意の数とすることができる。 In the above-described embodiment, the number of integrated circuits is two, that is, IC 201 and IC 202. However, any number may be used according to the number of DUTs to be tested in parallel.

本発明の実施の形態に係る半導体試験装置の一実施例を示す構成ブロック図である。 1 is a configuration block diagram showing an example of a semiconductor test apparatus according to an embodiment of the present invention. 本発明の実施の形態に係る半導体試験装置の第2の実施例を示す構成ブロック図である。 It is a block diagram which shows the 2nd Example of the semiconductor test apparatus which concerns on embodiment of this invention. 半導体試験装置の従来例を示す構成ブロック図である。 It is a block diagram showing a conventional example of a semiconductor test apparatus.

符号の説明Explanation of symbols

12 被測定デバイス
101,201 パターン発生器
103,203 記憶部
104,204 論理回路
105 第1の選択回路
106 タイミング信号発生器
108 波形整形器
2031a,2031b,・・・2031n 複数のメモリ
2032 第2の選択回路
12 Device under test 101, 201 Pattern generator 103, 203 Storage unit 104, 204 Logic circuit 105 First selection circuit 106 Timing signal generator 108 Waveform shapers 2031a, 2031b,... 2031n Multiple memories 2032 Second Selection circuit

Claims (9)

  1. 複数の被測定デバイスに対し試験パターン波形を印加して並列試験を行う半導体試験装置において、
    各被測定デバイスに共通の第1試験パターンデータを発生するパターン発生器と、
    各被測定デバイスに個別の第2試験パターンデータを発生する記憶部と、
    前記第1試験パターンデータと前記第2試験パターンデータのいずれかを選択して、前記試験パターン波形を発生するための試験パターンデータを出力する第1の選択回路と
    を備えたことを特徴とする半導体試験装置。
    In a semiconductor test apparatus that performs a parallel test by applying a test pattern waveform to multiple devices under test,
    A pattern generator for generating first test pattern data common to each device under measurement;
    A storage unit for generating individual second test pattern data for each device under measurement; A storage unit for generating individual second test pattern data for each device under measurement;
    A first selection circuit for selecting either the first test pattern data or the second test pattern data and outputting test pattern data for generating the test pattern waveform is provided. Semiconductor test equipment. A first selection circuit for selecting either the first test pattern data or the second test pattern data and outputting test pattern data for generating the test pattern waveform is provided. Semiconductor test equipment.
  2. 前記第1の選択回路で選択された試験パターンデータを波形整形し、前記試験パターン波形を出力する波形整形器とこの波形整形器にタイミング信号を与えるタイミング信号発生器と、
    を備えたことを特徴とする請求項1記載の半導体試験装置。
    A waveform shaper for shaping the test pattern data selected by the first selection circuit and outputting the test pattern waveform; a timing signal generator for providing a timing signal to the waveform shaper;

    The semiconductor test apparatus according to claim 1, further comprising: The semiconductor test apparatus according to claim 1, further comprising:
  3. 前記パターン発生器が発生した第1パターンデータと前記記憶部が発生した第2パターンデータに対し論理演算を行う論理回路を備え、
    前記第1の選択回路は前記論理回路の出力データ、前記第1試験パターンデータおよび前記第2試験パターンデータのいずれかを選択することを特徴とする請求項1または2記載の半導体試験装置。
    A logic circuit that performs a logical operation on the first pattern data generated by the pattern generator and the second pattern data generated by the storage unit;

    3. The semiconductor test apparatus according to claim 1, wherein the first selection circuit selects one of output data of the logic circuit, the first test pattern data, and the second test pattern data. 3. The semiconductor test apparatus according to claim 1, wherein the first selection circuit selects one of output data of the logic circuit, the first test pattern data, and the second test pattern data.
  4. 前記記憶部はメモリからなり、前記論理回路は排他的論理和回路からなることを特徴とする請求項3記載の半導体試験装置。 4. The semiconductor test apparatus according to claim 3, wherein the storage unit is a memory, and the logic circuit is an exclusive OR circuit.
  5. 前記メモリおよび前記第1の選択回路をシステムピン毎に搭載し、集積化したことを特徴とする請求項4記載の半導体試験装置。 5. The semiconductor test apparatus according to claim 4, wherein the memory and the first selection circuit are mounted and integrated for each system pin.
  6. 前記メモリ、前記第1の選択回路および前記排他的論理和回路をシステムピン毎に搭載し、集積化したことを特徴とする請求項4記載の半導体試験装置。 5. The semiconductor test apparatus according to claim 4, wherein the memory, the first selection circuit, and the exclusive OR circuit are mounted and integrated for each system pin.
  7. 前記メモリ、前記第1の選択回路、前記排他的論理和回路および前記波形整形器をシステムピン毎に搭載し、集積化したことを特徴とする請求項4記載の半導体試験装置。 5. The semiconductor test apparatus according to claim 4, wherein the memory, the first selection circuit, the exclusive OR circuit, and the waveform shaper are mounted and integrated for each system pin.
  8. 前記記憶部は、
    異なる試験パターンデータを記憶する複数のメモリと、
    該複数のメモリから各被測定デバイスに対する第2試験パターンデータを選択する第2の選択回路とを備えたことを特徴とする請求項1乃至3のいずれかに記載の半導体試験装置。
    The storage unit

    A plurality of memories for storing different test pattern data; A plurality of memories for storing different test pattern data;
    4. The semiconductor test apparatus according to claim 1, further comprising a second selection circuit that selects second test pattern data for each device under test from the plurality of memories. 4. The semiconductor test apparatus according to claim 1, further comprising a second selection circuit that selects second test pattern data for each device under test from the plurality of memories.
  9. 前記記憶部、前記第1の選択回路、前記論理回路および前記波形整形器をシステムピン毎に搭載し、集積化したことを特徴とする請求項8記載の半導体試験装置。 9. The semiconductor test apparatus according to claim 8, wherein the storage unit, the first selection circuit, the logic circuit, and the waveform shaper are mounted and integrated for each system pin.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015147861A1 (en) * 2014-03-28 2015-10-01 Hewlett-Packard Development Company, L.P. Testing electronic devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0222577A (en) * 1988-07-11 1990-01-25 Advantest Corp Waveform generating circuit
JP2001155496A (en) * 1999-11-26 2001-06-08 Advantest Corp Pattern generating method, pattern generator, and memory test device
JP2002083499A (en) * 2000-06-21 2002-03-22 Advantest Corp Data write-in device, data write-in method, test device, and test method
JP2006059477A (en) * 2004-08-20 2006-03-02 Advantest Corp Testing apparatus and testing method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0222577A (en) * 1988-07-11 1990-01-25 Advantest Corp Waveform generating circuit
JP2001155496A (en) * 1999-11-26 2001-06-08 Advantest Corp Pattern generating method, pattern generator, and memory test device
JP2002083499A (en) * 2000-06-21 2002-03-22 Advantest Corp Data write-in device, data write-in method, test device, and test method
JP2006059477A (en) * 2004-08-20 2006-03-02 Advantest Corp Testing apparatus and testing method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015147861A1 (en) * 2014-03-28 2015-10-01 Hewlett-Packard Development Company, L.P. Testing electronic devices
US10145890B2 (en) 2014-03-28 2018-12-04 Hewlett Packard Enterprise Development Lp Testing electronic devices

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