JP2009089367A - Image sensing apparatus and imaging system - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an image sensing apparatus and an imaging system which can reduce the chip area and suppress an increase in power consumption even in reading out a pixel signal at a high speed. <P>SOLUTION: An image sensing apparatus comprises a pixel including a photoelectric conversion unit, a column signal line connected to the pixel, a readout circuit for reading a signal out of the pixel via the column signal line, an output line connected to the readout circuit and having a capacitance, and an output unit for outputting an image signal in response to the signal from the readout circuit via the output line. The readout circuit includes a first accumulation unit for holding the signal outputted to the column signal line, a first opening/closing unit for opening/closing the connection with the first accumulation unit, a second accumulation unit, a transmission unit for transmitting to the second accumulation unit the signal held by the first accumulation unit, and a second opening/closing unit for opening/closing the connection of the transmission unit and the second accumulation unit. A capacitance of the first accumulation unit is smaller than a capacitance of the second accumulation unit, and the signal held by the second accumulation unit is read out to the output unit based on the capacitance of the second accumulation unit and the capacitance of the output line. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、撮像装置及び撮像システムに関する。   The present invention relates to an imaging apparatus and an imaging system.

特許文献1の技術では、複数の画素が行方向及び列方向に配列された画素配列において、行方向に延びた複数の行制御線により駆動するための信号が各画素に供給され、列方向に延びた複数の列信号線を介して各画素の信号が読み出される。各列信号線の一端と他端とにはそれぞれ蓄積部が接続され、2つの蓄積部のいずれか一方の信号が読み出されているとき、画素から出力された信号が2つの蓄積部の他方に蓄積される。これにより、ブランキング期間(センサ出力のない期間)を低減でき、総読み出し期間を短縮できる。   In the technique of Patent Document 1, in a pixel array in which a plurality of pixels are arranged in a row direction and a column direction, a signal for driving by a plurality of row control lines extending in the row direction is supplied to each pixel, and in the column direction The signal of each pixel is read through the extended plurality of column signal lines. A storage unit is connected to one end and the other end of each column signal line, and when the signal of one of the two storage units is read, the signal output from the pixel is the other of the two storage units. Accumulated in. Thereby, the blanking period (period without sensor output) can be reduced, and the total readout period can be shortened.

特許文献2の技術では、複数の列信号線のそれぞれに、2つの蓄積部と2つのアンプとが交互に接続され、2つの蓄積部の一方に蓄積された信号が2つのアンプの一方により増幅されて2つの蓄積部の他方に蓄積される。その2つの蓄積部の他方に蓄積された信号は、2つのアンプの他方により増幅されて後段の出力線へと読み出される。
特開2001−45378号公報 特開平11−150255号公報
In the technique of Patent Document 2, two storage units and two amplifiers are alternately connected to each of a plurality of column signal lines, and a signal stored in one of the two storage units is amplified by one of the two amplifiers. And stored in the other of the two storage units. The signal accumulated in the other of the two accumulation units is amplified by the other of the two amplifiers and read out to the output line at the subsequent stage.
JP 2001-45378 A JP-A-11-150255

特許文献1の技術では、画素配列における第1の行の画素の信号が一方の蓄積部に蓄積され、第2の行の画素の信号が他方の蓄積部に蓄積される。ここで、それぞれの蓄積部から後段の出力線へ転送される信号には、それぞれの蓄積部の容量値と出力線の有する容量値とで決まる容量分割比によるゲインがかかる。これは、例えば蓄積部の容量値をC1、出力線の有する容量値をC2とした場合に、C1/(C1+C2)で表されるようなゲインとなる。出力線の有する容量値とは、出力線に対する寄生容量や、出力線上に設けられた容量素子などによる容量の値を含む。このような容量分割による読み出しを行う特許文献1の技術では、一方の蓄積部の容量及び他方の蓄積部の容量のそれぞれの絶対値が小さいと、各蓄積部の容量に対する後段の出力線の容量分割比によるゲインが小さくなり、S/N比が低下する。逆に、一方の蓄積部の容量及び他方の蓄積部の容量のそれぞれの絶対値を大きくすると、各蓄積部の容量に対する後段の出力線の容量分割比によるゲインが大きくなり、S/N比を向上させることができる。しかし、一方の蓄積部及び他方の蓄積部のそれぞれの電極面積が増大するので、チップ面積の増大を招く。   In the technique of Patent Document 1, the signal of the pixel in the first row in the pixel array is stored in one storage unit, and the signal of the pixel in the second row is stored in the other storage unit. Here, the gain transferred by the capacitance division ratio determined by the capacitance value of each storage unit and the capacitance value of the output line is applied to the signal transferred from each storage unit to the output line in the subsequent stage. For example, when the capacitance value of the storage unit is C1 and the capacitance value of the output line is C2, the gain is represented by C1 / (C1 + C2). The capacitance value of the output line includes a parasitic capacitance with respect to the output line and a capacitance value due to a capacitive element provided on the output line. In the technology of Patent Document 1 that performs reading by such capacity division, if the absolute values of the capacity of one storage unit and the capacity of the other storage unit are small, the capacity of the output line in the subsequent stage with respect to the capacity of each storage unit The gain due to the division ratio decreases, and the S / N ratio decreases. Conversely, if the absolute values of the capacity of one storage unit and the capacity of the other storage unit are increased, the gain due to the capacity division ratio of the output line in the subsequent stage with respect to the capacity of each storage unit increases, and the S / N ratio is increased. Can be improved. However, since the electrode areas of one storage part and the other storage part are increased, the chip area is increased.

また、特許文献2の技術では、上述のように、2つの蓄積部の他方に蓄積された信号は、2つのアンプの他方により増幅されて後段へと読み出されるので、上記容量分割比によるゲインは考慮せずに後段の出力線へ信号を読み出すことができる。しかし、複数の列信号線のそれぞれに1つの信号に対して2つのアンプが接続されているので、チップ面積が増大し、消費電力が増加する可能性がある。   In the technique of Patent Document 2, as described above, the signal accumulated in the other of the two accumulation units is amplified by the other of the two amplifiers and read out to the subsequent stage. The signal can be read out to the output line in the subsequent stage without consideration. However, since two amplifiers are connected to each of the plurality of column signal lines for one signal, there is a possibility that the chip area increases and the power consumption increases.

本発明の目的は、画素の信号を高速に読み出す場合でも、チップ面積を低減でき、消費電力の増加を抑制できる撮像装置及び撮像システムを提供することにある。   An object of the present invention is to provide an imaging apparatus and an imaging system that can reduce the chip area and suppress an increase in power consumption even when reading a pixel signal at high speed.

本発明の第1側面に係る撮像装置は、光電変換部を含む画素と、前記画素に接続された列信号線と、前記列信号線を介して前記画素から信号を読み出す読み出し回路と、前記読み出し回路に接続されており、容量を有する出力線と、前記出力線を介して前記読み出し回路からの信号に応じて、画像信号を出力する出力部とを備え、前記読み出し回路は、前記列信号線に出力された信号を保持する第1の蓄積部と、前記列信号線と前記第1の蓄積部との接続を開閉する第1の開閉部と、第2の蓄積部と、前記第1の蓄積部に保持された信号を前記第2の蓄積部へ伝達する伝達部と、前記伝達部と前記第2の蓄積部との接続を開閉する第2の開閉部とを含み、前記第1の蓄積部の容量は、前記第2の蓄積部の容量よりも小さく、前記出力部には、前記第2の蓄積部の容量と前記出力線の容量とに基づいて、前記第2の蓄積部に保持された信号が読み出されることを特徴とする。   An imaging apparatus according to a first aspect of the present invention includes a pixel including a photoelectric conversion unit, a column signal line connected to the pixel, a readout circuit that reads a signal from the pixel through the column signal line, and the readout An output line connected to the circuit and having a capacity; and an output unit that outputs an image signal in response to a signal from the readout circuit via the output line, the readout circuit including the column signal line A first accumulator that holds a signal output to the first accumulator, a first accumulator that opens and closes a connection between the column signal line and the first accumulator, a second accumulator, and the first accumulator A transmission unit that transmits a signal held in the storage unit to the second storage unit; and a second opening / closing unit that opens and closes a connection between the transmission unit and the second storage unit. The capacity of the storage unit is smaller than the capacity of the second storage unit, and the output unit includes Serial based on the capacitance of the second capacitance of the storage unit and the output line, wherein the second signal held in the storage portion of the is read.

本発明の第2側面に係る撮像装置は、第1の画素と、第2の画素と、前記第1の画素及び前記第2の画素に接続された列信号線と、前記列信号線を介して前記第1の画素及び前記第2の画素から信号を読み出す読み出し回路と、前記第1の画素、前記第2の画素、及び前記読み出し回路を駆動する駆動部と、前記読み出し回路に接続されており、容量を有する出力線と、前記出力線を介して前記読み出し回路からの信号に応じて、画像信号を出力する出力部とを備え、前記読み出し回路は、前記列信号線に出力された信号を保持する第1の蓄積部と、前記列信号線と前記第1の蓄積部との接続を開閉する第1の開閉部と、第2の蓄積部と、入力端子及び出力端子に前記第1の蓄積部が接続され、前記出力端子に前記第2の蓄積部が接続され、前記第1の蓄積部に保持された信号を前記第2の蓄積部へ伝達する伝達部と、前記第1の蓄積部及び前記伝達部と前記第2の蓄積部との接続を開閉する第2の開閉部とを含み、前記第1の蓄積部の容量は、前記第2の蓄積部の容量よりも小さく、前記出力部には、前記第2の蓄積部の容量と前記出力線の容量とに基づいて、前記第2の蓄積部に保持された信号が読み出され、前記駆動部は、第1の期間において、前記第1の画素の信号が前記第1の蓄積部から読み出されて前記伝達部を介して前記第2の蓄積部へ伝達され、前記第1の期間に続く第2の期間において、前記列信号線に出力された前記第2の画素の信号が前記第1の蓄積部へ蓄積されるとともに、前記第1の画素の信号が前記第2の蓄積部から読み出されて前記出力部へ伝達されるように、前記第1の画素、前記第2の画素、及び前記読み出し回路を駆動することを特徴とする。   An imaging apparatus according to a second aspect of the present invention includes a first pixel, a second pixel, a column signal line connected to the first pixel and the second pixel, and the column signal line. A readout circuit for reading out signals from the first pixel and the second pixel, a driver for driving the first pixel, the second pixel, and the readout circuit, and a readout circuit connected to the readout circuit. And an output line having a capacity and an output unit that outputs an image signal in accordance with a signal from the readout circuit via the output line, and the readout circuit outputs a signal output to the column signal line A first accumulator that holds the first signal, a first open / close unit that opens and closes a connection between the column signal line and the first accumulator, a second accumulator, and the input terminal and the output terminal. Is connected, the second storage unit is connected to the output terminal, A transmission unit that transmits the signal held in the first storage unit to the second storage unit, and a second unit that opens and closes the connection between the first storage unit and the transmission unit and the second storage unit. A capacity of the first storage unit is smaller than a capacity of the second storage unit, and the output unit includes a capacity of the second storage unit and a capacity of the output line. Based on the signal, the signal held in the second accumulation unit is read out, and the driving unit reads out the signal of the first pixel from the first accumulation unit in the first period. The second pixel signal transmitted to the column signal line is transmitted to the second accumulation unit via the transmission unit and output to the column signal line in the second period following the first period. And the signal of the first pixel is read from the second storage unit and transmitted to the output unit. In so that the first pixel, and drives the second pixel, and the readout circuit.

本発明の第3側面に係る撮像システムは、本発明の第1側面又は第2側面に係る撮像装置と、前記撮像装置の撮像面へ像を形成する光学系と、前記撮像装置から出力された信号を処理して画像データを生成する信号処理部とを備えたことを特徴とする。   The imaging system according to the third aspect of the present invention is output from the imaging device according to the first or second aspect of the present invention, an optical system that forms an image on the imaging surface of the imaging device, and the imaging device. And a signal processing unit for processing the signal to generate image data.

本発明によれば、画素の信号を高速に読み出す場合でも、チップ面積を低減でき、消費電力の増加を抑制できる。   According to the present invention, even when a pixel signal is read out at high speed, the chip area can be reduced and an increase in power consumption can be suppressed.

本発明は、特にビデオカメラ、デジタルスチルカメラ、イメージスキャナ用のイメージ入力装置などに広範に用いられる撮像装置に関するものである。   The present invention relates to an image pickup apparatus that is widely used in image input devices for video cameras, digital still cameras, image scanners, and the like.

本発明の第1実施形態に係る撮像装置100について、図1を用いて説明する。図1は、本発明の第1実施形態に係る撮像装置100の構成図である。   An imaging apparatus 100 according to the first embodiment of the present invention will be described with reference to FIG. FIG. 1 is a configuration diagram of an imaging apparatus 100 according to the first embodiment of the present invention.

撮像装置100は、画素配列PA、垂直走査回路(VSR、駆動部)101、読み出し回路110、水平走査回路(HSR、駆動部)102、行制御線CL1〜CL4、及び列信号線RL1〜RL4を備える。撮像装置100は、第1の水平出力線121、第2の水平出力線122、及び出力部120を備える。   The imaging device 100 includes a pixel array PA, a vertical scanning circuit (VSR, driving unit) 101, a readout circuit 110, a horizontal scanning circuit (HSR, driving unit) 102, row control lines CL1 to CL4, and column signal lines RL1 to RL4. Prepare. The imaging apparatus 100 includes a first horizontal output line 121, a second horizontal output line 122, and an output unit 120.

画素配列PAは、複数の画素A11〜B24が2次元的に(行方向及び列方向に)配列されている。ここでは、説明の簡略化のために画素が4行4列で配列されている場合を例示的に説明する。各画素A11〜B24は、光電変換部PDを含む。光電変換部PDは、例えば、フォトダイオードである。   In the pixel array PA, a plurality of pixels A11 to B24 are two-dimensionally arranged (in the row direction and the column direction). Here, for simplification of description, a case where pixels are arranged in 4 rows and 4 columns will be described as an example. Each of the pixels A11 to B24 includes a photoelectric conversion unit PD. The photoelectric conversion unit PD is, for example, a photodiode.

垂直走査回路(VSR)101は、行制御線CL1〜CL4を介して、各画素A11〜B24に駆動するための信号を供給する。例えば、垂直走査回路(VSR)101は、画素配列PAにおいて行ごとに各画素の信号を列信号線RL1〜RL4へ出力させる。また、垂直走査回路(VSR)101は、読み出し回路110を駆動するための水平走査信号(HSR)以外の信号を供給する。   The vertical scanning circuit (VSR) 101 supplies signals for driving each of the pixels A11 to B24 via the row control lines CL1 to CL4. For example, the vertical scanning circuit (VSR) 101 outputs the signal of each pixel to the column signal lines RL1 to RL4 for each row in the pixel array PA. The vertical scanning circuit (VSR) 101 supplies signals other than the horizontal scanning signal (HSR) for driving the reading circuit 110.

読み出し回路110は、列信号線RL1〜RL4を介して、各画素A11〜B24から信号を読み出す。読み出し回路110は、第1の開閉部群103、第1の蓄積部群104、伝達部群105、第2の開閉部群106、第2の蓄積部群107、及び第3の開閉部群108を含む。   The read circuit 110 reads signals from the pixels A11 to B24 via the column signal lines RL1 to RL4. The readout circuit 110 includes a first opening / closing part group 103, a first accumulation part group 104, a transmission part group 105, a second opening / closing part group 106, a second accumulation part group 107, and a third opening / closing part group 108. including.

第1の開閉部群103は、列ごとに設けられた複数の第1の開閉部を含む。   The first opening / closing part group 103 includes a plurality of first opening / closing parts provided for each column.

第1の蓄積部群104は、列ごとに設けられた複数の第1の蓄積部を含む。第1の蓄積部は、列信号線RL1〜RL4に出力された信号を保持する。   The first accumulation unit group 104 includes a plurality of first accumulation units provided for each column. The first storage unit holds signals output to the column signal lines RL1 to RL4.

伝達部群105は、列ごとに設けられた複数の伝達部を含む。伝達部は、第1の蓄積部に保持された信号を第2の蓄積部へ伝達する。伝達部は、第1の蓄積部が保持する電荷に応じた信号を第2の蓄積部に供給する。   The transmission unit group 105 includes a plurality of transmission units provided for each column. The transmission unit transmits the signal held in the first accumulation unit to the second accumulation unit. The transmission unit supplies a signal corresponding to the charge held by the first accumulation unit to the second accumulation unit.

第2の開閉部群106は、列ごとに設けられた複数の第2の開閉部を含む。第2の蓄積部群107は、列ごとに設けられた複数の第2の蓄積部を含む。   The second opening / closing part group 106 includes a plurality of second opening / closing parts provided for each column. The second accumulation unit group 107 includes a plurality of second accumulation units provided for each column.

第3の開閉部群108は、列ごとに設けられた複数の第3の開閉部を含む。第3の開閉部は、第2の蓄積部と第1の水平出力線121又は第2の水平出力線122との接続を開閉する。例えば、第3の開閉部は、第2の蓄積部と第1の水平出力線121又は第2の水平出力線122との接続を閉状態にすることにより、第2の蓄積部と第1の水平出力線121又は第2の水平出力線122とを導通させる。   The third opening / closing part group 108 includes a plurality of third opening / closing parts provided for each column. The third opening / closing unit opens and closes the connection between the second accumulation unit and the first horizontal output line 121 or the second horizontal output line 122. For example, the third opening / closing unit closes the connection between the second storage unit and the first horizontal output line 121 or the second horizontal output line 122, whereby the second storage unit and the first storage unit The horizontal output line 121 or the second horizontal output line 122 is made conductive.

水平走査回路(HSR)102は、読み出し回路における各列の構成へ供給する水平走査信号(HSR)を順次にアクティブにすることにより、各列の第3の開閉部を順次に閉じる。これにより、水平走査回路(HSR)102は、読み出し回路110(の第2の蓄積部)から列ごとに信号を読み出して、その信号を第1の水平出力線121及び第2の水平出力線122経由で出力部120へ出力する。   The horizontal scanning circuit (HSR) 102 sequentially activates the horizontal scanning signal (HSR) supplied to the configuration of each column in the readout circuit, thereby sequentially closing the third opening / closing unit of each column. As a result, the horizontal scanning circuit (HSR) 102 reads a signal for each column from the reading circuit 110 (second storage unit), and outputs the signal to the first horizontal output line 121 and the second horizontal output line 122. To the output unit 120.

第1の水平出力線121及び第2の水平出力線122は、それぞれ、読み出し回路110(の第2の蓄積部)と出力部120とを接続する。   The first horizontal output line 121 and the second horizontal output line 122 connect the reading circuit 110 (second storage unit thereof) and the output unit 120, respectively.

出力部120は、読み出し回路110から第1の水平出力線121及び第2の水平出力線122経由で出力された信号に応じて、画像信号を出力する。すなわち、出力部120は、第2の蓄積部に保持された信号に基づいて、画像信号を出力する。出力部120には、第2の蓄積部の容量と第1の水平出力線121又は第2の水平出力線122の有する容量との容量分割により、第2の蓄積部に保持された信号が読み出される。   The output unit 120 outputs an image signal according to the signal output from the readout circuit 110 via the first horizontal output line 121 and the second horizontal output line 122. That is, the output unit 120 outputs an image signal based on the signal held in the second accumulation unit. The output unit 120 reads a signal held in the second storage unit by capacity division between the capacity of the second storage unit and the capacity of the first horizontal output line 121 or the second horizontal output line 122. It is.

次に、読み出し回路の構成について、図2を用いて説明する。図2は、読み出し回路における1列分の回路構成を示す図である。列信号線RL1に接続された回路を中心に説明するが、他の列信号線RL2〜RL4に接続された回路に関しても同様である。   Next, the structure of the reading circuit will be described with reference to FIG. FIG. 2 is a diagram illustrating a circuit configuration for one column in the readout circuit. The description will focus on the circuit connected to the column signal line RL1, but the same applies to the circuits connected to the other column signal lines RL2 to RL4.

列信号線RL1には、その上流側に、例えば、第1の画素A11と第2の画素B11と(図1参照)が接続されている。また、列信号線RL1には、その下流側に、第1の開閉部210、第1の蓄積部203、伝達部204、第2の開閉部205、第2の蓄積部206、及び第3の開閉部220がこの順番に接続されている。第3の開閉部220の後段には、第1の水平出力線121及び第2の水平出力線122(図1参照)が接続されている。   For example, a first pixel A11 and a second pixel B11 (see FIG. 1) are connected to the column signal line RL1 on the upstream side. In addition, the column signal line RL1 includes, on the downstream side thereof, a first opening / closing unit 210, a first storage unit 203, a transmission unit 204, a second opening / closing unit 205, a second storage unit 206, and a third storage unit. The opening / closing part 220 is connected in this order. A first horizontal output line 121 and a second horizontal output line 122 (see FIG. 1) are connected to the subsequent stage of the third opening / closing unit 220.

第1の開閉部210は、光信号用のスイッチ201と、ノイズ信号用のスイッチ202とを含む。第1の蓄積部203は、光信号用の蓄積部(光信号用の第1の蓄積部)Cts1と、ノイズ信号用の蓄積部(ノイズ信号用の第1の蓄積部)Ctn1とを含む。伝達部204は、それぞれインピーダンス変換器である光信号用のバッファーアンプAMSと、ノイズ信号用のバッファーアンプAMNとを含む。第2の開閉部205は、光信号用のスイッチ231と、ノイズ信号用のスイッチ232とを含む。第2の蓄積部206は、光信号用の蓄積部(光信号用の第2の蓄積部)Cts2と、ノイズ信号用の蓄積部(ノイズ信号用の第2の蓄積部)Ctn2とを含む。第3の開閉部220は、光信号用のスイッチ207と、ノイズ信号用のスイッチ208とを含む。   The first opening / closing unit 210 includes an optical signal switch 201 and a noise signal switch 202. The first accumulation unit 203 includes an accumulation unit for optical signals (first accumulation unit for optical signals) Cts1 and an accumulation unit for noise signals (first accumulation unit for noise signals) Ctn1. The transmission unit 204 includes an optical signal buffer amplifier AMS, which is an impedance converter, and a noise signal buffer amplifier AMN. The second opening / closing unit 205 includes an optical signal switch 231 and a noise signal switch 232. The second accumulation unit 206 includes an accumulation unit for optical signals (second accumulation unit for optical signals) Cts2 and a accumulation unit for noise signals (second accumulation unit for noise signals) Ctn2. The third opening / closing unit 220 includes an optical signal switch 207 and a noise signal switch 208.

なお、図2に示すような1列分の回路構成において、各スイッチ201等は、NMOSトランジスタを含んでも良いし、PMOSトランジスタを含んでも良い。   In the circuit configuration for one column as shown in FIG. 2, each switch 201 or the like may include an NMOS transistor or a PMOS transistor.

次に、読み出し回路の動作について、図3を用いて説明する。図3は、読み出し回路の動作を示すタイミングチャートである。図3では、信号がハイレベルでアクティブになる場合が示されているが、信号がローレベルでアクティブになる場合についても信号レベルを全体的に論理反転させたものとなること以外は同様である。図3では、φTS1,φTN1,φTSN2が、垂直走査回路(VSR)101から読み出し回路へ供給される信号であり、HSRが、水平走査回路(HSR)102から読み出し回路へ供給される信号である。   Next, the operation of the reading circuit will be described with reference to FIG. FIG. 3 is a timing chart showing the operation of the readout circuit. FIG. 3 shows the case where the signal becomes active at a high level, but the case where the signal becomes active at a low level is the same except that the signal level is logically inverted as a whole. . In FIG. 3, φTS1, φTN1, and φTSN2 are signals supplied from the vertical scanning circuit (VSR) 101 to the reading circuit, and HSR is a signal supplied from the horizontal scanning circuit (HSR) 102 to the reading circuit.

BLKa(第2の期間)の期間において、φTN1がアクティブになる期間にスイッチ202がONして、列信号線RL1に出力された第1の画素A11のノイズ信号がノイズ信号用の蓄積部Ctn1に蓄積される。そして、φTS1がアクティブになる期間にスイッチ201がONして、列信号線RL1に出力された第1の画素A11の光信号が光信号用の蓄積部Cts1に蓄積される。すなわち、列信号線RL1に出力された第1の画素A11の信号が第1の蓄積部203に蓄積される。   In the BLKa (second period) period, the switch 202 is turned ON during the period in which φTN1 is active, and the noise signal of the first pixel A11 output to the column signal line RL1 is input to the noise signal storage unit Ctn1. Accumulated. Then, the switch 201 is turned ON during the period when φTS1 is active, and the optical signal of the first pixel A11 output to the column signal line RL1 is accumulated in the optical signal accumulating unit Cts1. That is, the signal of the first pixel A11 output to the column signal line RL1 is accumulated in the first accumulation unit 203.

次に、BLKcの期間(第1の期間)において、φTSN2がアクティブになる期間にスイッチ231,232がONする。そして、光信号用のバッファーアンプAMSにより第1の画素A11の光信号が光信号用の蓄積部Cts1から読み出されて光信号用の蓄積部Cts2へ伝達される。ノイズ信号用のバッファーアンプAMNにより第1の画素A11のノイズ信号がノイズ信号用の蓄積部Ctn1から読み出されてノイズ信号用の蓄積部Ctn2へ伝達される。すなわち、伝達部204により第1の画素A11の信号が第1の蓄積部203から読み出されて第2の蓄積部206へ伝達される。   Next, in the BLKc period (first period), the switches 231 and 232 are turned ON during the period in which φTSN2 is active. Then, the optical signal buffer amplifier AMS reads the optical signal of the first pixel A11 from the optical signal storage unit Cts1 and transmits it to the optical signal storage unit Cts2. The noise signal buffer amplifier AMN reads the noise signal of the first pixel A11 from the noise signal storage unit Ctn1 and transmits it to the noise signal storage unit Ctn2. That is, the signal of the first pixel A11 is read from the first accumulation unit 203 by the transmission unit 204 and transmitted to the second accumulation unit 206.

BLKcの期間(第1の期間)に続くBLKbの期間(第2の期間)において、φTN1がアクティブになる期間にスイッチ202がONして、列信号線RL1に出力された第2の画素B11のノイズ信号がノイズ信号用の蓄積部Ctn1に蓄積される。そして、φTS1がアクティブになる期間にスイッチ201がONして、列信号線RL1に出力された第2の画素B11の光信号が光信号用の蓄積部Cts1に蓄積される。すなわち、列信号線RL1に出力された第2の画素B11の信号が第1の蓄積部203に蓄積される。   In the BLKb period (second period) following the BLKc period (first period), the switch 202 is turned ON during the period in which φTN1 is active, and the second pixel B11 output to the column signal line RL1. The noise signal is accumulated in the noise signal accumulating unit Ctn1. Then, the switch 201 is turned ON during the period when φTS1 is active, and the optical signal of the second pixel B11 output to the column signal line RL1 is stored in the optical signal storage unit Cts1. That is, the signal of the second pixel B11 output to the column signal line RL1 is accumulated in the first accumulation unit 203.

また、BLKbの期間(第2の期間)において、水平走査信号HSRにおける列信号線RL1用の信号HSR1がアクティブになる期間にスイッチ207及びスイッチ208がONして、第1の画素A11の信号が第2の蓄積部206から読み出される。すなわち、第1の画素A11の光信号が、光信号用の蓄積部Cts2の容量と第1の水平出力線121の有する容量との容量分割により、光信号用の蓄積部Cts2から第1の水平出力線121へ読み出される。これにより、第1の画素A11の光信号は、第1の水平出力線121経由で出力部120へ伝達される。第1の画素A11のノイズ信号が、ノイズ信号用の蓄積部Ctn2の容量と第2の水平出力線122の有する容量との容量分割により、ノイズ信号用の蓄積部Ctn2から第2の水平出力線122へ読み出される。これにより、第1の画素A11のノイズ信号は、第2の水平出力線122経由で出力部120へ伝達される。出力部120は、第1の水平出力線121経由で伝達された光信号と、第2の水平出力線122経由で伝達されたノイズ信号との差分を演算して、両者の差動信号を画像信号として後段へ出力する。   In the BLKb period (second period), the switch 207 and the switch 208 are turned on during the period in which the signal HSR1 for the column signal line RL1 in the horizontal scanning signal HSR is active, and the signal of the first pixel A11 is Read from the second storage unit 206. That is, the optical signal of the first pixel A11 is separated from the optical signal storage unit Cts2 by the capacity division of the capacity of the optical signal storage unit Cts2 and the capacity of the first horizontal output line 121 from the first horizontal. Read to the output line 121. As a result, the optical signal of the first pixel A11 is transmitted to the output unit 120 via the first horizontal output line 121. The noise signal of the first pixel A11 is divided from the capacitance of the noise signal storage unit Ctn2 and the capacitance of the second horizontal output line 122 by the noise signal storage unit Ctn2 to the second horizontal output line. Read to 122. As a result, the noise signal of the first pixel A11 is transmitted to the output unit 120 via the second horizontal output line 122. The output unit 120 calculates a difference between the optical signal transmitted via the first horizontal output line 121 and the noise signal transmitted via the second horizontal output line 122, and outputs the differential signal of the two as an image. Output to the subsequent stage as a signal.

以下、同様の動作が繰り返される。   Thereafter, the same operation is repeated.

なお、他の列信号RL2〜RL4について、水平走査信号HSRを除く図3に示す信号は同様である。水平走査信号HSRにおいて、列信号線RL1用の信号HSR1がアクティブになる期間の後に、他の列信号RL2〜RL4(図1参照)用の信号HSR2〜HSR4が順次アクティブになる。   Note that the signals shown in FIG. 3 except for the horizontal scanning signal HSR are the same for the other column signals RL2 to RL4. In the horizontal scanning signal HSR, after the period in which the signal HSR1 for the column signal line RL1 is activated, the signals HSR2 to HSR4 for the other column signals RL2 to RL4 (see FIG. 1) are sequentially activated.

ここで、第1の画素A11から第1の蓄積部203へ信号を読み出すBLKa期間よりも、第1の蓄積部203に保持された信号を第2の蓄積部206へ伝達するBLKc期間の方が短い。また、第2の画素B11から第1の蓄積部203へ信号を読み出すBLKb期間よりも、第1の蓄積部203に保持された信号を第2の蓄積部206へ伝達するBLKc期間の方が短い。なぜなら、画素配列PAの領域(例えば一辺が数mm〜数十mmの領域)に対して読み出し回路110の領域が小さいので、画素配列PAの領域を信号が伝搬するのに要する時間に比べて、読み出し回路110の領域を信号が伝搬するのに要する時間が少ないからである。   Here, the BLKc period in which the signal held in the first accumulation unit 203 is transmitted to the second accumulation unit 206 is more than the BLKa period in which a signal is read from the first pixel A11 to the first accumulation unit 203. short. Further, the BLKc period for transmitting the signal held in the first storage unit 203 to the second storage unit 206 is shorter than the BLKb period in which a signal is read from the second pixel B11 to the first storage unit 203. . This is because the area of the readout circuit 110 is smaller than the area of the pixel array PA (for example, an area having a side of several millimeters to several tens of millimeters), and compared with the time required for the signal to propagate through the area of the pixel array PA. This is because the time required for the signal to propagate through the area of the readout circuit 110 is small.

また、第1の蓄積部203の容量(電極面積)を第2の蓄積部206の容量(電極面積)より小さくできる。その理由は、以下の通りである。   In addition, the capacitance (electrode area) of the first accumulation unit 203 can be made smaller than the capacitance (electrode area) of the second accumulation unit 206. The reason is as follows.

特許文献1の技術では、上述のように、複数の列信号線のそれぞれに接続された2つの蓄積部において、読み出しに係るゲインを合わせるために一方の蓄積部の容量(電極面積)と他方の蓄積部の容量(電極面積)とを同一にする必要がある。また、2つの蓄積部のそれぞれから水平出力線へ信号が読み出される際に、各蓄積部の容量と水平出力線の配線容量との容量分割比に応じて読み出しゲインが決まる。そこで読み出しゲインが低下しすぎないように、2つの蓄積部の容量(電極面積)を両方とも大きくする必要がある。その結果、チップ面積が増大し、チップ収量の減少は避けられない。   In the technique of Patent Document 1, as described above, in the two storage units connected to each of the plurality of column signal lines, the capacitance (electrode area) of one storage unit and the other storage unit are set in order to match the gain related to reading. The capacity (electrode area) of the storage unit needs to be the same. In addition, when a signal is read from each of the two storage units to the horizontal output line, a read gain is determined according to a capacity division ratio between the capacitance of each storage unit and the wiring capacity of the horizontal output line. Therefore, both the capacities (electrode areas) of the two storage portions need to be increased so that the read gain does not decrease too much. As a result, the chip area increases and a reduction in chip yield is inevitable.

しかしながら、本実施形態では、第1の蓄積部203と第2の蓄積部206との間に、光信号用のバッファーアンプAMS及びノイズ信号用のバッファーアンプAMNを含む伝達部204が設けられている。この伝達部204は、第1の蓄積部203が保持する電荷そのものを第2の蓄積部206へ供給せずに、第1の蓄積部203が保持する電荷に応じた信号を第2の蓄積部206に供給する。これにより、第2の蓄積部206と第1の水平出力線121又は第2の水平出力線122の有する容量との容量分割により出力部120へ信号を読み出す際に、第1の蓄積部203の容量はその容量分割に影響を与えない。なぜなら、第1の蓄積部203の容量を第2の蓄積部206の容量より小さくしても、第1の蓄積部203から第2の蓄積部206へ信号を読み出す場合には容量分割で読み出していないからである。その結果、ゲイン、S/Nを向上しながら、チップ面積を増大させることもなく、したがって、チップ収量を減少させることなく、良質な画像で、高速に読み出すことができる。すなわち、本実施形態によれば、画素の信号を高速に読み出す場合でも、画質の劣化を低減でき、チップ面積を低減できる。   However, in the present embodiment, a transmission unit 204 including a buffer amplifier AMS for optical signals and a buffer amplifier AMN for noise signals is provided between the first storage unit 203 and the second storage unit 206. . The transmission unit 204 does not supply the charge itself held by the first storage unit 203 to the second storage unit 206, but transmits a signal corresponding to the charge held by the first storage unit 203 to the second storage unit. It supplies to 206. Accordingly, when the signal is read out to the output unit 120 by the capacity division between the second storage unit 206 and the capacity of the first horizontal output line 121 or the second horizontal output line 122, the first storage unit 203 The capacity does not affect the capacity division. This is because, even when the capacity of the first storage unit 203 is smaller than the capacity of the second storage unit 206, when signals are read from the first storage unit 203 to the second storage unit 206, they are read by capacity division. Because there is no. As a result, while improving the gain and S / N, it is possible to read out a high-quality image at high speed without increasing the chip area and therefore without reducing the chip yield. That is, according to the present embodiment, even when the pixel signal is read out at high speed, it is possible to reduce image quality degradation and reduce the chip area.

特許文献2の技術では、上述のように、複数の列信号線のそれぞれに、1つの信号に対して2つの蓄積部と2つのアンプとが交互に接続され、2つの蓄積部の一方に蓄積された信号が2つのアンプの一方により増幅されて2つの蓄積部の他方に蓄積される。その2つの蓄積部の他方に蓄積された信号は、2つのアンプの他方により増幅されて後段の出力線へと読み出される。この場合、2つの蓄積部からの信号は容量分割によっては読み出されないので2つの蓄積部の容量に関わらず、ゲインを低下させずに読み出すことができる。しかし、複数の列信号線のそれぞれに2つのアンプが接続されているので、チップ面積が増大し、消費電力が増加する可能性がある。   In the technique of Patent Document 2, as described above, two storage units and two amplifiers are alternately connected to each of a plurality of column signal lines, and stored in one of the two storage units. The signal thus amplified is amplified by one of the two amplifiers and stored in the other of the two storage units. The signal accumulated in the other of the two accumulation units is amplified by the other of the two amplifiers and read out to the output line at the subsequent stage. In this case, since the signals from the two storage units are not read out by capacity division, they can be read out without reducing the gain regardless of the capacities of the two storage units. However, since two amplifiers are connected to each of the plurality of column signal lines, there is a possibility that the chip area increases and the power consumption increases.

しかしながら、本実施形態では、複数の列信号線のそれぞれに1つの信号に対して1つのアンプしか接続されていないので、特許文献2の技術に比べて、チップ面積を低減でき、消費電力を抑制できる。すなわち、画素の信号を高速に読み出す場合でも、チップ面積を低減でき、消費電力の増加を抑制できる。   However, in this embodiment, since only one amplifier is connected to each of the plurality of column signal lines for one signal, the chip area can be reduced and the power consumption can be suppressed as compared with the technique of Patent Document 2. it can. That is, even when reading pixel signals at high speed, the chip area can be reduced, and an increase in power consumption can be suppressed.

なお、伝達部204の各バッファアンプAMS,AMNは、ゲインを掛ける構成にしてもよい。あるいは、第1の蓄積部203と第2の蓄積部206との間で容量分割比によるゲイン低下を避ける目的だけであれば、単にゲイン1のバッファでもよい。ボルテージフォロワ(ゲイン=1)の場合のバッファアンプの一例を図4に示す。   The buffer amplifiers AMS and AMN of the transmission unit 204 may be configured to multiply gain. Alternatively, a buffer with a gain of 1 may be used only for the purpose of avoiding a gain reduction due to the capacity division ratio between the first storage unit 203 and the second storage unit 206. An example of a buffer amplifier in the case of a voltage follower (gain = 1) is shown in FIG.

次に、本発明の撮像装置100を適用した撮像システムの一例を図5に示す。   Next, an example of an imaging system to which the imaging apparatus 100 of the present invention is applied is shown in FIG.

撮像システム90は、図5に示すように、主として、光学系、撮像装置100及び信号処理部を備える。光学系は、主として、シャッター91、レンズ92及び絞り93を備える。信号処理部は、主として、撮像信号処理回路95、A/D変換器96、画像信号処理部97、メモリ部87、外部I/F部89、タイミング発生部98、全体制御・演算部99、記録媒体88及び記録媒体制御I/F部94を備える。なお、信号処理部は、記録媒体88を備えなくても良い。   As shown in FIG. 5, the imaging system 90 mainly includes an optical system, the imaging device 100, and a signal processing unit. The optical system mainly includes a shutter 91, a lens 92, and a diaphragm 93. The signal processing unit mainly includes an imaging signal processing circuit 95, an A / D converter 96, an image signal processing unit 97, a memory unit 87, an external I / F unit 89, a timing generation unit 98, an overall control / calculation unit 99, and a recording. A medium 88 and a recording medium control I / F unit 94 are provided. The signal processing unit may not include the recording medium 88.

シャッター91は、光路上においてレンズ92の手前に設けられ、露出を制御する。   The shutter 91 is provided in front of the lens 92 on the optical path, and controls exposure.

レンズ92は、入射した光を屈折させて、撮像装置100の撮像面(画素配列PA)へ被写体の像を形成する。   The lens 92 refracts the incident light and forms an image of the subject on the imaging surface (pixel array PA) of the imaging device 100.

絞り93は、光路上においてレンズ92と撮像装置100との間に設けられ、レンズ92を通過後に撮像装置100へ導かれる光の量を調節する。   The diaphragm 93 is provided between the lens 92 and the imaging device 100 on the optical path, and adjusts the amount of light guided to the imaging device 100 after passing through the lens 92.

撮像装置100は、撮像面(画素配列PA)に形成された被写体の像を画像信号に変換する。撮像装置100は、その画像信号を画素配列PAから読み出して出力する。   The imaging apparatus 100 converts an image of a subject formed on the imaging surface (pixel array PA) into an image signal. The imaging apparatus 100 reads out the image signal from the pixel array PA and outputs it.

撮像信号処理回路95は、撮像装置100に接続されており、撮像装置100から出力された画像信号を処理する。   The imaging signal processing circuit 95 is connected to the imaging device 100 and processes an image signal output from the imaging device 100.

A/D変換器96は、撮像信号処理回路95に接続されており、撮像信号処理回路95から出力された処理後の画像信号(アナログ信号)を画像信号(デジタル信号)へ変換する。   The A / D converter 96 is connected to the imaging signal processing circuit 95 and converts the processed image signal (analog signal) output from the imaging signal processing circuit 95 into an image signal (digital signal).

画像信号処理部97は、A/D変換器96に接続されており、A/D変換器96から出力された画像信号(デジタル信号)に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部87、外部I/F部89、全体制御・演算部99及び記録媒体制御I/F部94などへ供給される。   The image signal processing unit 97 is connected to the A / D converter 96, and performs various kinds of arithmetic processing such as correction on the image signal (digital signal) output from the A / D converter 96 to generate image data. To do. The image data is supplied to the memory unit 87, the external I / F unit 89, the overall control / calculation unit 99, the recording medium control I / F unit 94, and the like.

メモリ部87は、画像信号処理部97に接続されており、画像信号処理部97から出力された画像データを記憶する。   The memory unit 87 is connected to the image signal processing unit 97 and stores the image data output from the image signal processing unit 97.

外部I/F部89は、画像信号処理部97に接続されている。これにより、画像信号処理部97から出力された画像データを、外部I/F部89を介して外部の機器(パソコン等)へ転送する。   The external I / F unit 89 is connected to the image signal processing unit 97. Thus, the image data output from the image signal processing unit 97 is transferred to an external device (such as a personal computer) via the external I / F unit 89.

タイミング発生部98は、撮像装置100、撮像信号処理回路95、A/D変換器96及び画像信号処理部97に接続されている。これにより、撮像装置100、撮像信号処理回路95、A/D変換器96及び画像信号処理部97へタイミング信号を供給する。そして、撮像装置100、撮像信号処理回路95、A/D変換器96及び画像信号処理部97がタイミング信号に同期して動作する。   The timing generation unit 98 is connected to the imaging device 100, the imaging signal processing circuit 95, the A / D converter 96, and the image signal processing unit 97. Thereby, a timing signal is supplied to the imaging device 100, the imaging signal processing circuit 95, the A / D converter 96, and the image signal processing unit 97. The imaging device 100, the imaging signal processing circuit 95, the A / D converter 96, and the image signal processing unit 97 operate in synchronization with the timing signal.

全体制御・演算部99は、タイミング発生部98、画像信号処理部97及び記録媒体制御I/F部94に接続されており、タイミング発生部98、画像信号処理部97及び記録媒体制御I/F部94を全体的に制御する。   The overall control / arithmetic unit 99 is connected to the timing generation unit 98, the image signal processing unit 97, and the recording medium control I / F unit 94, and the timing generation unit 98, the image signal processing unit 97, and the recording medium control I / F. The unit 94 is controlled as a whole.

記録媒体88は、記録媒体制御I/F部94に取り外し可能に接続されている。これにより、画像信号処理部97から出力された画像データを、記録媒体制御I/F部94を介して記録媒体88へ記録する。   The recording medium 88 is detachably connected to the recording medium control I / F unit 94. As a result, the image data output from the image signal processing unit 97 is recorded on the recording medium 88 via the recording medium control I / F unit 94.

以上の構成により、撮像装置100において良好な画像信号が得られれば、良好な画像(画像データ)を得ることができる。   With the above configuration, if a good image signal is obtained in the imaging apparatus 100, a good image (image data) can be obtained.

次に、本発明の第2実施形態に係る撮像装置300について、図6及び図7を用いて説明する。図6は、本発明の第2実施形態に係る撮像装置300の構成図である。図7は、読み出し回路における1列分の回路構成を示す図である。以下では、第1実施形態と異なる部分を中心に説明し、同様の部分に関しては説明を省略する。   Next, an imaging apparatus 300 according to the second embodiment of the present invention will be described with reference to FIGS. FIG. 6 is a configuration diagram of an imaging apparatus 300 according to the second embodiment of the present invention. FIG. 7 is a diagram illustrating a circuit configuration for one column in the readout circuit. Below, it demonstrates centering on a different part from 1st Embodiment, and abbreviate | omits description about the same part.

撮像装置300は、その基本的な構成は第1実施形態と同様であるが、読み出し回路310を備える点で第1実施形態と異なる。読み出し回路310は、伝達部群305を含む点で第1実施形態と異なる。   The basic configuration of the imaging apparatus 300 is the same as that of the first embodiment, but differs from the first embodiment in that a readout circuit 310 is provided. The read circuit 310 is different from the first embodiment in that it includes a transmission unit group 305.

伝達部群305に含まれる各列の伝達部504は、図7に示すように、光信号用のソースフォロワSFs及びノイズ信号用のソースフォロワSFnを含む。光信号用のソースフォロワSFsは、N型MOSトランジスタMSと定電流源Isとを含む。ノイズ信号用のソースフォロワSFnは、N型MOSトランジスタMNと定電流源Inとを含む。   As shown in FIG. 7, the transmission units 504 in each column included in the transmission unit group 305 include an optical signal source follower SFs and a noise signal source follower SFn. The optical signal source follower SFs includes an N-type MOS transistor MS and a constant current source Is. The noise signal source follower SFn includes an N-type MOS transistor MN and a constant current source In.

MOSトランジスタMSは、第1の蓄積部203の光信号用の蓄積部Cts1に保持された信号がゲートを介して入力され、ゲートに入力された信号に応じた信号を、ソースを介して第2の蓄積部206の光信号用の蓄積部Cts2へ出力する。   In the MOS transistor MS, a signal held in the optical signal storage unit Cts1 of the first storage unit 203 is input via the gate, and a signal corresponding to the signal input to the gate is input to the second signal via the source. Is output to the optical signal storage unit Cts2.

MOSトランジスタMNは、第1の蓄積部203のノイズ信号用の蓄積部Ctn1に保持された信号がゲートを介して入力され、ゲートに入力された信号に応じた信号を、ソースを介して第2の蓄積部206の光信号用の蓄積部Ctn2へ出力する。   In the MOS transistor MN, the signal held in the noise signal storage unit Ctn1 of the first storage unit 203 is input via the gate, and the signal corresponding to the signal input to the gate is input to the second signal via the source. Output to the optical signal storage unit Ctn2.

このような伝達部504は、光信号用のソースフォロワSFs及びノイズ信号用のソースフォロワSFnを含むので、簡略な構成により、入力インピーダンスが高くでき、出力インピーダンスを低くできる。ここで、伝達部504は、第1の蓄積部203が保持する電荷そのものを第2の蓄積部206へ供給せずに、第1の蓄積部203が保持する電荷に応じた信号を第2の蓄積部206に供給する点で、第1実施形態と同様である。   Since the transmission unit 504 includes the source follower SFs for optical signals and the source follower SFn for noise signals, the input impedance can be increased and the output impedance can be decreased with a simple configuration. Here, the transmission unit 504 does not supply the charge itself held by the first storage unit 203 to the second storage unit 206, but transmits a signal corresponding to the charge held by the first storage unit 203 to the second storage unit 206. It is the same as that of the first embodiment in that it is supplied to the storage unit 206.

なお、伝達部504の光信号用のソースフォロワSFs及びノイズ信号用のソースフォロワSFnは、N型MOSトランジスタ(MOSトランジスタMS、MOSトランジスタMN)の代わりにP型MOSトランジスタを含んでいても良い。   Note that the optical signal source follower SFs and the noise signal source follower SFn of the transmission unit 504 may include a P-type MOS transistor instead of the N-type MOS transistor (MOS transistor MS, MOS transistor MN).

次に、本発明の第3実施形態に係る撮像装置600について、図8〜図11を用いて説明する。図8は、本発明の第3実施形態に係る撮像装置600の構成図である。図9は、読み出し回路における1列分の回路構成を示す図である。図10は、読み出し回路の動作を示すタイミングチャートである。図11は、リセット電位を説明する図である。以下では、第1実施形態及び第2実施形態と異なる部分を中心に説明し、同様の部分に関しては説明を省略する。   Next, an imaging apparatus 600 according to a third embodiment of the present invention will be described with reference to FIGS. FIG. 8 is a configuration diagram of an imaging apparatus 600 according to the third embodiment of the present invention. FIG. 9 is a diagram illustrating a circuit configuration for one column in the readout circuit. FIG. 10 is a timing chart showing the operation of the readout circuit. FIG. 11 is a diagram for explaining the reset potential. Below, it demonstrates centering on a different part from 1st Embodiment and 2nd Embodiment, and abbreviate | omits description about the same part.

撮像装置600は、その基本的な構成は第1実施形態及び第2実施形態と同様であるが、読み出し回路610を備える点で第1実施形態及び第2実施形態と異なる。読み出し回路610は、第2の蓄積部群107と第3の開閉部群108との間に第1のリセット部群609を含む点で、第1実施形態及び第2実施形態と異なる。   The basic configuration of the imaging apparatus 600 is the same as that of the first embodiment and the second embodiment, but differs from the first embodiment and the second embodiment in that a readout circuit 610 is provided. The readout circuit 610 is different from the first embodiment and the second embodiment in that a first reset unit group 609 is included between the second accumulation unit group 107 and the third opening / closing unit group 108.

第1のリセット部群609に含まれる各列の第1のリセット部709は、図9に示すように、第2の蓄積部206と第3の開閉部220との間に設けられている。第1のリセット部709は、光信号用のリセットトランジスタMRS及びノイズ信号用のリセットトランジスタMRNを含む。光信号用のリセットトランジスタMRSは、光信号用の蓄積部Cts2の電位V2をリセットする。ノイズ信号用のリセットトランジスタMRNは、ノイズ信号用の蓄積部Ctn2の電位V2をリセットする。すなわち、第1のリセット部709は、第2の蓄積部206の電位V2をリセットする。   As shown in FIG. 9, the first reset unit 709 in each column included in the first reset unit group 609 is provided between the second storage unit 206 and the third opening / closing unit 220. The first reset unit 709 includes an optical signal reset transistor MRS and a noise signal reset transistor MRN. The optical signal reset transistor MRS resets the potential V2 of the optical signal storage unit Cts2. The noise signal reset transistor MRN resets the potential V2 of the noise signal storage unit Ctn2. That is, the first reset unit 709 resets the potential V2 of the second accumulation unit 206.

なお、第1のリセット部709は、第2の蓄積部206の電位V2をリセット可能な位置であれば、第2の蓄積部206と第3の開閉部220との間以外の位置に設けられていても良い。   Note that the first reset unit 709 is provided at a position other than between the second storage unit 206 and the third opening / closing unit 220 as long as the potential V2 of the second storage unit 206 can be reset. May be.

また、読み出し回路の動作が、図10に示すように、次の点で第1実施形態及び第2実施形態と異なる。   Further, as shown in FIG. 10, the operation of the readout circuit differs from the first and second embodiments in the following points.

BLKcの期間(第1の期間)において、φCTRがアクティブになる期間に、第1のリセット部709の光信号用のリセットトランジスタMRS及びノイズ信号用のリセットトランジスタMRNがONする。このとき、第2の開閉部205はOFFしているので、第1のリセット部709は、伝達部504と第2の蓄積部206との電気的な接続が遮断された状態で、第2の蓄積部の電位V2をリセットする。すなわち、第1のリセット部709は、第1の蓄積部203の電位をV1、N型MOSトランジスタMS,MNの閾値電圧をVthn、第2の蓄積部206の電位をV2としたとき、
V2≦V1−Vthn・・・数式1
になるように、第2の蓄積部206の電位V2をリセットする。
In the BLKc period (first period), the optical signal reset transistor MRS and the noise signal reset transistor MRN of the first reset unit 709 are turned ON during the period in which φCTR is active. At this time, since the second opening / closing unit 205 is OFF, the first reset unit 709 is in a state where the electrical connection between the transmission unit 504 and the second storage unit 206 is interrupted. The potential V2 of the storage unit is reset. That is, the first reset unit 709 has the potential of the first storage unit 203 as V1, the threshold voltage of the N-type MOS transistors MS and MN as Vthn, and the potential of the second storage unit 206 as V2.
V2 ≦ V1-Vthn Formula 1
Then, the potential V2 of the second accumulation unit 206 is reset.

そして、φTSN2がアクティブになる期間にスイッチ231,232がONする。これにより、光信号用のソースフォロワSFsのN型MOSトランジスタMSと、ノイズ信号用のソースフォロワSFnのN型MOSトランジスタMNとは、それぞれ、第2の蓄積部206に電気的に接続される。この際、N型MOSトランジスタMSは、光信号用の蓄積部Cts2の電位V2を、第1のリセット部709によりリセットされた電位(数式1参照)から、光信号用の蓄積部Cts1に保持された信号に応じた電位へ引き上げる。N型MOSトランジスタMNは、ノイズ信号用の蓄積部Ctn2の電位V2を、第1のリセット部709によりリセットされた電位(数式1参照)から、ノイズ信号用の蓄積部Ctn1に保持された信号に応じた電位へ引き上げる。すなわち、N型MOSトランジスタMS,MNは、第2の蓄積部206に電気的に接続された際に、第2の蓄積部206の電位V2を、第1のリセット部709によりリセットされた電位から、第1の蓄積部203に保持された信号に応じた電位へ引き上げる。   Then, the switches 231 and 232 are turned ON during the period in which φTSN2 is active. Thereby, the N-type MOS transistor MS of the source follower SFs for optical signals and the N-type MOS transistor MN of the source follower SFn for noise signals are electrically connected to the second accumulation unit 206, respectively. At this time, the N-type MOS transistor MS holds the potential V2 of the optical signal storage unit Cts2 in the optical signal storage unit Cts1 from the potential reset by the first reset unit 709 (see Formula 1). To a potential corresponding to the signal. The N-type MOS transistor MN changes the potential V2 of the noise signal storage unit Ctn2 from the potential reset by the first reset unit 709 (see Equation 1) to the signal held in the noise signal storage unit Ctn1. Raise to the appropriate potential. That is, when the N-type MOS transistors MS and MN are electrically connected to the second storage unit 206, the potential V2 of the second storage unit 206 is changed from the potential reset by the first reset unit 709. Then, the potential is raised to a potential corresponding to the signal held in the first accumulation unit 203.

ここで、第1のリセット部709が第2の蓄積部206の電位V2を数式1で示す電位にリセットすべき理由について、図11を用いて説明する。N型MOSトランジスタNMと定電流源Icとを含むソースフォロワSFがスイッチSWを介して容量負荷CLに接続された回路を考える。N型MOSトランジスタNMのゲート電位をVg、ドレイン電位をVd、ソース電位をVs、閾値電圧をVth、ドレイン電流をIdとする。定電流源Icが供給する一定の電流値をIbとする。容量負荷CLの電位をVCLとする。   Here, the reason why the first reset unit 709 should reset the potential V2 of the second storage unit 206 to the potential expressed by Equation 1 will be described with reference to FIG. Consider a circuit in which a source follower SF including an N-type MOS transistor NM and a constant current source Ic is connected to a capacitive load CL via a switch SW. The gate potential of the N-type MOS transistor NM is Vg, the drain potential is Vd, the source potential is Vs, the threshold voltage is Vth, and the drain current is Id. A constant current value supplied from the constant current source Ic is defined as Ib. The potential of the capacitive load CL is set to VCL.

スイッチSWをONするための信号φTSN2がアクティブになるタイミングTonより前の容量負荷CLの電位VCLの初期値によって場合別けしている。容量負荷CLの電位VCLが、第2の蓄積部206の電位V2に相当し、Vgの電位が第1の蓄積部203の電位V1に相当する。容量負荷CLの電位VCLは、定電流源Icの電流値IbとN型MOSトランジスタNMのドレイン電流Idとの差によって決まる。スイッチSWがONするタイミングTonより前において、
VCL≦Vg−Vth・・・数式2
の場合、タイミングTonにおいて、ソースフォロワSFのN型MOSトランジスタNMがONしており、そのドレイン−ソース間にドレイン電流Idが流れる。図11に示す回路が5極管で動作するとき、
Id∝(Vg−Vth)・・・数式3
であるため、N型MOSトランジスタNMは、容量負荷CLを瞬時に充電しその電位VCLを持ち上げる。N型MOSトランジスタNMがそのソース電位Vs(=VCL)を略Vg−Vthにし、タイミングTonから時間ΔT1経過後に、Id=Ibの電流が流れる状態になり定常状態となる。
Depending on the initial value of the potential VCL of the capacitive load CL before the timing Ton when the signal φTSN2 for turning on the switch SW becomes active, the signal is divided. The potential VCL of the capacitive load CL corresponds to the potential V2 of the second accumulation unit 206, and the potential Vg corresponds to the potential V1 of the first accumulation unit 203. The potential VCL of the capacitive load CL is determined by the difference between the current value Ib of the constant current source Ic and the drain current Id of the N-type MOS transistor NM. Before the timing Ton when the switch SW is turned ON,
VCL ≦ Vg−Vth Equation 2
In this case, at the timing Ton, the N-type MOS transistor NM of the source follower SF is ON, and a drain current Id flows between the drain and source thereof. When the circuit shown in FIG. 11 operates with a pentode,
Id∝ (Vg−Vth) 2 Formula 3
Therefore, the N-type MOS transistor NM instantly charges the capacitive load CL and raises its potential VCL. The N-type MOS transistor NM sets its source potential Vs (= VCL) to approximately Vg−Vth, and after the time ΔT1 has elapsed from the timing Ton, a current of Id = Ib flows and becomes a steady state.

一方、スイッチSWがONするタイミングTonより前において、
VCL>Vg−Vth・・・数式4
の場合、タイミングTonにおいて、スイッチSWがOFFしており、そのドレイン−ソース間にドレイン電流Idが流れない。そして、定電流源Icが電流値Ibで容量負荷CLから電荷を引き抜き、単位時間当たり一定の割合で容量負荷CLの電位VCLを引き下げる。定電流源IcがN型MOSトランジスタNMのソース電位Vs(=VCL)を略Vg−Vthにし、タイミングTonから時間ΔT2経過後に、Id=Ibの電流が流れる状態になり定常状態となる。この場合、定電流源Icの電流値Ibを大きくすれば、容量負荷CLの電位VCLを引き下げる時間を短くできるが、常にその電流値Ibが流れることになり、消費電流が増え、良質な撮像装置とはいえない。そこで、消費電流を抑えるために定電流源Icの電流値Ibも抑えることになり、図11に示すように、
ΔT1<ΔT2・・・数式5
となる傾向にある。
On the other hand, before the timing Ton when the switch SW is turned ON,
VCL> Vg−Vth Expression 4
In this case, at the timing Ton, the switch SW is OFF, and the drain current Id does not flow between the drain and the source. Then, the constant current source Ic draws electric charge from the capacitive load CL at the current value Ib, and lowers the potential VCL of the capacitive load CL at a constant rate per unit time. The constant current source Ic sets the source potential Vs (= VCL) of the N-type MOS transistor NM to approximately Vg−Vth, and after a time ΔT2 has elapsed from the timing Ton, a current of Id = Ib flows and becomes a steady state. In this case, if the current value Ib of the constant current source Ic is increased, the time for lowering the potential VCL of the capacitive load CL can be shortened. However, the current value Ib always flows, the current consumption increases, and a good imaging device. That's not true. Therefore, in order to suppress the current consumption, the current value Ib of the constant current source Ic is also suppressed. As shown in FIG.
ΔT1 <ΔT2 Equation 5
It tends to be.

したがって、本実施形態では、第1のリセット部709が、伝達部504と第2の蓄積部206との電気的な接続が遮断された状態で、第2の蓄積部206の電位V2を数式1で示す電位にリセットする。これにより、BLKcの期間を短かくでき、撮像装置600の消費電流を低減できる。   Therefore, in the present embodiment, the first reset unit 709 sets the potential V2 of the second storage unit 206 to Equation 1 in a state where the electrical connection between the transmission unit 504 and the second storage unit 206 is interrupted. Reset to the potential indicated by. Thereby, the period of BLKc can be shortened and the current consumption of the imaging device 600 can be reduced.

なお、図12に示すように、伝達部704aは、光信号用のソースフォロワSFsa及びノイズ信号用のソースフォロワSFnaを含んでも良い。光信号用のソースフォロワSFsaは、P型MOSトランジスタMSaと定電流源Isaとを含む。ノイズ信号用のソースフォロワSFnaは、P型MOSトランジスタMNaと定電流源Inaとを含む。このとき、第1のリセット部709aは、伝達部704aと第2の蓄積部206との電気的な接続が遮断された状態で、第2の蓄積部206の電位V2をリセットする。すなわち、第1のリセット部709aは、第1の蓄積部203の電位をV1、P型MOSトランジスタの閾値電圧をVthp、第2の蓄積部206の電位をV2としたとき、
V2≧V1+Vthp・・・数式6
になるように、第2の蓄積部206の電位V2をリセットする。P型MOSトランジスタMSa,MNaは、第2の蓄積部206に電気的に接続された際に、第2の蓄積部206の電位V2を、第1のリセット部709aによりリセットされた電位から、第1の蓄積部203に保持された信号に応じた電位へ引き下げる。
As illustrated in FIG. 12, the transmission unit 704a may include an optical signal source follower SFsa and a noise signal source follower SFna. The optical signal source follower SFsa includes a P-type MOS transistor MSa and a constant current source Isa. The noise signal source follower SFna includes a P-type MOS transistor MNa and a constant current source Ina. At this time, the first reset unit 709a resets the potential V2 of the second storage unit 206 in a state where the electrical connection between the transmission unit 704a and the second storage unit 206 is interrupted. That is, the first reset unit 709a has a potential of the first storage unit 203 as V1, a threshold voltage of the P-type MOS transistor as Vthp, and a potential of the second storage unit 206 as V2.
V2 ≧ V1 + Vthp Equation 6
Then, the potential V2 of the second accumulation unit 206 is reset. When the P-type MOS transistors MSa and MNa are electrically connected to the second storage unit 206, the P-type MOS transistors MSa and MNa change the potential V2 of the second storage unit 206 from the potential reset by the first reset unit 709a. 1 is lowered to a potential corresponding to the signal held in the storage unit 203.

次に、本発明の第4実施形態に係る撮像装置800について、図13〜図16を用いて説明する。図13は、本発明の第4実施形態に係る撮像装置800の構成図である。図14は、読み出し回路における1列分の回路構成を示す図である。図15は、読み出し回路の動作を示すタイミングチャートである。以下では、第1実施形態〜第3実施形態と異なる部分を中心に説明し、同様の部分に関しては説明を省略する。   Next, an imaging apparatus 800 according to the fourth embodiment of the present invention will be described with reference to FIGS. FIG. 13 is a configuration diagram of an imaging apparatus 800 according to the fourth embodiment of the present invention. FIG. 14 is a diagram illustrating a circuit configuration for one column in the readout circuit. FIG. 15 is a timing chart showing the operation of the readout circuit. Below, it demonstrates centering on a different part from 1st Embodiment-3rd Embodiment, and abbreviate | omits description about the same part.

撮像装置800は、その基本的な構成は第1実施形態〜第3実施形態と同様であるが、読み出し回路810を備える点で第1実施形態〜第3実施形態と異なる。読み出し回路810は、第1の開閉部群、第1の蓄積部群、及び伝達部群803と、第2の開閉部群806とを含む点で、第1実施形態〜第3実施形態と異なる。   The basic configuration of the imaging apparatus 800 is the same as that of the first to third embodiments, but differs from the first to third embodiments in that a readout circuit 810 is provided. The readout circuit 810 is different from the first to third embodiments in that it includes a first opening / closing part group, a first storage part group, a transmission part group 803, and a second opening / closing part group 806. .

第1の開閉部群、第1の蓄積部群、及び伝達部群803に含まれる各列の第1の開閉部1110、第1の蓄積部1103、及び伝達部1104は、図14に示すような回路構成をしている。   The first opening / closing part group, the first accumulation part group, and the first opening / closing part 1110, the first accumulation part 1103, and the transmission part 1104 in each column included in the transmission part group 803 are as shown in FIG. Circuit configuration.

すなわち、伝達部1104は、反転入力端子及び出力端子に第1の蓄積部1103が接続され、出力端子に第2の開閉部1105が接続され、非反転入力端子に参照電位Vrefを供給するための端子が接続されている。これにより、伝達部1104は、出力端子から第1の蓄積部1103を介して帰還された信号及び列信号線RL1に出力された信号に基づく信号と、基準信号Vrefとの差分を演算して、差動信号を出力する。このようにして、伝達部1104は、第1の蓄積部1103に保持された信号を第2の開閉部1105経由で第2の蓄積部206へ伝達する。伝達部1104は、第1の蓄積部1103が保持する電荷に応じた信号を第2の蓄積部206に供給する。第2の開閉部1105は、伝達部1104の出力端子と第2の蓄積部206(Cts2,Ctn2)との接続を開閉する。   That is, the transmission unit 1104 has a first storage unit 1103 connected to an inverting input terminal and an output terminal, a second opening / closing unit 1105 connected to an output terminal, and a reference potential Vref supplied to a non-inverting input terminal. The terminal is connected. Thereby, the transmission unit 1104 calculates a difference between the signal based on the signal fed back from the output terminal via the first accumulation unit 1103 and the signal output to the column signal line RL1, and the reference signal Vref, Outputs differential signals. In this way, the transmission unit 1104 transmits the signal held in the first accumulation unit 1103 to the second accumulation unit 206 via the second opening / closing unit 1105. The transmission unit 1104 supplies a signal corresponding to the charge held by the first accumulation unit 1103 to the second accumulation unit 206. The second opening / closing unit 1105 opens and closes the connection between the output terminal of the transmission unit 1104 and the second storage unit 206 (Cts2, Ctn2).

また、図14において、開閉部1101は、列信号線RL1と容量C0とをショートもしくはオープンする。開閉部1102は、伝達部1104の帰還経路をショートもしくはオープンするである。   In FIG. 14, the opening / closing unit 1101 shorts or opens the column signal line RL1 and the capacitor C0. The opening / closing unit 1102 shorts or opens the return path of the transmission unit 1104.

この読み出し回路810の構成は、一般的に列アンプ方式といわれ、C0/Cfの比のゲインを掛けることができる。第1の蓄積部1103の容量Cf(Cf1,Cf2,Cf3)は、第1の開閉部1110の開閉状態(ONしているスイッチの個数)により、容量を変化することができ、用途に応じてゲインを設定することができる。図14では、Cf1が選択された状態を例として示している。   The configuration of the readout circuit 810 is generally called a column amplifier system, and can be multiplied by a gain of a ratio of C0 / Cf. The capacitance Cf (Cf1, Cf2, Cf3) of the first storage unit 1103 can be changed depending on the open / close state of the first open / close unit 1110 (the number of ON switches). Gain can be set. FIG. 14 shows a state where Cf1 is selected as an example.

また、読み出し回路810の動作が、図15に示すように、次の点で第1実施形態〜第3実施形態と異なる。   Further, as shown in FIG. 15, the operation of the readout circuit 810 is different from the first to third embodiments in the following points.

BLKaの期間(第2の期間)では、信号φVLがアクティブになり、列信号線RL1と開閉部1101とを介して、第1の画素A11から出力されたノイズ信号(VN)がC0に入力される。そして、信号φPCORがアクティブになる期間に、開閉部1102がONして、第1の蓄積部1103の容量Cf(Cf1,Cf2,Cf3)は、その両端子がVrefでリセットされ、その保持していた電荷が電源またはGNDに排出されリセット状態となる。その後、信号φPCORがノンアクティブになると、開閉部1102がOFFし、第1の画素A11から出力された光信号(VS+VN)が列信号線RL1及び開閉部1101を介してC0に入力される。このとき、伝達部1104の出力端子には、
Vout1=(VS+VN−VN)*C0/Cf
+Vref+Voffset・・・数式7
の信号が現れる。すなわち、第1の画素A11の光信号からノイズ成分が除去された信号にC0/Cfのゲインを掛けたVref基準の出力がVout1として現れる。ここでVoffsetは、伝達部1104のオフセットノイズである。これにより、第1の蓄積部1103には、第1の画素A11の信号として、
Vcf=Vout1−Vref
=(VS+VN−VN)*C0/Cf+Voffset・・・数式8
が蓄積される。
In the BLKa period (second period), the signal φVL becomes active, and the noise signal (VN) output from the first pixel A11 is input to C0 via the column signal line RL1 and the opening / closing part 1101. The During the period when the signal φPCOR is active, the opening / closing unit 1102 is turned ON, and the capacitance Cf (Cf1, Cf2, Cf3) of the first storage unit 1103 is reset and held at both terminals by Vref. The discharged electric charge is discharged to the power supply or GND to be in a reset state. Thereafter, when the signal φPCOR becomes inactive, the open / close unit 1102 is turned OFF, and the optical signal (VS + VN) output from the first pixel A11 is input to C0 via the column signal line RL1 and the open / close unit 1101. At this time, the output terminal of the transmission unit 1104 has
Vout1 = (VS + VN−VN) * C0 / Cf
+ Vref + Voffset Equation 7
Appears. That is, a Vref-based output obtained by multiplying the signal from which the noise component is removed from the optical signal of the first pixel A11 by the gain of C0 / Cf appears as Vout1. Here, Voffset is offset noise of the transmission unit 1104. As a result, the first accumulation unit 1103 receives the signal of the first pixel A11 as
Vcf = Vout1-Vref
= (VS + VN−VN) * C0 / Cf + Voffset Expression 8
Is accumulated.

次に、BLKcの期間(第1の期間)では、信号φTSがアクティブになる期間に、数式7で示すVout1の信号が第1の蓄積部1103からスイッチ1231を介して第2の蓄積部206の光信号用の蓄積部Cts2に伝達される。第2の蓄積部206の光信号用の蓄積部Cts2は、Vout1の信号を保持する。そして、信号φTSがノンアクティブになるとともに信号φPCORがアクティブになる期間に、第1の蓄積部1103がリセットされ、伝達部1104の出力端子には、
Vout2=Voffset・・・数式9
の信号が現れる。その後、信号φPCORがノンアクティブになるとともに信号φTNがアクティブになる期間に、数式9で示すVout2の信号が第1の蓄積部1103からスイッチ1232を介して第2の蓄積部206のノイズ信号用の蓄積部Ctn2に伝達される。第2の蓄積部206のノイズ信号用の蓄積部Ctn2は、Vout2の信号を保持する。
Next, in the BLKc period (first period), during the period in which the signal φTS is active, the signal Vout1 expressed by Equation 7 is transmitted from the first accumulation unit 1103 to the second accumulation unit 206 via the switch 1231. The signal is transmitted to the optical signal storage unit Cts2. The optical signal storage unit Cts2 of the second storage unit 206 holds the signal of Vout1. Then, during a period in which the signal φTS is inactive and the signal φPCOR is active, the first accumulation unit 1103 is reset, and the output terminal of the transmission unit 1104 has
Vout2 = Voffset Equation 9
Appears. Thereafter, during a period in which the signal φPCOR becomes non-active and the signal φTN becomes active, the signal of Vout2 shown in Equation 9 is supplied from the first storage unit 1103 via the switch 1232 to the noise signal for the second storage unit 206. The data is transmitted to the accumulation unit Ctn2. The noise signal accumulating unit Ctn2 of the second accumulating unit 206 holds a signal of Vout2.

なお、第2の蓄積部に信号を書き込む前に第1のリセット部709が第2の蓄積部206の電位を一旦リセットしてもよい。   Note that the first reset unit 709 may temporarily reset the potential of the second storage unit 206 before writing a signal to the second storage unit.

BLKcの期間(第1の期間)に続くBLKbの期間(第2の期間)において、信号φVLがアクティブになり、列信号線RL1と開閉部1101とを介して、第2の画素B11から出力されたノイズ信号(VN)がC0に入力される。そして、信号φPCORがアクティブになる期間に、開閉部1102がONして、第1の蓄積部1103の容量Cf(Cf1,Cf2,Cf3)は、その両端子がVrefでリセットされ、その保持していた電荷が電源またはGNDに排出されリセット状態となる。その後、信号φPCORがノンアクティブになると、開閉部1102がOFFし、第2の画素B11から出力された光信号(VS+VN)が列信号線RL1及び開閉部1101を介してC0に入力される。このとき、伝達部1104の出力端子には、数式7と同様の信号が現れる。すなわち、第2の画素B11の光信号からノイズ成分が除去された信号にC0/Cfのゲインを掛けたVref基準の出力がVout1として現れる。ここでVoffsetは、伝達部1104のオフセットである。これにより、第1の蓄積部1103に第2の画素B11の信号として、数式8と同様の信号が蓄積される。   In the BLKb period (second period) following the BLKc period (first period), the signal φVL becomes active and is output from the second pixel B11 via the column signal line RL1 and the opening / closing part 1101. The noise signal (VN) is input to C0. During the period when the signal φPCOR is active, the opening / closing unit 1102 is turned ON, and the capacitance Cf (Cf1, Cf2, Cf3) of the first storage unit 1103 is reset and held at both terminals by Vref. The discharged electric charge is discharged to the power supply or GND to be in a reset state. Thereafter, when the signal φPCOR becomes inactive, the opening / closing unit 1102 is turned OFF, and the optical signal (VS + VN) output from the second pixel B11 is input to C0 via the column signal line RL1 and the opening / closing unit 1101. At this time, a signal similar to Equation 7 appears at the output terminal of the transmission unit 1104. That is, a Vref-based output obtained by multiplying the signal from which the noise component is removed from the optical signal of the second pixel B11 by the gain of C0 / Cf appears as Vout1. Here, Voffset is an offset of the transmission unit 1104. As a result, a signal similar to Equation 8 is accumulated in the first accumulation unit 1103 as the signal of the second pixel B11.

また、BLKbの期間(第2の期間)において、水平走査信号HSRにおける列信号線RL1用の信号HSR1がアクティブになる期間にスイッチ207及びスイッチ208がONして、第1の画素A11の信号が第2の蓄積部206から読み出される。すなわち、第1の画素A11のVout1の信号が、光信号用の蓄積部Cts2の容量と第1の水平出力線121の有する容量との容量分割により、光信号用の蓄積部Cts2から第1の水平出力線121へ読み出される。これにより、第1の画素A11のVout1の信号は、第1の水平出力線121経由で出力部120へ伝達される。第1の画素A11のVout2の信号が、ノイズ信号用の蓄積部Ctn2の容量と第2の水平出力線122の有する容量との容量分割により、ノイズ信号用の蓄積部Ctn2から第2の水平出力線122へ読み出される。これにより、第1の画素A11のVout2の信号は、第2の水平出力線122経由で出力部120へ伝達される。出力部120は、第1の水平出力線121により伝達されたVout1の信号(数式7参照)と、第2の水平出力線122により伝達されたVout2の信号(数式9参照)との差分
ΔV=Vout1−Vout2
=(VS+VN−VN)*C0/Cf+Vref・・・数式10
を演算して、差動信号ΔVを画像信号として後段へ出力する。この差動信号ΔVは、伝達部1104のオフセットノイズが除去された信号である。
In the BLKb period (second period), the switch 207 and the switch 208 are turned on during the period in which the signal HSR1 for the column signal line RL1 in the horizontal scanning signal HSR is active, and the signal of the first pixel A11 is Read from the second storage unit 206. That is, the Vout1 signal of the first pixel A11 is divided from the optical signal storage unit Cts2 into the first by the capacity division of the capacity of the optical signal storage unit Cts2 and the capacity of the first horizontal output line 121. Read out to the horizontal output line 121. As a result, the signal Vout1 of the first pixel A11 is transmitted to the output unit 120 via the first horizontal output line 121. The Vout2 signal of the first pixel A11 is divided into a second horizontal output from the noise signal storage unit Ctn2 by capacity division of the capacitance of the noise signal storage unit Ctn2 and the capacitance of the second horizontal output line 122. Read to line 122. Thereby, the signal of Vout2 of the first pixel A11 is transmitted to the output unit 120 via the second horizontal output line 122. The output unit 120 compares the difference between the Vout1 signal (see Equation 7) transmitted through the first horizontal output line 121 and the Vout2 signal (see Equation 9) transmitted through the second horizontal output line 122 ΔV = Vout1-Vout2
= (VS + VN-VN) * C0 / Cf + Vref Equation 10
And the differential signal ΔV is output to the subsequent stage as an image signal. The differential signal ΔV is a signal from which the offset noise of the transmission unit 1104 has been removed.

すなわち、読み出し回路810における伝達部1104は、ノイズ信号を伝達する動作と光信号を伝達する動作とを同一の列アンプで行う。このため、伝達部1104は、同一のオフセットノイズを含むノイズ信号と光信号とを第2の蓄積部206へ伝達できる。そして、後段の出力部120がノイズ信号と光信号との差分を演算することにより、列アンプのオフセットノイズが除去された画像信号を得ることができる。ここで、伝達部1104は、第1の蓄積部1103が保持する電荷そのものを第2の蓄積部206へ供給せずに、第1の蓄積部1103が保持する電荷に応じた信号を第2の蓄積部206に供給する点で、第1実施形態と同様である。   That is, the transmission unit 1104 in the readout circuit 810 performs an operation for transmitting a noise signal and an operation for transmitting an optical signal with the same column amplifier. For this reason, the transmission unit 1104 can transmit the noise signal and the optical signal including the same offset noise to the second accumulation unit 206. And the output part 120 of a back | latter stage calculates the difference of a noise signal and an optical signal, and can obtain the image signal from which the offset noise of the column amplifier was removed. Here, the transmission unit 1104 does not supply the charge itself held by the first accumulation unit 1103 to the second accumulation unit 206, but transmits a signal corresponding to the charge held by the first accumulation unit 1103 to the second accumulation unit 1103. It is the same as that of the first embodiment in that it is supplied to the storage unit 206.

なお、出力部1220は、図16に示すように、ダブルエンドの出力であってもよい。   Note that the output unit 1220 may be a double-ended output as shown in FIG.

また、図14に示す読み出し回路810において、スイッチ1232、ノイズ信号用の蓄積部Ctn2、リセットトランジスタMRN、スイッチ208を設けずに、撮像装置800からは、Vout1の信号のみを後段に出力しても良い。そして伝達部1104の列毎のオフセット成分のVout2の信号は、後段の信号処理部(図5参照)で除去してもよい。   Further, in the readout circuit 810 illustrated in FIG. 14, the imaging device 800 may output only the signal Vout1 to the subsequent stage without providing the switch 1232, the noise signal accumulating unit Ctn2, the reset transistor MRN, and the switch 208. good. The signal Vout2 of the offset component for each column of the transmission unit 1104 may be removed by a signal processing unit (see FIG. 5) at the subsequent stage.

例えば、撮像装置800において光が照射されない画素、通称OB画素の出力を列毎に求めておくか、暗時出力を列毎に求め、その画素から出力される信号をVout2の信号としてメモリ部87等に補正データとして保存しておく。そして、画像信号処理部97等が撮影毎にVout1の信号からVout2の信号を引き算することで容易にオフセット成分を除去することができる。また補正データは、カメラ・ビデオ等の組み立て中に保存したものでもよいし、撮影毎、もしくは、カメラ・ビデオ等の電源を投入したとき、もしくは、カメラ・ビデオ等の使用状況の変化に応じて保存されるものでもよい。   For example, in the imaging apparatus 800, an output of a pixel that is not irradiated with light, commonly referred to as an OB pixel, is obtained for each column, or a dark output is obtained for each column, and a signal output from the pixel is used as a Vout2 signal. Etc., and stored as correction data. The image signal processing unit 97 and the like can easily remove the offset component by subtracting the Vout2 signal from the Vout1 signal every time shooting is performed. The correction data may be saved during the assembly of the camera / video, etc., at every shooting, when the camera / video, etc. is turned on, or according to changes in the usage status of the camera / video, etc. It may be stored.

また、BLKaもしくはBLKbの期間に、画素の信号を伝達部1104が伝達する状態で、すなわち、画素の信号をCfに保持した状態でBLKcの期間を待つ間に、列信号線RL1に何らかのノイズが飛び込んでくる可能性がある。その可能性を回避する方法として、図15に示すφVLの破線のようにせずに実線のように、BLKaまたはBLKbの期間が終了したら、開閉部1101を一旦オープンにして、画素の信号をCfにサンプルホールドしておくことも有効である。   In addition, during the period of BLKa or BLKb, in the state in which the pixel signal is transmitted by the transmission unit 1104, that is, while the pixel signal is held in Cf, while waiting for the period of BLKc, there is some noise on the column signal line RL1. There is a possibility of jumping in. As a method of avoiding this possibility, when the BLKa or BLKb period ends as shown by the solid line instead of the φVL broken line shown in FIG. 15, the open / close unit 1101 is once opened, and the pixel signal is changed to Cf. It is also effective to hold the sample.

次に、本発明の第5実施形態に係る撮像装置900について、図17〜図19を用いて説明する。図17は、本発明の第5実施形態に係る撮像装置900の構成図である。図18は、読み出し回路における1列分の回路構成を示す図である。図19は、読み出し回路の動作を示すタイミングチャートである。以下では、第3実施形態と異なる部分を中心に説明し、同様の部分に関しては説明を省略する。   Next, an imaging apparatus 900 according to the fifth embodiment of the present invention will be described with reference to FIGS. FIG. 17 is a configuration diagram of an imaging apparatus 900 according to the fifth embodiment of the present invention. FIG. 18 is a diagram illustrating a circuit configuration for one column in the readout circuit. FIG. 19 is a timing chart showing the operation of the readout circuit. Below, it demonstrates centering on a different part from 3rd Embodiment, and abbreviate | omits description about the same part.

撮像装置900は、その基本的な構成は第3実施形態と同様であるが、読み出し回路910を備える点で第3実施形態と異なる。読み出し回路910は、伝達部群905、第2のリセット部群915、及び第4の開閉部群911を含む点で、第3実施形態と異なる。伝達部群905は、画素配列PAの列ごとに設けられた複数の伝達部1304を含む。第2のリセット部群915は、画素配列PAの列ごとに設けられた複数の第2のリセット部1315を含む。第4の開閉部群911は、画素配列PAの列ごとに設けられた複数の第4の開閉部1310を含む。   The basic configuration of the imaging apparatus 900 is the same as that of the third embodiment, but differs from the third embodiment in that a readout circuit 910 is provided. The readout circuit 910 is different from the third embodiment in that it includes a transmission unit group 905, a second reset unit group 915, and a fourth opening / closing unit group 911. The transmission unit group 905 includes a plurality of transmission units 1304 provided for each column of the pixel array PA. The second reset unit group 915 includes a plurality of second reset units 1315 provided for each column of the pixel array PA. The fourth opening / closing part group 911 includes a plurality of fourth opening / closing parts 1310 provided for each column of the pixel array PA.

第3実施形態では、伝達部504がノイズ信号と光信号とを別々のソースフォロワSFs,SFnで第2の蓄積部206に伝達するため、ソースフォロワSFs,SFnの間にばらつきが存在すると、固定パターンノイズとなって画質劣化の要因となる。つまり、第2の蓄積部206に保持されるノイズ信号と光信号とに含まれるソースフォロワのオフセットがそれぞれ異なることになる。すなわち、ソースフォロワSFsのN型MOSトランジスタMSの閾値電圧とソースフォロワSFnのN型MOSトランジスタMNの閾値電圧とがばらつくために、ノイズ信号と光信号との差分を演算しても除去できずに固定パターンノイズとなる。この固定パターンノイズは列ごとにばらつくので、ノイズ信号と光信号との差分を演算して得られた画像信号による画像において、縦スジ状のノイズとなる。   In the third embodiment, since the transmission unit 504 transmits the noise signal and the optical signal to the second storage unit 206 using separate source followers SFs and SFn, if there is variation between the source followers SFs and SFn, the fixed signal is fixed. It becomes pattern noise and causes image quality degradation. That is, the offset of the source follower included in the noise signal and the optical signal held in the second accumulation unit 206 is different. That is, since the threshold voltage of the N-type MOS transistor MS of the source follower SFs and the threshold voltage of the N-type MOS transistor MN of the source follower SFn vary, it cannot be removed even if the difference between the noise signal and the optical signal is calculated. Fixed pattern noise. Since this fixed pattern noise varies from column to column, it becomes vertical streak-like noise in an image based on an image signal obtained by calculating the difference between the noise signal and the optical signal.

それに対して本実施形態では、伝達部1304は、ノイズ信号用の第1の蓄積部Ctn1及び光信号用の第1の蓄積部Cts1が選択的に入力端子に接続され、ノイズ信号用の第2の蓄積部Ctn2及び光信号用の第2の蓄積部Cts2が出力端子に接続される。すなわち、伝達部1304は、ノイズ信号用のスイッチ1312を介してノイズ信号用の第1の蓄積部Ctn1が接続され、光信号用のスイッチ1311を介して光信号用の第1の蓄積部Cts1が接続される。伝達部1304は、ノイズ信号用のスイッチ232を介してノイズ信号用の第2の蓄積部Ctn2が接続され、光信号用のスイッチ232を介して光信号用の第2の蓄積部Cts2が接続される。これにより、伝達部1304は、ノイズ信号と光信号とを選択的に共通のソースフォロワSFsnで第2の蓄積部206に伝達できるため、第2の蓄積部206に保持されるノイズ信号と光信号とに含まれる固定パターンノイズを同じにできる。すなわち、ソースフォロワSFsnのN型MOSトランジスタMSNの閾値電圧がばらつくことに起因した固定パターンノイズが、ノイズ信号と光信号との差分を演算することにより除去できる。   On the other hand, in the present embodiment, the transmission unit 1304 is configured such that the first accumulation unit Ctsn1 for noise signals and the first accumulation unit Cts1 for optical signals are selectively connected to the input terminals, and the second accumulation unit for noise signals is provided. The storage unit Ctn2 and the second storage unit Cts2 for optical signals are connected to the output terminal. In other words, the transmission unit 1304 is connected to the first accumulation unit Ctn1 for noise signals via the switch 1312 for noise signals, and the first accumulation unit Cts1 for optical signals via the switch 1311 for optical signals. Connected. The transmission unit 1304 is connected to the second accumulation unit Ctn2 for noise signals via the switch 232 for noise signals, and is connected to the second accumulation unit Cts2 for optical signals via the switch 232 for optical signals. The As a result, the transmission unit 1304 can selectively transmit the noise signal and the optical signal to the second storage unit 206 using the common source follower SFsn. Therefore, the noise signal and the optical signal held in the second storage unit 206 are transmitted. The fixed pattern noise included in and can be made the same. That is, the fixed pattern noise caused by the variation in the threshold voltage of the N-type MOS transistor MSN of the source follower SFsn can be removed by calculating the difference between the noise signal and the optical signal.

なお、第2のリセット部1315は、リセット用のトランジスタMRAを含む。伝達部1304は、リセット用のトランジスタMRAが入力端子にさらに接続されている。リセット用のトランジスタMRAは、ソースフォロワSFsnのN型MOSトランジスタMSNのゲートの電位をリセットする。   Note that the second reset unit 1315 includes a reset transistor MRA. In the transmission unit 1304, a reset transistor MRA is further connected to an input terminal. The reset transistor MRA resets the gate potential of the N-type MOS transistor MSN of the source follower SFsn.

具体的には、読み出し回路910は、図19に示すように駆動される。なお、φCTRは、図10に示すφCTRと同様である。   Specifically, the readout circuit 910 is driven as shown in FIG. Note that φCTR is the same as φCTR shown in FIG.

BLKcの期間(第1の期間)において、φCTRがアクティブになる期間に、φRもアクティブになる。これにより、リセット用のトランジスタMRAは、ソースフォロワSFsnのN型MOSトランジスタMSNのゲートの電位を(例えば、グランドレベルに)リセットする。   In the BLKc period (first period), φR becomes active during the period in which φCTR becomes active. Thereby, the resetting transistor MRA resets the gate potential of the N-type MOS transistor MSN of the source follower SFsn (for example, to the ground level).

そして、φTS2がアクティブになる期間に、φTS3もアクティブになる。これにより、光信号用の第1の蓄積部Cts1に保持された光信号は、光信号用のスイッチ1311、伝達部1304、及び光信号用のスイッチ231を介して、光信号用の第2の蓄積部Cts2に伝達される。   And during the period when φTS2 becomes active, φTS3 also becomes active. As a result, the optical signal held in the first accumulation unit Cts1 for optical signals passes through the optical signal switch 1311, the transmission unit 1304, and the optical signal switch 231 to generate the second optical signal switch. The data is transmitted to the accumulation unit Cts2.

その後、φRが再度アクティブになる。これにより、リセット用のトランジスタMRAは、ソースフォロワSFsnのN型MOSトランジスタMSNのゲートの電位を(例えば、グランドレベルに)再度リセットする。   Thereafter, φR becomes active again. Thereby, the reset transistor MRA resets the gate potential of the N-type MOS transistor MSN of the source follower SFsn again (for example, to the ground level).

さらに、φTN2がアクティブになる期間に、φTN3もアクティブになる。これにより、ノイズ信号用の第1の蓄積部Ctn1に保持されたノイズ信号は、ノイズ信号用のスイッチ1312、伝達部1304、及びノイズ信号用のスイッチ232を介して、ノイズ信号用の第2の蓄積部Ctn2に伝達される。   Further, φTN3 is also active during the period when φTN2 is active. As a result, the noise signal held in the first accumulation unit Ctn1 for noise signal passes through the noise signal switch 1312, the transmission unit 1304, and the noise signal switch 232, so that the second signal for noise signal is stored. The data is transmitted to the accumulation unit Ctn2.

φTN2がアクティブになる前に、φRを再度アクティブにして、リセット用のトランジスタMRAが再度リセットを行うようにする理由は次の通りである。光信号用の第1の蓄積部Cts1に保持された光信号は、入射光量に応じて変化するので、伝達部1304の入力端子(入力ノードNX1)の寄生容量Cp1に残留する信号(残留信号)も光に応じて大きくばらつく。これにより、φTN2がアクティブになる期間に、伝達部1304は、ノイズ信号用の第1の蓄積部Ctn1に保持された信号と、ばらつきを有する残留信号とに応じた信号を、出力端子から出力することになる。したがって、φRを再度アクティブにしないと、入射光量に応じた線形性が悪くなり、良好な信号を得られなくなる可能性がある。   The reason why φR is made active again before φTN2 becomes active so that the reset transistor MRA resets again is as follows. Since the optical signal held in the first accumulation unit Cts1 for optical signals changes according to the amount of incident light, the signal remaining in the parasitic capacitance Cp1 of the input terminal (input node NX1) of the transmission unit 1304 (residual signal) Also varies greatly depending on the light. As a result, during the period in which φTN2 is active, the transmission unit 1304 outputs a signal corresponding to the signal held in the first accumulation unit Ctn1 for noise signals and the residual signal having variation from the output terminal. It will be. Therefore, unless φR is made active again, the linearity according to the amount of incident light is deteriorated, and a good signal may not be obtained.

なお、図20に示すように、φTN2及びφTN3がアクティブになる期間をφTS2及びφTS3がアクティブになる期間よりも前にすれば、φRを再度アクティブにする必要がない。その理由は次の通りである。   As shown in FIG. 20, if the period in which φTN2 and φTN3 are active is set before the period in which φTS2 and φTS3 are active, it is not necessary to reactivate φR. The reason is as follows.

ノイズ信号用の第1の蓄積部Ctn1に保持されたノイズ信号が入射光量に依存せずほぼ一定であるので、伝達部1304の入力端子の寄生容量に残留する信号(残留信号)も入射光量に依存せずほぼ一定である。これにより、φTS2がアクティブになる期間に、伝達部1304は、光信号用の第1の蓄積部Cts1に保持された信号と、ほぼ一定の残留信号とに応じた信号を、出力端子から出力することになる。したがって、φRを再度アクティブにしなくても、入射光量に応じた線形性が悪化せず、若干のゲイン低下が起こるのみである。そのゲイン低下の量は、伝達部1304の入力端子の寄生容量と光信号用の第1の蓄積部Cts1との容量値の比になる。   Since the noise signal held in the first accumulation unit Ctn1 for noise signal is almost constant without depending on the incident light amount, the signal (residual signal) remaining in the parasitic capacitance of the input terminal of the transmission unit 1304 is also changed to the incident light amount. It is almost constant without depending. As a result, during the period in which φTS2 is active, the transmission unit 1304 outputs a signal corresponding to the signal held in the first accumulation unit Cts1 for optical signals and the substantially constant residual signal from the output terminal. It will be. Therefore, even if φR is not activated again, the linearity according to the amount of incident light does not deteriorate, and only a slight gain reduction occurs. The amount of the gain reduction is the ratio of the parasitic capacitance of the input terminal of the transmission unit 1304 and the capacitance value of the first accumulation unit Cts1 for optical signals.

例えば、伝達部1304の入力端子の寄生容量は、数十fFである。光信号用の第1の蓄積部Cts1の容量は、通常、数pFで設計される。この場合、ゲインの低下は、図19の駆動方法に対して数パーセントであり問題ない。図20の駆動方法によれば、φRを再度アクティブにしないので、図19の駆動方法に比べて、読出し時間を短縮できる。   For example, the parasitic capacitance of the input terminal of the transmission unit 1304 is several tens of fF. The capacity of the first storage unit Cts1 for optical signals is usually designed with several pF. In this case, the decrease in gain is several percent with respect to the driving method of FIG. According to the driving method of FIG. 20, since φR is not activated again, the reading time can be shortened compared to the driving method of FIG.

次に、本発明の第6実施形態に係る撮像装置1000について、図21〜図23を用いて説明する。図21は、本発明の第6実施形態に係る撮像装置1000の構成図である。図22は、読み出し回路における1列分の回路構成を示す図である。図23は、読み出し回路の動作を示すタイミングチャートである。以下では、第5実施形態と異なる部分を中心に説明し、同様の部分に関しては説明を省略する。   Next, an imaging apparatus 1000 according to the sixth embodiment of the present invention will be described with reference to FIGS. FIG. 21 is a configuration diagram of an imaging apparatus 1000 according to the sixth embodiment of the present invention. FIG. 22 is a diagram illustrating a circuit configuration for one column in the readout circuit. FIG. 23 is a timing chart showing the operation of the readout circuit. Below, it demonstrates centering on a different part from 5th Embodiment, and abbreviate | omits description about the same part.

撮像装置1000は、その基本的な構成は第5実施形態と同様であるが、読み出し回路1010を備える点で第5実施形態と異なる。読み出し回路1010は、第1のリセット部群609及び第2のリセット部群915を含まず、伝達部群1005を含む点で、第5実施形態と異なる。伝達部群1005は、画素配列PAの列ごとに設けられた複数の伝達部1404を含む。   The basic configuration of the imaging apparatus 1000 is the same as that of the fifth embodiment, but differs from the fifth embodiment in that a readout circuit 1010 is provided. The read circuit 1010 is different from the fifth embodiment in that it does not include the first reset unit group 609 and the second reset unit group 915 but includes the transmission unit group 1005. The transmission unit group 1005 includes a plurality of transmission units 1404 provided for each column of the pixel array PA.

伝達部1404は、ノイズ信号と光信号とに共通のバッファーアンプAMSNを含む。これにより、第1の蓄積部203に保持されたノイズ信号と光信号とを選択的に共通のバッファーアンプAMSNで第2の蓄積部206に伝達できる。このため、第2の蓄積部206に保持されるノイズ信号と光信号とに含まれる固定パターンノイズを同じにできる点は、第5実施形態と同様である。   The transmission unit 1404 includes a buffer amplifier AMSN that is common to the noise signal and the optical signal. Accordingly, the noise signal and the optical signal held in the first accumulation unit 203 can be selectively transmitted to the second accumulation unit 206 by the common buffer amplifier AMSN. For this reason, the point that the fixed pattern noise included in the noise signal and the optical signal held in the second accumulation unit 206 can be made the same as in the fifth embodiment.

なお、バッファーアンプAMSNは、入力された信号を増幅して出力する点で、第5実施形態におけるソースフォロワSFsnと同様である。   The buffer amplifier AMSN is the same as the source follower SFsn in the fifth embodiment in that the input signal is amplified and output.

第5実施形態では、ソースフォロワSFsnの入力ノードNX1の寄生容量Cp1をリセット用のトランジスタMRAがリセット(初期化)している。これにより、寄生容量Cp1の残留電荷が排斥されるので、入射光量に応じた線形性が悪くなることを回避できる。   In the fifth embodiment, the reset transistor MRA resets (initializes) the parasitic capacitance Cp1 of the input node NX1 of the source follower SFsn. As a result, the residual charge of the parasitic capacitance Cp1 is eliminated, so that it is possible to avoid deterioration in linearity according to the amount of incident light.

それに対して、本実施形態では、バッファーアンプAMSNの入力ノードNX2の寄生容量Cp2をリセットするためのトランジスタを設けなくても、下記の様な動作を行うので、入射光量に応じた線形性が悪くなることを回避できる。   On the other hand, in this embodiment, the following operation is performed without providing a transistor for resetting the parasitic capacitance Cp2 of the input node NX2 of the buffer amplifier AMSN. Can be avoided.

すなわち、読み出し回路1010の動作が、図23に示すように、次の点で第5実施形態と異なる。   That is, the operation of the readout circuit 1010 is different from that of the fifth embodiment in the following points as shown in FIG.

時刻t1において、φTN1をアクティブにし、列信号線RL1から光信号用の蓄積部Ctn1へノイズ信号を転送する。その際同時に、φTN2をアクティブにし、バッファーアンプAMSNの入力ノードNX2へもノイズ信号を転送し、入力ノードNX2の電位をリセットレベルVnにする。これにより、入力ノードNX2の初期電位はノイズ信号用の蓄積部Ctn1と同一電位のVnとなる。すなわち、画素から出力されたノイズ信号を用いて入力ノードNX2をリセットするので、寄生容量Cp2をリセットするためのトランジスタを設けなくても寄生容量Cp2をリセットすることができる。   At time t1, φTN1 is activated, and a noise signal is transferred from the column signal line RL1 to the optical signal storage unit Ctn1. At the same time, φTN2 is activated, a noise signal is transferred to the input node NX2 of the buffer amplifier AMSN, and the potential of the input node NX2 is set to the reset level Vn. As a result, the initial potential of the input node NX2 becomes Vn having the same potential as the noise signal storage unit Ctn1. That is, since the input node NX2 is reset using the noise signal output from the pixel, the parasitic capacitance Cp2 can be reset without providing a transistor for resetting the parasitic capacitance Cp2.

時刻t2において、φTN2をノンアクティブにし、列信号線RL1からノードNX2への経路を遮断する。これにより、寄生容量Cp2のリセットが完了する。   At time t2, φTN2 is made inactive, and the path from the column signal line RL1 to the node NX2 is cut off. Thereby, the reset of the parasitic capacitance Cp2 is completed.

時刻t3において、φTN1をノンアクティブにする。これにより、ノイズ信号用のスイッチ202がオフするので、ノイズ信号用の蓄積部Ctn1がノイズ信号を保持する。   At time t3, φTN1 is made inactive. As a result, the noise signal switch 202 is turned off, so that the noise signal storage unit Ctn1 holds the noise signal.

時刻t4において、φTS1をアクティブにする。これにより、スイッチ201は、オンして、列信号線RL1〜RL4を介して伝達されたの光信号を光信号用の蓄積部Cts1へ転送する。   At time t4, φTS1 is activated. Accordingly, the switch 201 is turned on and transfers the optical signal transmitted via the column signal lines RL1 to RL4 to the optical signal storage unit Cts1.

時刻t5において、φTS1をノンアクティブにする。これにより、スイッチ201がオフするので、光信号用の蓄積部Cts1は、転送された光信号を保持する。その際の信号電圧をVsとすると、光信号用の蓄積部Cts1にはVn+Vsなる電圧が保存されることになる。   At time t5, φTS1 is made non-active. As a result, the switch 201 is turned off, so that the optical signal storage unit Cts1 holds the transferred optical signal. If the signal voltage at that time is Vs, a voltage Vn + Vs is stored in the optical signal storage unit Cts1.

時刻t6において、φTN2をアクティブにして、ノイズ信号用の蓄積部Ctn1に保持されたノイズ信号を、ノイズ信号用の蓄積部Ctn1の容量値と寄生容量Cp2の容量値との容量分割により、ノードNX2に読み出す。このとき、ノイズ信号用の蓄積部Ctn1により保持された電圧と寄生容量Cp2により保持された電圧とが一のVnであるため、ノードNX2の電圧の変化は生じない。すなわち、ノードNX2に読み出されるノイズ信号は、
Vxn=Vn・・・数式11
となる。
At time t6, φTN2 is activated, and the noise signal held in the noise signal accumulating unit Ctn1 is divided into a node NX2 by capacity division of the capacitance value of the noise signal accumulating unit Ctn1 and the capacitance value of the parasitic capacitance Cp2. Read to. At this time, since the voltage held by the noise signal storage unit Ctn1 and the voltage held by the parasitic capacitance Cp2 are one Vn, the voltage of the node NX2 does not change. That is, the noise signal read to the node NX2 is
Vxn = Vn Equation 11
It becomes.

また、φTN3をアクティブにして、ノードNX2に読み出されたノイズ信号を、バッファーアンプAMSNを介してノイズ信号用の蓄積部Ctn2に伝搬させる。   Also, φTN3 is activated, and the noise signal read to the node NX2 is propagated to the noise signal accumulating unit Ctn2 via the buffer amplifier AMSN.

時刻t7において、φTN3をノンアクティブにする。これにより、スイッチ232がオフするので、ノイズ信号用の蓄積部Ctn2は、転送されたノイズ信号を保持する。   At time t7, φTN3 is made non-active. As a result, the switch 232 is turned off, and the noise signal accumulating unit Ctn2 holds the transferred noise signal.

時刻t8において、φTN2をノンアクティブにする。これにより、スイッチ1312がオフする。   At time t8, φTN2 is made non-active. As a result, the switch 1312 is turned off.

時刻t9において、φTS2をアクティブにして、光信号用の蓄積部Cts1に保持された光信号を、光信号用の蓄積部Cts1の容量値と寄生容量Cp2の容量値との容量分割により、ノードNX2に読み出す。   At time t9, φTS2 is made active, and the optical signal held in the optical signal storage unit Cts1 is divided into the capacitance value of the optical signal storage unit Cts1 and the capacitance value of the parasitic capacitance Cp2 by the node NX2. Read to.

ここで、光信号用の蓄積部Cts1の容量値をC1とすると、光信号用の蓄積部Cts1における基準側(グランド側)電極に対向した電極には、
Q1=C1*(Vs+Vn)・・・数式12
の電荷が蓄積されている。また、寄生容量Cp2の容量値をCpとすると、ノードNX2には、
Qp=Cp*Vn・・・数式13
の電荷が蓄積されている。ノードNX2に読み出される光信号は、
Vxs=(Q1+Qp)/(C1+Cp)
={C1/(C1+Cp)}*Vs+Vn・・・数式14
になる。
Here, if the capacitance value of the optical signal storage unit Cts1 is C1, the electrode facing the reference side (ground side) electrode in the optical signal storage unit Cts1 is:
Q1 = C1 * (Vs + Vn) Equation 12
Charge is accumulated. If the capacitance value of the parasitic capacitance Cp2 is Cp, the node NX2 has
Qp = Cp * Vn Equation 13
Charge is accumulated. The optical signal read out to the node NX2 is
Vxs = (Q1 + Qp) / (C1 + Cp)
= {C1 / (C1 + Cp)} * Vs + Vn Expression 14
become.

また、ΦTS3をアクティブにして、ノードNX2に読み出された光信号を、バッファーアンプAMSNを介して光信号用の蓄積部Cts2に伝搬させる。   Also, ΦTS3 is activated, and the optical signal read to the node NX2 is propagated to the optical signal storage unit Cts2 via the buffer amplifier AMSN.

時刻t10において、φTS3をノンアクティブにする。これにより、スイッチ231がオフするので、光信号用の蓄積部Cts2は、転送された光信号を保持する。   At time t10, φTS3 is made non-active. As a result, the switch 231 is turned off, so that the optical signal storage unit Cts2 holds the transferred optical signal.

時刻t11において、φTS2をノンアクティブにする。これにより、スイッチ1311がオフする。   At time t11, φTS2 is made non-active. As a result, the switch 1311 is turned off.

その後、出力部120(図21参照)により、数式11に示すVxnと数式14に示すVxsとの差分がとられて生成される画像信号は、
ΔV=Vxn−Vxs
={C1/(C1+Cp)}*Vs・・・数式15
となる。数式15に示されるように、ノイズ信号Vnが除去された画像信号ΔVが得られる。
Thereafter, the image signal generated by taking the difference between Vxn shown in Formula 11 and Vxs shown in Formula 14 by the output unit 120 (see FIG. 21)
ΔV = Vxn−Vxs
= {C1 / (C1 + Cp)} * Vs Equation 15
It becomes. As shown in Equation 15, an image signal ΔV from which the noise signal Vn has been removed is obtained.

このように、本実施形態によれば、第2のリセット部(リセット用のトランジスタMRA)を設けなくても、伝達部の入力ノードの寄生容量をリセットすることができる。これにより、入射光量に応じた線形性が悪くなることを回避できる。   Thus, according to the present embodiment, the parasitic capacitance of the input node of the transmission unit can be reset without providing the second reset unit (reset transistor MRA). Thereby, it can avoid that the linearity according to incident light quantity worsens.

なお、第6実施形態では、ノイズ信号用の蓄積部Ctn1とノードNX2とが同電位となるようにノードNX2をリセットする。そして、蓄積部Ctn1に保持されたノイズ信号を、ノイズ信号用の蓄積部Ctn1の容量値とノードNX2の寄生容量Cp2の容量値との容量分割により、ノードNX2へ読み出している。   In the sixth embodiment, the node NX2 is reset so that the noise signal storage unit Ctn1 and the node NX2 have the same potential. Then, the noise signal held in the storage unit Ctn1 is read out to the node NX2 by capacitive division of the capacitance value of the noise signal storage unit Ctn1 and the capacitance value of the parasitic capacitance Cp2 of the node NX2.

その代わりに、光信号用の蓄積部Cts1とノードNX2とが同電位となるようにノードNX2をリセットしてもよい。そして、蓄積部Cts1に保持された光信号を、光信号用の蓄積部Ctn1の容量値とノードNX2の寄生容量Cp2の容量値との容量分割により、ノードNX2へ読み出してもよい。   Instead, the node NX2 may be reset so that the optical signal storage unit Cts1 and the node NX2 have the same potential. Then, the optical signal held in the storage unit Cts1 may be read out to the node NX2 by capacity division of the capacitance value of the optical signal storage unit Ctn1 and the capacitance value of the parasitic capacitance Cp2 of the node NX2.

この場合、図24に示すように、時刻t1〜t2の期間にφTN1をアクティブにする代わりに、時刻t4i〜t12iの期間にφTS2をアクティブにする。   In this case, as shown in FIG. 24, instead of activating φTN1 during the period from time t1 to t2, φTS2 is activated during the period from time t4i to t12i.

時刻t12iにおいて、φTS2をノンアクティブにする。これにより、光信号用の蓄積部Cts1とノードNX2とにはVn+Vsなる電圧がそれぞれ保存されることになる。すなわち、画素から出力された光信号を用いて入力ノードNX2をリセットするので、寄生容量Cp2をリセットするためのトランジスタを設けなくても寄生容量Cp2をリセットすることができる。   At time t12i, φTS2 is made non-active. As a result, the voltage Vn + Vs is stored in the optical signal storage unit Cts1 and the node NX2, respectively. That is, since the input node NX2 is reset using the optical signal output from the pixel, the parasitic capacitance Cp2 can be reset without providing a transistor for resetting the parasitic capacitance Cp2.

時刻t6において、φTN2をアクティブにして、ノイズ信号用の蓄積部Ctn1に保持されたノイズ信号を、ノイズ信号用の蓄積部Ctn1の容量値と寄生容量Cp2の容量値との容量分割により、ノードNX2に読み出す。   At time t6, φTN2 is activated, and the noise signal held in the noise signal accumulating unit Ctn1 is divided into the node NX2 by capacity division of the capacitance value of the noise signal accumulating unit Ctn1 and the capacitance value of the parasitic capacitance Cp2. Read to.

ここで、ノイズ信号用の蓄積部Ctn1の容量値をC2とすると、ノイズ信号用の蓄積部Ctn1における基準側(グランド側)電極に対向した電極には、
Q2=C2*Vn・・・数式16
の電荷が蓄積されている。また、寄生容量Cp2の容量値をCpとすると、ノードNX2には、
Qp=Cp*(Vs+Vn)・・・数式17
の電荷が蓄積されている。ノードNX2に読み出されるノイズ信号は、
Vxn=(Q2+Qp)/(C2+Cp)
={Cp/(C2+Cp)}*Vs+Vn・・・数式18
となる。
Here, when the capacitance value of the noise signal storage unit Ctn1 is C2, the electrode facing the reference side (ground side) electrode in the noise signal storage unit Ctn1 is
Q2 = C2 * Vn Equation 16
Charge is accumulated. If the capacitance value of the parasitic capacitance Cp2 is Cp, the node NX2 has
Qp = Cp * (Vs + Vn) Equation 17
Charge is accumulated. The noise signal read out to the node NX2 is
Vxn = (Q2 + Qp) / (C2 + Cp)
= {Cp / (C2 + Cp)} * Vs + Vn Equation 18
It becomes.

時刻t9において、φTS2をアクティブにして、光信号用の蓄積部Cts1に保持された光信号を、光信号用の蓄積部Cts1の容量値と寄生容量Cp2の容量値との容量分割により、ノードNX2に読み出す。このとき、ノードNX2に読み出される光信号は、
Vxs=Vs+Vn・・・数式19
になる。
At time t9, φTS2 is made active, and the optical signal held in the optical signal storage unit Cts1 is divided into the capacitance value of the optical signal storage unit Cts1 and the capacitance value of the parasitic capacitance Cp2 by the node NX2. Read to. At this time, the optical signal read to the node NX2 is
Vxs = Vs + Vn Expression 19
become.

その後、出力部120(図21参照)により、数式18に示すVxnと数式19に示すVxsとの差分がとられて生成される画像信号は、
ΔV=Vxn−Vxs
={C2/(C2+Cp)}*Vs・・・数式20
となる。数式20に示されるように、ノイズ信号Vnが除去された画像信号ΔVが得られる。
Thereafter, the output unit 120 (see FIG. 21) generates an image signal obtained by taking the difference between Vxn shown in Equation 18 and Vxs shown in Equation 19.
ΔV = Vxn−Vxs
= {C2 / (C2 + Cp)} * Vs Equation 20
It becomes. As shown in Equation 20, an image signal ΔV from which the noise signal Vn has been removed is obtained.

このように、本変形例によっても、第2のリセット部(リセット用のトランジスタMRA)を設けなくても、伝達部の入力ノードの寄生容量をリセットすることができる。これにより、入射光量に応じた線形性が悪くなることを回避できる。   As described above, according to this modification as well, the parasitic capacitance of the input node of the transmission unit can be reset without providing the second reset unit (reset transistor MRA). Thereby, it can avoid that the linearity according to incident light quantity worsens.

本発明の第1実施形態に係る撮像装置の構成図。1 is a configuration diagram of an imaging apparatus according to a first embodiment of the present invention. 読み出し回路における1列分の回路構成を示す図。FIG. 9 illustrates a circuit configuration for one column in a reading circuit. 読み出し回路の動作を示すタイミングチャート。6 is a timing chart showing the operation of the reading circuit. 伝達部の回路構成を示す図。The figure which shows the circuit structure of a transmission part. 第1実施形態に係る撮像装置を適用した撮像システムの構成図。1 is a configuration diagram of an imaging system to which an imaging apparatus according to a first embodiment is applied. 本発明の第2実施形態に係る撮像装置300の構成図。The block diagram of the imaging device 300 which concerns on 2nd Embodiment of this invention. 読み出し回路における1列分の回路構成を示す図。FIG. 9 illustrates a circuit configuration for one column in a reading circuit. 本発明の第3実施形態に係る撮像装置600の構成図。The block diagram of the imaging device 600 which concerns on 3rd Embodiment of this invention. 読み出し回路における1列分の回路構成を示す図。FIG. 9 illustrates a circuit configuration for one column in a reading circuit. 読み出し回路の動作を示すタイミングチャート。6 is a timing chart showing the operation of the reading circuit. リセット電位を説明する図。FIG. 6 illustrates a reset potential. 読み出し回路における1列分の回路構成を示す図(変形例)。The figure which shows the circuit structure for 1 row in a reading circuit (modification). 本発明の第4実施形態に係る撮像装置800の構成図The block diagram of the imaging device 800 which concerns on 4th Embodiment of this invention. 読み出し回路における1列分の回路構成を示す図。FIG. 9 illustrates a circuit configuration for one column in a reading circuit. 読み出し回路の動作を示すタイミングチャート。6 is a timing chart showing the operation of the reading circuit. 出力部の構成を示す図。The figure which shows the structure of an output part. 本発明の第5実施形態に係る撮像装置900の構成図Configuration of an imaging apparatus 900 according to a fifth embodiment of the present invention 読み出し回路における1列分の回路構成を示す図。FIG. 9 illustrates a circuit configuration for one column in a reading circuit. 読み出し回路の動作を示すタイミングチャート。6 is a timing chart showing the operation of the reading circuit. 読み出し回路の動作を示すタイミングチャート。6 is a timing chart showing the operation of the reading circuit. 本発明の第6実施形態に係る撮像装置1000の構成図。The block diagram of the imaging device 1000 which concerns on 6th Embodiment of this invention. 読み出し回路における1列分の回路構成を示す図。FIG. 9 illustrates a circuit configuration for one column in a reading circuit. 読み出し回路の動作を示すタイミングチャート。6 is a timing chart showing the operation of the reading circuit. 読み出し回路の動作を示すタイミングチャート。6 is a timing chart showing the operation of the reading circuit.

符号の説明Explanation of symbols

90 撮像システム
100,300,600,800,900 撮像装置
101 垂直走査回路(駆動部)
102 水平走査回路(駆動部)
110,310,610,810,910 読み出し回路
203,1103 第1の蓄積部
206 第2の蓄積部
204,504,1104,1304 伝達部
120,1220 出力部
90 Imaging System 100, 300, 600, 800, 900 Imaging Device 101 Vertical Scan Circuit (Driver)
102 Horizontal scanning circuit (drive unit)
110, 310, 610, 810, 910 Read circuit 203, 1103 First accumulation unit 206 Second accumulation unit 204, 504, 1104, 1304 Transmission unit 120, 1220 Output unit

Claims (13)

光電変換部を含む画素と、
前記画素に接続された列信号線と、
前記列信号線を介して前記画素から信号を読み出す読み出し回路と、
前記読み出し回路に接続されており、容量を有する出力線と、
前記出力線を介して前記読み出し回路からの信号に応じて、画像信号を出力する出力部と、
を備え、
前記読み出し回路は、
前記列信号線に出力された信号を保持する第1の蓄積部と、
前記列信号線と前記第1の蓄積部との接続を開閉する第1の開閉部と、
第2の蓄積部と、
前記第1の蓄積部に保持された信号を前記第2の蓄積部へ伝達する伝達部と、
前記伝達部と前記第2の蓄積部との接続を開閉する第2の開閉部と、
を含み、
前記第1の蓄積部の容量は、前記第2の蓄積部の容量よりも小さく、
前記出力部には、前記第2の蓄積部の容量と前記出力線の容量とに基づいて、前記第2の蓄積部に保持された信号が読み出される
ことを特徴とする撮像装置。
A pixel including a photoelectric conversion unit;
Column signal lines connected to the pixels;
A readout circuit for reading out signals from the pixels via the column signal lines;
An output line connected to the readout circuit and having a capacitance;
An output unit that outputs an image signal in response to a signal from the readout circuit via the output line;
With
The readout circuit is
A first storage unit for holding a signal output to the column signal line;
A first opening / closing unit for opening / closing a connection between the column signal line and the first storage unit;
A second storage unit;
A transmission unit for transmitting a signal held in the first storage unit to the second storage unit;
A second opening / closing part for opening / closing a connection between the transmission part and the second storage part;
Including
The capacity of the first storage unit is smaller than the capacity of the second storage unit,
The image pickup apparatus, wherein the output unit reads out a signal held in the second storage unit based on a capacity of the second storage unit and a capacity of the output line.
前記第2の蓄積部と前記出力線との接続を開閉する第3の開閉部をさらに備え、
前記第3の開閉部は、前記第2の蓄積部と前記出力線との接続を閉状態にすることにより、前記第2の蓄積部と前記出力線とを接続し、前記第2の蓄積部に保持された信号が読み出されるようにする
ことを特徴とする請求項1に記載の撮像装置。
A third opening / closing unit for opening / closing a connection between the second storage unit and the output line;
The third opening / closing unit connects the second storage unit and the output line by closing a connection between the second storage unit and the output line, and connects the second storage unit to the second storage unit. The image pickup apparatus according to claim 1, wherein a signal held in is read out.
前記伝達部は、前記第1の蓄積部が保持する電荷に応じた信号を前記第2の蓄積部に供給する
ことを特徴とする請求項1又は2に記載の撮像装置。
The imaging apparatus according to claim 1, wherein the transmission unit supplies a signal corresponding to the electric charge held by the first accumulation unit to the second accumulation unit.
前記伝達部は、MOSトランジスタを含み、
前記MOSトランジスタは、前記第1の蓄積部に保持された信号がゲートを介して入力され、ゲートに入力された信号に応じた信号を、ソースを介して前記第2の蓄積部へ出力する
ことを特徴とする請求項3に記載の撮像装置。
The transmission unit includes a MOS transistor,
The MOS transistor receives a signal held in the first accumulation unit via a gate and outputs a signal corresponding to the signal inputted to the gate to the second accumulation unit via a source. The imaging apparatus according to claim 3.
前記読み出し回路は、前記第2の蓄積部の電位をリセットするリセット部をさらに含む
ことを特徴とする請求項1から4のいずれか1項に記載の撮像装置。
5. The imaging apparatus according to claim 1, wherein the readout circuit further includes a reset unit that resets a potential of the second storage unit. 6.
前記伝達部は、N型MOSトランジスタを含み、
前記第1の蓄積部の電位をV1、前記N型MOSトランジスタの閾値電圧をVthn、前記第2の蓄積部の電位をV2としたとき、前記リセット部は、前記伝達部と前記第2の蓄積部との電気的な接続が遮断された状態で、
V2≦V1−Vthn
になるように、前記第2の蓄積部の電位V2をリセットし、
前記N型MOSトランジスタは、前記第2の蓄積部に電気的に接続された際に、前記第2の蓄積部の電位を、前記リセット部によりリセットされた電位から、前記第1の蓄積部に保持された信号に応じた電位へ引き上げる
ことを特徴とする請求項5に記載の撮像装置。
The transmission unit includes an N-type MOS transistor,
When the potential of the first storage unit is V1, the threshold voltage of the N-type MOS transistor is Vthn, and the potential of the second storage unit is V2, the reset unit has the transmission unit and the second storage unit. In a state where the electrical connection with the
V2 ≦ V1-Vthn
So that the potential V2 of the second storage portion is reset,
When the N-type MOS transistor is electrically connected to the second storage unit, the potential of the second storage unit is changed from the potential reset by the reset unit to the first storage unit. The imaging apparatus according to claim 5, wherein the imaging apparatus is pulled up to a potential corresponding to the held signal.
前記伝達部は、P型MOSトランジスタを含み、
前記第1の蓄積部の電位をV1、前記P型MOSトランジスタの閾値電圧をVthp、前記第2の蓄積部の電位をV2としたとき、前記リセット部は、前記伝達部と前記第2の蓄積部との電気的な接続が遮断された状態で、
V2≧V1+Vthp
になるように、前記第2の蓄積部の電位V2をリセットし、
前記P型MOSトランジスタは、前記第2の蓄積部に電気的に接続された際に、前記第2の蓄積部の電位を、前記リセット部によりリセットされた電位から、前記第1の蓄積部に保持された信号に応じた電位へ引き下げる
ことを特徴とする請求項5に記載の撮像装置。
The transmission unit includes a P-type MOS transistor,
When the potential of the first storage unit is V1, the threshold voltage of the P-type MOS transistor is Vthp, and the potential of the second storage unit is V2, the reset unit has the transmission unit and the second storage unit. In a state where the electrical connection with the
V2 ≧ V1 + Vthp
So that the potential V2 of the second storage portion is reset,
When the P-type MOS transistor is electrically connected to the second storage unit, the potential of the second storage unit is changed from the potential reset by the reset unit to the first storage unit. The imaging apparatus according to claim 5, wherein the imaging apparatus is lowered to a potential corresponding to the held signal.
前記第1の蓄積部は、
前記列信号線に出力されたノイズ信号を保持するノイズ信号用の第1の蓄積部と、
前記列信号線に出力された光信号を保持する光信号用の第1の蓄積部と、
を含み、
前記第2の蓄積部は、
前記ノイズ信号用の第1の蓄積部に保持された信号が伝達されるノイズ信号用の第2の蓄積部と、
前記光信号用の第1の蓄積部に保持された信号が伝達される光信号用の第2の蓄積部と、
を含み、
前記伝達部は、
前記ノイズ信号用の第1の蓄積部及び前記光信号用の第1の蓄積部が入力端子に接続され、前記ノイズ信号用の第2の蓄積部及び前記光信号用の第2の蓄積部が出力端子に接続され、
前記出力部は、
前記ノイズ信号用の第2の蓄積部に保持された信号と、前記光信号用の第2の蓄積部に保持された信号との差分を演算して、画像信号を出力する
ことを特徴とする請求項1から7のいずれか1項に記載の撮像装置。
The first accumulation unit includes
A first accumulation unit for a noise signal that holds a noise signal output to the column signal line;
A first accumulation unit for optical signals that holds the optical signals output to the column signal lines;
Including
The second storage unit
A second accumulation unit for noise signal to which a signal held in the first accumulation unit for noise signal is transmitted;
A second accumulation unit for optical signals to which a signal held in the first accumulation unit for optical signals is transmitted;
Including
The transmission unit is
The noise signal first accumulation unit and the optical signal first accumulation unit are connected to an input terminal, and the noise signal second accumulation unit and the optical signal second accumulation unit are Connected to the output terminal,
The output unit is
An image signal is output by calculating a difference between the signal held in the second accumulation unit for the noise signal and the signal held in the second accumulation unit for the optical signal. The imaging device according to any one of claims 1 to 7.
前記列信号線には、第1の画素と第2の画素とが接続され、
第1の期間において、前記伝達部により前記第1の画素の信号が前記第1の蓄積部から前記第2の蓄積部へ伝達され、前記第1の期間に続く第2の期間において、前記列信号線に出力された前記第2の画素の信号が前記第1の蓄積部に蓄積され、
前記第2の期間において、前記第1の画素の信号が前記第2の蓄積部から前記出力部へ伝達される
ことを特徴とする請求項1から8のいずれか1項に記載の撮像装置。
A first pixel and a second pixel are connected to the column signal line,
In the first period, the signal of the first pixel is transmitted from the first accumulation unit to the second accumulation unit by the transmission unit, and in the second period following the first period, the column The signal of the second pixel output to the signal line is accumulated in the first accumulation unit,
9. The imaging apparatus according to claim 1, wherein a signal of the first pixel is transmitted from the second accumulation unit to the output unit in the second period.
前記第1の期間は、前記第2の期間よりも短い
ことを特徴とする請求項9に記載の撮像装置。
The imaging apparatus according to claim 9, wherein the first period is shorter than the second period.
第1の画素と、
第2の画素と、
前記第1の画素及び前記第2の画素に接続された列信号線と、
前記列信号線を介して前記第1の画素及び前記第2の画素から信号を読み出す読み出し回路と、
前記第1の画素、前記第2の画素、及び前記読み出し回路を駆動する駆動部と、
前記読み出し回路に接続されており、容量を有する出力線と、
前記出力線を介して前記読み出し回路からの信号に応じて、画像信号を出力する出力部と、
を備え、
前記読み出し回路は、
前記列信号線に出力された信号を保持する第1の蓄積部と、
前記列信号線と前記第1の蓄積部との接続を開閉する第1の開閉部と、
第2の蓄積部と、
入力端子及び出力端子に前記第1の蓄積部が接続され、前記出力端子に前記第2の蓄積部が接続され、前記第1の蓄積部に保持された信号を前記第2の蓄積部へ伝達する伝達部と、
前記第1の蓄積部及び前記伝達部と前記第2の蓄積部との接続を開閉する第2の開閉部と、
を含み、
前記第1の蓄積部の容量は、前記第2の蓄積部の容量よりも小さく、
前記出力部には、前記第2の蓄積部の容量と前記出力線の容量とに基づいて、前記第2の蓄積部に保持された信号が読み出され、
前記駆動部は、第1の期間において、前記第1の画素の信号が前記第1の蓄積部から読み出されて前記伝達部を介して前記第2の蓄積部へ伝達され、前記第1の期間に続く第2の期間において、前記列信号線に出力された前記第2の画素の信号が前記第1の蓄積部へ蓄積されるとともに、前記第1の画素の信号が前記第2の蓄積部から読み出されて前記出力部へ伝達されるように、前記第1の画素、前記第2の画素、及び前記読み出し回路を駆動する
ことを特徴とする撮像装置。
A first pixel;
A second pixel;
Column signal lines connected to the first pixel and the second pixel;
A readout circuit that reads out signals from the first pixel and the second pixel via the column signal line;
A driver that drives the first pixel, the second pixel, and the readout circuit;
An output line connected to the readout circuit and having a capacitance;
An output unit that outputs an image signal in response to a signal from the readout circuit via the output line;
With
The readout circuit is
A first storage unit for holding a signal output to the column signal line;
A first opening / closing unit for opening / closing a connection between the column signal line and the first storage unit;
A second storage unit;
The first storage unit is connected to the input terminal and the output terminal, the second storage unit is connected to the output terminal, and the signal held in the first storage unit is transmitted to the second storage unit. A transmission section to
A second opening / closing part for opening / closing a connection between the first accumulation part and the transmission part and the second accumulation part;
Including
The capacity of the first storage unit is smaller than the capacity of the second storage unit,
Based on the capacity of the second storage unit and the capacity of the output line, the output unit reads out the signal held in the second storage unit,
In the first period, the driving unit reads a signal of the first pixel from the first accumulation unit and transmits the signal to the second accumulation unit via the transmission unit. In a second period following the period, the signal of the second pixel output to the column signal line is accumulated in the first accumulation unit, and the signal of the first pixel is accumulated in the second accumulation. An imaging apparatus, wherein the first pixel, the second pixel, and the readout circuit are driven so as to be read from the unit and transmitted to the output unit.
前記伝達部は、前記出力端子から前記第1の蓄積部を介して帰還された信号及び前記列信号線に出力された信号に基づく信号と、基準信号との差分を演算して、差動信号を出力する
ことを特徴とする請求項11に記載の撮像装置。
The transmission unit calculates a difference between a signal based on a signal fed back from the output terminal via the first accumulation unit and a signal output to the column signal line, and a reference signal, and a differential signal The imaging apparatus according to claim 11, wherein:
請求項1から12のいずれか1項に記載の撮像装置と、
前記撮像装置の撮像面へ像を形成する光学系と、
前記撮像装置から出力された信号を処理して画像データを生成する信号処理部と、
を備えたことを特徴とする撮像システム。
The imaging device according to any one of claims 1 to 12,
An optical system for forming an image on the imaging surface of the imaging device;
A signal processing unit that processes the signal output from the imaging device to generate image data;
An imaging system comprising:
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011097658A (en) * 2008-03-19 2011-05-12 Commissariat A L'energie Atomique & Aux Energies Alternatives System for converting charge into voltage and method for controlling the system
JP2014060697A (en) * 2012-08-23 2014-04-03 Canon Inc Imaging apparatus
US9473724B2 (en) 2014-01-30 2016-10-18 Canon Kabushiki Kaisha Imaging device and imaging system

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5161676B2 (en) * 2008-07-07 2013-03-13 キヤノン株式会社 Imaging apparatus and imaging system
JP2012006257A (en) * 2010-06-24 2012-01-12 Canon Inc Image processing apparatus and method
US8637800B2 (en) * 2011-04-19 2014-01-28 Altasens, Inc. Image sensor with hybrid heterostructure
JP6341688B2 (en) * 2014-02-25 2018-06-13 キヤノン株式会社 Solid-state imaging device and imaging system
FR3091113B1 (en) * 2018-12-21 2021-03-05 Trixell Matrix detector with controlled impedance line conductors

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10233964A (en) * 1997-02-20 1998-09-02 Nikon Corp Solid-state image pickup device for forming binary signal
JP2001245219A (en) * 2000-02-29 2001-09-07 Canon Inc Signal transfer device and solid-state image pickup device using the same
JP2005333462A (en) * 2004-05-20 2005-12-02 Canon Inc Solid state imaging device and imaging system
JP2005348040A (en) * 2004-06-02 2005-12-15 Canon Inc Amplification type imaging apparatus and imaging system
JP2005348042A (en) * 2004-06-02 2005-12-15 Canon Inc Solid state imaging device and imaging system
JP2005354484A (en) * 2004-06-11 2005-12-22 Canon Inc Amplification type memory device and solid state image pick-up device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3774499B2 (en) * 1996-01-24 2006-05-17 キヤノン株式会社 Photoelectric conversion device
US6377304B1 (en) * 1998-02-05 2002-04-23 Nikon Corporation Solid-state image-pickup devices exhibiting faster video-frame processing rates, and associated methods
JP4144578B2 (en) * 2003-10-15 2008-09-03 ソニー株式会社 Solid-state imaging device and pixel signal processing method
JP2005328274A (en) * 2004-05-13 2005-11-24 Canon Inc Solid state imaging device and imaging system

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10233964A (en) * 1997-02-20 1998-09-02 Nikon Corp Solid-state image pickup device for forming binary signal
JP2001245219A (en) * 2000-02-29 2001-09-07 Canon Inc Signal transfer device and solid-state image pickup device using the same
JP2005333462A (en) * 2004-05-20 2005-12-02 Canon Inc Solid state imaging device and imaging system
JP2005348040A (en) * 2004-06-02 2005-12-15 Canon Inc Amplification type imaging apparatus and imaging system
JP2005348042A (en) * 2004-06-02 2005-12-15 Canon Inc Solid state imaging device and imaging system
JP2005354484A (en) * 2004-06-11 2005-12-22 Canon Inc Amplification type memory device and solid state image pick-up device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011097658A (en) * 2008-03-19 2011-05-12 Commissariat A L'energie Atomique & Aux Energies Alternatives System for converting charge into voltage and method for controlling the system
JP2014060697A (en) * 2012-08-23 2014-04-03 Canon Inc Imaging apparatus
US9325919B2 (en) 2012-08-23 2016-04-26 Canon Kabushiki Kaisha Image sensing apparatus
US9473724B2 (en) 2014-01-30 2016-10-18 Canon Kabushiki Kaisha Imaging device and imaging system

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