JP2009088548A - Semiconductor integrated circuit device and its manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ダマシン(Damascene)法を用いた銅(Cu)配線の形成に適用して有効な技術に関する。 The present invention relates to a semiconductor integrated circuit device and a manufacturing technique thereof, and more particularly to a technique effective when applied to formation of a copper (Cu) wiring using a damascene method.
近年、LSIの高集積化による配線の微細化に伴って配線抵抗の増大が顕著となり、特に高性能なロジックLSIにおいては、配線抵抗の増大がさらなる高性能化を阻害する大きな要因となっている。 In recent years, with the miniaturization of wiring due to higher integration of LSIs, the increase in wiring resistance has become remarkable. Especially in high-performance logic LSIs, the increase in wiring resistance is a major factor that hinders further improvement in performance. .
その対策として、シリコン基板上の層間絶縁膜に配線溝を形成し、次いで配線溝の内部を含む層間絶縁膜上にCu膜を堆積した後、配線溝の外部の不要なCu膜を化学機械研磨(Chemical Mechanical Polishing ;CMP)法で除去する、いわゆるダマシン(Damascene)法を用いた埋め込みCu配線の導入が進められている。また、上記Cu配線の導入による配線抵抗の低減と並行して、配線容量を低減する観点から、酸化シリコン膜に比べて誘電率が低いSiOFなどを使った層間絶縁膜の導入が進められている。 As a countermeasure, a wiring groove is formed in the interlayer insulating film on the silicon substrate, and then a Cu film is deposited on the interlayer insulating film including the inside of the wiring groove, and then an unnecessary Cu film outside the wiring groove is chemically mechanically polished. Introduction of embedded Cu wiring using a so-called damascene method, which is removed by a (Chemical Mechanical Polishing; CMP) method, is in progress. In parallel with the reduction of the wiring resistance due to the introduction of the Cu wiring, the introduction of an interlayer insulating film using SiOF having a dielectric constant lower than that of the silicon oxide film is being promoted from the viewpoint of reducing the wiring capacitance. .
特許文献1(特開2000−277520号公報)は、SiOFからなる層間絶縁膜に形成した配線溝の内部にダマシン法を用いて埋め込みCu配線を形成する技術を開示しており、その概要は次の通りである。 Patent Document 1 (Japanese Patent Laid-Open No. 2000-277520) discloses a technique for forming a buried Cu wiring using a damascene method inside a wiring groove formed in an interlayer insulating film made of SiOF. It is as follows.
まず、トランジスタが形成されたシリコン基板上に酸化シリコン膜を堆積し、続いて酸化シリコン膜上にエッチングストッパ膜を介してSiOF膜を堆積する。酸化シリコン膜上のエッチングストッパ膜は、SiOF膜をドライエッチングして配線溝を形成する際に、下層の酸化シリコン膜がエッチングされるのを防ぐためのもので、SiOF膜をエッチングするガスによってエッチングされ難い材料、例えば窒化シリコン膜または酸窒化シリコン膜(SiON)膜で構成される。 First, a silicon oxide film is deposited on a silicon substrate on which a transistor is formed, and then a SiOF film is deposited on the silicon oxide film via an etching stopper film. The etching stopper film on the silicon oxide film is for preventing the lower silicon oxide film from being etched when the SiOF film is dry-etched to form a wiring groove, and is etched by a gas for etching the SiOF film. For example, a silicon nitride film or a silicon oxynitride film (SiON) film is used.
次に、フォトレジスト膜をマスクにしたドライエッチングで上記SiOF膜に配線溝を形成し、続いて、配線溝の内部を含むSiOF膜上に薄いバリア膜とスパッタ−Cu膜とを形成した後、その上部に電解メッキ法などによって厚いCu膜を堆積する。上記バリア膜は、配線溝内のCuがSiOF膜中に拡散して素子特性に悪影響を及ぼすの防ぐために形成するが、この公報では、SiOF膜との界面で剥離が生じるのを防ぐために、SiOF膜に対して接着性のよい材料、例えば窒素含量30〜60%の窒化タンタル(TaN)で構成される。また、スパッタ−Cu膜は、電解メッキ法でCu膜を成長させる際のシード(種)膜として機能する。次に、SiOF膜上の不要なCu膜、スパッタ−Cu膜およびバリア膜を化学機械研磨法で除去することによって、配線溝の内部にCu配線を形成する。
本発明者らは、層間絶縁膜にSiOF膜を、エッチングストッパ膜に窒化シリコン膜をそれぞれ用い、この層間絶縁膜に形成した配線溝にCu配線を形成するプロセスを検討していたところ、層間絶縁膜(SiOF膜)とエッチングストッパ膜(窒化シリコン膜)との界面で剥離が生じるという現象を見出した。 The inventors of the present invention have studied a process of using a SiOF film as an interlayer insulating film and a silicon nitride film as an etching stopper film, and forming a Cu wiring in a wiring groove formed in the interlayer insulating film. A phenomenon has been found in which peeling occurs at the interface between the film (SiOF film) and the etching stopper film (silicon nitride film).
前述した公報(特開2000−277520号公報)は、配線溝の内部に形成するバリア膜と層間絶縁膜(SiOF膜)との界面剥離の問題について言及しているが、層間絶縁膜(SiOF膜)とエッチングストッパ膜(窒化シリコン膜)との界面剥離については言及しておらず、この現象は新規なものである。 The above-mentioned publication (Japanese Patent Laid-Open No. 2000-277520) refers to the problem of interfacial delamination between the barrier film formed inside the wiring trench and the interlayer insulating film (SiOF film), but the interlayer insulating film (SiOF film) ) And the etching stopper film (silicon nitride film) is not mentioned, and this phenomenon is novel.
SiOF膜と窒化シリコン膜との界面で剥離が生じるメカニズムについては、未だ明確にされていないが、例えばSiOF膜中のSi−F結合が一部で切断されて遊離のFが生じると、このFがSiN膜とSiOF膜との界面に移行してそこにトラップされ、大気中から層間絶縁膜内に取り込まれた水と反応してHFが生成する。そして、その後の熱処理工程で基板が400℃を超えるような高温雰囲気に曝されるとこのHFが膨張し、界面剥離を引き起こすのではないかと、本発明者らは推測している。 The mechanism by which peeling occurs at the interface between the SiOF film and the silicon nitride film has not yet been clarified. For example, if the Si-F bond in the SiOF film is partially broken to generate free F, this F Moves to the interface between the SiN film and the SiOF film and is trapped there, and reacts with the water taken into the interlayer insulating film from the atmosphere to generate HF. Then, the present inventors presume that when the substrate is exposed to a high temperature atmosphere exceeding 400 ° C. in the subsequent heat treatment step, this HF expands and causes interface peeling.
本発明の目的は、SiOF膜を含む層間絶縁膜に埋め込み配線を形成する半導体集積回路装置において、SiOF膜をドライエッチングして埋め込み配線用の配線溝を形成する際に用いるエッチングストッパ層とSiOF膜との界面剥離を有効に防止することのできる技術を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide an etching stopper layer and a SiOF film used when forming a wiring trench for a buried wiring by dry etching the SiOF film in a semiconductor integrated circuit device in which a buried wiring is formed in an interlayer insulating film including a SiOF film. It is an object of the present invention to provide a technology that can effectively prevent the peeling of the interface between the two.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
(1)本発明の半導体集積回路装置は、半導体基板の主面上に形成され、フッ素を含有する酸化シリコンからなる第1絶縁膜と、前記第1絶縁膜の内部に形成された第1配線と、前記第1絶縁膜および前記第1配線のそれぞれの上部に形成された窒化シリコンからなる第2絶縁膜と、前記第1絶縁膜と前記第2絶縁膜との間に介在する、窒素を含有する酸化シリコンからなる第3絶縁膜とを有するものである。 (1) A semiconductor integrated circuit device of the present invention includes a first insulating film formed on a main surface of a semiconductor substrate and made of silicon oxide containing fluorine, and a first wiring formed inside the first insulating film. And a second insulating film made of silicon nitride formed on each of the first insulating film and the first wiring, and nitrogen interposed between the first insulating film and the second insulating film. And a third insulating film made of silicon oxide.
(2)本発明の半導体集積回路装置の製造方法は、
(a)半導体基板の主面上に、第1窒化シリコン膜と、フッ素を含有する酸化シリコンからなる第1絶縁膜と、窒素を含有する酸化シリコンからなる第2絶縁膜と、第2窒化シリコン膜と、フッ素を含有する酸化シリコンからなる第3絶縁膜と、窒素を含有する酸化シリコンからなる第4絶縁膜と、第3窒化シリコン膜とからなる第1層間絶縁膜を形成する工程、
(b)第1フォトレジスト膜をマスクに用いたドライエッチングで、配線溝形成領域の前記第3窒化シリコン膜を除去する工程、
(c)第2フォトレジスト膜をマスクに用いたドライエッチングで、前記配線溝形成領域の一部の前記第4絶縁膜、前記第3絶縁膜、前記第2窒化シリコン膜、前記第2絶縁膜および前記第1絶縁膜を除去する工程、
(d)前記第3窒化シリコン膜をマスクに用いたドライエッチングで、前記配線溝形成領域の前記第4絶縁膜および前記第3絶縁膜を除去する工程、
(e)前記第3窒化シリコン膜をドライエッチングで除去し、さらに前記第1窒化シリコン膜をドライエッチングで除去することにより、前記配線溝形成領域の前記第1層間絶縁膜に第1配線溝を形成する工程、
(f)前記第1配線溝の内部を埋め込むように第1導電層を形成した後、前記第1配線溝の外部の前記第1導電層を化学機械研磨法によって除去することにより、前記第1配線溝の内部に前記第1導電層からなる第1配線を形成する工程、
を含み、
前記第2絶縁膜および前記第4絶縁膜は、酸素および窒素に対するシリコンの割合が化学量論的に過剰となっている。
(2) A method for manufacturing a semiconductor integrated circuit device of the present invention includes:
(A) On the main surface of the semiconductor substrate, a first silicon nitride film, a first insulating film made of silicon oxide containing fluorine, a second insulating film made of silicon oxide containing nitrogen, and a second silicon nitride Forming a film, a third insulating film made of silicon oxide containing fluorine, a fourth insulating film made of silicon oxide containing nitrogen, and a first interlayer insulating film made of a third silicon nitride film;
(B) removing the third silicon nitride film in the wiring trench formation region by dry etching using the first photoresist film as a mask;
(C) The fourth insulating film, the third insulating film, the second silicon nitride film, and the second insulating film in a part of the wiring groove forming region by dry etching using the second photoresist film as a mask And removing the first insulating film,
(D) removing the fourth insulating film and the third insulating film in the wiring trench formation region by dry etching using the third silicon nitride film as a mask;
(E) removing the third silicon nitride film by dry etching, and further removing the first silicon nitride film by dry etching, thereby forming a first wiring groove in the first interlayer insulating film in the wiring groove forming region; Forming step,
(F) After forming the first conductive layer so as to fill the inside of the first wiring groove, the first conductive layer outside the first wiring groove is removed by a chemical mechanical polishing method. Forming a first wiring made of the first conductive layer inside a wiring groove;
Including
In the second insulating film and the fourth insulating film, the ratio of silicon to oxygen and nitrogen is stoichiometrically excessive.
(3)本発明の半導体集積回路装置の製造方法は、以下の工程を含んでいる。
(a)半導体基板の主面上に、第1SiC膜または第1SiCN膜と、フッ素を含有する酸化シリコンからなる第1絶縁膜と、窒素を含有する酸化シリコンからなる第2絶縁膜と、第2SiC膜または第2SiCN膜と、フッ素を含有する酸化シリコンからなる第3絶縁膜と、窒素を含有する酸化シリコンからなる第4絶縁膜と、SiC、SiCNまたは窒化シリコンからなる第5絶縁膜とからなる第1層間絶縁膜を形成する工程、
(b)第1フォトレジスト膜をマスクに用いたドライエッチングで、配線溝形成領域の前記第5絶縁膜を除去する工程、
(c)第2フォトレジスト膜をマスクに用いたドライエッチングで、前記配線溝形成領域の一部の前記第4絶縁膜、前記第3絶縁膜、前記第2SiC膜または第2SiCN膜、前記第2絶縁膜および前記第1絶縁膜を除去する工程、
(d)前記第5絶縁膜をマスクに用いたドライエッチングで、前記配線溝形成領域の前記第4絶縁膜および前記第3絶縁膜を除去する工程、
(e)前記第5絶縁膜をドライエッチングで除去し、さらに前記第1SiC膜または第1SiCN膜をドライエッチングで除去することにより、前記配線溝形成領域の前記第1層間絶縁膜に第1配線溝を形成する工程、
(f)前記第1配線溝の内部を埋め込むように第1導電層を形成した後、前記第1配線溝の外部の前記第1導電層を化学機械研磨法によって除去することにより、前記第1配線溝の内部に前記第1導電層からなる第1配線を形成する工程。
(3) A method for manufacturing a semiconductor integrated circuit device of the present invention includes the following steps.
(A) On the main surface of the semiconductor substrate, the first SiC film or the first SiCN film, the first insulating film made of silicon oxide containing fluorine, the second insulating film made of silicon oxide containing nitrogen, and the second SiC A film or a second SiCN film; a third insulating film made of silicon oxide containing fluorine; a fourth insulating film made of silicon oxide containing nitrogen; and a fifth insulating film made of SiC, SiCN or silicon nitride. Forming a first interlayer insulating film;
(B) removing the fifth insulating film in the wiring trench formation region by dry etching using the first photoresist film as a mask;
(C) The fourth insulating film, the third insulating film, the second SiC film, the second SiCN film, or the second part of the wiring trench formation region by dry etching using the second photoresist film as a mask. Removing the insulating film and the first insulating film;
(D) removing the fourth insulating film and the third insulating film in the wiring trench formation region by dry etching using the fifth insulating film as a mask;
(E) removing the fifth insulating film by dry etching, and further removing the first SiC film or the first SiCN film by dry etching, thereby forming a first wiring groove in the first interlayer insulating film in the wiring groove forming region; Forming a process,
(F) After forming the first conductive layer so as to fill the inside of the first wiring groove, the first conductive layer outside the first wiring groove is removed by a chemical mechanical polishing method. Forming a first wiring made of the first conductive layer in the wiring groove;
(4)本発明の半導体集積回路装置の製造方法は、以下の工程を含んでいる。
(a)半導体基板の主面上に、第1SiC膜または第1SiCN膜と、フッ素を含有する酸化シリコンからなる第1絶縁膜と、第2SiC膜または第2SiCN膜と、フッ素を含有する酸化シリコンからなる第2絶縁膜と、SiC、SiCNまたは窒化シリコンからなる第3絶縁膜とからなる第1層間絶縁膜を形成する工程、
(b)第1フォトレジスト膜をマスクに用いたドライエッチングで、配線溝形成領域の前記第3絶縁膜を除去する工程、
(c)第2フォトレジスト膜をマスクに用いたドライエッチングで、前記配線溝形成領域の一部の前記第2絶縁膜、前記第2SiC膜または第2SiCN膜および前記第1絶縁膜を除去する工程、
(d)前記第3絶縁膜をマスクに用いたドライエッチングで、前記配線溝形成領域の前記第2絶縁膜を除去する工程、
(e)前記第3絶縁膜をドライエッチングし、さらに前記第1SiC膜または第1SiCN膜をドライエッチングで除去することにより、前記配線溝形成領域の前記第1層間絶縁膜に第1配線溝を形成する工程、
(f)前記第1配線溝の内部を埋め込むように第1導電層を形成した後、前記第1配線溝の外部の前記第1導電層を化学機械研磨法によって除去することにより、前記第1配線溝の内部に前記第1導電層からなる第1配線を形成する工程。
(4) The method for manufacturing a semiconductor integrated circuit device of the present invention includes the following steps.
(A) On the main surface of the semiconductor substrate, the first SiC film or the first SiCN film, the first insulating film made of silicon oxide containing fluorine, the second SiC film or the second SiCN film, and silicon oxide containing fluorine Forming a first interlayer insulating film composed of the second insulating film and a third insulating film made of SiC, SiCN, or silicon nitride;
(B) removing the third insulating film in the wiring trench formation region by dry etching using the first photoresist film as a mask;
(C) removing the second insulating film, the second SiC film or the second SiCN film, and the first insulating film in a part of the wiring trench formation region by dry etching using the second photoresist film as a mask ,
(D) removing the second insulating film in the wiring trench formation region by dry etching using the third insulating film as a mask;
(E) forming a first wiring groove in the first interlayer insulating film in the wiring groove forming region by dry-etching the third insulating film and further removing the first SiC film or the first SiCN film by dry etching; The process of
(F) After forming the first conductive layer so as to fill the inside of the first wiring groove, the first conductive layer outside the first wiring groove is removed by a chemical mechanical polishing method. Forming a first wiring made of the first conductive layer in the wiring groove;
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
SiOF膜を含む層間絶縁膜をドライエッチングして埋め込み配線用の配線溝を形成する際、ドライエッチングのエッチングストッパ層を構成する窒化シリコン膜とSiOF膜との間に酸窒化シリコン膜を介在させることにより、SiOF膜中で生じた遊離のFが酸窒化シリコン膜中でトラップされるので、エッチングストッパ層とSiOF膜との界面の接着性が向上する。 When the interlayer insulating film including the SiOF film is dry-etched to form a wiring groove for buried wiring, a silicon oxynitride film is interposed between the silicon nitride film and the SiOF film constituting the etching stopper layer for dry etching Thus, free F generated in the SiOF film is trapped in the silicon oxynitride film, so that the adhesion at the interface between the etching stopper layer and the SiOF film is improved.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. Also, in the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.
(実施の形態1)
本発明の実施の形態1であるCMOS−LSIの製造方法を図1〜図14を用いて工程順に説明する。
(Embodiment 1)
A method for manufacturing a CMOS-LSI according to the first embodiment of the present invention will be described in the order of steps with reference to FIGS.
まず、図1に示すように、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンからなる半導体基板(以下、基板またはウエハという)1に素子分離溝2を形成する。素子分離溝2を形成するには、素子分離領域の基板1をエッチングして溝を形成した後、溝の内部を含む基板1上にCVD法で酸化シリコン膜3を堆積し、続いて溝の外部の酸化シリコン膜3を化学機械的に研磨することによって除去する。
First, as shown in FIG. 1, an
次に、基板1の一部にホウ素をイオン注入し、他の一部にリンをイオン注入することによって、p型ウエル4およびn型ウエル5を形成した後、基板1をスチーム酸化することによって、p型ウエル4およびn型ウエル5のそれぞれの表面にゲート酸化膜6を形成する。
Next, boron is ion-implanted into a part of the substrate 1 and phosphorus is ion-implanted into the other part to form the p-type well 4 and the n-
次に、図2に示すように、p型ウエル4およびn型ウエル5のそれぞれの上部にゲート電極7を形成する。ゲート電極7を形成するには、例えばゲート酸化膜6の上部にCVD法で多結晶シリコン膜を堆積した後、p型ウエル4の上部の多結晶シリコン膜にリンをイオン注入し、n型ウエル5の上部の多結晶シリコン膜にホウ素をイオン注入した後、フォトレジスト膜をマスクにしたドライエッチングで多結晶シリコン膜をパターニングする。
Next, as shown in FIG. 2, a
次に、p型ウエル4にリンまたはヒ素をイオン注入することによって低不純物濃度のn-型半導体領域8を形成し、n型ウエル5にホウ素をイオン注入することによって低不純物濃度のp-型半導体領域9を形成する。
Next, phosphorus or arsenic is ion-implanted into the p-type well 4 to form a low impurity concentration n − -
次に、図3に示すように、基板1上にCVD法で窒化シリコン膜を堆積し、続いてこの窒化シリコン膜を異方的にエッチングすることによって、ゲート電極7の側壁にサイドウォールスペーサ10を形成した後、p型ウエル4にリンまたはヒ素をイオン注入することによって高不純物濃度のn+型半導体領域11(ソース、ドレイン)を形成し、n型ウエル5にホウ素をイオン注入することによって高不純物濃度のp+型半導体領域12(ソース、ドレイン)を形成する。
Next, as shown in FIG. 3, a silicon nitride film is deposited on the substrate 1 by the CVD method, and then the silicon nitride film is anisotropically etched, so that the
次に、基板1の表面を洗浄した後、ゲート電極7、n+型半導体領域11(ソース、ドレイン)およびp+型半導体領域12(ソース、ドレイン)のそれぞれの表面にシリサイド層13を形成する。シリサイド層13を形成するには、基板1上にスパッタリング法でCo(コバルト)膜を堆積し、次いで窒素ガス雰囲気中で熱処理を行って基板1およびゲート電極7とCo膜とを反応させた後、未反応のCo膜をウェットエッチングで除去する。ここまでの工程で、nチャネル型MISFETQnおよびpチャネル型MISFETQpが完成する。
Next, after cleaning the surface of the substrate 1, to form a
次に、図4に示すように、基板1上にCVD法で窒化シリコン膜15および酸化シリコン膜16を堆積し、続いてn+型半導体領域11(ソース、ドレイン)およびp+型半導体領域12(ソース、ドレイン)のそれぞれの上部の酸化シリコン膜16および窒化シリコン膜15をドライエッチングしてコンタクトホール17を形成した後、コンタクトホール17の内部にメタルプラグ18を形成する。酸化シリコン膜16をエッチングするときは、下層の窒化シリコン膜15のエッチング速度を小さくするために、CF4、CHF3、C4F8などのハイドロフルオロカーボン系ガスまたはフルオロカーボン系ガスを使用する。また、窒化シリコン膜15をエッチングするときは、ハイドロフルオロカーボン系ガス(CHF3やCH2F2など)に酸素とArとを加えた混合ガスを使用する。メタルプラグ18を形成するには、コンタクトホール17の内部を含む酸化シリコン膜16上にCVD法でTiN(窒化チタン)膜とW(タングステン)膜とを堆積し、続いて酸化シリコン膜16の上部の不要なTiN膜およびW膜を化学機械研磨(CMP)法またはエッチバック法によって除去する。なお、酸化シリコン膜16は、モノシラン(SiH4)をソースガスに用いた通常のCVD法で形成する酸化シリコン膜の他、BPSG(Boron-doped Phospho Silicate Glass)膜、スピン塗布法によって形成されるSOG(Spin On Glass)膜あるいはこれらの積層膜などによって構成してもよい。
Next, as shown in FIG. 4, a
次に、図5に示すように、酸化シリコン膜16の上部に窒化シリコン膜19、SiOF膜20、酸窒化シリコン(SiON)膜21を順次堆積する。窒化シリコン膜19は、次の工程でSiOF膜20に配線溝を形成する際に下層の酸化シリコン膜16がエッチングされるのを防ぐためのエッチングストッパ膜として機能するもので、例えばモノシラン(SiH4)、ジシラン(Si2H6)などのシラン系ガスと、アンモニア(NH3)または窒素との混合ガスを用いたCVD法で堆積する。
Next, as shown in FIG. 5, a
SiOF膜20は、例えばSiH4とSiF4と酸素との混合ガス、またはテトラエトキシシラン((C2H5O)4Si)とSiF4と酸素との混合ガスを用いたプラズマCVD法で堆積する。SiOF膜20は、酸化シリコン(比誘電率=4.1)よりも比誘電率が小さく(約3.5〜3.7)、後の工程で形成されるCu配線の配線間における層間絶縁膜容量を低減することができる。
The
酸窒化シリコン膜21は、SiOF膜20と後の工程でその上部に形成する窒化シリコン膜(25)との界面の剥離を防止するために形成する。酸窒化シリコン膜21は、例えばモノシラン(SiH4)、ジシラン(Si2H6)などのシラン系ガスと、酸素、亜酸化窒素(N2O)、オゾン(O3)などの酸素含有ガスと、窒素、NH3などの窒素含有ガスとの混合ガスを用いたCVD法で堆積する。
The
SiOF膜20とその上部に形成される窒化シリコン膜(25)との間に酸窒化シリコン膜21を形成すると、SiOF膜20と窒化シリコン膜(25)の界面での剥離が防止される理由は、次のようなものであると推測される。
The reason why when the
上記酸窒化シリコン膜21は、膜中にシリコン(Si)の未結合手(ダングリングボンド)が存在しているため、SiOF膜20中のSi−F結合が一部で切断されて遊離のFが生じると、このFが窒化シリコン膜(25)との界面に達する前に酸窒化シリコン膜21中の未結合手にトラップされる。このとき、未結合手の数が少ないと、遊離のFの一部が窒化シリコン膜(25)との界面に達し、そこでトラップされるため、酸窒化シリコン膜21と窒化シリコン膜(25)との界面の接着力が低下してしまう。すなわち、酸窒化シリコン膜21中に存在する未結合手の数は、遊離のFの数と同等以上であることが望ましい。
Since the
従って、酸窒化シリコン膜21を成膜する際は、窒素含有ガスや酸素含有ガスに対するシラン系ガスの割合を過剰にして未結合手の数を増やすことが望ましい。また、酸窒化シリコン膜21の膜厚が薄い場合も、遊離のFの一部が窒化シリコン膜(25)との界面に達してしまうため、ある程度以上の膜厚を確保することが望ましい。酸窒化シリコン膜21の望ましい膜厚は、SiOF膜20中で生成する遊離のFの量が成膜条件や膜厚によって異なるので、一概には規定できないが、本発明者らの実験では、少なくとも50nm以上とすることによって剥離を防止することができた。また、酸窒化シリコン膜21の窒素含有率は、5atom%を超えない範囲が望ましいという実験結果も得られた。窒素含有率が高くなると、酸窒化シリコン膜21の膜質が窒化シリコン膜に近づくため、SiOF膜20と酸窒化シリコン膜21との界面の接着力が低下するようになる。
Therefore, when forming the
次に、図6に示すように、フォトレジスト膜50をマスクにして酸窒化シリコン膜21、SiOF膜20、窒化シリコン膜19を順次ドライエッチングすることによって、コンタクトホール17の上部に配線溝22を形成する。酸窒化シリコン膜21およびSiOF膜20をエッチングするときは、下層の窒化シリコン膜19のエッチング速度を小さくするために、CF4、CHF3、C4F8などのハイドロフルオロカーボン系ガスまたはフルオロカーボン系ガスを使用する。また、窒化シリコン膜19をエッチングするときは、下層の酸化シリコン膜16のエッチング速度を小さくするために、ハイドロフルオロカーボン系ガスに酸素とArとを加えた混合ガスを使用する。
Next, as shown in FIG. 6, the
次に、フォトレジスト膜50を除去した後、図7に示すように、配線溝22の内部に第1層目のCu配線24を形成する。Cu配線24は、バリアメタル膜とCu膜との積層膜で構成し、次のような方法で形成する。まず、配線溝22の内部を含む酸窒化シリコン膜21上にバリアメタル膜とCu膜とを堆積し、続いて非酸化性雰囲気(例えば水素雰囲気)中で熱処理(リフロー)を施してCu膜を配線溝22の内部に隙間なく埋め込んだ後、配線溝22の外部の不要なCu膜とバリアメタル膜とを化学機械研磨法で除去する。Cu膜とバリアメタル膜とを研磨するには、例えばアルミナなどの砥粒と過酸化水素水または硝酸第二鉄水溶液などの酸化剤とを主成分とし、これらを水に分散または溶解させた研磨スラリを使用する。
Next, after the
上記バリアメタル膜は、Cu配線24中のCuがSiOF膜20中に拡散するのを防止する機能と共に、Cu配線24とSiOF膜20中との接着性を向上させる機能および上記Cu膜をリフローする際の濡れ性を向上させる機能を有している。このような機能を持ったバリアメタル膜としては、例えばスパッタリング法で堆積したTiN膜、WN(窒化タングステン)膜、TaN(窒化タンタル)などの高融点金属窒化物からなる膜や、これらの積層膜あるいはTiNとTiの積層膜、TaとTaNの積層膜などが例示される。
The barrier metal film functions to prevent Cu in the Cu wiring 24 from diffusing into the
Cu配線24を構成するCu膜は、スパッタリング法、CVD法、メッキ法(電解メッキ法または無電解メッキ法)のいずれかの方法で形成する。メッキ法でCu膜を形成する場合は、あらかじめバリアメタル膜の表面にスパッタリング法などを用いて薄いCu膜からなるシード層を形成し、次に、このシード層の表面にCu膜を成長させる。また、スパッタリング法でCu膜を形成する場合は、ロングスロースパッタリング法やコリメートスパッタリング法のような指向性の高いスパッタリング法を用いることが好ましい。Cu膜は、単体のCuの他、Cuを主成分として含むCu合金で構成してもよい。
The Cu film constituting the
次に、図8に示すように、Cu配線24の上部にCVD法で窒化シリコン膜25、SiOF膜26、酸窒化シリコン膜27を順次堆積し、続いて化学機械研磨法で酸窒化シリコン膜27を薄く研磨してその表面を平坦化する。酸窒化シリコン膜27の化学機械研磨を行う際、ウエハ面内での研磨量のばらつきによって、下層のSiOF膜26の一部が露出する虞れがある場合は、SiOF膜26を堆積した後にその表面を研磨し、その後、SiOF膜26の上部に酸窒化シリコン膜27を堆積してもよい。窒化シリコン膜25は、Cu配線24中のCuがSiOF膜26中に拡散するのを防止する拡散バリア層として機能するものであるが、前述したように、窒化シリコン膜25と下層のSiOF膜20との間に酸窒化シリコン膜21を形成したことにより、窒化シリコン膜25と下層のSiOF膜20との界面での剥離を防止することができる。
Next, as shown in FIG. 8, a
次に、図9に示すように、酸窒化シリコン膜27の上部にCVD法で窒化シリコン膜28、SiOF膜29、酸窒化シリコン膜30、窒化シリコン膜31を順次堆積する。窒化シリコン31は次の工程で配線溝(32)を形成する際のマスクとして機能し、窒化シリコン28はエッチングストッパ層として機能するものであるが、窒化シリコン膜28と下層のSiOF膜26との間に酸窒化シリコン膜27を形成し、窒化シリコン膜31と下層のSiOF膜29との間に酸窒化シリコン膜30を形成したことにより、窒化シリコン膜28とSiOF膜26との界面での剥離や、窒化シリコン膜31とSiOF膜29との界面での剥離を防止することができる。
Next, as shown in FIG. 9, a
酸窒化シリコン膜27、30は、前記酸窒化シリコン膜21と同様、シリコンリッチとなるような組成で形成することが望ましい。また、50nm以上の膜厚で堆積し、窒素含有率が5atom%を超えないようにすることが望ましい。
Like the
次に、図10に示すように、フォトレジスト膜51をマスクに用いたドライエッチングで配線溝形成領域の窒化シリコン膜31を除去する。次に、フォトレジスト膜51を除去した後、図11に示すように、フォトレジスト膜52をマスクに用いたドライエッチングで配線溝形成領域の一部の酸窒化シリコン膜30、SiOF膜29、窒化シリコン膜28、酸窒化シリコン膜27、SiOF膜26を除去し、窒化シリコン膜25の表面でエッチングを停止する。
Next, as shown in FIG. 10, the
次に、フォトレジスト膜51を除去した後、図12に示すように、窒化シリコン膜31をマスクに用いたドライエッチングで配線溝形成領域の酸窒化シリコン膜30およびSiOF膜29を除去する。続いて、図13に示すように、窒化シリコン膜31、28、25をドライエッチングすることによって、Cu配線24の上部に配線溝32を形成した後、図14に示すように、配線溝32の内部に第2層目のCu配線33を形成する。第2層目のCu配線33は、前述した第1層目のCu配線24の形成方法(図7参照)に準じて形成すればよい。
Next, after removing the
図示は省略するが、その後、前述した工程を繰り返し、第2層目のCu配線33の上部に複数層のCu配線を形成することにより、本実施形態のCMOS−LSIが完成する。
Although illustration is omitted, after that, the above-described steps are repeated to form a plurality of layers of Cu wiring on the second layer of
なお、本実施形態では、SiOF膜20とその上層の窒化シリコン膜25との間に酸窒化シリコン膜21を介在させたが、図15に示すように、SiOF膜20とその下層の窒化シリコン膜19との間に酸窒化シリコン膜34を介在させることにより、SiOF膜20と窒化シリコン膜19との界面における剥離も防止することができる。
In this embodiment, the
(実施の形態2)
本発明の実施の形態2であるCMOS−LSIの製造方法を図16〜図21を用いて工程順に説明する。
(Embodiment 2)
A CMOS-LSI manufacturing method according to the second embodiment of the present invention will be described in the order of steps with reference to FIGS.
まず、図16に示すように、前記実施の形態1と同様の方法でnチャネル型MISFETQnおよびpチャネル型MISFETQpを形成した後、n+型半導体領域11(ソース、ドレイン)およびp+型半導体領域12(ソース、ドレイン)のそれぞれの上部の酸化シリコン膜16および窒化シリコン膜15をドライエッチングしてコンタクトホール17を形成し、コンタクトホール17の内部にメタルプラグ18を形成する。ここまでの工程は、前記実施の形態1の図1〜図4に示した工程と同じである。
First, as shown in FIG. 16, after forming the n-channel type MISFETQn and p-channel type MISFETQp in the same manner as that of the first embodiment, n + -type semiconductor region 11 (source and drain) and the p + -type semiconductor region A
次に、図17に示すように、酸化シリコン膜16の上部にSiC膜37およびSiOF膜20を順次堆積する。前記実施の形態1では、エッチングストッパ膜を窒化シリコン膜で構成したが、本実施形態ではSiC膜37で構成する。SiC膜に代えてSiCN膜を使用することもできる。窒化シリコン膜は、比誘電率が約7であるのに対し、SiC膜やSiCN膜の比誘電率は約5である。従って、エッチングストッパ層を窒化シリコン膜に代えてSiC膜やSiCN膜で構成することにより、配線間の層間絶縁膜容量を低減することができる。SiC膜は、トリメチルシランとヘリウム(He)との混合ガスを用いたCVD法で堆積し、SiCN膜は、トリメチルシランとHeとアンモニア(または窒素)との混合ガスを用いたCVD法で堆積する。トリメチルシランに代えてモノ、ジあるいはテトラメチルシランを使用することもできる。
Next, as shown in FIG. 17, a
また、前記実施の形態1では、SiOF膜20の上部に酸窒化シリコン膜(21)を堆積したが、本実施形態では、酸窒化シリコン膜を使用しない。
In the first embodiment, the silicon oxynitride film (21) is deposited on the
次に、図18に示すように、SiOF膜20およびSiC膜37をドライエッチングすることによって、コンタクトホール17の上部に配線溝22を形成し、続いて配線溝22の内部に、前記実施の形態1と同様の方法で第1層目のCu配線24を形成する。
Next, as shown in FIG. 18, the
次に、図19に示すように、Cu配線24の上部にCVD法でSiC膜38、SiOF膜39、SiC膜40、SiOF膜41およびSiC膜42を順次堆積する。なお、SiC膜38、40、42は、前述したSiCN膜で代替してもよい。また、SiC膜40を堆積した後、SiOF膜41を堆積する工程に先立って、化学機械研磨法でSiC膜40を薄く研磨してその表面を平坦化する。SiC膜40の化学機械研磨を行う際、ウエハ面内での研磨量のばらつきによって、下層のSiOF膜39の一部が露出する虞れがある場合は、SiOF膜39を堆積した後にその表面を研磨し、その後、SiOF膜39の上部にSiC膜40を堆積してもよい。SiC膜40あるいはSiOF膜39の表面を平坦化することにより、SiOF膜41の表面の高さおよび膜厚がウエハ面内でほぼ均一になるので、後の工程で形成される配線溝の内部に埋め込まれるCu配線の膜厚、すなわちCu配線の抵抗値をウエハ面内でほぼ均一にすることができる。
Next, as shown in FIG. 19, the
上記SiC膜38は、Cu配線24中のCuがSiOF膜39中に拡散するのを防止する拡散バリア層として機能する。また、SiC42は次の工程で配線溝を形成する際のマスクとして機能し、SiC40はエッチングストッパ層として機能する。すなわち、本実施形態では、SiOF膜39、41をドライエッチングして配線溝を形成する際のエッチングストッパ層をSiC膜またはSiCN膜で構成することによって、SiOF膜39、41とエッチングストッパ層(SiC膜40)、マスク(42)との界面の接着性を向上させる。また、第1層目のCu配線24が形成されたSiOF膜20の上部の拡散バリア層をSiC膜38で構成することによって、SiOF膜20と拡散バリア層(SiC膜38)との界面の接着性を向上させる。
The
SiOF膜とSiC膜との界面の接着性が良い理由は、CVD法で堆積したSiC膜が多孔性に富んでいるためであると推測される。すなわち、SiOF膜中で生じた遊離のFは、多孔質のSiC膜中を通り抜けて拡散するので、SiOF膜とSiC膜との界面ではトラップされ難いと考えられる。また、SiCN膜も多孔性に富んでいるため、同様の効果が期待できる。 It is presumed that the reason why the adhesion at the interface between the SiOF film and the SiC film is good is that the SiC film deposited by the CVD method is rich in porosity. That is, free F generated in the SiOF film passes through the porous SiC film and diffuses, and is thus unlikely to be trapped at the interface between the SiOF film and the SiC film. Moreover, since the SiCN film is also rich in porosity, the same effect can be expected.
次に、図20に示すように、フォトレジスト膜(図示せず)およびSiC膜42をマスクに用い、前記実施の形態1に準じた方法でドライエッチングを行うことにより、Cu配線24の上部に配線溝43を形成し、続いて図21に示すように、配線溝43の内部に第2層目のCu配線44を形成する。
Next, as shown in FIG. 20, a photoresist film (not shown) and the
なお、本実施形態では、エッチングストッパ層をSiC膜(またはSiCN)膜で構成することによってSiOF膜との界面の接着性を向上させたが、図22に示すように、エッチングストッパ層を構成するSiC膜40とその下層のSiOF膜39との間に、前記実施の形態1で用いた酸窒化シリコン膜27を介在させてもよい。
In the present embodiment, the adhesiveness at the interface with the SiOF film is improved by configuring the etching stopper layer with a SiC film (or SiCN) film. However, as shown in FIG. 22, the etching stopper layer is configured. The
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
本発明は、ダマシン配線を有する半導体集積回路装置に適用して有用なものである。 The present invention is useful when applied to a semiconductor integrated circuit device having damascene wiring.
1 半導体基板
2 素子分離溝
3 酸化シリコン膜
4 p型ウエル
5 n型ウエル
6 ゲート酸化膜
7 ゲート電極
8 n-型半導体領域
9 p-型半導体領域
10 サイドウォールスペーサ
11 n+型半導体領域(ソース、ドレイン)
12 p+型半導体領域(ソース、ドレイン)
13 シリサイド層
15 窒化シリコン膜
16 酸化シリコン膜
17 コンタクトホール
18 メタルプラグ
19 窒化シリコン膜
20 SiOF膜
21 酸窒化シリコン膜
22 配線溝
24 Cu配線
25 窒化シリコン膜
26 SiOF膜
27 酸窒化シリコン膜
28 窒化シリコン膜
29 SiOF膜
30 酸窒化シリコン膜
31 窒化シリコン膜
32 配線溝
33 Cu配線
34、35、36 酸窒化シリコン膜
37 SiC膜
38 SiC膜
39 SiOF膜
40 SiC膜
41 SiOF膜
42 SiC膜
43 配線溝
44 Cu配線
50〜54 フォトレジスト膜
Qn nチャネル型MISFET
Qp pチャネル型MISFET
1
12 p + type semiconductor region (source, drain)
13
Qp p-channel MISFET
Claims (27)
(b)第1フォトレジスト膜をマスクに用いたドライエッチングで、配線溝形成領域の前記第3窒化シリコン膜を除去する工程、
(c)第2フォトレジスト膜をマスクに用いたドライエッチングで、前記配線溝形成領域の一部の前記第4絶縁膜、前記第3絶縁膜、前記第2窒化シリコン膜、前記第2絶縁膜および前記第1絶縁膜を除去する工程、
(d)前記第3窒化シリコン膜をマスクに用いたドライエッチングで、前記配線溝形成領域の前記第4絶縁膜および前記第3絶縁膜を除去する工程、
(e)前記第3窒化シリコン膜をドライエッチングで除去し、さらに前記第1窒化シリコン膜をドライエッチングで除去することにより、前記配線溝形成領域の前記第1層間絶縁膜に第1配線溝を形成する工程、
(f)前記第1配線溝の内部を埋め込むように第1導電層を形成した後、前記第1配線溝の外部の前記第1導電層を化学機械研磨法によって除去することにより、前記第1配線溝の内部に前記第1導電層からなる第1配線を形成する工程、
を含む半導体集積回路装置の製造方法であって、
前記第2絶縁膜および前記第4絶縁膜は、酸素および窒素に対するシリコンの割合が化学量論的に過剰となっていることを特徴とする半導体集積回路装置の製造方法。 (A) On the main surface of the semiconductor substrate, a first silicon nitride film, a first insulating film made of silicon oxide containing fluorine, a second insulating film made of silicon oxide containing nitrogen, and a second silicon nitride Forming a film, a third insulating film made of silicon oxide containing fluorine, a fourth insulating film made of silicon oxide containing nitrogen, and a first interlayer insulating film made of a third silicon nitride film;
(B) removing the third silicon nitride film in the wiring trench formation region by dry etching using the first photoresist film as a mask;
(C) The fourth insulating film, the third insulating film, the second silicon nitride film, and the second insulating film in a part of the wiring groove forming region by dry etching using the second photoresist film as a mask And removing the first insulating film,
(D) removing the fourth insulating film and the third insulating film in the wiring trench formation region by dry etching using the third silicon nitride film as a mask;
(E) removing the third silicon nitride film by dry etching, and further removing the first silicon nitride film by dry etching, thereby forming a first wiring groove in the first interlayer insulating film in the wiring groove forming region; Forming step,
(F) After forming the first conductive layer so as to fill the inside of the first wiring groove, the first conductive layer outside the first wiring groove is removed by a chemical mechanical polishing method. Forming a first wiring made of the first conductive layer inside a wiring groove;
A method for manufacturing a semiconductor integrated circuit device comprising:
The method for manufacturing a semiconductor integrated circuit device, wherein the second insulating film and the fourth insulating film have a stoichiometrically excessive ratio of silicon to oxygen and nitrogen.
(a)半導体基板の主面上に、第1SiC膜または第1SiCN膜と、フッ素を含有する酸化シリコンからなる第1絶縁膜と、窒素を含有する酸化シリコンからなる第2絶縁膜と、第2SiC膜または第2SiCN膜と、フッ素を含有する酸化シリコンからなる第3絶縁膜と、窒素を含有する酸化シリコンからなる第4絶縁膜と、SiC、SiCNまたは窒化シリコンからなる第5絶縁膜とからなる第1層間絶縁膜を形成する工程、
(b)第1フォトレジスト膜をマスクに用いたドライエッチングで、配線溝形成領域の前記第5絶縁膜を除去する工程、
(c)第2フォトレジスト膜をマスクに用いたドライエッチングで、前記配線溝形成領域の一部の前記第4絶縁膜、前記第3絶縁膜、前記第2SiC膜または第2SiCN膜、前記第2絶縁膜および前記第1絶縁膜を除去する工程、
(d)前記第5絶縁膜をマスクに用いたドライエッチングで、前記配線溝形成領域の前記第4絶縁膜および前記第3絶縁膜を除去する工程、
(e)前記第5絶縁膜をドライエッチングで除去し、さらに前記第1SiC膜または第1SiCN膜をドライエッチングで除去することにより、前記配線溝形成領域の前記第1層間絶縁膜に第1配線溝を形成する工程、
(f)前記第1配線溝の内部を埋め込むように第1導電層を形成した後、前記第1配線溝の外部の前記第1導電層を化学機械研磨法によって除去することにより、前記第1配線溝の内部に前記第1導電層からなる第1配線を形成する工程。 A method of manufacturing a semiconductor integrated circuit device including the following steps:
(A) On the main surface of the semiconductor substrate, the first SiC film or the first SiCN film, the first insulating film made of silicon oxide containing fluorine, the second insulating film made of silicon oxide containing nitrogen, and the second SiC A film or a second SiCN film; a third insulating film made of silicon oxide containing fluorine; a fourth insulating film made of silicon oxide containing nitrogen; and a fifth insulating film made of SiC, SiCN or silicon nitride. Forming a first interlayer insulating film;
(B) removing the fifth insulating film in the wiring trench formation region by dry etching using the first photoresist film as a mask;
(C) The fourth insulating film, the third insulating film, the second SiC film, the second SiCN film, or the second part of the wiring trench formation region by dry etching using the second photoresist film as a mask. Removing the insulating film and the first insulating film;
(D) removing the fourth insulating film and the third insulating film in the wiring trench formation region by dry etching using the fifth insulating film as a mask;
(E) removing the fifth insulating film by dry etching, and further removing the first SiC film or the first SiCN film by dry etching, thereby forming a first wiring groove in the first interlayer insulating film in the wiring groove forming region; Forming a process,
(F) After forming the first conductive layer so as to fill the inside of the first wiring groove, the first conductive layer outside the first wiring groove is removed by a chemical mechanical polishing method. Forming a first wiring made of the first conductive layer in the wiring groove;
(a)半導体基板の主面上に、第1SiC膜または第1SiCN膜と、フッ素を含有する酸化シリコンからなる第1絶縁膜と、第2SiC膜または第2SiCN膜と、フッ素を含有する酸化シリコンからなる第2絶縁膜と、SiC、SiCNまたは窒化シリコンからなる第3絶縁膜とからなる第1層間絶縁膜を形成する工程、
(b)第1フォトレジスト膜をマスクに用いたドライエッチングで、配線溝形成領域の前記第3絶縁膜を除去する工程、
(c)第2フォトレジスト膜をマスクに用いたドライエッチングで、前記配線溝形成領域の一部の前記第2絶縁膜、前記第2SiC膜または第2SiCN膜および前記第1絶縁膜を除去する工程、
(d)前記第3絶縁膜をマスクに用いたドライエッチングで、前記配線溝形成領域の前記第2絶縁膜を除去する工程、
(e)前記第3絶縁膜をドライエッチングし、さらに前記第1SiC膜または第1SiCN膜をドライエッチングで除去することにより、前記配線溝形成領域の前記第1層間絶縁膜に第1配線溝を形成する工程、
(f)前記第1配線溝の内部を埋め込むように第1導電層を形成した後、前記第1配線溝の外部の前記第1導電層を化学機械研磨法によって除去することにより、前記第1配線溝の内部に前記第1導電層からなる第1配線を形成する工程。 A method of manufacturing a semiconductor integrated circuit device including the following steps:
(A) On the main surface of the semiconductor substrate, the first SiC film or the first SiCN film, the first insulating film made of silicon oxide containing fluorine, the second SiC film or the second SiCN film, and silicon oxide containing fluorine Forming a first interlayer insulating film composed of the second insulating film and a third insulating film made of SiC, SiCN, or silicon nitride;
(B) removing the third insulating film in the wiring trench formation region by dry etching using the first photoresist film as a mask;
(C) removing the second insulating film, the second SiC film or the second SiCN film, and the first insulating film in a part of the wiring trench formation region by dry etching using the second photoresist film as a mask ,
(D) removing the second insulating film in the wiring trench formation region by dry etching using the third insulating film as a mask;
(E) forming a first wiring groove in the first interlayer insulating film in the wiring groove forming region by dry-etching the third insulating film and further removing the first SiC film or the first SiCN film by dry etching; The process of
(F) After forming the first conductive layer so as to fill the inside of the first wiring groove, the first conductive layer outside the first wiring groove is removed by a chemical mechanical polishing method. Forming a first wiring made of the first conductive layer in the wiring groove;
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Country Status (1)
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JP (1) | JP2009088548A (en) |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000068267A (en) * | 1998-07-22 | 2000-03-03 | Siemens Ag | Semiconductor device, method for forming patterned conductive layer on substrate, and treatment method and treated product of wafer |
JP2000200832A (en) * | 1999-01-04 | 2000-07-18 | Internatl Business Mach Corp <Ibm> | Formation of copper interconnection structure |
JP2000277520A (en) * | 1999-03-23 | 2000-10-06 | Nec Corp | Semiconductor device and its manufacture |
JP2000286252A (en) * | 1999-03-31 | 2000-10-13 | Nec Corp | Manufacture of semiconductor device |
JP2001160558A (en) * | 1999-12-02 | 2001-06-12 | Nec Corp | Method and apparatus for manufacturing semiconductor device |
JP2001203205A (en) * | 2000-01-21 | 2001-07-27 | Sharp Corp | Semiconductor device and its manufacturing method |
JP2002083870A (en) * | 2000-09-11 | 2002-03-22 | Tokyo Electron Ltd | Semiconductor device and production method therefor |
JP2003045959A (en) * | 2001-07-30 | 2003-02-14 | Toshiba Corp | Semiconductor device and method of manufacturing same |
-
2008
- 2008-12-01 JP JP2008306167A patent/JP2009088548A/en active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000068267A (en) * | 1998-07-22 | 2000-03-03 | Siemens Ag | Semiconductor device, method for forming patterned conductive layer on substrate, and treatment method and treated product of wafer |
JP2000200832A (en) * | 1999-01-04 | 2000-07-18 | Internatl Business Mach Corp <Ibm> | Formation of copper interconnection structure |
JP2000277520A (en) * | 1999-03-23 | 2000-10-06 | Nec Corp | Semiconductor device and its manufacture |
JP2000286252A (en) * | 1999-03-31 | 2000-10-13 | Nec Corp | Manufacture of semiconductor device |
JP2001160558A (en) * | 1999-12-02 | 2001-06-12 | Nec Corp | Method and apparatus for manufacturing semiconductor device |
JP2001203205A (en) * | 2000-01-21 | 2001-07-27 | Sharp Corp | Semiconductor device and its manufacturing method |
JP2002083870A (en) * | 2000-09-11 | 2002-03-22 | Tokyo Electron Ltd | Semiconductor device and production method therefor |
JP2003045959A (en) * | 2001-07-30 | 2003-02-14 | Toshiba Corp | Semiconductor device and method of manufacturing same |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100528 |
|
A977 | Report on retrieval |
Effective date: 20101027 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
A131 | Notification of reasons for refusal |
Effective date: 20120321 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A521 | Written amendment |
Effective date: 20120521 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120612 |