JP2009081251A - Resistance change element, production method thereof, and resistance change memory - Google Patents

Resistance change element, production method thereof, and resistance change memory Download PDF

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Ichiro Matsuo
Akihiro Odakawa
明弘 小田川
一郎 松尾
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パナソニック株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a resistance change element having a novel structure capable of corresponding to the further miniaturization of the element and the increasing of packing density of the element while reducing the load of a forming process of a resistance change part. <P>SOLUTION: This resistance change element 1 includes a substrate 10, a first electrode 11 and second electrode 13 disposed on the substrate 10, and a resistance change part 12 disposed between the first and second electrodes in which there are two or more states in which the electric resistance value between the first and second electrodes is varied and by applying a driving voltage or a current to the resistance change part 12 through the first and second electrodes, one state selected from the above two or more states is changed to another state. Further, in this resistance change element 1, a laminate 15 having a laminate structure of the first electrode 11 and an insulating film 14 is disposed on the substrate 10; the resistance change part 12 is contacted with the laminate 15 in such a manner that a side face of the resistance change part 12 is contacted with side faces of both the first electrode 11 and the insulating film 14; and a side face of the resistance change part 12 and a side face of the second electrode 13 are contacted with each other. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、駆動電圧または駆動電流の印加により電気抵抗値が変化する抵抗変化素子とその製造方法、ならびに当該素子をメモリ素子として備える抵抗変化型メモリに関する。 The present invention relates to a method variable resistance element and its manufacturing an electric resistance value is changed by application of the driving voltage or driving current, and to the resistance change memory comprising the element as a memory element.

近年、メモリ素子の微細化の要求が高まっており、微細化による悪影響を受けにくいメモリ素子として、電荷容量ではなく電気抵抗値の変化により情報を記録する不揮発性のメモリ素子が注目されている。 Recently, there is an increasing demand for miniaturization memory element, as less prone memory device an adverse effect due to miniaturization, the nonvolatile memory device for recording information by a change in the electrical resistance rather than the charge capacity has been noted. このようなメモリ素子の1種に、駆動電圧または電流の印加により電気抵抗値が変化する抵抗変化素子がある。 In one such memory device is an electric resistance value of the resistance variable element which changes by the application of the driving voltage or current.

抵抗変化素子は、抵抗変化部と、抵抗変化部を狭持するように配置された一対の電極とを有し、通常、基板上に、下部電極、抵抗変化層および上部電極の各層が順に積層された構造を有する。 Variable resistance element has a resistance change portion, and a pair of electrodes disposed so as to resist changing portion sandwiched usually laminated on a substrate, each layer of the lower electrode, the variable resistance layer and an upper electrode in this order having the structure. この素子は、電気抵抗値が異なる2以上の状態をとることができ、電極間に所定の電圧または電流を印加することにより、その状態を変化させることができる。 This element can be electrical resistance takes two or more different states, by applying a predetermined voltage or current between the electrodes, it is possible to change its state. 選択された1つの状態は、電極間に再び所定の電圧または電流を印加するまでは、基本的に保持される(即ち、不揮発性である)。 One state selected until again applies a predetermined voltage or current between the electrodes is essentially retained (i.e., a non-volatile). このような効果は、巨大抵抗変化効果(CER:Colossal Electro-Resistance)と呼ばれる。 Such an effect is huge resistance change effect is called a (CER Colossal Electro-Resistance). CER効果は微細化による悪影響を受けにくく、また、CER効果では大きな抵抗変化が得られることから、抵抗変化素子は、微細化が可能な次世代の不揮発性メモリ素子として、高い期待を集めている。 CER effect hardly adversely affected by miniaturization, also, since a large resistance change obtained by CER effect, the resistance change element, as a next-generation non-volatile memory device that can be miniaturized, has attracted high expectations .

ヒックモットによるジャーナル・オブ・アプライド・フィジックスに記載された報告(非特許文献1)では、各種の酸化物において電流−電圧特性にヒステリシスが見られることから、これら各種の酸化物によるCER効果の発現の可能性が指摘されている。 In Hikkumotto reported as described in Journal of Applied Physics by (non-patent document 1), the current in the various oxides - since the voltage characteristic hysteresis is observed, the expression of CER effect of these various oxides possibility has been pointed out.

特表2002−537627号公報(特許文献1)には、各種の酸化物を用いた抵抗変化素子が開示されており、この素子を用いて構築した不揮発性半導体メモリは、抵抗変化型ランダムアクセスメモリ(Re−RAM)と呼ばれて注目を集めている。 The Kohyo 2002-537627 (Patent Document 1), various oxides variable resistance element is disclosed which uses a non-volatile semiconductor memory constructed by using this element, the resistance change random access memory (Re-RAM) and called to have attracted attention. Re−RAMは、微細化による制限を受けにくくいため、さらなる高集積化の実現への期待が高い。 Re-RAM is, damage less susceptible to the limit due to miniaturization, high expectations for the realization of higher integration.

特許第3919205号公報(特許文献2)では、CER効果を発現する材料として、鉄酸化物が検討されている。 Patent No. 3919205 (Patent Document 2), a material which exhibits the CER effect, iron oxide has been studied.

特開2003−197877号公報(特許文献3)では、抵抗変化素子を多層に積み重ねる(スタックさせる)ことによる、Re−RAMの高集積化が図られている。 SUMMARY OF THE INVENTION In 2003-197877 (Patent Document 3), stacking the variable resistance element in the multi-layer due to the fact that (on the stack), higher integration of the Re-RAM is achieved. 特許文献3に開示のRe−RAMは、基板の主面に垂直な方向から見て、互いに直交する帯状の一対の電極(ビット線およびワード線)の交点に抵抗変化層が配置されたクロスポイント型のRe−RAMである。 Re-RAM disclosed in Patent Document 3, when viewed from a direction perpendicular to the main surface of the substrate, the cross-point disposed intersection to the resistance variable layer of the strip of the pair of electrodes (bit lines and word lines) perpendicular to each other is the type of Re-RAM. このRe−RAMでは、ビット線を挟むように一対のワード線を配置して当該ワード線間でビット線を共通に使用する、即ち電極を共用する、ことにより、素子の微細化および高集積化が図られている。 In the Re-RAM, using the bit line in common between the word lines disposed a pair of word lines so as to sandwich the bit line, i.e., sharing the electrodes, by, miniaturization and high integration of devices It is achieved. 文献3のRe−RAMにおけるワード線およびビット線の上記交点に着目すると、この交点では、Re−RAMを構成する各層の積層方向に、2以上の抵抗変化層が規則的に配置されており、その配置の数だけ多値化がなされた抵抗変化素子が上記交点に位置している、といえる。 Focusing on the intersections of word lines and bit lines in the Re-RAM literature 3, in this intersection, the stacking direction of the layers constituting the Re-RAM, 2 or more variable resistance layer are regularly arranged, the resistance variable element by multi-valued was made the number of arrangement is located in the intersection, and said.
特表2002−537627号公報 JP-T 2002-537627 JP 特許第3919205号公報 Patent No. 3919205 Publication 特開2003−197877号公報 JP 2003-197877 JP

特許文献3に示すような、多層スタックかつクロスポイント型のRe−RAMの作製には、抵抗変化素子を構成する各層の積層方向(基板の主面に垂直な方向)に、複数の抵抗変化層を形成する必要がある。 As described in Patent Document 3, the production of multi-layer stack and the cross-point Re-RAM, in the laminating direction of the layers constituting the variable resistance element (the direction perpendicular to the main surface of the substrate), a plurality of variable resistance layer it is necessary to form a. そのためには、素子を構成する各層を、何層にも亘って、表面の平坦性を確保しながら均一に作製する技術が必須であるが、今後予想されるさらなる高集積化に対応できるだけの高精度の層形成の制御技術の確保は、現状困難である。 For this purpose, the layers constituting the element, over many layers, a technique to uniformly manufactured while ensuring the flatness of the surface is essential, only the high accommodate higher integration is anticipated securing control technology accuracy of layer formation is at present difficult. また、抵抗変化層の組成を酸化物とする場合、当該層の抵抗値に大きく寄与する酸素含有量を一定に保つ必要があるが、酸化物からなる抵抗変化層は、一般に酸素雰囲気への曝露による酸化処理により形成されるため、何層もの抵抗変化層を一定の酸化物組成で形成することは、現実には難しい。 In the case of the composition of the resistance variable layer and the oxide, it is necessary to keep the greatly contributes oxygen content in the resistance value of the layer constant, but variable resistance layer made of an oxide is generally exposed to an oxygen atmosphere because it is formed by oxidation treatment with, it is difficult in reality to form the resistance variable layer of the multiple layers at a constant oxide composition.

このため、従来と同様の制御技術によって抵抗変化部を形成できるなど、抵抗変化部の形成プロセスの負荷が低減されながら、素子のさらなる微細化および高集積化に対応できる新たな構造を有する抵抗変化素子の実現が望まれる。 Therefore, such conventional can forming a variable resistance portion by the same control technique, while the load of the formation of the resistance change portion process is reduced, the resistance change with a new structure that can cope with further miniaturization and high integration of devices realization of the device is desired.

本発明は、このような新規構成を有する抵抗変化素子とその製造方法、ならびに当該素子を備える抵抗変化型メモリの提供を目的とする。 The present invention is such a method the variable resistance element and its manufacture with a new configuration, as well as an object to provide a resistance variable memory having the device.

本発明の抵抗変化素子は、基板と、前記基板上に配置された第1の電極および第2の電極と、前記第1および第2の電極の間に配置された抵抗変化部とを含み、前記第1および第2の電極の間の電気抵抗値が異なる2以上の状態が存在し、前記第1および第2の電極を介して前記抵抗変化部に駆動電圧または電流を印加することにより、前記2以上の状態から選ばれる1つの状態から他の状態へと変化する抵抗変化素子であって、前記第1の電極と絶縁膜との積層構造を有する積層体が、前記基板上に配置され、前記抵抗変化部は、その側面が前記第1の電極および前記絶縁膜の双方の側面に接するように、前記積層体と接しており、前記抵抗変化部と前記第2の電極とは、各々の側面において互いに接している素子である。 Resistance element of the present invention includes a substrate, a first electrode and a second electrode disposed on the substrate, and arranged variable resistance region between said first and second electrodes, by the electric resistance value between the first and second electrodes there are two or more different states, and applies the driving voltage or current to the variable resistance portion through the first and second electrodes, a variable resistance element is changed from one condition selected from the two or more state to the other, the laminate having a laminated structure of the first electrode and the insulating film is disposed on the substrate , the variable resistance unit, so that the sides are in contact with the side surface of both of the first electrode and the insulating film is in contact with the laminate, and the variable resistance portion and the second electrode are each is an element in contact with each other at the sides.

本発明の抵抗変化素子の製造方法は、上記本発明の素子の製造方法であって、基板上に、第1の電極と絶縁膜との積層構造を有し、前記第1の電極および前記絶縁膜の側面が露出した第1の積層体を形成する工程(a)と、前記第1の電極および前記絶縁膜の双方の前記側面に、自らの側面が接するように抵抗変化部を形成する工程(b)と、前記第1の電極とともに前記抵抗変化部を狭持し、かつ前記抵抗変化部の側面に自らの側面が接するように、第2の電極を形成する工程(c)とを含む。 Method for manufacturing a resistance element of the present invention is a manufacturing method for the device of the present invention, on a substrate having a stacked structure of the first electrode and the insulating film, the first electrode and the insulating forming (a) forming a first laminate side of the membrane is exposed to the side surfaces of both of the first electrode and the insulating film, the variable resistance regions so that their side surfaces in contact and (b), and the first holding the variable resistance portion together with the electrode, and the like is their sides in contact with the side surfaces of the resistance variable unit, and a step (c) forming a second electrode .

本発明の抵抗変化型メモリは、上記本発明の素子をメモリ素子として備える。 Resistance change memory of the present invention comprises a device of the present invention as a memory element.

本発明の素子では、第1の電極および絶縁膜の積層構造を有する積層体と、抵抗変化部とが、抵抗変化部の側面が第1の電極および絶縁膜の双方の側面に接するように、接している。 The device of the present invention, as a laminate having a laminated structure of the first electrode and the insulating film, and the resistance change portion, the side surface of the variable resistance portion is in contact with the side surfaces of both the first electrode and the insulating film, We are in contact with each other. このような素子では、例えば、絶縁膜により互いの絶縁が保持されるように2以上の第1の電極を積層した積層体とし、当該2以上の電極の各々の側面を抵抗変化部の側面と接させることにより、抵抗変化部を電極間で共用させて、素子の多値化を図ることができる。 In such a device, for example, an insulating film as a laminate obtained by laminating two or more first electrodes so that their insulation are retained, and the side surface of the two or more of each of the side surface resistance change of the electrodes by contact, and the variable resistance region is shared between the electrodes, it is possible to multi-valued elements. 即ち、本発明の素子では、特許文献3に開示の素子のように、複数回のプロセスにより抵抗変化部(特許文献3では抵抗変化層)を基板の主面に垂直な方向に多数積層させるのではなく、最も効率的な例では、1回のプロセスによる1つの抵抗変化部の形成により、素子の多値化が可能となる。 That is, the in the device of the present invention, as disclosed in the device in Patent Document 3, is a number stacked in multiple perpendicular resistance change portion (the variable resistance layer Patent Document 3) on the main surface of the substrate by a process rather, in the most efficient example, by the formation of one of the resistance change portion according to one process, it is possible to multi-value of the element. このような構成を有する本発明の素子は、抵抗変化部の形成プロセスの負荷が低減されながら、さらなる微細化および高集積化への対応が可能である。 Element of the present invention having such a configuration, while the load of the formation of the resistance change portion process is reduced, it is possible to respond to further miniaturization and higher integration. また、抵抗変化部が酸化物からなる場合においても、素子内における多値化された各抵抗変化要素の間の特性のバラツキが少なく、特性に優れる高集積化メモリの構築が可能となる。 The resistance change portion when comprised of oxides, less variation in characteristics between respective resistance changing element which is multi-valued in the device, permits the construction of highly integrated memory having excellent characteristics.

以下、本発明について、図面を参照しながら具体的に説明する。 Hereinafter, the present invention will be specifically described with reference to the drawings. 以下の説明において、同一の部材に同一の符号を付して、重複する説明を省略する場合がある。 In the following description, there are cases where the same reference numerals are denoted for the same members, omitting the overlapping description.

[抵抗変化素子] [Resistance change element]
図1、2に本発明の抵抗変化素子の一例を示す。 It shows an example of a resistance element of the present invention in FIGS. 図2は、図1に示す抵抗変化素子1を、その上面から見た(基板10に垂直な方向から見た)平面図である。 2, the variable resistance element 1 shown in FIG. 1, (as viewed in the direction perpendicular to the substrate 10) viewed from the top is a plan view.

図1、2に示す素子1では、基板10上に、第1の電極11、抵抗変化部12、第2の電極13、絶縁膜14、上部配線電極16、および下部配線電極17が配置されている。 The element 1 shown in FIGS. 1 and 2, on the substrate 10, the first electrode 11, the resistance change unit 12, the second electrode 13, the insulating film 14, upper wiring electrode 16, and the lower wiring electrode 17 is disposed there.

以下、図1、2に示す素子1における上記各部材について説明する。 The following describes the respective members in the element 1 shown in FIGS.

第1の電極11は、基板10の主面に平行な面上を伸長する帯状であり、当該電極11を狭持する一対の絶縁膜14とともに積層体15を構成している。 The first electrode 11 is a strip that extends parallel Menjo to the main surface of the substrate 10 constitute a laminate 15 with a pair of insulating films 14 sandwiching the electrode 11. 積層体15は、第1の電極11と絶縁膜14との積層構造を有しているともいえ、この積層構造における第1の電極11および絶縁膜14の積層方向は、基板10の主面に垂直である。 Stack 15, although also have a stacked structure of the first electrode 11 and the insulating film 14, the stacking direction of the first electrode 11 and the insulating film 14 in the laminated structure, the main surface of the substrate 10 it is vertical.

抵抗変化部12は、基板10の主面に垂直な方向を中心軸の伸長する方向(中心軸方向)とする円筒状である。 Variable resistance regions 12 has a cylindrical shape with a direction (central axis direction) extending in the central axis direction perpendicular to the main surface of the substrate 10. 抵抗変化部12は、その側面(外周面)が第1の電極11および絶縁膜14の双方の側面に接するように、積層体15と接している。 Variable resistance regions 12 has its side surface (outer circumferential surface) is in contact with the side surfaces of the both of the first electrode 11 and the insulating film 14 in contact with the laminate 15. 第1の電極11における抵抗変化部12に接する側面と、絶縁膜14における抵抗変化部12に接する側面とは、同一平面上にある。 And side in contact with the resistance change portion 12 of the first electrode 11, and the side in contact with the resistance change portion 12 in the insulating film 14, are coplanar. 抵抗変化部12は、その外周面の全周に亘って第1の電極11と接した部分を有するが、当該外周面におけるその他の部分は絶縁層14と接している。 Variable resistance regions 12 has the portion in contact with the first electrode 11 over the entire circumference of the outer peripheral surface, other parts of the outer peripheral surface is in contact with the insulating layer 14. 即ち、第1の電極11は、抵抗変化部12の外周面の一部に接していることになる。 That is, the first electrode 11 would in in contact part of the outer peripheral surface of the resistance change portion 12. 第1の電極11を基準に考えると、第1の電極11は、抵抗変化部12の外周面に対応する形状の周面で形成される貫通孔を有し、抵抗変化部12は、この貫通孔内に配置されている、ともいえる。 Given the basis of the first electrode 11, first electrode 11 is formed in the peripheral surface of a shape corresponding to the outer peripheral surface of the variable resistance regions 12 has a through hole, the resistance change unit 12, the through It is disposed in the bore, and can be said.

第2の電極13は、基板10の主面に垂直な方向に伸長する円柱状であり、第2の電極13と抵抗変化部12とは、各々の側面において互いに接している。 The second electrode 13 has a cylindrical shape extending in a direction perpendicular to the main surface of the substrate 10, and the second electrode 13 and the variable resistance portion 12, are in contact with each other at each side. より具体的には、第2の電極13は、抵抗変化部12の内周面に対応する形状の周面を有する円柱状であり、円筒状の抵抗変化層12の内部に、当該内部を充填するように配置されている。 More specifically, the second electrode 13 has a cylindrical shape having a peripheral surface having a shape corresponding to the inner peripheral surface of the resistance change portion 12, the interior of the cylindrical resistance layer 12, filling the interior It is arranged to. 即ち、抵抗変化部12の内周面全体が、第2の電極13に接している。 That is, the entire inner peripheral surface of the variable resistance region 12 is in contact with the second electrode 13.

第1の電極11および第2の電極13は、抵抗変化部12と接するように、基板10の主面に沿う方向で抵抗変化部12を狭持している。 The first electrode 11 and second electrode 13, so as to be in contact with the resistance change portion 12, and sandwich the resistance change portion 12 in the direction along the main surface of the substrate 10.

上部配線電極16および下部配線電極17は、基板10の主面に平行な面上を伸長する帯状である。 Upper wiring electrode 16 and the lower wiring electrode 17 is a strip that extends parallel Menjo to the main surface of the substrate 10. 上部配線電極16は、抵抗変化部12および第2の電極13の上面と接するように配置されており、第2の電極13と電気的に接続されている。 Upper wiring electrode 16 is disposed in contact with the upper surface of the resistance variable unit 12 and the second electrode 13 are electrically connected to the second electrode 13. 下部配線電極17は、抵抗変化部12および第2の電極13の下面と接するように配置されており、第2の電極13と電気的に接続されている。 Lower wiring electrode 17 is disposed in contact with the lower surface of the variable resistance region 12 and the second electrode 13 is electrically connected to the second electrode 13. また、下部配線電極17は、基板10に埋め込まれているが、このような配線電極はダマシンプロセスにより形成できる。 The lower wiring electrode 17 is embedded in the substrate 10, such a wiring electrode may be formed by a damascene process. 上部配線電極16および下部配線電極17と、第1の電極11とは、基板10の主面に垂直な方向から見て、互いに直交している。 An upper wiring electrode 16 and the lower wiring electrode 17, and the first electrode 11, as viewed from a direction perpendicular to the main surface of the substrate 10, are perpendicular to each other.

抵抗変化部12は、第1の電極11と第2の電極13との間に配置されており(図1の破線で囲まれた部分を参照)、電気抵抗値が異なる2以上の状態を有する。 Variable resistance regions 12 has a first electrode 11 disposed (see a portion surrounded by a broken line in FIG. 1) has two or more states which electric resistance is different between the second electrode 13 . 抵抗変化部12の当該状態は、第1の電極11および第2の電極13を介した駆動電圧または電流の印加により、上記2以上の状態から選ばれる1つの状態から他の状態へと変化する。 The state of the resistance change portion 12, by application of the driving voltage or current through the first electrode 11 and second electrode 13, changes from one state selected from the two or more state to the other . 即ち、素子1には、第1の電極11と第2の電極13との間の電気抵抗値が異なる2以上の状態が存在し、この状態は、第1の電極11と第2の電極13とを介する抵抗変化部12への駆動電圧または電流の印加により、上記2以上の状態から選ばれる1つの状態から他の状態へと変化する。 That is, the element 1, 2 or more states the electric resistance value is different between the first electrode 11 and second electrode 13 exists, this state, the first electrode 11 second electrode 13 up by application of the drive voltage or current to the resistance change unit 12 via, changes from one state selected from the two or more state to another.

典型的には、抵抗変化部12は、相対的に電気抵抗値が高い高抵抗状態と、相対的に電気抵抗値が低い低抵抗状態との2つの上記状態を有する。 Typically, the resistance change unit 12 has a relatively electrical resistance value is high high resistance state, two of the above conditions with relatively electrical resistance lower low resistance state. 即ち、典型的には、素子1には、第1の電極11と第2の電極13との間の電気抵抗値が異なる2つの状態(高抵抗状態および低抵抗状態)が存在し、素子1は、駆動電圧または電流の印加によって、高抵抗状態から低抵抗状態へ、あるいは、低抵抗状態から高抵抗状態へと変化する。 That is, typically, the device 1, there are two states electrical resistance value is different between the first electrode 11 and the second electrode 13 (high-resistance state and the low-resistance state), the element 1 It is the application of the driving voltage or current, from a high resistance state to the low resistance state, or changes from a low resistance state to the high resistance state.

素子1では、第2の電極13と上部配線電極16および下部配線電極17とが電気的に接続されている。 In the element 1, and the second electrode 13 and the upper wiring electrode 16 and the lower wiring electrode 17 are electrically connected. このため、例えば、第1の電極11をワード線(またはビット線)とし、これと直交する上部配線電極16および/または下部配線電極17をビット線(またはワード線)とするメモリを構築してもよく、この場合、当該ワード線およびビット線を介して抵抗変化部12に駆動電圧または電流を印加することによって、抵抗変化部12の上記状態の変化が可能となり、Re−RAMとして動作させることができる。 Thus, for example, the first electrode 11 and word line (or bit line), the upper wiring electrode 16 and / or the lower wiring electrode 17 perpendicular thereto to construct a memory of the bit line (or word line) At best, this case, by applying a driving voltage or current to the resistance change unit 12 via the word lines and bit lines, a change in the state of resistance change portion 12 is possible, it is operated as a Re-RAM can.

図3に本発明の抵抗変化素子の別の一例を示す。 It shows another example of a resistance element of the present invention in FIG. 図3に示す素子1は、積層体15の構成以外は、図1、2に示す素子1と同様の構成を有する。 Element 1 shown in FIG. 3, except the structure of the multilayer body 15 has the same configuration as the element 1 shown in FIGS.

図3に示す素子1では、積層体15は、2以上の第1の電極11および絶縁膜14が交互に積層された積層構造を有し、この2以上の第1の電極11の各々は、1つの共通の抵抗変化部12と接している。 The element 1 shown in FIG. 3, the laminate 15 has a layered structure in which the first electrode 11 and the insulating film 14 of 2 or more are alternately stacked, each of the two or more first electrodes 11, in contact with one common variable resistance regions 12. 即ち、図3に示す素子1では、複数の第1の電極11間で抵抗変化部12を共用している。 That is, in the element 1 shown in FIG. 3, share the variable resistance region 12 among the first electrode 11.

このような素子1では、文献3に開示のクロスポイント型のRe−RAMとは異なり、抵抗変化素子を構成する各層の積層方向に複数の抵抗変化層を形成することなく、例えば1つの抵抗変化部12を形成し、その抵抗変化部12を複数の第1の電極11で共用することで、素子の多値化を実現できる。 In such a device 1, unlike the cross-point type Re-RAM disclosed in Reference 3, without forming a plurality of resistance variable layer in the stacking direction of the layers constituting the variable resistance element, for example, one resistance change the part 12 is formed, by sharing the resistance change portion 12 by a plurality of first electrode 11, it can be realized multilevel elements. 即ち、素子1では、その多値化にあたって、抵抗変化部の形成プロセスの負荷を低減でき、さらなる微細化および高集積化が実現可能となる。 That is, in the element 1, when the multi-value, can reduce the load of the forming process of the resistance change portion, further miniaturization and higher integration can be realized.

本発明の素子の各部分がとりうる構成の例を説明する。 It describes an example of a configuration that can be taken by each of the element of the present invention.

積層体15の構成は、第1の電極11と絶縁膜14との積層構造を有し、かつ、当該積層体15に含まれる第1の電極11および絶縁膜14の双方の側面が抵抗変化部12の側面と接する限り、特に限定されない。 Structure of the multilayer body 15 has a stacked structure of the first electrode 11 and the insulating film 14, and both sides resistance change of the first electrode 11 and the insulating film 14 included in the laminate 15 as long as the contact 12 side of the not particularly limited.

積層体15の積層構造における第1の電極11と絶縁膜14との積層方向は、典型的には基板10の主面に垂直である(換言すれば、第1の電極11と絶縁膜14との積層面は、典型的には基板10の主面に平行である)が、当該積層方向は、基板10の主面に垂直な方向から傾いていてもよい。 Stacking direction of the first electrode 11 in the laminated structure of the laminated body 15 and the insulating film 14, if typically is perpendicular to the main surface of the substrate 10 (in other words, the first electrode 11 and the insulating film 14 the laminated surface of will typically be parallel to the main surface of the substrate 10), the stacking direction may be inclined from the direction perpendicular to the main surface of the substrate 10. ただし、傾きの程度が過度に大きくなると、本発明の効果を得ることが難しくなるため、傾きの程度は、通常、数度程度以内とすることが好ましい。 However, the degree of inclination becomes too large, because it is difficult to obtain the effects of the present invention, the degree of tilt, it is usually preferably within several degrees.

積層体15が基板10に接して配置されている場合、基板10には第1の電極11が接していてもよいし、絶縁膜14が接していてもよい。 If the laminate 15 is placed in contact with the substrate 10, to the substrate 10 may be in contact with the first electrode 11 may be an insulating film 14 is in contact. 図1〜3に示す例では、第1の電極11は基板10から離れて配置されており、また、上記積層構造において、絶縁膜14により狭持されている。 In the example shown in FIGS. 1-3, the first electrode 11 is disposed apart from the substrate 10, and in the laminated structure, and is sandwiched by the insulating film 14.

第1の電極11における抵抗変化部12に接する側面と、絶縁膜14における抵抗変化部12に接する側面とは、異なる平面上にあっても同一平面上にあってもよい。 And side in contact with the resistance change portion 12 of the first electrode 11, and the side in contact with the resistance change portion 12 in the insulating film 14, may be be on different planes on the same plane. 双方の側面が同一平面上にある素子1は、例えば、後述するように、第1の電極11と絶縁膜14との積層構造を有する積層体に柱状の開口部を形成し、形成した開口部内に抵抗変化部12を配置して製造できるため、当該素子を多値化するにあたって、抵抗変化部12の形成プロセスの負荷をさらに低減できる。 Element 1 both sides are on the same plane, for example, as described below, columnar openings are formed in the laminate having a lamination structure of the first electrode 11 and the insulating film 14, formed within the opening since the TFT can be formed by placing the variable resistance region 12, the element order to multivalued, the load of the formation of the resistance change portion 12 processes can be further reduced.

本発明の素子では、図3に示す例のように、積層体15が、2以上の第1の電極11および絶縁膜14が交互に積層された積層構造を有し、上記2以上の第1の電極11から選ばれる少なくとも2つの電極が、共通の抵抗変化部12と接していてもよい。 The device of the present invention, as in the example shown in FIG. 3, the laminated body 15 has a layered structure in which the first electrode 11 and the insulating film 14 of 2 or more are alternately stacked, the two or more first at least two electrodes selected from the electrodes 11 may be in contact with the common resistance change portion 12. このような素子1では、抵抗変化部12を複数の電極(駆動電圧または電流を印加する電極)で共用することにより、多値化が実現できる。 In such a device 1, by sharing the resistance change portion 12 by a plurality of electrodes (electrodes for applying a driving voltage or current), multi-level can be achieved. この場合、積層体15に含まれる第1の電極11の全てが、1つの共通の抵抗変化部12と接していてもよい。 In this case, all the first electrodes 11 included in the laminate 15 may be in contact with one common variable resistance regions 12.

またこの場合、上記少なくとも2つの電極における前記抵抗変化部と接する側面は、互いに異なる平面上にあっても同一平面上にあってもよい。 Also in this case, the side in contact with the variable resistance portion of the at least two electrodes may be on the same plane even on different planes from each other. 上記側面が同一平面上にある素子1は、例えば、後述するように、2以上の第1の電極11と絶縁膜14との積層構造を有する積層体に柱状の開口部を形成し、形成した開口部内に抵抗変化部12を配置して製造できるため、当該素子を多値化するにあたって、抵抗変化部12の形成プロセスの負荷をさらに低減できる。 Element 1 the side is on the same plane, for example, as described below, to form a columnar opening in the laminate having a laminated structure of two or more first electrodes 11 and the insulating film 14 was formed since the TFT can be formed by placing the opening resistance change unit 12, the element order to multivalued, the load of the formation of the resistance change portion 12 processes can be further reduced.

第1の電極11の形状は、積層膜14および抵抗変化部12との間で上記関係を満たす限り特に限定されないが、素子の微細化および高集積化を促進できる観点からは、通常、平板状であり、その一形態として帯状であってもよい。 Shape of the first electrode 11 is not particularly limited as long as it satisfies the above relationship between the laminated film 14 and the resistance change unit 12, from the viewpoint of promoting the miniaturization and high integration of devices, usually flat , and the may be a belt as one form. 特に、2以上の素子により抵抗変化型メモリを構築する場合などには、第1の電極11が帯状であることが好ましく、帯状の第1の電極11は、基板の主面に平行な面上を伸長することが好ましい。 In particular, a case where the two or more elements constructing the resistance change memory, it is preferable that the first electrode 11 is strip-shaped, the first electrode 11 of the strip is on a plane parallel to the main surface of the substrate it is preferable to extend the.

抵抗変化部12の形状は、積層体15(第1の電極11および絶縁膜14)ならびに第2の電極13との間で上記関係を満たす限り特に限定されない。 The shape of the resistance change portion 12 is not particularly limited as long as it satisfies the above relationship between the laminated body 15 (the first electrode 11 and the insulating film 14) and the second electrode 13. 例えば、抵抗変化部12は、基板10の主面に垂直な方向に伸長する柱状であってもよい。 For example, the resistance change unit 12 may be a columnar shape extending in a direction perpendicular to the main surface of the substrate 10. 柱状の例としては、角柱状、円柱状、楕円柱状などが挙げられる。 Examples of columnar, prismatic, cylindrical, etc. elliptic cylinder and the like. 一例として抵抗変化部12が四角柱状である場合、第1および第2の電極は、例えば、抵抗変化部12における相対する側面に、それぞれ接していればよい。 If the resistance change unit 12 as an example is a square pillar shape, the first and second electrodes, for example, on opposite sides in the resistive portion 12, it is sufficient that contact respectively.

また例えば、抵抗変化部12は、基板10の主面に垂直な方向を中心軸方向とする筒状であってもよい。 Further, for example, the resistance change unit 12 may be a cylindrical shape centered axis and a direction perpendicular to the main surface of the substrate 10. 筒状の例としては、角筒状、円筒状、楕円筒状などが挙げられる。 Examples of cylindrical, prismatic, cylindrical, and the like elliptic cylindrical shape. 抵抗変化部12が筒状である場合、第1および第2の電極は、例えば、抵抗変化部12の外周面および内周面に、それぞれ接していてもよい。 If the resistance change portion 12 is cylindrical, the first and second electrodes, for example, the outer and inner peripheral surfaces of the resistance change portion 12 may be in contact respectively. 図1〜3に示す例では、抵抗変化部12は、基板10の主面に垂直な方向を中心軸方向とする円筒状であり、第1の電極11は、抵抗変化部12の外周面に接している。 In the example shown in FIGS. 1-3, the resistance change portion 12 is a cylindrical shape centered axis direction perpendicular to the main surface of the substrate 10, the first electrode 11, the outer peripheral surface of the variable resistance region 12 We are in contact with each other. また、上記例において第1の電極11は、抵抗変化部12の外周面に対応する形状の周面で形成される貫通孔を有しており、抵抗変化部12は、第1の電極11の当該貫通孔内に配置されている。 The first electrode 11 in the above embodiment, the outer circumferential surface of the resistance change portion 12 has a through hole formed in the peripheral surface of corresponding shape, the resistance change unit 12, the first electrode 11 It is arranged on the through-hole. このとき、第1の電極11は、基板10の主面に平行な主面を有する平板状であることが好ましく、抵抗変化型メモリの構築を考慮すると、基板10の主面に平行な面上を伸長する帯状であることが好ましい。 In this case, the first electrode 11, the substrate is preferably a flat plate with parallel main surface to the main surface of 10, when considering the construction of the resistance-change memory, on the main surface plane parallel to the substrate 10 is preferably a strip extending the.

第2の電極13の形状は、抵抗変化部12との間で上記関係を満たす限り特に限定されない。 Shape of the second electrode 13 is not particularly limited as long as it satisfies the above relationship between the resistance change portion 12.

抵抗変化部12が基板10の主面に垂直な方向を中心軸方向とする筒状である場合、第2の電極13は、例えば、抵抗変化部12の内周面に対応する形状の周面を有する柱状であって、抵抗変化部12の内部に配置されていてもよい。 If the resistance change unit 12 is a cylindrical shape centered axis direction and a direction perpendicular to the main surface of the substrate 10, the peripheral surface of the shaped second electrode 13, for example, corresponding to the inner peripheral surface of the variable resistance region 12 a columnar with, may be disposed inside the resistance change portion 12. このとき、第2の電極13は、抵抗変化部12の内周面に接し、また、抵抗変化部12は、その内周面の全周に亘って第2の電極13と接した部分を有する。 In this case, the second electrode 13 is in contact with the inner circumferential surface of the variable resistance region 12, also, resistance changing portion 12 has a portion in contact with the second electrode 13 over the entire circumference of the inner circumferential surface thereof . このような素子の構成例として、図1〜3に示す例が挙げられる。 As a configuration example of such a device include the example shown in FIGS. 上記例では、第2の電極13は、筒状の抵抗変化部12の内部を充填するように配置されているともいえ、このように素子を構成することにより、2以上の第1の電極11の配置により多値化された素子とした場合においても、素子の動作をより安定させることができる。 In the above example, the second electrode 13, although even that is disposed so as to fill the inside of the cylindrical resistance change portion 12, by thus constructing the element, two or more first electrodes 11 even when a multi-valued elements by the placement of, it is possible to further stabilize the operation of the device. また、第2の電極13と電気的に接続された上部配線電極16および/または下部配線電極17を配置することにより、2以上の素子1を組み合わせた抵抗変化型メモリの構築がより容易となる。 Further, by disposing the second electrode 13 and electrically connected to the upper wiring electrode 16 and / or the lower wiring electrode 17, the resistance change memory in combination of two or more elements 1 construct it becomes easier .

上部配線電極16および下部配線電極17は、必要に応じて配置されていればよい。 Upper wiring electrode 16 and the lower wiring electrode 17 may be arranged as needed. また、各々の配線電極が接続される電極は、図1〜3に示す例では第2の電極13であるが、特に第2の電極に限定されない。 Further, the electrodes each wire electrode is connected, in the example shown in FIG. 1-3 is a second electrode 13 is not particularly limited to the second electrode. 図1〜3に示す例のように、抵抗変化部12の上部および/または下部に、第2の電極13と電気的に接続された帯状の上部配線電極16および/または下部配線電極17を配置することにより、2以上の素子1を組み合わせた抵抗変化型メモリの構築がより容易となる。 As in the example shown in FIGS. 1-3, the upper and / or lower part of the resistance change portion 12, disposing the second electrode 13 and electrically connected to the strip-shaped upper wire electrode 16 and / or the lower wiring electrode 17 by, the resistance variable memory that combines two or more elements 1 construct becomes easier. 特に、第1の電極11および上記配線電極を、基板10の主面に平行な面上を伸長する帯状とし、さらに、基板10の主面に垂直な方向から見て、互いに直交するように両者を配置することにより、高集積化された抵抗変化型メモリの構築がより容易となる。 In particular, the first electrode 11 and the wiring electrodes, and belt-like extending a plane parallel to the main surface of the substrate 10, further, as viewed from a direction perpendicular to the main surface of the substrate 10, both perpendicular to each other by arranging the construction of highly integrated resistance change memory it becomes easier.

基板10の種類は特に限定されず、典型的には、Si基板などの半導体基板、あるいは、TEOS(テトラエチルオルトシリケート)基板、熱酸化Si(SiO 2 )基板、SiOC基板などの絶縁体基板である。 Type of substrate 10 is not particularly limited, typically, a semiconductor substrate such as Si substrate, or, TEOS (tetraethyl orthosilicate) substrate, thermal oxidation Si (SiO 2) substrate, is an insulator substrate such as a SiOC substrate . 低誘電率の有機系材料からなる基板10としてもよい。 It may be a substrate 10 made of an organic material having a low dielectric constant. 基板10として半導体基板を用いた場合、本発明の抵抗変化素子と、当該素子とは異なる半導体素子とを同一基板上に作製し、組み合わせることが容易となる。 When using the semiconductor substrate as the substrate 10, and the resistance element of the present invention, prepared on the same substrate and a different semiconductor element with the element, it is easy to combine. 半導体基板には、トランジスタやコンタクトプラグなどが形成された基板が含まれる。 The semiconductor substrate includes a substrate such as a transistor and a contact plug is formed.

第1の電極11および第2の電極13は、導電性に優れる材料(例えば、比抵抗にして100mΩ・cm以下)からなればよく、当該材料の具体的な例として、銅(Cu)、アルミニウム(Al)、白金(Pt)、タンタル(Ta)、タングステン(W)、窒化タンタル(Ta−N)、窒化チタン(Ti−N)、窒化アルミニウムチタン(Ti−Al−N)などが挙げられる。 The first electrode 11 and second electrode 13 is excellent in conductive material (e.g., 100 m [Omega · cm or less in the specific resistance) may if the, as a specific example of the material, copper (Cu), aluminum (Al), platinum (Pt), tantalum (Ta), tungsten (W), tantalum nitride (Ta-N), titanium nitride (Ti-N), and the like of aluminum titanium nitride (Ti-Al-N). 図1〜3に示す例のように、筒状の抵抗変化部12の内部に充填された第2の電極13とする場合、当該電極は、抵抗変化部12の内周面に接するように上記例示した材料からなる薄い皮膜が形成され、この皮膜の内側にタングステンなどの導電体が充填された構造を有していてもよい。 As in the example shown in Figures 1-3, if the second electrode 13 filled in the cylindrical variable resistance portion 12, the electrode, said to be in contact with the inner circumferential surface of the variable resistance region 12 are thin film comprising the materials exemplified above are formed, a conductor such as tungsten on the inside of the film may have a filled structure.

第1の電極11とともに積層体15を構成する絶縁膜14は、基本的に絶縁体からなればよく、絶縁体の具体的な例として、SiO 2 、Al 23 、SiOCなどが挙げられる。 Insulating film 14 constituting the layered body 15 with the first electrode 11 may if basically an insulator, as a specific example of the insulator, SiO 2, Al 2 O 3 , etc. SiOC and the like. 低誘電率の有機系材料からなる絶縁膜14としてもよい。 Or as an insulating film 14 made of organic material having a low dielectric constant.

上部配線電極16および下部配線電極17は、第1および第2の電極11、13と同様に、導電性に優れる材料からなればよい。 Upper wiring electrode 16 and the lower wiring electrode 17, like the first and second electrodes 11 and 13, it becomes a material excellent in electrical conductivity.

抵抗変化部12を構成する材料(抵抗変化材料)は、抵抗変化部12が電気抵抗値の異なる2以上の状態を有し、第1および第2の電極11、13を介した駆動電圧および電流の印加によって上記2以上の状態から選ばれる1つの状態から他の状態へと変化できる限り、特に限定されない。 The material constituting the resistance change unit 12 (variable resistance material), the resistance changing portion 12 has two or more states having different electrical resistance values, the drive voltage and current through the first and second electrodes 11 and 13 by the application as possible change from one state selected from the two or more state to the other is not particularly limited. 一般的な抵抗変化素子に用いられている抵抗変化材料を、広く用いることができる。 General variable resistance material used in the variable resistance element, can be widely used.

金属酸化物を主成分とする抵抗変化部12としてもよく、金属酸化物としては、鉄(Fe)、チタン(Ti)、タングステン(W)、タンタル(Ta)およびハフニウム(Hf)から選ばれる少なくとも1種の元素の酸化物が、高い抵抗変化特性を実現できることから、好ましい。 Metal oxides may be as a resistance change unit 12 mainly composed of, as the metal oxide is at least selected from iron (Fe), titanium (Ti), tungsten (W), tantalum (Ta) and hafnium (Hf) oxides of one element is, because of its high resistance change characteristics, preferred. なお、主成分とは、抵抗変化部12を構成する材料のうち、含有率にして50重量%以上を占める材料(成分)をいう。 Incidentally, the main component of the material constituting the resistance change section 12 refers material accounts for at least 50% by weight, content of the (component).

図4、5に本発明の抵抗変化素子の別の一例を示す。 It shows another example of a resistance element of the present invention in FIGS. 図5は、図4に示す素子1をその上面から見た平面図である。 Figure 5 is a plan view of the device 1 shown in FIG. 4 from the upper surface. 図4、5に示す素子1は、第1の電極11における抵抗変化部12と接する部分に、非線形の電気特性を有する導電膜(非線形導電膜)18が形成されている以外は、図1、2に示す素子1と同様の構成を有する。 Element 1 shown in FIGS. 4 and 5, the portion in contact with the resistance change portion 12 of the first electrode 11, except that the conductive film having the electrical characteristics of the nonlinear (nonlinear conductive film) 18 is formed, FIG. 1, It has the same configuration as the device 1 shown in 2. このような素子1とすることにより、非線形の抵抗変化特性を実現できる。 With such a device 1 can be realized resistance change characteristics of the nonlinear. なお、「非線形の抵抗変化特性」とは、素子への駆動電圧または電流の印加に対して、対称であっても非対称であってもよい。 Note that the "resistance change characteristics of the nonlinear" for application of the driving voltage or current to the element, may be asymmetrical be symmetrical.

非線形導電膜18は、第2の電極13における抵抗変化部12と接する部分に形成されていてもよい。 Nonlinear conductive film 18 may be formed in a portion in contact with the resistance change portion 12 in the second electrode 13. 即ち、本発明の素子では、第1の電極11および第2の電極13から選ばれる少なくとも1つの電極における抵抗変化部12と接する部分に、非線形導電膜18が形成されていてもよい。 That is, the device of the present invention, at least one portion in contact with the resistance change portion 12 in the electrode selected from the first electrode 11 and second electrode 13 may be non-linear conductive film 18 is formed. なお、非線形導電膜18は、上記少なくとも1つの電極の一部分である。 Incidentally, the non-linear conductive film 18 is a portion of the at least one electrode.

非線形導電膜18は、ショットキー伝導作用を有することが好ましい。 Nonlinear conductive film 18 preferably has a Schottky conduction effect.

非線形導電膜18は、単独で非線形の電気特性を発現する材料だけではなく、抵抗変化部12を構成する材料との関係において非線形の電気特性を発現する材料であってもよい。 Nonlinear conductive film 18 is alone not only material exhibiting an electrical characteristic of the nonlinear, or may be a material exhibiting an electrical characteristic of the nonlinear in relation to the material constituting the resistance change portion 12. 例えば、抵抗変化部12が鉄酸化物(FeO X1 :典型的には、3/2≧X1>4/3)からなる場合、非線形導電膜18は、金(Au)または白金(Pt)などであってもよい。 For example, the resistance change unit 12 iron oxide (FeO X1: Typically, 3/2 ≧ X1> 4/3 ) if made of non-linear conductive film 18 is gold (Au) or platinum (Pt), etc. it may be.

非線形導電膜18は、バルクの電極の表面に形成されたメッキ層(メッキ電極層)であってもよい。 Nonlinear conductive film 18 may be a plating layer formed on the surface of the bulk of the electrode (plated electrode layer).

本発明の素子は複数配列させることができ、例えば、本発明の素子をメモリ素子として複数配列させて、抵抗変化型メモリを構築できる。 Element of the present invention can be arrayed, for example, the device of the present invention by multiple sequence as a memory element, can be constructed variable resistance memory.

図6、7に、図4、5に示す素子1をアレイ状に配列させた構成の一例を示す。 Figure 6 and 7 shows an example of a configuration in which are arranged a device 1 shown in FIGS. 4 and 5 in an array. 図7は、図6に示す素子群2を、その上面から見た平面図である。 7, the element group 2 shown in FIG. 6 is a plan view seen from the top. 図6、7に示す素子群2では、3つの素子1がアレイ状に配列している。 In the element group 2 shown in FIGS. 6 and 7, three elements 1 are arranged in an array. 素子群2では、第1の電極11が、基板10の主面に平行な面上を伸長する帯状であり、素子1間で共用されている。 In the element group 2, the first electrode 11 is a strip that extends the plane parallel to the main surface of the substrate 10 is shared between the element 1. また、第1の電極11は、各素子1における帯状の上部配線電極16および下部配線電極17と直交している。 The first electrode 11 is orthogonal to the strip of upper wiring electrode 16 and the lower wiring electrode 17 of each element 1.

図6、7に示す素子群2を、上部配線電極16および下部配線電極17を共用させながら複数配列させて、素子1を行列状(マトリクス状)に配列させることも可能である。 The element group 2 shown in FIGS. 6 and 7, while sharing the upper wiring electrode 16 and the lower wiring electrode 17 by a plurality sequences, it is also possible to arrange the device 1 in a matrix (matrix). このような素子群の構成例を図8に示す。 It shows a configuration example of such element group in FIG.

図8に示す素子群3では、6つの素子1がマトリクス状に配列しており、行方向に配列した素子1間では、基板10の主面に平行な面上を伸長する帯状の第1の電極11が共用されている。 In the element group 3 shown in FIG. 8, six elements 1 are arranged in a matrix form, between the elements 1 arranged in a row direction, a first belt-shaped extending a plane parallel to the main surface of the substrate 10 electrode 11 is shared. また、列方向に配列した素子1間では、基板10の主面に平行な面上を伸長する帯状の上部配線電極16および下部配線電極17が共用されている。 Moreover, between the elements 1 arranged in a column direction, a strip-shaped upper wire electrode 16 and the lower wiring electrode 17 to extend the plane parallel to the main surface of the substrate 10 is shared. 第1の電極11と、上部配線電極16および下部配線電極17とは、基板10の主面に垂直な方向から見て、互いに直交している。 A first electrode 11 and the upper wiring electrode 16 and the lower wiring electrode 17, when viewed from a direction perpendicular to the main surface of the substrate 10, are perpendicular to each other.

図8に示す素子群3では、例えば、上部配線電極16(あるいは下部配線電極17)をビット線とし、第1の電極11をワード線として(ビット線とワード線とは逆であってもよい)、1つのビット線およびワード線を選択し、その交点に位置する素子1(1a)に駆動電圧または電流を印加する(図8の矢印を参照)ことにより、当該素子1aの電気抵抗値の状態を変化させることができる。 In the element group 3 shown in FIG. 8, for example, the upper wiring electrode 16 (or the lower wiring electrode 17) and the bit line, the first electrode 11 as the word line (the bit lines and word lines may be reversed ), selects one of the bit lines and word lines, by applying a drive voltage or current (see arrows in FIG. 8) that the device 1 (1a) located in the intersection, the electric resistance value of the element 1a it is possible to change the state. ここで、素子1aの電気抵抗値の状態に対して情報(ビット)を割り当てることで、選択したビット線およびワード線を介する素子1aへの駆動電圧または電流の印加を、素子1aへの情報の書き込み、または素子1aからの情報の読み出しとすることができる。 Here, by allocating information (bits) to the state of the electrical resistance value of the element 1a, the application of the drive voltage or current to the element 1a through the selected bit line and word line, information to the element 1a it can be a readout of information from the write or elements 1a,. 即ち、図8に示す構成により、ランダムアクセス性を有する抵抗変化型メモリの実現が可能となる。 That is, the configuration shown in FIG. 8, it is possible to realize a variable resistance memory having random access.

図9に、図8に示す素子群3の等価回路を示す。 9 shows an equivalent circuit of the element group 3 shown in FIG. 素子1(1a)におけるダイオードの記号は、当該素子における非線形導電膜18に対応している。 A diode symbol in the element 1 (1a) corresponds to a non-linear conductive film 18 in the element. 図9における矢印は、選択したビット線32およびワード線33を介した素子1aへの駆動電圧または電流の印加を示す。 The arrows in FIG. 9 shows the application of the driving voltage or current to the element 1a through the bit line 32 and word line 33 selected.

本発明の素子の構成は、図1〜5に示す例に限定されない。 Configuration of the device of the present invention is not limited to the example shown in FIGS. 1-5. 第1の電極、抵抗変化部、第2の電極、ならびに第1の電極および絶縁膜の積層構造を有する積層体が、上述した関係を互いに満たす限り、その他の構成をとることができる。 The first electrode, the variable resistance unit, a second electrode, and the laminate having a laminated structure of the first electrode and the insulating film is, as long as satisfying together the above-mentioned relationship may take other configurations. 例えば、図10に示すような素子1であってもよい。 For example, it may be a device 1 as shown in FIG. 10.

図10に示す素子1は、以下の構成を有する。 Element 1 shown in FIG. 10 has the following configuration. 抵抗変化部12は、基板10の主面に垂直な方向を中心軸方向とする筒状であり、帯状の上部配線電極16および下部配線電極17が伸長する方向に引き伸ばされた形状を有する。 Variable resistance regions 12 is a cylindrical centering axis direction and a direction perpendicular to the main surface of the substrate 10 has a shape strip upper wiring electrode 16 and the lower wiring electrode 17 is stretched in the direction of elongation. 換言すれば、抵抗変化部12は、その基板10の主面に平行な断面において、相対する内周面同士の距離が相対的に小さい短軸方向と、相対する内周面同士の距離が相対的に大きい長軸方向とを有する。 In other words, the resistance change unit 12, in a cross section parallel to the main surface of the substrate 10, the distance between the opposed inner peripheral surface and a relatively small minor axis direction, the distance between the opposed inner peripheral surface relative and a manner larger axial direction. 抵抗変化部12には、上記長軸方向を長さ、上記短軸方向を幅、基板10の主面に垂直な方向を深さとするスリット状の空間が形成されていることになるが、当該空間には、第2の電極13が充填されている。 The resistance change unit 12, the long axis direction length, the minor axis width, but will be slit-shaped space and the depth direction perpendicular to the main surface of the substrate 10 is formed, the the space, the second electrode 13 is filled.

また、図10に示す素子1は、上部配線電極16および下部配線電極17が伸長する方向と直交する方向に伸長する帯状の第1の電極11a、11bを備え、第1の電極11a、11bは、基板10の主面に平行な方向に互いに離間して、それぞれ抵抗変化部12の外周面と接している。 Moreover, device 1 shown in FIG. 10, a first electrode 11a of the strip-shaped upper wire electrode 16 and the lower wiring electrode 17 extend in a direction perpendicular to the direction of extension comprises a 11b, a first electrode 11a, 11b is , spaced apart from each other in a direction parallel to the main surface of the substrate 10, in contact respective outer circumferential surfaces of the variable resistance regions 12 and. 第1の電極11a、11bには、抵抗変化部12の外周面の一部に対応する形状の側面を有する切り欠き部が形成されており、抵抗変化部12は、第1の電極11a、11bにおける当該切り欠き部に嵌合するように配置されているともいえる。 First electrode 11a, the 11b, notches having a side surface of a shape corresponding to a portion of the outer peripheral surface of the variable resistance region 12 is formed, the resistance change unit 12, the first electrodes 11a, 11b It is said to be arranged to fit into the notch in the. このような素子1では、第1の電極11a、11b間で抵抗変化部12を共用することで多値化が可能となり、抵抗変化部の形成プロセスの負荷を低減しながら、素子の微細化および高集積化が可能となる。 In such a device 1, a first electrode 11a, it is possible to multivalued by sharing the variable resistance regions 12 between 11b, while reducing the load of the formation of the resistance change unit process, miniaturization of elements and high integration is possible.

図10に示す素子では、基板10の主面に平行な方向に離間した2以上の第1の電極11(11a、11b)によって抵抗変化部12が共用されているが、さらに、図3に示す素子のように、基板10の主面に垂直な方向に互いに離間する第1の電極11を配置して、これらの第1の電極11による抵抗変化部12の共用が併せて行われていてもよい。 In the device shown in FIG. 10, the first electrode 11 (11a, 11b) of two or more spaced apart in a direction parallel to the main surface of the substrate 10 but the resistance change portion 12 by is shared, further illustrated in FIG. 3 as in the device, by arranging the first electrode 11 to be spaced from each other in a direction perpendicular to the main surface of the substrate 10, also be effected shared variable resistance region 12 by the first electrode 11 thereof together good. この場合、素子のさらなる微細化および高集積化が可能となる。 In this case, it is possible to further miniaturization and high integration of devices.

本発明の素子の接合面積に特に限定はないが、例えば、0.05μm 2以下としてもよい。 Although there is no particular limitation on the junction area of the element of the present invention, for example, it may be 0.05 .mu.m 2 or less. ここで、「接合面積」とは、抵抗変化部12と第1の電極11との接触面積、および、抵抗変化部12と第2の電極13との接触面積から選ばれる小さい方の面積を意味する。 Here, the "bonded area" means the resistance change portion 12 the contact area between the first electrode 11, and a resistance change portion 12 the smaller the area of ​​which is selected from the contact area between the second electrode 13 to.

本発明の素子をメモリ素子として備える抵抗変化型メモリのより具体的な例は、後述する。 More specific examples of the resistance variable memory having the device of the present invention as a memory element will be described later.

[抵抗変化素子の製造方法] [Production method of the variable resistance element]
上記説明した本発明の素子は、例えば、本発明の製造方法により形成できる。 Element of the present invention described above can be formed, for example, by the production method of the present invention.

即ち、本発明の製造方法は、上記本発明の素子の製造方法であって、第1の電極と絶縁膜との積層構造を有し、かつ、第1の電極および絶縁膜の側面が露出した第1の積層体を基板上に形成する工程(a)と、第1の電極および絶縁膜の双方の上記側面に、自らの側面が接するように抵抗変化部を形成する工程(b)と、第1の電極とともに抵抗変化部を狭持し、かつ抵抗変化部の側面に自らの側面が接するように、第2の電極を形成する工程(c)とを含む。 That is, the production method of the present invention is a manufacturing method for the device of the present invention has a stacked structure of the first electrode and the insulating film, and the side surface of the first electrode and the insulating film is exposed and forming a first stack on a substrate (a), in both of the side surfaces of the first electrode and the insulating film, a step of forming a resistance variable unit such that their side surfaces in contact (b), to hold the resistance change portion with the first electrode, and as their side surfaces to the side surface of the variable resistance portion is in contact, and a step (c) to form a second electrode.

本発明の製造方法では、工程(a)において、2以上の第1の電極および絶縁膜が交互に積層された積層構造を有する第1の積層体を形成し、工程(b)において、2以上の第1の電極から選ばれる少なくとも2つの電極の上記側面に自らの側面が接するように、抵抗変化部を形成してもよい。 In the production method of the present invention, in step (a), a first laminate having a laminated structure in which two or more first electrode and the insulating film are alternately stacked, in step (b), 2 or more at least two of said side surfaces of the electrode selected from the first electrode of such that their side surfaces in contact, may be formed a resistance change portion.

本発明の製造方法では、工程(a)において、第1の電極と絶縁膜との積層構造を有する第2の積層体を基板上に形成し、形成した第2の積層体に、第1の電極および絶縁膜の側面が露出するように開口部を形成することで、上記第1の積層体を形成してもよい。 In the production method of the present invention, in step (a), a second laminate having a laminated structure of the first electrode and the insulating film is formed on a substrate, the second laminate formed, the first by the side surface of the electrode and the insulating film to form an opening to expose, it may be formed above the first stack.

このとき、工程(a)において、上記第2の積層体に、基板の主面に垂直な方向に中心軸方向を有する柱状の開口部を形成してもよい。 In this case, in step (a), the above second laminate may be formed an opening of the columnar having a central axis in a direction perpendicular to the main surface of the substrate. またこの後に、工程(b)において、形成した開口部に、当該開口部の内周面に対応する形状の外周面を有する筒状の抵抗変化部を形成し、工程(c)において、工程(b)で形成した抵抗変化部の内部に、当該抵抗変化部の内周面に対応する周面を有する柱状の第2の電極を形成してもよい。 Also after this, in the step (b), the formed openings, to form a cylindrical resistance change portion having an outer peripheral surface having a shape corresponding to the inner peripheral surface of the opening, in the step (c), step ( inside the variable resistance regions formed in b), it may form a second electrode of the columnar having a circumferential surface corresponding to the inner peripheral surface of the variable resistance unit.

本発明の製造方法では、第2の電極と電気的に接続された帯状の配線電極を形成する工程をさらに含んでいてもよい。 In the production method of the present invention, the step may further comprise forming a second electrode and electrically connected to the strip-shaped wiring electrode.

本発明の製造方法では、工程(a)〜(c)以外に、任意の工程を含んでいてもよい。 In the production method of the present invention, in addition to steps (a) ~ (c), it may include any of the steps.

本発明の素子の製造方法の具体的な一例を、図11〜図19を用いて説明する。 A specific example of a manufacturing method of the device of the present invention will be described with reference to FIGS. 11 to 19.

最初に、図11(a)、(b)に示すように、基板10の表面に、紙面に垂直な方向に伸長する帯状の下部配線電極17をストライプ状に形成する。 First, FIG. 11 (a), the (b), the surface of the substrate 10 to form a strip of the lower wiring electrode 17 extending in a direction perpendicular to the paper surface in stripes. なお、図11(b)は、図11(a)における断面A−Aに対応しており、以降の図12〜19においても同様に、(a)における上記断面(図12以降は、切断線の図示を省略する)を(b)に示す。 Incidentally, FIG. 11 (b) corresponds to the cross section A-A in FIG. 11 (a), the similarly in the following figures 12 to 19, is the cross section (FIG. 12 later in (a), the cutting line shows the omitted) shown in the (b).

図11に示す例では、下部配線電極17は基板10に埋め込まれており、下部配線電極17の表面と基板10の表面とは同一平面上にある。 In the example shown in FIG. 11, the lower wiring electrode 17 is embedded in the substrate 10, it is coplanar to the surface of the surface and the substrate 10 of the lower wiring electrode 17. このような下部配線電極17は、ダマシンプロセスにより形成できる。 Such lower wiring electrode 17 can be formed by the damascene process. 下部配線電極17に銅(Cu)を用いる場合、当該配線電極はCuダマシンプロセスにより形成できるが、下部配線電極17の表面にCuが露出している必要はなく、例えば、Ta−Nなどの導電性材料の被覆が施されていてもよい。 When using copper (Cu) in the lower wiring electrode 17, but the wiring electrode may be formed by Cu damascene process, need not be exposed Cu on the surface of the lower wiring electrode 17, for example, conductive, such as Ta-N covering sexual material may be subjected.

次に、図12に示すように、基板10および下部配線電極17上に、絶縁膜14と導電膜21とが交互に積層された積層体(第2の積層体)を形成する。 Next, as shown in FIG. 12, on the substrate 10 and the lower wiring electrode 17 is formed an insulating film 14 and a conductive film 21 is laminated body stacked alternately (second laminate). 図12に示す例では、第2の積層体は、3層の絶縁膜14と、隣り合う絶縁膜14間に配置された2層の導電膜21とを有するが、第2の積層体における導電膜21および絶縁膜14の積層数は特に限定されない。 In the example shown in FIG. 12, the second laminate includes an insulating film 14 of three-layer, has a two-layer conductive film 21 disposed between the insulating film 14 adjacent to, conductive in the second laminate number of laminated films 21 and the insulating film 14 is not particularly limited.

次に、図13に示すように、第2の積層体を微細加工して、導電膜21を第1の電極11とする。 Next, as shown in FIG. 13, the second laminate was micromachining, the conductive film 21 and the first electrode 11. 図13に示す例では、第1の電極11が、基板10の主面に垂直な方向から見て、下部配線電極17と直交する帯状となるように微細加工している。 In the example shown in FIG. 13, the first electrode 11, as viewed from a direction perpendicular to the main surface of the substrate 10, which is finely processed so that the strip perpendicular to the lower wiring electrode 17. 微細加工の方法は特に限定されず、例えば、リソグラフィー法およびエッチング法を用いることができる。 The method of microfabrication is not particularly limited, for example, may be used lithography method and an etching method.

次に、図14に示すように、基板10、下部配線電極17および第1の積層体を含む全体に絶縁材料を堆積させた後に、その表面をCMP(ケミカルメカニカルポリッシュ)法などにより平坦化して、基板10、下部配線電極17および第1の積層体を覆う絶縁層22を形成する。 Next, as shown in FIG. 14, the substrate 10, the whole including the lower wiring electrode 17 and the first laminate after depositing the insulating material, the surface is flattened by such CMP (chemical mechanical polishing) method , an insulating layer 22 covering the substrate 10, the lower wiring electrode 17 and the first laminate. これにより、第1の電極11の側面は絶縁層22に覆われる。 Thus, the side surface of the first electrode 11 is covered with the insulating layer 22. 堆積させる絶縁材料は特に限定されず、例えば、TEOSを用いればよい。 Insulating material to be deposited is not particularly limited, for example, may be used TEOS.

次に、図15に示すように、基板10の主面に垂直な方向から見て、下部配線電極17と第1の電極11とが交差する部分に、下部配線電極17が露出するように開口部23を形成する。 Next, as shown in FIG. 15, as viewed from a direction perpendicular to the main surface of the substrate 10, the portion where the lower wiring electrode 17 and the first electrode 11 intersect, so as to expose the lower wiring electrode 17 opening to form a part 23. 開口部23は公知の方法により形成すればよく、その形状は、形成したい抵抗変化部の形状に応じて調整すればよい。 Opening 23 may be formed by a known method, the shape may be adjusted in accordance with the shape of the variable resistance regions to be formed. これにより、第2の積層体は、第1の電極11と絶縁膜14との多層構造を有し、第1の電極11および絶縁膜14の側面が露出した第1の積層体となる。 Accordingly, the second laminate has a multi-layer structure of the first electrode 11 and the insulating film 14, the first stacked body side surface of the first electrode 11 and the insulating film 14 is exposed.

次に、図16に示すように、開口部23の内部に抵抗変化材料24を堆積させる。 Next, as shown in FIG. 16, depositing the resistance change material 24 within the opening 23. このとき、開口部23の底面(下部配線電極17の露出面)および側面には、抵抗変化材料24を堆積させるが、開口部23の内部が抵抗変化材料24で充填されないようにする。 At this time, the and side (exposed surface of the lower wiring electrode 17) the bottom of the opening 23, but depositing the variable resistance material 24, the interior of the opening 23 from being filled with the variable resistance material 24.

次に、図17に示すように、開口部23の底面および絶縁層22上に堆積した抵抗変化材料24をエッチング法などにより除去して、開口部23の側面に堆積した抵抗変化材料24を抵抗変化部12とする。 Next, as shown in FIG. 17, a variable resistance material 24 deposited on the bottom surface and the insulating layer 22 of the opening 23 is removed by etching method, a variable resistance material 24 deposited on the side surface of the opening 23 resistance and changing portion 12. 抵抗変化材料24の除去にあたっては、指向性が高いドライエッチング手法を用いるとよい。 In the removal of the resistance change material 24 may be performed using a high directivity dry etching technique.

次に、図18に示すように、開口部23の内部を充填するように導電性材料25を堆積させる。 Next, as shown in FIG. 18, depositing a conductive material 25 so as to fill the inside of the opening 23. 導電性材料25は、下部配線電極17との電気的な接続が確保されるように堆積させればよい。 Conductive material 25, it is sufficient to deposit as electrical connection between the lower wiring electrode 17 is secured. これにより開口部23の内部が、筒状の抵抗変化部12、および抵抗変化部12の内部に充填された導電性材料25により埋め込まれる。 Thus the inside of the opening 23 is filled with a cylindrical resistance change portion 12 and filled in the variable resistance region 12 conductive material 25,.

次に、図19に示すように、絶縁層22上に堆積した導電性材料25をCMP法などにより除去し、絶縁層22の表面を平坦化するとともに、開口部23に埋め込まれた導電性材料25をプラグ状の第2の電極13とする。 Next, as shown in FIG. 19, the conductive material 25 deposited on the insulating layer 22 are removed by CMP method, thereby planarizing the surface of the insulating layer 22, a conductive material filled in the opening 23 25 and second electrode 13 plug-like. 次に、下部配線電極17が伸長する方向と同じ方向に伸長する帯状の上部配線電極16を、第2の電極13との電気的な接続が確保されるように、抵抗変化部12および第2の電極13の上部に形成して、本発明の素子1と、当該素子が配列した素子群とを実現できる。 Next, the strip-shaped upper wire electrode 16 extending in the same direction as the lower wiring electrode 17 is extended, as the electrical connection between the second electrode 13 is ensured, the resistance change portion 12 and a second formed on top of the electrode 13, the element 1 of the present invention, the element group in which the elements are arranged can be realized. 上部配線電極16は、一般的なリソグラフィー法あるいはエッチング法を併用して、公知の方法により形成できる。 Upper wiring electrode 16, in combination with common lithography method or an etching method, can be formed by a known method.

図11〜19に示す例では、開口部23の底面に堆積した抵抗変化材料24を除去しているが(図17参照)、上記底面に堆積した抵抗変化材料24は必ずしも除去しなくてもよい。 In the example shown in FIG. 11 through 19, but to remove the variable resistance material 24 deposited on the bottom of the opening 23 (see FIG. 17), the variable resistance material deposited on the bottom surface 24 may not necessarily be removed . この場合、図20に示すように、抵抗変化部12が有底筒状である素子1が形成されるが、上部配線電極16をビット線(あるいはワード線)として駆動電圧または電流を印加することにより、素子1を駆動できる。 In this case, as shown in FIG. 20, the resistance change unit 12 but the element 1 is a bottomed cylindrical shape is formed, for applying a drive voltage or current the upper wiring electrode 16 as a bit line (or word line) allows driving the element 1. なお、図20に示す例では、基板10上に抵抗変化部12が直接形成されているが、このような素子1は、例えば、第1または第2の積層体における、基板10の主面に垂直な方向から見て下部配線電極17が形成されていない部分に、基板10が露出するように開口部23を形成し、形成した開口部23に抵抗変化材料24および導電性材料25を堆積させて形成できる。 In the example shown in FIG. 20, the resistance change unit 12 on the substrate 10 is formed directly, such device 1 is, for example, in the first or second laminate on the main surface of the substrate 10 to not formed lower wiring electrode 17 as viewed from a direction perpendicular portion, to form an opening 23 so that the substrate 10 is exposed, depositing a variable resistance material 24 and conductive material 25 in the opening 23 formed It can be formed Te.

本発明の素子の製造方法の別の一例を、図21〜29を用いて説明する。 Another example of a manufacturing method of the device of the present invention will be described with reference to FIG. 21-29.

最初に図21(a)、(b)に示すように、基板10の表面に、紙面に垂直な方向に伸長する帯状の下部配線電極17をストライプ状に形成する。 First in FIG. 21 (a), (b), the surface of the substrate 10 to form a strip of the lower wiring electrode 17 extending in a direction perpendicular to the paper surface in stripes. 下部配線電極17の形成方法は、図11に示す例と同様であればよい。 The method of forming the lower wiring electrode 17 may be the same as the example shown in FIG. 11. なお、図21(b)は、図21(a)における断面A−Aに対応しており、以降の図22〜29においても同様に、(a)における当該断面(図22以降は、切断線の図示を省略する)を(b)に示す。 Incidentally, FIG. 21 (b) corresponds to the cross section A-A in FIG. 21 (a), the similarly in the following figures 22 to 29, is the cross section (FIG. 22 later in (a), the cutting line shows the omitted) shown in the (b).

次に、図22に示すように、基板10および下部配線電極17上に、絶縁膜14と導電膜21とが交互に積層された積層体(第2の積層体)を形成する。 Next, as shown in FIG. 22, on the substrate 10 and the lower wiring electrode 17 is formed an insulating film 14 and a conductive film 21 is laminated body stacked alternately (second laminate). 第2の積層体の形成は、図12に示す例と同様であればよい。 Formation of the second laminate may be the same as the example shown in FIG. 12.

次に、図23に示すように、基板10の主面に垂直な方向から見て、下部配線電極17と導電膜21とが交差する部分に、下部配線電極17が露出するように開口部23を形成する。 Next, as shown in FIG. 23, as viewed from a direction perpendicular to the main surface of the substrate 10, the portion where the lower wiring electrode 17 and the conductive film 21 intersect, openings so as to expose the lower wiring electrode 17 23 to form. 開口部23は公知の方法により形成すればよく、その形状は、形成したい抵抗変化部の形状に応じて調整すればよい。 Opening 23 may be formed by a known method, the shape may be adjusted in accordance with the shape of the variable resistance regions to be formed. これにより、第2の積層体は第1の積層体となる。 Accordingly, the second laminate is the first laminate.

次に、図24に示すように、開口部23の内部に抵抗変化材料24を堆積させる。 Next, as shown in FIG. 24, depositing the resistance change material 24 within the opening 23. このとき、開口部23の底面(下部配線電極17の露出面)および側面には、抵抗変化材料24を堆積させるが、開口部23の内部が抵抗変化材料24で充填されないようにする。 At this time, the and side (exposed surface of the lower wiring electrode 17) the bottom of the opening 23, but depositing the variable resistance material 24, the interior of the opening 23 from being filled with the variable resistance material 24.

次に、図25に示すように、開口部23の底面、ならびに導電膜21と絶縁膜14との積層体上に堆積した抵抗変化材料24をエッチング法などにより除去して、開口部23の側面に堆積した抵抗変化材料24を抵抗変化部12とする。 Next, as shown in FIG. 25, the bottom of the opening 23, and a variable resistance material 24 deposited on the laminate of the conductive film 21 and the insulating film 14 is removed by etching method, the side surface of the opening 23 the variable resistance material 24 deposited on the resistance change portion 12. 抵抗変化材料24の除去にあたっては、指向性が高いドライエッチング手法を用いるとよい。 In the removal of the resistance change material 24 may be performed using a high directivity dry etching technique.

次に、図26に示すように、開口部23の内部を充填するように導電性材料25を堆積させる。 Next, as shown in FIG. 26, depositing a conductive material 25 so as to fill the inside of the opening 23. 導電性材料25は、下部配線電極17との電気的な接続が確保されるように堆積させればよい。 Conductive material 25, it is sufficient to deposit as electrical connection between the lower wiring electrode 17 is secured. これにより開口部23の内部が、筒状の抵抗変化部12、および抵抗変化部12の内部に充填された導電性材料25により埋め込まれる。 Thus the inside of the opening 23 is filled with a cylindrical resistance change portion 12 and filled in the variable resistance region 12 conductive material 25,.

次に、図27に示すように、導電膜21と絶縁膜14との積層体上に堆積した導電性材料25をCMP法などにより除去し、積層体の表面を平坦化するとともに、開口部23に埋め込まれた導電性材料25をプラグ状の第2の電極13とする。 Next, as shown in FIG. 27, with the conductive material 25 deposited on the stack of the conductive film 21 and the insulating film 14 is removed by a CMP method to planarize the surface of the laminate, the opening 23 the conductive material 25 embedded in the second electrode 13 plug-like.

次に、図28に示すように、導電膜21と絶縁膜14との積層体を微細加工して、導電膜21を第1の電極11とする。 Next, as shown in FIG. 28, the laminate of the conductive film 21 and the insulating film 14 is finely processed, the conductive film 21 and the first electrode 11. 微細加工の方法は特に限定されず、例えば、リソグラフィー法およびエッチング法を用いることができる。 The method of microfabrication is not particularly limited, for example, may be used lithography method and an etching method. その後、基板10、下部配線電極17および積層体を含む全体に絶縁材料を堆積させた後に、その表面をCMP法などにより平坦化して、基板10、下部配線電極17および積層体を覆う絶縁層22を形成する。 Thereafter, the substrate 10, the whole including the lower wiring electrode 17 and the laminated body after depositing the insulating material, the surface is flattened by CMP method, the insulating layer 22 covering the substrate 10, the lower wiring electrode 17 and the laminate to form. これにより、第1の電極11の側面は絶縁層22に覆われる。 Thus, the side surface of the first electrode 11 is covered with the insulating layer 22. 堆積させた絶縁材料の平坦化は、抵抗変化部12および第2の電極13が露出するように行えばよい。 Planarization of insulating material deposited is the resistance changing portion 12 and the second electrode 13 may be performed so as to expose. 堆積させる絶縁材料は特に限定されず、例えば、TEOSを用いればよい。 Insulating material to be deposited is not particularly limited, for example, may be used TEOS.

次に、図29に示すように、下部配線電極17が伸長する方向と同じ方向に伸長する帯状の上部配線電極16を、第2の電極13との電気的な接続が確保されるように、抵抗変化部12および第2の電極13の上部に形成して、本発明の素子1と、当該素子が配列した素子群とを実現できる。 Next, as shown in FIG. 29, as the strip-shaped upper wire electrode 16 extending in the same direction as the lower wiring electrode 17 is extended, the electrical connection between the second electrode 13 is ensured, formed on top of the resistance changing portion 12 and the second electrode 13, the element 1 of the present invention, the element group in which the elements are arranged can be realized. 上部配線電極16は、一般的なリソグラフィー法あるいはエッチング法を併用して、公知の方法により形成できる。 Upper wiring electrode 16, in combination with common lithography method or an etching method, can be formed by a known method.

図11〜19、および図21〜29に示す例において、下部配線電極17の形成にダマシンプロセスを適用する場合、性質の異なる低誘電絶縁膜の積層膜に配線と接続ビアとを同時に導通形成するハイブリッドデュアルダマシン法、単層の低誘電絶縁膜に配線と接続ビアとを同時に導通形成するデュアルダマシン法、配線と接続ビアとの形成に個別にダマシン法を実施するシングルダマシン法などのいずれの方法を用いてもよい。 In the example shown in FIG. 11 through 19, and FIGS. 21-29, when applying the damascene process to form the lower wiring electrode 17, simultaneously conducting form different low dielectric wiring laminated film of the insulating film and the connection via the nature hybrid dual damascene method, a dual damascene method that simultaneously conducting form the connection via a wire to the low dielectric insulating film of a single layer, any method such as single damascene method for implementing a damascene method individually for the formation of the wiring and the connection via it may be used. また、具体的な工程(例えば、絶縁膜形成工程、溝加工工程、メタル埋め込み工程など)には、ダマシンプロセスとして標準的な技術を用いることができる。 Further, specific processes (e.g., insulating film formation step, grooving step, a metal such as embedding step) it is used standard techniques as damascene process.

図11〜19、および図21〜29に示す例において、開口部23の内部に堆積させる抵抗変化材料24の種類は特に限定されず、一般的な抵抗変化素子に用いられている抵抗変化材料を広く用いることができる。 Figure 11-19, and in the example shown in FIG. 21-29, the interior of the type of the variable resistance material 24 is deposited in the opening 23 is not particularly limited, a variable resistance material used in the general variable resistance element it can be widely used.

例えば、金属酸化物を主成分とする抵抗変化材料24を堆積させてもよく、金属酸化物としては、Fe、Ti、W、Ta、およびHfから選ばれる少なくとも1種の元素の酸化物が、高い抵抗変化特性を実現できることから好ましい。 For example, it may be deposited a variable resistance material 24 composed mainly of a metal oxide, a metal oxide, Fe, Ti, W, Ta, and oxide of at least one element selected from Hf is, It preferred because of its high resistance change characteristics. 即ち、本発明の製造方法では、上記少なくとも1種の元素の酸化物を主成分とする抵抗変化部12を形成することが好ましい。 That is, in the manufacturing method of the present invention, it is preferable to form the resistance change unit 12 mainly composed of oxides of the at least one element.

このような抵抗変化部12は、例えば、上記少なくとも1種の元素を含む母材を堆積させた後、当該母材を酸化して形成できる。 Such resistance variation unit 12 is, for example, after depositing a matrix comprising said at least one element can be formed by oxidizing the base material. 堆積させる母材は、上記少なくとも1種の元素の酸化物、窒化物または単体、あるいはこれらの混合体を主成分として含むことが好ましい。 Matrix to be deposited, an oxide of the at least one element, preferably comprises nitride or alone, or a mixture thereof as a main component. 具体的には、例えば、FeO 4/3からなる母材とし、当該母材を酸化させて得たFeO X1 (3/2≧X1>4/3)からなる抵抗変化部12としてもよい。 Specifically, for example, a base material composed of FeO 4/3, or as a resistance change unit 12 consisting of FeO X1 of the base material obtained by oxidizing (3/2 ≧ X1> 4/3 ). また例えば、TiNからなる母材とし、当該母材を酸化させて得たTiO X2X3 (0.5≦X2<2、0<X3<1)からなる抵抗変化部12としてもよい。 Further, for example, a base material made of TiN, may be the TiO X2 N X3 (0.5 ≦ X2 <2,0 <X3 <1) the resistance change unit 12 composed of a base material obtained by oxidizing. また例えば、TaNからなる母材とし、当該母材を酸化させて得たTaO X4X5 (1≦X4<2.5、0<X5<1)からなる抵抗変化部12としてもよい。 Further, for example, a base material consisting of TaN, may be the TaO X4 N X5 (1 ≦ X4 <2.5,0 <X5 <1) the resistance change unit 12 composed of a base material obtained by oxidizing.

抵抗変化材料24を開口部23の側面に堆積させるために、開口部23のアスペクト比α(α=開口部の高さ/開口径)が比較的小さい場合(例えば、αが5以下の場合)には、マグネトロンスパッタリング法などの成膜手法を用いることができる。 If the variable resistance material 24 to deposit on the side surface of the opening 23, the aspect ratio of the opening 23 alpha (alpha = the opening height / aperture diameter) is relatively small (e.g., if the alpha is 5 or less) in, it is possible to use a film forming method such as magnetron sputtering method. 一方、開口部23のアスペクト比αが比較的大きい場合(例えば、αが10以上の場合)には、CVD(化学気相堆積)法などの成膜手法を用いることが好ましい。 On the other hand, when the aspect ratio of the opening 23 alpha is relatively large (e.g., when alpha is 10 or higher), it is preferable to use a film forming technique such as CVD (chemical vapor deposition) method. 例えば、タリウム酸化物(Ta−O)からなる抵抗変化材料24を堆積させる際には、CVD法により、アスペクト比α≧1000の条件への対応が可能である。 For example, when depositing the variable resistance material 24 consisting of thallium oxide (Ta-O) is by a CVD method, it is possible to respond to the conditions of the aspect ratio alpha ≧ 1000.

筒状の抵抗変化部12の内部を充填する第2の電極13は、例えば、導電性材料により、抵抗変化部12の内周面に接する皮膜を形成した後に、この皮膜の内側に、皮膜の形成に用いた材料と同じ、または異なる導電性材料を充填することで形成してもよい。 The second electrode 13 filling the interior of the cylindrical resistance change unit 12, for example, a conductive material, after forming a film in contact with the inner circumferential surface of the variable resistance region 12, inside the coating, the coating the material and the same or different conductive material, used to form may be formed by filling.

本発明の製造方法では、工程(a)と(b)との間に、第1の電極における上記露出した側面に、非線形の電気特性を有する導電膜(非線形導電膜)を形成する工程をさらに含んでいてもよい。 In the production method of the present invention, between the step and the (a) and (b), a side surface exposed above the first electrode, further a step of forming a conductive film (nonlinear conductive film) having electrical characteristics of the nonlinear it may comprise. 形成する導電膜は、ショットキー伝導作用を有することが好ましい。 The conductive film to be formed preferably has a Schottky conduction effect.

例えば、図16において抵抗変化材料24を堆積させる前に、電解メッキ法などにより、第1の電極11の開口部23内への露出面にメッキ層(メッキ電極層)を形成して、非線形導電膜を形成できる。 For example, prior to depositing the variable resistance material 24 in FIG. 16, by electrolytic plating, forming a plating layer (a plating electrode layer) on the exposed surface of the opening 23 of the first electrode 11, a non-linear conductivity film can be formed. これは、電解メッキ法では、絶縁膜14にシードが付着せず、電極部分にのみメッキ電極層が形成されることを利用している。 This is because in the electrolytic plating method, the seed does not adhere to the insulating film 14, utilizing the fact that the plating electrode layer only on the electrode portions are formed. 鉄酸化物(Fe−O)からなる抵抗変化材料24を堆積させる(即ち、鉄酸化物からなる抵抗変化部12とする)場合、例えば、AuまたはPtからなるメッキ電極層を形成してもよい。 Depositing a resistance change material 24 made of an iron oxide (Fe-O) (i.e., the resistance change portion 12 made of an iron oxide) case, for example, may be formed a plating electrode layer made of Au or Pt .

また、この手法を用いることにより、第1の電極11となる導電膜21には、エッチングなどの微細加工を施しやすい材料(TaNなど)を用い、抵抗変化部12との接触面にはPtなどのメッキ電極層を配置することもできる。 Further, by using this technique, the conductive film 21 of the first electrode 11, using the micromachine amenable materials, such as etching (such as TaN), the contact surface between the variable resistance region 12 Pt etc. it is also possible to place the plating electrode layer.

図11〜19および図21〜29に示す各工程は、公知の技術、例えば、半導体素子の製造プロセス、薄膜形成プロセス、微細加工プロセスなどに用いられている技術、を応用して実施できる。 Each step shown in FIG. 11 through 19 and FIG. 21 to 29, known techniques, for example, a manufacturing process of semiconductor devices, thin film formation process can be carried out by applying the technique, which is used to such fine processing. 素子を構成する各層の形成には、例えば、原子層堆積法(ALD);パルスレーザデポジション(PLD)、イオンビームデポジション(IBD)、クラスターイオンビーム、およびRF、DC、電子サイクロトン共鳴(ECR)、ヘリコン、誘導結合プラズマ(ICP)、対向ターゲットなどの各種のスパッタリング法;分子線エピタキシャル法(MBE)、イオンプレーティング法などを適用できる。 The formation of each layer constituting the element, for example, atomic layer deposition (ALD); pulsed laser deposition (PLD), ion beam deposition (IBD), cluster ion beam, and RF, DC, electron cyclotron resonance ( ECR), helicon, inductively coupled plasma (ICP), sputtering of various such facing target; molecular beam epitaxy (MBE), can be applied such as ion plating. これらPVD(Physical Vapor Deposition)法の他に、CVD(Chemical Vapor Deposition)法、MOCVD(Metalorganic Chemical Vapor Deposition)法、メッキ法、MOD(Metalorganic Decomposition)法、あるいは、ゾルゲル法などを用いてもよい。 In addition to these PVD (Physical Vapor Deposition) method, CVD (Chemical Vapor Deposition) method, MOCVD (Metalorganic Chemical Vapor Deposition) method, a plating method, MOD (Metalorganic Decomposition) method or the like may be used sol-gel method. 開口部の側面に抵抗変化部を形成する場合、均一な抵抗変化部を形成できることから、CVD法を用いることが好ましい。 If the side surface of the opening to form a variable resistance unit, because it can form a uniform resistance change portion, it is preferable to use a CVD method.

各層の微細加工には、例えば、半導体素子の製造プロセス、あるいは、GMR、TMRなどの磁気抵抗素子に代表される磁性デバイスの製造プロセスに用いられる方法を適用できる。 The fine processing of each layer, for example, a manufacturing process of the semiconductor device, or may apply the method used GMR, the manufacturing process of the magnetic devices represented by the magnetoresistive element such as TMR. 具体的には、例えば、イオンミリング法、RIE(Reactive Ion Etching)法、FIB(Focused Ion Beam)法などの物理的あるいは化学的エッチング法を用いてもよい。 Specifically, for example, ion milling, RIE (Reactive Ion Etching) method, or using physical or chemical etching method such as FIB (Focused Ion Beam) method. また例えば、微細パターン形成のためのステッパー、EB(Electron Beam)法などを用いたフォトリソグラフィー技術を組み合わせてもよい。 Further, for example, it may be combined photolithographic technique using a fine pattern formation stepper for, EB (Electron Beam) method. 絶縁層22、ならびに開口部23の内部に堆積させた導電性材料25の表面の平坦化には、例えば、CMP法やクラスターイオンビームエッチング法などを用いることができる。 The planarization of the surface of the insulating layer 22, and conductive material 25 is inside the deposition of the opening 23, for example, can be used as the CMP method or the cluster ion beam etching.

抵抗変化部12の形成などにおいて酸化処理を併用する場合、当該処理は、例えば、酸素の原子、分子、イオン、プラズマまたはラジカルなどを含む酸化雰囲気下で行えばよい。 When used in combination oxidation treatment in such formation of the resistance change unit 12, the process is, for example, oxygen atoms, molecules, ions, may be performed in an oxidizing atmosphere containing a plasma or radicals. 酸化処理中に、その雰囲気、温度、時間などを変化させてもよい。 During the oxidation process, the atmosphere temperature may be changed and the time. 酸素のプラズマおよびラジカルの発生には、ECR放電、グロー放電、RF放電、ヘリコン、ICPなどの公知の手法を適用できる。 The generation of oxygen plasma and radicals, ECR discharge, glow discharge, RF discharge, helicon, can be applied a known method such as ICP. 母材の堆積などにおいて窒化処理が必要となる場合、当該処理は、上記酸化処理と同様の手法により実施できる。 If nitriding the like of the base material deposition is required, the process can be carried out by the same method as the oxidation process.

なお、抵抗変化型メモリなど、本発明の素子を備える電子デバイスについても、上記方法によって、または上記方法と公知の方法とを組み合わせることによって、製造できる。 Incidentally, such as a resistance change memory, for the electronic device comprising an element of the present invention, by the process described above, or by combining the above-described method and known methods, it can be prepared.

[抵抗変化素子を備える電子デバイス] [Electronic device comprising a variable resistance element]
本発明の素子には、電気抵抗値が異なる2以上の状態が存在する。 The device of the present invention, the electrical resistance value is present two or more different states. 素子は、駆動電圧または電流の印加により、上記2以上の状態から選ばれる1つの状態から他の状態へ変化する。 Element, by application of the driving voltage or current, changes from one state selected from the two or more state to another. 典型的には、高抵抗状態および低抵抗状態の2つの上記状態が素子に存在し、このような素子は、駆動電圧または電流の印加によって、高抵抗状態から低抵抗状態へ、あるいは、低抵抗状態から高抵抗状態へと変化する。 Typically, two of the states of the high-resistance state and the low resistance state exists in the element, such element is the application of the driving voltage or current, to the low resistance state from the high resistance state or low resistance changes from the state to the high resistance state.

本発明の素子は、また、抵抗変化比などの抵抗変化特性に優れる。 Element of the present invention is also excellent in resistance change characteristics such as the resistance change ratio. なお、抵抗変化比とは、素子の抵抗変化特性の指標となる数値であり、具体的には、素子が示す高抵抗状態での抵抗値をR HIGH 、低抵抗状態での抵抗値をR LOWとしたときに、以下の式(1)により求められる値である。 Note that the resistance change ratio is a numerical value indicative of the resistance change characteristics of the device, specifically, the resistance value in the high resistance state indicated by the element R HIGH, the resistance value in the low resistance state R LOW when a is a value determined by the following equation (1).
抵抗変化比=(R HIGH −R LOW )/R LOW (1) The resistance change ratio = (R HIGH -R LOW) / R LOW (1)

駆動電圧または電流は、第1の電極11および第2の電極13を介して、素子1に印加される。 Drive voltage or current via the first electrode 11 and second electrode 13, is applied to the element 1. 駆動電圧または電流の印加により、素子1における上記状態が、例えば、高抵抗状態から低抵抗状態へと変化するが、変化後の状態は、素子1に駆動電圧または電流が再び印加されるまで保持される。 The application of the drive voltage or current, maintained until the state of the element 1 is, for example, varies from the high resistance state to the low resistance state, the state after the change, the driving voltage or current is applied again to the device 1 It is. 素子1の上記状態は、駆動電圧または電流を素子1に印加することにより、再び変化させる(例えば、低抵抗状態から高抵抗状態へ)ことができる。 The state of the element 1, by applying a driving voltage or current to the device 1, can be changed again (e.g., to the high resistance state from a low resistance state).

素子1に印加する駆動電圧または電流は、素子1が高抵抗状態にあるときと、低抵抗状態にあるときとの間で必ずしも同一でなくてもよく、その大きさ、印加方向などは、素子1の状態により異なっていてもよい。 Drive voltage or current applied to the device 1, and when the element 1 is in the high resistance state may not necessarily be identical with the time in the low-resistance state, its size, such as the applied direction, element it may be different by one of the state. 即ち、本明細書における「駆動電圧または電流」とは、素子1がある状態にあるときに、当該状態とは異なる他の状態へと変化できる「電圧または電流」であればよい。 That is, the "drive voltage or current" herein, when in the state in which the element 1 may be a "voltage or current" which can change into other different states with the state.

このように素子1では、特定の電気抵抗値を示す素子の状態を、素子1に駆動電圧または電流を印加するまで保持できる。 In this way the element 1, the state of the device showing the specific electrical resistance value can be held until a drive voltage is applied or current to the device 1. このため、素子1と、素子1における上記状態を検出する機構(即ち、素子1の電気抵抗値を検出する機構)とを組み合わせることにより、不揮発性の抵抗変化型メモリを構築できる。 Therefore, it can be constructed with element 1, a mechanism for detecting the state of the element 1 (i.e., a mechanism for detecting the electrical resistance value of the element 1) by combining a, a variable resistance nonvolatile memory. 2以上の素子1を用いることにより、メモリアレイの構築も可能である。 By using two or more elements 1, the construction of the memory array are possible. このメモリでは、素子1の上記各状態に対してビット、例えば、高抵抗状態に対して「0」を、低抵抗状態に対して「1」を割り当てればよい。 In this memory, bit for each state of the element 1, for example, a "0" to the high resistance state, may be assigned a "1" to the low resistance state. 素子1の上記状態の変化は少なくとも2回以上繰り返して行うことができるため、信頼性のある不揮発性ランダムアクセスメモリを構築できる。 Since the change of the state of the element 1 can be repeated at least twice, you can build a reliable non-volatile random access memory. また、素子1の上記各状態に対して「ON」または「OFF」を割り当てることにより、素子1をスイッチング素子へ応用することも可能である。 Further, by assigning the "ON" or "OFF" for each state of the element 1, it is also possible to apply the device 1 to the switching element.

素子1に印加する駆動電圧または電流は、パルス状であることが好ましい。 Drive voltage or current applied to the device 1 is preferably a pulsed. 駆動電圧(駆動電流)をパルス状とすることにより、素子1を用いて構築したメモリなどの電子デバイスにおける消費電力の低減やスイッチング効率の向上を図ることができる。 By the driving voltage (driving current) pulsed, it is possible to improve the reduction or switching efficiency of the power consumption in electronic devices such as a memory constructed using the element 1. パルスの形状は、特に限定されず、例えば、正弦波状、矩形波状および三角波状から選ばれる少なくとも1つの形状であってもよい。 Pulse shape is not particularly limited, for example, sinusoidal, it may be at least one shape selected from a rectangular waveform and triangular waveform. パルスの幅は、通常、数ナノ秒〜数ミリ秒程度の範囲であればよい。 Width of the pulse may usually be in the range of several nanoseconds to several milliseconds.

もちろん、素子1に印加する駆動電圧または電流は、抵抗変化層12の上記状態を変化させることができる限り、パルス状でなくてもよい。 Of course, the driving voltage or current applied to the device 1, as long as the state of the variable resistance layer 12 can be changed, may not be pulsed.

デバイスの駆動をより簡便に行うためには、パルスの形状が三角波状であることが好ましい。 In order to perform the driving of the device more easily, it is preferable pulse shape is triangular. 素子1の応答をより高速にするためには、パルスの形状が矩形波状であることが好ましく、この場合、数ナノ秒〜数マイクロ秒程度の応答を図ることができる。 To the response of the element 1 at a higher speed is preferably pulse shape is rectangular wave, in this case, it is possible to response of about several nanoseconds to several microseconds. 簡便な駆動、消費電力の低減、早い応答速度などを達成するためには、パルスの形状が、正弦波状、あるいは、矩形波状の立ち上がり部/立ち下がり部に適度なスロープを設けた台形状であることが好ましい。 Simple driving, reduction in power consumption, in order to achieve such high response speed, the pulse shape of a sine wave or, is trapezoidal having a moderate slope rising portion / falling of the rectangular wave it is preferable. 正弦波状や台形状のパルスは、素子1の応答速度を、数十ナノ秒〜数百マイクロ秒程度とする場合に適しており、三角波状のパルスは、素子1の応答速度を、数十マイクロ秒〜数ミリ秒程度とする場合に適している。 Sinusoidal or trapezoidal pulses, the response speed of the device 1 is suitable in the case of a few tens of nanoseconds to several hundreds of about microseconds, triangular pulses, the response speed of the element 1, several tens of microseconds It is suitable for the case to be second to the number of milliseconds about.

素子1には電圧を印加することが好ましく、この場合、素子1の微細化や、素子1を用いて構築した電子デバイスの小型化がより容易となる。 Preferably applying a voltage to the element 1, in this case, the or finer element 1, the miniaturization of electronic devices constructed using the element 1 becomes easier. 例えば、第1の電極11と第2の電極13との間に電位差を発生させる電位差印加機構を素子1に接続し、双方の電極の間に電位差を与えることにより素子1の状態を変化させることができる。 For example, the potential difference application mechanism for generating a potential difference between the first electrode 11 and the second electrode 13 is connected to the element 1, changing the state of the element 1 by applying a potential difference between both electrodes can. 電位差印加機構には、例えば、パルスジェネレータを用いてもよい。 The potential applying mechanism, for example, may be used a pulse generator. 以下、素子1への電圧の印加によって、その状態を変化させる(素子1を駆動する)方法について説明する。 Hereinafter, by the application of a voltage to the element 1, (to drive the element 1) changing its state method is described.

例えば、第2の電極13の電位に対して、第1の電極11の電位が正となるような2種類のバイアス電圧(正バイアス電圧)を印加することにより、素子1を低抵抗状態から高抵抗状態へ、あるいは、高抵抗状態から低抵抗状態へと変化させてもよい。 For example, with respect to the potential of the second electrode 13, by the potential of the first electrode 11 is applied a positive become such two types of the bias voltage (positive bias voltage), high element 1 from the low resistance state to resistance state, or may be changed from the high resistance state to the low resistance state. 特に、素子1が非線形導電膜18を有する場合、上記2種類の正バイアス電圧の印加により、素子1を駆動させることが好ましい。 In particular, if the device 1 has a non-linear conductive film 18, by the application of the two types of positive bias voltage, it is preferable to drive the device 1. より具体的には、電圧V1(V1>0)のリセット電圧の印加により、素子1を低抵抗状態から高抵抗状態へと変化させ、電圧V2(V2>V1>0)のセット電圧の印加により、素子1を高抵抗状態から低抵抗状態へと変化させてもよい。 More specifically, by applying a reset voltage of the voltage V1 (V1> 0), is changed with the element 1 from the low resistance state to the high resistance state by application of the set voltage of the voltage V2 (V2> V1> 0) it may be changed with the element 1 from the high resistance state to the low resistance state. このような素子の動作はユニポーラ動作と呼ばれ、ユニポーラ動作では、同極性の2種類の駆動電圧の印加により、素子1をリセット/セットする。 The operation of such a device is called a unipolar operation, in unipolar operation, by the application of two types of drive voltage of the same polarity, resetting / setting device 1. 素子1の構成によっては、第2の電極13の電位に対して、第1の電極11の電位が負となるような2種類のバイアス電圧(負バイアス電圧)の印加により、素子を駆動させることもできる。 Depending on the configuration of device 1, with respect to the potential of the second electrode 13, by the application of the first two such potential is a negative electrode 11 of the bias voltage (negative bias voltage), driving the element It can also be. 非線形導電膜18を有する素子の場合、導電膜18の電気的な特性に応じて、正バイアス電圧の印加、または、負バイアス電圧の印加を選択すればよい。 For devices with non-linear conductive film 18, depending on the electrical characteristics of the conductive film 18, application of a positive bias voltage, or may be selected to apply the negative bias voltage.

また例えば、正バイアス電圧の印加により、素子1を低抵抗状態から高抵抗状態へ変化させ、負バイアス電圧の印加により、素子1を高抵抗状態から低抵抗状態へと変化させてもよい。 Further, for example, by applying a positive bias voltage, by changing the element 1 from the low resistance state to the high resistance state by application of a negative bias voltage may be changed with the element 1 from the high resistance state to the low resistance state. 素子1の状態の変化に対する正バイアス電圧の印加と負バイアス電圧の印加は逆であってもよい。 Application of the applied negative bias voltage of a positive bias voltage with respect to a change in state of the element 1 may be reversed. このような素子の動作は、バイポーラ動作と呼ばれ、バイポーラ動作では、極性が互いに異なる2種類の駆動電圧の印加により、素子1をリセット/セットする。 The operation of such a device is called a bipolar operation, the bipolar operation, by the application of polarities two different types of drive voltages, reset / set element 1. 非線形導電膜18を有する素子の場合、当該素子をバイポーラ動作させるためには、正および負の双方のバイアス電圧の印加に対応できる電気特性(例えば、ダブルショットキー型など、双方のバイアス電圧に対して強い非線形伝導性を示す電気特性)を有する導電膜18であることが好ましい。 For devices with non-linear conductive film 18, in order to the elements bipolar operation, electrical characteristics capable of corresponding to the application of positive and negative both bias voltage (e.g., double Schottky etc., for both bias voltages it is preferably a conductive film 18 having the electrical properties) of a strong non-linear conductivity Te.

素子1の電気抵抗値は、素子1の抵抗値(または出力電流値)と、参照素子の参照抵抗値(または参照出力電流値)との差分に基づいて算出することが好ましい。 Electrical resistance of the element 1 is preferably calculated based on the difference between the resistance value of the element 1 (or output current), the reference resistance value of the reference element and the (or reference output current value). 参照抵抗値は、例えば、検出する素子とは別に参照素子を準備し、参照素子に対しても素子1と同様にリード電圧(リード電圧については後述する)を印加して得ることができる。 Reference resistance value, for example, preparing a separate reference element and detect element, similarly read voltage to the element 1 with respect to (the read voltage will be described later) reference elements can be obtained by applying a. このような方法により素子1の電気抵抗値を得るための回路の構成の一例を図30に示す。 An example of a configuration of a circuit for such a method to obtain an electric resistance value of the element 1 by FIG 30.

図30に示す回路では、素子1からの出力91を負帰還増幅回路92aにより増幅した出力93と、参照素子94からの出力95を負帰還増幅回路92bにより増幅した出力96とを差動増幅回路97に入力する。 Figure In the circuit shown in 30, an output 93 which is amplified by the negative feedback amplifier circuit 92a to output 91 from the device 1, a differential amplifier circuit and an output 96 which is amplified by an output 95 the negative feedback amplifier circuit 92b from the reference element 94 input to 97. そして、差動増幅回路97から得られた出力信号98を用いて、素子1の抵抗を求めることができる。 Then, by using the output signal 98 obtained from the differential amplifier circuit 97, it is possible to determine the resistance of the element 1.

素子1を用いて抵抗変化型メモリを構築する場合、素子1への情報の書き込みは、素子1への駆動電圧または電流の印加により行えばよく、素子1に記録した情報の読み出しは、例えば、情報の書き込み時とは異なる大きさの電圧(電流)を素子1に印加することにより行えばよい。 When building the resistance change memory using element 1, the writing of information to the element 1, may be performed by application of the driving voltage or current to the device 1, the reading of information recorded on the element 1, for example, it may be performed by applying different magnitude of voltage (current) to the element 1 and the time of writing information. 情報の書き込み、および読み出し方法として、パルス状の電圧を素子1に印加する方法の一例について、図31を用いて説明する。 Writing information, and a reading method, an example of a method of applying a pulsed voltage to the device 1 will be described with reference to FIG. 31.

素子1が低抵抗状態にあるとする。 Element 1 is to be in a low resistance state. 第2の電極13の電位に対して、第1の電極11の電位が正となるようなパルス状の正バイアス電圧V1を素子1に印加すると、素子1は低抵抗状態から高抵抗状態へと変化する(リセット動作:図31に示す「RESET」)。 With respect to the potential of the second electrode 13, the potential of the first electrode 11 applies a pulse-like positive bias voltage V1 such that the positively element 1, element 1 and to the high resistance state from a low resistance state change (reset operation: FIG. 31 "rESET").

ここで、大きさがV1未満の正バイアス電圧を素子1に印加して得られる電流出力から、高抵抗状態の素子1の電気抵抗値を求めることができる。 Here, it is possible from the current output magnitude is obtained by applying a positive bias voltage lower than V1 the device 1 obtains the electric resistance value of the element 1 of the high-resistance state. 素子1の電気抵抗値は、大きさがV1未満の負バイアス電圧を素子1に印加することによっても求めることができる。 Electrical resistance of the element 1 can be obtained also by the size applies a negative bias voltage below V1 to the element 1. 素子1の電気抵抗値を検出するために印加する、これらの電圧をリード電圧(READ電圧:V RE )とする。 Applied for detecting the electric resistance value of the element 1, these voltages read voltage (READ Voltage: V RE) to.

リード電圧は、図31に示すようにパルス状であってもよい。 Read voltage may be a pulse shape as shown in FIG. 31. パルス状のリード電圧とすることにより、素子1を用いて構築したメモリなどの電子デバイスにおける消費電力の低減やスイッチング効率の向上を図ることができる。 With pulsed read voltage, it is possible to improve the reduction or switching efficiency of the power consumption in electronic devices such as a memory constructed using the element 1.

リード電圧の印加では、素子1の状態は変化しないため、リード電圧を複数回印加した場合においても、同一の電気抵抗値を検出できる。 The application of the read voltage, the state of the element 1 for no change, even in the case of applying a plurality of times the read voltage can be detected by the same electrical resistance.

次に、パルス状の正バイアス電圧V2(V2>V1)を印加すると、素子1は高抵抗状態から低抵抗状態へと変化する(セット動作:図31に示す「SET」)。 Next, the application of pulsed positive bias voltage V2 to (V2> V1), the element 1 is changed from the high resistance state to the low resistance state (set operation: FIG. 31 "SET"). ここで、リード電圧を素子1に印加して得られる電流出力から、低抵抗状態の素子1の電気抵抗値を求めることができる。 Here, it is possible from the current output obtained by applying a read voltage to the device 1 obtains the electric resistance value of the element 1 in the low resistance state.

このように、パルス状の電圧の印加により、素子1への情報の書き込み、および素子1からの情報の読み出しを行うことができる。 Thus, by the application of pulse voltage, it is possible to perform writing of information to element 1, and the reading of information from the device 1. 読み出しの際の素子1の出力電流の大きさは、素子1の状態に対応して異なる。 The size of the element 1 of the output current when the reading differs corresponding to the state of the device 1. ここで、相対的に出力電流の小さい状態(図31におけるOUTPUT1)を「0」、相対的に出力電流の大きい状態(図31におけるOUTPUT2)を「1」とすれば、素子1を、リセット電圧によって情報「0」が記録され、セット電圧によって情報「1」が記録される(情報「0」が消去される)メモリ素子とすることができる。 Here, a small state relatively Output Current "0" (OUTPUT1 in Figure 31), large state of relatively output current (OUTPUT2 in Figure 31) if "1", the device 1, a reset voltage the recorded information "0", the information "1" is recorded by the set voltage (information "0" is erased) it may be a memory device.

リード電圧の大きさは、セット動作およびリセット動作の際に印加する電圧(セット電圧およびリセット電圧)の大きさに対して、通常、1/4〜1/1000程度の範囲にあることが好ましい。 The magnitude of the read voltage, to the magnitude of the voltage applied during the set operation and the reset operation (set and reset voltages), usually, it is preferably in the range of about 1 / 4-1 / 1000. セット電圧およびリセット電圧の具体的な値は、素子1の構成にもよるが、通常、0.1V〜20V程度の範囲であり、0.5V〜10V程度の範囲が好ましい。 Specific values ​​of the set and reset voltages, depending on the configuration of the element 1, usually from about 0.1V~20V, a range of about 0.5V~10V are preferred.

図32に示すように、パストランジスタ35を用い、2以上の素子1をマトリクス状に配列することにより、不揮発性でランダムアクセス型の抵抗変化型メモリアレイ100を構築できる。 As shown in FIG. 32, with pass transistor 35, by arranging two or more elements 1 in a matrix can be constructed variable resistance memory array 100 of random access type non-volatile.

メモリアレイ100では、ビット線32が素子1の第1の電極11に、ワード線33が素子1の第2の電極13に接続されている。 In the memory array 100, the bit line 32 is the first electrode 11 of the element 1, the word line 33 is connected to the second electrode 13 of the element 1. 図1に示す素子1のように、帯状の第1の電極11を備える素子の場合、第1の電極11自体がビット線32であってもよい。 As the element 1 shown in FIG. 1, when a device comprising a first electrode 11 of the strip, the first electrode 11 itself may be a bit line 32. また、図1に示す素子1のように、第2の電極13に接続された上部配線電極16および下部配線電極17を備える素子の場合、少なくとも一方の配線電極がワード線33であってもよい。 Further, as the device 1 shown in FIG. 1, if the element having a second electrode 13 connected to the upper wiring electrode 16 and the lower wiring electrode 17, at least one of the wiring electrode may be a word line 33 .

メモリアレイ100では、2以上のビット線32から選ばれる1つのビット線(B n )に接続されたパストランジスタ35aと、2以上のワード線33から選ばれる1つのワード線(W n )に接続されたパストランジスタ35bとを選択する(例えば、選択的にON状態とする)ことにより、座標(B n 、W n )に位置する素子1aへの情報の書き込み、ならびに素子1aからの情報の読み出しが可能となる。 In the memory array 100, and one bit line (B n) connected to the path transistor 35a is selected from 2 or more bit lines 32, connected to one word line selected from two or more word lines 33 (W n) selecting a pass transistor 35b which is read out of information from by (e.g., selectively turned oN), the coordinates (B n, W n) writing of information to the element 1a which is located as well as elements 1a, it is possible. なお、素子1aに書き込まれた情報を読み出す場合、例えば、素子1aの電気抵抗値に対応する電圧である、図32に示す電圧Vを測定すればよい。 In the case of reading the information written in the element 1a, for example, a voltage corresponding to the electric resistance value of the element 1a, may be measured voltage V shown in FIG. 32.

図32に示すメモリアレイ100には参照素子群37が配置されており、素子群37に接続されたビット線(B 0 )に対応するパストランジスタ35cを選択的にON状態とし、図32に示す電圧V refを測定することによって、素子1aの出力と、参照素子群37の出力との差分を検出できる。 The memory array 100 shown in FIG. 32 are arranged reference element group 37, and selectively turned ON pass transistor 35c corresponding to the bit line connected to the element group 37 (B 0), shown in FIG. 32 by measuring the voltage V ref, can detect the difference between the outputs of the elements 1a, the output of the reference element group 37.

また、図32に示すメモリアレイ100では、素子1が非線形導電膜18を有さない場合、アレイ100上の各々の素子1は、非選択の素子を介して電気的に互いに接続されていることになるが、非選択の素子を介した抵抗成分を参照素子群として想定し、上記と同様に、選択した素子1aの出力と、仮想の参照素子群との出力との差分を検出してもよい。 Further, in the memory array 100 shown in FIG. 32, if the device 1 does not have a non-linear conductive film 18, each of the elements 1 on the array 100, that are electrically connected to each other via the non-selected elements but becomes, assuming a resistance component via the unselected elements as a reference element group, in the same manner as described above, the output of the selected device 1a, be detected a difference between the output of the virtual reference element group good. この方法では、選択された素子1aの周囲に位置する素子の状態を参照しながら、参照素子としての抵抗値を設定する必要があるため、メモリアレイとしての動作が遅くなるが、その構成を簡略化することができる。 In this way, with reference to the state of the elements located around the selected element 1a, since the resistance value of the reference element is required to be set, but the operation of the memory array becomes slow, it simplified the structure it can be of.

素子1が、図3に示すように、第1の電極11の複層化により多値化された素子である場合、例えば、図33に示すようなアレイ構成を実現でき、ビット線32およびワード線33の組み合わせのそれぞれにパストランジスタを配置して、メモリアレイを動作させることができる。 Element 1, as shown in FIG. 3, when the multi-layer of the first electrode 11 is a multi-valued elements, for example, can be realized an array configuration as shown in FIG. 33, the bit lines 32 and word by placing the pass transistors in each combination of line 33, it is possible to operate the memory array.

本発明の素子は、種々の形態を有する不揮発性の半導体メモリへの適用が可能である。 Element of the present invention can be applied to the non-volatile semiconductor memory having a variety of forms.

図34は、本発明の素子を備える不揮発性のメモリの構成を示すブロック図である。 Figure 34 is a block diagram showing a nonvolatile memory configured to include elements of the present invention. 図34に示すように、半導体メモリ200は、半導体基板上にメモリ本体部201を備えており、メモリ本体部201は、メモリアレイ202、行選択回路/ドライバ203、列選択回路/ドライバ204、メモリアレイ202への情報の書き込みを行うための書き込み回路205、選択されたビット線に流れる電流量を検出し、メモリアレイ202に書き込まれた情報を「1」または「0」と判定するセンスアンプ206、および、端子DQを介してデータの入出力処理を行うデータ入出力回路207を備えている。 As shown in FIG. 34, a semiconductor memory 200 includes a memory main section 201 on a semiconductor substrate, memory main section 201 includes a memory array 202, row selection circuit / driver 203 column selection circuit / driver 204, a memory write circuit 205 for writing data to the array 202 to detect the amount of current flowing through the selected bit line, a sense amplifier determines the information written in the memory array 202 to "1" or "0" 206 and, a data output circuit 207 that performs input and output processing of data via a terminal DQ. また、半導体メモリ200は、メモリ200の外部から入力されるアドレス信号を受け取るアドレス入力回路208と、メモリ200の外部から入力されるコントロール信号に基づいて、メモリ本体部201の動作を制御する制御回路209と、をさらに備えている。 The semiconductor memory 200 includes an address input circuit 208 which receives an address signal input from an external memory 200, the control circuit on the basis of a control signal input from an external memory 200, controls the operation of the memory main section 201 and 209, further comprising a.

メモリアレイ202は、図34に示すように、半導体基板上に互いに平行に形成された複数のワード線WL0,WL1,WL2,…と、半導体基板の主面に平行な面内において互いに平行に、かつ、これら複数のワード線の上方に、当該ワード線と立体交差するように形成された複数のビット線BL0,BL1,BL2,…とを備えている。 Memory array 202, as shown in FIG. 34, a plurality of word lines WL0 formed in parallel to each other on a semiconductor substrate, WL1, WL2, ... and, parallel to each other in a plane parallel to the main surface of the semiconductor substrate, and comprises above the plurality of word lines, a plurality of bit lines BL0, BL1, BL2 which are formed so as to intersect the word lines and three-dimensional, a ... a. また、メモリアレイ202では、上記ワード線WL0,WL1,WL2,…と、上記ビット線BL0,BL1,BL2,…との立体交差部に対応するように、マトリクス状に配置された複数のメモリセルM111,M112,M113,M121,M122,M123,M131,M132,M133,…(以下、「メモリセルM111,M112,…」と記載する)が配置されており、メモリセルM111,M112,…は、本発明の素子を備えている。 Further, in the memory array 202, the word lines WL0, WL1, WL2, ... and the bit lines BL0, BL1, BL2, so as to correspond to the three-dimensional intersection of ... and a plurality of memory cells arranged in a matrix M111, M112, M113, M121, M122, M123, M131, M132, M133, ... (hereinafter, "memory cells M111, M112, ..." is described as) has been arranged, the memory cell M111, M112, ... are and a device of the present invention.

アドレス入力回路208は、外部回路(図示せず)からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路/ドライバ203へ出力するとともに、列アドレス信号を列選択回路/ドライバ204へ出力する。 The address input circuit 208 receives an address signal from an external circuit (not shown), and outputs a row address signal to the row selection circuit / driver 203 on the basis of the address signal, a column address signal to the column selection circuit / driver 204 to output to. ここで、アドレス信号は、複数のメモリセルM111,M112,…から選択される特定のメモリセルのアドレスを示す信号である。 Here, the address signal, a plurality of memory cells M111, M112, a signal indicating the address of a specified memory cell to be selected from .... 行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。 Row address signal is a signal indicating a row address of the addresses indicated by the address signals, column address signals are signals indicating a column address of the address indicated by the address signal.

制御回路209は、メモリアレイ202への上方の書き込みサイクルにおいては、データ入出力回路207に入力された入力データDinに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路205へ出力する。 Control circuit 209, in the above write cycle to memory array 202, according to the input data Din input to the data input circuit 207, and outputs it to the circuit 205 writes the write signal for causing application of a write voltage . 一方、情報の読み出しサイクルにおいては、制御回路209は、読み出し用電圧の印加を指示する読み出し信号を列選択回路/ドライバ204へ出力する。 On the other hand, in the read cycle of data, the control circuit 209 outputs a read signal for causing application of a read voltage to the column selection circuit / driver 204.

行選択回路/ドライバ203は、アドレス入力回路208から行アドレス信号を受け取り、受け取った行アドレス信号に応じて、ワード線WL0,WL1,WL2,…のうちの何れかを選択し、選択したワード線に対して所定の電圧を印加する。 The row selection circuit / driver 203 receives the row address signal from the address input circuit 208, in response to row address signals received, the word line WL0, WL1, WL2, ... and select one of the selected word line applying a predetermined voltage to.

列選択回路/ドライバ204は、アドレス入力回路208から列アドレス信号を受け取り、受け取った列アドレス信号に応じて、ビット線BL0,BL1,BL2,…のうちの何れかを選択し、選択したビット線に対して、書き込み用電圧または読み出し用電圧を印加する。 Column selection circuit / driver 204 receives column address signals from the address input circuit 208, in response to the column address signal received, the bit lines BL0, BL1, BL2, ... and select one of the selected bit line respect, applying a voltage or the read voltage writing.

書き込み回路205は、制御回路209から書き込み信号を受け取った場合、行選択回路/ドライバ203に対して、選択したワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路/ドライバ204に対して、選択したビット線に対して書き込み用電圧の印加を指示する信号を出力する。 The write circuit 205, when the control circuit 209 receives a write signal, to the row select circuit / driver 203 outputs a signal for causing application of a voltage to the selected word line, the column selection circuit / driver 204 in contrast, and it outputs a signal for causing application of a write voltage to the selected bit line.

センスアンプ206は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出して、情報「1」または「0」を判定する。 Sense amplifier 206 determines, in a read cycle of data, by detecting the amount of current flowing through the selected bit line to be read, the information "1" or "0". 判定により得られた出力データDOは、データ入出力回路207を介して外部回路へ出力される 本発明の素子が、図3に示すように、第1の電極11の複層化により多値化された素子である場合、3次元に積み重なった多層化構造を実現でき、例えば、図33に示すようなアレイ構成を実現できる。 Output data DO obtained by determining the multilevel element of the present invention to be output to an external circuit via the data input-output circuit 207, as shown in FIG. 3, the multi-layer of the first electrode 11 If a device that is, can realize a stacked multilayer structure in three dimensions, for example, it can be realized an array configuration as shown in FIG. 33.

次に、図34に示すメモリ200における、情報を書き込む際の書き込みサイクル、ならびに情報を読み出す際の読み出しサイクルの動作例について、図35に示すタイミングチャートを参照しながら説明する。 Next, in the memory 200 shown in FIG. 34, the write cycle when writing information, and an operation example of the read cycle for reading information will be described with reference to the timing chart shown in FIG. 35. ここでは、各メモリセルが備える抵抗変化素子が非線形導電膜を有しており、当該素子が高抵抗状態の場合を情報「1」に、低抵抗状態の場合を情報「0」に、それぞれ割り当てたときの動作例を示す。 Here, the variable resistance element in which each memory cell is provided in has a non-linear conductive films, a case where the device has a high resistance to the information "1", the case of a low-resistance state information "0", respectively assigned showing an example of the operation of the time was. また、説明の便宜上、メモリセルM111およびM122に対して情報の書き込みおよび読み出しを行う場合のみを示す。 For convenience of explanation, only when writing and reading of data to the memory cells M111 and M122.

図35におけるVPは、メモリセルが備える素子の抵抗変化に必要なパルス電圧を示す。 VP in Fig. 35 shows a pulse voltage necessary for the resistance change of the element included in the memory cell. 図35に示す例では、ビット線BL0およびBL1、ならびに、ワード線WL0およびWL1には、定常的に電圧VP/2が印加されているが、VP/2<閾値電圧Vfの関係が成立することが好ましい。 In the example shown in FIG. 35, the bit lines BL0 and BL1, and, to the word lines WL0 and WL1 is constantly voltage VP / 2 is applied, the relationship between VP / 2 <threshold voltage Vf is established It is preferred. なお、閾値電圧Vfとは、リセット(高抵抗化)電圧VPまたはセット(低抵抗化)電圧VP'(>VP)を示す。 Note that the threshold voltage Vf, indicating the reset (high resistance) voltage VP or a set (low resistance) voltage VP '(> VP). この関係が成立することにより、非選択のメモリセルに回り込む漏れ電流、即ち、情報を書き込む必要のないメモリセルへ供給される余分な電流、を抑制でき、メモリ200の低消費電力化をより一層進めることができるからである。 By this relation is satisfied, the leakage current from flowing in the non-selected memory cells, i.e., extra current supplied to the unnecessary memory cells for writing information, can be suppressed, even more the power consumption of the memory 200 This is because it is possible to proceed. また、この関係の成立により、非選択のメモリセルへの意図しない書き込み(一般に「ディスターブ」と称される)が抑制されるなどの利点が得られる。 Moreover, the establishment of this relationship, the advantages of such unintended writing to unselected memory cells (commonly referred to as "disturbance") is suppressed is obtained.

図35のtWは、1回の書き込みサイクルに要する時間(書き込みサイクル時間)、tRは、1回の読み出しサイクルに要する時間(読み出しサイクル時間)である。 tW in FIG. 35, one time required for the write cycle (write cycle time), tR is the time required for one read cycle (read cycle time).

ここで、メモリセルM111の書き込みサイクルにおいて、ビット線BL0にパルス幅tPのパルス電圧VPを印加し、そのタイミングに対応するように、ワード線WL0にパルス幅tPの0V(ゼロボルト)の電圧を印加する。 Here, applied in the write cycle of the memory cell M111, a pulse voltage VP having a pulse width tP is applied to the bit line BL0, to correspond to the timing, a voltage of 0V (zero volts) pulse width tP to the word line WL0 to. これにより、メモリセルM111の抵抗変化素子が高抵抗化し、メモリセルM111に情報「1」が書き込まれる。 Thus, the variable resistance element of the memory cell M111 is a high resistance, the memory cell M111 information "1" is written.

次に、メモリセルM122の書き込みサイクルにおいて、ワード線WL1にパルス幅tPの0V(ゼロボルト)の電圧を印加し、そのタイミングに対応するように、ビット線BL1にパルス幅tPのパルス電圧VP'(VP'>VP)を印加する。 Then, in a write cycle for the memory cell M122, a voltage of a pulse width tP 0V (zero volts) is applied to the word line WL1, so as to correspond to the timing, a pulse voltage VP having a pulse width tP to bit line BL1 '( VP '> VP) is applied to. これにより、メモリセルM122の抵抗変化素子が低抵抗化し、メモリセルM122に情報「0」が書き込まれる。 Thus, the variable resistance element of the memory cell M122 is low resistance, the memory cell M122 information "0" is written.

次に、メモリセルM111の読み出しサイクルにおいて、書き込み時のパルス電圧よりもパルス幅が小さく、値が0V(ゼロボルト)よりも大きくVP/2よりも小さい電圧を、ビット線BL0に印加する。 Next, in the read cycle of the memory cell M111, a smaller pulse width than the pulse voltage at the time of writing, the value is a voltage smaller than the larger VP / 2 than 0V (zero volts) is applied to the bit line BL0. このタイミングに対応するように、書き込み時のパルス電圧よりもパルス幅が小さく、値がVP/2よりも大きくVPよりも小さい電圧を、ワード線WL0に印加する。 So as to correspond to this timing, a pulse width than the pulse voltage at the time of writing is reduced, the value is a voltage smaller than the larger VP than VP / 2, is applied to the word line WL0. これにより、メモリセルM111の抵抗変化素子の抵抗値に対応する電流が出力され、出力された電流値を検出して、情報「1」を読み出すことができる。 Thus, current corresponding to the resistance value of the resistance element of the memory cell M111 is output, by detecting the output current value can be read out information "1".

次に、メモリセルM122の読み出しサイクルにおいて、先のメモリセルM111の読み出しサイクルと同様の電圧を、ワード線WL1およびビット線BL1に印加する。 Next, in the read cycle of the memory cell M122, a similar voltage and the read cycle of the previous memory cell M111, it is applied to the word line WL1 and the bit line BL1. これにより、メモリセルM122の抵抗変化素子の抵抗値に対応する電流が出力され、出力された電流値を検出して、情報「0」を読み出すことができる。 Thus, current corresponding to the resistance value of the resistance element of the memory cell M122 is output, by detecting the output current value, it is possible to read information "0".

なお、本明細書では示していないが、半導体メモリにおいては一般に、不良のメモリセルを救済することを目的として、メモリセルと同一の構成を有する冗長救済用メモリセルが設けられている。 Although not shown herein, typically a semiconductor memory, for the purpose of repairing a defective memory cell, a memory cell is provided for redundancy relief has the same configuration as the memory cell. また、エラー訂正に用いるパリティビット用のメモリセルをメモリアレイの一部に用意したり、そのようなパリティビット用のメモリセルから構成されるメモリアレイを別途設けることもある。 Further, there is or prepared memory cells for parity bits used for error correction to a portion of the memory array, also be provided such parity bits separately memory array composed of memory cells. 本発明の素子を備えるメモリにおいても、このようなメモリセル、メモリアレイを別途設けてもよく、当該メモリセル、メモリアレイに、本発明の抵抗変化素子を用いることも可能である。 Even in a memory comprising a device of the present invention, such a memory cell, may be separately provided a memory array, the memory cells, the memory array, it is also possible to use a resistance element of the present invention.

図36は、本発明の素子を備えるメモリの構成の一例を示すブロック図である。 Figure 36 is a block diagram showing an example of a configuration of a memory comprising a device of the present invention.

図36に示すように、半導体メモリ400は、半導体基板401上に、CPU402、外部回路との間でデータの入出力処理を行う入出力回路403、所定の演算を実行する論理回路404、アナログ信号を処理するアナログ回路405、自己診断を行うためのBIST(Built In Self Test)回路406、SRAM407、ならびに、BIST回路406およびSRAM407と接続され、特定のアドレス情報を格納するための救済アドレス格納レジスタ408を備えている。 As shown in FIG. 36, a semiconductor memory 400, on the semiconductor substrate 401, CPU 402, input circuit 403 performs input and output processing of data with an external circuit, a logic circuit 404 for executing predetermined calculation, an analog signal analog circuitry 405 for processing, BIST for performing self-diagnosis (Built in self Test) circuit 406, SRAM 407, and is connected to the BIST circuit 406 and SRAM 407, save address for storing specific address information storage register 408 It is equipped with a.

救済アドレス格納レジスタ408は、図37に示すように、本発明の素子に相当する不揮発性記憶素子409と、記憶素子409に対して特定のアドレス情報を書き込むための書き込み回路410と、記憶素子409に書き込まれているアドレス情報を読み出すための読み出し回路411と、ラッチ回路412とを備えている。 The relief address storage register 408, as shown in FIG. 37, the nonvolatile memory element 409 corresponding to the device of the present invention, a write circuit 410 for writing specific address data to the storage device 409, storage device 409 a read circuit 411 for reading the address information written in the, and a latch circuit 412. メモリアレイに対しては、これらの回路がそれぞれ接続されて構成されていればよい。 For memory arrays, these circuits may be composed are connected respectively.

記憶素子409は、書込み回路410側への切替え部と、読出し回路411側への切替え部に接続されている。 Memory element 409, a switching unit to the write circuit 410 side, and is connected to the switching unit to the read circuit 411 side.

図37に示す例では、2層配線を用い、第1配線と第2配線との間に記憶素子409を配置した構成を示しているが、例えば、3層以上の多層配線とした上で、任意の配線間へ不揮発性記憶素子を配置したり、あるいは、必要に応じて複数の配線間に不揮発性記憶素子を配置したりしてもよい。 In the example shown in FIG. 37, using a two-layer wiring, on is shown a configuration of arranging the memory element 409 between the first and second lines, for example, that three or more layers of the multilayer wiring, or to place a non-volatile memory element to between any wires, or may be or to place a non-volatile memory element between a plurality of wires as needed.

次に、救済アドレス格納レジスタ408に対してアドレス情報の書き込みを行う手順について、図36、37を参照しながら説明する。 Next, a procedure of writing address information to the address storage register for redundancy 408 will be described with reference to FIG. 36 and 37.

最初に、BIST回路406は、診断指示信号TSTにより、SRAM407のメモリブロックの検査を実行する。 First, BIST circuit 406, the diagnosis instructing signal TST, to perform the inspection of the memory block of the SRAM 407. このメモリブロックの検査は、LSIの製造過程において、ならびに、LSIを実際のシステムに搭載した状態で、実施される。 Inspection of the memory block is the manufacturing process of LSI, and, in a state with an LSI in the actual system is carried out.

次に、BIST回路406によるメモリブロックの検査の結果、不良ビットが検出されると、BIST回路406は、書き込みデータ指示信号WDを救済アドレス格納レジスタ408へ出力する。 Next, a result of inspection of the memory block by the BIST circuit 406, when the defective bit is detected, the BIST circuit 406 outputs write data command signal WD to the relief address storage register 408. 書き込みデータ指示信号WDを受け取った救済アドレス格納レジスタ408は、対応する不良ビットのアドレス情報を救済アドレス格納レジスタに格納する。 The relief address storage register receiving a write data command signal WD 408 stores address information of a corresponding defective bit in the relief address storage register. アドレス情報の格納は、そのアドレス情報に対応するレジスタが備える抵抗変化素子の状態を、高抵抗化または低抵抗化することによって行われる。 Storing the address information, the state of the variable resistance element provided in the register corresponding to the address information is performed by high-resistance or low-resistance. このようにして、救済アドレス格納レジスタ408へのアドレス情報の書き込みが行われる。 In this way, the address data is written to the relief address storage register 408 is performed.

SRAM407へのアクセスが実行されると、それと同時に救済アドレス格納レジスタ408に書き込まれているアドレス情報が読み出される。 If access to SRAM407 is executed, the same is read address data written in the relief address storage register 408 simultaneously. このアドレス情報の読み出しは、抵抗変化素子の状態に応じた出力電流値を検出することにより行われる。 Reading of the address information is performed by detecting an output current value corresponding to the state of the variable resistance element. 救済アドレス格納レジスタ408から読み出されたアドレス情報と、アクセス先のアドレス情報とが一致する場合、SRAM407内に設けられている予備の冗長メモリセルへのアクセスが実行され、当該メモリセルへの情報の読み取りまたは書き込みが行われる。 And address information read out from the relief address storage register 408, when the access destination address information matches, access to the spare redundant memory cells provided in the SRAM407 is executed, the information to the memory cell the read or write is performed.

このような自己診断機能の実現により、メモリを製造する際の検査工程において、外部の高価なLSIテスタを用いる必要がなくなる。 The realization of such a self-diagnostic function, in the inspection step in manufacturing the memory, it is not necessary to use an external expensive LSI tester. また、検査時だけではなく、実際の使用により経時変化を起こした場合にも不良ビットの救済が可能となり、長期間に亘り、メモリの品質を保つことができる。 Further, not only the time of inspection, even when causing a change over time by actual use becomes possible remedy of the defective bit, over a long period of time, it is possible to maintain the quality of the memory.

本発明の素子を備えるメモリは、製造工程において1回のみ情報を書き込む場合と、製品出荷後に繰り返し情報を書き換える場合との何れにも対応することができる。 Memory comprising a device of the present invention, a case of writing information only once in the manufacturing process, it is possible to cope with any of the case of rewriting the information repeatedly after shipment.

以下、実施例によって本発明をより詳細に説明する。 The following examples illustrate the invention in more detail. 本発明は、以下に示す実施例に限定されない。 The present invention is not limited to the following examples.

(実施例1) (Example 1)
実施例1では、図1に示す構造を有する抵抗変化素子1を作製し、その抵抗変化特性を評価した。 In Example 1, to produce a variable resistance element 1 having the structure shown in FIG. 1, to evaluate its resistance change characteristic. 素子1は、図11〜19に示す方法に基づいて作製した。 Element 1 was manufactured based on the method shown in FIG. 11-19. また、鉄酸化物(Fe−O)からなる抵抗変化部12とし、当該抵抗変化部は、Fe 34からなる母材を酸化処理して形成した。 Further, the resistance change portion 12 made of an iron oxide (Fe-O), the variable resistance region is formed by oxidizing a base material consisting of Fe 3 O 4.

最初に、表面にTEOS膜(SiO 2膜)が形成された基板10の表面に、基板10に埋め込まれる(ただし表面は露出する)ように、Cuを主成分とする帯状の下部配線電極17を形成した。 First, the surface of the TEOS film (SiO 2 film) substrate 10 which is formed on the surface, to be embedded in the substrate 10 (although the surface is exposed), a strip of the lower wiring electrode 17 mainly composed of Cu the formed. 下部配線電極17は、標準的なCuダマシンプロセスを用いて形成し、下部配線電極17の底面および側面を含む表面には、Ta/TaNの多層膜を配置した。 Lower wiring electrode 17 is formed using a standard Cu damascene process, a surface including the bottom and side surfaces of the lower wiring electrode 17 was disposed a multilayer film of Ta / TaN. 下部配線電極17の配線幅は1μmとした。 Wiring width of the lower wiring electrode 17 was set to 1 [mu] m.

次に、絶縁膜14としてTEOS膜と、導電膜21としてPt膜とを交互に積層した積層体を、基板10および下部配線電極17上に形成した。 Then, a TEOS film as the insulating film 14, the laminated body of alternately laminated Pt film as the conductive film 21 was formed on the substrate 10 and the lower wiring electrode 17. TEOS膜の厚さは500nm、Pt膜の厚さは50nmとし、Pt膜の積層数は4とした。 The thickness of the TEOS film was 500 nm, the thickness of the Pt film and 50 nm, the number of stacked Pt film was 4. Pt膜は、マグネトロンスパッタリング法により、圧力0.7Paのアルゴン雰囲気下において、基板温度を27℃、印加電力を100Wとして作製した。 Pt film, by a magnetron sputtering method, in argon atmosphere at a pressure of 0.7 Pa, a substrate temperature of 27 ° C., the applied power was produced as 100W.

次に、絶縁膜14と導電膜21との積層体を微細加工して、導電膜21から第1の電極11を形成した。 Next, the laminate of the insulating film 14 and the conductive film 21 is micromachined to form the first electrode 11 from the conductive film 21. 多層膜の微細加工には、標準的なリソグラフィー法およびエッチング法を用い、第1の電極11の形状は、基板10の主面に垂直な方向から見て、下部配線電極17と直交する帯状とした。 The microfabrication of the multilayer film, using standard lithography and etching, the shape of the first electrode 11, as viewed from a direction perpendicular to the main surface of the substrate 10, a strip perpendicular to the lower wiring electrode 17 did. 第1の電極11の配線幅は5μmとした。 Wiring width of the first electrode 11 was set to 5 [mu] m.

次に、絶縁材料として厚さ1500nmのTEOS膜を堆積させた後、堆積させた絶縁材料をCMP法により平坦化して、絶縁層22を形成した。 Then, after depositing a TEOS film having a thickness of 1500nm as the insulating material, the deposited insulating material is planarized by a CMP method to form an insulating layer 22.

次に、基板10の主面に垂直な方向から見て、下部配線電極17と第1の電極11とが交差する部分に、下部配線電極17が露出するように円柱状の開口部23(0.4μmφ)を形成した。 Then, seen from the direction perpendicular to the main surface of the substrate 10, the portion where the lower wiring electrode 17 and the first electrode 11 intersect, cylindrical opening 23 so as to expose the lower wiring electrode 17 (0 .4μmφ) was formed.

次に、形成した開口部23の内部に、抵抗変化材料の母材としてFe 34を堆積させた。 Then, inside of the formed opening 23 was deposited Fe 3 O 4 as a base material of the resistance change material. Fe 34の堆積は、ターゲットとしてFeO 0.75を用いたマグネトロンスパッタリング法により、圧力0.6Paのアルゴン雰囲気下において、基板10の温度を室温〜400℃の範囲(主に300℃)とし、印加電力をRF100Wとして行った。 Deposition of Fe 3 O 4 is by a magnetron sputtering method using FeO 0.75 as a target, under an argon atmosphere at a pressure of 0.6 Pa, the temperature of the substrate 10 in the range of room temperature to 400 ° C. (mainly 300 ° C.), applied power was carried out with the RF100W the. 母材の堆積にあたっては、開口部23の側面には母材を堆積させるが、開口部23が母材で充填されないように留意した。 During the deposition of the base material, the side surface of the opening 23 is to deposit a preform, opening 23 is taken not filled with the base material. 堆積させた母材の比抵抗は5〜50mΩcm(典型的には10mΩcm)程度であり、この比抵抗値、ならびにX線回折法、赤外吸収法、ラマン分光法などの評価手法により、当該母材がFe 34であることを確認した。 Resistivity of the deposited allowed preform is about 5~50Emuomegacm (typically 10mΩcm is), the specific resistance value, and X-ray diffractometry, infrared absorption method, the evaluation method such as Raman spectroscopy, the mother wood was confirmed to be is Fe 3 O 4. 続いて、酸化雰囲気下における熱処理(300℃、1分)により、堆積させた母材を酸化処理した後、開口部23の底面および絶縁層22上に堆積した酸化後の母材をドライエッチングにより除去して、鉄酸化物からなる円筒状の抵抗変化部12を、開口部23内に形成した。 Subsequently, a heat treatment (300 ° C., 1 min) in an oxidizing atmosphere by, after the base material has been deposited and oxidized, the base material after the oxidation deposited on the bottom surface and the insulating layer 22 of the opening 23 by dry etching removing, a cylindrical resistance change portion 12 made of an iron oxide was formed in the opening 23. 抵抗変化部12の膜厚は20nmであった。 The film thickness of the variable resistance regions 12 was 20 nm. 抵抗変化部12の組成は、Fe 34のベタ膜に対する同条件での酸化処理の結果から、FeO X1 (3/2≧X1>4/3)と推定された。 The composition of the resistance change unit 12, the result of the oxidation treatment in the same conditions for the solid film of Fe 3 O 4, was estimated as FeO X1 (3/2 ≧ X1 > 4/3).

次に、開口部23の内部を充填するように、導電性材料25として、Pt/TaN/Wの積層膜を堆積させ、絶縁層22上に堆積した導電性材料25をCMP法により除去して、円筒状の抵抗変化部12の内部に充填されたプラグ状の第2の電極13とした。 Then, so as to fill the inside of the opening 23, as the conductive material 25 is deposited a laminate film of Pt / TaN / W, a conductive material 25 deposited on the insulating layer 22 are removed by CMP and a second electrode 13 plug-like filled in the cylindrical variable resistance regions 12. 上記積層膜におけるPt膜の厚さは10nm、TaN膜の厚さは20nmとし、Wは、Pt膜およびTaN膜の堆積に続き、残存する空間を充填するように堆積させた。 The thickness of the Pt film in the laminated film is 10 nm, the thickness of the TaN film is a 20 nm, W is followed by deposition of the Pt film and the TaN film was deposited so as to fill a space remaining.

次に、下部配線電極17が伸長する方向と同じ方向に伸長する帯状の上部配線電極16を、TaNにより形成し、図1に示すような抵抗変化素子1(サンプル1)とした。 Next, the strip-shaped upper wire electrode 16 extending in the same direction as the lower wiring electrode 17 is extended, is formed by TaN, and the resistance change element 1 as shown in FIG. 1 (Sample 1). 上部配線電極16の厚さは50nm、配線幅は5μmとした。 The thickness of the upper wiring electrode 16 is 50 nm, the wiring width was 5 [mu] m.

このように作製したサンプル1の電気的特性を評価したところ、非線形のバイアス電圧印加性を示した。 Evaluation of the electrical properties of the sample 1 thus produced showed a bias voltage application of nonlinear. これは、抵抗変化部12を構成する鉄酸化物がn形半導体であり、抵抗変化部12と、高い仕事関数を有するPtからなる第1の電極11との接触がショットキー的であることが原因ではないかと推定された。 This iron oxide constituting the variable resistance region 12 is n-type semiconductor, the resistance change portion 12, that contact between the first electrode 11 made of Pt having a high work function is Schottky manner It was estimated to be or not the cause.

次に、サンプル1に対して、図31に示すパルス状の電圧を印加して、その抵抗変化比を評価した。 Next, the sample 1, by applying a pulse voltage shown in FIG. 31, to evaluate its resistance change ratio. 抵抗変化比の評価は、以下のように行った。 Evaluation of the resistance change ratio, was carried out as follows. パルスジェネレータを用いて、サンプル1の第1の電極11と下部配線電極17との間に、リセット電圧として1V、セット電圧として2.5V、リード電圧として0.05Vの正バイアス電圧を印加した。 By using a pulse generator, between the first electrode 11 and the lower wiring electrode 17 of the sample 1 was 1V, as a set voltage 2.5V, a positive bias voltage of 0.05V as the read voltage is applied as a reset voltage. 各電圧のパルス幅は10ms(ミリ秒)とし、セット電圧を印加した後のサンプル1の電気抵抗値、および、リセット電圧を印加した後のサンプル1の電気抵抗値を、リード電圧の印加によるサンプル1の出力電流値から求めた。 The pulse width of each voltage was set to 10 ms (milliseconds), the electric resistance value of the sample 1 after applying the set voltage, and the electrical resistance value of the sample 1 after applying the reset voltage, the sample due to the application of the read voltage obtained from the first output current value. 一方の電気抵抗値が、サンプル1の高抵抗状態を反映する値となり、他方の電気抵抗値が、サンプル1の低抵抗状態を反映する値となる。 One of the electrical resistance value becomes the value reflecting the high resistance state of the sample 1, the other electrical resistance becomes a value reflecting the low resistance state of the sample 1. ここで、上記のようにして求めたサンプル1の高抵抗状態の電気抵抗値をR HIGH 、サンプル1の低抵抗状態の電気抵抗値をR LOWとし、以下の式から抵抗変化比を求めた。 Here, the electric resistance value in the high resistance state of the sample 1 obtained as described above R HIGH, the electrical resistance value in the low resistance state of the sample 1 and R LOW, calculated resistance change ratio from the following equation.
[抵抗変化比]=(R HIGH −R LOW )/R LOW [Resistance variation ratio] = (R HIGH -R LOW) / R LOW

評価の結果、サンプル1は、10倍以上の抵抗変化比、ならびに1000回以上の書き込み繰り返し性能、および500時間以上の保持特性(R High /R LOW保持特性)を示した。 Results of the evaluation, the sample 1 showed 10 times or more the resistance change ratio, as well as 1000 times or more write repeatability, and 500 hours or more retention characteristics (R High / R LOW retention characteristics). なお、書き込み繰り返し性能とは、セット動作とリセット動作を1サイクルとして繰り返した際の動作可否を評価した特性であり、保持特性とは、R HighおよびR LOWの状態にある素子を常温下に保持したときに、素子の抵抗値の変化が初期値の25%以内に保持されている時間により評価した特性である。 Note that the write repetition performance, a characteristic of the evaluation of the operation whether the time of repeated set operation and a reset operation as one cycle, and the holding characteristics, a device in the state of R High and R LOW to room temperature retention when a characteristics evaluated by the time held within 25% of change in the initial value of the resistance value of the element.

評価結果を以下の表1に示す。 The evaluation results are shown in Table 1 below.

これとは別に、リセット電圧として1.5Vの正バイアス電圧、セット電圧として2.5Vの負バイアス電圧、リード電圧として0.05Vの正バイアス電圧を印加して、サンプル1のバイポーラ動作の検証も行った。 Alternatively, a positive bias voltage of 1.5V as the reset voltage, a negative bias voltage of 2.5V as a set voltage, by applying a positive bias voltage of 0.05V as the read voltage, verified for bipolar operation of the sample 1 went. 各電圧のパルス幅は100ns(ナノ秒)とした。 The pulse width of each voltage was 100 ns (nanoseconds). この動作により、サンプル1の抵抗変化比を上記と同様にして求めたところ、サンプル1は、10倍以上の抵抗変化比、ならびに1000回以上の書き込み繰り返し性能、および500時間以上の保持特性を示した。 This operation, when the resistance change ratio of the sample 1 was determined in the same manner as above, the sample 1 is 10 times or more the resistance change ratio, as well as 1000 times or more write repeatability, and 500 hours or more retention characteristics shown It was.

(実施例2) (Example 2)
実施例2では、第1の電極11(導電膜21)としてPt膜の代わりにTaN膜を用いた以外は実施例1と同様にして、図1に示す構造を有する抵抗変化素子1(サンプル2)を作製した。 In Example 2, except for using the TaN film in place of the Pt film as a first electrode 11 (conductive film 21) in the same manner as in Example 1, the resistance variable element having a structure shown in FIG. 1 1 (Sample 2 ) was prepared.

TaN膜は、Taをターゲットとして用いたマグネトロンスパッタリング法により、圧力0.1Paの窒素−アルゴン混合雰囲気下(窒素:アルゴン(体積比)=約4:1)において、基板温度を0〜400℃の範囲(主に350℃)とし、印加電力をDC4kWとして作製した。 TaN film by a magnetron sputtering method using Ta as a target, pressure 0.1Pa nitrogen - argon mixed atmosphere (nitrogen: argon (volume ratio) = about 4: 1) at, 0 to 400 ° C. The substrate temperature the range (mainly 350 ° C.), the applied electric power was produced as DC4kW.

サンプル2の抵抗変化比、書き込み繰り返し性能および保持特性を、実施例1と同様に評価したところ、サンプル2は、10倍以上の抵抗変化比、ならびに1000回以上の書き込み繰り返し性能、および500時間以上の保持特性を示した。 The resistance change ratio of the sample 2, the write repetition performance and retention properties, was evaluated in the same manner as in Example 1, Sample 2, 10 times or more the resistance change ratio, as well as 1000 times or more write repeatability, and 500 hours or more It showed retention characteristics.

評価結果を以下の表2に示す。 Evaluation results are shown in Table 2 below.

(実施例3) (Example 3)
実施例3では、鉄酸化物の代わりにタンタル酸化物(Ta−O)からなる抵抗変化部12とした以外は実施例1と同様にして、図1に示す構造を有する抵抗変化素子1(サンプル3)を作製した。 In Example 3, except that the resistance change portion 12 made of tantalum oxide (Ta-O) in place of the iron oxide in the same manner as in Example 1, the resistance variable element 1 (sample having the structure shown in FIG. 1 3) was prepared.

抵抗変化部12は、開口部23内部へのタンタル酸化物の堆積によって形成した。 Variable resistance regions 12 were formed by deposition of tantalum oxide into the inner opening 23. タンタル酸化物は、TaをターゲットとするRFマグネトロンスパッタリング法により、圧力0.2〜5Paの酸素−アルゴン混合雰囲気下(酸素の流量比が0.1〜10体積%)において、基板温度を20〜400℃の範囲(主に300℃)とし、印加電力を150〜300Wとして堆積させた。 Tantalum oxide, the RF magnetron sputtering method targeting the Ta, oxygen pressure 0.2~5Pa - in an argon mixed atmosphere (flow rate ratio of oxygen is 0.1 to 10% by volume), 20 a substrate temperature in the range of 400 ° C. (mainly 300 ° C.), was deposited applied power as 150~300W. この堆積により形成した抵抗変化部12の膜厚は20nmであった。 The film thickness of the variable resistance regions 12 formed by the deposition was 20 nm. また、抵抗変化部12の組成は、同条件において平板上に堆積させたTa酸化物の組成を評価した結果から、酸素含有率(O/(Ta+O))にして0.5〜0.7程度であると推定された。 Further, the composition of the resistance change portion 12, the result of evaluating the composition of Ta oxide deposited on a flat plate under the same conditions, about 0.5 to 0.7 in the oxygen content (O / (Ta + O)) It was estimated to be.

サンプル3の抵抗変化比、書き込み繰り返し性能および保持特性を、実施例1と同様に評価したところ、サンプル3は、10倍以上の抵抗変化比、ならびに1000回以上の書き込み繰り返し性能、および500時間以上の保持特性を示した。 The resistance change ratio of the sample 3, the write repetition performance and retention properties, was evaluated in the same manner as in Example 1, Sample 3, 10 times or more the resistance change ratio, as well as 1000 times or more write repeatability, and 500 hours or more It showed retention characteristics.

評価結果を以下の表3に示す。 The evaluation results are shown in Table 3 below.

これとは別に、リセット電圧として1.5Vの正バイアス電圧、セット電圧として2.5Vの負バイアス電圧、リード電圧として0.05Vの正バイアス電圧を印加して、サンプル3のバイポーラ動作の検証も行った。 Alternatively, a positive bias voltage of 1.5V as the reset voltage, a negative bias voltage of 2.5V as a set voltage, by applying a positive bias voltage of 0.05V as the read voltage, verified for bipolar operation of the sample 3 went. 各電圧のパルス幅は100ns(ナノ秒)とした。 The pulse width of each voltage was 100 ns (nanoseconds). この動作により、サンプル3の抵抗変化比を上記と同様にして求めたところ、サンプル3は、10倍以上の抵抗変化比、ならびに1000回以上の書き込み繰り返し性能、および500時間以上の保持特性を示した。 This operation, when the resistance change ratio of the sample 3 was determined in the same manner as above, the sample 3 is 10 times or more the resistance change ratio, as well as 1000 times or more write repeatability, and 500 hours or more retention characteristics shown It was.

(実施例4) (Example 4)
実施例4では、鉄酸化物の代わりにタンタル酸化物(Ta−O)からなる抵抗変化部12とした以外は実施例2と同様にして、図1に示す構造を有する抵抗変化素子1(サンプル4)を作製した。 In Example 4, except that the resistance change portion 12 made of tantalum oxide (Ta-O) in place of the iron oxide in the same manner as in Example 2, the resistance variable element 1 (sample having the structure shown in FIG. 1 4) was prepared.

抵抗変化部12は、開口部23の内部に、抵抗変化材料の母材としてTaNを堆積させた後、堆積させたTaNを酸化処理して形成した。 Variable resistance regions 12, inside the opening 23, after the TaN deposited as a base material of the variable resistance material, a TaN deposited was formed by oxidation treatment.

母材であるTaNは、Taをターゲットとして用いたマグネトロンスパッタリング法により、圧力0.1Paの窒素−アルゴン混合雰囲気下(窒素:アルゴン(体積比)=約4:1)において、基板温度を0〜400℃の範囲(主に350℃)とし、印加電力をDC4kWとして、開口部23の内部に堆積させた。 TaN which is a base material, by a magnetron sputtering method using Ta as a target, the nitrogen pressure 0.1 Pa - argon mixed atmosphere (nitrogen: argon (volume ratio) = about 4: 1), the 0 substrate temperature in the range of 400 ° C. (mainly 350 ° C.), the applied power as DC4kW, was deposited on the inside of the opening 23.

次に、プラズマ酸化(250℃、60秒)により、堆積させたTaNを酸化処理して、タリウム酸化物からなる抵抗変化部12とした。 Next, plasma oxidation (250 ° C., 60 sec) by the deposited TaN by oxidizing and the resistance change portion 12 made of thallium oxide. 形成した抵抗変化部12の膜厚は1〜5nmであった。 Thickness of the formed resistance change portion 12 was 1 to 5 nm. また、抵抗変化部12の組成は、TaNのベタ膜に対する同条件での酸化処理の結果から、酸素含有率(O/(Ta+O))にして0.5〜0.7程度であると推定された。 The composition of the resistance change unit 12, the result of the oxidation treatment in the same conditions for the solid film of TaN, is estimated to be about 0.5 to 0.7 in the oxygen content (O / (Ta + O)) It was.

サンプル4の抵抗変化比、書き込み繰り返し性能および保持特性を、実施例1と同様に評価したところ、サンプル4は、10倍以上の抵抗変化比、ならびに1000回以上の書き込み繰り返し性能、および500時間以上の保持特性を示した。 The resistance change ratio of the sample 4, the write repetition performance and retention properties, was evaluated in the same manner as in Example 1, Sample 4, 10 times or more the resistance change ratio, as well as 1000 times or more write repeatability, and 500 hours or more It showed retention characteristics.

評価結果を以下の表4に示す。 The evaluation results are shown in Table 4 below.

(実施例5) (Example 5)
実施例5では、第1の電極11を構成する材料、および、抵抗変化部12を構成する材料を変化させて、図1に示す構造を有する抵抗変化素子1(サンプル5−1〜5−3)を作製し、その抵抗変化特性を評価した。 In Example 5, the material constituting the first electrode 11, and, with the material constituting the resistance change unit 12 is changed, the variable resistance element 1 having the structure shown in FIG. 1 (Sample 5-1 to 5-3 ) was prepared, to evaluate its resistance change characteristic. サンプル5−1〜5−3の各サンプルは、基本的に実施例1と同様にして作製した。 Each sample in the sample 5-1 to 5-3 were prepared in the same manner basically as Example 1.

各サンプルにおける第1の電極11を構成する材料と、抵抗変化部12を構成する材料との組み合わせは、以下の通りである。 The combination of the material constituting the first electrode 11 in each sample, the material constituting the resistance change unit 12 is as follows.
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− -----------------------------------
サンプル5−1 TiN(第1の電極) Ti−O(抵抗変化部) Sample 5-1 TiN (first electrode) Ti-O (resistance change portion)
サンプル5−2 TaN(第1の電極) W−O(抵抗変化部) Sample 5-2 TaN (a first electrode) W-O (resistance change portion)
サンプル5−3 Pt(第1の電極) Hf−O(抵抗変化部) Sample 5-3 Pt (first electrode) Hf-O (resistance change portion)
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− -----------------------------------

TiN膜は、Tiをターゲットとするマグネトロンスパッタリング法により、圧力0.1Paの窒素−アルゴン混合雰囲気下(窒素:アルゴン(体積比)=約4:1)において、基板温度を20〜400℃の範囲(主に150℃)とし、印加電力をDC4kWとして作製した。 TiN film by a magnetron sputtering method targeting the Ti, nitrogen pressure 0.1 Pa - argon mixed atmosphere (nitrogen: argon (volume ratio) = about 4: 1) in the range of the substrate temperature of 20 to 400 ° C. (mostly 0.99 ° C.) and the applied electric power was produced as DC4kW.

TaN膜は、Taをターゲットとするマグネトロンスパッタリング法により、圧力0.1Paの窒素−アルゴン混合雰囲気下(窒素:アルゴン(体積比)=約4:1)において、基板温度を0〜400℃の範囲(主に350℃)とし、印加電力をDC4kWとして作製した。 TaN film by a magnetron sputtering method to target Ta, nitrogen pressure 0.1 Pa - argon mixed atmosphere (nitrogen: argon (volume ratio) = about 4: 1) in the range of the substrate temperature of 0 to 400 ° C. (mostly 350 ° C.) and the applied electric power was produced as DC4kW.

Pt膜は、マグネトロンスパッタリング法により、圧力0.7Paのアルゴン雰囲気下において、基板温度を27℃とし、印加電力を100Wとして作製した。 Pt film, by a magnetron sputtering method, in argon atmosphere at a pressure of 0.7 Pa, a substrate temperature of 27 ° C., the applied power was produced as 100W.

Ti−O(チタン酸化物)は、Tiをターゲットとするマグネトロンスパッタリング法により、圧力0.2〜5Paの酸素−アルゴン混合雰囲気下(酸素の流量比にして0.1〜10体積%)において、基板温度を20〜400℃の範囲(主に300℃)とし、印加電力をRF150−300Wとして堆積させた。 Ti-O (titanium oxide) is by a magnetron sputtering method targeting the Ti, oxygen pressure 0.2~5Pa - in an argon mixed atmosphere (0.1 to 10 vol% in the flow ratio of oxygen), the substrate temperature in the range of 20 to 400 ° C. (mainly 300 ° C.), was deposited applied power as RF150-300W. 堆積させたチタン酸化物の組成は、同条件において平板上に堆積させたチタン酸化物の組成を評価した結果から、TiO X2 (0.5≦X2<2)と推定された。 The composition of the titanium oxide deposited from the results of evaluating the composition of titanium oxide deposited on a flat plate under the same conditions, was estimated to TiO X2 (0.5 ≦ X2 <2 ).

W−O(タングステン酸化物)は、Wをターゲットとするマグネトロンスパッタリング法により、圧力0.2〜5Paの酸素−アルゴン混合雰囲気下(酸素の流量比にして0.1〜10体積%)において、基板温度を20〜400℃の範囲(主に300℃)とし、印加電力をRF150−300Wとして堆積させた。 W-O (tungsten oxide) is by a magnetron sputtering method using W as a target, oxygen pressure 0.2~5Pa - in an argon mixed atmosphere (0.1 to 10 vol% in the flow ratio of oxygen), the substrate temperature in the range of 20 to 400 ° C. (mainly 300 ° C.), was deposited applied power as RF150-300W. 堆積させたタングステン酸化物の組成は、同条件において平板上に堆積させたタングステン酸化物の組成を評価した結果から、WO X6 (0.5≦X6<3)と推定された。 The composition of the tungsten oxide deposited from the results of evaluating the composition of tungsten oxide deposited on a flat plate under the same conditions, was estimated to WO X6 (0.5 ≦ X6 <3 ).

Hf−O(ハフニウム酸化物)は、Hfをターゲットとするマグネトロンスパッタリング法により、圧力0.2〜5Paの酸素−アルゴン混合雰囲気下(酸素の流量比にして0.1〜10体積%)において、基板温度を20〜400℃の範囲(主に300℃)とし、印加電力をRF150−300Wとして堆積させた。 Hf-O (hafnium oxide) is by a magnetron sputtering method targeting the Hf, oxygen pressure 0.2~5Pa - in an argon mixed atmosphere (0.1 to 10 vol% in the flow ratio of oxygen), the substrate temperature in the range of 20 to 400 ° C. (mainly 300 ° C.), was deposited applied power as RF150-300W. 堆積させたハフニウム酸化物の組成は、同条件において平板上に堆積させたハフニウム酸化物の組成を評価した結果から、HfO X7 (0.5≦X7<2)と推定された。 The composition of hafnium oxide deposited from the results of evaluating the composition of a hafnium oxide deposited on a flat plate under the same conditions, was estimated at HfO X7 (0.5 ≦ X7 <2 ).

サンプル5−1〜5−3の抵抗変化比、書き込み繰り返し性能および保持特性を、実施例1と同様に評価したところ、サンプル5−1〜5−3は、いずれも、10倍以上の抵抗変化比、ならびに100回以上の書き込み繰り返し性能、および100時間以上の保持特性を示した。 The resistance change ratio of a sample 5-1 to 5-3, the write repetition performance and retention properties, was evaluated in the same manner as in Example 1, samples 5-1 to 5-3 are each, 10 times or more the resistance change ratio, and 100 times more write repeatability, and showed 100 hours or more retention characteristics.

評価結果を以下の表5に示す。 The evaluation results are shown in Table 5 below.

(実施例6) (Example 6)
実施例1で作製したサンプル1を、マトリクス状(8×8)に配列して64ビットのメモリアレイを構築し、当該メモリの動作確認を行ったところ、ランダムアクセス型の半導体メモリとしての動作を確認できた。 Sample 1 prepared in Example 1, and arranged in a matrix (8 × 8) Constructs a 64-bit memory array, was subjected to operation check of the memory, the operation as a random access type semiconductor memory It could be confirmed.

本発明によれば、抵抗変化部の形成プロセスの負荷が低減されながら、素子のさらなる微細化および高集積化に対応できる新たな構造を有する抵抗変化素子を提供できる。 According to the present invention, while the load of the forming process of the variable resistance region is reduced, it is possible to provide a variable resistance element having a new structure that can cope with further miniaturization and high integration of devices.

本発明の抵抗変化素子は種々の電子デバイスに応用でき、当該電子デバイスとしては、例えば、情報通信端末、デジタル家電などに使用される不揮発性メモリ、スイッチング素子、センサ、画像表示装置などが挙げられる。 Resistance element of the present invention can be applied to various electronic devices, As the electronic device, for example, the information communication terminal, a non-volatile memory, such as those used in digital home appliances, switching elements, sensors, image display device and the like .

本発明の抵抗変化素子の一例を模式的に示す断面図である。 An example of a resistance element of the present invention is a cross-sectional view schematically showing. 図1に示す抵抗変化素子をその上面から見た平面図である。 The variable resistance element shown in FIG. 1 is a plan view seen from the top. 本発明の抵抗変化素子の別の一例を模式的に示す断面図である。 Another example of the variable resistance element of the present invention is a cross-sectional view schematically showing. 本発明の抵抗変化素子の別の一例を模式的に示す断面図である。 Another example of the variable resistance element of the present invention is a cross-sectional view schematically showing. 図4に示す抵抗変化素子をその上面から見た平面図である。 The variable resistance element shown in FIG. 4 is a plan view from the top. 2以上の本発明の抵抗変化素子をアレイ状に配列した状態を模式的に示す断面図である。 2 or more state variable resistance element are arranged in an array of the present invention is a cross-sectional view schematically showing. 図6に示す配列の状態を、素子の上面から見た平面図である。 The state of the sequence shown in FIG. 6 is a plan view seen from the upper surface of the element. 2以上の本発明の抵抗変化素子を行列状(マトリクス状)に配列した状態を模式的に示す平面図である。 2 or more states having an array of variable resistance element in a matrix (matrix) of the present invention is a plan view schematically showing. 図8に示す配列の状態の等価回路を示す図である。 Is a diagram showing an equivalent circuit of the state of the sequence shown in FIG. 本発明の抵抗変化素子の別の一例を模式的に示す平面図である。 Another example of the variable resistance element of the present invention is a plan view schematically showing. 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 An example of a method of manufacturing the resistance element of the present invention is a process diagram schematically showing. 図11の工程に続く工程を示す図である。 It is a diagram illustrating a step that follows the step of FIG. 図12の工程に続く工程を示す図である。 Is a diagram illustrating a step that follows the step of FIG. 12. 図13の工程に続く工程を示す図である。 Is a diagram illustrating a step that follows the step of FIG. 13. 図14の工程に続く工程を示す図である。 Is a diagram illustrating a step that follows the step of FIG. 14. . 図15の工程に続く工程を示す図である。 Is a diagram illustrating a step that follows the step of FIG. 15. 図16の工程に続く工程を示す図である。 Is a diagram illustrating a step that follows the step of FIG. 16. 図17の工程に続く工程を示す図である。 Is a diagram illustrating a step that follows the step of FIG. 17. 図18の工程に続く工程を示す図である。 Is a diagram illustrating a step that follows the step of FIG. 18. 本発明の抵抗変化素子の別の一例を模式的に示す断面図である。 Another example of the variable resistance element of the present invention is a cross-sectional view schematically showing. 本発明の抵抗変化素子の製造方法の別の一例を模式的に示す工程図である。 Another example of the method of manufacturing the resistance element of the present invention is a process diagram schematically showing. 図21の工程に続く工程を示す図である。 Is a diagram illustrating a step that follows the step of FIG. 21. 図22の工程に続く工程を示す図である。 Is a diagram illustrating a step that follows the step of FIG. 22. 図23の工程に続く工程を示す図である。 Is a diagram illustrating a step that follows the step of FIG. 23. 図24の工程に続く工程を示す図である。 Is a diagram illustrating a step that follows the step of FIG. 24. 図25の工程に続く工程を示す図である。 Is a diagram illustrating a step that follows the step of FIG. 25. 図26の工程に続く工程を示す図である。 Is a diagram illustrating a step that follows the step of FIG. 26. 図27の工程に続く工程を示す図である。 Is a diagram illustrating a step that follows the step of FIG. 27. 図28の工程に続く工程を示す図である。 Is a diagram illustrating a step that follows the step of FIG. 28. 本発明の抵抗変化素子における情報の読み出し方法の一例を説明するための図である。 It is a diagram for explaining an example of the information reading method in the resistive element of the present invention. 本発明の抵抗変化素子における情報の書き込みおよび読み出し方法の一例を説明するための図である。 It is a diagram for explaining an example of writing and reading method information of the variable resistance element of the present invention. 本発明の抵抗変化素子を備えるメモリアレイの一例を示す模式図である。 Is a schematic view showing an example of a memory array comprising a variable resistance element of the present invention. 本発明の抵抗変化素子を備えるメモリアレイの一例を示す模式図である。 Is a schematic view showing an example of a memory array comprising a variable resistance element of the present invention. 本発明の抵抗変化素子を備えるメモリの構成の一例を模式的に示すブロック図である。 An example of a configuration of a memory comprising a resistance element of the present invention is a block diagram schematically showing. 図34に示すメモリの動作例を示すタイミングチャートである。 Is a timing chart showing an example of the operation of the memory shown in FIG. 34. 本発明の抵抗変化素子を備えるメモリの構成の別の一例を模式的に示すブロック図である。 Another example of the structure of a memory provided with a resistance element of the present invention is a block diagram schematically showing. 図36に示すメモリの救済アドレス格納レジスタの構成の一例を模式的に示すブロック図である。 An example of a configuration of a relief address storage register of the memory shown in FIG. 36 is a block diagram schematically showing.

符号の説明 DESCRIPTION OF SYMBOLS

1、1a 抵抗変化素子 2 素子群 3 素子群 10 基板 11 第1の電極 12 抵抗変化部 13 第2の電極 14 絶縁膜 15 積層体 16 上部配線電極 17 下部配線電極 18 非線形導電膜 21 導電膜 22 絶縁層 23 開口部 24 抵抗変化材料 25 導電性材料 32 ビット線 33 ワード線 35、35a、35b、35c パストランジスタ 37 参照素子群 91 (素子1からの)出力 92a、92b 負帰還増幅回路 93 (負帰還増幅回路92aからの)出力 94 参照素子 95 (参照素子94からの)出力 96 (負帰還増幅回路92bからの)出力 97 差動増幅回路 98 (差動増幅回路97からの)出力信号 100 メモリアレイ 200 半導体メモリ 201 メモリ本体部 202 メモリアレイ 203 行選択回路/ドライバ 2 1,1a variable resistance element 2 element group 3 element group 10 substrate 11 first electrode 12 variable resistance portion 13 and the second electrode 14 insulating film 15 laminated body 16 upper wiring electrode 17 lower wiring electrode 18 linear conductive film 21 a conductive film 22 insulating layer 23 openings 24 variable resistance material 25 conductive material 32 bit lines 33 word lines 35, 35a, 35b, (from element 1) 35c pass transistor 37 reference element group 91 outputs 92a, 92b negative feedback amplifier circuit 93 (negative feedback amplifier circuit 92a from) from the output 94 reference element 95 (see element 94) from the output 96 (negative feedback amplifying circuit 92b) output 97 the differential amplifier circuit 98 (from the differential amplifier circuit 97) output signal 100 memory array 200 semiconductor memory 201 memory main section 202 memory array 203 row selection circuit / driver 2 4 列選択回路/ドライバ 205 書き込み回路 206 センスアンプ 207 データ入出力回路 208 アドレス入力回路 209 制御回路 400 半導体メモリ 401 半導体基板 402 CPU 4 column selection circuit / driver 205 write circuit 206 sense amplifier 207 data input-output circuit 208 address input circuit 209 control circuit 400 semiconductor memory 401 a semiconductor substrate 402 CPU
403 入出力回路 404 論理回路 405 アナログ回路 406 BIST回路 407 SRAM 403 input-output circuit 404 logic circuit 405 analog circuit 406 BIST circuit 407 SRAM
408 救済アドレス格納レジスタ 409 不揮発性記憶素子 410 書き込み回路 411 読み出し回路 412 ラッチ回路 408 relief address storage register 409 nonvolatile memory element 410 write circuit 411 readout circuit 412 latch circuit

Claims (31)

  1. 基板と、前記基板上に配置された第1の電極および第2の電極と、前記第1および第2の電極の間に配置された抵抗変化部と、を含み、 Comprising: a substrate, a first electrode and a second electrode disposed on the substrate, and a resistance change portion disposed between said first and second electrodes,
    前記第1および第2の電極の間の電気抵抗値が異なる2以上の状態が存在し、 Electrical resistance exist two or more different states between said first and second electrodes,
    前記第1および第2の電極を介して前記抵抗変化部に駆動電圧または電流を印加することにより、前記2以上の状態から選ばれる1つの状態から他の状態へと変化する抵抗変化素子であって、 By applying a driving voltage or current to said variable resistance region through the first and second electrodes, there in the resistance variable element which changes from one state selected from the two or more state to another Te,
    前記第1の電極と絶縁膜との積層構造を有する積層体が、前記基板上に配置され、 Laminate having a laminated structure of the first electrode and the insulating film is disposed on the substrate,
    前記抵抗変化部は、その側面が前記第1の電極および前記絶縁膜の双方の側面に接するように、前記積層体と接しており、 Wherein the resistance variable unit has its side surface so that the contact with the side surface of both of the first electrode and the insulating film is in contact with the laminate,
    前記抵抗変化部と前記第2の電極とは、各々の側面において互いに接している、抵抗変化素子。 Wherein A the variable resistance portion second electrode, in contact with each other at each side, the variable resistance element.
  2. 前記積層構造における前記第1の電極と前記絶縁膜との積層方向が、前記基板の主面に垂直である請求項1に記載の抵抗変化素子。 The stacking direction of the first electrode and the insulating film in the laminated structure, the variable resistance element according to claim 1 which is perpendicular to the main surface of the substrate.
  3. 前記積層構造において、前記第1の電極が前記絶縁膜により狭持されている請求項1に記載の抵抗変化素子。 In the laminated structure, the variable resistance element according to claim 1, wherein the first electrode is sandwiched by the insulating film.
  4. 前記第1の電極における前記抵抗変化部と接する側面と、前記絶縁膜における前記抵抗変化部と接する側面とが、同一平面上にある請求項1に記載の抵抗変化素子。 Wherein a side surface in contact with the resistance change portion of the first electrode, and the side in contact with the variable resistance portion in the insulating film, the variable resistance element according to claim 1 on the same plane.
  5. 前記積層体は、2以上の前記第1の電極および前記絶縁膜が交互に積層された積層構造を有し、 The laminate has a laminated structure of two or more of the first electrode and the insulating film are alternately stacked,
    前記2以上の第1の電極から選ばれる少なくとも2つの電極が、共通の前記抵抗変化部と接している請求項1に記載の抵抗変化素子。 The two or more at least two electrodes selected from the first electrode, the variable resistance element according to claim 1 which is in contact with the common of the variable resistance unit.
  6. 前記2以上の第1の電極の全てが、共通の前記抵抗変化部と接している請求項5に記載の抵抗変化素子。 All of the two or more first electrode, the variable resistance element according to claim 5 which is in contact with the common of the variable resistance unit.
  7. 前記少なくとも2つの電極における前記抵抗変化部と接する側面が、同一平面上にある請求項5に記載の抵抗変化素子。 The side in contact with the resistance change portion in at least two electrodes, the variable resistance element according to claim 5, coplanar.
  8. 前記抵抗変化部は、前記基板の主面に垂直な方向に伸長する柱状である請求項1に記載の抵抗変化素子。 Wherein the resistance variable unit, the variable resistance element according to claim 1, which is a columnar extending in a direction perpendicular to the main surface of the substrate.
  9. 前記抵抗変化部は、前記基板の主面に垂直な方向を中心軸方向とする筒状であり、 Wherein the resistance variable unit is a cylindrical centering axis direction and a direction perpendicular to the main surface of the substrate,
    前記第1の電極が前記抵抗変化部の外周面と、前記第2の電極が前記抵抗変化部の内周面と、それぞれ接している請求項1に記載の抵抗変化素子。 Wherein a first outer circumferential surface of the electrodes of the variable resistance portion, the inner peripheral surface and a second electrode of the variable resistance unit, the variable resistance element according to claim 1 which is in contact, respectively.
  10. 前記第1の電極は、前記抵抗変化部の外周面に対応する形状の周面で形成される貫通孔を有し、 The first electrode has a through hole formed in the peripheral surface of a shape corresponding to the outer peripheral surface of the variable resistance unit,
    前記抵抗変化部は、前記貫通孔内に配置されている請求項9に記載の抵抗変化素子。 Wherein the resistance variable unit, the variable resistance element according to claim 9 which is disposed in the through hole.
  11. 前記第1の電極は、前記抵抗変化部の外周面に対応する形状の側面を有する切り欠き部を有し、 It said first electrode has a cutout portion having a side surface having a shape corresponding to the outer peripheral surface of the variable resistance unit,
    前記抵抗変化部は、前記切り欠き部と嵌合するように配置されている請求項9に記載の抵抗変化素子。 Wherein the resistance variable unit, the variable resistance element according to claim 9 which is arranged to mate with the notch.
  12. 前記第1の電極が、前記基板の主面に平行な主面を有する平板状である請求項10または11に記載の抵抗変化素子。 Wherein the first electrode, the variable resistance element according to claim 10 or 11 which is a flat plate having parallel main surfaces to the main surface of the substrate.
  13. 前記抵抗変化部は、その内周面の全周に亘って前記第2の電極と接した部分を有する請求項9に記載の抵抗変化素子。 Wherein the resistance variable unit, the variable resistance element according to claim 9 having the overall circumference of a portion thereof in contact with the second electrode over the the inner peripheral surface thereof.
  14. 前記第2の電極は、前記抵抗変化部の内周面に対応する形状の周面を有する柱状であり、前記抵抗変化部の内部に配置されている請求項9に記載の抵抗変化素子。 It said second electrode is a columnar having a peripheral surface having a shape corresponding to the inner peripheral surface of the variable resistance unit, the variable resistance element of claim 9 which is placed inside of the variable resistance unit.
  15. 前記第2の電極が、前記抵抗変化部の内部を充填するように配置されている請求項9に記載の抵抗変化素子。 Wherein the second electrode, the variable resistance element according to claim 9 which is arranged so as to fill the inside of the variable resistance unit.
  16. 前記抵抗変化部の上部および/または下部に、前記第2の電極と電気的に接続された帯状の配線電極がさらに配置されている請求項9に記載の抵抗変化素子。 The upper and / or lower part of the variable resistance region, the variable resistance element of claim 9, wherein the second electrodes electrically connected to the strip-shaped wiring electrode is further disposed.
  17. 前記第1の電極および前記配線電極は、前記基板の主面に平行な面上を伸長する帯状であり、前記基板の主面に垂直な方向から見て、互いに直交している請求項16に記載の抵抗変化素子。 The first electrode and the wiring electrode is a strip that extends the plane parallel to the main surface of said substrate, seen from the direction perpendicular to the main surface of the substrate, to claim 16 are orthogonal to each other variable resistance element according.
  18. 前記第1の電極および前記第2の電極から選ばれる少なくとも1つの電極における前記抵抗変化部と接する部分に、非線形の電気特性を有する導電膜が形成されている請求項1に記載の抵抗変化素子。 The first electrode and the at least one portion in contact with the variable resistance portion in the electrode selected from the second electrode, the variable resistance element according to claim 1 in which the conductive film is formed having electrical characteristics of the nonlinear .
  19. 前記導電膜が、ショットキー伝導作用を有する請求項18に記載の抵抗変化素子。 The conductive film, the variable resistance element according to claim 18 having a Schottky conduction effect.
  20. 前記抵抗変化部が、鉄(Fe)、チタン(Ti)、タングステン(W)、タンタル(Ta)、およびハフニウム(Hf)から選ばれる少なくとも1種の元素の酸化物を主成分とする請求項1に記載の抵抗変化素子。 The variable resistance portion is iron (Fe), titanium (Ti), tungsten (W), tantalum (Ta), and claim 1 as a main component an oxide of at least one element selected from hafnium (Hf) variable resistance element according to.
  21. 請求項1〜20のいずれかに記載の抵抗変化素子をメモリ素子として備える抵抗変化型メモリ。 Resistance-change memory comprises a variable resistance element as a memory element according to any of claims 1 to 20.
  22. 2以上の前記素子がマトリクス状に配置されている請求項21に記載の抵抗変化型メモリ。 Resistance change memory according to claim 21 in which two or more of said elements are arranged in a matrix.
  23. 請求項1に記載の抵抗変化素子の製造方法であって、 A manufacturing method of the variable resistance element according to claim 1,
    基板上に、第1の電極と絶縁膜との積層構造を有し、前記第1の電極および前記絶縁膜の側面が露出した第1の積層体を形成する工程(a)と、 On a substrate, and has a stacked structure of the first electrode and the insulating film, the first electrode and the step of the side surface of the insulating film to form a first laminate exposed (a),
    前記第1の電極および前記絶縁膜の双方の前記側面に、自らの側面が接するように抵抗変化部を形成する工程(b)と、 On the side of both the first electrode and the insulating film, a step of forming a resistance variable unit such that their side surfaces in contact (b),
    前記第1の電極とともに前記抵抗変化部を狭持し、かつ前記抵抗変化部の側面に自らの側面が接するように、第2の電極を形成する工程(c)と、を含む抵抗変化素子の製造方法。 Nipped the resistance change portion with the first electrode, and the like is their sides in contact with the side surfaces of the resistance change portion, of the variable resistance element comprising a step of forming a second electrode (c), the Production method.
  24. 前記工程(a)において、 In the step (a), the
    2以上の前記第1の電極および前記絶縁膜が交互に積層された積層構造を有する前記第1の積層体を形成し、 2 or more of the first electrode and the insulating film to form a first laminate having a laminated structure are laminated alternately,
    前記工程(b)において、 Wherein in the step (b),
    前記2以上の第1の電極から選ばれる少なくとも2つの電極の前記側面に自らの側面が接するように、前記抵抗変化部を形成する、請求項23に記載の抵抗変化素子の製造方法。 The so that its side surface to the side surface of the at least two electrodes selected from two or more first electrodes in contact to form the variable resistance unit, a manufacturing method of the variable resistance element according to claim 23.
  25. 前記工程(a)において、 In the step (a), the
    前記基板上に、前記第1の電極と前記絶縁膜との積層構造を有する第2の積層体を形成し、 On the substrate, forming a second laminate having a laminated structure of said insulating film and said first electrode,
    前記形成した第2の積層体に、前記第1の電極および前記絶縁膜の側面が露出するように開口部を形成して、前記第1の積層体を形成する、請求項23に記載の抵抗変化素子の製造方法。 A second laminate formed by said forming, openings are formed so that a side surface of the first electrode and the insulating film is exposed, to form the first stack, the resistance of claim 23 method of manufacturing a variable element.
  26. 前記工程(a)において、 In the step (a), the
    前記第2の積層体に、前記基板の主面に垂直な方向に伸長する柱状の前記開口部を形成する、請求項25に記載の抵抗変化素子の製造方法。 Wherein the second laminate, to form the opening of the columnar extending in a direction perpendicular to the main surface of the substrate, a manufacturing method of the variable resistance element according to claim 25.
  27. 前記工程(b)において、 Wherein in the step (b),
    前記形成した開口部に、前記開口部の内周面に対応する形状の外周面を有する筒状の前記抵抗変化部を形成し、 The opening and the formation to form the variable resistance portion cylindrical having an outer peripheral surface having a shape corresponding to the inner peripheral surface of the opening,
    前記工程(c)において、前記形成した抵抗変化部の内部に、前記抵抗変化部の内周面に対応する周面を有する柱状の前記第2の電極を形成する、請求項26に記載の抵抗変化素子の製造方法。 In the step (c), the inside of the variable resistance regions described above formed, to form the second electrode of the columnar having a circumferential surface corresponding to the inner peripheral surface of the variable resistance portion, the resistance of claim 26 method of manufacturing a variable element.
  28. 前記第2の電極と電気的に接続された帯状の配線電極を形成する工程をさらに含む請求項23に記載の抵抗変化素子の製造方法。 Manufacturing method of the variable resistance element according to claim 23 step further comprising the forming of the second electrode and electrically connected to the strip-shaped wiring electrode.
  29. 前記工程(a)および(b)の間に、 During said step (a) and (b),
    前記第1の電極における前記露出した側面に、非線形の電気特性を有する導電膜を形成する工程をさらに含む請求項23に記載の抵抗変化素子の製造方法。 Wherein the side surface and the exposed of the first electrode, the manufacturing method of the variable resistance element according to claim 23, further comprising the step of forming a conductive film having an electrical characteristic of the nonlinear.
  30. 前記導電膜が、ショットキー伝導作用を有する請求項29に記載の抵抗変化素子の製造方法。 The conductive film, the manufacturing method of the variable resistance element according to claim 29 having a Schottky conduction effect.
  31. 前記工程(b)において、 Wherein in the step (b),
    鉄(Fe)、チタン(Ti)、タングステン(W)、タンタル(Ta)、およびハフニウム(Hf)から選ばれる少なくとも1種の元素の酸化物を主成分とする前記抵抗変化部を形成する、請求項23に記載の抵抗変化素子の製造方法。 Iron (Fe), titanium (Ti), tungsten (W), tantalum (Ta), and said forming the resistance change section composed mainly of an oxide of at least one element selected from hafnium (Hf), wherein manufacturing method of the variable resistance element according to claim 23.
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