JP2009071261A

JP2009071261A - Semiconductor device

Info

Publication number: JP2009071261A
Application number: JP2007326970A
Authority: JP
Inventors: Osamu Wada; 修和田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-08-20
Filing date: 2007-12-19
Publication date: 2009-04-02

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of switching a protecting function according to an input voltage. <P>SOLUTION: An ESD protection circuit 1 includes an input terminal 18 supplied with a high voltage VBP used at program time and normally with voltages VSS to VDD, a ground terminal 17, a thyristor 11 arranged between the input terminal 18 and ground terminal 17, and a trigger circuit 19 operative to enable the thyristor 11 to operate. The trigger circuit 19 has a control terminal 18 applied with a control voltage, a PNP transistor 12 which is supplied with a voltage from the gate of the thyristor 11 at the emitter and with a voltage from the ground terminal 17 at the collector, and has the base connected to the control terminal 18, and a resistance device 14 which has one end connected to the base of the PNP transistor 12 and the other end connected to the ground terminal 17. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、高電圧印加に伴う素子の破損を抑制する半導体装置に関する。 The present invention relates to a semiconductor device that suppresses damage to elements due to application of a high voltage.

ＬＳＩ等の半導体装置には、サージ等による過大電流から内部回路を保護するためにＥＳＤ（Electro - Static Discharge）保護回路が設けられている。 A semiconductor device such as an LSI is provided with an ESD (Electro-Static Discharge) protection circuit for protecting an internal circuit from an excessive current due to a surge or the like.

ＥＳＤ保護回路には種々の構造が提案されており、ダイオードやＭＯＳトランジスタで内部回路を保護するものが広く使用されている。しかしながら、半導体装置の高集積化や低電圧化に伴って、ダイオードやＭＯＳトランジスタでは十分な保護ができなくなり、サイリスタを保護素子に用いるＥＳＤ保護回路が提案されている（例えば、特許文献１参照）。サイリスタは、高速なスイッチング動作が可能で大電流を流せ、かつ破壊されにくいことから、サイリスタを用いたＥＳＤ保護回路は、高性能で保護能力が高い、という優れた特性を持っている。 Various structures have been proposed for the ESD protection circuit, and diodes and MOS transistors that protect internal circuits are widely used. However, along with higher integration and lower voltage of semiconductor devices, diodes and MOS transistors cannot provide sufficient protection, and an ESD protection circuit using a thyristor as a protection element has been proposed (see, for example, Patent Document 1). . A thyristor is capable of high-speed switching operation, can pass a large current, and is not easily destroyed. Therefore, an ESD protection circuit using a thyristor has excellent characteristics such as high performance and high protection capability.

ところで、近年の半導体装置において、電源を落としても記録されたデータが消失しないＯＴＰ（One - Time Programmable）メモリが不可欠な構成となっている。特に、ＭＯＳ構造のアンチフューズ素子はＣＭＯＳプロセスで作成できるので、プロセスコスト増加の抑制に用いるＯＴＰメモリ用の記憶素子として期待されている。 By the way, in recent semiconductor devices, an OTP (One-Time Programmable) memory in which recorded data is not lost even when the power is turned off is indispensable. In particular, since an antifuse element having a MOS structure can be formed by a CMOS process, it is expected as a storage element for an OTP memory used for suppressing an increase in process cost.

このようなアンチフューズ素子を用いて短時間でプログラムするためには、ロジック電圧の５〜６倍程度の高い電圧が必要になる。一方、通常、半導体装置を製品として出荷するためには運搬時や組み立て時に、過大電流による内部回路の破壊を防ぐため、チップの外部端子にはＥＳＤ保護回路を接続する必要がある。しかしながら、上記のようなアンチフューズ素子を用いたＯＴＰメモリの場合、データ書き込みを行うために必要な高電圧を印加する外部端子にはＥＳＤ保護回路を設けることができない。なぜなら、ＥＳＤ保護回路が動作する電圧をプログラム電圧（書き込み電圧）より小さくすると、書込電圧が印加できないからである。また逆に、ＥＳＤ保護回路が動作する電圧をプログラム電圧（書き込み電圧）より高くすると、出荷時などの電源投入前の内部回路の保護ができなくなる。
特開２００５−１４２４３２ In order to program in such a short time using such an antifuse element, a high voltage of about 5 to 6 times the logic voltage is required. On the other hand, normally, in order to ship a semiconductor device as a product, it is necessary to connect an ESD protection circuit to the external terminal of the chip in order to prevent destruction of the internal circuit due to excessive current during transportation and assembly. However, in the case of an OTP memory using an antifuse element as described above, an ESD protection circuit cannot be provided at an external terminal to which a high voltage necessary for data writing is applied. This is because if the voltage at which the ESD protection circuit operates is lower than the program voltage (write voltage), the write voltage cannot be applied. Conversely, if the voltage at which the ESD protection circuit operates is higher than the program voltage (write voltage), it becomes impossible to protect the internal circuit before power-on, such as at the time of shipment.
JP-A-2005-142432

本発明は、入力電圧に応じて保護機能を切り替え可能な半導体装置を提供するものである。 The present invention provides a semiconductor device capable of switching a protection function in accordance with an input voltage.

本発明の一態様に係る半導体装置は、半導体集積回路を保護するための保護回路を備えた半導体装置であって、前記保護回路は、第１電圧が印加される第１端子と、前記第１電圧より小さい第２電圧が印加される第２端子と、前記第１端子及び前記第２端子間に設けられたサイリスタと、前記第１端子に前記第１電圧が印加される場合、前記サイリスタのゲートに流すトリガ電流の電流経路を遮断して前記サイリスタの導通を不可能にする一方、前記第１端子に前記第１電圧以外の電圧が印加される場合、前記トリガ電流の電流経路を形成して前記サイリスタの導通を可能にするトリガ回路と備え、当該トリガ回路は、前記第１端子の電圧に応じて前記トリガ回路の動作を制御する第３端子と、前記サイリスタのゲートと前記第２端子との間に接続され、前記第３端子に制御端子が接続されたスイッチング素子と、前記第３端子と前記第２端子との間に接続された抵抗とを備えることを特徴とする。 A semiconductor device according to one embodiment of the present invention is a semiconductor device including a protection circuit for protecting a semiconductor integrated circuit, and the protection circuit includes a first terminal to which a first voltage is applied, and the first terminal. A second terminal to which a second voltage smaller than the voltage is applied, a thyristor provided between the first terminal and the second terminal, and the first voltage applied to the first terminal, When a current other than the first voltage is applied to the first terminal while blocking the current path of the trigger current flowing through the gate to make the thyristor conductive, the trigger current current path is formed. A trigger circuit that enables conduction of the thyristor, the trigger circuit including a third terminal that controls an operation of the trigger circuit according to a voltage of the first terminal, a gate of the thyristor, and the second terminal Between It is connected, characterized by comprising a third switching element control terminal connected to the terminal, and a resistor connected between said third terminal and said second terminal.

本発明によれば、入力電圧に応じて保護機能を切り替え可能な半導体装置を提供することが可能となる。 ADVANTAGE OF THE INVENTION According to this invention, it becomes possible to provide the semiconductor device which can switch a protection function according to an input voltage.

以下、図面を参照して、本発明に係る半導体装置の実施形態について説明する。 Hereinafter, embodiments of a semiconductor device according to the present invention will be described with reference to the drawings.

［第１実施形態］
（第１実施形態の構成）
図１を参照して、本発明の第１実施形態に係る半導体装置の構成を説明する。図１は、本発明の第１実施形態に係る半導体装置の概略図を示す。図１に示すように、第１実施形態に係る半導体装置は、主に、ＥＳＤ保護回路１、ＯＴＰメモリ２から構成されている。なお、図１では、説明簡略化のため、ＯＴＰメモリとして１個のメモリセルのみを代表的に図示している。 [First Embodiment]
(Configuration of the first embodiment)
With reference to FIG. 1, the structure of the semiconductor device according to the first embodiment of the present invention will be described. FIG. 1 is a schematic view of a semiconductor device according to the first embodiment of the present invention. As shown in FIG. 1, the semiconductor device according to the first embodiment mainly includes an ESD protection circuit 1 and an OTP memory 2. In FIG. 1, only one memory cell is representatively shown as an OTP memory for the sake of simplicity.

ＥＳＤ保護回路１は、保護対象である半導体集積回路の一例であるＯＴＰメモリ２を過大電流から保護するための回路であり、サイリスタ１１、スイッチング素子１２、抵抗素子１３，１４、ダイオード１５を有している。ＥＳＤ保護回路１は、入力端子（第１端子）１６、接地端子（第２端子）１７、制御端子（第３端子）１８を有している。 The ESD protection circuit 1 is a circuit for protecting an OTP memory 2 which is an example of a semiconductor integrated circuit to be protected from an excessive current, and includes a thyristor 11, a switching element 12, resistance elements 13 and 14, and a diode 15. ing. The ESD protection circuit 1 has an input terminal (first terminal) 16, a ground terminal (second terminal) 17, and a control terminal (third terminal) 18.

入力端子１６は、ＯＴＰメモリ２への書き込み電圧（第１電圧）ＶＢＰを印加するための端子である。ここで、書き込み電圧ＶＢＰは、例えば５Ｖ以上、或いは５Ｖ〜７Ｖ等である。また、入力端子１６には、電源投入前、或いは読み出し動作時において、書き込み電圧ＶＢＰ以外の低電圧〜高電圧が印加される。この入力端子１６には、入力線ＩＬが接続されている。なお、入力端子１６には、書き込み電圧ＶＢＰの他、その他回路の駆動に用いられる駆動電圧も印加可能である。 The input terminal 16 is a terminal for applying a write voltage (first voltage) VBP to the OTP memory 2. Here, the write voltage VBP is, for example, 5 V or more, or 5 V to 7 V or the like. Further, a low voltage to a high voltage other than the write voltage VBP is applied to the input terminal 16 before power-on or during a read operation. An input line IL is connected to the input terminal 16. In addition to the write voltage VBP, a drive voltage used for driving other circuits can be applied to the input terminal 16.

接地端子１７には、接地電圧（第２電圧）Ｖｓｓが印加され、接地線ＳＬが接続されている。 A ground voltage (second voltage) Vss is applied to the ground terminal 17 and a ground line SL is connected.

制御端子１８には、スイッチング素子１２を制御するための電圧が印加され、制御線ＣＬが接続されている。 A voltage for controlling the switching element 12 is applied to the control terminal 18 and a control line CL is connected thereto.

サイリスタ１１は、ここでは、ＰＮＰバイポーラトランジスタ１１ａと、ＮＰＮバイポーラトランジスタ１１ｂとから構成されている。 Here, the thyristor 11 is composed of a PNP bipolar transistor 11a and an NPN bipolar transistor 11b.

ＰＮＰバイポーラトランジスタ１１ａのエミッタは、入力線ＩＬに接続されている。ＰＮＰバイポーラトランジスタ１１ａのコレクタは、抵抗素子１３を介して接地線ＳＬに接続されている。ＰＮＰバイポーラトランジスタ１１ａのベースは、後述するスイッチング素子１２のエミッタに接続されている。 The emitter of the PNP bipolar transistor 11a is connected to the input line IL. The collector of the PNP bipolar transistor 11 a is connected to the ground line SL via the resistance element 13. The base of the PNP bipolar transistor 11a is connected to the emitter of a switching element 12 described later.

ＮＰＮバイポーラトランジスタ１１ｂのエミッタは、接地線ＳＬに接続されている。ＮＰＮバイポーラトランジスタ１１ｂのコレクタは、ＰＮＰバイポーラトランジスタ１１ａのベースに接続されている。ＮＰＮバイポーラトランジスタ１１ｂのベースは、ＰＮＰバイポーラトランジスタ１１ａのコレクタに接続されている。 The emitter of the NPN bipolar transistor 11b is connected to the ground line SL. The collector of the NPN bipolar transistor 11b is connected to the base of the PNP bipolar transistor 11a. The base of the NPN bipolar transistor 11b is connected to the collector of the PNP bipolar transistor 11a.

つまり、サイリスタ１１のアノード（ＰＮＰバイポーラトランジスタ１１ａのエミッタ）は、入力線ＩＬに接続されている。また、ＮＰＮバイポーラトランジスタ１１ｂのベースは、抵抗素子１３を介して接地線ＳＬに接続され、ＰＮＰバイポーラトランジスタ１１ａのベースは、スイッチング素子１２に接続され、そのカソードは、接地線ＳＬに接続されている。 That is, the anode of the thyristor 11 (the emitter of the PNP bipolar transistor 11a) is connected to the input line IL. The base of the NPN bipolar transistor 11b is connected to the ground line SL via the resistance element 13, the base of the PNP bipolar transistor 11a is connected to the switching element 12, and its cathode is connected to the ground line SL. .

スイッチング素子１２は、ＰＮＰバイポーラトランジスタから構成されている。そのエミッタは、上述したＰＮＰバイポーラトランジスタ１１ａのベースに接続されている。また、スイッチング素子１２のコレクタは接地線ＳＬに接続され、そのベースは制御線ＣＬに接続されている。 The switching element 12 is composed of a PNP bipolar transistor. The emitter is connected to the base of the PNP bipolar transistor 11a described above. The collector of the switching element 12 is connected to the ground line SL, and its base is connected to the control line CL.

抵抗素子１３は、ＮＰＮバイポーラトランジスタ１１ｂのベースと、接地線ＳＬとの間に設けられている。 The resistance element 13 is provided between the base of the NPN bipolar transistor 11b and the ground line SL.

抵抗素子１４は、制御線ＣＬと接地線ＳＬとの間に設けられている。 The resistance element 14 is provided between the control line CL and the ground line SL.

ダイオード１５のカソードは、入力線ＩＬに接続されている。また、ダイオード１５のアノードは、接地線ＳＬに接続されている。 The cathode of the diode 15 is connected to the input line IL. The anode of the diode 15 is connected to the ground line SL.

上述したスイッチング素子１２、抵抗素子１４、制御端子１８は、サイリスタ１１の導通状態を決定するトリガ回路１９として機能する。 The switching element 12, the resistance element 14, and the control terminal 18 described above function as a trigger circuit 19 that determines the conduction state of the thyristor 11.

ＯＴＰメモリ２は、アンチフューズ素子２１、ＮＭＯＳトランジスタ２２、２３、第一制御端子２４、第二制御端子２５、出力端子２６から構成されている。 The OTP memory 2 includes an antifuse element 21, NMOS transistors 22 and 23, a first control terminal 24, a second control terminal 25, and an output terminal 26.

アンチフューズ素子２１は、ソース端子とドレイン端子が接続されたＰＭＯＳトランジスタから構成されている。なお、アンチフューズ素子２１の絶縁膜は、ＮＭＯＳトランジスタ２２，２３と比べて薄く形成されている。 The antifuse element 21 includes a PMOS transistor having a source terminal and a drain terminal connected to each other. Note that the insulating film of the antifuse element 21 is formed thinner than the NMOS transistors 22 and 23.

アンチフューズ素子２１のドレイン／ソースは、入力線ＩＬに接続されている。アンチフューズ素子２１のゲートは、ＮＭＯＳトランジスタ２２の一端（ドレイン）に接続されている。ＮＭＯＳトランジスタ２２の他端（ソース）は、ＮＭＯＳトランジスタ２３の一端（ドレイン）に接続されている。ＮＭＯＳトランジスタ２３の他端（ソース）は、接地されている。ＮＭＯＳトランジスタ２２のゲートには、第一制御端子２４が接続され、ＮＭＯＳトランジスタ２３のゲートには、第二制御端子２５が接続されている。また、ＮＭＯＳトランジスタ２２とＮＭＯトランジスタ２３との間のノードには、データ読み出しのための出力端子２６が接続されている。 The drain / source of the antifuse element 21 is connected to the input line IL. The gate of the antifuse element 21 is connected to one end (drain) of the NMOS transistor 22. The other end (source) of the NMOS transistor 22 is connected to one end (drain) of the NMOS transistor 23. The other end (source) of the NMOS transistor 23 is grounded. A first control terminal 24 is connected to the gate of the NMOS transistor 22, and a second control terminal 25 is connected to the gate of the NMOS transistor 23. An output terminal 26 for reading data is connected to a node between the NMOS transistor 22 and the NMO transistor 23.

第一制御端子２４は、ＮＭＯＳトランジスタ２２のゲートを制御し、ＮＭＯＳトランジスタ２２、２３の間のノードにかかる電圧を制限して、ＮＭＯＳトランジスタ２３へ印加される高電圧を抑制するものである。また、第二制御端子２５は、ＮＭＯＳトランジスタ２３を制御し、アンチフューズ素子２１にデータ書き込み、又はアンチフューズ素子２１からデータを読み出すために用いるものである。 The first control terminal 24 controls the gate of the NMOS transistor 22, limits the voltage applied to the node between the NMOS transistors 22 and 23, and suppresses the high voltage applied to the NMOS transistor 23. The second control terminal 25 is used to control the NMOS transistor 23 and write data to the antifuse element 21 or read data from the antifuse element 21.

（第１実施形態のＥＳＤ保護回路１の動作）
次に、図１及び図２を参照して、本発明の第１実施形態に係るＥＳＤ保護回路の動作について説明する。図２は、本発明の第１実施形態に係るＥＳＤ保護回路１の動作条件を示す図である。 (Operation of the ESD protection circuit 1 of the first embodiment)
Next, the operation of the ESD protection circuit according to the first embodiment of the present invention will be described with reference to FIGS. FIG. 2 is a diagram showing operating conditions of the ESD protection circuit 1 according to the first embodiment of the present invention.

初めに、電源投入前の状態において、入力端子１６にサージが印加された場合について説明する。このような場合、制御端子１８は、ハイインピーダンス状態（Ｈｉｚ）となる。一方、スイッチング素子１２のベースは、抵抗素子１４により、接地端子１７に接続されており、接地電位とされている。 First, a case where a surge is applied to the input terminal 16 in a state before the power is turned on will be described. In such a case, the control terminal 18 is in a high impedance state (Hiz). On the other hand, the base of the switching element 12 is connected to the ground terminal 17 by the resistance element 14 and is set to the ground potential.

したがって、スイッチング素子１２は、オン状態となっている。これにより、入力端子１６からＰＮＰバイポーラトランジスタ１１ａ及びスイッチング素子１２を介して接地端子１７へ電流が流れる。つまり、ＰＮＰバイポーラトランジスタ１１ａ及びスイッチング素子２１の順方向電圧Ｖｆにより決まる電圧（トリガ電圧）に基づきサイリスタ１１にトリガ電流が供給される。そして、このトリガ電流によりサイリスタ１１が起動され、サイリスタ１１は、入力端子１６から接地端子１７の間を短絡してサージを逃がし、ＯＴＰメモリ２等の内部回路を保護する（保護回路機能が有効となる）。 Therefore, the switching element 12 is in an on state. As a result, a current flows from the input terminal 16 to the ground terminal 17 via the PNP bipolar transistor 11 a and the switching element 12. That is, the trigger current is supplied to the thyristor 11 based on the voltage (trigger voltage) determined by the forward voltage Vf of the PNP bipolar transistor 11a and the switching element 21. Then, the trigger current activates the thyristor 11, and the thyristor 11 shorts between the input terminal 16 and the ground terminal 17 to release the surge and protects the internal circuits such as the OTP memory 2 (the protection circuit function is effective). Become).

次に、ＯＴＰメモリ２のプログラム動作時について説明する。このような場合、制御端子１８には、書き込み電圧ＶＢＰが印加され、スイッチング素子１２は、オフ状態となる。これにより、入力端子１６からＰＮＰバイポーラトランジスタ１１ａ及びスイッチング素子１２を介して接地端子１７へ流れる電流パスが遮断される。したがって、サイリスタ１１は、起動することなく、入力端子１６は、ＯＴＰメモリ２等の内部回路に高電圧ＶＢＰを供給することが可能となる。換言すると、プログラム動作時において、保護回路機能は無効となる。 Next, the program operation of the OTP memory 2 will be described. In such a case, the write voltage VBP is applied to the control terminal 18, and the switching element 12 is turned off. As a result, a current path flowing from the input terminal 16 to the ground terminal 17 via the PNP bipolar transistor 11a and the switching element 12 is blocked. Therefore, the thyristor 11 does not start, and the input terminal 16 can supply the high voltage VBP to the internal circuit such as the OTP memory 2. In other words, the protection circuit function is disabled during the program operation.

次に、プログラム動作時以外のＯＴＰメモリ２の通常動作時（読み出し動作時を含む）について説明する。このような場合、制御端子１８は、接地電位Ｖｓｓとなる。つまり、スイッチング素子１２は、オン状態となり、通常動作時において電源投入前の状態と同様に保護回路機能が有効となる。なお、通常時、入力端子１６には、接地電圧よりも高く、高電圧ＶＢＰよりも低い電圧（例えば、電源電圧ＶＤＤ）が印加される。 Next, the normal operation (including the read operation) of the OTP memory 2 other than the program operation will be described. In such a case, the control terminal 18 becomes the ground potential Vss. That is, the switching element 12 is turned on, and the protection circuit function is effective in the normal operation as in the state before the power is turned on. In normal times, a voltage (for example, power supply voltage VDD) higher than the ground voltage and lower than the high voltage VBP is applied to the input terminal 16.

（第１実施形態のＯＴＰメモリ１のプログラム（書き込み）動作）
次に、図１を参照して、本発明に係る第１実施形態のＯＴＰメモリ１のプログラム（書き込み）動作について説明する。 (Program (Write) Operation of OTP Memory 1 of First Embodiment)
Next, a program (write) operation of the OTP memory 1 according to the first embodiment of the present invention will be described with reference to FIG.

プログラム時、初めに、入力端子１６には、高電圧ＶＢＰが印加される。上述したように、プログラム時、ＥＳＤ保護回路１の保護回路機能は無効となるので、アンチフューズ素子２１の一端に、高電圧ＶＢＰを印加することができる。また、第一制御端子２４には、接地電圧ＶＳＳと高電圧ＶＢＰとの間の電圧が印加され、ＮＭＯＳトランジスタ２３を保護する。また、第二制御端子２５は、接地電位ＶＳＳが印加される。 At the time of programming, first, the high voltage VBP is applied to the input terminal 16. As described above, since the protection circuit function of the ESD protection circuit 1 becomes invalid during programming, the high voltage VBP can be applied to one end of the antifuse element 21. In addition, a voltage between the ground voltage VSS and the high voltage VBP is applied to the first control terminal 24 to protect the NMOS transistor 23. The second control terminal 25 is applied with the ground potential VSS.

続いて、第二制御端子２５にかかる電圧を、接地電位ＶＳＳから電源電圧ＶＤＤに昇圧する。これにより、ＮＭＯＳトランジスタ２３がオン状態となり、アンチフューズ素子２１の両端子間には高電圧ＶＢＰがかかり、アンチフューズ素子２１の絶縁膜が破壊される。つまり、アンチフューズ素子２１にプログラムが行われる。 Subsequently, the voltage applied to the second control terminal 25 is boosted from the ground potential VSS to the power supply voltage VDD. As a result, the NMOS transistor 23 is turned on, the high voltage VBP is applied between both terminals of the antifuse element 21, and the insulating film of the antifuse element 21 is destroyed. That is, the antifuse element 21 is programmed.

以上説明したように、本発明の第１実施形態に係る半導体装置は、ＥＳＤ保護回路１内に具備するサイリスタ１１に、スイッチング素子１２と、当該スイッチング素子１２を制御する制御端子１６と、抵抗素子１４とを設けている。つまり、本発明の第１実施形態に係る半導体装置は、サイリスタ１１の動作を制御するトリガ回路１９を設けている。トリガ回路１９は、入力端子１６に書込み電圧ＶＢＰが印加される場合、サイリスタ１１のゲートに流す電流（トリガ電流）の電流経路を遮断して、サイリスタ１１の導通を不可能にする。一方、トリガ回路１９は、入力端子１６に書込み電圧ＶＢＰ以外の電圧が印加される場合、トリガ電流の電流経路を形成してサイリスタの導通を可能にする。 As described above, in the semiconductor device according to the first embodiment of the present invention, the thyristor 11 provided in the ESD protection circuit 1 includes the switching element 12, the control terminal 16 that controls the switching element 12, and the resistance element. 14 is provided. That is, the semiconductor device according to the first embodiment of the present invention includes the trigger circuit 19 that controls the operation of the thyristor 11. When the write voltage VBP is applied to the input terminal 16, the trigger circuit 19 interrupts the current path of the current (trigger current) that flows through the gate of the thyristor 11, thereby making the thyristor 11 conductive. On the other hand, when a voltage other than the write voltage VBP is applied to the input terminal 16, the trigger circuit 19 forms a current path for the trigger current and enables the thyristor to be conducted.

したがって、本発明の第１実施形態に係る半導体装置によれば、出荷時等の電源投入前、及び読み出し動作等に用いられる電圧（第１電圧以外の電圧）を入力端子１６から印加する時には、ＥＳＤ保護回路１の機能を有効とし、反対に書き込み動作に用いられる高電圧（第１電圧）を入力端子１６から印加するときにはＥＳＤ保護回路１の機能を無効にする切り換えを行うことができる。 Therefore, according to the semiconductor device of the first embodiment of the present invention, the voltage used for the read operation or the like (voltage other than the first voltage) is applied from the input terminal 16 before power-on at the time of shipment or the like. When the function of the ESD protection circuit 1 is validated, on the contrary, when the high voltage (first voltage) used for the write operation is applied from the input terminal 16, switching that invalidates the function of the ESD protection circuit 1 can be performed.

［第２実施形態］
次に、図３を参照して、本発明の第２実施形態に係る半導体装置の構成を説明する。図３は、本発明の第２実施形態に係る半導体装置の概略図を示す。図３に示すように、第２実施形態に係る半導体装置は、主に、ＥＳＤ保護回路１’、ＯＴＰメモリ２から構成されている。なお、第２実施形態に係る半導体装置において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。 [Second Embodiment]
Next, the configuration of the semiconductor device according to the second embodiment of the present invention will be described with reference to FIG. FIG. 3 is a schematic view of a semiconductor device according to the second embodiment of the present invention. As shown in FIG. 3, the semiconductor device according to the second embodiment mainly includes an ESD protection circuit 1 ′ and an OTP memory 2. Note that in the semiconductor device according to the second embodiment, components similar to those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

第２実施形態に係る半導体装置においては、ＥＳＤ保護回路１’内のトリガ回路１９’の構成が、第１実施形態と異なる。トリガ回路１９’は、第１実施形態の構成に加えて、さらに、２つ以上の直列接続されたダイオード３１〜３１ｎを有している。ダイオード３１〜３１ｎは、サイリスタ１１を構成するＰＮＰバイポーラトランジスタ１１ａのベース（サイリスタ１１のゲート）とスイッチング素子１２のエミッタとの間に直列接続されている。 In the semiconductor device according to the second embodiment, the configuration of the trigger circuit 19 ′ in the ESD protection circuit 1 ′ is different from that in the first embodiment. In addition to the configuration of the first embodiment, the trigger circuit 19 ′ further includes two or more diodes 31 to 31 n connected in series. The diodes 31 to 31 n are connected in series between the base of the PNP bipolar transistor 11 a (the gate of the thyristor 11) constituting the thyristor 11 and the emitter of the switching element 12.

第２実施形態に係る半導体装置は、上記構成を有しているので、トリガ回路１９’として働くダイオード３１〜３１ｎは、その数によりサイリスタ１１を起動させるトリガ電圧を変えることができ、アンチフューズ素子２１の絶縁膜の膜厚によって適切な保護電圧を設定することができる。動作は、第１実施形態と同一であり、その説明を省略する。 Since the semiconductor device according to the second embodiment has the above-described configuration, the diodes 31 to 31n functioning as the trigger circuit 19 ′ can change the trigger voltage for starting the thyristor 11 depending on the number of the diodes 31 to 31n. An appropriate protective voltage can be set according to the thickness of the insulating film 21. The operation is the same as in the first embodiment, and a description thereof is omitted.

［第３実施形態］
次に、図４を参照して、本発明の第３実施形態に係る半導体装置の構成を説明する。図４は、本発明の第３実施形態に係る半導体装置の概略図を示す。図４に示すように、第３実施形態に係る半導体装置は、主に、ＥＳＤ保護回路１’’、ＯＴＰメモリ２から構成されている。なお、第３実施形態に係る半導体装置において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。 [Third Embodiment]
Next, with reference to FIG. 4, the structure of the semiconductor device concerning 3rd Embodiment of this invention is demonstrated. FIG. 4 is a schematic view of a semiconductor device according to the third embodiment of the present invention. As shown in FIG. 4, the semiconductor device according to the third embodiment mainly includes an ESD protection circuit 1 ″ and an OTP memory 2. Note that in the semiconductor device according to the third embodiment, identical symbols are assigned to configurations similar to those in the first embodiment and descriptions thereof are omitted.

第３実施形態に係る半導体装置においては、ＥＳＤ保護回路１’’内のトリガ回路１９’’の構成が、第２実施形態と異なる。トリガ回路１９’’は、第２実施形態の構成に加えて、さらに、制御端子用保護回路４を有している。制御端子用保護回路４は、制御線ＣＬと接地線ＳＬとの間に設けられている。 In the semiconductor device according to the third embodiment, the configuration of the trigger circuit 19 ″ in the ESD protection circuit 1 ″ is different from that of the second embodiment. The trigger circuit 19 ″ further includes a control terminal protection circuit 4 in addition to the configuration of the second embodiment. The control terminal protection circuit 4 is provided between the control line CL and the ground line SL.

制御端子用保護回路４は、８つのダイオード４１ａ〜４１ｈ、ＰＮＰバイポーラトランジスタ４２、ＮＰＮバイポーラトランジスタ４３、抵抗素子４４、ダイオード４５から構成されている。 The control terminal protection circuit 4 includes eight diodes 41a to 41h, a PNP bipolar transistor 42, an NPN bipolar transistor 43, a resistance element 44, and a diode 45.

ＰＮＰバイポーラトランジスタ４２のエミッタは、２つのダイオード４１ａ、４１ｂを介して制御線ＣＬに接続されている。２つのダイオード４１ａ、４１ｂは、そのカソード側がＰＮＰバイポーラトランジスタ４２へ向くように、接続されている。ＰＮＰバイポーラトランジスタ４２のコレクタは、抵抗素子４４を介して接地線ＳＬに接続されている。ＰＮＰバイポーラトランジスタ４２のベースは、直列接続された６つのダイオード４１ｃ〜４１ｈを介して接地線ＳＬに接続されている。 The emitter of the PNP bipolar transistor 42 is connected to the control line CL via two diodes 41a and 41b. The two diodes 41 a and 41 b are connected such that the cathode side faces the PNP bipolar transistor 42. The collector of the PNP bipolar transistor 42 is connected to the ground line SL via the resistance element 44. The base of the PNP bipolar transistor 42 is connected to the ground line SL via six diodes 41c to 41h connected in series.

ＮＰＮバイポーラトランジスタ４３のエミッタは、接地線ＳＬに接続されている。ＮＰＮバイポーラトランジスタ４３のコレクタは、ＰＮＰバイポーラトランジスタ４２のベースに接続されている。ＮＰＮバイポーラトランジスタ４３のベースは、ＰＮＰバイポーラトランジスタ４２のコレクタと抵抗素子４４との間のノードに接続されている。 The emitter of the NPN bipolar transistor 43 is connected to the ground line SL. The collector of the NPN bipolar transistor 43 is connected to the base of the PNP bipolar transistor 42. The base of the NPN bipolar transistor 43 is connected to a node between the collector of the PNP bipolar transistor 42 and the resistance element 44.

第３実施形態に係る半導体装置は、制御端子１８に所定値以上の高電圧が印加された場合、ＰＮＰバイポーラトランジスタ４２、及びＮＰＮバイポーラトランジスタ４３からなるサイリスタ４６を導通させて、制御端子１８と接地端子１７との間を短絡して高電圧を逃し、内部回路を保護することが可能である。図４に示す実施形態において、例えば、ダイオード４１ａ〜４１ｈ及びＰＮＰバイポーラトランジスタ４２が、１Ｖの閾値電圧を有するものであれば、制御端子用保護回路４は、９Ｖ以上の高電圧から制御端子１８を保護するものとなる。 In the semiconductor device according to the third embodiment, when a high voltage equal to or higher than a predetermined value is applied to the control terminal 18, the thyristor 46 including the PNP bipolar transistor 42 and the NPN bipolar transistor 43 is turned on to connect the control terminal 18 and the ground. It is possible to short circuit between the terminals 17 to release a high voltage and protect the internal circuit. In the embodiment shown in FIG. 4, for example, if the diodes 41a to 41h and the PNP bipolar transistor 42 have a threshold voltage of 1V, the control terminal protection circuit 4 starts the control terminal 18 from a high voltage of 9V or higher. It will protect.

また、第３実施形態に係る半導体装置は、上記動作が可能であるので、制御端子１８を内部回路に用いるその他の信号に共用するような場合に対応することが可能となる。 In addition, since the semiconductor device according to the third embodiment can perform the above-described operation, it is possible to cope with a case where the control terminal 18 is shared with other signals used for the internal circuit.

［第４実施形態］
次に、図５及び図６を参照して、本発明の第４実施形態に係る半導体装置の構成を説明する。図５は、本発明の第４実施形態に係る半導体装置の概略図を示し、図６は、内部回路５の概略図を示す。図５に示すように、第４実施形態に係る半導体装置は、主に、ＥＳＤ保護回路１ａ、ＯＴＰメモリ２’を有する内部回路５から構成されている。なお、第４実施形態に係る半導体装置において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。 [Fourth Embodiment]
Next, the configuration of the semiconductor device according to the fourth embodiment of the present invention will be described with reference to FIGS. FIG. 5 is a schematic diagram of a semiconductor device according to the fourth embodiment of the present invention, and FIG. 6 is a schematic diagram of the internal circuit 5. As shown in FIG. 5, the semiconductor device according to the fourth embodiment mainly includes an internal circuit 5 having an ESD protection circuit 1a and an OTP memory 2 ′. Note that in the semiconductor device according to the fourth embodiment, identical symbols are assigned to configurations similar to those in the first through third embodiments and descriptions thereof are omitted.

第４実施形態に係るＥＳＤ保護回路１ａは、ダイオード３１〜３１ｎを有していない点で第３実施形態のＥＳＤ保護回路１’’と異なる。つまり、第４実施形態に係るトリガ回路１９’’’は、第３実施形態のトリガ回路１９’’と異なる。また、ＥＳＤ保護回路１ａにおいて、制御線ＣＬから分岐した第１分岐制御線ＣＬ’が、内部回路５に接続されている。その他、内部回路５には、上記実施形態と同様に入力線ＩＬ、接地線ＳＬが接続されている。 The ESD protection circuit 1a according to the fourth embodiment is different from the ESD protection circuit 1 '' of the third embodiment in that the diodes 31 to 31n are not provided. That is, the trigger circuit 19 ″ ″ according to the fourth embodiment is different from the trigger circuit 19 ″ according to the third embodiment. In the ESD protection circuit 1a, the first branch control line CL 'branched from the control line CL is connected to the internal circuit 5. In addition, the input line IL and the ground line SL are connected to the internal circuit 5 as in the above embodiment.

内部回路５は、入力線ＩＬに一端を接続したＯＴＰメモリ２’と、所定の電圧を発生させる第１制御回路５１と、第２制御回路５２とを有する。 The internal circuit 5 includes an OTP memory 2 ′ having one end connected to the input line IL, a first control circuit 51 that generates a predetermined voltage, and a second control circuit 52.

ＯＴＰメモリ２’において、第１〜第３実施形態と同様に、アンチフューズ２１は、その一端を入力線ＩＬに接続し、その他端をＮＭＯＳトランジスタ２２の一端に接続している。ＮＭＯＳトランジスタ２２，２３の間には、出力端子２６が設けられている。なお、出力端子２６が接続された箇所をノードｎ０とし、アンチフューズ２１とＮＭＯＳトランジスタ２２との接続箇所をノードｎ１とする。なお、図では、１ｂｉｔ分のＯＴＰメモリ２’を例示しているが、実際はＯＴＰメモリ２’が並列に複数存在する。 In the OTP memory 2 ′, as in the first to third embodiments, the antifuse 21 has one end connected to the input line IL and the other end connected to one end of the NMOS transistor 22. An output terminal 26 is provided between the NMOS transistors 22 and 23. A location where the output terminal 26 is connected is a node n0, and a location where the antifuse 21 and the NMOS transistor 22 are connected is a node n1. Although the OTP memory 2 'for 1 bit is illustrated in the drawing, a plurality of OTP memories 2' are actually present in parallel.

第１制御回路５１は、電源電圧ＶＤＤからＮＭＯＳトランジスタ２２のゲートをオンさせる電圧を発生させるもので、多段のチャージポンプ回路で構成されている。第１制御回路５１の第１の入力端子５１ａは、第１分岐制御線ＣＬ’に接続し、その第２の入力端子５１ｂは、電源電圧端子５３より電源電圧ＶＤＤの供給を受けている。また、第１制御回路５１の出力端子５１ｃは、ＮＭＯＳトランジスタ２２のゲートに接続されている。 The first control circuit 51 generates a voltage for turning on the gate of the NMOS transistor 22 from the power supply voltage VDD, and includes a multistage charge pump circuit. The first input terminal 51 a of the first control circuit 51 is connected to the first branch control line CL ′, and the second input terminal 51 b is supplied with the power supply voltage VDD from the power supply voltage terminal 53. The output terminal 51 c of the first control circuit 51 is connected to the gate of the NMOS transistor 22.

第２制御回路５２は、ＯＴＰメモリセル２’を制御するためのロジック回路である。第２制御回路５２の第１の入力端子５２ａは、第１分岐制御線ＣＬ’から分岐した第２分岐制御線ＣＬ’’に接続し、その第２の入力端子５２ｂは、電源電圧端子５３より電源電圧ＶＤＤの供給を受けている。さらに、第２制御回路５２の第３の入力端子５２ｃは、コマンド信号入力端子５４からコマンド信号ＣＯＭを受けている。また、第２制御回路５２の出力端子５２ｄは、ＮＭＯＳトランジスタ２３のゲートに接続されている。 The second control circuit 52 is a logic circuit for controlling the OTP memory cell 2 '. The first input terminal 52 a of the second control circuit 52 is connected to the second branch control line CL ″ branched from the first branch control line CL ′, and the second input terminal 52 b is connected to the power supply voltage terminal 53. The power supply voltage VDD is supplied. Further, the third input terminal 52 c of the second control circuit 52 receives the command signal COM from the command signal input terminal 54. The output terminal 52 d of the second control circuit 52 is connected to the gate of the NMOS transistor 23.

次に、第４実施形態に係る半導体装置の動作について説明する。 Next, the operation of the semiconductor device according to the fourth embodiment will be described.

先ず、第１制御回路５１は、第１分岐制御線ＣＬ’の電位に基づきＮＭＯＳトランジスタ２２のゲートに与える電位を昇圧させ、電源電圧ＶＤＤからプログラム用の高電圧ＶＢＰの間の適切な電圧とする。つまり、ＮＭＯＳトランジスタ２２は、オン状態となる。また、第２制御回路５２は、ＮＭＯＳトランジスタ２３のゲートに与える電位を接地電位とする。このような動作により、ＯＴＰメモリ２’は、プログラム可能な状態となる。 First, the first control circuit 51 boosts the potential to be applied to the gate of the NMOS transistor 22 based on the potential of the first branch control line CL ′ to obtain an appropriate voltage between the power supply voltage VDD and the program high voltage VBP. . That is, the NMOS transistor 22 is turned on. The second control circuit 52 sets the potential applied to the gate of the NMOS transistor 23 as the ground potential. By such an operation, the OTP memory 2 ′ becomes a programmable state.

次に、制御端子１８から入力線ＩＬを介してアンチフューズ素子２１のソース、ドレイン、バックゲートに高電圧ＶＢＰを印加し、第２制御回路５２は、コマンド信号入力端子５２ａからのコマンド信号ＣＯＭの入力に基づき、ＮＭＯＳトランジスタ２３のゲートに与える電位を接地電位から電源電圧ＶＤＤに引き上げる。これにより、ＮＭＯＳトランジスタ２３がオン状態となり、ノードｎ０、ｎ１を接地電位へと引き下げる。これにより、アンチフューズ素子２１のゲート酸化膜に高電圧ＶＢＰがかかり、ゲート酸化膜が破壊される。 Next, the high voltage VBP is applied from the control terminal 18 to the source, drain, and back gate of the antifuse element 21 through the input line IL, and the second control circuit 52 receives the command signal COM from the command signal input terminal 52a. Based on the input, the potential applied to the gate of the NMOS transistor 23 is raised from the ground potential to the power supply voltage VDD. As a result, the NMOS transistor 23 is turned on, and the nodes n0 and n1 are pulled down to the ground potential. As a result, the high voltage VBP is applied to the gate oxide film of the antifuse element 21, and the gate oxide film is destroyed.

上記のような構成において、入力端子１６に高電圧を印加するモード、すなわち内部回路５のＯＴＰメモリ２’にプログラム動作を行うような場合、制御端子１８は、入力端子１６へ印加する高電圧ＶＢＰと同じ電圧ＶＢＰを印加し、接地端子１７は接地電位ＶＳＳにする。そして、スイッチング素子１２をオフ状態にすると、内部回路５において、プログラム動作が実行される。この時、ＥＳＤ保護回路１ａは、入力端子１６からＰＮＰバイポーラトランジスタ１１ａ及びスイッチング素子１２を介して接地端子１７へ流れる電流パスが遮断されているので、サイリスタ１１は、起動することなく、入力端子１６に高電圧ＶＢＰを印加することが可能となる。 In the configuration as described above, in a mode in which a high voltage is applied to the input terminal 16, that is, when a program operation is performed on the OTP memory 2 ′ of the internal circuit 5, the control terminal 18 has a high voltage VBP applied to the input terminal 16. The same voltage VBP is applied, and the ground terminal 17 is set to the ground potential VSS. When the switching element 12 is turned off, the program operation is executed in the internal circuit 5. At this time, in the ESD protection circuit 1a, since the current path flowing from the input terminal 16 to the ground terminal 17 via the PNP bipolar transistor 11a and the switching element 12 is interrupted, the thyristor 11 does not start and the input terminal 16 It is possible to apply a high voltage VBP.

一方、通常時には、制御端子１８を接地電位ＶＳＳとすると、内部回路５は、プログラム動作を実行せず、スイッチング素子１２は、オン状態となり、保護回路機能が有効となる。 On the other hand, when the control terminal 18 is set to the ground potential VSS at the normal time, the internal circuit 5 does not execute the program operation, the switching element 12 is turned on, and the protection circuit function is enabled.

以上のように、第４実施形態に係る半導体装置は、入力電圧に応じて保護機能を切り替え可能である。また、第４実施形態に係る半導体装置は、制御端子１８をＥＳＤ保護回路１ａの制御信号と内部回路５の信号とで共有して使用することにより、外部端子の増加を抑制することができる。 As described above, the semiconductor device according to the fourth embodiment can switch the protection function according to the input voltage. Moreover, the semiconductor device according to the fourth embodiment can suppress an increase in the number of external terminals by using the control terminal 18 in common with the control signal of the ESD protection circuit 1a and the signal of the internal circuit 5.

［第５実施形態］
次に、図７を参照して、本発明の第５実施形態に係る半導体装置の構成を説明する。図７は、本発明の第５実施形態に係る半導体装置の概略図を示す。図７に示すように、第５実施形態に係る半導体装置は、主に、ＥＳＤ保護回路１ｂ、内部回路５から構成されている。なお、第５実施形態に係る半導体装置において、第１〜第４実施形態と同様の構成については、同一符号を付し、その説明を省略する。 [Fifth Embodiment]
Next, with reference to FIG. 7, the structure of the semiconductor device according to the fifth embodiment of the invention will be described. FIG. 7 is a schematic view of a semiconductor device according to the fifth embodiment of the present invention. As shown in FIG. 7, the semiconductor device according to the fifth embodiment mainly includes an ESD protection circuit 1 b and an internal circuit 5. Note that in the semiconductor device according to the fifth embodiment, identical symbols are assigned to configurations similar to those in the first through fourth embodiments and descriptions thereof are omitted.

ＥＳＤ保護回路１ｂは、ＰＮＰトランジスタ１１ａのベースと、ＰＮＰトランジスタ１１ｂのエミッタとの間にダイオード３１〜３１ｎを設けている点で第４実施形態と異なる。つまり、第５実施形態に係るトリガ回路１９’’は、第３実施形態のものと同一である。ダイオード３１〜３１ｎは、その総数（ｎ）によりサイリスタ１１を起動させるトリガ電圧を与える。 The ESD protection circuit 1b is different from the fourth embodiment in that diodes 31 to 31n are provided between the base of the PNP transistor 11a and the emitter of the PNP transistor 11b. That is, the trigger circuit 19 ″ according to the fifth embodiment is the same as that of the third embodiment. The diodes 31 to 31n provide a trigger voltage for starting the thyristor 11 according to the total number (n).

第５実施形態に係る半導体装置は、上記構成を有しているので、第４実施形態と同様の効果を奏する。また、第５実施形態に係る半導体装置は、ダイオード３１〜３１ｎを有しているので、内部回路５で使用するトランジスタの膜厚によって適切な保護電圧を設定することができる。 Since the semiconductor device according to the fifth embodiment has the above-described configuration, the same effect as that of the fourth embodiment can be obtained. In addition, since the semiconductor device according to the fifth embodiment includes the diodes 31 to 31n, an appropriate protection voltage can be set depending on the film thickness of the transistor used in the internal circuit 5.

［第６実施形態］
次に、図８を参照して、本発明の第６実施形態に係る半導体装置の構成を説明する。図８は、本発明の第６実施形態に係る半導体装置の概略図を示す。図８に示すように、第６実施形態に係る半導体装置は、主に、ＥＳＤ保護回路１ｃ、内部回路５から構成されている。なお、第６実施形態に係る半導体装置において、第１〜第５実施形態と同様の構成については、同一符号を付し、その説明を省略する。 [Sixth Embodiment]
Next, with reference to FIG. 8, the structure of the semiconductor device according to the sixth embodiment of the present invention will be described. FIG. 8 is a schematic view of a semiconductor device according to the sixth embodiment of the present invention. As shown in FIG. 8, the semiconductor device according to the sixth embodiment mainly includes an ESD protection circuit 1 c and an internal circuit 5. Note that in the semiconductor device according to the sixth embodiment, identical symbols are assigned to configurations similar to those in the first through fifth embodiments and descriptions thereof are omitted.

ＥＳＤ保護回路１ｃは、第１分岐制御線ＣＬ’と接地線ＳＬとの間を接続する第２分岐制御線ＣＬ’’を有する。そして、第１及び第２分岐入力線ＩＬ’，ＩＬ’’には、抵抗素子６１，６２が設けられている。 The ESD protection circuit 1 c includes a second branch control line CL ″ that connects the first branch control line CL ′ and the ground line SL. In addition, resistance elements 61 and 62 are provided on the first and second branch input lines IL ′ and IL ″.

上記の抵抗素子６１，６２により、内部回路５には、第１分岐制御線ＣＬ’を介して適当な比率で分圧された信号が入力される。また、第１分岐制御部ＣＬ’はインバータ等のバッファを設け、その出力信号が内部回路５へ入力されるような構成であってもよい。 Due to the resistance elements 61 and 62, a signal divided at an appropriate ratio is input to the internal circuit 5 via the first branch control line CL ′. The first branch control unit CL ′ may be configured such that a buffer such as an inverter is provided and the output signal is input to the internal circuit 5.

第６実施形態に係る半導体装置は、上記構成を有しているので、第４及び第５実施形態と同様の効果を奏する。また、第６実施形態に係る半導体装置は、第１及び第２分岐制御線ＣＬ’，ＣＬ’’に設けられた抵抗素子６１，６２を有しているので、抵抗素子６１，６２により分圧した信号を、内部回路５内のロジック電圧で動作する回路信号として使用することも可能である。 Since the semiconductor device according to the sixth embodiment has the above-described configuration, the same effects as in the fourth and fifth embodiments can be obtained. In addition, since the semiconductor device according to the sixth embodiment includes the resistance elements 61 and 62 provided on the first and second branch control lines CL ′ and CL ″, the voltage is divided by the resistance elements 61 and 62. It is also possible to use this signal as a circuit signal that operates with a logic voltage in the internal circuit 5.

［第７実施形態］
次に、図９を参照して、本発明の第７実施形態に係る半導体装置の構成を説明する。図９は、本発明の第７実施形態に係る半導体装置の概略図を示す。なお、第７実施形態に係る半導体装置において、第１〜第６実施形態と同様の構成については、同一符号を付し、その説明を省略する。 [Seventh Embodiment]
Next, with reference to FIG. 9, the structure of the semiconductor device concerning 7th Embodiment of this invention is demonstrated. FIG. 9 is a schematic view of a semiconductor device according to the seventh embodiment of the present invention. Note that in the semiconductor device according to the seventh embodiment, identical symbols are assigned to configurations similar to those in the first through sixth embodiments and descriptions thereof are omitted.

図９に示すように、第７実施形態に係る半導体装置は、第１内部回路１０２、第２内部回路１０３、第１駆動電圧制御回路１０４、第２駆動電圧制御回路１０５を有する。 As shown in FIG. 9, the semiconductor device according to the seventh embodiment includes a first internal circuit 102, a second internal circuit 103, a first drive voltage control circuit 104, and a second drive voltage control circuit 105.

第１内部回路１０２は、高電圧電源（例えば、３Ｖ〜５Ｖ）にて駆動する。第２内部回路１０３は、内部回路１０２よりも低電圧（例えば、１Ｖ〜１．８Ｖ）にて駆動する。これら第１内部回路１０２、及び第２内部回路１０３は、制御信号線１０２ａにて接続されている。 The first internal circuit 102 is driven by a high voltage power supply (for example, 3V to 5V). The second internal circuit 103 is driven at a lower voltage (for example, 1 V to 1.8 V) than the internal circuit 102. The first internal circuit 102 and the second internal circuit 103 are connected by a control signal line 102a.

第１駆動電圧制御回路１０４は、第１内部回路１０２の駆動電圧を制御する。第１駆動電圧制御回路１０４は、第１実施形態と同様のＥＳＤ保護回路１、２つの第１外部端子１０６、及び２つの保護回路１０７を有する。 The first drive voltage control circuit 104 controls the drive voltage of the first internal circuit 102. The first drive voltage control circuit 104 includes the same ESD protection circuit 1, two first external terminals 106, and two protection circuits 107 as those in the first embodiment.

ＥＳＤ保護回路１において、入力端子１６には、第１内部回路１０２を駆動する駆動電圧が印加される。なお、第１実施形態と同様に、接地端子１７には、接地電圧が印加され、制御端子１８には、スイッチング素子１２を制御するための電圧が印加される。入力線ＩＬは、所定位置に設けられたノードにて分岐入力線ＩＬ１を接続されている。また、接地線ＳＬは、所定位置に設けられたノードにて分岐接地線ＳＬ１を接続されている。 In the ESD protection circuit 1, a drive voltage that drives the first internal circuit 102 is applied to the input terminal 16. As in the first embodiment, a ground voltage is applied to the ground terminal 17, and a voltage for controlling the switching element 12 is applied to the control terminal 18. The input line IL is connected to the branch input line IL1 at a node provided at a predetermined position. The ground line SL is connected to the branch ground line SL1 at a node provided at a predetermined position.

第１外部端子１０６は、外部端子線１０６ａ及び保護回路１０７を介して第１内部回路１０２に外部信号を入力する。 The first external terminal 106 inputs an external signal to the first internal circuit 102 via the external terminal line 106 a and the protection circuit 107.

保護回路１０７には、分岐入力線ＩＬ１を介して駆動電圧が印加される。また、保護回路１０７には、分岐接地線ＳＬ１を介して接地電圧が印加される。保護回路１０７は、図１０に示すように、分岐入力線ＩＬ１と分岐接地線ＳＬ１との間に設けられた保護回路本体１０７ｂと、分岐入力線ＩＬ１から分岐接地線ＳＬ１を順方向として設けられたダイオード保護素子１０７ｃとを有する。保護回路本体１０７ｂは、サイリスタ等から構成されており、印加された電圧に応じて、サイリスタが起動する電圧を調整する。 A drive voltage is applied to the protection circuit 107 via the branch input line IL1. A ground voltage is applied to the protection circuit 107 via the branch ground line SL1. As shown in FIG. 10, the protection circuit 107 is provided with a protection circuit body 107b provided between the branch input line IL1 and the branch ground line SL1, and a branch ground line SL1 from the branch input line IL1 in the forward direction. A diode protection element 107c. The protection circuit main body 107b is composed of a thyristor or the like, and adjusts the voltage at which the thyristor is activated in accordance with the applied voltage.

第２駆動電圧制御回路１０５は、第２内部回路１０３の駆動電圧を制御する。第２駆動電圧制御回路１０５は、入力端子１０８、接地端子１０９、３つの保護回路１０７、２つの第２外部端子１１０を有する。 The second drive voltage control circuit 105 controls the drive voltage of the second internal circuit 103. The second drive voltage control circuit 105 has an input terminal 108, a ground terminal 109, three protection circuits 107, and two second external terminals 110.

入力端子１０８は、入力線１０８ａを介して第２内部回路１０３に駆動電圧を印加する。また、接地端子１０９は、接地線１０９ａを介して第２内部回路１０３に接地電圧を印加する。入力線１０８ａは、所定位置に設けられたノードにて分岐入力線１０８ｂを接続されている。また、接地線１０９ａは、所定位置に設けられたノードにて上述した分岐接地線ＳＬ１を接続されている。 The input terminal 108 applies a drive voltage to the second internal circuit 103 via the input line 108a. The ground terminal 109 applies a ground voltage to the second internal circuit 103 via the ground line 109a. The input line 108a is connected to the branch input line 108b at a node provided at a predetermined position. The ground line 109a is connected to the above-described branch ground line SL1 at a node provided at a predetermined position.

入力線１０８ａと接地線１０９ａとの間には、保護回路１０７が設けられている。図１０に示すように、入力線１０８ａと接地線１０９ａとの間に設けられた保護回路１０７において、ダイオード保護素子１０７ｃは、入力線１０８ａから接地線１０９ａを順方向として設けられている。 A protection circuit 107 is provided between the input line 108a and the ground line 109a. As shown in FIG. 10, in the protection circuit 107 provided between the input line 108a and the ground line 109a, the diode protection element 107c is provided with the ground line 109a from the input line 108a in the forward direction.

第２外部端子１１０は、外部端子線１１０ａ及び保護回路１０７を介して第２内部回路１０３に外部信号を入力する。外部端子線１１０ａに設けられた保護回路１０７には、分岐接地線ＳＬ１及び分岐入力線１０８ｂが接続されている。図１０に示すように、分岐入力線１０８ｂと分岐接地線ＳＬ１との間に設けられた保護回路１０７において、ダイオード保護素子１０７ｃは、分岐入力線１０８ｂから分岐接地線ＳＬ１を順方向として設けられている。 The second external terminal 110 inputs an external signal to the second internal circuit 103 via the external terminal line 110 a and the protection circuit 107. A branch ground line SL1 and a branch input line 108b are connected to the protection circuit 107 provided in the external terminal line 110a. As shown in FIG. 10, in the protection circuit 107 provided between the branch input line 108b and the branch ground line SL1, the diode protection element 107c is provided with the branch ground line SL1 in the forward direction from the branch input line 108b. Yes.

上記第７実施形態において、保護回路１０７は、図１０に示す構成としたが、図１１に示す構成としてもよい。すなわち、図１１に示すように、保護回路１０７は、分岐接地線ＳＬ１（接地線１０９ａ）にソースを接続したｐ型トランジスタ１０７ｄと、ｐ型トランジスタ１０７ｄのドレインに接続した制御線１０７ｅと、制御線１０７ｅに接続された端子１０７ｆと、制御線１０７ｅにドレインを接続したｎ型トランジスタ１０７ｇとを有する。ｎ型トランジスタ１０７ｆのソースは、分岐入力線ＩＬ１（入力１０８ａ、分岐入力線１０８ｂ）に接続されている。ｐ型トランジスタ１０７ｄは、ゲート、ソースを共通接続（ダイオード接続）されている。また、ｎ型トランジスタ１０７ｇは、ゲート、ソースを共通接続（ダイオード接続）されている。また、端子１０７ｆには、予め設定された所定の電圧が印加されている。 In the seventh embodiment, the protection circuit 107 has the configuration shown in FIG. 10, but may have the configuration shown in FIG. That is, as shown in FIG. 11, the protection circuit 107 includes a p-type transistor 107d having a source connected to the branch ground line SL1 (ground line 109a), a control line 107e connected to the drain of the p-type transistor 107d, and a control line. A terminal 107f connected to 107e and an n-type transistor 107g having a drain connected to the control line 107e are provided. The source of the n-type transistor 107f is connected to the branch input line IL1 (input 108a, branch input line 108b). The gate and source of the p-type transistor 107d are commonly connected (diode connection). The n-type transistor 107g has a gate and a source commonly connected (diode connection). A predetermined voltage set in advance is applied to the terminal 107f.

また、上記第７実施形態において、図９には、第１駆動電圧制御回路１０４のみにＥＳＤ保護回路１を設けた構成を示したが、上記第７実施形態は、図１２に示す構成としてもよい。すなわち、第２駆動電圧制御回路１０５において、図９に示した構成の入力端子１０８、接地端子１０９、及び入力線１０８ａ、接地線１０９ａを接続した保護回路１０７を、図１２に示すように、ＥＳＤ保護回路１に置き換えた構成としてもよい。 In the seventh embodiment, FIG. 9 shows a configuration in which the ESD protection circuit 1 is provided only in the first drive voltage control circuit 104. However, the seventh embodiment may be configured as shown in FIG. Good. That is, in the second drive voltage control circuit 105, the protection circuit 107 connected to the input terminal 108, the ground terminal 109, the input line 108a, and the ground line 109a configured as shown in FIG. A configuration in which the protection circuit 1 is replaced may be employed.

また、上記第７実施形態において、図９には、同一チップに集積された半導体装置を示したが、それに限定されるものではなく、例えば、多電源を使用するＦＰＧＡ（Field Programmable Gate Array）等のような他の半導体装置であってもよい。 In the seventh embodiment, FIG. 9 shows the semiconductor device integrated on the same chip. However, the present invention is not limited to this. For example, an FPGA (Field Programmable Gate Array) using multiple power sources, etc. Other semiconductor devices such as

また、上記第７実施形態においては、ＥＳＤ保護回路１の代わりに、第２〜第６実施形態に用いられたＥＳＤ保護回路１’，１’’，１ａ，１ｂ，１ｃを適応させることも可能である。 In the seventh embodiment, the ESD protection circuits 1 ′, 1 ″, 1a, 1b, and 1c used in the second to sixth embodiments can be adapted instead of the ESD protection circuit 1. It is.

上記第７実施形態に係る半導体装置は、ＥＳＤ保護回路１を有する。したがって、第１内部回路１０２内のトランジスタの破壊を抑制することができる。 The semiconductor device according to the seventh embodiment has an ESD protection circuit 1. Therefore, the breakdown of the transistors in the first internal circuit 102 can be suppressed.

ここで、上記第７実施形態に係る半導体装置において、ＥＳＤ保護回路１の代わりに、入力線ＩＬ及び接地線ＳＬに高電圧電源の１．５〜２倍の電圧で起動する高電圧用保護回路を設けた比較例を考える。このような比較例であれば、入力線ＩＬに静電気放電などによるサージが発生した場合、入力線ＩＬにサージノイズが生じる。続いて、サージノイズは、高電圧用保護回路が起動する前に、カップリングにより制御信号線１０２ａの信号、或いは第２内部回路１０３へ入力される信号として伝わる。そして、そのサージノイズにより、第２内部回路１０３のトランジスタが破壊されるという問題が生じる。 Here, in the semiconductor device according to the seventh embodiment, instead of the ESD protection circuit 1, the high voltage protection circuit that starts up with the input line IL and the ground line SL at a voltage 1.5 to 2 times the high voltage power supply. Consider a comparative example. In such a comparative example, when a surge due to electrostatic discharge or the like occurs in the input line IL, surge noise occurs in the input line IL. Subsequently, the surge noise is transmitted as a signal of the control signal line 102a or a signal input to the second internal circuit 103 by coupling before the high voltage protection circuit is activated. The surge noise causes a problem that the transistor of the second internal circuit 103 is destroyed.

これに対し、本発明に係る第７実施形態に係る半導体装置は、比較例と異なり、ＥＳＤ保護回路１を有するので、サージノイズを逃がし、第２内部回路１０３を保護することができる。 On the other hand, unlike the comparative example, the semiconductor device according to the seventh embodiment according to the present invention has the ESD protection circuit 1, so that surge noise can be released and the second internal circuit 103 can be protected.

また、上記実施形態においては、以下の（１），（２）の構成も示されている。 In the above embodiment, the following configurations (1) and (2) are also shown.

（１）トリガ回路１９’（又は１９’’）は、サイリスタ１１のゲートとスイッチング素子１２の一端との間に設けられた、１つ或いは２つ以上の直列接続されたダイオード３１〜３１ｎを備えることを特徴とする半導体装置。 (1) The trigger circuit 19 ′ (or 19 ″) includes one or two or more series-connected diodes 31 to 31n provided between the gate of the thyristor 11 and one end of the switching element 12. A semiconductor device.

（２）接地端子（第２端子）１７に印加される電圧（第２電圧）は、接地電位であることを特徴とする半導体装置。 (2) The semiconductor device characterized in that the voltage (second voltage) applied to the ground terminal (second terminal) 17 is a ground potential.

本発明の第１実施形態に係る半導体装置の概略図である。1 is a schematic view of a semiconductor device according to a first embodiment of the present invention. 本発明の第１実施形態に係る半導体装置の動作に対応する電圧の説明図である。It is explanatory drawing of the voltage corresponding to operation | movement of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の概略図である。It is the schematic of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の概略図である。It is the schematic of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第４実施形態に係る半導体装置の概略図である。It is the schematic of the semiconductor device which concerns on 4th Embodiment of this invention. 本発明の第４実施形態に係る半導体装置の内部回路５の概略図である。It is the schematic of the internal circuit 5 of the semiconductor device which concerns on 4th Embodiment of this invention. 本発明の第５実施形態に係る半導体装置の概略図である。It is the schematic of the semiconductor device which concerns on 5th Embodiment of this invention. 本発明の第６実施形態に係る半導体装置の概略図である。It is the schematic of the semiconductor device which concerns on 6th Embodiment of this invention. 本発明の第７実施形態に係る半導体装置の概略図である。It is the schematic of the semiconductor device which concerns on 7th Embodiment of this invention. 本発明の第７実施形態に係る半導体装置の保護回路１０７の構成の一例を示す図である。It is a figure which shows an example of a structure of the protection circuit 107 of the semiconductor device which concerns on 7th Embodiment of this invention. 本発明の第７実施形態に係る半導体装置の保護回路１０７の構成の一例を示す図である。It is a figure which shows an example of a structure of the protection circuit 107 of the semiconductor device which concerns on 7th Embodiment of this invention. 本発明の第７実施形態に係る半導体装置の変形例を示す概略図である。It is the schematic which shows the modification of the semiconductor device which concerns on 7th Embodiment of this invention.

Explanation of symbols

１，１’，１’’，１ａ，１ｂ，１ｃ…ＥＳＤ保護回路、２…ＯＴＰメモリ、３…ダイオード、４…制御端子用保護回路、５…内部回路、１１…サイリスタ、１１ａ…ＰＮＰバイポーラトランジスタ、１１ｂ…ＮＰＮバイポーラトランジスタ、１２…スイッチング素子、１３，１４…抵抗素子、１５…ダイオード、１６…入力端子、１７…接地端子、１８…制御端子、１９，１９’，１９’’，１９’’’…トリガ回路、２１…アンチフューズ、２２，２３…ＮＭＯＳトランジスタ、２４…第一制御端子、２５…第二制御端子、２６…出力端子、３１〜３１ｎ…ダイオード、４１ａ〜４１ｈ…ダイオード、４２…ＰＮＰバイポーラトランジスタ、４３…ＮＰＮバイポーラトランジスタ、４４…抵抗素子、４５…ダイオード、４６…サイリスタ、５１…第１制御回路、５２…第２制御回路、６１，６２…抵抗素子、１０２…第１内部回路、１０３…第２内部回路、１０４…第１駆動電圧制御回路、１０５…第２駆動電圧制御回路、１０６…第１外部端子、１０７…保護回路、１０８…入力端子、１０９…接地端子、１１０…第２外部端子、ＩＬ…入力線、ＳＬ…接地線、ＣＬ…制御線。 DESCRIPTION OF SYMBOLS 1,1 ', 1' ', 1a, 1b, 1c ... ESD protection circuit, 2 ... OTP memory, 3 ... Diode, 4 ... Control terminal protection circuit, 5 ... Internal circuit, 11 ... Thyristor, 11a ... PNP bipolar transistor 11b ... NPN bipolar transistor, 12 ... switching element, 13,14 ... resistive element, 15 ... diode, 16 ... input terminal, 17 ... ground terminal, 18 ... control terminal, 19, 19 ', 19 ", 19" '... trigger circuit, 21 ... antifuse, 22, 23 ... NMOS transistor, 24 ... first control terminal, 25 ... second control terminal, 26 ... output terminal, 31-31n ... diode, 41a-41h ... diode, 42 ... PNP bipolar transistor, 43 ... NPN bipolar transistor, 44 ... resistive element, 45 ... diode, 46 ... thyristor DESCRIPTION OF SYMBOLS 51 ... 1st control circuit, 52 ... 2nd control circuit, 61,62 ... Resistance element, 102 ... 1st internal circuit, 103 ... 2nd internal circuit, 104 ... 1st drive voltage control circuit, 105 ... 2nd drive voltage Control circuit 106 ... first external terminal 107 ... protection circuit 108 ... input terminal 109 ... ground terminal 110 ... second external terminal IL ... input line SL ... ground line CL ... control line

Claims

A semiconductor device including a protection circuit for protecting a semiconductor integrated circuit,
The protection circuit is
A first terminal to which a first voltage is applied;
A second terminal to which a second voltage smaller than the first voltage is applied;
A thyristor provided between the first terminal and the second terminal;
When the first voltage is applied to the first terminal, the trigger current flowing through the gate of the thyristor is interrupted to make the thyristor non-conductive, while the first voltage is applied to the first terminal. And a trigger circuit that forms a current path of the trigger current and enables the thyristor to conduct when a voltage other than is applied,
The trigger circuit is
A third terminal for controlling the operation of the trigger circuit according to the voltage of the first terminal;
A switching element connected between the gate of the thyristor and the second terminal and having a control terminal connected to the third terminal;
A semiconductor device comprising: a resistor connected between the third terminal and the second terminal.

The semiconductor device according to claim 1, wherein when the first voltage is applied to the first terminal, the first voltage is applied to the third terminal.

The third terminal protection circuit for short-circuiting between the third terminal and the second terminal when a voltage of a predetermined value or more is applied to the third terminal. 2. The semiconductor device according to 2.

An antifuse having one end connected to the first terminal;
A first transistor having one end connected to the other end of the antifuse and having a gate controlled based on a signal from the third terminal;
The second transistor having one end connected to the other end of the first transistor, the other end grounded, and a gate controlled based on a signal of the third terminal. 4. The semiconductor device according to any one of items 3.

A connection line connecting between the third terminal and the second terminal;
A plurality of resistance elements provided on the connection line,
The semiconductor device according to claim 4, wherein the gate of the first transistor and the gate of the second transistor are controlled by a signal divided by the resistance element based on a signal of the third terminal.

The semiconductor device according to claim 1, further comprising a plurality of internal circuits that operate based on a signal input via the protection circuit.