JP2009059894A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、石英基板上に薄いシリコン半導体層を積層したＳＯＱ（Ｓｉｌｉｃｏｎ Ｏｎ Ｑｕａｒｔｚ）基板に形成される半導体装置に関する。 The present invention relates to a semiconductor device formed on an SOQ (Silicon On Quartz) substrate in which a thin silicon semiconductor layer is stacked on a quartz substrate.
従来のＳＯＱ基板を用いた半導体装置は、石英基板上に積層されたシリコン半導体層に、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタや絶縁体、電極、配線等の構造体を形成して形成されている（例えば、特許文献１参照。）。
このようなＳＯＱ基板に形成されるＭＯＳＦＥＴ、例えばｎＭＯＳ素子を有する半導体装置は、一般に以下のように構成されている。
In a conventional semiconductor device using an SOQ substrate, a transistor such as a MOSFET (Metal Oxide Field Effect Transistor) or a structure such as an insulator, an electrode, and a wiring is formed on a silicon semiconductor layer stacked on a quartz substrate. (For example, refer to Patent Document 1).
A semiconductor device having a MOSFET, such as an nMOS element, formed on such a SOQ substrate is generally configured as follows.
図７は従来の半導体装置の上面を示す説明図、図８は図７のＡ−Ａ断面線に沿った断面を示す説明図、図９は図７のＢ−Ｂ断面線に沿った断面を示す説明図である。
なお、図７は、サイドウォールと層間絶縁膜とを除いた状態で示してある。
図７において、１は半導体装置である。
２はＳＯＱ基板であり、酸化シリコン（ＳｉＯ２）の結晶からなる石英基板３と、石英基板３上に積層された、薄い単結晶シリコンからなるシリコン（Ｓｉ）半導体層４とで形成され（図８参照）、ＭＯＳＦＥＴとしてのｎＭＯＳ素子５が形成される素子形成領域６と、隣り合う素子形成領域６間を絶縁分離するための酸化シリコンからなるフィールド酸化膜７が形成される素子分離領域８とが設定されている。
7 is an explanatory view showing the upper surface of a conventional semiconductor device, FIG. 8 is an explanatory view showing a cross section taken along the line AA in FIG. 7, and FIG. 9 is a cross section taken along the line BB in FIG. It is explanatory drawing shown.
FIG. 7 shows a state in which the sidewall and the interlayer insulating film are removed.
In FIG. 7, reference numeral 1 denotes a semiconductor device.
Reference numeral 2 denotes an SOQ substrate, which is formed of a quartz substrate 3 made of silicon oxide (SiO 2 ) crystal and a silicon (Si) semiconductor layer 4 made of thin single crystal silicon and stacked on the quartz substrate 3 (FIG. 8), an element formation region 6 in which an nMOS element 5 as a MOSFET is formed, and an element isolation region 8 in which a field oxide film 7 made of silicon oxide for insulating and isolating adjacent element formation regions 6 is formed. Is set.
ｎＭＯＳ素子５は、図７、図８に示すように、ＳＯＱ基板２に設定された素子形成領域６のシリコン半導体層４に形成され、素子形成領域６のシリコン半導体層４を２分し、酸化シリコンからなるゲート酸化膜１２を挟んでシリコン半導体層４に対向配置されたポリシリコン等からなるゲート電極１１と、ゲート電極１１のゲート幅方向の一の端部に形成され、素子分離領域８のフィールド酸化膜７上に延在する延在部１１ａと、図８に示すゲート電極１１の側面に形成された窒化シリコン（Ｓｉ３Ｎ４）等からなるサイドウォール１３と、ゲート電極１１の両側に比較的高濃度のリン（Ｐ）や砒素（Ａｓ）等のＮ型不純物を拡散させて形成されたソース層１５およびドレイン層１６と、ソース層１５とドレイン層１６に挟まれたゲート電極１１下のシリコン半導体層４に、比較的低濃度のボロン（Ｂ）等のＰ型不純物を拡散させて形成されたチャネル領域１７等で構成されており、ゲート電極１１にしきい電圧（スレッショルド電圧）が印加されたときにチャネル領域１７に形成されるチャネルにより、ソース層１５とドレイン層１６との間を流れる電流を制御する機能を有している。 As shown in FIGS. 7 and 8, the nMOS element 5 is formed on the silicon semiconductor layer 4 in the element formation region 6 set on the SOQ substrate 2, and the silicon semiconductor layer 4 in the element formation region 6 is divided into two parts, and oxidized. A gate electrode 11 made of polysilicon or the like disposed opposite to the silicon semiconductor layer 4 with a gate oxide film 12 made of silicon interposed therebetween, and one end of the gate electrode 11 in the gate width direction. An extension portion 11 a extending on the field oxide film 7, a side wall 13 made of silicon nitride (Si 3 N 4 ) or the like formed on the side surface of the gate electrode 11 shown in FIG. A source layer 15 and a drain layer 16 formed by diffusing N-type impurities such as phosphorus (P) and arsenic (As) at a relatively high concentration, and a gate electrode sandwiched between the source layer 15 and the drain layer 16. It is composed of a channel region 17 formed by diffusing a P-type impurity such as boron (B) having a relatively low concentration in the silicon semiconductor layer 4 below the electrode 11, and a threshold voltage (threshold voltage) is applied to the gate electrode 11. ) Is applied, the channel formed in the channel region 17 controls the current flowing between the source layer 15 and the drain layer 16.
図９において、２０は層間絶縁膜であり、ＣＶＤ法等により素子形成領域６のシリコン半導体層４に形成されたｎＭＯＳ素子５およびフィールド酸化膜７上を覆う酸化シリコンからなる比較的の膜厚の厚い絶縁膜である。
２１はゲートコンタクトであり、層間絶縁膜２０を貫通してｎＭＯＳ素子５のゲート電極１１の延在部１１ａに達する貫通穴として開口されたコンタクトホール２２に、スパッタ法等によりアルミニウム（Ａｌ）やタングステン（Ｗ）、銅（Ｃｕ）等の導電性および比較的高い熱伝導性を有する金属材料を埋め込んで形成された導電プラグであって、ゲート電極１１と、層間絶縁膜２０上に形成された金属配線２３とを接続している。
In FIG. 9, reference numeral 20 denotes an interlayer insulating film, which has a comparatively thick film made of silicon oxide covering the nMOS element 5 and the field oxide film 7 formed on the silicon semiconductor layer 4 in the element forming region 6 by the CVD method or the like. It is a thick insulating film.
Reference numeral 21 denotes a gate contact, and aluminum (Al) or tungsten is formed by sputtering or the like in a contact hole 22 opened as a through hole that penetrates the interlayer insulating film 20 and reaches the extending portion 11a of the gate electrode 11 of the nMOS element 5. (W), a conductive plug formed by embedding a metal material having a relatively high thermal conductivity, such as copper (Cu), and a metal formed on the gate electrode 11 and the interlayer insulating film 20 The wiring 23 is connected.
金属配線２３は、層間絶縁膜２０上に、スパッタ法等によりゲートコンタクト２１と同様の金属材料で形成された金属配線層をエッチングして形成され、ゲートコンタクト２１と、図示しない外部端子としての電極ポストとの間を接続するた金属配線パターンである。
図８において、２５ａ、２５ｂは、それぞれソースコンタクト、ドレインコンタクトであり、層間絶縁膜２０を貫通してｎＭＯＳ素子５のソース層１５およびドレイン層１６にそれぞれ達する貫通穴として開口されたコンタクトホール２６に、ゲートコンタクト２１と同様の金属材料を埋め込んで形成された導電プラグであって、ソース層１５およびドレイン層１６と、層間絶縁膜２０上に形成された金属配線２７ａ、２７ｂとをそれぞれ接続している。
The metal wiring 23 is formed on the interlayer insulating film 20 by etching a metal wiring layer formed of the same metal material as that of the gate contact 21 by sputtering or the like, and the gate contact 21 and an electrode as an external terminal (not shown). This is a metal wiring pattern for connecting between posts.
In FIG. 8, 25a and 25b are a source contact and a drain contact, respectively, and contact holes 26 that are opened as through holes that penetrate the interlayer insulating film 20 and reach the source layer 15 and the drain layer 16 of the nMOS element 5, respectively. A conductive plug formed by embedding a metal material similar to that of the gate contact 21, and connecting the source layer 15 and the drain layer 16 to the metal wirings 27a and 27b formed on the interlayer insulating film 20, respectively. Yes.
このように構成された半導体装置１には、一般に、同じ断面積を有するゲートコンタクト２１、ソースコンタクト２５ａ、ドレインコンタクト２５ｂが形成され、同じ厚さで同じ配線幅（図７参照）を有する金属配線２３、２７ａ、２７ｂが形成されている。
近年の半導体装置の高速化および高密度化に対応してＭＯＳＦＥＴ等の半導体素子が微細化し、この微細化のために、素子形成領域に形成するソース層やドレイン層の小型化やＭＯＳＦＥＴのゲート長の短縮等が行われている。
また、石英基板やサファイア基板等の絶縁基板を用いた完全空乏型のＭＯＳＦＥＴは、低Ｓ値（サブスレッショルド領域の立ち上がり特性におけるドレイン電流が１桁下がるときのゲート電圧の変化量が小さいことをいう。）や低基板浮遊効果が得られる他、耐放射線性に優れ、接合容量が小さく、高速・低消費電力化が可能であるため、半導体装置の高速化および高密度化のために有効とされている。
The semiconductor elements such as MOSFETs have been miniaturized in response to recent high-speed and high-density semiconductor devices. For this miniaturization, the source layer and drain layer formed in the element formation region are downsized and the gate length of the MOSFET is reduced. Has been shortened.
Further, a fully depleted MOSFET using an insulating substrate such as a quartz substrate or a sapphire substrate has a low S value (a small amount of change in gate voltage when the drain current in the rising characteristic of the subthreshold region decreases by one digit). )) And low substrate floating effect, as well as excellent radiation resistance, small junction capacitance, and high speed and low power consumption, it is effective for increasing the speed and density of semiconductor devices. ing.
しかしながら、上述した従来のＳＯＱ基板に、一般的な構成のＭＯＳＦＥＴを形成すると、石英基板は、他のサファイア基板やシリコン基板に較べて、熱伝導率が極めて低いために、チャネル領域のドレイン端近傍においてインパクトイオン化により発生したエネルギを持った電子が、ドレイン端近傍のシリコン半導体層を振動させることにより発生した熱を外部に逃がすことが困難になり、図１０に示すＩｄ−Ｖｄ特性のように、ドレイン電圧Ｖｄが高い領域でドレイン電流Ｉｄが低下するＳＨＥ（Ｓｅｌｆ−Ｈｅａｔｉｎｇ Ｅｆｆｅｃｔ）が大きくなり、ＭＯＳＦＥＴの電気特性が低下するという問題がある。 However, when a MOSFET having a general configuration is formed on the above-described conventional SOQ substrate, the quartz substrate has an extremely low thermal conductivity as compared with other sapphire substrates and silicon substrates. It is difficult for electrons having energy generated by impact ionization to radiate heat generated by vibrating the silicon semiconductor layer near the drain end to the outside, as in the Id-Vd characteristic shown in FIG. There is a problem that SHE (Self-Heating Effect) in which the drain current Id decreases in a region where the drain voltage Vd is high increases and the electrical characteristics of the MOSFET deteriorate.
なお、石英基板の熱伝導率は、１．４Ｗ／ｍ・Ｋであり、サファイア基板の４２Ｗ／ｍ・Ｋやシリコン基板の１４８Ｗ／ｍ・Ｋに較べて、熱伝導率が極めて低いことが、一般に知られている。
本発明は、上記の問題点を解決するためになされたもので、ＳＯＱ基板を用いたＭＯＳＦＥＴのチャネル領域で発生した熱を外部に放出する手段を提供することを目的とする。
The thermal conductivity of the quartz substrate is 1.4 W / m · K, and the thermal conductivity is extremely low compared to 42 W / m · K of the sapphire substrate and 148 W / m · K of the silicon substrate. Generally known.
The present invention has been made to solve the above problems, and an object of the present invention is to provide means for releasing heat generated in the channel region of a MOSFET using an SOQ substrate to the outside.
本発明は、上記課題を解決するために、石英基板と、前記石英基板上に積層され、素子形成領域と前記素子形成領域を囲う素子分離領域が設定されたシリコン半導体層と、前記素子形成領域のシリコン半導体層を２分し、そのシリコン半導体層にゲート酸化膜を挟んで対向配置されたゲート電極と、前記ゲート電極の両側の前記素子形成領域のシリコン半導体層に形成されたソース層およびドレイン層とを有するＭＯＳＦＥＴと、前記ＭＯＳＦＥＴを含む、前記シリコン半導体層上を覆う層間絶縁膜と、を備えた半導体装置において、前記ゲート電極のゲート幅方向の両端部に形成され、前記素子分離領域に延在する延在部と、前記層間絶縁膜を貫通し、前記ゲート電極の前記延在部にそれぞれ接続する第１のコンタクトプラグと、前記層間絶縁膜を貫通し、前記ソース層およびドレイン層にそれぞれ接続する第２のコンタクトプラグと、前記層間絶縁膜上に形成され、前記第１のコンタクトプラグにそれぞれ接続する第１の配線と、前記層間絶縁膜上に形成され、前記第２のコンタクトプラグにそれぞれ接続する第２の配線と、を設けたことを特徴とする。 In order to solve the above problems, the present invention provides a quartz substrate, a silicon semiconductor layer stacked on the quartz substrate, in which an element forming region and an element isolation region surrounding the element forming region are set, and the element forming region The silicon semiconductor layer is divided into two, a gate electrode disposed opposite to the silicon semiconductor layer with a gate oxide film interposed therebetween, and a source layer and a drain formed in the silicon semiconductor layer in the element formation region on both sides of the gate electrode In a semiconductor device comprising a MOSFET having a layer and an interlayer insulating film including the MOSFET and covering the silicon semiconductor layer, the gate electrode is formed at both ends in the gate width direction, and is formed in the element isolation region. An extending portion, a first contact plug penetrating the interlayer insulating film and connected to the extending portion of the gate electrode, and the interlayer A second contact plug that penetrates the edge film and is connected to the source layer and the drain layer; a first wiring that is formed on the interlayer insulating film and is connected to the first contact plug; and the interlayer And a second wiring formed on the insulating film and connected to the second contact plug, respectively.
これにより、本発明は、ゲート電極に接続するゲートコンタクトの断面積の総和を増加させ、これらに接続する金属配線の配線幅の総和を大きくしてその断面積を増加させることができ、チャネル領域で発生した熱を、断面積の大きいゲートコンタクトおよび断面積の大きい金属配線を経由して、より多く外部へ放出することができるという効果が得られる。 As a result, the present invention increases the sum of the cross-sectional areas of the gate contacts connected to the gate electrode, increases the sum of the wiring widths of the metal wirings connected to these, and increases the cross-sectional area, thereby increasing the channel region. As a result, a larger amount of the heat generated in step 1 can be released to the outside via the gate contact having a large cross-sectional area and the metal wiring having a large cross-sectional area.
以下に、図面を参照して本発明による半導体装置の実施例について説明する。 Embodiments of a semiconductor device according to the present invention will be described below with reference to the drawings.
図１は実施例１の半導体装置の上面を示す説明図である。
なお、上記従来例と同様の部分は、同一の符号を付してその説明を省略する。
また、図１は、上記図７と同様に、サイドウォールと層間絶縁膜とを除いた状態で示してある。
本実施例のＳＯＱ基板２の石英基板３は、６００μｍ程度の厚さに形成され、ゲート酸化膜１２は８０Å程度の膜厚に形成されている。
FIG. 1 is an explanatory view showing the upper surface of the semiconductor device of the first embodiment.
In addition, the same part as the said prior art example attaches | subjects the same code | symbol, and abbreviate | omits the description.
Further, FIG. 1 shows a state in which the side wall and the interlayer insulating film are removed as in FIG.
The quartz substrate 3 of the SOQ substrate 2 of this embodiment is formed to a thickness of about 600 μm, and the gate oxide film 12 is formed to a thickness of about 80 mm.
本実施例の半導体装置１は、図１に示すように、素子形成領域６のシリコン半導体層４にゲート酸化膜１２を挟んで対向するゲート電極１１の延在部１１ａが、ゲート電極１１のゲート幅方向の両端部、つまり素子形成領域６のゲート長方向に沿った両側のフィールド酸化膜７上にそれぞれ形成されており、第１のコンタクトプラグとしてのゲートコンタクト２１が、それぞれの延在部１１ａに接続し、それぞれのゲートコンタクト２１に第１の配線としての金属配線２３がそれぞれ接続している。 As shown in FIG. 1, the semiconductor device 1 of the present embodiment has an extension portion 11 a of the gate electrode 11 that faces the silicon semiconductor layer 4 in the element formation region 6 with the gate oxide film 12 interposed therebetween. The gate contacts 21 are formed on the field oxide films 7 on both ends in the width direction, that is, on both sides of the element forming region 6 along the gate length direction. And metal wirings 23 as first wirings are connected to the respective gate contacts 21.
また、ゲートコンタクト２１の断面積は、上記従来例と同様に形成された第２のコンタクトプラグとしてのソースコンタクト２５ａまたはドレインコンタクト２５ｂと同じ断面積に形成され、金属配線２３の厚さと配線幅は、上記従来例と同様に形成された第２の配線としての金属配線２７ａまたは２７ｂと同じ厚さ、同じ配線幅に形成されている。
このため、本実施例の２つのゲートコンタクト２１の断面積の総和は、ソースコンタクト２５ａまたはドレインコンタクト２５ｂの断面積より大きい面積、つまり２倍の面積に形成され、２つの金属配線２３の配線幅の総和は、金属配線２７ａまたは２７ｂの配線幅より大きい幅、つまり２倍の幅になって、その断面積が大きくなっている。
The cross-sectional area of the gate contact 21 is formed in the same cross-sectional area as the source contact 25a or the drain contact 25b as the second contact plug formed in the same manner as the conventional example, and the thickness and the wiring width of the metal wiring 23 are as follows. These are formed to have the same thickness and the same wiring width as the metal wiring 27a or 27b as the second wiring formed in the same manner as the conventional example.
For this reason, the sum of the cross-sectional areas of the two gate contacts 21 of the present embodiment is formed to have an area larger than the cross-sectional area of the source contact 25a or the drain contact 25b, that is, twice the area, and the wiring width of the two metal wirings 23 Is larger than the wiring width of the metal wiring 27a or 27b, that is, twice the width, and its cross-sectional area is increased.
これら２つの金属配線２３は、それぞれゲートコンタクト２１の反対側で２倍の配線幅を保持したままで１つに接続され、ゲートコンタクト２１の断面積や金属配線２３の断面積に較べ、十分に大きい断面積を有する図示しない１つのポスト電極に接続されている。
なお、上記のゲート長方向は、シリコン半導体層４の上面に平行にソース層１５からドレイン層１６へ向かう方向、またはその逆方向をいい、ゲート幅方向はゲート長方向に直交するシリコン半導体層４の上面に平行な方向をいう。
These two metal wirings 23 are connected to each other while maintaining the double wiring width on the opposite side of the gate contact 21, and are sufficiently compared with the cross-sectional area of the gate contact 21 and the cross-sectional area of the metal wiring 23. It is connected to one post electrode (not shown) having a large cross-sectional area.
The above gate length direction refers to the direction from the source layer 15 to the drain layer 16 in parallel to the upper surface of the silicon semiconductor layer 4 or vice versa, and the gate width direction is the silicon semiconductor layer 4 orthogonal to the gate length direction. The direction parallel to the upper surface of
このようなゲートコンタクト２１や金属配線２３等は、以下のように形成される。
すなわち、ＳＯＱ基板２のシリコン半導体層４に、通常と同様にしてｎＭＯＳ素子５を形成した後に、ｎＭＯＳ素子５およびフィールド酸化膜７上等のＳＯＱ基板２のシリコン半導体層４上の全面に、ＣＶＤ法により酸化シリコンを比較的厚く堆積し、その上面を平坦化処理して層間絶縁膜２０を形成する。
Such gate contacts 21 and metal wirings 23 are formed as follows.
That is, after forming the nMOS element 5 on the silicon semiconductor layer 4 of the SOQ substrate 2 in the same manner as usual, CVD is performed on the entire surface of the silicon semiconductor layer 4 of the SOQ substrate 2 such as on the nMOS element 5 and the field oxide film 7. Silicon oxide is deposited relatively thick by the method, and the upper surface thereof is planarized to form the interlayer insulating film 20.
層間絶縁膜２０の形成後に、フォトリソグラフィにより層間絶縁膜２０上に、ソース層１５およびドレイン層１６のそれぞれのコンタクトホール２６の形成領域の層間絶縁膜２０を露出させた開口部を有するレジストマスクを形成し、これをマスクとして酸化シリコンを選択的にエッチングする異方性エッチングにより層間絶縁膜２０貫通してソース層１５およびドレイン層１６に達するコンタクトホール２６を形成する。 After the interlayer insulating film 20 is formed, a resist mask having an opening exposing the interlayer insulating film 20 in the contact hole 26 formation region of each of the source layer 15 and the drain layer 16 is formed on the interlayer insulating film 20 by photolithography. A contact hole 26 that reaches the source layer 15 and the drain layer 16 through the interlayer insulating film 20 is formed by anisotropic etching that selectively forms silicon oxide using this as a mask.
前記のレジストマスクを除去し、スパッタ法によりそれぞれのコンタクトホール２６内に金属材料を埋め込んでソースコンタクト２５ａおよびドレインコンタクト２５ｂを形成し、その上面を平坦化処理して層間絶縁膜２０の上面を露出させる。
その後に、前記と同様にして、ゲート電極１１に達するコンタクトホール２２に金属材料を埋込んでゲートコンタクト２１を形成し、平坦化処理を施して層間絶縁膜２０の上面を露出させる。
The resist mask is removed, a metal material is buried in each contact hole 26 by sputtering to form a source contact 25a and a drain contact 25b, and the upper surface thereof is planarized to expose the upper surface of the interlayer insulating film 20 Let
Thereafter, in the same manner as described above, a metal material is buried in the contact hole 22 reaching the gate electrode 11 to form a gate contact 21, and planarization is performed to expose the upper surface of the interlayer insulating film 20.
次いで、層間絶縁膜２０上に、金属材料からなる金属配線層を形成し、フォトリソグラフィにより金属配線層上に金属配線２３、２７ａ、２７ｂの形成領域を覆うレジストマスクを形成し、これをマスクとして金属配線層をエッチングして層間絶縁膜２０を露出させ、前記のレジストマスクを除去して金属配線２３、２７ａ、２７ｂを形成する。
そして、ＣＶＤ法等により層間絶縁膜２０上を覆う絶縁膜を形成し、金属配線２３、２７ａ、２７ｂにそれぞれ接続するポスト電極等を形成して、本実施例の半導体装置１を製造する。
Next, a metal wiring layer made of a metal material is formed on the interlayer insulating film 20, and a resist mask is formed on the metal wiring layer by photolithography to cover the formation region of the metal wirings 23, 27a, and 27b. The metal wiring layer is etched to expose the interlayer insulating film 20, and the resist mask is removed to form metal wirings 23, 27a, and 27b.
Then, an insulating film that covers the interlayer insulating film 20 is formed by CVD or the like, and post electrodes or the like connected to the metal wirings 23, 27a, and 27b are formed, and the semiconductor device 1 of this embodiment is manufactured.
このようにして形成されたｎＭＯＳ素子５は、その周囲を石英基板３や、石英基板３と同じ酸化シリコンで形成され、同等の低い熱伝導率を有するフィールド酸化膜７、ゲート酸化膜１２、層間絶縁膜２０で囲まれていたとしても、ゲート酸化膜１２が、他の石英基板３やフィールド酸化膜７等より薄い膜厚で形成されているので、チャネル領域１７で発生した熱は、ゲート酸化膜１２を経由してゲート電極１１へ流入し、そこに接続されている２つのゲートコンタクト２１および金属配線２３を経由して、ポスト電極から外部に放出される。 The nMOS element 5 thus formed is formed around the quartz substrate 3 and the same silicon oxide as the quartz substrate 3, and has a field oxide film 7, a gate oxide film 12, an interlayer having the same low thermal conductivity. Even if surrounded by the insulating film 20, the gate oxide film 12 is formed with a film thickness thinner than that of the other quartz substrate 3, the field oxide film 7 and the like. It flows into the gate electrode 11 through the film 12, and is discharged to the outside from the post electrode through the two gate contacts 21 and the metal wiring 23 connected thereto.
このとき、本実施例のゲート電極１１には、熱伝導率が高い金属材料からなる２つのゲートコンタクト２１が接続され、その断面積の総和が、ソースコンタクト２５ａ等の断面積より大きくなり、これらに接続する熱伝導率が高い金属材料からなる２つ金属配線２３の配線幅の総和が、ソースコンタクト２５ａに接続する金属配線２７ａ等の配線幅より大きくなって、その断面積が拡大しているので、チャネル領域１７で発生し、ゲート酸化膜１２を介して流入した熱を、断面積の総和が大きいゲートコンタクト２１や断面積の総和が大きい金属配線２３を経由して、より多く逃がすことが可能になる。 At this time, two gate contacts 21 made of a metal material having high thermal conductivity are connected to the gate electrode 11 of this embodiment, and the sum of the cross-sectional areas becomes larger than the cross-sectional areas of the source contacts 25a and the like. The sum of the wiring widths of the two metal wirings 23 made of a metal material having a high thermal conductivity connected to is larger than the wiring widths of the metal wirings 27a and the like connected to the source contact 25a, and the cross-sectional area is enlarged. Therefore, more heat generated in the channel region 17 and flowing through the gate oxide film 12 can be released via the gate contact 21 having a large cross-sectional area sum and the metal wiring 23 having a large cross-sectional area sum. It becomes possible.
また、本実施例のゲート電極１１の延在部１１ａは、フィールド酸化膜７上に形成されているので、半導体装置１の微細化のための、素子形成領域６の小型化やゲート長の短縮等を阻害することなく、ＳＨＥを抑制することができる。
以上説明したように、本実施例では、ＳＯＱ基板のシリコン半導体層に形成されたｎＭＯＳ素子のゲート電極のゲート幅方向の両端部のフィールド酸化膜上にそれぞれ延在部を設け、この延在部にそれぞれ接続する２つのゲートコンタクトおよびこれらに接続する金属配線を設けるようにしたことによって、ゲート電極に接続するゲートコンタクトの断面積の総和を増加させ、これらに接続する金属配線の配線幅の総和を大きくしてその断面積を増加させることができ、チャネル領域で発生した熱を、断面積の大きいゲートコンタクトおよび断面積の大きい金属配線を経由して、より多く外部へ放出することができ、ＳＨＥを抑制してｎＭＯＳ素子の電気特性を向上させることができる。
In addition, since the extending portion 11a of the gate electrode 11 of this embodiment is formed on the field oxide film 7, the element formation region 6 is reduced in size and the gate length is shortened for the miniaturization of the semiconductor device 1. SHE can be suppressed without inhibiting the above.
As described above, in this embodiment, the extending portions are provided on the field oxide films at both ends in the gate width direction of the gate electrode of the nMOS element formed in the silicon semiconductor layer of the SOQ substrate. By providing two gate contacts and metal wirings connected to each of the gate contacts, the total cross-sectional area of the gate contacts connected to the gate electrode is increased, and the total wiring width of the metal wirings connected to these gate contacts is increased. The cross-sectional area can be increased to increase the heat generated in the channel region, and more heat can be released to the outside via the gate contact and the metal wiring with a large cross-sectional area. SHE can be suppressed and the electrical characteristics of the nMOS device can be improved.
図２は実施例２の半導体装置の上面を示す説明図、図３は実施例２のゲートコンタクトと金属配線を示す説明図である。
なお、上記従来例および実施例１と同様の部分は、同一の符号を付してその説明を省略する。
また、図２は、上記図７と同様に、サイドウォールと層間絶縁膜とを除いた状態で示してある。
FIG. 2 is an explanatory view showing the upper surface of the semiconductor device of the second embodiment, and FIG. 3 is an explanatory view showing the gate contact and metal wiring of the second embodiment.
In addition, the same code | symbol is attached | subjected to the part similar to the said prior art example and Example 1, and the description is abbreviate | omitted.
Further, FIG. 2 shows a state in which the side wall and the interlayer insulating film are removed as in FIG.
本実施例のＳＯＱ基板２の石英基板３の厚さおよびゲート酸化膜１２の膜厚は、上記実施例１と同様である。
本実施例の半導体装置１は、図２、図３に示すように、従来のｎＭＯＳ素子５と同様に、ゲート電極１１の延在部１１ａは、ゲート電極１１のゲート幅方向の一の端部、つまり素子形成領域６のゲート長方向に沿った一の側のフィールド酸化膜７上に形成されており、第１のコンタクトプラグとしてのゲートコンタクト３１が、その延在部１１ａに接続して形成され、ゲートコンタクト３１に接続する第１の配線としての金属配線２３が形成されている。
The thickness of the quartz substrate 3 and the thickness of the gate oxide film 12 of the SOQ substrate 2 of this embodiment are the same as those of the first embodiment.
As shown in FIGS. 2 and 3, in the semiconductor device 1 of the present embodiment, the extended portion 11 a of the gate electrode 11 is one end in the gate width direction of the gate electrode 11, as in the conventional nMOS element 5. That is, it is formed on the field oxide film 7 on one side of the element formation region 6 along the gate length direction, and a gate contact 31 as a first contact plug is formed in connection with the extending portion 11a. Then, a metal wiring 23 as a first wiring connected to the gate contact 31 is formed.
また、ゲートコンタクト３１の断面積は、上記従来例と同様に形成された第２のコンタクトプラグとしてのソースコンタクト２５ａまたはドレインコンタクト２５ｂの断面積より大きく形成され、金属配線２３の厚さと配線幅は、上記従来例と同様に形成された第２の配線としての金属配線２７ａまたは２７ｂと同じ厚さ、同じ配線幅に形成されている。
このようなゲートコンタクト３１や金属配線２３等は、上記実施例１と同様にして形成される
この場合に、ゲートコンタクト３１を形成するためのコンタクトホールの開口部は、ゲートコンタクト３１の断面形状に合せて、コンタクトホール２２より大きく形成される。
The cross-sectional area of the gate contact 31 is formed larger than the cross-sectional area of the source contact 25a or the drain contact 25b as the second contact plug formed in the same manner as the conventional example, and the thickness and the wiring width of the metal wiring 23 are as follows. These are formed to have the same thickness and the same wiring width as the metal wiring 27a or 27b as the second wiring formed in the same manner as the conventional example.
The gate contact 31 and the metal wiring 23 are formed in the same manner as in the first embodiment. In this case, the opening of the contact hole for forming the gate contact 31 has the cross-sectional shape of the gate contact 31. In addition, it is formed larger than the contact hole 22.
このようにして形成されたｎＭＯＳ素子５は、上記実施例１と同様に、その周囲を酸化シリコンで形成された石英基板３やフィールド酸化膜７、ゲート酸化膜１２、層間絶縁膜２０で囲まれていたとしても、チャネル領域１７で発生した熱は、膜厚の薄いゲート酸化膜１２を経由してゲート電極１１へ流入し、そこに接続されているゲートコンタクト３１および金属配線２３を経由して、ポスト電極から外部に放出される。 The nMOS element 5 thus formed is surrounded by the quartz substrate 3, the field oxide film 7, the gate oxide film 12, and the interlayer insulating film 20 formed of silicon oxide, as in the first embodiment. Even if it is, the heat generated in the channel region 17 flows into the gate electrode 11 via the thin gate oxide film 12, and via the gate contact 31 and the metal wiring 23 connected thereto. , Emitted from the post electrode to the outside.
このとき、本実施例のゲート電極１１には、熱伝導率が高い金属材料からなり、かつソースコンタクト２５ａ等の断面積より大きい断面積を有するゲートコンタクト３１が接続し、金属配線２３との接合面積が拡大されているので、チャネル領域１７で発生し、ゲート酸化膜１２を介して流入した熱を、断面積が大きいゲートコンタクト３１や金属配線２３を経由して、より多く逃がすことが可能になる。 At this time, a gate contact 31 made of a metal material having a high thermal conductivity and having a cross-sectional area larger than that of the source contact 25a or the like is connected to the gate electrode 11 of this embodiment. Since the area is enlarged, more heat generated in the channel region 17 and flowing through the gate oxide film 12 can be released through the gate contact 31 and the metal wiring 23 having a large cross-sectional area. Become.
以上説明したように、本実施例では、ＳＯＱ基板のシリコン半導体層に形成されたｎＭＯＳ素子のゲート電極のゲート幅方向の一の端部のフィールド酸化膜上に延在部を設けると共に、この延在部に接続するゲートコンタクトおよびこれに接続する金属配線を設け、ゲート電極に接続するゲートコンタクトの断面積を、ソースコンタクト等の断面積より大きくしたことによって、チャネル領域で発生した熱を、断面積の大きいゲートコンタクトおよび金属配線を経由して、より多く外部へ放出することができ、ＳＨＥを抑制してｎＭＯＳ素子の電気特性を向上させることができる。 As described above, in this embodiment, an extension is provided on the field oxide film at one end in the gate width direction of the gate electrode of the nMOS element formed in the silicon semiconductor layer of the SOQ substrate. The gate contact connected to the existing part and the metal wiring connected to this are provided, and the cross-sectional area of the gate contact connected to the gate electrode is made larger than the cross-sectional area of the source contact, etc., so that the heat generated in the channel region is cut off. Through the gate contact and metal wiring having a large area, more can be discharged to the outside, and SHE can be suppressed to improve the electrical characteristics of the nMOS element.
なお、本実施例においては、断面積の大きいゲートコンタクトを１つ設けるとして説明したが、ソースコンタクト等と同等または、それ以下の断面積を有するゲートコンタクトを延在部および／若しくは延在部以外のゲート電極に複数設け、それらの断面積の総和を、ソースコンタクト等の断面積より大きい面積にして、ソースコンタクト等に接続する金属配線と同等の配線幅を有する１つの金属配線に接続するようにしても、前記と同様の効果を得ることができる。 In the present embodiment, one gate contact having a large cross-sectional area is provided. However, a gate contact having a cross-sectional area equivalent to or smaller than that of a source contact or the like is provided as an extension portion and / or an extension portion. A plurality of gate electrodes are provided, and the sum of their cross-sectional areas is larger than the cross-sectional area of the source contacts, etc., and is connected to one metal wiring having a wiring width equivalent to the metal wiring connected to the source contacts etc. However, the same effect as described above can be obtained.
図４は実施例３のゲートコンタクトと金属配線を示す説明図である。
なお、上記従来例および実施例１、実施例２と同様の部分は、同一の符号を付してその説明を省略する。
本実施例のＳＯＱ基板２の石英基板３の厚さおよびゲート酸化膜１２の膜厚は、上記実施例１と同様である。
FIG. 4 is an explanatory view showing a gate contact and a metal wiring according to the third embodiment.
In addition, the same code | symbol is attached | subjected to the part similar to the said prior art example, Example 1, and Example 2, and the description is abbreviate | omitted.
The thickness of the quartz substrate 3 and the thickness of the gate oxide film 12 of the SOQ substrate 2 of this embodiment are the same as those of the first embodiment.
本実施例の半導体装置１は、図４に示すように、上記実施例２のｎＭＯＳ素子５と同様に、ゲート電極１１のゲート幅方向の一の端部のフィールド酸化膜７上に設けられた延在部１１ａに、第１のコンタクトプラグとしてのゲートコンタクト２１が接続して形成され、ゲートコンタクト２１に接続する第１の配線としての金属配線３３が形成されている。
また、ゲートコンタクト２１の断面積は、上記従来例と同様に形成された第２のコンタクトプラグとしてのソースコンタクト２５ａまたはドレインコンタクト２５ｂの断面積と同等に形成され、金属配線３３の厚さは、上記従来例と同様に形成された第２の配線としての金属配線２７ａまたは２７ｂと同じ厚さに、その配線幅は、金属配線２７ａの配線幅より大きく形成されている。
As shown in FIG. 4, the semiconductor device 1 of this example is provided on the field oxide film 7 at one end in the gate width direction of the gate electrode 11, similarly to the nMOS element 5 of Example 2 above. A gate contact 21 serving as a first contact plug is connected to the extending portion 11a, and a metal wiring 33 serving as a first wiring connected to the gate contact 21 is formed.
The cross-sectional area of the gate contact 21 is formed to be equal to the cross-sectional area of the source contact 25a or the drain contact 25b as the second contact plug formed in the same manner as the conventional example, and the thickness of the metal wiring 33 is The wiring width is formed to be the same as the metal wiring 27a or 27b as the second wiring formed in the same manner as the conventional example, and the wiring width is larger than the wiring width of the metal wiring 27a.
このようなゲートコンタクト２１や金属配線３３等は、上記実施例１と同様にして形成される
この場合に、金属配線３３を形成するためのレジストマスクは、金属配線３３の配線幅に合せて、幅広に形成される。
このようにして形成されたｎＭＯＳ素子５は、上記実施例１と同様に、その周囲を酸化シリコンで形成された石英基板３やフィールド酸化膜７、ゲート酸化膜１２、層間絶縁膜２０で囲まれていたとしても、チャネル領域１７で発生した熱は、膜厚の薄いゲート酸化膜１２を経由してゲート電極１１へ流入し、そこに接続されているゲートコンタクト２１および金属配線３３を経由して、ポスト電極から外部に放出される。
Such a gate contact 21 and a metal wiring 33 are formed in the same manner as in the first embodiment. In this case, a resist mask for forming the metal wiring 33 is formed in accordance with the wiring width of the metal wiring 33. Widely formed.
The nMOS element 5 thus formed is surrounded by the quartz substrate 3, the field oxide film 7, the gate oxide film 12, and the interlayer insulating film 20 formed of silicon oxide, as in the first embodiment. Even if it is, the heat generated in the channel region 17 flows into the gate electrode 11 through the thin gate oxide film 12 and then through the gate contact 21 and the metal wiring 33 connected thereto. , Emitted from the post electrode to the outside.
このとき、本実施例のゲート電極１１に接続するゲートコンタクト２１には、熱伝導率が高い金属材料からなり、かつ金属配線２７ａ等の配線幅より大きい配線幅を有する金属配線３３が接続して金属配線３３の断面積が拡大されているので、チャネル領域１７で発生し、ゲート酸化膜１２を介して流入した熱を、ゲートコンタクト２１や断面積が大きい金属配線３３を経由して、より多く逃がすことが可能になる。 At this time, the metal contact 33 made of a metal material having a high thermal conductivity and having a wiring width larger than the wiring width such as the metal wiring 27a is connected to the gate contact 21 connected to the gate electrode 11 of this embodiment. Since the cross-sectional area of the metal wiring 33 is enlarged, more heat is generated in the channel region 17 and flows through the gate oxide film 12 via the gate contact 21 and the metal wiring 33 having a large cross-sectional area. It is possible to escape.
以上説明したように、本実施例では、ＳＯＱ基板のシリコン半導体層に形成されたｎＭＯＳ素子のゲート電極のゲート幅方向の一の端部のフィールド酸化膜上に延在部を設けると共に、この延在部に接続するゲートコンタクトおよびこれに接続する金属配線を設け、ゲートコンタクトに接続する金属配線の配線幅を、ソースコンタクト等に接続する金属配線の配線幅より大きくしたことによって、ゲートコンタクトに接続する金属配線の断面積を拡大することができ、チャネル領域で発生した熱を、ゲートコンタクトおよび断面積の大きい金属配線を経由して、より多く外部へ放出することができ、ＳＨＥを抑制してｎＭＯＳ素子の電気特性を向上させることができる。 As described above, in this embodiment, an extension is provided on the field oxide film at one end in the gate width direction of the gate electrode of the nMOS element formed in the silicon semiconductor layer of the SOQ substrate. A gate contact connected to the existing part and a metal wiring connected to the gate contact are provided, and the wiring width of the metal wiring connected to the gate contact is made larger than the wiring width of the metal wiring connected to the source contact etc., thereby connecting to the gate contact. The cross-sectional area of the metal wiring to be expanded can be increased, and the heat generated in the channel region can be released to the outside via the gate contact and the metal wiring having a large cross-sectional area, thereby suppressing SHE. The electrical characteristics of the nMOS element can be improved.
なお、本実施例においては、配線幅の大きいゲートコンタクトに接続する金属配線を１つ設けるとして説明したが、図５に示すように、ソースコンタクト２５ａに接続する金属配線２７ａ等と同等または、それ以下の配線幅を有する分岐配線３５を複数設け、それらの配線幅の総和を、金属配線２７ａ等の配線幅より大きい幅にするようにしても、前記と同様の効果を得ることができる。 In the present embodiment, one metal wiring connected to the gate contact having a large wiring width is provided. However, as shown in FIG. 5, the metal wiring 27a is connected to the source contact 25a or the like, or the like. Even if a plurality of branch wirings 35 having the following wiring widths are provided and the sum of the wiring widths is made larger than the wiring width of the metal wiring 27a or the like, the same effect as described above can be obtained.
この場合に、複数の分岐配線３５は、それぞれゲートコンタクト２１の反対側で配線幅の総和を保持したままで１つに接続し、図示しない１つのポスト電極に接続するとよい。
上記実施例２および本実施例においては、ゲートコンタクトおよびゲートコンタクトに接続する金属配線のいずれか一方の断面積を増加させるとして説明したが、図６に示すように、断面積を拡大したゲートコンタクト３１に、配線幅を大きくしてその断面積を拡大した金属配線３３を接続するようにしてもよい。このようにしても上記と同様の効果を得ることができる。
In this case, the plurality of branch wirings 35 are preferably connected to one post electrode (not shown) while maintaining the total wiring width on the opposite side of the gate contact 21.
In the second embodiment and the present embodiment, it has been described that the cross-sectional area of either the gate contact or the metal wiring connected to the gate contact is increased. However, as shown in FIG. 31 may be connected to a metal wiring 33 having a larger wiring width and a larger sectional area. Even if it does in this way, the effect similar to the above can be acquired.
なお、上記各実施例においては、ＭＯＳＦＥＴはｎＭＯＳ素子として説明したが、ＭＯＳＦＥＴとしてｐＭＯＳ素子を形成する場合も同様である。 In each of the above embodiments, the MOSFET is described as an nMOS element, but the same applies to the case where a pMOS element is formed as a MOSFET.
１ 半導体装置
２ ＳＯＱ基板
３ 石英基板
４ シリコン半導体層
５ ｎＭＯＳ素子
６ 素子形成領域
７ フィールド酸化膜
８ 素子分離領域
１１ ゲート電極
１１ａ 延在部
１２ ゲート酸化膜
１３ サイドウォール
１５ ソース層
１６ ドレイン層
１７ チャネル領域
２０ 層間絶縁膜
２１、３１ ゲートコンタクト
２２、２６ コンタクトホール
２３、２７ａ、２７ｂ、３３ 金属配線
２５ａ ソースコンタクト
２５ｂ ドレインコンタクト
３５ 分岐配線
DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 SOQ substrate 3 Quartz substrate 4 Silicon semiconductor layer 5 nMOS element 6 Element formation area 7 Field oxide film 8 Element isolation area 11 Gate electrode 11a Extension part 12 Gate oxide film 13 Side wall 15 Source layer 16 Drain layer 17 Channel Region 20 Interlayer insulating film 21, 31 Gate contact 22, 26 Contact hole 23, 27a, 27b, 33 Metal wiring 25a Source contact 25b Drain contact 35 Branch wiring
Claims (4)
前記石英基板上に積層され、素子形成領域と前記素子形成領域を囲う素子分離領域が設定されたシリコン半導体層と、
前記素子形成領域のシリコン半導体層を２分し、そのシリコン半導体層にゲート酸化膜を挟んで対向配置されたゲート電極と、前記ゲート電極の両側の前記素子形成領域のシリコン半導体層に形成されたソース層およびドレイン層とを有するＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴを含む、前記シリコン半導体層上を覆う層間絶縁膜と、を備えた半導体装置において、
前記ゲート電極のゲート幅方向の両端部に形成され、前記素子分離領域に延在する延在部と、
前記層間絶縁膜を貫通し、前記ゲート電極の前記延在部にそれぞれ接続する第１のコンタクトプラグと、
前記層間絶縁膜を貫通し、前記ソース層およびドレイン層にそれぞれ接続する第２のコンタクトプラグと、
前記層間絶縁膜上に形成され、前記第１のコンタクトプラグにそれぞれ接続する第１の配線と、
前記層間絶縁膜上に形成され、前記第２のコンタクトプラグにそれぞれ接続する第２の配線と、を設けたことを特徴とする半導体装置。 A quartz substrate;
A silicon semiconductor layer laminated on the quartz substrate and having an element formation region and an element isolation region surrounding the element formation region;
The silicon semiconductor layer in the element formation region is divided into two, and formed on the silicon semiconductor layer in the element formation region on both sides of the gate electrode, and a gate electrode disposed opposite to the silicon semiconductor layer with a gate oxide film interposed therebetween A MOSFET having a source layer and a drain layer;
In a semiconductor device comprising an interlayer insulating film that covers the silicon semiconductor layer, including the MOSFET,
Formed at both ends of the gate electrode in the gate width direction and extending to the element isolation region;
A first contact plug that penetrates the interlayer insulating film and is connected to the extended portion of the gate electrode;
A second contact plug penetrating the interlayer insulating film and connected to the source layer and the drain layer,
A first wiring formed on the interlayer insulating film and connected to each of the first contact plugs;
And a second wiring formed on the interlayer insulating film and connected to each of the second contact plugs.
前記石英基板上に積層され、素子形成領域と前記素子形成領域を囲う素子分離領域が設定されたシリコン半導体層と、
前記素子形成領域のシリコン半導体層を２分し、そのシリコン半導体層にゲート酸化膜を挟んで対向配置されたゲート電極と、前記ゲート電極の両側の前記素子形成領域のシリコン半導体層に形成されたソース層およびドレイン層とを有するＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴを含む、前記シリコン半導体層上を覆う層間絶縁膜と、
前記層間絶縁膜を貫通し、前記ゲート電極に接続する第１のコンタクトプラグと、
前記層間絶縁膜を貫通し、前記ソース層およびドレイン層にそれぞれ接続する第２のコンタクトプラグと、
前記層間絶縁膜上に形成され、前記第１のコンタクトプラグに接続する第１の配線と、
前記層間絶縁膜上に形成され、前記第２のコンタクトプラグにそれぞれ接続する第２の配線と、を備えた半導体装置において、
前記第１のコンタクトプラグの断面積を、前記第２のコンタクトプラグの断面積より大きくしたことを特徴とする半導体装置。 A quartz substrate;
A silicon semiconductor layer laminated on the quartz substrate and having an element formation region and an element isolation region surrounding the element formation region;
The silicon semiconductor layer in the element formation region is divided into two, and formed on the silicon semiconductor layer in the element formation region on both sides of the gate electrode, and a gate electrode disposed opposite to the silicon semiconductor layer with a gate oxide film interposed therebetween A MOSFET having a source layer and a drain layer;
An interlayer insulating film covering the silicon semiconductor layer, including the MOSFET;
A first contact plug passing through the interlayer insulating film and connected to the gate electrode;
A second contact plug penetrating the interlayer insulating film and connected to the source layer and the drain layer,
A first wiring formed on the interlayer insulating film and connected to the first contact plug;
A second wiring formed on the interlayer insulating film and connected to the second contact plug;
A semiconductor device, wherein a cross-sectional area of the first contact plug is larger than a cross-sectional area of the second contact plug.
前記石英基板上に積層され、素子形成領域と前記素子形成領域を囲う素子分離領域が設定されたシリコン半導体層と、
前記素子形成領域のシリコン半導体層を２分し、そのシリコン半導体層にゲート酸化膜を挟んで対向配置されたゲート電極と、前記ゲート電極の両側の前記素子形成領域のシリコン半導体層に形成されたソース層およびドレイン層とを有するＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴを含む、前記シリコン半導体層上を覆う層間絶縁膜と、
前記層間絶縁膜を貫通し、前記ゲート電極に接続する第１のコンタクトプラグと、
前記層間絶縁膜を貫通し、前記ソース層およびドレイン層にそれぞれ接続する第２のコンタクトプラグと、
前記層間絶縁膜上に形成され、前記第１のコンタクトプラグに接続する第１の配線と、
前記層間絶縁膜上に形成され、前記第２のコンタクトプラグにそれぞれ接続する第２の配線と、を備えた半導体装置において、
前記第１の配線の配線幅を、前記第２の配線の配線幅より大きくしたことを特徴とする半導体装置。 A quartz substrate;
A silicon semiconductor layer laminated on the quartz substrate and having an element formation region and an element isolation region surrounding the element formation region;
The silicon semiconductor layer in the element formation region is divided into two, and formed on the silicon semiconductor layer in the element formation region on both sides of the gate electrode, and a gate electrode disposed opposite to the silicon semiconductor layer with a gate oxide film interposed therebetween A MOSFET having a source layer and a drain layer;
An interlayer insulating film covering the silicon semiconductor layer, including the MOSFET;
A first contact plug passing through the interlayer insulating film and connected to the gate electrode;
A second contact plug penetrating the interlayer insulating film and connected to the source layer and the drain layer,
A first wiring formed on the interlayer insulating film and connected to the first contact plug;
A second wiring formed on the interlayer insulating film and connected to the second contact plug;
A semiconductor device, wherein a wiring width of the first wiring is made larger than a wiring width of the second wiring.
前記第１の配線を、複数の分岐配線で形成したことを特徴とする半導体装置。 In claim 3,
A semiconductor device, wherein the first wiring is formed of a plurality of branch wirings.
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| Application Number | Priority Date | Filing Date | Title |
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Family
ID=40555371
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| Application Number | Title | Priority Date | Filing Date |
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| JP2007225842A Pending JP2009059894A (en) | 2007-08-31 | 2007-08-31 | Semiconductor device |
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| Country | Link |
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| JP (1) | JP2009059894A (en) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Effective date: 20081224 Free format text: JAPANESE INTERMEDIATE CODE: A712 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090127 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090316 |
|
| A977 | Report on retrieval |
Effective date: 20110310 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110315 |
|
| A521 | Written amendment |
Effective date: 20110513 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110809 |