JP2009038226A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device consisting of at least two stages of high integration high speed CMOS inverter coupling circuit employing an SGT where the gate width of a pMOS is two time as wide as the gate width of an nMOS. <P>SOLUTION: The semiconductor device comprises a CMOS inverter coupling circuit coupling two stages or more of CMOS inverters. The first CMOS inverter consists of pMOS SGTs of first row first column and second row first column, and an nMOS SGT of first row second column, and the second CMOS inverter consists of pMOS SGTs of first row third column and second row third column, and an nMOS SGT of second row second column. An output terminal, which is wired to connect the drain diffusion layer of SGTs of first row first column and second row first column with the drain diffusion layer of SGT of first row second column by an insular semiconductor lower layer, is connected with an input terminal, which is wired to connect the gate of SGTs of first row third column and second row third column with the gate of SGT of second row second column. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

この発明は、半導体装置に関するものである。 The present invention relates to a semiconductor device.

半導体集積回路、なかでもMOSトランジスタを用いた集積回路は、高集積化の一途を辿っている。 The semiconductor integrated circuit, an integrated circuit using a Above all MOS transistors are steadily high integration. この高集積化に伴って、その中で用いられているMOSトランジスタはナノ領域まで微細化が進んでいる。 Along with the increase in the degree of integration, MOS transistor used therein has progressed miniaturization to nano region. デジタル回路の基本回路は、インバータ回路であるが、このインバータ回路を構成するMOSトランジスタの微細化が進むと、リーク電流の抑制が困難であり、ホットキャリア効果による信頼性の低下が生じ、また必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。 Basic circuit of digital circuits is an inverter circuit, when miniaturization of the MOS transistor constituting the inverter circuit is advanced, it is difficult to suppress the leakage current, caused a decrease in reliability due to hot carrier effect, also requires a current amount requested can not easily reduce the occupied area of ​​the circuit from the secure, there is a problem. この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のSurrounding Gate Transistor(SGT)が提案され、SGTを用いたCMOSインバータ回路が提案された(例えば、特許文献1、特許文献2、特許文献3)。 To solve such problems, the source with respect to the substrate, a gate, a drain is arranged in the vertical direction, Surrounding Gate Transistor structures gate surrounds an island-shaped semiconductor layer (SGT) have been proposed, using the SGT CMOS inverter circuit is proposed (e.g., Patent Document 1, Patent Document 2, Patent Document 3).

従来のSGTを用いた第1のインバータの出力が第2のインバータに入力される2段のCMOSインバータを、図1に示す(非特許文献1)。 The first two stages of CMOS inverter output of the inverter is input to the second inverter using a conventional SGT, shown in FIG. 1 (Non-Patent Document 1). また、断面図を図2に示す。 Further, a cross-sectional view in FIG. 第1のインバータは、2個のpMOS SGT 01,02、1個のnMOS SGT 03で構成している。 The first inverter is constituted by two pMOS SGT 01,02,1 amino nMOS SGT 03. 第2のインバータは、2個のpMOS SGT 04,05、2個のnMOS SGT 06,07で構成している。 The second inverter is constituted by two pMOS SGT 04,05,2 amino nMOS SGT 06,07. 従来のSGTを用いた2段のCMOSインバータでは、第1の電源供給配線V SS ,第2の電源供給配線V CCがコンタクトを介してシリコン基板の拡散層を経由して供給されているSGTを用いている。 The two-stage CMOS inverter using the conventional SGT, a first power supply line V SS, the SGT of the second power supply line V CC is supplied via a diffusion layer of the silicon substrate through the contact It is used. すなわち、nMOS、pMOSの電源線は、nMOS、pMOSが配置される基板上の領域とは別の領域であるゲート領域の下部の一方に配置されている。 That, nMOS, pMOS in the power supply line, nMOS, are arranged on one of the lower gate region, another region than the region on the substrate pMOS are arranged. 拡散層の抵抗は、電源供給の金属配線の抵抗と比較して非常に大きい。 Resistance of the diffusion layer is very large compared to the resistance of the metal wiring of the power supply. 第1の電源供給配線V SS 、第2の電源供給配線V CCの抵抗が増加すると、nMOS SGTに印加されるソース電圧が第1の電源電圧V SSより増加し、pMOS SGTに印加されるソース電圧が第2の電源電圧Vccより低下する。 The first power supply line V SS, the resistance of the second power supply line V CC are increased, a source of the source voltage applied to the nMOS SGT is increased from the first power supply voltage V SS, it is applied to the pMOS SGT voltage lower than the second power supply voltage Vcc. nMOS SGTのソース電圧が第1の電源電圧Vssより増加すると、nMOS SGTの駆動電流が低下する。 When the source voltage of the nMOS SGT is increased from the first power supply voltage Vss, nMOS SGT of the driving current decreases. pMOS SGTのソース電圧が第2の電源電圧Vccより低下すると、pMOS SGTの駆動電流が低下する。 When the source voltage of the pMOS SGT is reduced than the second power supply voltage Vcc, pMOS SGT drive current decreases. トランジスタの駆動電流が低下すると、インバータの出力端子の容量の充放電の速度が低下する。 When the driving current of the transistor is lowered, the rate of charging and discharging of the capacity of the inverter output terminal is reduced. インバータの出力端子の容量の充放電の速度が低下すると、インバータの遅延時間は増大する。 When the speed of the charge and discharge of the capacity of the inverter output terminal is reduced, the delay time of the inverter is increased. そのため、拡散層に多数のコンタクトを介して金属配線を行い、nMOS SGTのソースに第1の電源電圧V SSを、pMOS SGTのソースに第2の電源電圧V CCを印加する。 Therefore, perform metal wiring through a plurality of contacts on the diffusion layer, the first power supply voltage V SS to the nMOS SGT source, applying a second power supply voltage V CC to the pMOS SGT sources.

また、従来のSGT CMOSインバータは、ドレインの拡散層にコンタクトをとり、金属配線に接続を行い、第1のインバータの出力とする。 Further, the conventional SGT CMOS inverter takes to contact the diffusion layer of the drain, make the connection to the metallic wiring, the output of the first inverter. 第1のインバータの出力の金属配線からコンタクトを介して第2のインバータの入力であるポリシリコンのゲートに接続を行う。 Make a connection to a gate of polysilicon which is the input of the second inverter through a contact from the metal wiring of the output of the first inverter.

すなわち、従来の基板接地型SGTを用いた2段のCMOSインバータでは、回路占有面積に占めるコンタクト面積の割合が大きい。 That is, in the two-stage CMOS inverter using the conventional substrate grounded type SGT, a large percentage of the contact area occupying the area occupied by the circuit. また、第1の電源供給配線V SS 、第2の電源供給配線V CCの抵抗が増加すると、インバータの遅延時間が増大する。 The first power supply line V SS, the resistance of the second power supply line V CC are increased, a delay time of the inverter is increased.

また、ホールの移動度は電子の移動度の半分であるので、インバータ回路において、pMOSトランジスタのゲート幅は、nMOSトランジスタのゲート幅の二倍とする必要がある。 Moreover, since the mobility of holes is half the mobility of electrons, in an inverter circuit, a gate width of the pMOS transistor is required to be twice the gate width of the nMOS transistor.

特開平2-71556 JP-A-2-71556 特開平2-188966 JP-A-2-188966 特開平3-145761 JP-A-3-145761

そこで、第1の電源供給配線V SSと第2の電源供給配線V CCの面積を減少させ、抵抗を低減する、pMOS SGTのゲート幅をnMOS SGTのゲート幅の二倍としたSGTを用いた高集積で高速な少なくとも2段以上のCMOSインバータ結合回路からなる半導体装置を提供することを目的とする。 Therefore, to reduce the area of the first power supply line V SS and the second power supply line V CC, to reduce the resistance, it was used SGT with the gate width of the pMOS SGT twice the gate width of the nMOS SGT and to provide a semiconductor device comprising a high-speed of at least two or more stages of the CMOS inverter coupling circuit with a high integration.

上記課題を解決するために、本発明は、少なくとも2段以上のCMOSインバータを結合したCMOSインバータ結合回路を備えた半導体装置であって、 In order to solve the above problems, the present invention is a semiconductor device having a CMOS inverter coupling circuit coupled to at least two or more stages of CMOS inverters,
前記CMOSインバータ結合回路は、基板上に二行三列に配列されたMOSトランジスタにより構成される2段のCMOSインバータとして第1のCMOSインバータと第2のCMOSインバータとを含んでおり、 The CMOS inverter coupling circuit includes a first CMOS inverter and a second CMOS inverter as a CMOS inverter of the two-stage constituted by MOS transistors arranged in two rows three rows on a substrate,
一列目及び三列目のMOSトランジスタの各々は、pチャネルMOSトランジスタであり、 Each of the first row and third column of the MOS transistor is a p-channel MOS transistors,
二列目のMOSトランジスタの各々は、nチャネルMOSトランジスタであり、 Each of the second row of the MOS transistor is an n-channel MOS transistors,
前記pチャネルMOSトランジスタ及びnチャネルMOSトランジスタの各々は、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有しており、 Each of the p-channel MOS transistor and n-channel MOS transistor has a drain, a gate and a source are arranged in a direction perpendicular to the substrate, has a structure in which the gate surrounds an island-shaped semiconductor layer,
前記第1のCMOSインバータは、 Said first CMOS inverter,
一列目の2個のpチャネルMOSトランジスタと、 And two p-channel MOS transistor of the first row,
二列目の一方のnチャネルMOSトランジスタと、 And one of the n-channel MOS transistor of the second row,
二列目の前記一方のnチャネルMOSトランジスタのゲートと、一列目の2個のpチャネルMOSトランジスタのゲートとを、相互に接続するよう配線された第1のCMOSインバータの入力端子と、 A gate of the one n-channel MOS transistor of the second row, and a gate of two p-channel MOS transistor of the first column, and the input terminal of the first CMOS inverter wired to connect to each other,
二列目の前記一方のnチャネルMOSトランジスタのドレイン拡散層と、一列目の2個のpチャネルMOSトランジスタのドレイン拡散層とを、島状半導体下部層で相互に接続するよう配線された第1のCMOSインバータの出力端子と、 And the drain diffusion layer of the one n-channel MOS transistor of the second row, and a drain diffusion layer of the two p-channel MOS transistor of the first row, are wired to connect to each other in the island-shaped semiconductor lower layer first and the output terminal of the CMOS inverter,
二列目の前記一方のnチャネルMOSトランジスタのソース拡散層上に配線された第1のCMOSインバータ用の第1の電源供給配線と、 The first and the power supply wiring for the first CMOS inverter wired on the source diffusion layer of the one n-channel MOS transistor of the second row,
一列目の2個のpチャネルMOSトランジスタのソース拡散層上に配線された第1のCMOSインバータ用の第2の電源供給配線とを有しており、 Has a second power supply line for the first CMOS inverter that extends on the source diffusion layers of the two p-channel MOS transistor of the first row,
前記第2のCMOSインバータは、 The second CMOS inverter,
三列目の2個のpチャネルMOSトランジスタと、 And two p-channel MOS transistor of the third row,
二列目の前記一方のnチャネルMOSトランジスタとは異なる二列目の他方のnチャネルMOSトランジスタと、 The other n-channel MOS transistors of two different row and the one n-channel MOS transistor of the second row,
二列目の前記他方のnチャネルMOSトランジスタのゲートと、三列目の2個のpチャネルMOSトランジスタのゲートとを、相互に接続するよう配線された第2のCMOSインバータの入力端子と、 A gate of the other n-channel MOS transistor of the second row, and a gate of two p-channel MOS transistors of the third row, the input terminal of the second CMOS inverter which are wired to connect to each other,
二列目の前記他方のnチャネルMOSトランジスタのドレイン拡散層と、三列目の2個のpチャネルMOSトランジスタのドレイン拡散層とを、島状半導体下部層で相互に接続するよう配線された第2のCMOSインバータの出力端子と、 And the drain diffusion layer of the other n-channel MOS transistor of the second row, and a drain diffusion layer of the two p-channel MOS transistors of the third row, are wired to connect to each other in the island-shaped semiconductor lower layer first an output terminal of the second CMOS inverter,
二列目の前記他方のnチャネルMOSトランジスタのソース拡散層上に配線された第2のCMOSインバータ用の第1の電源供給配線と、 A first power supply wiring for the second CMOS inverter wired on the source diffusion layers of the other n-channel MOS transistor of the second row,
三列目の2個のpチャネルMOSトランジスタのソース拡散層上に配線された第2の電源供給配線とを有しており、 Has a second power supply line that is wired on the source diffusion layers of the two p-channel MOS transistors of the third row,
前記第1のCMOSインバータ用の第1の電源供給配線と第2のCMOSインバータ用の第1の電源供給配線は、二列目のnチャネルMOSトランジスタのソース拡散層上で相互に接続されており、 It said first first first power supply line of the power supply wiring and a second CMOS inverter for CMOS inverters are connected with each other on the source diffusion layer of the n-channel MOS transistor of the second row ,
第1のCMOSインバータの出力端子は、第2のCMOSインバータの入力端子に接続される半導体装置を提供する。 The output terminal of the first CMOS inverter, to provide a semiconductor device which is connected to an input terminal of the second CMOS inverter.

本発明の好ましい態様では、前記CMOSインバータ結合回路は、基板上に、列方向にN個(Nは2以上)の前記2段のCMOSインバータを配列した2×N段のCMOSインバータを備え、 In a preferred embodiment of the present invention, the CMOS inverter coupling circuit, on a substrate, N pieces in the column direction (N is 2 or more) with a 2 × N stages of CMOS inverters the arrayed two-stage CMOS inverter,
各々のCMOSインバータの出力端子は、該出力端子に隣接するCMOSインバータの入力端子に接続され、 An output terminal of each of the CMOS inverters is connected to an input terminal of the CMOS inverter which is adjacent to said output terminal,
隣接する4個のpチャネルMOSトランジスタのソース拡散層上に配線される第2の電源供給配線の各々は、ソース拡散層上で相互に接続されている半導体装置が提供される。 Second respective power supply lines are wired on the source diffusion layer of the adjacent four p-channel MOS transistor which is a semiconductor device which are connected to each other on the source diffusion layer.

別の好ましい態様では、前記CMOSインバータ結合回路は、基板上に、列方向に少なくも2段以上の前記CMOSインバータを行方向にM個(Mは2以上)配列したCMOSインバータを備えており、 In another preferred embodiment, the CMOS inverter coupling circuit, on a substrate, M number of least two or more stages of the CMOS inverter in the column direction row direction comprises a (in M 2 or more) CMOS inverters are arranged,
行方向に配列されるM個の前記第1のCMOSインバータの各々が有する第2の電源供給配線を各々のpチャネルMOSトランジスタのソース拡散層上で相互に接続し、 Interconnected to the second power supply line having the each of the M first CMOS inverters arranged in the row direction on the source diffusion layer of each p-channel MOS transistors,
行方向に配列されるM個の前記第2のCMOSインバータの各々が有する第2の電源供給配線を各々のpチャネルMOSトランジスタのソース拡散層上で相互に接続し、 Interconnected to the second power supply line having the each of the M second CMOS inverters arranged in the row direction on the source diffusion layer of each p-channel MOS transistors,
行方向に配列されるM個の前記第1のCMOSインバータの各々が有する第1の電源供給配線と、行方向に配列されるM個の前記第2のCMOSインバータの各々が有する第1の電源供給配線とを各々のnチャネルMOSトランジスタのソース拡散層上で相互に接続する半導体装置が提供される。 A first power supply having a first power supply wiring with the each of the M first CMOS inverters arranged in the row direction, each of the M second CMOS inverters arranged in the row direction the semiconductor device to be connected to one another and the supply line on the source diffusion layer of each of the n-channel MOS transistor is provided.

さらに別の好ましい態様では、前記CMOSインバータ結合回路は、前記2段のCMOSインバータを、基板上に、列方向にN個(Nは2以上)配列すると共に行方向にM個(Mは2以上)配列したCMOSインバータを備えており、 In yet another preferred embodiment, the CMOS inverter coupling circuit, the CMOS inverter of the second stage, on the substrate, N (N is 2 or more) in the column direction M pieces in the row direction with sequence (M is 2 or more ) comprises a CMOS inverter arranged,
行方向に連続的に配列されるCMOSインバータの第1の電源供給配線の各々を、行方向にわたって相互にnチャネルMOSトランジスタのソース拡散層上で接続し、 Each of the first power supply wiring of the CMOS inverter which is continuously arranged in the row direction, mutually connected on the source diffusion layer of the n-channel MOS transistors over the row direction,
行方向に連続的に配列されるCMOSインバータの第2の電源供給配線の各々を、行方向にわたって相互にpチャネルMOSトランジスタのソース拡散層上で接続し、 Each of the second power supply wiring of the CMOS inverter which is continuously arranged in the row direction, mutually connected on the source diffusion layers of the p-channel MOS transistors over the row direction,
列方向に隣接するCMOSインバータの第2の電源供給配線は、さらに、列方向に相互にpチャネルMOSトランジスタのソース拡散層上で接続され、 Second power supply wiring of the CMOS inverter adjacent to each other in the column direction is further connected to each other on the source diffusion layers of the p-channel MOS transistors in the column direction,
各々のCMOSインバータの出力端子は列方向に隣接するCMOSインバータの入力端子に接続される半導体装置が提供される。 An output terminal of each of the CMOS inverter is a semiconductor device which is connected to the input terminal of the CMOS inverter adjacent to each other in the column direction are provided.

換言すれば、本発明によれば、少なくとも2段以上のCMOSインバータを結合したCMOSインバータ結合回路を備えた半導体装置であって、第1のCMOSインバータは、 In other words, according to the present invention, there is provided a semiconductor device comprising a CMOS inverter coupling circuit coupled to at least two or more stages of CMOS inverters, the first CMOS inverter,
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行二列目のnチャネル半導体装置と、 A drain, a gate and a source are arranged in a vertical direction, n-channel semiconductor device of the row second column having a structure in which the gate surrounds an island-shaped semiconductor layer to the substrate,
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行一列目のpチャネル半導体装置と、 A drain, a gate and a source are arranged in a vertical direction, p-channel semiconductor device of the row first column having a structure in which the gate surrounds an island-shaped semiconductor layer to the substrate,
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行一列目のpチャネル半導体装置と、 A drain, a gate and a source are arranged in a vertical direction, p-channel semiconductor device of the second line the first column having a structure in which the gate surrounds an island-shaped semiconductor layer to the substrate,
一行二列目のnチャネル半導体装置のゲートと一行一列目と二行一列目のpチャネル半導体装置のゲートを、相互に接続するよう配線された第1のCMOSインバータの入力端子と、 The gate of the row second row of the n-channel semiconductor device of the gate and the row first column and the second row first column of the p-channel semiconductor device, and an input terminal of the first CMOS inverter wired to connect to each other,
一行二列目のnチャネル半導体装置のドレイン拡散層と一行一列目と二行一列目のpチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第1のCMOSインバータの出力端子と、 The drain diffusion layer of the drain diffusion layer and the row first column and the second row first column of the p-channel semiconductor device of the row second row of the n-channel semiconductor device, a first wired to connect to each other in the island-shaped semiconductor lower layer and the output terminal of the CMOS inverter,
一行二列目のnチャネル半導体装置のソース拡散層に接続された第1の電源供給配線V SSと、 The first and the power supply line V SS connected with the source diffusion layer of row second row of the n-channel semiconductor device,
一行一列目と二行一列目のpチャネル半導体装置のソース拡散層に接続された第2の電源供給配線V CCと を持つCMOSインバータであり、 A CMOS inverter having a second power supply line V CC connected with the source diffusion layer of the p-channel semiconductor device of the first row line and the second line the first column,
第2のCMOSインバータは、 The second CMOS inverter,
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行二列目のnチャネル半導体装置と、 A drain, a gate and a source are arranged in a vertical direction, second row second column of the n-channel semiconductor device having a structure in which the gate surrounds an island-shaped semiconductor layer to the substrate,
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行三列目のpチャネル半導体装置と、 A drain, a gate and a source are arranged in a vertical direction, p-channel semiconductor device of the row third column having a structure in which the gate surrounds an island-shaped semiconductor layer to the substrate,
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行三列目のpチャネル半導体装置と、 A drain, a gate and a source are arranged in a vertical direction, p-channel semiconductor device of the second line the third row having a structure in which the gate surrounds an island-shaped semiconductor layer to the substrate,
二行二列目のnチャネル半導体装置のゲートと一行三列目と二行三列目のpチャネル半導体装置のゲートを、相互に接続するよう配線された第2のCMOSインバータの入力端子と、 The gate of the second line the second row of n third column gates and row of the channel semiconductor device and the second line third row of p-channel semiconductor device, and an input terminal of the second CMOS inverter which are wired to connect to each other,
二行二列目のnチャネル半導体装置のドレイン拡散層と一行三列目と二行三列目のpチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第2のCMOSインバータの出力端子と、 The drain diffusion layer of the drain diffusion layer and the row third column and the second row third column of the p-channel semiconductor device of the second line the second row of the n-channel semiconductor device, that is wired to connect to each other in the island-shaped semiconductor lower layer an output terminal of the second CMOS inverter,
二行二列目のnチャネル半導体装置のソース拡散層に接続された第1の電源供給配線V SSと、 The first and the power supply line V SS connected with the source diffusion layer of the second line the second row of the n-channel semiconductor device,
一行三列目と二行三列目のpチャネル半導体装置のソース拡散層に接続された第2の電源供給配線V CCとを持つCMOSインバータであり、 A CMOS inverter having a second power supply line V CC connected with the source diffusion layer of the row third column and the second row third column of the p-channel semiconductor device,
第1のCMOSインバータの出力端子が、第2のCMOSインバータの入力端子に接続され、 Output terminal of the first CMOS inverter is connected to an input terminal of the second CMOS inverter,
第1のCMOSインバータのnチャネル半導体装置のソース拡散層に接続された第1の電源供給配線V SSと、 The first and the power supply line V SS connected with the source diffusion layer of the n-channel semiconductor device of the first CMOS inverter,
第2のCMOSインバータのnチャネル半導体装置のソース拡散層に接続された第1の電源供給配線V SSと、 The first and the power supply line V SS connected with the source diffusion layer of the n-channel semiconductor device of the second CMOS inverter,
第1のCMOSインバータの2個のpチャネル半導体装置のソース拡散層に接続された第2の電源供給配線V CCと 第2のCMOSインバータの2個のpチャネル半導体装置のソース拡散層に接続された第2の電源供給配線V CCと から構成された少なくとも2段以上のCMOSインバータ結合回路からなる半導体装置である。 It is connected to the source diffusion layer of the two p-channel semiconductor device and the second power supply line V CC connected with the source diffusion layer of the two p-channel semiconductor device of the first CMOS inverter second CMOS inverters and a semiconductor device comprising at least two or more stages of the CMOS inverter coupling circuit that is composed of a second power supply line V CC.

また、 Also,
第1のCMOSインバータは、 The first CMOS inverter,
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行二列目のnチャネル半導体装置と、 A drain, a gate and a source are arranged in a vertical direction, n-channel semiconductor device of the row second column having a structure in which the gate surrounds an island-shaped semiconductor layer to the substrate,
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行一列目のpチャネル半導体装置と、 A drain, a gate and a source are arranged in a vertical direction, p-channel semiconductor device of the row first column having a structure in which the gate surrounds an island-shaped semiconductor layer to the substrate,
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行一列目のpチャネル半導体装置と、 A drain, a gate and a source are arranged in a vertical direction, p-channel semiconductor device of the second line the first column having a structure in which the gate surrounds an island-shaped semiconductor layer to the substrate,
一行二列目のnチャネル半導体装置のゲートと一行一列目と二行一列目のpチャネル半導体装置のゲートを、相互に接続するよう配線された第1のCMOSインバータの入力端子と、 The gate of the row second row of the n-channel semiconductor device of the gate and the row first column and the second row first column of the p-channel semiconductor device, and an input terminal of the first CMOS inverter wired to connect to each other,
一行二列目のnチャネル半導体装置のドレイン拡散層と一行一列目と二行一列目のpチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第1のCMOSインバータの出力端子と、 The drain diffusion layer of the drain diffusion layer and the row first column and the second row first column of the p-channel semiconductor device of the row second row of the n-channel semiconductor device, a first wired to connect to each other in the island-shaped semiconductor lower layer and the output terminal of the CMOS inverter,
一行二列目のnチャネル半導体装置のソース拡散層に接続された第1の電源供給配線V SSと、 The first and the power supply line V SS connected with the source diffusion layer of row second row of the n-channel semiconductor device,
一行一列目と二行一列目のpチャネル半導体装置のソース拡散層に接続された第2の電源供給配線V CCとを持つCMOSインバータであり、 A CMOS inverter having a second power supply line V CC connected with the source diffusion layer of the p-channel semiconductor device of the first row line and the second line the first column,
第2のCMOSインバータは、 The second CMOS inverter,
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行二列目のnチャネル半導体装置と、 A drain, a gate and a source are arranged in a vertical direction, second row second column of the n-channel semiconductor device having a structure in which the gate surrounds an island-shaped semiconductor layer to the substrate,
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行三列目のpチャネル半導体装置と、 A drain, a gate and a source are arranged in a vertical direction, p-channel semiconductor device of the row third column having a structure in which the gate surrounds an island-shaped semiconductor layer to the substrate,
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行三列目のpチャネル半導体装置と、 A drain, a gate and a source are arranged in a vertical direction, p-channel semiconductor device of the second line the third row having a structure in which the gate surrounds an island-shaped semiconductor layer to the substrate,
二行二列目のnチャネル半導体装置のゲートと一行三列目と二行三列目のpチャネル半導体装置のゲートを、相互に接続するよう配線された第2のCMOSインバータの入力端子と、 The gate of the second line the second row of n third column gates and row of the channel semiconductor device and the second line third row of p-channel semiconductor device, and an input terminal of the second CMOS inverter which are wired to connect to each other,
二行二列目のnチャネル半導体装置のドレイン拡散層と一行三列目と二行三列目のpチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第2のCMOSインバータの出力端子と、 The drain diffusion layer of the drain diffusion layer and the row third column and the second row third column of the p-channel semiconductor device of the second line the second row of the n-channel semiconductor device, that is wired to connect to each other in the island-shaped semiconductor lower layer an output terminal of the second CMOS inverter,
二行二列目のnチャネル半導体装置のソース拡散層に接続された第1の電源供給配線V SSと、 The first and the power supply line V SS connected with the source diffusion layer of the second line the second row of the n-channel semiconductor device,
一行三列目と二行三列目のpチャネル半導体装置のソース拡散層に接続された第2の電源供給配線V CCとを持つCMOSインバータであり、 A CMOS inverter having a second power supply line V CC connected with the source diffusion layer of the row third column and the second row third column of the p-channel semiconductor device,
第3のCMOSインバータは、 Third CMOS inverter,
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行五列目のnチャネル半導体装置と、 A drain, a gate and a source are arranged in a vertical direction, n-channel semiconductor device of the row five column having a structure in which the gate surrounds an island-shaped semiconductor layer to the substrate,
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行四列目のpチャネル半導体装置と、 A drain, a gate and a source are arranged in a vertical direction, p-channel semiconductor device of the row four column having a structure in which the gate surrounds an island-shaped semiconductor layer to the substrate,
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行四列目のpチャネル半導体装置と、 A drain, a gate and a source are arranged in a vertical direction, second line four column of the p-channel semiconductor device having a structure in which the gate surrounds an island-shaped semiconductor layer to the substrate,
一行五列目のnチャネル半導体装置のゲートと一行四列目と二行四列目のpチャネル半導体装置のゲートを、相互に接続するよう配線された第3のCMOSインバータの入力端子と、 The gate of the p-channel semiconductor device of the gate and the row four column and two-row four column of row five column of the n-channel semiconductor device, and an input terminal of the third CMOS inverter is wired to connect to each other,
一行五列目のnチャネル半導体装置のドレイン拡散層と一行四列目と二行四列目のpチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第3のCMOSインバータの出力端子と、 The drain diffusion layer of the drain diffusion layer and the row four column and two-row four column of the p-channel semiconductor device of the row five column of the n-channel semiconductor device, that is wired to connect to each other in the island-shaped semiconductor lower layer an output terminal of the third CMOS inverter,
一行五列目のnチャネル半導体装置のソース拡散層に接続された第1の電源供給配線V SSと、 The first and the power supply line V SS connected with the source diffusion layer of row five column of the n-channel semiconductor device,
一行四列目と二行四列目のpチャネル半導体装置のソース拡散層に接続された第2の電源供給配線V CCとを持つCMOSインバータであり、 A CMOS inverter having a second power supply line V CC connected with the source diffusion layer of row four column and two-row four column of the p-channel semiconductor device,
第4のCMOSインバータは、 The fourth CMOS inverter,
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行五列目のnチャネル半導体装置と、 A drain, a gate and a source are arranged in a vertical direction, second line five column of the n-channel semiconductor device having a structure in which the gate surrounds an island-shaped semiconductor layer to the substrate,
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行六列目のpチャネル半導体装置と、 A drain, a gate and a source are arranged in a vertical direction, p-channel semiconductor device of the row six column having a structure in which the gate surrounds an island-shaped semiconductor layer to the substrate,
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行六列目のpチャネル半導体装置と、 A drain, a gate and a source are arranged in a vertical direction, second line six row of p-channel semiconductor device having a structure in which the gate surrounds an island-shaped semiconductor layer to the substrate,
二行五列目のnチャネル半導体装置のゲートと一行六列目と二行六列目のpチャネル半導体装置のゲートを、相互に接続するよう配線された第4のCMOSインバータの入力端子と、 The gate of the second line five column of the n-channel semiconductor device of the gate and the row six column and second row six column of p-channel semiconductor device, and an input terminal of the fourth CMOS inverter wired to connect to each other,
二行五列目のnチャネル半導体装置のドレイン拡散層と一行六列目と二行六列目のpチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第4のCMOSインバータの出力端子と、 The drain diffusion layer of the drain diffusion layer and the row six column and second row six column of p-channel semiconductor device of the second line five column of the n-channel semiconductor device, that is wired to connect to each other in the island-shaped semiconductor lower layer an output terminal of the fourth CMOS inverter,
二行五列目のnチャネル半導体装置のソース拡散層に接続された第1の電源供給配線V SSと、 The first and the power supply line V SS connected with the source diffusion layer of the second line five column of the n-channel semiconductor device,
一行六列目と二行六列目のpチャネル半導体装置のソース拡散層に接続された第2の電源供給配線V CCとを持つCMOSインバータであり、 A CMOS inverter having a second power supply line V CC connected with the source diffusion layer of row six column and two-row six column of p-channel semiconductor device,
第1のCMOSインバータの出力端子が、第2のCMOSインバータの入力端子に接続され、 Output terminal of the first CMOS inverter is connected to an input terminal of the second CMOS inverter,
第2のCMOSインバータの出力端子が、第3のCMOSインバータの入力端子に接続され、 The output terminal of the second CMOS inverter is connected to an input terminal of the third CMOS inverter,
第3のCMOSインバータの出力端子が、第4のCMOSインバータの入力端子に接続され、 The output terminal of the third CMOS inverter is connected to an input terminal of the fourth CMOS inverter,
第1のCMOSインバータのnチャネル半導体装置のソース拡散層に接続された第1の電源供給配線V SSと、 The first and the power supply line V SS connected with the source diffusion layer of the n-channel semiconductor device of the first CMOS inverter,
第2のCMOSインバータのnチャネル半導体装置のソース拡散層に接続された第1の電源供給配線V SSと、 The first and the power supply line V SS connected with the source diffusion layer of the n-channel semiconductor device of the second CMOS inverter,
第3のCMOSインバータのnチャネル半導体装置のソース拡散層に接続された第1の電源供給配線V SSと、 The first and the power supply line V SS connected with the source diffusion layer of the third CMOS inverter of the n-channel semiconductor device,
第4のCMOSインバータのnチャネル半導体装置のソース拡散層に接続された第1の電源供給配線V SSと、 The first and the power supply line V SS connected with the source diffusion layer of the fourth CMOS inverter of the n-channel semiconductor device,
第1のCMOSインバータの2個のpチャネル半導体装置のソース拡散層に接続された第2の電源供給配線V CCと 第2のCMOSインバータの2個のpチャネル半導体装置のソース拡散層に接続された第2の電源供給配線V CCと 第3のCMOSインバータの2個のpチャネル半導体装置のソース拡散層に接続された第2の電源供給配線V CCと 第4のCMOSインバータの2個のpチャネル半導体装置のソース拡散層に接続された第2の電源供給配線V CCとから構成された少なくとも4段以上のCMOSインバータ結合回路からなる半導体装置である。 It is connected to the source diffusion layer of the two p-channel semiconductor device and the second power supply line V CC connected with the source diffusion layer of the two p-channel semiconductor device of the first CMOS inverter second CMOS inverters two p of the second power supply line V CC and the second power supply line V CC and the 4 connected to a source diffusion layer of the two p-channel semiconductor device of the third CMOS inverter of the CMOS inverters a semiconductor device comprising at least four or more stages of the CMOS inverter coupling circuit that is composed of a second power supply line V CC connected with the source diffusion layer of the channel semiconductor device.

また、本発明の好ましい態様では、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、 Further, in a preferred embodiment of the present invention, a drain, a gate and a source are arranged in a vertical direction with respect to the substrate has a structure in which the gate surrounds an island-shaped semiconductor layer,
ゲートの上下に絶縁膜層が形成され、 The insulating film layer is formed above and below the gate,
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、 Part of the drain diffusion layer in an island-shaped semiconductor lower layer polysilicon interconnection surrounds,
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、 Drain diffusion layer, the polysilicon wiring, a gate, a structure in which source diffusion layers are salicided have,
ソース拡散層上に、金属配線が形成されるnチャネル半導体装置すなわちnチャネルMOSトランジスタが上記の半導体装置において使用される。 On the source diffusion layer, the n-channel semiconductor device or the n-channel MOS transistor metal wiring is formed is used in the semiconductor device described above.

また、別の本発明の好ましい態様では、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、 Further, in another preferred embodiment of the present invention, a drain, a gate and a source are arranged in a vertical direction with respect to the substrate has a structure in which the gate surrounds an island-shaped semiconductor layer,
ゲートの上下に絶縁膜層が形成され、 The insulating film layer is formed above and below the gate,
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、 Part of the drain diffusion layer in an island-shaped semiconductor lower layer polysilicon interconnection surrounds,
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、 Drain diffusion layer, the polysilicon wiring, a gate, a structure in which source diffusion layers are salicided have,
ソース拡散層上に、金属配線が形成されるpチャネル半導体装置すなわちpチャネルMOSトランジスタが上記の半導体装置において使用される。 On the source diffusion layer, the p-channel semiconductor device or the p-channel MOS transistor metal wiring is formed is used in the semiconductor device described above.

従来のSGTを用いた2段のCMOSインバータでは、第1の電源電圧V SSと第2の電源電圧V CCがコンタクトを経由してシリコン基板の拡散層に供給されているSGTを用いている。 The two-stage CMOS inverter using the conventional SGT, are used SGT to the first power supply voltage V SS and the second power supply voltage V CC is supplied to the diffusion layer of the silicon substrate via a contact. すなわち、nMOS SGT、pMOS SGTの電源供給配線が、nMOS、pMOSが配置される基板上の領域とは別の領域であるゲート領域の下部の一方に配置されている。 That, nMOS SGT, the power supply wiring pMOS SGT is, nMOS, are arranged on one of the lower gate region, another region than the region on the substrate pMOS are arranged.

これに対して、本発明では、nMOS SGT、pMOS SGT両方の上方から供給されている第1の電源供給配線V SSと第2の電源供給配線V CCを持ち、 In contrast, in the present invention has a nMOS SGT, the first power supply line V SS and the second power supply line V CC, which is supplied from above both pMOS SGT,
第1のインバータのnチャネル半導体装置のソース拡散層に接続された第1の電源供給配線V SSと、 The first and the power supply line V SS connected with the source diffusion layer of the n-channel semiconductor device of the first inverter,
第2のインバータのnチャネル半導体装置のソース拡散層に接続された第1の電源供給配線V SSと、 The first and the power supply line V SS connected with the source diffusion layer of the n-channel semiconductor device of the second inverter,
第1のインバータの2個のpチャネル半導体装置のソース拡散層に接続された第2の電源供給配線V CCと 第2のインバータの2個のpチャネル半導体装置のソース拡散層に接続された第2の電源供給配線V CCを持つため、 The connected to the source diffusion layer of the two p-channel semiconductor device of the first two p-channel semiconductor device the second and the power supply line V CC second inverter connected to the source diffusion layer of the inverter to have the second power supply line V CC,
第1の電源供給配線V SSと第2の電源供給配線V CCの面積が減少し、SGTを用いた高集積なCMOSインバータ結合回路からなる半導体装置を可能とする。 Area of the first power supply line V SS and the second power supply line V CC is reduced, allowing a semiconductor device comprising a highly-integrated CMOS inverter coupling circuit using SGT.

また、nMOS SGT、pMOS SGT両方の上方から供給されている第1の電源供給配線V SS 、第2の電源供給配線V CCを持ち、 It also has nMOS SGT, the first power supply line V SS which is supplied from above both pMOS SGT, a second power supply line V CC,
第1のインバータのnチャネル半導体装置のソース拡散層に接続された第1の電源供給配線V SSと、 The first and the power supply line V SS connected with the source diffusion layer of the n-channel semiconductor device of the first inverter,
第2のインバータのnチャネル半導体装置のソース拡散層に接続された第1の電源供給配線V SSと、 The first and the power supply line V SS connected with the source diffusion layer of the n-channel semiconductor device of the second inverter,
第1のインバータの2個のpチャネル半導体装置のソース拡散層に接続された第2の電源供給配線V CCと 第2のインバータの2個のpチャネル半導体装置のソース拡散層に接続された第2の電源供給配線V CCを持つため、 The connected to the source diffusion layer of the two p-channel semiconductor device of the first two p-channel semiconductor device the second and the power supply line V CC second inverter connected to the source diffusion layer of the inverter to have the second power supply line V CC,
第1の電源供給配線V SSと第2の電源供給配線V CCの抵抗が低減し、SGTを用いた高速なCMOSインバータ結合回路からなる半導体装置を可能とする。 Resistance of the first power supply line V SS and the second power supply line V CC is reduced, allowing a semiconductor device comprising a high-speed CMOS inverter coupling circuit using SGT.

nチャネル半導体装置のドレイン拡散層とpチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された出力端子配線を持つため、 The drain diffusion layer of the drain diffusion layer and the p-channel semiconductor device of the n-channel semiconductor device, due to its interconnection output terminal wiring to connect to each other in the island-shaped semiconductor lower layer,
nチャネル半導体装置のドレイン拡散層と金属配線を接続するために用いるコンタクトと、 A contact used to connect the drain diffusion layer and the metal wiring of the n-channel semiconductor device,
pチャネル半導体装置のドレイン拡散層と金属配線を接続するために用いるコンタクトと、 A contact used to connect the drain diffusion layer and the metal wiring of the p-channel semiconductor device,
それぞれのコンタクトを接続するための金属配線が不要となり、 Metal wires for connecting the respective contact is not required,
SGTを用いた高集積なCMOSインバータ結合回路からなる半導体装置を可能とする。 Enabling semiconductor device comprising a highly-integrated CMOS inverter coupling circuit using SGT.

また、第1のインバータのpMOS SGTを一行一列目と二行一列目に配置し、nMOS SGTを一行二列目に配置し、第2のインバータのpMOS SGTを一行三列目と二行三列目に配置し、nMOS SGTを二行二列目に配置するため、SGTを用いた高集積なCMOSインバータ結合回路からなる半導体装置を可能とする。 Further, the pMOS SGT of the first inverter is arranged in a row line and one column two lines, place the nMOS SGT in the second column line, row third column the pMOS SGT of the second inverter and the two lines three rows placed in the eye, to place the nMOS SGT two lines second column, to allow the semiconductor device comprising a highly-integrated CMOS inverter coupling circuit using SGT.

以下、図面に示す実施形態に基づいてこの発明を記述する。 Hereinafter, describing the invention with reference to embodiments shown in the drawings. なお、この発明は、これによって限定されるものではない。 The present invention is not limited thereto.

この発明に係る半導体装置のレイアウトと断面構造を、それぞれ図3、図4、図5、図6、図7に示す。 The layout and cross-sectional structure of a semiconductor device according to the present invention, respectively Figure 3, 4, 5, 6, 7.

この実施例では、シリコン酸化膜8上に、島状半導体下部層の出力端子配線19と、ドレイン拡散層9が形成され、その上に島状半導体層10が形成され、該当島状半導体層10の上部にソース拡散層11が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート12が形成され、一行二列目のnチャネル半導体装置(nチャネルMOSトランジスタ)を形成する。 In this embodiment, on the silicon oxide film 8, an output terminal wiring 19 of the island-shaped semiconductor lower layer, a drain diffusion layer 9 is formed, thereon island semiconductor layer 10 is formed on the corresponding island-shaped semiconductor layer 10 the top source diffusion layer 11 is formed, the drain diffusion layer and the gate 12 formed through a gate insulating film on a channel region of sidewalls sandwiched between the source diffusion layer is formed, row second row of the n-channel forming a semiconductor device (n-channel MOS transistor).

また、シリコン酸化膜8上に、島状半導体下部配線19と、ドレイン拡散層13が形成され、その上に島状半導体層14が形成され、該当島状半導体層14の上部にソース拡散層15が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート12が形成され、一行一列目のpチャネル半導体装置(pチャネルMOSトランジスタ)を形成する。 Further, on the silicon oxide film 8, the island-shaped semiconductor lower wire 19, is the drain diffusion layer 13 is formed, the island semiconductor layer 14 is formed thereon, source diffusion layer 15 on top of the island-shaped semiconductor layer 14 There is formed a gate 12 formed over the gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, p-channel semiconductor device of the first column line (p-channel MOS transistor) to form. また、シリコン酸化膜8上に、島状半導体下部配線19と、ドレイン拡散層16が形成され、その上に島状半導体層17が形成され、当該島状半導体層17の上部にソース拡散層18が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート12が形成され、二行一列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 8, the island-shaped semiconductor lower wiring 19, the drain diffusion layer 16 is formed, the island-shaped semiconductor layer 17 is formed on is formed, a source diffusion layer on top of the island-shaped semiconductor layer 17 18 There is formed a gate 12 formed over the gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of the second line the first column.

上記2個のpチャネル半導体装置と1個のnチャネル半導体装置により第1のインバータが形成される。 The first inverter is formed by the two p-channel semiconductor device and one n-channel semiconductor device.

また、シリコン酸化膜8上に、島状半導体下部層の出力端子配線30と、ドレイン拡散層20が形成され、その上に島状半導体層21が形成され、該当島状半導体層21の上部にソース拡散層22が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート23が形成され、二行二列目のnチャネル半導体装置を形成する。 Further, on the silicon oxide film 8, an output terminal wiring 30 of the island-shaped semiconductor lower layer, a drain diffusion layer 20 is formed, the island-shaped semiconductor layer 21 is formed thereon, on top of the island-shaped semiconductor layer 21 the source diffusion layer 22 is formed, the drain diffusion layer and a gate 23 formed through a gate insulating film on a channel region of sidewalls sandwiched between the source diffusion layer is formed, the second line the second row of the n-channel semiconductor device to form.

また、シリコン酸化膜8上に、島状半導体下部配線30と、ドレイン拡散層27が形成され、その上に島状半導体層28が形成され、該当島状半導体層28の上部にソース拡散層29が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート23が形成され、一行三列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 8, the island-shaped semiconductor lower wiring 30, the drain diffusion layer 27 is formed, the island-shaped semiconductor layer 28 is formed thereon, source on top of the island-shaped semiconductor layer 28 diffusion layer 29 There are formed, the drain diffusion layer and a gate 23 formed through a gate insulating film on a channel region of sidewalls sandwiched between the source diffusion layer is formed, to form a p-channel semiconductor device of the row third row. また、シリコン酸化膜8上に、島状半導体下部配線30と、ドレイン拡散層24が形成され、その上に島状半導体層25が形成され、該当島状半導体層25の上部にソース拡散層26が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート23が形成され、二行三列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 8, the island-shaped semiconductor lower wiring 30, the drain diffusion layer 24 is formed, the island-shaped semiconductor layer 25 is formed thereon, source on top of the island-shaped semiconductor layer 25 diffusion layer 26 There is formed a gate 23 formed over the gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of the second line third row.

上記2個のpチャネル半導体装置と1個のnチャネル半導体装置により第2のインバータが形成される。 Second inverter is formed by the two p-channel semiconductor device and one n-channel semiconductor device.

また、シリコン酸化膜8上に、島状半導体下部層の出力端子配線41と、ドレイン拡散層31が形成され、その上に島状半導体層32が形成され、該当島状半導体層32の上部にソース拡散層33が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート34が形成され、一行五列目のnチャネル半導体装置を形成する。 Further, on the silicon oxide film 8, an output terminal wiring 41 of the island-shaped semiconductor lower layer, the drain diffusion layer 31 is formed, thereon island semiconductor layer 32 is formed, on top of the island-shaped semiconductor layer 32 the source diffusion layer 33 is formed, a gate 34 formed over the gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, the n-channel semiconductor device of the row five column Form.

また、シリコン酸化膜8上に、島状半導体下部配線41と、ドレイン拡散層38が形成され、その上に島状半導体層39が形成され、該当島状半導体層39の上部にソース拡散層40が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート34が形成され、一行四列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 8, the island-shaped semiconductor lower interconnection 41 is a drain diffusion layer 38 is formed, thereon island semiconductor layer 39 is formed on the source diffusion layers on top of the island-shaped semiconductor layer 39 40 There is formed a gate 34 formed over the gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of the row four column. また、シリコン酸化膜8上に、島状半導体下部配線41と、ドレイン拡散層35が形成され、その上に島状半導体層36が形成され、該当島状半導体層36の上部にソース拡散層37が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート34が形成され、二行四列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 8, the island-shaped semiconductor lower interconnection 41, a drain diffusion layer 35 is formed, thereon island semiconductor layer 36 is formed on the source on top of the island-shaped semiconductor layer 36 diffusion layer 37 There is formed a gate 34 formed over the gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of the second line four column.

上記2個のpチャネル半導体装置と1個のnチャネル半導体装置により第3のインバータが形成される。 Third inverter is formed by the two p-channel semiconductor device and one n-channel semiconductor device.

また、シリコン酸化膜8上に、島状半導体下部層の出力端子配線52と、ドレイン拡散層42が形成され、その上に島状半導体層43が形成され、該当島状半導体層43の上部にソース拡散層44が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート45が形成され、二行五列目のnチャネル半導体装置を形成する。 Further, on the silicon oxide film 8, an output terminal wiring 52 of the island-shaped semiconductor lower layer, the drain diffusion layer 42 is formed, thereon island semiconductor layer 43 is formed on, on top of the island-shaped semiconductor layer 43 the source diffusion layer 44 is formed, the drain diffusion layer and a gate 45 formed over the gate insulating film sandwiched by the side wall of the channel region to the source diffusion layer is formed, the second line five column of the n-channel semiconductor device to form.

また、シリコン酸化膜8上に、島状半導体下部配線52と、ドレイン拡散層49が形成され、その上に島状半導体層50が形成され、該当島状半導体層50の上部にソース拡散層51が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート45が形成され、一行六列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 8, the island-shaped semiconductor lower wire 52, is the drain diffusion layer 49 is formed, island-like semiconductor layer 50 is formed thereon, source on top of the island-shaped semiconductor layer 50 diffusion layer 51 There are formed, the drain diffusion layer and a gate 45 formed over the gate insulating film sandwiched by the side wall of the channel region to the source diffusion layer is formed, to form a p-channel semiconductor device of the row six column. また、シリコン酸化膜8上に、島状半導体下部配線52と、ドレイン拡散層46が形成され、その上に島状半導体層47が形成され、該当島状半導体層47の上部にソース拡散層48が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート45が形成され、二行六列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 8, the island-shaped semiconductor lower wiring 52, the drain diffusion layer 46 is formed, the island-shaped semiconductor layer 47 on are formed, the source on top of the island-shaped semiconductor layer 47 diffusion layer 48 There is formed a gate 45 formed over the gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of the second line six column.

上記2個のpチャネル半導体装置と1個のnチャネル半導体装置により第4のインバータが形成される。 Fourth inverter is formed by the two p-channel semiconductor device and one n-channel semiconductor device.

第1のインバータと第2のインバータのnチャネル半導体装置のソース拡散層11,22上に、第1の電源供給配線V SS 57が形成され、 On the source diffusion layer 11, 22 of the n-channel semiconductor device of the first inverter and a second inverter, the first power supply line V SS 57 are formed,
第3のインバータと第4のインバータのnチャネル半導体装置のソース拡散層33,44上に、第1の電源供給配線V SS 59が形成され、 On the source diffusion layer 33 and 44 of the third inverter and the n-channel semiconductor device of the fourth inverter, the first power supply line V SS 59 are formed,
第1のインバータのpチャネル半導体装置のソース拡散層15,18上に、第2の電源供給配線V CC 56が形成され、 On the source diffusion layer 15 and 18 of the p-channel semiconductor device of the first inverter, the second power supply line V CC 56 are formed,
第2のインバータと第3のインバータのpチャネル半導体装置のソース拡散層29,26,40,37上に、第2の電源供給配線V CC 58が形成され、 On the source diffusion layer 29,26,40,37 of the p-channel semiconductor device of the second inverter and a third inverter, a second power supply line V CC 58 are formed,
第4のインバータのpチャネル半導体装置のソース拡散層48,51上に、第2の電源供給配線V CC 60が形成される。 On the source diffusion layer 48, 51 of the p-channel semiconductor device of the fourth inverter, the second power supply line V CC 60 are formed.

ゲート12は、第1のインバータの入力端子線となる。 Gate 12 becomes an input terminal line of the first inverter.

ゲート23は、第2のインバータの入力端子線となる。 Gate 23, as an input terminal line of the second inverter.

ゲート34は、第3のインバータの入力端子線となる。 Gate 34 becomes an input terminal line of the third inverter.

ゲート45は、第4のインバータの入力端子線となる。 Gate 45 becomes an input terminal line of the fourth inverter.

ゲート23と第1のインバータの下部層の出力端子配線19を接続するため、コンタクト53が形成される。 To connect the gate 23 and the output terminal wiring 19 of the lower layer of the first inverter, a contact 53 is formed.

ゲート34と第2のインバータの下部層の出力端子配線30を接続するため、コンタクト54が形成される。 Since the gate 34 connects the output terminal wiring 30 of the lower layer of the second inverter, the contact 54 is formed.

ゲート45と第3のインバータの下部層の出力端子配線41を接続するため、コンタクト55が形成される。 For connecting with the gate 45 an output terminal wiring 41 of the third lower layer of the inverter, the contact 55 is formed.

上記のCMOSインバータ結合回路では、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタは、基板上で行方向にわたりそれぞれが同じ列に配置されている。 The CMOS inverter coupling circuit described above, p-channel MOS transistor and n-channel MOS transistor, respectively over the row direction on the substrate are arranged in the same column. また、電源供給配線は、同じチャネルのMOSトランジスタ同士がそのソース拡散層上で相互に接続されるように構成される。 Further, the power supply line is configured to MOS transistor to each other in the same channel are interconnected at the source diffusion layer. したがって、電源供給配線のための配線距離を短くすることができ、配線による抵抗を低減し、高速な回路を実現することができる。 Therefore, it is possible to shorten the wiring distance for the power supply wiring to reduce the resistance due to the wiring, it is possible to realize a high-speed circuit. また、基板上での電源供給配線用の領域をMOSトランジスタの配置領域と別の領域に設ける必要がないため、従来よりも高集積なCMOSインバータ結合回路を実現することができる。 Moreover, it is not necessary to provide space for the power supply wiring on the substrate in the arrangement region and another region of the MOS transistor, it is possible than before to achieve a highly integrated CMOS inverter coupling circuit.

また、実施例では、 Also, in the embodiment,
第1のインバータのpMOS SGTを一行一列目と二行一列目に配置し、nMOS SGTを一行二列目に配置することにより一行一列目の第1のインバータを形成し、 The pMOS SGT of the first inverter is arranged in a column and the first row two lines one line, a first inverter of the first row line is formed by placing the nMOS SGT in the second row line,
第2のインバータのpMOS SGTを一行三列目と二行三列目に配置し、nMOS SGTを二行二列目に配置することにより一行二列目の第2のインバータを形成し、 The pMOS SGT of the second inverter are arranged in one line the third row and the second row the third row, the second inverter row second column is formed by placing the nMOS SGT two lines second row,
第3のインバータのpMOS SGTを一行四列目と二行四列目に配置し、nMOS SGTを一行五列目に配置することにより一行三列目の第3のインバータを形成し、 The pMOS SGT of the third inverter arranged in row four column and four row two lines, a third inverter row third column is formed by placing the nMOS SGT five column line,
第4のインバータのpMOS SGTを一行六列目と二行六列目に配置し、nMOS SGTを二行五列目に配置することにより一行四列目の第4のインバータを形成し、 The pMOS SGT of the fourth inverter arranged in six row and two-row six column line, a fourth inverter row four column formed by arranging the nMOS SGT five column two lines,
一行四列のCMOSインバータ結合回路を示したが、 It showed CMOS inverter coupling circuit row four rows,
図8に示すようにCMOSインバータを二行二列以上配置してもよい。 The CMOS inverter may be arranged in two rows and two columns or more, as shown in FIG.

図8は、三行四列にCMOSインバータを配置したCMOSインバータ結合回路である。 Figure 8 is a CMOS inverter coupling circuit placing the CMOS inverter in the third line four rows.

また、図9は、X 1 -X' 1断面図、 Further, FIG. 9, X 1 -X '1 cross-sectional view,
図10は、X 2 -X' 2断面図、 10, X 2 -X '2 cross-sectional view,
図11は、X 3 -X' 3断面図、 11, X 3 -X '3 cross-sectional view,
図12は、X 4 -X' 4断面図、 12, X 4 -X '4 cross section,
図13は、X 5 -X' 5断面図、 13, X 5 -X '5 cross-sectional view,
図14は、X 6 -X' 6断面図、 14, X 6 -X '6 cross-sectional view,
図15は、Y 1 -Y' 1断面図、 15, Y 1 -Y '1 cross-sectional view,
図16は、Y 2 -Y' 2断面図である。 Figure 16 is a Y 2 -Y '2 cross-sectional view.

この実施例では、 In this embodiment,
シリコン酸化膜108上に、島状半導体下部層の出力端子配線119と、ドレイン拡散層109が形成され、その上に島状半導体層110が形成され、該当島状半導体層110の上部にソース拡散層111が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート112が形成され、一行二列目のnチャネル半導体装置を形成する。 On the silicon oxide film 108, an output terminal wiring 119 of the island-shaped semiconductor lower layer, a drain diffusion layer 109 is formed, the island-shaped semiconductor layer 110 is formed thereon, source diffusion on top of the island-like semiconductor layer 110 layer 111 is formed, a gate 112 formed over the gate insulating film on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region is formed, to form an n-channel semiconductor device of the row second row .

また、シリコン酸化膜108上に、島状半導体下部配線119と、ドレイン拡散層113が形成され、その上に島状半導体層114が形成され、該当島状半導体層114の上部にソース拡散層115が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート112が形成され、一行一列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 119, the drain diffusion layer 113 is formed, thereon island semiconductor layer 114 is formed on the source on top of the island-shaped semiconductor layer 114 diffusion layer 115 There is formed a gate 112 formed over the gate insulating film on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region is formed, to form a p-channel semiconductor device of the first row line. また、シリコン酸化膜108上に、島状半導体下部配線119と、ドレイン拡散層116が形成され、その上に島状半導体層117が形成され、該当島状半導体層117の上部にソース拡散層118が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート112が形成され、二行一列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 119, the drain diffusion layer 116 is formed, thereon island semiconductor layer 117 is formed on the source diffusion layer 118 on top of the island-shaped semiconductor layer 117 There is formed a gate 112 formed over the gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of the second line the first column.

上記2個のpチャネル半導体装置と1個のnチャネル半導体装置により一行一列目のインバータが形成される。 The two p-channel semiconductor device and an inverter row first column by one of the n-channel semiconductor device is formed.

また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線130と、ドレイン拡散層120が形成され、その上に島状半導体層121が形成され、該当島状半導体層121の上部にソース拡散層122が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート123が形成され、二行二列目のnチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, and an output terminal line 130 of the island-shaped semiconductor lower layer, the drain diffusion layer 120 is formed, thereon island semiconductor layer 121 is formed on, on top of the island-like semiconductor layer 121 the source diffusion layer 122 is formed, a gate 123 formed over the gate insulating film on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region is formed, the second line the second row of the n-channel semiconductor device to form.

また、シリコン酸化膜108上に、島状半導体下部配線130と、ドレイン拡散層127が形成され、その上に島状半導体層128が形成され、該当島状半導体層128の上部にソース拡散層129が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート123が形成され、一行三列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 130, the drain diffusion layer 127 is formed, the island-shaped semiconductor layer 128 is formed thereon, source on top of the island-shaped semiconductor layer 128 diffusion layer 129 There is formed a gate 123 formed over the gate insulating film on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region is formed, to form a p-channel semiconductor device of the row third row. また、シリコン酸化膜108上に、島状半導体下部配線130と、ドレイン拡散層124が形成され、その上に島状半導体層125が形成され、該当島状半導体層125の上部にソース拡散層126が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート123が形成され、二行三列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 130, the drain diffusion layer 124 is formed, thereon island semiconductor layer 125 is formed on the source on top of the island-shaped semiconductor layer 125 diffusion layer 126 There is formed a gate 123 formed over the gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of the second line third row.

上記2個のpチャネル半導体装置と1個のnチャネル半導体装置により一行二列目のインバータが形成される。 The two p-channel semiconductor device and an inverter row second row by one n-channel semiconductor device is formed.

また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線141と、ドレイン拡散層131が形成され、その上に島状半導体層132が形成され、該当島状半導体層132の上部にソース拡散層133が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート134が形成され、一行五列目のnチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, an output terminal wiring 141 of the island-shaped semiconductor lower layer, the drain diffusion layer 131 is formed, thereon island semiconductor layer 132 is formed on, on top of the island-shaped semiconductor layer 132 the source diffusion layer 133 is formed, a gate 134 formed over the gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, the n-channel semiconductor device of the row five column Form.

また、シリコン酸化膜108上に、島状半導体下部配線141と、ドレイン拡散層138が形成され、その上に島状半導体層139が形成され、該当島状半導体層139の上部にソース拡散層140が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート134が形成され、一行四列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 141, the drain diffusion layer 138 is formed, island-like semiconductor layer 139 is formed thereon, source diffusion on top of the island-shaped semiconductor layer 139 layer 140 There is formed a gate 134 formed over the gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of the row four column. また、シリコン酸化膜108上に、島状半導体下部配線141と、ドレイン拡散層135が形成され、その上に島状半導体層136が形成され、該当島状半導体層136の上部にソース拡散層137が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート134が形成され、二行四列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 141, the drain diffusion layer 135 is formed, thereon island semiconductor layer 136 is formed on the source on top of the island-shaped semiconductor layer 136 diffusion layer 137 There is formed a gate 134 formed over the gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of the second line four column.

上記2個のpチャネル半導体装置と1個のnチャネル半導体装置により一行三列目のインバータが形成される。 The two p-channel semiconductor device and the inverter row third column by one of the n-channel semiconductor device is formed.

また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線152と、ドレイン拡散層142が形成され、その上に島状半導体層143が形成され、該当島状半導体層143の上部にソース拡散層144が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート145が形成され、二行五列目のnチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, an output terminal wiring 152 of the island-shaped semiconductor lower layer, the drain diffusion layer 142 is formed, thereon island semiconductor layer 143 is formed on, on top of the island-shaped semiconductor layer 143 the source diffusion layer 144 is formed, a gate 145 formed over the gate insulating film on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region is formed, the second line five column of the n-channel semiconductor device to form.

また、シリコン酸化膜108上に、島状半導体下部配線152と、ドレイン拡散層149が形成され、その上に島状半導体層150が形成され、該当島状半導体層150の上部にソース拡散層151が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート145が形成され、一行六列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 152, the drain diffusion layer 149 is formed, thereon island semiconductor layer 150 is formed on the source diffusion layers on top of the island-like semiconductor layers 150 151 There are formed, the drain diffusion layer and the gate 145 formed over the gate insulating film on a channel region of sidewalls sandwiched between the source diffusion layer is formed, to form a p-channel semiconductor device of the row six column. また、シリコン酸化膜108上に、島状半導体下部配線152と、ドレイン拡散層146が形成され、その上に島状半導体層147が形成され、該当島状半導体層147の上部にソース拡散層148が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート145が形成され、二行六列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 152, the drain diffusion layer 146 is formed, thereon island semiconductor layer 147 is formed on the source on top of the island-shaped semiconductor layer 147 diffusion layer 148 There is formed a gate 145 formed over the gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of the second line six column.

上記2個のpチャネル半導体装置と1個のnチャネル半導体装置により一行四列目のインバータが形成される。 The two p-channel semiconductor device and an inverter row four column by one of the n-channel semiconductor device is formed.

一行一列目のインバータと一行二列目のインバータのnチャネル半導体装置のソース拡散層111,122上に、第1の電源供給配線V SS 157が形成され、 On the source diffusion layers 111 and 122 of the row first column of the inverter and row second column inverters of the n-channel semiconductor device, a first power supply line V SS 157 is formed,
一行三列目のインバータと一行四列目のインバータのnチャネル半導体装置のソース拡散層133,144上に、第1の電源供給配線V SS 159が形成され、 On the source diffusion layers 133,144 of row third column of the inverter and the line four column inverters n-channel semiconductor device, a first power supply line V SS 159 is formed,
一行一列目のインバータのpチャネル半導体装置のソース拡散層115,118上に、第2の電源供給配線V CC 156が形成され、 On the source diffusion layers 115, 118 of the first row line of the inverter of the p-channel semiconductor device, the second power supply line V CC 156 is formed,
一行二列目のインバータと一行三列目のインバータのpチャネル半導体装置のソース拡散層129,126,140,137上に、第2の電源供給配線V CC 158が形成され、 On the source diffusion layers 129,126,140,137 of row second column inverter and row third column of the inverters of the p-channel semiconductor device, the second power supply line V CC 158 is formed,
一行四列目のインバータのpチャネル半導体装置のソース拡散層148,151上に、第2の電源供給配線V CC 160が形成される。 On the source diffusion layers 148,151 of row four column inverters p-channel semiconductor device, the second power supply line V CC 160 is formed.

ゲート112は、一行一列目のインバータの入力端子線となる。 The gate 112 is a first row of the inverter input terminal line row.

ゲート123は、一行二列目のインバータの入力端子線となる。 Gate 123 becomes the inverter input terminal line of the row second row.

ゲート134は、一行三列目のインバータの入力端子線となる。 Gate 134, the inverter input terminal line of the row third row.

ゲート145は、一行四列目のインバータの入力端子線となる。 Gate 145 is comprised of a four-column of the inverter input terminal line line.

ゲート123と一行一列目のインバータの下部層の出力端子配線119を接続するため、コンタクト153が形成される。 For connecting an output terminal line 119 of the gate 123 and the row first column of the lower layer of the inverter, a contact 153 is formed.

ゲート134と一行二列目のインバータの下部層の出力端子配線130を接続するため、コンタクト154が形成される。 To connect the gate 134 and an output terminal line 130 of the row second row of the lower layer of the inverter, a contact 154 is formed.

ゲート145と一行三列目のインバータの下部層の出力端子配線141を接続するため、コンタクト155が形成される。 For connecting an output terminal line 141 of the gate 145 and the line third row of the lower layer of the inverter, a contact 155 is formed.

また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線219と、ドレイン拡散層209が形成され、その上に島状半導体層210が形成され、該当島状半導体層210の上部にソース拡散層211が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート212が形成され、三行二列目のnチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, an output terminal wiring 219 of the island-shaped semiconductor lower layer, a drain diffusion layer 209 is formed, island-like semiconductor layer 210 is formed thereon, on top of the island-like semiconductor layer 210 the source diffusion layer 211 is formed, the drain diffusion layer and the gate 212 formed over the gate insulating film on a channel region of sidewalls sandwiched between the source diffusion layer is formed, the three-row second row of the n-channel semiconductor device to form.

また、シリコン酸化膜108上に、島状半導体下部配線219と、ドレイン拡散層213が形成され、その上に島状半導体層214が形成され、該当島状半導体層214の上部にソース拡散層215が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート212が形成され、三行一列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 219, the drain diffusion layer 213 is formed, island-like semiconductor layer 214 is formed thereon, source on top of the island-shaped semiconductor layer 214 diffusion layer 215 There is formed a gate 212 formed over the gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of the third line the first column. また、シリコン酸化膜108上に、島状半導体下部配線219と、ドレイン拡散層216が形成され、その上に島状半導体層217が形成され、該当島状半導体層217の上部にソース拡散層218が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート212が形成され、四行一列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 219, the drain diffusion layer 216 is formed, thereon island semiconductor layer 217 is formed on the source on top of the island-shaped semiconductor layer 217 diffusion layer 218 There is formed a gate 212 formed over the gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of the fourth line the first column.

上記2個のpチャネル半導体装置と1個のnチャネル半導体装置により二行一列目のインバータが形成される。 The two p-channel semiconductor device and the second line the first column of the inverter by a single n-channel semiconductor device is formed.

また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線230と、ドレイン拡散層220が形成され、その上に島状半導体層221が形成され、該当島状半導体層221の上部にソース拡散層222が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート223が形成され、四行二列目のnチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, an output terminal wiring 230 of the island-shaped semiconductor lower layer, the drain diffusion layer 220 is formed, thereon island semiconductor layer 221 is formed on, on top of the island-shaped semiconductor layer 221 the source diffusion layer 222 is formed, the drain diffusion layer and the gate 223 formed over the gate insulating film on a channel region of sidewalls sandwiched between the source diffusion layer is formed, the four-row second row of the n-channel semiconductor device to form.

また、シリコン酸化膜108上に、島状半導体下部配線230と、ドレイン拡散層227が形成され、その上に島状半導体層228が形成され、該当島状半導体層228の上部にソース拡散層229が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート223が形成され、三行三列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 230, the drain diffusion layer 227 is formed, the island-shaped semiconductor layer 228 is formed thereon, source on top of the island-shaped semiconductor layer 228 diffusion layer 229 There is formed a gate 223 formed over the gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of the third line third row. また、シリコン酸化膜108上に、島状半導体下部配線230と、ドレイン拡散層224が形成され、その上に島状半導体層225が形成され、該当島状半導体層225の上部にソース拡散層226が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート223が形成され、四行三列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 230, the drain diffusion layer 224 is formed, thereon island semiconductor layer 225 is formed on the source on top of the island-like semiconductor layer 225 diffusion layer 226 There is formed a gate 223 formed over the gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of the fourth line third row.

上記2個のpチャネル半導体装置と1個のnチャネル半導体装置により二行二列目のインバータが形成される。 The two p-channel semiconductor device and the second line the second column of the inverter by a single n-channel semiconductor device is formed.

また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線241と、ドレイン拡散層231が形成され、その上に島状半導体層232が形成され、該当島状半導体層232の上部にソース拡散層233が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート234が形成され、三行五列目のnチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, an output terminal wiring 241 of the island-shaped semiconductor lower layer, the drain diffusion layer 231 is formed, thereon island semiconductor layer 232 is formed on, on top of the island-shaped semiconductor layer 232 the source diffusion layer 233 is formed, the drain diffusion layer and the gate 234 formed over the gate insulating film on a channel region of sidewalls sandwiched between the source diffusion layer is formed, the three-row five column of the n-channel semiconductor device to form.

また、シリコン酸化膜108上に、島状半導体下部配線241と、ドレイン拡散層238が形成され、その上に島状半導体層239が形成され、該当島状半導体層239の上部にソース拡散層240が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート234が形成され、三行四列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 241, the drain diffusion layer 238 is formed, thereon island semiconductor layer 239 is formed on the source on top of the island-shaped semiconductor layer 239 diffusion layer 240 There is formed a gate 234 formed over the gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of the third line four column. また、シリコン酸化膜108上に、島状半導体下部配線241と、ドレイン拡散層235が形成され、その上に島状半導体層236が形成され、該当島状半導体層236の上部にソース拡散層237が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート234が形成され、四行四列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 241, the drain diffusion layer 235 is formed, thereon island semiconductor layer 236 is formed on the source on top of the island-shaped semiconductor layer 236 diffusion layer 237 There is formed a gate 234 formed over the gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of the fourth line four column.

上記2個のpチャネル半導体装置と1個のnチャネル半導体装置により二行三列目のインバータが形成される。 The two p-channel semiconductor device and the second line third row of the inverter by a single n-channel semiconductor device is formed.

また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線252と、ドレイン拡散層242が形成され、その上に島状半導体層243が形成され、該当島状半導体層243の上部にソース拡散層244が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート245が形成され、四行五列目のnチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, an output terminal wiring 252 of the island-shaped semiconductor lower layer, the drain diffusion layer 242 is formed, thereon island semiconductor layer 243 is formed on, on top of the island-shaped semiconductor layer 243 the source diffusion layer 244 is formed, the drain diffusion layer and the gate 245 formed on a gate insulating film on a channel region of sidewalls sandwiched between the source diffusion layer is formed, the four-row five column of the n-channel semiconductor device to form.

また、シリコン酸化膜108上に、島状半導体下部配線252と、ドレイン拡散層249が形成され、その上に島状半導体層250が形成され、該当島状半導体層250の上部にソース拡散層251が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート245が形成され、三行六列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 252, the drain diffusion layer 249 is formed, thereon island semiconductor layer 250 is formed on the source diffusion layers on top of the island-like semiconductor layers 250 251 There are formed, a gate 245 is formed via a gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of the third line six column. また、シリコン酸化膜108上に、島状半導体下部配線252と、ドレイン拡散層246が形成され、その上に島状半導体層247が形成され、該当島状半導体層247の上部にソース拡散層248が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート245が形成され、四行六列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 252, the drain diffusion layer 246 is formed, thereon island semiconductor layer 247 is formed on the source on top of the island-shaped semiconductor layer 247 diffusion layer 248 There are formed, a gate 245 is formed via a gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of the fourth line six column.

上記2個のpチャネル半導体装置と1個のnチャネル半導体装置により二行四列目のインバータが形成される。 The two p-channel semiconductor device and the second line four column inverter by a single n-channel semiconductor device is formed.

二行一列目のインバータと二行二列目のインバータのnチャネル半導体装置のソース拡散層211,222上に、第1の電源供給配線V SS 157が形成され、 On the source diffusion layers 211,222 of the two-row first column of the inverter and two-row second column inverters of the n-channel semiconductor device, a first power supply line V SS 157 is formed,
二行三列目のインバータと二行四列目のインバータのnチャネル半導体装置のソース拡散層233,244上に、第1の電源供給配線V SS 159が形成され、 On the source diffusion layers 233,244 of second line third row of the inverter and two-row four column inverters n-channel semiconductor device, a first power supply line V SS 159 is formed,
二行一列目のインバータのpチャネル半導体装置のソース拡散層215,218上に、第2の電源供給配線V CC 156が形成され、 On the source diffusion layers 215, 218 of the two-row first column of the inverters of the p-channel semiconductor device, the second power supply line V CC 156 is formed,
二行二列目のインバータと二行三列目のインバータのpチャネル半導体装置のソース拡散層229,226,240,237上に、第2の電源供給配線V CC 158が形成され、 On the source diffusion layers 229,226,240,237 two lines second row inverter and second line third row of the inverter of the p-channel semiconductor device, the second power supply line V CC 158 is formed,
二行四列目のインバータのpチャネル半導体装置のソース拡散層248,251上に、第2の電源供給配線V CC 160が形成される。 On the source diffusion layers 248,251 of the two-row four column inverters p-channel semiconductor device, the second power supply line V CC 160 is formed.

ゲート212は、二行一列目のインバータの入力端子線となる。 Gate 212 becomes an input terminal line of the second row first column inverter.

ゲート223は、二行二列目のインバータの入力端子線となる。 Gate 223 becomes an input terminal line of the second row second column inverter.

ゲート234は、二行三列目のインバータの入力端子線となる。 The gate 234 serves as an input terminal line of the second line third row of the inverter.

ゲート245は、二行四列目のインバータの入力端子線となる。 Gate 245 becomes an input terminal line of the second line four column inverter.

ゲート223と二行一列目のインバータの下部層の出力端子配線219を接続するため、コンタクト253が形成される。 Since the gate 223 and connects the output terminal wiring 219 two lines first column inverter bottom layer, a contact 253 is formed.

ゲート234と二行二列目のインバータの下部層の出力端子配線230を接続するため、コンタクト254が形成される。 For connecting an output terminal line 230 of the gate 234 and the second line the second row of the lower layer of the inverter, a contact 254 is formed.

ゲート245と二行三列目のインバータの下部層の出力端子配線241を接続するため、コンタクト255が形成される。 For connecting an output terminal line 241 of the gate 245 and the second line third row of inverters lower layer, a contact 255 is formed.

また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線319と、ドレイン拡散層309が形成され、その上に島状半導体層310が形成され、該当島状半導体層310の上部にソース拡散層311が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート312が形成され、五行二列目のnチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, an output terminal wiring 319 of the island-shaped semiconductor lower layer, the drain diffusion layer 309 is formed, thereon island semiconductor layer 310 is formed on, on top of the island-shaped semiconductor layer 310 the source diffusion layer 311 is formed, a gate 312 formed over the gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, the n-channel semiconductor device of the five elements second row Form.

また、シリコン酸化膜108上に、島状半導体下部配線319と、ドレイン拡散層313が形成され、その上に島状半導体層314が形成され、該当島状半導体層314の上部にソース拡散層315が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート312が形成され、五行一列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 319, the drain diffusion layer 313 is formed, thereon island semiconductor layer 314 is formed on the source on top of the island-shaped semiconductor layer 314 diffusion layer 315 There is formed a gate 312 formed over the gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of the first row five elements. また、シリコン酸化膜108上に、島状半導体下部配線319と、ドレイン拡散層316が形成され、その上に島状半導体層317が形成され、該当島状半導体層317の上部にソース拡散層318が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート312が形成され、六行一列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 319, the drain diffusion layer 316 is formed, thereon island semiconductor layer 317 is formed on the source on top of the island-shaped semiconductor layer 317 diffusion layer 318 There is formed a gate 312 formed over the gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of the first column six rows.

上記2個のpチャネル半導体装置と1個のnチャネル半導体装置により三行一列目のインバータが形成される。 The two p-channel semiconductor device and the third line the first column of the inverter by a single n-channel semiconductor device is formed.

また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線330と、ドレイン拡散層320が形成され、その上に島状半導体層321が形成され、該当島状半導体層321の上部にソース拡散層322が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート323が形成され、六行二列目のnチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, an output terminal wiring 330 of the island-shaped semiconductor lower layer, the drain diffusion layer 320 is formed, thereon island semiconductor layer 321 is formed on, on top of the island-shaped semiconductor layer 321 the source diffusion layer 322 is formed, the drain diffusion layer and the gate 323 formed on a gate insulating film on a channel region of sidewalls sandwiched between the source diffusion layer is formed, six row second row of the n-channel semiconductor device to form.

また、シリコン酸化膜108上に、島状半導体下部配線330と、ドレイン拡散層327が形成され、その上に島状半導体層328が形成され、該当島状半導体層328の上部にソース拡散層329が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート323が形成され、五行三列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 330, the drain diffusion layer 327 is formed, thereon island semiconductor layer 328 is formed on the source on top of the island-shaped semiconductor layer 328 diffusion layer 329 There are formed, a gate 323 is formed via a gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of the five elements third row. また、シリコン酸化膜108上に、島状半導体下部配線330と、ドレイン拡散層324が形成され、その上に島状半導体層325が形成され、該当島状半導体層325の上部にソース拡散層326が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート323が形成され、六行三列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 330, the drain diffusion layer 324 is formed, thereon island semiconductor layer 325 is formed on the source on top of the island-shaped semiconductor layer 325 diffusion layer 326 There are formed, the drain diffusion layer and the gate 323 formed on a gate insulating film on a channel region of sidewalls sandwiched between the source diffusion layer is formed, to form a p-channel semiconductor device six row third row.

上記2個のpチャネル半導体装置と1個のnチャネル半導体装置により三行二列目のインバータが形成される。 The two p-channel semiconductor device and the third line the second column of the inverter by a single n-channel semiconductor device is formed.

また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線341と、ドレイン拡散層331が形成され、その上に島状半導体層332が形成され、該当島状半導体層332の上部にソース拡散層333が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート334が形成され、五行五列目のnチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, an output terminal wiring 341 of the island-shaped semiconductor lower layer, the drain diffusion layer 331 is formed, thereon island semiconductor layer 332 is formed on, on top of the island-shaped semiconductor layer 332 the source diffusion layer 333 is formed, a gate 334 is formed via a gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, the n-channel semiconductor device five row five elements Form.

また、シリコン酸化膜108上に、島状半導体下部配線341と、ドレイン拡散層338が形成され、その上に島状半導体層339が形成され、該当島状半導体層339の上部にソース拡散層340が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート334が形成され、五行四列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 341, the drain diffusion layer 338 is formed, thereon island semiconductor layer 339 is formed on the source diffusion layer 340 on top of the island-shaped semiconductor layer 339 There are formed, a gate 334 is formed via a gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of a four-column five elements. また、シリコン酸化膜108上に、島状半導体下部配線341と、ドレイン拡散層335が形成され、その上に島状半導体層336が形成され、該当島状半導体層336の上部にソース拡散層337が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート334が形成され、六行四列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 341, the drain diffusion layer 335 is formed, thereon island semiconductor layer 336 is formed on the source on top of the island-shaped semiconductor layer 336 diffusion layer 337 There are formed, a gate 334 is formed via a gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device six row four column.

上記2個のpチャネル半導体装置と1個のnチャネル半導体装置により三行三列目のインバータが形成される。 The two p-channel semiconductor device and the third line third row of the inverter by a single n-channel semiconductor device is formed.

また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線352と、ドレイン拡散層342が形成され、その上に島状半導体層343が形成され、該当島状半導体層343の上部にソース拡散層344が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート345が形成され、六行五列目のnチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, an output terminal wiring 352 of the island-shaped semiconductor lower layer, the drain diffusion layer 342 is formed, thereon island semiconductor layer 343 is formed on, on top of the island-shaped semiconductor layer 343 the source diffusion layer 344 is formed, the drain diffusion layer and the gate 345 formed on a gate insulating film on a channel region of sidewalls sandwiched between the source diffusion layer is formed, six row five column of the n-channel semiconductor device to form.

また、シリコン酸化膜108上に、島状半導体下部配線352と、ドレイン拡散層349が形成され、その上に島状半導体層350が形成され、該当島状半導体層350の上部にソース拡散層351が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート345が形成され、五行六列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 352, the drain diffusion layer 349 is formed, thereon island semiconductor layer 350 is formed on the source diffusion layers on top of the island-like semiconductor layers 350 351 There are formed, a gate 345 is formed via a gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device of the hexagonal column five elements. また、シリコン酸化膜108上に、島状半導体下部配線352と、ドレイン拡散層346が形成され、その上に島状半導体層347が形成され、該当島状半導体層347の上部にソース拡散層348が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート345が形成され、六行六列目のpチャネル半導体装置を形成する。 Further, on the silicon oxide film 108, the island-shaped semiconductor lower wiring 352, the drain diffusion layer 346 is formed, thereon island semiconductor layer 347 is formed on the source on top of the island-shaped semiconductor layer 347 diffusion layer 348 There are formed, a gate 345 is formed via a gate insulating film is formed on the drain diffusion layer and the source diffusion layer sandwiched by the side wall of the channel region, forming a p-channel semiconductor device six row six column.

上記2個のpチャネル半導体装置と1個のnチャネル半導体装置により三行四列目のインバータが形成される。 The two p-channel semiconductor device and the third line four column inverter by a single n-channel semiconductor device is formed.

三行一列目のインバータと三行二列目のインバータのnチャネル半導体装置のソース拡散層311,322上に、第1の電源供給配線V SS 157が形成され、 On the source diffusion layers 311,322 of the three rows first row inverter and a three-row second column inverters of the n-channel semiconductor device, a first power supply line V SS 157 is formed,
三行三列目のインバータと三行四列目のインバータのnチャネル半導体装置のソース拡散層333,344上に、第1の電源供給配線V SS 159が形成され、 On the source diffusion layers 333,344 of third line third row of the inverter and a three-row four column inverters n-channel semiconductor device, a first power supply line V SS 159 is formed,
三行一列目のインバータのpチャネル半導体装置のソース拡散層315,318上に、第2の電源供給配線V CC 156が形成され、 On the source diffusion layers 315,318 of the three rows first row inverter p-channel semiconductor device, the second power supply line V CC 156 is formed,
三行二列目のインバータと三行三列目のインバータのpチャネル半導体装置のソース拡散層329,326,340,337上に、第2の電源供給配線V CC 158が形成され、 On the source diffusion layers 329,326,340,337 three lines second row inverter and third line third row of the inverter of the p-channel semiconductor device, the second power supply line V CC 158 is formed,
三行四列目のインバータのpチャネル半導体装置のソース拡散層348,351上に、第2の電源供給配線V CC 160が形成される。 On the source diffusion layers 348,351 of third line four column inverters p-channel semiconductor device, the second power supply line V CC 160 is formed.

ゲート312は、三行一列目のインバータの入力端子線となる。 Gate 312 becomes an input terminal line of the third line the first column inverter.

ゲート323は、三行二列目のインバータの入力端子線となる。 The gate 323 serves as an input terminal line of the third line the second row of the inverter.

ゲート334は、三行三列目のインバータの入力端子線となる。 Gate 334, the input terminal line of the third line third row of the inverter.

ゲート345は、三行四列目のインバータの入力端子線となる。 Gate 345, the input terminal line of the three-row four column of the inverter.

ゲート323と三行一列目のインバータの下部層の出力端子配線319を接続するため、コンタクト353が形成される。 Since the gate 323 and connects the output terminal wiring 319 of the three-row first column inverter bottom layer, a contact 353 is formed.

ゲート334と三行二列目のインバータの下部層の出力端子配線330を接続するため、コンタクト354が形成される。 Since the gate 334 and connects the output terminal wiring 330 of the three-row second column inverter bottom layer, a contact 354 is formed.

ゲート345と三行三列目のインバータの下部層の出力端子配線341を接続するため、コンタクト355が形成される。 Since the gate 345 and connects the output terminal wiring 341 of third line third row of inverters lower layer, a contact 355 is formed.
以下に、この発明に係る半導体装置の構造を形成するための製造工程の一例を図17〜図212を参照して説明する。 Hereinafter, an example of a manufacturing process for forming a structure of a semiconductor device according to the present invention with reference to FIGS. 17 to 212. 図17は、シリコン酸化膜上に、シリコン500が形成され、シリコン500が酸化され、酸化膜501が形成されているSOI基板のX 1 -X' 1断面図である。 17, on the silicon oxide film, a silicon 500 is formed, the silicon 500 is oxidized, a X 1 -X '1 cross-sectional view of the SOI substrate is an oxide film 501 is formed. また、図18は、X 2 -X' 2断面図、図19は、Y 1 -Y' 1断面図、図20は、Y 2 -Y' 2断面図である。 Further, FIG. 18, X 2 -X '2 cross-sectional view, FIG. 19, Y 1 -Y' 1 cross-sectional view, FIG. 20 is a Y 2 -Y '2 cross-sectional view. 1 -X' 1断面は図4に対応し、X 2 -X' 2断面は図5に対応し、Y 1 -Y' 1断面は図6に対応し、Y 2 -Y' 2断面は図7に対応する断面である。 X 1 -X '1 section corresponds to FIG. 4, X 2 -X' 2 cross-section corresponding to FIG. 5, Y 1 -Y '1 cross-section corresponding to FIG. 6, Y 2 -Y' 2 cross-section the corresponding cross-section in FIG.

レジストをマスクとして、反応性イオンエッチングによりシリコン500をエッチングし、シリコン柱を形成する。 The resist as a mask, the silicon 500 is etched by reactive ion etching to form silicon pillars. その後、酸化を行い、p型シリコンを形成するためのレジスト502,503,504を形成する(図21(X 1 -X' 1 )、図22(X 2 -X' 2 )、図23(Y 1 -Y' 1 )、図24(Y 2 -Y' 2 ))。 Then, oxidation to form a resist 502, 503, 504 for forming a p-type silicon (FIG. 21 (X 1 -X '1) , FIG. 22 (X 2 -X' 2) , FIG. 23 (Y 1 -Y ' 1), FIG. 24 (Y 2 -Y '2) ).

イオン注入法などによりボロンを注入し、p型シリコン505,506,507,508を形成する(図25(X 1 -X' 1 )、図26(X 2 -X' 2 )、図27(Y 1 -Y' 1 )、図28(Y 2 -Y' 2 ))。 Boron is implanted by ion implantation to form the p-type silicon 505, 506, 507 and 508 (FIG. 25 (X 1 -X '1) , FIG. 26 (X 2 -X' 2) , FIG. 27 (Y 1 -Y '1) FIG 28 (Y 2 -Y '2) ).

レジストを隔離し、n型シリコンを形成するためのレジスト509,510を形成する(図29(X 1 -X' 1 )、図30(X 2 -X' 2 )、図31(Y 1 -Y' 1 )、図32(Y 2 -Y' 2 ))。 Resist is isolated, to form a resist 509 and 510 for forming the n-type silicon (FIG. 29 (X 1 -X '1) , FIG. 30 (X 2 -X' 2) , FIG. 31 (Y 1 -Y '1 ), FIG. 32 (Y 2 -Y '2) ).

イオン注入法などによりリンを注入し、n型シリコン511,512,513,514,515,516,517,518を形成する(図33(X 1 -X' 1 )、図34(X 2 -X' 2 )、図35(Y 1 -Y' 1 )、図36(Y 2 -Y' 2 ))。 Phosphorus is injected by ion implantation to form an n-type silicon 511,512,513,514,515,516,517,518 (Fig 33 (X 1 -X '1) , FIG. 34 (X 2 -X' 2) , FIG. 35 (Y 1 -Y '1) FIG 36 (Y 2 -Y '2) ).

レジストを剥離し、熱工程を行い、不純物をイオン化する(図37(X 1 -X' 1 )、図38(X 2 -X' 2 )、図39(Y 1 -Y' 1 )、図40(Y 2 -Y' 2 ))。 The resist is removed, by thermal process to ionize the impurity (FIG. 37 (X 1 -X '1) , FIG. 38 (X 2 -X' 2) , FIG. 39 (Y 1 -Y '1) , FIG. 40 (Y 2 -Y '2)) .

窒化膜519を堆積し、CMPにより平坦化した後、エッチバックする(図41(X 1 -X' 1 )、図42(X 2 -X' 2 )、図43(Y 1 -Y' 1 )、図44(Y 2 -Y' 2 ))。 The nitride film 519 is deposited, after flattened by CMP, and etched back (FIG. 41 (X 1 -X '1) , FIG. 42 (X 2 -X' 2) , FIG. 43 (Y 1 -Y '1) FIG 44 (Y 2 -Y '2) ).

多結晶シリコン520を堆積し、CMPにより平坦化した後、エッチバックする(図45(X 1 -X' 1 )、図46(X 2 -X' 2 )、図47(Y 1 -Y' 1 )、図48(Y 2 -Y' 2 ))。 The polysilicon 520 is deposited, after flattened by CMP, and etched back (FIG. 45 (X 1 -X '1) , FIG. 46 (X 2 -X' 2) , FIG. 47 (Y 1 -Y '1 ), FIG. 48 (Y 2 -Y '2) ).

窒化膜を堆積し、島状半導体側壁に、サイドウォールスペーサ状に残存させる521,522,523,524,525,526,527,528,529,530,531,532。 Nitride film is deposited, in an island-shaped semiconductor sidewalls to leave a sidewall spacer shape 521,522,523,524,525,526,527,528,529,530,531,532. (図49(X 1 -X' 1 )、図50(X 2 -X' 2 )、図51(Y 1 -Y' 1 )、図52(Y 2 -Y' 2 ))。 (FIG. 49 (X 1 -X '1) , FIG. 50 (X 2 -X' 2) , FIG. 51 (Y 1 -Y '1) , FIG. 52 (Y 2 -Y' 2) ).

多結晶シリコンをエッチングする(図53(X 1 -X' 1 )、図54(X 2 -X' 2 )、図55(Y 1 -Y' 1 )、図56(Y 2 -Y' 2 ))。 Etching the polycrystalline silicon (FIG. 53 (X 1 -X '1) , FIG. 54 (X 2 -X' 2) , FIG. 55 (Y 1 -Y '1) , FIG. 56 (Y 2 -Y' 2) ).

酸化膜をエッチングする(図57(X 1 -X' 1 )、図58(X 2 -X' 2 )、図59(Y 1 -Y' 1 )、図60(Y 2 -Y' 2 ))。 Oxide film is etched (FIG. 57 (X 1 -X '1) , FIG. 58 (X 2 -X' 2) , FIG. 59 (Y 1 -Y '1) , FIG. 60 (Y 2 -Y' 2) ) .

多結晶シリコン533を堆積し、CMPにより平坦化した後、エッチバックする(図61(X 1 -X' 1 )、図62(X 2 -X' 2 )、図63(Y 1 -Y' 1 )、図64(Y 2 -Y' 2 ))。 The polysilicon 533 is deposited, after flattened by CMP, and etched back (FIG. 61 (X 1 -X '1) , FIG. 62 (X 2 -X' 2) , FIG. 63 (Y 1 -Y '1 ), FIG. 64 (Y 2 -Y '2) ).

窒化膜をエッチングする(図65(X 1 -X' 1 )、図66(X 2 -X' 2 )、図67(Y 1 -Y' 1 )、図68(Y 2 -Y' 2 ))。 Nitride film is etched (FIG. 65 (X 1 -X '1) , FIG. 66 (X 2 -X' 2) , FIG. 67 (Y 1 -Y '1) , FIG. 68 (Y 2 -Y' 2) ) .

島状半導体下部層の出力端子配線を形成するためのレジスト534,535,536,537を形成する(図69(X 1 -X' 1 )、図70(X 2 -X' 2 )、図71(Y 1 -Y' 1 )、図72(Y 2 -Y' 2 ))。 Forming a resist 534,535,536,537 for forming the output terminal wiring of the island-like semiconductor lower layer (FIG. 69 (X 1 -X '1) , FIG. 70 (X 2 -X' 2) , FIG. 71 (Y 1 -Y ' 1), FIG. 72 (Y 2 -Y '2) ).

多結晶シリコンをエッチングし、島状半導体下部層の出力端子配線19,30,41,52を形成する(図73(X 1 -X' 1 )、図74(X 2 -X' 2 )、図75(Y 1 -Y' 1 )、図76(Y 2 -Y' 2 ))。 The polysilicon is etched to form output terminal wiring 19,30,41,52 of the island-like semiconductor lower layer (FIG. 73 (X 1 -X '1) , FIG. 74 (X 2 -X' 2) , FIG. 75 (Y 1 -Y '1) , FIG. 76 (Y 2 -Y' 2) ).

レジストを剥離する(図77(X 1 -X' 1 )、図78(X 2 -X' 2 )、図79(Y 1 -Y' 1 )、図80(Y 2 -Y' 2 ))。 Removing the resist (FIG. 77 (X 1 -X '1) , FIG. 78 (X 2 -X' 2) , FIG. 79 (Y 1 -Y '1) , FIG. 80 (Y 2 -Y' 2) ).

酸化膜538を堆積し、CMPにより平坦化した後、エッチバックする(図81(X 1 -X' 1 )、図82(X 2 -X' 2 )、図83(Y 1 -Y' 1 )、図84(Y 2 -Y' 2 ))。 The oxide film 538 is deposited, after flattened by CMP, and etched back (FIG. 81 (X 1 -X '1) , FIG. 82 (X 2 -X' 2) , FIG. 83 (Y 1 -Y '1) FIG 84 (Y 2 -Y '2) ).

窒化膜539を堆積し、CMPにより平坦化した後、エッチバックする(図85(X 1 -X' 1 )、図86(X 2 -X' 2 )、図87(Y 1 -Y' 1 )、図88(Y 2 -Y' 2 ))。 The nitride film 539 is deposited, after flattened by CMP, and etched back (FIG. 85 (X 1 -X '1) , FIG. 86 (X 2 -X' 2) , FIG. 87 (Y 1 -Y '1) FIG 88 (Y 2 -Y '2) ).

酸化を行い、ゲート絶縁膜540,541,542,543,544,545,546,547,548,549,550,551を形成する(図89(X 1 -X' 1 )、図90(X 2 -X' 2 )、図91(Y 1 -Y' 1 )、図92(Y 2 -Y' 2 ))。 It performed oxidized to form a gate insulating film 540,541,542,543,544,545,546,547,548,549,550,551 (Fig 89 (X 1 -X '1) , FIG. 90 (X 2 -X' 2) , FIG. 91 (Y 1 -Y '1) , FIG. 92 (Y 2 -Y '2)).

多結晶シリコン552を堆積し、CMPにより平坦化した後、エッチバックする(図93(X 1 -X' 1 )、図94(X 2 -X' 2 )、図95(Y 1 -Y' 1 )、図96(Y 2 -Y' 2 ))。 The polysilicon 552 is deposited, after flattened by CMP, and etched back (FIG. 93 (X 1 -X '1) , FIG. 94 (X 2 -X' 2) , FIG. 95 (Y 1 -Y '1 ), FIG. 96 (Y 2 -Y '2) ).

窒化膜553を堆積し、CMPにより平坦化した後、エッチバックする(図97(X 1 -X' 1 )、図98(X 2 -X' 2 )、図99(Y 1 -Y' 1 )、図100(Y 2 -Y' 2 ))。 The nitride film 553 is deposited, after flattened by CMP, and etched back (FIG. 97 (X 1 -X '1) , FIG. 98 (X 2 -X' 2) , FIG. 99 (Y 1 -Y '1) FIG 100 (Y 2 -Y '2) ).

入力端子線を形成するためのレジスト554,555,556,557を形成する(図101(X 1 -X' 1 )、図102(X 2 -X' 2 )、図103(Y 1 -Y' 1 )、図104(Y 2 -Y' 2 ))。 Forming a resist 554,555,556,557 for forming an input terminal line (FIG. 101 (X 1 -X '1) , FIG. 102 (X 2 -X' 2) , FIG. 103 (Y 1 -Y '1) , FIG. 104 ( Y 2 -Y '2)).

窒化膜、多結晶シリコン、窒化膜をエッチングし、入力端子線すなわちゲート12,23,34,45を形成する(図105(X 1 -X' 1 )、図106(X 2 -X' 2 )、図107(Y 1 -Y' 1 )、図108(Y 2 -Y' 2 ))。 Nitride, polycrystalline silicon, a nitride film is etched to form an input terminal line or gate 12,23,34,45 (FIG. 105 (X 1 -X '1) , FIG. 106 (X 2 -X' 2) FIG 107 (Y 1 -Y '1) , FIG. 108 (Y 2 -Y' 2) ).

レジストを剥離する(図109(X 1 -X' 1 )、図110(X 2 -X' 2 )、図111(Y 1 -Y' 1 )、図112(Y 2 -Y' 2 ))。 Removing the resist (FIG. 109 (X 1 -X '1) , FIG. 110 (X 2 -X' 2) , FIG. 111 (Y 1 -Y '1) , FIG. 112 (Y 2 -Y' 2) ).

酸化膜558を堆積し、CMPにより平坦化した後、エッチバックする(図113(X 1 -X' 1 )、図114(X 2 -X' 2 )、図115(Y 1 -Y' 1 )、図116(Y 2 -Y' 2 ))。 The oxide film 558 is deposited, after flattened by CMP, and etched back (FIG. 113 (X 1 -X '1) , FIG. 114 (X 2 -X' 2) , FIG. 115 (Y 1 -Y '1) FIG 116 (Y 2 -Y '2) ).

ゲートと島状半導体下部層との間のコンタクトを形成するためのレジスト559を形成する(図117(X 1 -X' 1 )、図118(X 2 -X' 2 )、図119(Y 1 -Y' 1 )、図120(Y 2 -Y' 2 ))。 A resist 559 for forming a contact between the gate and the island-shaped semiconductor lower layer (FIG. 117 (X 1 -X '1) , FIG. 118 (X 2 -X' 2) , FIG. 119 (Y 1 -Y '1), FIG. 120 (Y 2 -Y' 2) ).

酸化膜をエッチングし、ゲートと島状半導体下部層との間のコンタクト孔560,561,562を形成する(図121(X 1 -X' 1 )、図122(X 2 -X' 2 )、図123(Y 1 -Y' 1 )、図124(Y 2 -Y' 2 ))。 The oxide film is etched to form contact holes 560,561,562 between the gate and the island-shaped semiconductor lower layer (FIG. 121 (X 1 -X '1) , FIG. 122 (X 2 -X' 2) , FIG. 123 (Y 1 -Y '1), FIG. 124 (Y 2 -Y' 2) ).

レジストを剥離する(図125(X 1 -X' 1 )、図126(X 2 -X' 2 )、図127(Y 1 -Y' 1 )、図128(Y 2 -Y' 2 ))。 Removing the resist (FIG. 125 (X 1 -X '1) , FIG. 126 (X 2 -X' 2) , FIG. 127 (Y 1 -Y '1) , FIG. 128 (Y 2 -Y' 2) ).

多結晶シリコンを堆積し、CMPにより平坦化した後、エッチバックすることにより、ゲートと島状半導体下部層との間のコンタクト53,54,55を形成する(図129(X 1 -X' 1 )、図130(X 2 -X' 2 )、図131(Y 1 -Y' 1 )、図132(Y 2 -Y' 2 ))。 The polycrystalline silicon is deposited, after planarizing by CMP, by etching back to form a contact 53, 54 and 55 between the gate and the island-shaped semiconductor lower layer (FIG. 129 (X 1 -X '1 ), FIG. 130 (X 2 -X '2) , FIG. 131 (Y 1 -Y' 1) , FIG. 132 (Y 2 -Y '2) ).

酸化膜を剥離する(図133(X 1 -X' 1 )、図134(X 2 -X' 2 )、図135(Y 1 -Y' 1 )、図136(Y 2 -Y' 2 ))。 Stripping the oxide film (FIG. 133 (X 1 -X '1) , FIG. 134 (X 2 -X' 2) , FIG. 135 (Y 1 -Y '1) , FIG. 136 (Y 2 -Y' 2) ) .

酸化する(図137(X 1 -X' 1 )、図138(X 2 -X' 2 )、図139(Y 1 -Y' 1 )、図140(Y 2 -Y' 2 ))。 Oxidation (FIG. 137 (X 1 -X '1) , FIG. 138 (X 2 -X' 2) , FIG. 139 (Y 1 -Y '1) , FIG. 140 (Y 2 -Y' 2) ).

nチャネル半導体装置のドレイン拡散層、ソース拡散層を形成するためのレジスト563,564,565を形成する(図141(X 1 -X' 1 )、図142(X 2 -X' 2 )、図143(Y 1 -Y' 1 )、図144(Y 2 -Y' 2 ))。 drain diffusion layer of the n-channel semiconductor device, a resist 563,564,565 for forming the source diffusion layer (FIG. 141 (X 1 -X '1) , FIG. 142 (X 2 -X' 2) , FIG. 143 (Y 1 -Y '1), FIG. 144 (Y 2 -Y' 2) ).

イオン注入法などにより砒素を注入し、ドレイン拡散層9,20,31,42,ソース拡散層11,22,33,44を形成する(図145(X 1 -X' 1 )、図146(X 2 -X' 2 )、図147(Y 1 -Y' 1 )、図148(Y 2 -Y' 2 ))。 Arsenic is implanted by ion implantation, the drain diffusion layer 9,20,31,42, to form the source diffusion layer 11,22,33,44 (FIG. 145 (X 1 -X '1) , FIG. 146 (X 2 -X '2), FIG. 147 (Y 1 -Y' 1) , FIG. 148 (Y 2 -Y '2) ).

pチャネル半導体装置のドレイン拡散層、ソース拡散層を形成するためのレジスト566,567を形成する(図149(X 1 -X' 1 )、図150(X 2 -X' 2 )、図151(Y 1 -Y' 1 )、図152(Y 2 -Y' 2 ))。 drain diffusion layer of the p-channel semiconductor device, a resist 566, 567 for forming the source diffusion layer (FIG. 149 (X 1 -X '1) , FIG. 150 (X 2 -X' 2) , FIG. 151 (Y 1 -Y '1), FIG. 152 (Y 2 -Y' 2) ).

イオン注入法などによりボロンを注入し、ドレイン拡散層13,16,24,27,35,38,46,49,ソース拡散層15,18,26,29,37,40,48,51を形成する(図153(X 1 -X' 1 )、図154(X 2 -X' 2 )、図155(Y 1 -Y' 1 )、図156(Y 2 -Y' 2 ))。 Boron is implanted by ion implantation, the drain diffusion layer 13,16,24,27,35,38,46,49, to form the source diffusion layer 15,18,26,29,37,40,48,51 (FIG. 153 (X 1 -X '1) , FIG. 154 (X 2 -X' 2) , FIG. 155 (Y 1 -Y '1) , FIG. 156 (Y 2 -Y' 2) ).

レジストを剥離し、熱工程を行い、不純物をイオン化する(図157(X 1 -X' 1 )、図158(X 2 -X' 2 )、図159(Y 1 -Y' 1 )、図160(Y 2 -Y' 2 ))。 The resist is removed, by thermal process to ionize the impurity (FIG. 157 (X 1 -X '1) , FIG. 158 (X 2 -X' 2) , FIG. 159 (Y 1 -Y '1) , FIG. 160 (Y 2 -Y '2)) .

酸化膜を剥離する(図161(X 1 -X' 1 )、図162(X 2 -X' 2 )、図163(Y 1 -Y' 1 )、図164(Y 2 -Y' 2 ))。 Stripping the oxide film (FIG. 161 (X 1 -X '1) , FIG. 162 (X 2 -X' 2) , FIG. 163 (Y 1 -Y '1) , FIG. 164 (Y 2 -Y' 2) ) .

コバルトやニッケル等、金属568をスパッタやCVDにより堆積する(図165(X 1 -X' 1 )、図166(X 2 -X' 2 )、図167(Y 1 -Y' 1 )、図168(Y 2 -Y' 2 ))。 Cobalt or nickel, is deposited by sputtering or CVD metal 568 (FIG. 165 (X 1 -X '1) , FIG. 166 (X 2 -X' 2) , FIG. 167 (Y 1 -Y '1) , FIG. 168 (Y 2 -Y '2)) .

熱工程を行い、金属をシリコンと反応させ、サリサイド化する(図169(X 1 -X' 1 )、図170(X 2 -X' 2 )、図171(Y 1 -Y' 1 )、図172(Y 2 -Y' 2 ))。 By thermal processes, metal is reacted with silicon, to salicide (FIG. 169 (X 1 -X '1) , FIG. 170 (X 2 -X' 2) , FIG. 171 (Y 1 -Y '1) , FIG. 172 (Y 2 -Y '2) ).

シリコンと未反応の金属を、エッチングする(図173(X 1 -X' 1 )、図174(X 2 -X' 2 )、図175(Y 1 -Y' 1 )、図176(Y 2 -Y' 2 ))。 A metal silicon and unreacted etched (FIG. 173 (X 1 -X '1) , FIG. 174 (X 2 -X' 2) , FIG. 175 (Y 1 -Y '1) , FIG. 176 (Y 2 - Y '2)).

酸化膜569を堆積し、CMPにより平坦化した後、エッチバックする(図177(X 1 -X' 1 )、図178(X 2 -X' 2 )、図179(Y 1 -Y' 1 )、図180(Y 2 -Y' 2 ))。 The oxide film 569 is deposited, after flattened by CMP, and etched back (FIG. 177 (X 1 -X '1) , FIG. 178 (X 2 -X' 2) , FIG. 179 (Y 1 -Y '1) FIG 180 (Y 2 -Y '2) ).

コンタクトを形成するためのレジスト570を形成する(図181(X 1 -X' 1 )、図182(X 2 -X' 2 )、図183(Y 1 -Y' 1 )、図184(Y 2 -Y' 2 ))。 A resist 570 for forming a contact (FIG. 181 (X 1 -X '1) , FIG. 182 (X 2 -X' 2) , FIG. 183 (Y 1 -Y '1) , FIG. 184 (Y 2 -Y '2)).

酸化膜をエッチングする(図185(X 1 -X' 1 )、図186(X 2 -X' 2 )、図187(Y 1 -Y' 1 )、図188(Y 2 -Y' 2 ))。 The oxide film is etched (FIG. 185 (X 1 -X '1) , FIG. 186 (X 2 -X' 2) , FIG. 187 (Y 1 -Y '1) , FIG. 188 (Y 2 -Y' 2) ) .

レジストを剥離する(図189(X 1 -X' 1 )、図190(X 2 -X' 2 )、図191(Y 1 -Y' 1 )、図192(Y 2 -Y' 2 ))。 Removing the resist (FIG. 189 (X 1 -X '1) , FIG. 190 (X 2 -X' 2) , FIG. 191 (Y 1 -Y '1) , FIG. 192 (Y 2 -Y' 2) ).

金属571を堆積し、CMPにより平坦化する(図193(X 1 -X' 1 )、図194(X 2 -X' 2 )、図195(Y 1 -Y' 1 )、図196(Y 2 -Y' 2 ))。 Depositing a metal 571 is flattened by CMP (FIG. 193 (X 1 -X '1) , FIG. 194 (X 2 -X' 2) , FIG. 195 (Y 1 -Y '1) , FIG. 196 (Y 2 -Y '2)).

第1の電源供給配線、第2の電源供給配線を形成するためのレジスト572,573,574,575,576を形成する(図197(X 1 -X' 1 )、図198(X 2 -X' 2 )、図199(Y 1 -Y' 1 )、図200(Y 2 -Y' 2 ))。 The first power supply wiring, a resist 572,573,574,575,576 for forming the second power supply line (FIG. 197 (X 1 -X '1), FIG. 198 (X 2 -X' 2), FIG. 199 (Y 1 -Y '1), FIG. 200 (Y 2 -Y' 2) ).

金属をエッチングし、第1の電源供給配線V SS 57,59を形成し、第2の電源供給配線V CC 56,58,60を形成する(図201(X 1 -X' 1 )、図202(X 2 -X' 2 )、図203(Y 1 -Y' 1 )、図204(Y 2 -Y' 2 ))。 The metal is etched, the first power supply line V SS 57 and 59 are formed, to form a second power supply line V CC 56, 58, 60 (FIG. 201 (X 1 -X '1) , FIG. 202 (X 2 -X '2), FIG. 203 (Y 1 -Y' 1) , FIG. 204 (Y 2 -Y '2) ).

レジストを剥離する(図205(X 1 -X' 1 )、図206(X 2 -X' 2 )、図207(Y 1 -Y' 1 )、図208(Y 2 -Y' 2 ))。 Removing the resist (FIG. 205 (X 1 -X '1) , FIG. 206 (X 2 -X' 2) , FIG. 207 (Y 1 -Y '1) , FIG. 208 (Y 2 -Y' 2) ).

酸化膜577を堆積し、CMPにより平坦化する(図205(X 1 -X' 1 )、図206(X 2 -X' 2 )、図207(Y 1 -Y' 1 )、図208(Y 2 -Y' 2 ))。 The oxide film 577 is deposited, planarized by CMP (FIG. 205 (X 1 -X '1) , FIG. 206 (X 2 -X' 2) , FIG. 207 (Y 1 -Y '1) , FIG. 208 (Y 2 -Y '2)).

上述したように、従来のSGTを用いた2段のCMOSインバータでは、第1の電源電圧V SSと第2の電源電圧V CCがコンタクトを経由してシリコン基板の拡散層に供給されているSGTを用いている。 As described above, in the two-stage CMOS inverter using the conventional SGT, SGT to the first power supply voltage V SS and the second power supply voltage V CC is supplied to the diffusion layer of the silicon substrate via a contact It is used. すなわち、nMOS SGT、pMOS SGTの電源供給配線が、nMOS、pMOSが配置される基板上の領域とは別の領域であるゲート領域の下部の一方に配置されている。 That, nMOS SGT, the power supply wiring pMOS SGT is, nMOS, are arranged on one of the lower gate region, another region than the region on the substrate pMOS are arranged.

これに対して、本発明では、nMOS SGT、pMOS SGT両方の上方から供給されている第1の電源供給配線V SSと第2の電源供給配線V CCを持ち、 In contrast, in the present invention has a nMOS SGT, the first power supply line V SS and the second power supply line V CC, which is supplied from above both pMOS SGT,
第1のインバータのnチャネル半導体装置のソース拡散層に接続された第1の電源供給配線V SSと、 The first and the power supply line V SS connected with the source diffusion layer of the n-channel semiconductor device of the first inverter,
第2のインバータのnチャネル半導体装置のソース拡散層に接続された第1の電源供給配線V SSと、 The first and the power supply line V SS connected with the source diffusion layer of the n-channel semiconductor device of the second inverter,
第1のインバータの2個のpチャネル半導体装置のソース拡散層に接続された第2の電源供給配線V CCと 第2のインバータの2個のpチャネル半導体装置のソース拡散層に接続された第2の電源供給配線V CCを持つため、 The connected to the source diffusion layer of the two p-channel semiconductor device of the first two p-channel semiconductor device the second and the power supply line V CC second inverter connected to the source diffusion layer of the inverter to have the second power supply line V CC,
第1の電源供給配線V SSと第2の電源供給配線V CCの面積が減少し、SGTを用いた高集積なCMOSインバータ結合回路からなる半導体装置を可能とする。 Area of the first power supply line V SS and the second power supply line V CC is reduced, allowing a semiconductor device comprising a highly-integrated CMOS inverter coupling circuit using SGT.

また、nMOS SGT、pMOS SGT両方の上方から供給されている第1の電源供給配線V SS 、第2の電源供給配線V CCを持ち、 It also has nMOS SGT, the first power supply line V SS which is supplied from above both pMOS SGT, a second power supply line V CC,
第1のインバータのnチャネル半導体装置のソース拡散層に接続された第1の電源供給配線V SSと、 The first and the power supply line V SS connected with the source diffusion layer of the n-channel semiconductor device of the first inverter,
第2のインバータのnチャネル半導体装置のソース拡散層に接続された第1の電源供給配線V SSと、 The first and the power supply line V SS connected with the source diffusion layer of the n-channel semiconductor device of the second inverter,
第1のインバータの2個のpチャネル半導体装置のソース拡散層に接続された第2の電源供給配線V CCと 第2のインバータの2個のpチャネル半導体装置のソース拡散層に接続された第2の電源供給配線V CCを持つため、 The connected to the source diffusion layer of the two p-channel semiconductor device of the first two p-channel semiconductor device the second and the power supply line V CC second inverter connected to the source diffusion layer of the inverter to have the second power supply line V CC,
第1の電源供給配線V SSと第2の電源供給配線V CCの抵抗が低減し、SGTを用いた高速なCMOSインバータ結合回路からなる半導体装置を可能とする。 Resistance of the first power supply line V SS and the second power supply line V CC is reduced, allowing a semiconductor device comprising a high-speed CMOS inverter coupling circuit using SGT.

nチャネル半導体装置のドレイン拡散層とpチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された出力端子配線を持つため、 The drain diffusion layer of the drain diffusion layer and the p-channel semiconductor device of the n-channel semiconductor device, due to its interconnection output terminal wiring to connect to each other in the island-shaped semiconductor lower layer,
nチャネル半導体装置のドレイン拡散層と金属配線を接続するために用いるコンタクトと、 A contact used to connect the drain diffusion layer and the metal wiring of the n-channel semiconductor device,
pチャネル半導体装置のドレイン拡散層と金属配線を接続するために用いるコンタクトと、 A contact used to connect the drain diffusion layer and the metal wiring of the p-channel semiconductor device,
それぞれのコンタクトを接続するための金属配線が不要となり、 Metal wires for connecting the respective contact is not required,
SGTを用いた高集積なCMOSインバータ結合回路からなる半導体装置を可能とする。 Enabling semiconductor device comprising a highly-integrated CMOS inverter coupling circuit using SGT.

また、第1のインバータのpMOS SGTを一行一列目と二行一列目に配置し、nMOS SGTを一行二列目に配置し、第2のインバータのpMOS SGTを一行三列目と二行三列目に配置し、nMOS SGTを二行二列目に配置するため、SGTを用いた高集積なCMOSインバータ結合回路からなる半導体装置を可能とする。 Further, the pMOS SGT of the first inverter is arranged in a row line and one column two lines, place the nMOS SGT in the second column line, row third column the pMOS SGT of the second inverter and the two lines three rows placed in the eye, to place the nMOS SGT two lines second column, to allow the semiconductor device comprising a highly-integrated CMOS inverter coupling circuit using SGT.

従来のSGTを用いた2段のCMOSインバータのレイアウトと等価回路である。 A layout and equivalent circuit of the CMOS inverter of two-stage using a conventional SGT. 従来のSGTを用いた2段のCMOSインバータのレイアウトと断面図である。 It is a layout and cross-sectional view of the CMOS inverter of two-stage using a conventional SGT. この発明に係る半導体装置のレイアウトである。 It is a layout of a semiconductor device according to the present invention. この発明に係る半導体装置の図3におけるX 1 -X' 1断面図に対応する断面図である。 Is a cross-sectional view corresponding to X 1 -X '1 cross-sectional view in FIG. 3 of the semiconductor device according to the present invention. この発明に係る半導体装置の図3におけるX 2 -X' 2断面図に対応する断面図である。 Is a cross-sectional view corresponding to X 2 -X '2 cross-sectional view in FIG. 3 of the semiconductor device according to the present invention. この発明に係る半導体装置の図3におけるY 1 -Y' 1断面図に対応する断面図である。 In Figure 3 of the semiconductor device according to the present invention is a cross-sectional view corresponding to Y 1 -Y '1 cross-sectional view. この発明に係る半導体装置の図3におけるY 2 -Y' 2断面図に対応する断面図である。 It is a cross-sectional view corresponding to Y 2 -Y '2 cross-sectional view in FIG. 3 of the semiconductor device according to the present invention. この発明に係る半導体装置のレイアウトである。 It is a layout of a semiconductor device according to the present invention. この発明に係る半導体装置の図8におけるX 1 -X' 1断面図に対応する断面図である。 Is a cross-sectional view corresponding to X 1 -X '1 cross-sectional view in FIG. 8 of the semiconductor device according to the present invention. この発明に係る半導体装置の図8におけるX 2 -X' 2断面図に対応する断面図である。 Is a cross-sectional view corresponding to X 2 -X '2 cross-sectional view in FIG. 8 of the semiconductor device according to the present invention. この発明に係る半導体装置の図8におけるX 3 -X' 3断面図に対応する断面図である。 Is a cross-sectional view corresponding to X 3 -X '3 cross-sectional view in FIG. 8 of the semiconductor device according to the present invention. この発明に係る半導体装置の図8におけるX 4 -X' 4断面図に対応する断面図である。 Is a cross-sectional view corresponding to X 4 -X '4 cross-sectional view in FIG. 8 of the semiconductor device according to the present invention. この発明に係る半導体装置の図8におけるX 5 -X' 5断面図に対応する断面図である。 Is a cross-sectional view corresponding to X 5 -X '5 cross-sectional view in FIG. 8 of the semiconductor device according to the present invention. この発明に係る半導体装置の図8におけるX 6 -X' 6断面図に対応する断面図である。 Is a cross-sectional view corresponding to X 6 -X '6 cross-sectional view in FIG. 8 of the semiconductor device according to the present invention. この発明に係る半導体装置の図8におけるY 1 -Y' 1断面図に対応する断面図である。 In Figure 8 of the semiconductor device according to the present invention is a cross-sectional view corresponding to Y 1 -Y '1 cross-sectional view. この発明に係る半導体装置の図8におけるY 2 -Y' 2断面図に対応する断面図である。 It is a cross-sectional view corresponding to Y 2 -Y '2 cross-sectional view in FIG. 8 of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 2 -Y' 2断面工程図である。 Is a Y 2 -Y '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 2 -Y' 2断面工程図である。 Is a Y 2 -Y '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 2 -Y' 2断面工程図である。 Is a Y 2 -Y '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 2 -Y' 2断面工程図である。 Is a Y 2 -Y '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 2 -Y' 2断面工程図である。 Is a Y 2 -Y '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 2 -Y' 2断面工程図である。 Is a Y 2 -Y '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 2 -Y' 2断面工程図である。 Is a Y 2 -Y '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 2 -Y' 2断面工程図である。 Is a Y 2 -Y '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 2 -Y' 2断面工程図である。 Is a Y 2 -Y '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 2 -Y' 2断面工程図である。 Is a Y 2 -Y '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 2 -Y' 2断面工程図である。 Is a Y 2 -Y '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 2 -Y' 2断面工程図である。 Is a Y 2 -Y '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. 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manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 2 -Y' 2断面工程図である。 Is a Y 2 -Y '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 2 -Y' 2断面工程図である。 Is a Y 2 -Y '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 2 -Y' 2断面工程図である。 Is a Y 2 -Y '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 2 -Y' 2断面工程図である。 Is a Y 2 -Y '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 2 -Y' 2断面工程図である。 Is a Y 2 -Y '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 2 -Y' 2断面工程図である。 Is a Y 2 -Y '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 2 -Y' 2断面工程図である。 Is a Y 2 -Y '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 2 -Y' 2断面工程図である。 Is a Y 2 -Y '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 2 -Y' 2断面工程図である。 Is a Y 2 -Y '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 1 -X' 1断面工程図である。 Is X 1 -X '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すX 2 -X' 2断面工程図である。 Is X 2 -X '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 1 -Y' 1断面工程図である。 Is a Y 1 -Y '1 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention. この発明に係る半導体装置の製造例を示すY 2 -Y' 2断面工程図である。 Is a Y 2 -Y '2 cross-sectional process drawing showing the manufacture example of the semiconductor device according to the present invention.

符号の説明 DESCRIPTION OF SYMBOLS

01. pMOS SGT 01. pMOS SGT
02. pMOS SGT 02. pMOS SGT
03. nMOS SGT 03. nMOS SGT
04. pMOS SGT 04. pMOS SGT
05. pMOS SGT 05. pMOS SGT
06. nMOS SGT 06. nMOS SGT
07. nMOS SGT 07. nMOS SGT
08. シリコン酸化膜 08. silicon oxide film
09. ドレイン拡散層 09. drain diffusion layer
10. 島状半導体層 10. island-shaped semiconductor layer
11. ソース拡散層 11. The source diffusion layer
12. ゲート 12. gate
13. ドレイン拡散層 13. drain diffusion layer
14. 島状半導体層 14. island-shaped semiconductor layer
15. ソース拡散層 15. The source diffusion layer
16. ドレイン拡散層 16. drain diffusion layer
17. 島状半導体層 17. island-shaped semiconductor layer
18. ソース拡散層 18. The source diffusion layer
19. 島状半導体下部層の出力端子配線 Output terminal wiring 19. island-shaped semiconductor lower layer
20. ドレイン拡散層 20. drain diffusion layer
21. 島状半導体層 21. island-shaped semiconductor layer
22. ソース拡散層 22. The source diffusion layer
23. ゲート 23. gate
24. ドレイン拡散層 24. drain diffusion layer
25. 島状半導体層 25. island-shaped semiconductor layer
26. ソース拡散層 26. The source diffusion layer
27. ドレイン拡散層 27. drain diffusion layer
28. 島状半導体層 28. island-shaped semiconductor layer
29. ソース拡散層 29. The source diffusion layer
30. 島状半導体下部層の出力端子配線 Output terminal wiring 30. island-shaped semiconductor lower layer
31. ドレイン拡散層 31. drain diffusion layer
32. 島状半導体層 32. island-shaped semiconductor layer
33. ソース拡散層 33. The source diffusion layer
34. ゲート 34. gate
35. ドレイン拡散層 35. drain diffusion layer
36. 島状半導体層 36. island-shaped semiconductor layer
37. ソース拡散層 37. The source diffusion layer
38. ドレイン拡散層 38. drain diffusion layer
39. 島状半導体層 39. island-shaped semiconductor layer
40. ソース拡散層 40. The source diffusion layer
41. 島状半導体下部層の出力端子配線 Output terminal wiring 41. island-shaped semiconductor lower layer
42. ドレイン拡散層 42. drain diffusion layer
43. 島状半導体層 43. island-shaped semiconductor layer
44. ソース拡散層 44. The source diffusion layer
45. ゲート 45. gate
46. ドレイン拡散層 46. ​​drain diffusion layer
47. 島状半導体層 47. island-shaped semiconductor layer
48. ソース拡散層 48. The source diffusion layer
49. ドレイン拡散層 49. drain diffusion layer
50. 島状半導体層 50. island-shaped semiconductor layer
51. ソース拡散層 51. The source diffusion layer
52. 島状半導体下部層の出力端子配線 Output terminal wiring 52. island-shaped semiconductor lower layer
53. コンタクト 53. Contacts
54. コンタクト 54. Contacts
55. コンタクト 55. Contacts
56. 第2の電源供給配線V CC 56. The second power supply line V CC
57. 第1の電源供給配線V SS 57. The first power supply wiring V SS
58. 第2の電源供給配線V CC 58. The second power supply line V CC
59. 第1の電源供給配線V SS 59. The first power supply wiring V SS
60. 第2の電源供給配線V CC 60. The second power supply line V CC
108. シリコン酸化膜 108. silicon oxide film
109. ドレイン拡散層 109. drain diffusion layer
110. 島状半導体層 110. island-shaped semiconductor layer
111. ソース拡散層 111. source diffusion layer
112. ゲート 112. gate
113. ドレイン拡散層 113. drain diffusion layer
114. 島状半導体層 114. island-shaped semiconductor layer
115. ソース拡散層 115. source diffusion layer
116. ドレイン拡散層 116. drain diffusion layer
117. 島状半導体層 117. island-shaped semiconductor layer
118. ソース拡散層 118. source diffusion layer
119. 島状半導体下部層の出力端子配線 Output terminal wiring 119. island-shaped semiconductor lower layer
120. ドレイン拡散層 120. drain diffusion layer
121. 島状半導体層 121. island-shaped semiconductor layer
122. ソース拡散層 122. source diffusion layer
123. ゲート 123. gate
124. ドレイン拡散層 124. drain diffusion layer
125. 島状半導体層 125. island-shaped semiconductor layer
126. ソース拡散層 126. source diffusion layer
127. ドレイン拡散層 127. drain diffusion layer
128. 島状半導体層 128. island-shaped semiconductor layer
129. ソース拡散層 129. source diffusion layer
130. 島状半導体下部層の出力端子配線 Output terminal wiring 130. island-shaped semiconductor lower layer
131. ドレイン拡散層 131. drain diffusion layer
132. 島状半導体層 132. island-shaped semiconductor layer
133. ソース拡散層 133. source diffusion layer
134. ゲート 134. gate
135. ドレイン拡散層 135. drain diffusion layer
136. 島状半導体層 136. island-shaped semiconductor layer
137. ソース拡散層 137. source diffusion layer
138. ドレイン拡散層 138. drain diffusion layer
139. 島状半導体層 139. island-shaped semiconductor layer
140. ソース拡散層 140. source diffusion layer
141. 島状半導体下部層の出力端子配線 Output terminal wiring 141. island-shaped semiconductor lower layer
142. ドレイン拡散層 142. drain diffusion layer
143. 島状半導体層 143. island-shaped semiconductor layer
144. ソース拡散層 144. source diffusion layer
145. ゲート 145. gate
146. ドレイン拡散層 146. drain diffusion layer
147. 島状半導体層 147. island-shaped semiconductor layer
148. ソース拡散層 148. source diffusion layer
149. ドレイン拡散層 149. drain diffusion layer
150. 島状半導体層 150. island-shaped semiconductor layer
151. ソース拡散層 151. source diffusion layer
152. 島状半導体下部層の出力端子配線 Output terminal wiring 152. island-shaped semiconductor lower layer
153. コンタクト 153. Contacts
154. コンタクト 154. Contacts
155. コンタクト 155. Contacts
156. 第2の電源供給配線V CC 156. The second power supply line V CC
157. 第1の電源供給配線V SS 157. The first power supply wiring V SS
158. 第2の電源供給配線V CC 158. The second power supply line V CC
159. 第1の電源供給配線V SS 159. The first power supply wiring V SS
160. 第2の電源供給配線V CC 160. The second power supply line V CC
209. ドレイン拡散層 209. drain diffusion layer
210. 島状半導体層 210. island-shaped semiconductor layer
211. ソース拡散層 211. source diffusion layer
212. ゲート 212. gate
213. ドレイン拡散層 213. drain diffusion layer
214. 島状半導体層 214. island-shaped semiconductor layer
215. ソース拡散層 215. source diffusion layer
216. ドレイン拡散層 216. drain diffusion layer
217. 島状半導体層 217. island-shaped semiconductor layer
218. ソース拡散層 218. source diffusion layer
219. 島状半導体下部層の出力端子配線 Output terminal wiring 219. island-shaped semiconductor lower layer
220. ドレイン拡散層 220. drain diffusion layer
221. 島状半導体層 221. island-shaped semiconductor layer
222. ソース拡散層 222. source diffusion layer
223. ゲート 223. gate
224. ドレイン拡散層 224. drain diffusion layer
225. 島状半導体層 225. island-shaped semiconductor layer
226. ソース拡散層 226. source diffusion layer
227. ドレイン拡散層 227. drain diffusion layer
228. 島状半導体層 228. island-shaped semiconductor layer
229. ソース拡散層 229. source diffusion layer
230. 島状半導体下部層の出力端子配線 Output terminal wiring 230. island-shaped semiconductor lower layer
231. ドレイン拡散層 231. drain diffusion layer
232. 島状半導体層 232. island-shaped semiconductor layer
233. ソース拡散層 233. source diffusion layer
234. ゲート 234. gate
235. ドレイン拡散層 235. drain diffusion layer
236. 島状半導体層 236. island-shaped semiconductor layer
237. ソース拡散層 237. source diffusion layer
238. ドレイン拡散層 238. drain diffusion layer
239. 島状半導体層 239. island-shaped semiconductor layer
240. ソース拡散層 240. source diffusion layer
241. 島状半導体下部層の出力端子配線 Output terminal wiring 241. island-shaped semiconductor lower layer
242. ドレイン拡散層 242. drain diffusion layer
243. 島状半導体層 243. island-shaped semiconductor layer
244. ソース拡散層 244. source diffusion layer
245. ゲート 245. gate
246. ドレイン拡散層 246. drain diffusion layer
247. 島状半導体層 247. island-shaped semiconductor layer
248. ソース拡散層 248. source diffusion layer
249. ドレイン拡散層 249. drain diffusion layer
250. 島状半導体層 250. island-shaped semiconductor layer
251. ソース拡散層 251. source diffusion layer
252. 島状半導体下部層の出力端子配線 Output terminal wiring 252. island-shaped semiconductor lower layer
253. コンタクト 253. Contacts
254. コンタクト 254. Contacts
255. コンタクト 255. Contacts
309. ドレイン拡散層 309. drain diffusion layer
310. 島状半導体層 310. island-shaped semiconductor layer
311. ソース拡散層 311. source diffusion layer
312. ゲート 312. gate
313. ドレイン拡散層 313. drain diffusion layer
314. 島状半導体層 314. island-shaped semiconductor layer
315. ソース拡散層 315. source diffusion layer
316. ドレイン拡散層 316. drain diffusion layer
317. 島状半導体層 317. island-shaped semiconductor layer
318. ソース拡散層 318. source diffusion layer
319. 島状半導体下部層の出力端子配線 Output terminal wiring 319. island-shaped semiconductor lower layer
320. ドレイン拡散層 320. drain diffusion layer
321. 島状半導体層 321. island-shaped semiconductor layer
322. ソース拡散層 322. source diffusion layer
323. ゲート 323. gate
324. ドレイン拡散層 324. drain diffusion layer
325. 島状半導体層 325. island-shaped semiconductor layer
326. ソース拡散層 326. source diffusion layer
327. ドレイン拡散層 327. drain diffusion layer
328. 島状半導体層 328. island-shaped semiconductor layer
329. ソース拡散層 329. source diffusion layer
330. 島状半導体下部層の出力端子配線 Output terminal wiring 330. island-shaped semiconductor lower layer
331. ドレイン拡散層 331. drain diffusion layer
332. 島状半導体層 332. island-shaped semiconductor layer
333. ソース拡散層 333. source diffusion layer
334. ゲート 334. gate
335. ドレイン拡散層 335. drain diffusion layer
336. 島状半導体層 336. island-shaped semiconductor layer
337. ソース拡散層 337. source diffusion layer
338. ドレイン拡散層 338. drain diffusion layer
339. 島状半導体層 339. island-shaped semiconductor layer
340. ソース拡散層 340. source diffusion layer
341. 島状半導体下部層の出力端子配線 Output terminal wiring 341. island-shaped semiconductor lower layer
342. ドレイン拡散層 342. drain diffusion layer
343. 島状半導体層 343. island-shaped semiconductor layer
344. ソース拡散層 344. source diffusion layer
345. ゲート 345. gate
346. ドレイン拡散層 346. drain diffusion layer
347. 島状半導体層 347. island-shaped semiconductor layer
348. ソース拡散層 348. source diffusion layer
349. ドレイン拡散層 349. drain diffusion layer
350. 島状半導体層 350. island-shaped semiconductor layer
351. ソース拡散層 351. source diffusion layer
352. 島状半導体下部層の出力端子配線 Output terminal wiring 352. island-shaped semiconductor lower layer
353. コンタクト 353. Contacts
354. コンタクト 354. Contacts
355. コンタクト 355. Contacts
500. シリコン 500. silicon
501. 酸化膜 501. oxide film
502. レジスト 502. resist
503. レジスト 503. resist
504. レジスト 504. resist
505. p型シリコン 505. p-type silicon
506. p型シリコン 506. p-type silicon
507. p型シリコン 507. p-type silicon
508. p型シリコン 508. p-type silicon
509. レジスト 509. resist
510. レジスト 510. resist
511. n型シリコン 511. n-type silicon
512. n型シリコン 512. n-type silicon
513. n型シリコン 513. n-type silicon
514. n型シリコン 514. n-type silicon
515. n型シリコン 515. n-type silicon
516. n型シリコン 516. n-type silicon
517. n型シリコン 517. n-type silicon
518. n型シリコン 518. n-type silicon
519. 窒化膜 519. nitride film
520. 多結晶シリコン 520. polycrystalline silicon
521. サイドウォールスペーサ 521. sidewall spacer
522. サイドウォールスペーサ 522. sidewall spacer
523. サイドウォールスペーサ 523. sidewall spacer
524. サイドウォールスペーサ 524. sidewall spacer
525. サイドウォールスペーサ 525. sidewall spacer
526. サイドウォールスペーサ 526. sidewall spacer
527. サイドウォールスペーサ 527. sidewall spacer
528. サイドウォールスペーサ 528. sidewall spacer
529. サイドウォールスペーサ 529. sidewall spacer
530. サイドウォールスペーサ 530. sidewall spacer
531. サイドウォールスペーサ 531. sidewall spacer
532. サイドウォールスペーサ 532. sidewall spacer
533. 多結晶シリコン 533. polycrystalline silicon
534. レジスト 534. resist
535. レジスト 535. resist
536. レジスト 536. resist
537. レジスト 537. resist
538. 酸化膜 538. oxide film
539. 窒化膜 539. nitride film
540. ゲート酸化膜 540. gate oxide film
541. ゲート酸化膜 541. gate oxide film
542. ゲート酸化膜 542. gate oxide film
543. ゲート酸化膜 543. gate oxide film
544. ゲート酸化膜 544. gate oxide film
545. ゲート酸化膜 545. gate oxide film
546. ゲート酸化膜 546. gate oxide film
547. ゲート酸化膜 547. gate oxide film
548. ゲート酸化膜 548. gate oxide film
549. ゲート酸化膜 549. gate oxide film
550. ゲート酸化膜 550. gate oxide film
551. ゲート酸化膜 551. gate oxide film
552. 多結晶シリコン 552. polycrystalline silicon
553. 窒化膜 553. nitride film
554. レジスト 554. resist
555. レジスト 555. resist
556. レジスト 556. resist
557. レジスト 557. resist
558. 酸化膜 558. oxide film
559. レジスト 559. resist
560. コンタクト孔 560. contact hole
561. コンタクト孔 561. contact hole
562. コンタクト孔 562. contact hole
563. レジスト 563. resist
564. レジスト 564. resist
565. レジスト 565. resist
566. レジスト 566. resist
567. レジスト 567. resist
568. 金属 568. metal
569. 酸化膜 569. oxide film
570. レジスト 570. resist
571. 金属 571. metal
572. レジスト 572. resist
573. レジスト 573. resist
574. レジスト 574. resist
575. レジスト 575. resist
576. レジスト 576. resist
577. 酸化膜 577. oxide film

Claims (6)

  1. 少なくとも2段以上のCMOSインバータを結合したCMOSインバータ結合回路を備えた半導体装置であって、 A semiconductor device comprising a CMOS inverter coupling circuit coupled to at least two or more stages of CMOS inverters,
    前記CMOSインバータ結合回路は、基板上に二行三列に配列されたMOSトランジスタにより構成される2段のCMOSインバータとして第1のCMOSインバータと第2のCMOSインバータとを含んでおり、 The CMOS inverter coupling circuit includes a first CMOS inverter and a second CMOS inverter as a CMOS inverter of the two-stage constituted by MOS transistors arranged in two rows three rows on a substrate,
    一列目及び三列目のMOSトランジスタの各々は、pチャネルMOSトランジスタであり、 Each of the first row and third column of the MOS transistor is a p-channel MOS transistors,
    二列目のMOSトランジスタの各々は、nチャネルMOSトランジスタであり、 Each of the second row of the MOS transistor is an n-channel MOS transistors,
    前記pチャネルMOSトランジスタ及びnチャネルMOSトランジスタの各々は、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有しており、 Each of the p-channel MOS transistor and n-channel MOS transistor has a drain, a gate and a source are arranged in a direction perpendicular to the substrate, has a structure in which the gate surrounds an island-shaped semiconductor layer,
    前記第1のCMOSインバータは、 Said first CMOS inverter,
    一列目の2個のpチャネルMOSトランジスタと、 And two p-channel MOS transistor of the first row,
    二列目の一方のnチャネルMOSトランジスタと、 And one of the n-channel MOS transistor of the second row,
    二列目の前記一方のnチャネルMOSトランジスタのゲートと、一列目の2個のpチャネルMOSトランジスタのゲートとを、相互に接続するよう配線された第1のCMOSインバータの入力端子と、 A gate of the one n-channel MOS transistor of the second row, and a gate of two p-channel MOS transistor of the first column, and the input terminal of the first CMOS inverter wired to connect to each other,
    二列目の前記一方のnチャネルMOSトランジスタのドレイン拡散層と、一列目の2個のpチャネルMOSトランジスタのドレイン拡散層とを、島状半導体下部層で相互に接続するよう配線された第1のCMOSインバータの出力端子と、 And the drain diffusion layer of the one n-channel MOS transistor of the second row, and a drain diffusion layer of the two p-channel MOS transistor of the first row, are wired to connect to each other in the island-shaped semiconductor lower layer first and the output terminal of the CMOS inverter,
    二列目の前記一方のnチャネルMOSトランジスタのソース拡散層上に配線された第1のCMOSインバータ用の第1の電源供給配線と、 The first and the power supply wiring for the first CMOS inverter wired on the source diffusion layer of the one n-channel MOS transistor of the second row,
    一列目の2個のpチャネルMOSトランジスタのソース拡散層上に配線された第1のCMOSインバータ用の第2の電源供給配線とを有しており、 Has a second power supply line for the first CMOS inverter that extends on the source diffusion layers of the two p-channel MOS transistor of the first row,
    前記第2のCMOSインバータは、 The second CMOS inverter,
    三列目の2個のpチャネルMOSトランジスタと、 And two p-channel MOS transistor of the third row,
    二列目の前記一方のnチャネルMOSトランジスタとは異なる二列目の他方のnチャネルMOSトランジスタと、 The other n-channel MOS transistors of two different row and the one n-channel MOS transistor of the second row,
    二列目の前記他方のnチャネルMOSトランジスタのゲートと、三列目の2個のpチャネルMOSトランジスタのゲートとを、相互に接続するよう配線された第2のCMOSインバータの入力端子と、 A gate of the other n-channel MOS transistor of the second row, and a gate of two p-channel MOS transistors of the third row, the input terminal of the second CMOS inverter which are wired to connect to each other,
    二列目の前記他方のnチャネルMOSトランジスタのドレイン拡散層と、三列目の2個のpチャネルMOSトランジスタのドレイン拡散層とを、島状半導体下部層で相互に接続するよう配線された第2のCMOSインバータの出力端子と、 And the drain diffusion layer of the other n-channel MOS transistor of the second row, and a drain diffusion layer of the two p-channel MOS transistors of the third row, are wired to connect to each other in the island-shaped semiconductor lower layer first an output terminal of the second CMOS inverter,
    二列目の前記他方のnチャネルMOSトランジスタのソース拡散層上に配線された第2のCMOSインバータ用の第1の電源供給配線と、 A first power supply wiring for the second CMOS inverter wired on the source diffusion layers of the other n-channel MOS transistor of the second row,
    三列目の2個のpチャネルMOSトランジスタのソース拡散層上に配線された第2の電源供給配線とを有しており、 Has a second power supply line that is wired on the source diffusion layers of the two p-channel MOS transistors of the third row,
    前記第1のCMOSインバータ用の第1の電源供給配線と第2のCMOSインバータ用の第1の電源供給配線は、二列目のnチャネルMOSトランジスタのソース拡散層上で相互に接続されており、 It said first first first power supply line of the power supply wiring and a second CMOS inverter for CMOS inverters are connected with each other on the source diffusion layer of the n-channel MOS transistor of the second row ,
    第1のCMOSインバータの出力端子は、第2のCMOSインバータの入力端子に接続される半導体装置。 The output terminal of the first CMOS inverter, a semiconductor device connected to the input terminal of the second CMOS inverter.
  2. 前記CMOSインバータ結合回路は、基板上に、列方向にN個(Nは2以上)の前記2段のCMOSインバータを配列した2×N段のCMOSインバータを備え、 The CMOS inverter coupling circuit, on a substrate, N pieces in the column direction (N is 2 or more) with a 2 × N stages of CMOS inverters the arrayed two-stage CMOS inverter,
    各々のCMOSインバータの出力端子は、該出力端子に隣接するCMOSインバータの入力端子に接続され、 An output terminal of each of the CMOS inverters is connected to an input terminal of the CMOS inverter which is adjacent to said output terminal,
    隣接する4個のpチャネルMOSトランジスタのソース拡散層上に配線される第2の電源供給配線の各々は、ソース拡散層上で相互に接続されている請求項1に記載の半導体装置。 Second respective power supply lines are wired on the source diffusion layer of the adjacent four p-channel MOS transistor which is a semiconductor device according to claim 1 which are connected to each other on the source diffusion layer.
  3. 前記CMOSインバータ結合回路は、基板上に、列方向に少なくも2段以上の前記CMOSインバータを行方向にM個(Mは2以上)配列したCMOSインバータを備えており、 The CMOS inverter coupling circuit, on a substrate, M number of least two or more stages of the CMOS inverter in the column direction row direction comprises a (in M 2 or more) CMOS inverters are arranged,
    行方向に配列されるM個の前記第1のCMOSインバータの各々が有する第2の電源供給配線を各々のpチャネルMOSトランジスタのソース拡散層上で相互に接続し、 Interconnected to the second power supply line having the each of the M first CMOS inverters arranged in the row direction on the source diffusion layer of each p-channel MOS transistors,
    行方向に配列されるM個の前記第2のCMOSインバータの各々が有する第2の電源供給配線を各々のpチャネルMOSトランジスタのソース拡散層上で相互に接続し、 Interconnected to the second power supply line having the each of the M second CMOS inverters arranged in the row direction on the source diffusion layer of each p-channel MOS transistors,
    行方向に配列されるM個の前記第1のCMOSインバータの各々が有する第1の電源供給配線と、行方向に配列されるM個の前記第2のCMOSインバータの各々が有する第1の電源供給配線とを各々のnチャネルMOSトランジスタのソース拡散層上で相互に接続する請求項1に記載の半導体装置。 A first power supply having a first power supply wiring with the each of the M first CMOS inverters arranged in the row direction, each of the M second CMOS inverters arranged in the row direction the semiconductor device according to claim 1 connected to one another and the supply line on the source diffusion layer of each of the n-channel MOS transistor.
  4. 前記CMOSインバータ結合回路は、前記2段のCMOSインバータを、基板上に、列方向にN個(Nは2以上)配列すると共に行方向にM個(Mは2以上)配列したCMOSインバータを備えており、 The CMOS inverter coupling circuit, the CMOS inverter of the second stage, on the substrate, N (N is 2 or more) in the column direction M pieces in the row direction as well as array comprises a (in M 2 or more) CMOS inverters arranged and,
    行方向に連続的に配列されるCMOSインバータの第1の電源供給配線の各々を、行方向にわたって相互にnチャネルMOSトランジスタのソース拡散層上で接続し、 Each of the first power supply wiring of the CMOS inverter which is continuously arranged in the row direction, mutually connected on the source diffusion layer of the n-channel MOS transistors over the row direction,
    行方向に連続的に配列されるCMOSインバータの第2の電源供給配線の各々を、行方向にわたって相互にpチャネルMOSトランジスタのソース拡散層上で接続し、 Each of the second power supply wiring of the CMOS inverter which is continuously arranged in the row direction, mutually connected on the source diffusion layers of the p-channel MOS transistors over the row direction,
    列方向に隣接するCMOSインバータの第2の電源供給配線は、さらに、列方向に相互にpチャネルMOSトランジスタのソース拡散層上で接続され、 Second power supply wiring of the CMOS inverter adjacent to each other in the column direction is further connected to each other on the source diffusion layers of the p-channel MOS transistors in the column direction,
    各々のCMOSインバータの出力端子は列方向に隣接するCMOSインバータの入力端子に接続される請求項1に記載の半導体装置。 The output terminal of each of the CMOS inverter semiconductor device according to claim 1 which is connected to an input terminal of the CMOS inverter adjacent to each other in the column direction.
  5. 基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、 A drain, a gate and a source are arranged in a vertical direction with respect to the substrate has a structure in which the gate surrounds an island-shaped semiconductor layer,
    ゲートの上下に絶縁膜層が形成され、 The insulating film layer is formed above and below the gate,
    島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、 Part of the drain diffusion layer in an island-shaped semiconductor lower layer polysilicon interconnection surrounds,
    ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、 Drain diffusion layer, the polysilicon wiring, a gate, a structure in which source diffusion layers are salicided have,
    ソース拡散層上に、金属配線が形成される上記請求項1から4の半導体装置において使用されるnチャネルMOSトランジスタ。 On the source diffusion layer, n-channel MOS transistors used in the semiconductor device from the first aspect in which the metal wiring is formed 4.
  6. 基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、 A drain, a gate and a source are arranged in a vertical direction with respect to the substrate has a structure in which the gate surrounds an island-shaped semiconductor layer,
    ゲートの上下に絶縁膜層が形成され、 The insulating film layer is formed above and below the gate,
    島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、 Part of the drain diffusion layer in an island-shaped semiconductor lower layer polysilicon interconnection surrounds,
    ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、 Drain diffusion layer, the polysilicon wiring, a gate, a structure in which source diffusion layers are salicided have,
    ソース拡散層上に、金属配線が形成される上記請求項1から4の半導体装置において使用されるpチャネルMOSトランジスタ。 On the source diffusion layer, p-channel MOS transistors used in the semiconductor device from the first aspect in which the metal wiring is formed 4.
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