JP2008521146A - 限定された誤りによる遅延した更新によるソフトウェアキャッシュ処理 - Google Patents
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Abstract
Description
本発明の実施例は、一般にマイクロプロセッサ計算システムに関し、より詳細には、限定された誤りを可能にしながら、十分なデータコヒーレンシを維持するためのマルチコアシステム又はマイクロプロセッサにおけるソフトウェアキャッシュ処理に関する。
プロセッサ最適化のための各種機構が存在する。具体的には、多数のプロセッサが、あるタイプのキャッシュ処理機構を利用するよう設計されている。キャッシュ処理機構は、メモリアクセス遅延による問題を示す。しばしば、メモリ記憶装置の容量を増大することはそれに係る遅延を増大させる場合がある。従って、より大きなメモリへのアクセスは、より大きな遅延をもたらす。メモリアクセス遅延は、プロセッサの実行パフォーマンスに対して影響を及ぼす。大部分のアプリケーションは、ごく小さなアクセスされるデータセットしかプログラムの実行中に必要とされないという特徴を有している。基本的には、これらの頻繁にアクセスされるメモリは、プロセッサに「より近接して」、すなわち、ハードウェアキャッシュによりもたらされる。
本発明の実施例は、限定された誤りによる遅延した更新によるソフトウェアキャッシュ処理に関するシステム及び方法である。本発明の実施例は、メモリアクセス遅延を低減し、キャッシュされた値の遅延した更新により生じる誤りに耐性のあるドメイン固有アプリケーションに対するスループットを向上させるのに利用可能な遅延更新ソフトウェア制御キャッシュについて記載する。本発明の少なくとも1つの実施例では、ソフトウェアキャッシュ処理は、メモリにアクセス及び/又は更新する必要があるアプリケーションプログラムにおいてキャッシュ処理コードを自動生成するため、コンパイラを利用することによって実現可能である。ここに記載されるようなソフトウェアキャッシュ処理は、ハードウェアコストなしにハードウェアキャッシュ処理の効果のいくつかをもたらすかもしれない。ハードウェアキャッシュによる1つの問題点は、キャッシュコヒーレンシである。これは、キャッシュが複数のプロセッサを有するシステムにおいて使用されるとき、キャッシュに問題となる。この問題は、デスクトップシステム、マルチプロセッサシステム、多数の処理要素を有するネットワークプロセッサ及びマルチコアシステムなどの複数のプロセッサを有する他のシステムに該当する。以下の説明の簡単化のため、「マルチプロセッサ」という用語の使用は、マルチプロセッサシステム、多数の処理要素を有するネットワークプロセッサ、及びマルチコアシステムなどの複数のプロセッサを有する他のシステムを意味するのに利用される。
図2は、共有グローバルデータへの最適化されていないアクセスを示す。頻度の低いライトパス210は、共有データ220にあるルーティングテーブルを更新する。頻度の低いリードパス230は、パケットを処理するとき、各パケットプロセッサにより実行される。ルーティングされるすべてのパケットは、共有メモリのテーブル構成へのアクセスを生じさせる。一例では、ルーティングテーブルが更新されると、global_data221が、global_data221の共有データエリア220に格納される(211)。アプリケーションによりルーティングテーブルが読み込まれると(231)、共有データがglobal_data221から抽出される。
Claims (20)
- 遅延更新及び限定された誤りによるソフトウェアキャッシュ処理のためのシステムであって、
各プロセッサ要素が通信可能にメインメモリとキャッシュメモリとに接続され、最適化されたアプリケーション命令を実行する複数のプロセッサ要素を有するシステムと、
メインメモリの一部を更新する最適化更新モジュールと、
前記メインメモリの一部を抽出する最適化ロードモジュールと、
を有し、
前記更新は、前記メインメモリの一部の変化を示すよう更新フラグを設定し、
前記更新フラグは、前記一部を抽出する前に定期的な間隔によりチェックされ、
前記一部は、前記更新フラグが変更を示し、前記定期的な間隔に到達するまで、利用可能である場合には、キャッシュから抽出される、システム。 - 閾値は、前記更新フラグをチェックする前に実行されるべき最大ロード数を特定する、請求項1記載のシステム。
- 前記閾値は、アプリケーションプロファイラによって決定される、請求項2記載のシステム。
- 前記閾値は、最適化前の最適化された命令におけるロード数及びストア数と、最大エラー許容度との関数である、請求項3記載のシステム。
- 前記メモリの一部は、予め最適化されたアプリケーション命令のIPA(InterProcedual Analysis)の結果に基づき選択される、請求項1記載のシステム。
- 遅延更新及び限定された誤りによるソフトウェアキャッシュ処理のための方法であって、
データの選択された部分の変更に応答して、最適化されたアプリケーションにより共有メモリの前記データの選択された部分を更新するステップと、
前記データの選択された部分をロードするステップと、
を有し、
前記更新するステップはさらに、更新が行われたことを示すフラグを設定し、
前記選択された部分は、前記更新フラグが更新が行われたことを示さず、かつ選択された閾値に到達していない場合、キャッシュから抽出され、
前記更新フラグが更新が行われたことを示し、選択された閾値に到達しているとき、前記選択された部分がメインメモリから抽出される、方法。 - 前記選択された閾値は、前記更新フラグのチェック前に実行される最大ロード数を特定する、請求項6記載の方法。
- アプリケーションプロファイラによって前記閾値を決定するステップをさらに有する、請求項7記載の方法。
- 前記閾値は、最適化前の最適化された命令におけるロード数及びストア数と、最大エラー許容度との関数である、請求項8記載の方法。
- 前記データの部分は、予め最適化されたアプリケーション命令のIPA(Inter−Procedual Analysis)の結果に基づき選択される、請求項6記載の方法。
- 遅延更新ソフトウェアキャッシュ処理を可能にするアプリケーションコードを最適化するシステムであって、
前記アプリケーションコードに対してIPA(Inter−Procedual Analysis)を実行する第1解析モジュールと、
遅延キャッシュ更新を可能にするため最適化されたアプリケーションコードを生成するコード生成モジュールと、
を有し、
前記第1解析モジュールは、前記アプリケーションコードにおいて用いられるグローバル変数を決定し、
前記決定されたグローバル変数は、読み書きされる、システム。 - 前記コード生成モジュールはさらに、
更新フラグを設定し、変更されたデータを前記グローバル変数に格納するためのコードを前記最適化されたアプリケーションコードに挿入する更新コード生成モジュールと、
前記グローバル変数が読み込まれる位置を決定するためのコードを前記最適化されたアプリケーションコードに挿入するロードコード生成モジュールと、
を有し、
前記位置は、キャッシュと共有メモリとの1つであり、
前記位置は、前記更新フラグの定期的なチェックに基づき決定される、請求項11記載のシステム。 - 前記更新フラグのチェックの周期性は、最適化前の前記アプリケーションコードにおけるロード数及びストア数と、許容エラーレートとから求められる閾値によって決定され、
前記閾値に到達するまで、前記グローバルデータはキャッシュから読み込まれ、前記更新フラグはチェックされない、請求項12記載のシステム。 - エラーレート解析を実行し、前記閾値を前記コード生成モジュールに提供する第2解析ユニットをさらに有する、請求項13記載のシステム。
- 前記閾値は、実行中に前記最適化されたアプリケーションコードにアクセス可能な一からランタイム中に動的に抽出される、請求項13記載のシステム。
- 遅延更新及び限定された誤りによるソフトウェアキャッシュ処理のための命令を有するマシーンアクセス可能な媒体であって、
前記命令は、アクセス時に前記マシーンに、
共有メモリの選択されたデータ部分を更新することによって、前記選択されたデータ部分の変更に応答させ、
前記選択されたデータ部分をロードさせ、
前記更新はさらに、更新が行われたことを示すフラグを設定し、
前記選択されたデータ部分は、前記更新フラグが更新が行われたことを示さず、かつ選択された閾値に到達していない場合にキャッシュから抽出され、
前記更新フラグが、更新が行われたことを示し、選択された閾値に到達しているとき、前記選択されたデータ部分がメインメモリから抽出される、マシーンアクセス可能な媒体。 - 前記選択された閾値は、前記更新フラグのチェック前に実行される最大ロード数を特定する、請求項16記載の媒体。
- 前記命令はさらに、前記マシーンにアプリケーションプロファイラにより前記閾値を決定させる、請求項17記載の媒体。
- 前記閾値は、最適化前の最適化された命令におけるロード数及びストア数と、最大エラー許容度との関数である、請求項18記載の媒体。
- 前記データの部分は、予め最適化されたアプリケーション命令のIPA(Inter−Procedual Analysis)の結果に基づき選択される、請求項16記載の媒体。
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