JP2008305950A - Semiconductor device, and method of manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device for lowering a threshold voltage of a transistor without deterioration of short-channel characteristic. <P>SOLUTION: Nitrogen (or halogen element) is diffused into a semiconductor substrate 101 of NMOS region (or PMOS region). Thereafter, gate insulating films 107N, 107P are formed on a semiconductor substrate 101 of the NMOS region (or PMOS region) by conducting heat treatment. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

この発明は、半導体装置の製造方法および半導体装置に係る発明であり、特に、MOSトランジスタを有する半導体装置および当該半導体装置の製造方法に関するものである。   The present invention relates to a semiconductor device manufacturing method and a semiconductor device invention, and more particularly to a semiconductor device having a MOS transistor and a method for manufacturing the semiconductor device.

MOS(Metal Oxide Semiconductor)トランジスタのゲート空乏化は、ゲート絶縁膜の実効的な膜厚を増加させる。このため、トランジスタの性能向上のためには、ゲートの空乏化を抑える構造が望ましい。当該ゲート空乏化を避けるため、メタルゲートトランジスタ構造が提案されている。   The gate depletion of MOS (Metal Oxide Semiconductor) transistors increases the effective thickness of the gate insulating film. Therefore, a structure that suppresses depletion of the gate is desirable for improving the performance of the transistor. In order to avoid the gate depletion, a metal gate transistor structure has been proposed.

しかし、ゲート電極として用いる材質の多くが、1000℃程度以上の高温プロセスを経ると、仕事関数の値が、シリコンバンドギャップの中間付近(いわゆるミッドギャップ)になるという問題がある。このため、ゲート電極形成後にソースドレイン領域の活性化アニールを行う場合には、メタルゲートトランジスタの閾値電圧は、しばしば高性能トランジスタに要求される閾値電圧(たとえば0.3V)よりもかなり高い値となる。なお、ゲート電極形成後に活性領域を形成する工程は、いわゆるゲートファーストプロセスと称される。   However, when many of the materials used for the gate electrode are subjected to a high temperature process of about 1000 ° C. or more, there is a problem that the value of the work function becomes near the middle of the silicon band gap (so-called mid gap). For this reason, when activation annealing of the source / drain region is performed after the gate electrode is formed, the threshold voltage of the metal gate transistor is often much higher than the threshold voltage (eg, 0.3 V) required for a high-performance transistor. Become. The step of forming the active region after forming the gate electrode is referred to as a so-called gate first process.

たとえば、TiN/HfSiON構造(即ちゲート電極がTiN、ゲート絶縁膜がHfSiON)の場合、成膜直後の仕事関数は5.0eV程度でありP型メタルと言える。しかし、TiNの上にポリシリコンを積層させることにより実用的なゲート電極を作り、ソースドレイン領域を形成し、その活性化のため1050℃のスパイクアニールを加えると、仕事関数は4.6eV程度である。このような仕事関数(=4.6eV程度)を有するものをそのままPMOSトランジスタに使用したとしても、閾値電圧は0.6Vを越える。当該閾値電圧を有するPMOSトランジスタは、少なくとも高い電流値が求められる高性能トランジスタとしては適当ではない。   For example, in the case of a TiN / HfSiON structure (that is, the gate electrode is TiN and the gate insulating film is HfSiON), the work function immediately after the film formation is about 5.0 eV, which can be said to be a P-type metal. However, when a practical gate electrode is formed by laminating polysilicon on TiN, a source / drain region is formed, and spike annealing at 1050 ° C. is applied for activation, the work function is about 4.6 eV. is there. Even if a transistor having such a work function (= about 4.6 eV) is used as it is for a PMOS transistor, the threshold voltage exceeds 0.6V. A PMOS transistor having the threshold voltage is not suitable as a high performance transistor requiring at least a high current value.

また、ソースドレイン領域の活性化アニール後に、ゲートポリシリコンを全てシリサイド化するフルシリサイド(FUSI:Fully Silicide)構造も考案されている。しかし、同様の問題が生じる。   Further, a full silicide (FUSI) structure has been devised in which the gate polysilicon is fully silicided after activation annealing of the source / drain regions. However, similar problems arise.

すなわち、ゲート電極にNiSiなどを用いたメタルゲートトランジスタも、仕事関数はミッドギャップ付近にくる。このため、NMOSトランジスタ,PMOSトランジスタとも仕事関数が高くなり、実用的な高性能トランジスタとはならない。なお、Ni2SiやNi3Siにすると仕事関数は、数100mV変化する。しかし、それでもこれらのトランジスタは、高性能トランジスタとしては完全に十分とは言えない。 That is, a metal gate transistor using NiSi or the like for the gate electrode also has a work function near the mid gap. For this reason, both the NMOS transistor and the PMOS transistor have high work functions, and are not practical high-performance transistors. When Ni 2 Si or Ni 3 Si is used, the work function changes by several hundred mV. However, these transistors are still not completely sufficient as high performance transistors.

メタルゲートの閾値電圧が実用的レベルよりかなり高くなるという上記問題に対しては、従来カウンタードーピングが採用されてきた。   Counter-doping has been conventionally employed for the above problem that the threshold voltage of the metal gate is considerably higher than a practical level.

たとえばNMOSトランジスタであれば、通常チャネル領域シリコンはP型ドープとなる。しかし、カウンタードーピング処理が施されると、チャネル領域表面近くにそれとは逆のN型ドープとなる。これとは逆に、PMOSトランジスタにおけるカウンタードーピング処理が施されると、チャネル領域表面付近はP型ドープとなる。   For example, in the case of an NMOS transistor, the channel region silicon is usually P-type doped. However, when the counter-doping process is performed, N-type doping opposite to that near the channel region surface is obtained. On the contrary, when the counter doping process is performed in the PMOS transistor, the vicinity of the surface of the channel region is P-type doped.

カウンタードーピングを施すことにより、トランジスタの閾値電圧を下げることができる。さらに、カウンタードーピングを施すことにより、たとえば、NMOSトランジスタのチャネル領域はボロンがドープされるが、その最表面に砒素注入層が形成される。他方、PMOSトランジスタのチャネル領域の最表面にはボロン注入層が形成される。   By applying counter doping, the threshold voltage of the transistor can be lowered. Further, by applying counter-doping, for example, the channel region of the NMOS transistor is doped with boron, but an arsenic injection layer is formed on the outermost surface. On the other hand, a boron injection layer is formed on the outermost surface of the channel region of the PMOS transistor.

なお、当該カウンタードーピング処理について記載されている文献として、たとえば非特許文献1が存在する。   As a document describing the counter-doping process, for example, Non-Patent Document 1 exists.

Y.Okayama et al、「 Symp. on VLSI tech」、2006年、「Suppression effects of threshold voltage variation with NiFUSI gate electrodefor 45nm node and beyond LSTP and SRAM devices」、pp.118−119Y. Okayama et al, "Symp. On VLSI tech", 2006, "suppression effects of threshold voltage variation with NiFUSI gate electrodedepound 45L node pB. 118-119

しかし、カウンタードーピングをある程度の濃度で行うと、トランジスタは埋め込みチャネル構造となる。当該構造の場合には、ドレイン側からの空乏層の広がりを抑制し難くなり、その結果短チャネル特性の劣化が顕著となる。実際のところ、カウンタードーピングを施すことにより閾値電圧を200mV以上低下させた場合、ゲート長が小さくなるに連れて、高性能なトランジスタ特性を維持することは困難である。   However, if the counter doping is performed at a certain concentration, the transistor has a buried channel structure. In the case of this structure, it becomes difficult to suppress the spread of the depletion layer from the drain side, and as a result, the deterioration of the short channel characteristic becomes remarkable. Actually, when the threshold voltage is lowered by 200 mV or more by applying counter-doping, it is difficult to maintain high-performance transistor characteristics as the gate length decreases.

以上のように、メタルゲートを有するMOSトランジスタで閾値電圧を調整する際に、カウンタードーピング処理により閾値電圧を低下させる。当該場合には、短チャネル特性の劣化(たとえば、短チャネル領域におけるサブスレッショルド係数の増加など)という問題が生じる。   As described above, when the threshold voltage is adjusted by the MOS transistor having the metal gate, the threshold voltage is lowered by the counter doping process. In this case, there arises a problem that the short channel characteristic is deteriorated (for example, an increase in subthreshold coefficient in the short channel region).

そこで、本発明は、短チャネル特性を劣化させること無しに、トランジスタの閾値電圧を低下させることが可能となる半導体装置の製造方法を提供することを目的とする。さらに、当該半導体装置の製造方法により作成される半導体装置を提供することを目的とする。   In view of the above, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of reducing the threshold voltage of a transistor without deteriorating short channel characteristics. Furthermore, it aims at providing the semiconductor device produced by the manufacturing method of the said semiconductor device.

上記の目的を達成するために、本発明の一実施例によれば、半導体基板に対して窒素(またはハロゲン元素)を導入した後に、熱処理を施すことによりゲート絶縁膜を形成する。   In order to achieve the above object, according to one embodiment of the present invention, after introducing nitrogen (or a halogen element) into a semiconductor substrate, a gate insulating film is formed by heat treatment.

上記一実施例により、半導体基板とゲート絶縁膜との境界付近の窒素(またはハロゲン元素)の濃度は、ゲート絶縁膜の膜厚方向における中心付近の窒素(またはハロゲン元素)の濃度よりも高くなる。当該窒素(またはハロゲン元素)の濃度分布に起因して、短チャネル特性を劣化させること無く、トランジスタの閾値電圧を低下させることができる。   According to the above embodiment, the concentration of nitrogen (or halogen element) near the boundary between the semiconductor substrate and the gate insulating film is higher than the concentration of nitrogen (or halogen element) near the center in the film thickness direction of the gate insulating film. . The threshold voltage of the transistor can be reduced without deteriorating short channel characteristics due to the concentration distribution of nitrogen (or halogen element).

以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。   Hereinafter, the present invention will be specifically described with reference to the drawings showing embodiments thereof.

<実施の形態1>
図1は、後述する本実施の形態に係る半導体装置の製造方法により作成される、半導体装置の構成を示す断面図(フロントエンドプロセス終了時における断面図)である。ここで、図1の素子分離膜102より左側は、NMOSトランジスタN100が形成されるNMOS領域である。他方、図1の素子分離膜102より右側は、PMOSトランジスタP100が形成されるPMOS領域である。
<Embodiment 1>
FIG. 1 is a cross-sectional view (cross-sectional view at the end of the front-end process) showing the configuration of the semiconductor device created by the method of manufacturing a semiconductor device according to the present embodiment to be described later. Here, the left side of the element isolation film 102 in FIG. 1 is an NMOS region where the NMOS transistor N100 is formed. On the other hand, the right side of the element isolation film 102 in FIG. 1 is a PMOS region where the PMOS transistor P100 is formed.

NMOSトランジスタN100は、半導体基板101上に形成されたゲート絶縁膜107Nと、ゲート絶縁膜107N上に形成されたゲート電極(108N,109N)とを備える。他方、PMOSトランジスタP100は、半導体基板101上に形成されたゲート絶縁膜107Pと、ゲート絶縁膜107P上に形成されたゲート電極(108P,109P)とを備える。   The NMOS transistor N100 includes a gate insulating film 107N formed on the semiconductor substrate 101, and gate electrodes (108N, 109N) formed on the gate insulating film 107N. On the other hand, the PMOS transistor P100 includes a gate insulating film 107P formed on the semiconductor substrate 101 and gate electrodes (108P and 109P) formed on the gate insulating film 107P.

図1に示す構成において、ゲート電極(108P,109P)の底部およびゲート電極(108N,109N)の底部は、金属層(もしくは金属珪化物層)108P、108Nで構成されている。   In the configuration shown in FIG. 1, the bottoms of the gate electrodes (108P, 109P) and the bottoms of the gate electrodes (108N, 109N) are composed of metal layers (or metal silicide layers) 108P, 108N.

また、ゲート絶縁膜107Pは、ハロゲン元素(たとえばフッ素)を含んでいる。なお、当該ゲート絶縁膜107Pには窒素が含まれていても良いが、後述する本発明の効果の観点からは、特に当該ゲート絶縁膜107Pに窒素が含有されている必要がない。ここで、当該ゲート絶縁膜107P中におけるフッ素濃度分布を図2に示す。   The gate insulating film 107P contains a halogen element (for example, fluorine). Note that the gate insulating film 107P may contain nitrogen. However, from the viewpoint of the effect of the present invention described later, the gate insulating film 107P does not need to contain nitrogen. Here, FIG. 2 shows a fluorine concentration distribution in the gate insulating film 107P.

図2は、本実施の形態に係る製造方法により作成された半導体装置に対するSIMS(二次イオン質量分析法)測定結果である。図2では、ゲート絶縁膜107Pおよびそのすぐ下の半導体基板101中のフッ素濃度分布を示している。   FIG. 2 shows SIMS (secondary ion mass spectrometry) measurement results for the semiconductor device created by the manufacturing method according to the present embodiment. FIG. 2 shows the fluorine concentration distribution in the gate insulating film 107P and the semiconductor substrate 101 immediately below the gate insulating film 107P.

図2に示すように、半導体基板(シリコン基板)101とゲート絶縁膜107Pとの境界付近のハロゲン元素(フッ素)の濃度は、ゲート絶縁膜107Pの膜厚方向における中心付近のハロゲン元素(フッ素)の濃度よりも高い。より具体的には、ゲート絶縁膜107Pにおけるフッ素濃度は、半導体基板101との境界付近で高く、ゲート絶縁膜107P上に形成されるゲート電極(より具体的には金属層108P)との境界付近に近づくに連れて低くなっている。なお、図2では、左端部(ゲート絶縁膜107Pの最表面)の値が極めて高くなっているが、これは、SIMSにおける測定誤差であり、無視すべきである。   As shown in FIG. 2, the concentration of the halogen element (fluorine) near the boundary between the semiconductor substrate (silicon substrate) 101 and the gate insulating film 107P is equal to the halogen element (fluorine) near the center in the film thickness direction of the gate insulating film 107P. Higher than the concentration of. More specifically, the fluorine concentration in the gate insulating film 107P is high near the boundary with the semiconductor substrate 101, and near the boundary with the gate electrode (more specifically, the metal layer 108P) formed on the gate insulating film 107P. It gets lower as it gets closer. In FIG. 2, the value of the left end portion (the outermost surface of the gate insulating film 107P) is extremely high, but this is a measurement error in SIMS and should be ignored.

一方、ゲート絶縁膜107Nには、少なくとも窒素が含まれている。ここで、当該ゲート絶縁膜107N中に含有される窒素濃度分布は、図2で示した分布傾向と同様である。半導体基板(シリコン基板)101とゲート絶縁膜107Nとの境界付近の窒素の濃度は、ゲート絶縁膜107Nの膜厚方向における中心付近の窒素の濃度よりも高い(本発明に係る濃度分布)。より具体的には、ゲート絶縁膜107Nにおける窒素濃度は、半導体基板101との境界付近で高く、ゲート絶縁膜107N上に形成されるゲート電極(より具体的には金属層108N)との境界付近に近づくに連れて低くなっている。   On the other hand, the gate insulating film 107N contains at least nitrogen. Here, the nitrogen concentration distribution contained in the gate insulating film 107N is similar to the distribution tendency shown in FIG. The concentration of nitrogen near the boundary between the semiconductor substrate (silicon substrate) 101 and the gate insulating film 107N is higher than the concentration of nitrogen near the center in the film thickness direction of the gate insulating film 107N (concentration distribution according to the present invention). More specifically, the nitrogen concentration in the gate insulating film 107N is high near the boundary with the semiconductor substrate 101, and near the boundary with the gate electrode (more specifically, the metal layer 108N) formed on the gate insulating film 107N. It gets lower as it gets closer.

当該本発明に係る濃度分布は、次の第一の濃度分布の場合や次の第二の濃度分布の場合と比較して、MOSトランジスタの閾値電圧をより効果的に低下させることができる。当該事項は、発明者による実験結果により確認することができた。   The concentration distribution according to the present invention can reduce the threshold voltage of the MOS transistor more effectively than the case of the next first concentration distribution or the case of the next second concentration distribution. This matter could be confirmed by experimental results by the inventors.

ここで、第一の濃度分布とは、フッ素または窒素の濃度分布が、ゲート絶縁膜107P,107N内で一様であるケースである。また、第二の濃度分布は、フッ素または窒素の濃度分布が、ゲート絶縁膜107P,107Nとゲート電極108P,108Nとの境界付近で高く、ゲート絶縁膜107P,107Nと半導体基板101との境界付近に近づくに連れて低くなるケースである。   Here, the first concentration distribution is a case where the concentration distribution of fluorine or nitrogen is uniform in the gate insulating films 107P and 107N. The second concentration distribution is such that the fluorine or nitrogen concentration distribution is high near the boundary between the gate insulating films 107P and 107N and the gate electrodes 108P and 108N, and near the boundary between the gate insulating films 107P and 107N and the semiconductor substrate 101. It is a case that becomes lower as it approaches.

なお一般的に、ゲート絶縁膜中の電荷が半導体基板付近に存在する場合の方が、ゲート電極付近に存在する場合よりも、閾値電圧変動に与える影響が大きくなることが知られている。たとえば、ナトリウムなどの可動イオンがゲート絶縁膜中に存在すると、閾値電圧が変動してしまうという問題が過去にはあった。当該問題は、可動イオンの位置が半導体基板側にもゲート電極側にも変わり得えることにより、閾値電圧へ与える影響が変わるために発生していた。当該電荷の位置と閾値電圧との関係が、ゲート絶縁膜107N,107P中に窒素やハロゲン元素が含有されている場合にも成立すると考えられる。つまり、本発明に係る濃度分布の方が第一、二の濃度分布よりも、効率的に閾値電圧を変動させることができるのは、上記事項と関連するものと考えられる。   In general, it is known that when the charge in the gate insulating film is present near the semiconductor substrate, the influence on the threshold voltage fluctuation is greater than when the charge is present near the gate electrode. For example, in the past, there has been a problem that the threshold voltage fluctuates when mobile ions such as sodium are present in the gate insulating film. This problem occurs because the influence of the movable ions on the threshold voltage is changed because the position of the movable ions can be changed from the semiconductor substrate side to the gate electrode side. The relationship between the position of the electric charge and the threshold voltage is considered to hold even when the gate insulating films 107N and 107P contain nitrogen or a halogen element. That is, it can be considered that the concentration distribution according to the present invention can change the threshold voltage more efficiently than the first and second concentration distributions is related to the above-described matters.

次に、本実施の形態に係わるCMOS型半導体装置の製造方法を、工程断面図を用いて具体的に説明する。   Next, a method for manufacturing a CMOS semiconductor device according to the present embodiment will be specifically described with reference to process cross-sectional views.

まず、図3に示すように、PMOSトランジスタ形成領域(以下、PMOS領域と称する)およびNMOSトランジスタ形成領域(以下、NMOS領域と称する)を有する、半導体基板101を用意する。ここで、当該半導体基板101として、たとえばシリコン基板等を採用することができる。   First, as shown in FIG. 3, a semiconductor substrate 101 having a PMOS transistor formation region (hereinafter referred to as a PMOS region) and an NMOS transistor formation region (hereinafter referred to as an NMOS region) is prepared. Here, as the semiconductor substrate 101, for example, a silicon substrate or the like can be employed.

次に、図3に示すように、半導体基板101の表面内に素子分離膜102を形成する。当該素子分離膜102により、PMOS領域とNMOS領域とが、電気的に分離される。ここで、当該素子分離膜102は、たとえば浅溝素子分離(STI:Shallow Trench Isolation)法を実施することにより、作成可能である。   Next, as illustrated in FIG. 3, an element isolation film 102 is formed in the surface of the semiconductor substrate 101. The element isolation film 102 electrically isolates the PMOS region and the NMOS region. Here, the element isolation film 102 can be formed by performing, for example, a shallow trench isolation (STI) method.

次に、PMOS領域の半導体基板101に対して、Nウエル104を形成する(図3参照)。また、NMOS領域の半導体基板101に対して、Pウエル103を形成する(図3参照)。ここで、上記各ウエル103,104は、以下の方法を施すことにより形成可能である。   Next, an N well 104 is formed in the semiconductor substrate 101 in the PMOS region (see FIG. 3). Further, a P well 103 is formed on the semiconductor substrate 101 in the NMOS region (see FIG. 3). Here, each of the wells 103 and 104 can be formed by performing the following method.

たとえば、フォトリソグラフィー技術を実施することにより、半導体基板101上に、PMOS領域に開口部を有するレジストを形成する。その後、当該レジストをマスクとして使用して、P(リン)イオンを打ち込む。これにより、PMOS領域の半導体基板101に対して、Nウエル104を形成することができる。   For example, a resist having an opening in the PMOS region is formed on the semiconductor substrate 101 by performing a photolithography technique. Thereafter, P (phosphorus) ions are implanted using the resist as a mask. Thereby, the N well 104 can be formed in the semiconductor substrate 101 in the PMOS region.

また、たとえば、別途フォトリソグラフィー技術を実施することにより、半導体基板101上に、NMOS領域に開口部を有するレジストを形成する。その後、当該レジストをマスクとして使用して、BF2イオンを打ち込む。これにより、NMOS領域の半導体基板101に対して、Pウエル103を形成することができる。 For example, a resist having an opening in the NMOS region is formed on the semiconductor substrate 101 by separately performing a photolithography technique. Thereafter, BF 2 ions are implanted using the resist as a mask. As a result, the P well 103 can be formed in the semiconductor substrate 101 in the NMOS region.

次に、半導体基板101を、酸素を含有する雰囲気中に導入し、当該半導体基板101に対して熱処理を施す。これにより、図3に示すように、半導体基板101上に、10nm程度の膜厚の酸化シリコン膜(以下、犠牲酸化膜と称する)201を形成する。当該犠牲酸化膜201は、後述する窒素イオンおよびハロゲン元素(たとえばフッ素イオン)の注入処理の際に半導体基板101等にダメージが与えられることを抑制するカバー膜として機能する。   Next, the semiconductor substrate 101 is introduced into an atmosphere containing oxygen, and the semiconductor substrate 101 is subjected to heat treatment. As a result, a silicon oxide film (hereinafter referred to as a sacrificial oxide film) 201 having a thickness of about 10 nm is formed on the semiconductor substrate 101 as shown in FIG. The sacrificial oxide film 201 functions as a cover film that suppresses damage to the semiconductor substrate 101 and the like during the implantation process of nitrogen ions and halogen elements (for example, fluorine ions) described later.

次に、犠牲酸化膜201を覆うように、半導体基板101に対してレジスト211を塗布する。そして、フォトリソグラフィー技術を施すことにより、NMOS領域が開口するように、当該レジスト211を選択的に除去する。当該レジスト211を選択的に除去した後の様子を、図4に示す。図4に示すように、レジスト211の開口部(選択的に除去した部分)からは、半導体基板101のNMOS領域に形成された犠牲酸化膜201が露出している。   Next, a resist 211 is applied to the semiconductor substrate 101 so as to cover the sacrificial oxide film 201. Then, by applying a photolithography technique, the resist 211 is selectively removed so that the NMOS region is opened. FIG. 4 shows a state after the resist 211 is selectively removed. As shown in FIG. 4, the sacrificial oxide film 201 formed in the NMOS region of the semiconductor substrate 101 is exposed from the opening (a portion removed selectively) of the resist 211.

次に、図4に示すように、上記レジスト211をマスクとして使用して、NMOS領域の半導体基板101に対して、窒素イオンを導入する。当該窒素イオンの導入は、たとえば、窒素分子(N2)の濃度が1×1015/cm2程度で、イオン加速電圧が20keV程度の条件にて、行うことができる。当該窒素イオン導入により、図4に示すように、NMOS領域の半導体基板101の表面付近に、窒素導入領域105が形成される。 Next, as shown in FIG. 4, nitrogen ions are introduced into the semiconductor substrate 101 in the NMOS region using the resist 211 as a mask. The introduction of the nitrogen ions can be performed, for example, under the condition that the concentration of nitrogen molecules (N 2 ) is about 1 × 10 15 / cm 2 and the ion acceleration voltage is about 20 keV. By introducing the nitrogen ions, a nitrogen introduction region 105 is formed near the surface of the semiconductor substrate 101 in the NMOS region, as shown in FIG.

なお、当該窒素イオンの導入に際して、PMOS領域は、レジスト211によりマスクされている。したがって、当該PMOS領域には、窒素イオンは導入されない。当該窒素イオン導入後、レジスト211を除去する。   Note that the PMOS region is masked by the resist 211 when the nitrogen ions are introduced. Therefore, nitrogen ions are not introduced into the PMOS region. After introducing the nitrogen ions, the resist 211 is removed.

次に、犠牲酸化膜201を覆うように、半導体基板101に対してレジスト221を塗布する。そして、フォトリソグラフィー技術を施すことにより、PMOS領域が開口するように、当該レジスト221を選択的に除去する。当該レジスト221を選択的に除去した後の様子を、図5に示す。図5に示すように、レジスト221の開口部(選択的に除去した部分)からは、半導体基板101のPMOS領域に形成された犠牲酸化膜201が露出している。   Next, a resist 221 is applied to the semiconductor substrate 101 so as to cover the sacrificial oxide film 201. Then, by applying a photolithography technique, the resist 221 is selectively removed so that the PMOS region is opened. FIG. 5 shows a state after the resist 221 is selectively removed. As shown in FIG. 5, the sacrificial oxide film 201 formed in the PMOS region of the semiconductor substrate 101 is exposed from the opening (a portion removed selectively) of the resist 221.

次に、図5に示すように、上記レジスト221をマスクとして使用して、PMOS領域の半導体基板101に対して、ハロゲン元素(ここでは、フッ素イオン)を導入する。当該フッ素イオンの導入は、たとえば、フッ素原子の濃度が2×1015/cm2程度で、イオン加速電圧が10keV程度の条件にて、行うことができる。当該フッ素イオン導入により、図5に示すように、PMOS領域の半導体基板101の表面付近に、フッ素導入領域106が形成される。 Next, as shown in FIG. 5, using the resist 221 as a mask, a halogen element (here, fluorine ions) is introduced into the semiconductor substrate 101 in the PMOS region. The introduction of the fluorine ions can be performed, for example, under the condition that the concentration of fluorine atoms is about 2 × 10 15 / cm 2 and the ion acceleration voltage is about 10 keV. By introducing the fluorine ions, as shown in FIG. 5, a fluorine introduction region 106 is formed near the surface of the semiconductor substrate 101 in the PMOS region.

なお、当該フッ素イオンの導入に際して、NMOS領域は、レジスト221によりマスクされている。したがって、当該NMOS領域には、フッ素イオンは導入されない。   Note that the NMOS region is masked by the resist 221 when the fluorine ions are introduced. Therefore, fluorine ions are not introduced into the NMOS region.

次に、レジスト221を除去する。その後、半導体基板101に対して、1000℃程度の温度で、20秒間程度の熱処理(第二の熱処理と把握できる)を施す。これにより、イオン注入処理による、半導体基板101のダメージを回復させることができる。   Next, the resist 221 is removed. Thereafter, the semiconductor substrate 101 is subjected to a heat treatment (which can be grasped as a second heat treatment) at a temperature of about 1000 ° C. for about 20 seconds. Thereby, damage to the semiconductor substrate 101 due to the ion implantation process can be recovered.

なお、半導体基板101および犠牲酸化膜201におけるハロゲン元素(ここでは、フッ素)の含有状況を確認した。その結果を、図6に示す。図6は、上記ダメージ回復後の半導体基板101に対するフッ素濃度の分布の様子を示す測定結果である。当該測定は、二次イオン質量分析法(SIMS)により行った。図6において、縦軸は、フッ素濃度(任意単位a.u.)である、また横軸は、犠牲酸化膜201の表面からの深さ(nm)である。   Note that the content of halogen elements (here, fluorine) in the semiconductor substrate 101 and the sacrificial oxide film 201 was confirmed. The result is shown in FIG. FIG. 6 is a measurement result showing the distribution of fluorine concentration on the semiconductor substrate 101 after the damage recovery. The measurement was performed by secondary ion mass spectrometry (SIMS). In FIG. 6, the vertical axis represents the fluorine concentration (arbitrary unit au), and the horizontal axis represents the depth (nm) from the surface of the sacrificial oxide film 201.

図6から分かるように、フッ素は、犠牲酸化膜201から半導体基板101に至って、幅広く分布している。しかし、フッ素は、犠牲酸化膜201と半導体基板101との境界付近に集まる傾向にあることに、注目すべきである。なお、犠牲酸化膜201の表面付近において、フッ素濃度が上昇しているように見える。しかし、これは、周知の通り測定誤差であり、実際のフッ素濃度とは異なる。   As can be seen from FIG. 6, fluorine is widely distributed from the sacrificial oxide film 201 to the semiconductor substrate 101. However, it should be noted that fluorine tends to gather near the boundary between the sacrificial oxide film 201 and the semiconductor substrate 101. Note that the fluorine concentration appears to increase near the surface of the sacrificial oxide film 201. However, as is well known, this is a measurement error and is different from the actual fluorine concentration.

なお、第二の熱処理を実施することにより基板ダメージを回復した後、半導体基板101および犠牲酸化膜201における窒素の含有状況を確認した。その結果は、NMOS領域における窒素濃度分布は、図6と同じ傾向であった。   Note that after the substrate damage was recovered by performing the second heat treatment, the nitrogen content in the semiconductor substrate 101 and the sacrificial oxide film 201 was confirmed. As a result, the nitrogen concentration distribution in the NMOS region had the same tendency as in FIG.

その後、半導体基板101に対して、希フッ酸による溶解処理を施す。これにより、図7に示すように、犠牲酸化膜201を除去し、半導体基板101の表面を再び露出させる。   Thereafter, the semiconductor substrate 101 is subjected to dissolution treatment with dilute hydrofluoric acid. As a result, as shown in FIG. 7, the sacrificial oxide film 201 is removed, and the surface of the semiconductor substrate 101 is exposed again.

次に、半導体基板101を酸素を含有している雰囲気中に導入し、熱処理(第一の熱処理と把握できる)を施す。これにより、半導体基板101と酸素とが反応し、図8に示すように、半導体基板101上に、ゲート絶縁膜107N,107Pが形成される。ここで、半導体基板101がシリコン基板である場合には、ゲート絶縁膜107N,107Pは、酸化シリコン膜から成る。具体的に、PMOS領域の半導体基板101上にゲート絶縁膜107Pが形成され、NMOS領域の半導体基板101上にゲート絶縁膜107Nが形成される。   Next, the semiconductor substrate 101 is introduced into an atmosphere containing oxygen, and heat treatment (which can be grasped as first heat treatment) is performed. Thereby, the semiconductor substrate 101 reacts with oxygen, and gate insulating films 107N and 107P are formed on the semiconductor substrate 101 as shown in FIG. Here, when the semiconductor substrate 101 is a silicon substrate, the gate insulating films 107N and 107P are made of a silicon oxide film. Specifically, a gate insulating film 107P is formed on the semiconductor substrate 101 in the PMOS region, and a gate insulating film 107N is formed on the semiconductor substrate 101 in the NMOS region.

また、ゲート絶縁膜107N,107Pの形成は、同時に行っても良く、または別個独立に行っても良い。なお、当該ゲート絶縁膜107Pの形成の際に、ハロゲン元素(フッ素)は、半導体基板101からゲート絶縁膜107Pへと拡散する。他方、当該ゲート絶縁膜107Nの形成の際に、窒素は、半導体基板101からゲート絶縁膜107Nへと拡散する。   Further, the gate insulating films 107N and 107P may be formed at the same time or separately. Note that the halogen element (fluorine) diffuses from the semiconductor substrate 101 to the gate insulating film 107P when the gate insulating film 107P is formed. On the other hand, when the gate insulating film 107N is formed, nitrogen diffuses from the semiconductor substrate 101 to the gate insulating film 107N.

ここで、半導体基板101およびゲート絶縁膜107Pにおけるハロゲン元素(ここでは、フッ素)の含有状況を再び確認した。当該測定結果が図2である。上述したように、図2の測定結果は、PMOS領域における、半導体基板101およびゲート絶縁膜107P中に含まれるフッ素の分布を示している。ここで、縦軸は、フッ素濃度(任意単位a.u.)である。また、横軸は、ゲート絶縁膜107Pの表面からの深さ(nm)である。   Here, the content of halogen elements (here, fluorine) in the semiconductor substrate 101 and the gate insulating film 107P was confirmed again. The measurement result is shown in FIG. As described above, the measurement result of FIG. 2 shows the distribution of fluorine contained in the semiconductor substrate 101 and the gate insulating film 107P in the PMOS region. Here, the vertical axis represents the fluorine concentration (arbitrary unit au). The horizontal axis represents the depth (nm) from the surface of the gate insulating film 107P.

図2から分かるように、図6の測定結果と比較して、フッ素の濃度が減少している。これは、犠牲酸化膜201中のフッ素が、当該犠牲酸化膜201の除去と同時に取り除かれたこと、およびその後の熱酸化処理中に外方へ拡散されたこと等が、原因であると考えられる。   As can be seen from FIG. 2, the fluorine concentration is reduced as compared with the measurement result of FIG. This is considered to be caused by fluorine in the sacrificial oxide film 201 being removed simultaneously with the removal of the sacrificial oxide film 201 and being diffused outward during the subsequent thermal oxidation process. .

また、上述したように、フッ素が、ゲート絶縁膜107Pと半導体基板101との境界付近に集中する傾向にある。より具体的には、ゲート絶縁膜107Pと半導体基板101との境界付近における当該ゲート絶縁膜107P内のフッ素濃度が最も高く、当該境界付近から遠ざかるに連れて、フッ素濃度が低くなる。また、図2に示されているように、ゲート絶縁膜107Pの膜厚方向の中心付近のフッ素濃度よりも、ゲート絶縁膜107Pと半導体基板101との境界付近におけるフッ素濃度の方が高くなっている。   Further, as described above, fluorine tends to concentrate near the boundary between the gate insulating film 107P and the semiconductor substrate 101. More specifically, the fluorine concentration in the gate insulating film 107P in the vicinity of the boundary between the gate insulating film 107P and the semiconductor substrate 101 is the highest, and the fluorine concentration decreases with increasing distance from the vicinity of the boundary. In addition, as shown in FIG. 2, the fluorine concentration near the boundary between the gate insulating film 107P and the semiconductor substrate 101 is higher than the fluorine concentration near the center of the gate insulating film 107P in the film thickness direction. Yes.

他方、半導体基板101およびゲート絶縁膜107Nにおける窒素の含有状況を再び確認した。当該測定結果は、上述の通り図2と同じ傾向であった。つまり、犠牲酸化膜201中の窒素が、当該犠牲酸化膜201の除去と同時に取り除かれたこと、およびその後の熱酸化処理中に外方へ拡散されたこと等が原因して、窒素濃度が減少する傾向にある。   On the other hand, the nitrogen content in the semiconductor substrate 101 and the gate insulating film 107N was confirmed again. The measurement result showed the same tendency as in FIG. 2 as described above. In other words, the nitrogen concentration is decreased because the nitrogen in the sacrificial oxide film 201 is removed simultaneously with the removal of the sacrificial oxide film 201 and diffused outward during the subsequent thermal oxidation process. Tend to.

さらに、窒素が、ゲート絶縁膜107Nと半導体基板101との境界付近に集中する傾向にある。より具体的には、ゲート絶縁膜107Nと半導体基板101との境界付近における当該ゲート絶縁膜107N内の窒素濃度が最も高く、当該境界付近から遠ざかるに連れて、窒素濃度が低くなる。また、ゲート絶縁膜107Nの膜厚方向の中心付近の窒素濃度よりも、ゲート絶縁膜107Nと半導体基板101との境界付近における窒素濃度の方が高くなっている。   Further, nitrogen tends to concentrate near the boundary between the gate insulating film 107N and the semiconductor substrate 101. More specifically, the nitrogen concentration in the gate insulating film 107N in the vicinity of the boundary between the gate insulating film 107N and the semiconductor substrate 101 is the highest, and the nitrogen concentration decreases as the distance from the vicinity of the boundary increases. Further, the nitrogen concentration in the vicinity of the boundary between the gate insulating film 107N and the semiconductor substrate 101 is higher than the nitrogen concentration in the vicinity of the center of the gate insulating film 107N in the film thickness direction.

当該ゲート絶縁膜107N,107P形成以降のプロセスは、通常のメタルゲート電極形成方法と同じである。つまり、通常のゲートファーストプロセス(ゲート絶縁膜形成後、ゲート電極を形成し、その後ソース・ドレイン領域となる活性領域を形成するプロセス)の結果、図1で示した構造となる。   The processes after the formation of the gate insulating films 107N and 107P are the same as the normal metal gate electrode forming method. That is, the structure shown in FIG. 1 is obtained as a result of a normal gate first process (a process of forming a gate electrode after forming a gate insulating film and then forming an active region to be a source / drain region).

具体的には、図8で示した半導体基板101上に、金属材料(たとえばTiNであり、後に層108N,108Pとなる)を10nm程度堆積させる。そして、当該金属材料上に、ポリシリコン(後に層109N,109Pとなる)を100nm程度堆積させる。その後、所定の形状にパターニングされたレジストをマスクとして用いて、ドライエッチング処理を施す。   Specifically, a metal material (for example, TiN, which will later become layers 108N and 108P) is deposited on the semiconductor substrate 101 shown in FIG. Then, polysilicon (which will later become layers 109N and 109P) is deposited on the metal material to a thickness of about 100 nm. Thereafter, dry etching is performed using a resist patterned in a predetermined shape as a mask.

当該ドライエッチング処理により、ゲート絶縁膜107N,107Pおよびゲート電極108N,109N,108P,109Pをパターニングし、結果としてゲート構造を形成する。   By the dry etching process, the gate insulating films 107N and 107P and the gate electrodes 108N, 109N, 108P, and 109P are patterned, and as a result, a gate structure is formed.

その後は、各MOS領域に所定の導電型のイオンを注入することにより、ソース・ドレインエクステンション110,111を形成する。その後、サイドウォールスペーサー112を形成する。そして、各MOS領域に所定の導電型のイオン注入を行う。これにより、深いソース・ドレイン領域113,114を形成する。その後、1030℃程度のスパイクアニール処理により、活性領域110,111,113,114を電気的に活性化させる。   Thereafter, source / drain extensions 110 and 111 are formed by implanting ions of a predetermined conductivity type into each MOS region. Thereafter, sidewall spacers 112 are formed. Then, ion implantation of a predetermined conductivity type is performed on each MOS region. Thereby, deep source / drain regions 113 and 114 are formed. Thereafter, the active regions 110, 111, 113, and 114 are electrically activated by spike annealing at about 1030 ° C.

これにより、図1で示した構造の半導体装置が形成される。なお、その後は層間絶縁膜を堆積させ、バックエンドプロセスとなる。   Thereby, the semiconductor device having the structure shown in FIG. 1 is formed. After that, an interlayer insulating film is deposited and a back-end process is performed.

以上のように、本実施の形態に係わる半導体装置の製造方法では、NMOS領域の半導体基板101に対して窒素を導入し、その後に、熱処理によりNMOS領域の半導体基板101上にゲート絶縁膜107Nを形成している。他方、PMOS領域の半導体基板101に対してハロゲン元素を導入し、その後に、熱処理によりPMOS領域の半導体基板101上にゲート絶縁膜107Pを形成している。   As described above, in the method of manufacturing a semiconductor device according to the present embodiment, nitrogen is introduced into the semiconductor substrate 101 in the NMOS region, and then the gate insulating film 107N is formed on the semiconductor substrate 101 in the NMOS region by heat treatment. Forming. On the other hand, a halogen element is introduced into the semiconductor substrate 101 in the PMOS region, and then a gate insulating film 107P is formed on the semiconductor substrate 101 in the PMOS region by heat treatment.

したがって、図2を用いて説明したように、半導体基板101とゲート絶縁膜107Nとの境界付近の窒素の濃度は、ゲート絶縁膜107Nの膜厚方向における中心付近の窒素の濃度よりも高くなる。また、半導体基板101とゲート絶縁膜107Pとの境界付近のハロゲン元素の濃度は、ゲート絶縁膜107Pの膜厚方向における中心付近のハロゲン元素の濃度よりも高くなる。各ゲート絶縁膜107N,107Pにおいて、このように窒素またはハロゲン元素が分布されるので、次の3つの効果を有する。   Therefore, as described with reference to FIG. 2, the concentration of nitrogen near the boundary between the semiconductor substrate 101 and the gate insulating film 107N is higher than the concentration of nitrogen near the center in the film thickness direction of the gate insulating film 107N. Further, the concentration of the halogen element near the boundary between the semiconductor substrate 101 and the gate insulating film 107P is higher than the concentration of the halogen element near the center in the film thickness direction of the gate insulating film 107P. In each of the gate insulating films 107N and 107P, the nitrogen or halogen element is distributed in this way, so that the following three effects are obtained.

第一の効果は、NMOSトランジスタの閾値電圧Vthnを低下させることができる、ことである。当該効果は、実験により確認されている。   The first effect is that the threshold voltage Vthn of the NMOS transistor can be lowered. This effect has been confirmed by experiments.

ゲート絶縁膜107N中の窒素が上記のように分布すると、ゲート絶縁膜107N中に存在する窒素(N)が、ゲート絶縁膜107N(SiO2)中の酸素(O)の一部と置換する。これにより、ゲート絶縁膜107Nとシリコン基板101の界面付近にドナー型の準位が発生し、当該界面付近が正に帯電するためと考えられる。 When nitrogen in the gate insulating film 107N is distributed as described above, nitrogen (N) present in the gate insulating film 107N replaces part of oxygen (O) in the gate insulating film 107N (SiO 2 ). As a result, a donor-type level is generated near the interface between the gate insulating film 107N and the silicon substrate 101, and the vicinity of the interface is positively charged.

なお、ゲート絶縁膜107Nに窒素を含有させると、ホットキャリアなどによるデバイス劣化を防ぐことができる。当該デバイス劣化の観点からだけなら、ゲート絶縁膜107N中における窒素濃度分布は、特に限定する必要はないと考えられる。しかし、上記の通り、NMOSトランジスタの閾値電圧Vthnを低下させるためには、図2で用いて説明した窒素濃度分布が要求される。   Note that when the gate insulating film 107N contains nitrogen, device deterioration due to hot carriers or the like can be prevented. From the standpoint of device degradation, it is considered that the nitrogen concentration distribution in the gate insulating film 107N does not need to be particularly limited. However, as described above, the nitrogen concentration distribution described with reference to FIG. 2 is required to reduce the threshold voltage Vthn of the NMOS transistor.

第二の効果は、PMOSトランジスタの閾値電圧Vthpを低下させることができる、ことである。当該効果は、実験により確認されている。   The second effect is that the threshold voltage Vthp of the PMOS transistor can be lowered. This effect has been confirmed by experiments.

ゲート絶縁膜107P中のハロゲン元素(たとえばフッ素)が上記のように分布すると、ゲート絶縁膜107P中に存在する窒素(フッ素)が、ゲート絶縁膜107P(SiO2)中の酸素(O)の一部と置換する。これにより、ゲート絶縁膜107Pとシリコン基板101の界面付近にアクセプター型の準位が発生し、当該界面付近が負に帯電するためと考えられる。 When the halogen element (for example, fluorine) in the gate insulating film 107P is distributed as described above, nitrogen (fluorine) present in the gate insulating film 107P is one of oxygen (O) in the gate insulating film 107P (SiO 2 ). Replace with part. As a result, an acceptor type level is generated near the interface between the gate insulating film 107P and the silicon substrate 101, and the vicinity of the interface is negatively charged.

なお、負バイアス温度不安定性(Negative Bias Temperature Instability:NBTI)に対する耐性を高めるために、ゲート絶縁膜107P中にフッ素を導入することもできる。たとえば、NBTI耐性を高め、かつボロン突き抜けを抑制するためには、窒素とフッ素の両方をゲート絶縁膜107P中に存在させれば良い。つまり、当該ボロン突き抜けを防ぐ目的で、ゲート絶縁膜107P中に窒素を導入させ、当該窒素の導入に起因したNBTI耐性の劣化を防止する目的で、ゲート絶縁膜107P中にフッ素を導入させる。   Note that fluorine can be introduced into the gate insulating film 107P in order to increase resistance to negative bias temperature instability (NBTI). For example, in order to increase NBTI resistance and suppress boron penetration, both nitrogen and fluorine may be present in the gate insulating film 107P. In other words, nitrogen is introduced into the gate insulating film 107P for the purpose of preventing the boron penetration, and fluorine is introduced into the gate insulating film 107P for the purpose of preventing deterioration of NBTI resistance due to the introduction of the nitrogen.

ところが、PMOSトランジスタがメタルから成るゲート電極を備える場合には、当該ゲート電極にボロンを存在させる必要がない。したがって、メタルから成るゲート電極の場合には、上記ボロンの突き抜けは問題とならない。よって、ボロン突き抜け防止のためにゲート電極107Pに窒素を導入させる必要もないので、当該ゲート電極の場合には、NBTI耐性が悪化することもない。   However, when the PMOS transistor has a gate electrode made of metal, it is not necessary to have boron present in the gate electrode. Therefore, in the case of a gate electrode made of metal, the penetration of boron does not cause a problem. Therefore, since it is not necessary to introduce nitrogen into the gate electrode 107P in order to prevent boron penetration, the NBTI resistance does not deteriorate in the case of the gate electrode.

しかし、本発明の本質的効果であるPMOSトランジスタの閾値電圧Vthpの低下の観点から、本発明では、ゲート絶縁膜107P中にフッ素を上記濃度分布で導入させている。したがって、上記本発明の効果(第二の効果)の観点からは、ゲート絶縁膜107P中に窒素を導入させる必要は無い。   However, from the viewpoint of lowering the threshold voltage Vthp of the PMOS transistor, which is an essential effect of the present invention, in the present invention, fluorine is introduced into the gate insulating film 107P with the above concentration distribution. Therefore, it is not necessary to introduce nitrogen into the gate insulating film 107P from the viewpoint of the effect (second effect) of the present invention.

第三の効果は、PMOSトランジスタおよびNMOSトランジスタの短チャネル効果の劣化を抑制できる、ことである。当該効果は、実験により確認されている。   A third effect is that deterioration of the short channel effect of the PMOS transistor and the NMOS transistor can be suppressed. This effect has been confirmed by experiments.

上述の通り、ゲート絶縁膜107N,107P中における窒素またはハロゲン元素の濃度分布が上記分布の場合には、MOSトランジスタにおける短チャネル効果の劣化は、従来のカウンタードープを用いた場合よりも小さい。   As described above, when the concentration distribution of nitrogen or halogen element in the gate insulating films 107N and 107P is the above distribution, the deterioration of the short channel effect in the MOS transistor is smaller than in the case of using the conventional counter dope.

カウンタードープを用いて閾値電圧を低下させた場合には、チャネル部分には、所定の導電型のイオン注入と、当該導電型と逆導電型のイオンの注入が行われる。したがって、双方の導電型同士が相殺し合って実質的なチャネル濃度が薄くなる。よって、ドレイン端からの空乏層の伸びが大きくなり、パンチスルーが起きやすくなる。また、カウンタードープを用いて閾値電圧を低下させた場合には、埋め込みチャネル(ベリッドチャネル)構造となる。したがって、実質的にゲート絶縁膜厚が厚くなる。   When the threshold voltage is lowered using counter dope, ion implantation of a predetermined conductivity type and ions of a conductivity type opposite to the conductivity type are performed in the channel portion. Therefore, both conductivity types cancel each other, and the substantial channel concentration becomes thin. Therefore, the depletion layer extends from the drain end and punch-through is likely to occur. Further, when the threshold voltage is lowered using counter dope, a buried channel structure is obtained. Therefore, the gate insulating film thickness is substantially increased.

カウンタードープを用いて閾値電圧を低下させた場合には、上記事項が原因となって、MOSトランジスタにおける短チャネル特性が悪化するものと考えられる。   When the threshold voltage is lowered by using counter dope, it is considered that the short channel characteristic in the MOS transistor is deteriorated due to the above-mentioned matters.

当該カウンタードープを用いた場合に対して、本実施の形態の場合には、チャネル部分に逆導電型のイオン注入を行っているわけではない。したがって、実質的チャネル濃度が低下することはなく、また基本的にベリッドチャネル層を形成しているわけではない。よって、本実施の形態の場合には、上述の短チャネル特性劣化要因(原因)を避けているので、上記第三の効果を奏するものと考えられる。   In contrast to the case where the counter dope is used, in the case of the present embodiment, the reverse conductivity type ion implantation is not performed in the channel portion. Therefore, the substantial channel concentration is not lowered, and basically a buried channel layer is not formed. Therefore, in the case of the present embodiment, since the above-mentioned short channel characteristic deterioration factor (cause) is avoided, it is considered that the third effect is achieved.

また、NMOS領域の半導体基板101に対して、5×1014/cm2以上の濃度の窒素を導入することが望ましい。また、PMOS領域の半導体基板101に対して、3×1014/cm2以上の濃度のフッ素を導入することが望ましい。 Further, it is desirable to introduce nitrogen having a concentration of 5 × 10 14 / cm 2 or more into the semiconductor substrate 101 in the NMOS region. Further, it is desirable to introduce fluorine at a concentration of 3 × 10 14 / cm 2 or more into the semiconductor substrate 101 in the PMOS region.

当該導入濃度は、十分なMOSトランジスタの閾値電圧の低下効果を得るために必要な量であり、MOSトランジスタの動作の観点から当該導入量は確認された。つまり、当該導入量未満の場合には、顕著な閾値電圧低下効果を得ることができなかった。当該導入量は、ボロンやリン、砒素のような通常のチャネル注入濃度(1×1014/cm2以下)に比べてかなり濃い量である。しかし、閾値電圧変調のメカニズムが異なるため、また注入後の欠陥回復アニールやゲート絶縁膜107N,107P形成時に半導体基板101外に拡散して行く量を考慮すると、上記窒素、フッ素の導入量は妥当である。 The introduction concentration is an amount necessary for obtaining a sufficient effect of lowering the threshold voltage of the MOS transistor, and the introduction amount was confirmed from the viewpoint of the operation of the MOS transistor. That is, when the amount is less than the introduction amount, a remarkable threshold voltage lowering effect cannot be obtained. The introduction amount is considerably higher than the normal channel implantation concentration (1 × 10 14 / cm 2 or less) such as boron, phosphorus, and arsenic. However, since the mechanism of threshold voltage modulation is different, and considering the amount of diffusion outside the semiconductor substrate 101 at the time of defect recovery annealing after implantation and the formation of the gate insulating films 107N and 107P, the introduction amounts of nitrogen and fluorine are appropriate. It is.

なお、ゲート電極下における空乏化を減少させ、ドレイン電流を増大させる観点から、MOSトランジスタのゲート電極は、金属を含むメタルゲートであることが望まれる。ここで、本実施の形態のように、ゲート絶縁膜107N,107P上に金属層または金属珪化物層を堆積させることにより形成される、底部に金属層(または金属珪化物層)108N,109Pを含むゲート電極も、上記観点から採用される。   From the viewpoint of reducing depletion under the gate electrode and increasing the drain current, the gate electrode of the MOS transistor is desirably a metal gate containing a metal. Here, as in this embodiment, metal layers (or metal silicide layers) 108N and 109P are formed at the bottom formed by depositing metal layers or metal silicide layers on the gate insulating films 107N and 107P. The included gate electrode is also employed from the above viewpoint.

しかし、上記メタルゲート等の場合には、MOSトランジスタの閾値電圧が非常に増大するという問題が生じる。したがって、当該メタルゲート等の場合に、閾値電圧を低下することができる等の効果を有する本実施の形態に係る製造方法を採用することが特に有益であると言える。   However, in the case of the metal gate or the like, there arises a problem that the threshold voltage of the MOS transistor is greatly increased. Therefore, in the case of the metal gate or the like, it can be said that it is particularly beneficial to employ the manufacturing method according to the present embodiment that has an effect of reducing the threshold voltage.

また、ゲートリークを減少させる観点から、MOSトランジスタのゲート絶縁膜107N,107Pには、少なくとも高誘電体膜が含まれていることが望まれる。   From the viewpoint of reducing gate leakage, it is desirable that the gate insulating films 107N and 107P of the MOS transistor include at least a high dielectric film.

しかし、ゲート絶縁膜107N,107Pに高誘電体膜が含まれる場合には、MOSトランジスタの閾値電圧が非常に増大するという問題が生じる。したがって、ゲート絶縁膜107N,107Pに少なくとも高誘電体膜が含まれる場合に、閾値電圧を低下することができる等の効果を有する本実施の形態に係る製造方法を採用することが特に有益であると言える。   However, when the gate insulating films 107N and 107P include a high dielectric film, there arises a problem that the threshold voltage of the MOS transistor is greatly increased. Therefore, when the gate insulating films 107N and 107P include at least a high dielectric film, it is particularly beneficial to employ the manufacturing method according to the present embodiment that has an effect of reducing the threshold voltage. It can be said.

また、上記のように、半導体基板101に対してハロゲン元素(または窒素)を導入した後(より具体的には、犠牲酸化膜201の除去前)に、半導体基板101のダメージを回復させる熱処理(第二の熱処理と把握できる)を施す。そして、その後に、半導体基板101にゲート絶縁膜107N,107Pを形成する。   Further, as described above, after introducing a halogen element (or nitrogen) into the semiconductor substrate 101 (more specifically, before removing the sacrificial oxide film 201), heat treatment for recovering damage to the semiconductor substrate 101 ( The second heat treatment can be grasped). Thereafter, gate insulating films 107N and 107P are formed on the semiconductor substrate 101.

当該工程を実施することにより、ゲート酸化膜107N,107P形成時には既にイオン注入よる欠陥は存在しない。したがって、ゲート絶縁膜107N,107Pの信頼性を高めることができる。また、上記欠陥に起因した接合リーク電流増加も効果的に回避できる。   By performing this process, there is no defect due to ion implantation when the gate oxide films 107N and 107P are formed. Therefore, the reliability of the gate insulating films 107N and 107P can be improved. Further, an increase in junction leakage current due to the defects can be effectively avoided.

なお、半導体基板101に窒素(またはハロゲン元素)を導入した後に、熱処理により半導体基板101上にゲート絶縁膜107N,107Pを形成する工程(本発明の工程)を、ダマシン工程等のゲートラストプロセスに採用することも可能である。ここで、ゲートラストプロセスとは、ゲート絶縁膜形成、活性領域形成の後、最後にゲート電極を形成するプロセスである。しかし、当該ゲートラストプロセスに本発明の工程を採用した場合には、プロセスが複雑になるというデメリットがある。   Note that after introducing nitrogen (or a halogen element) into the semiconductor substrate 101, the step of forming the gate insulating films 107N and 107P on the semiconductor substrate 101 by heat treatment (the step of the present invention) is a gate last process such as a damascene step. It is also possible to adopt. Here, the gate last process is a process of forming a gate electrode last after forming a gate insulating film and forming an active region. However, when the process of the present invention is adopted in the gate last process, there is a demerit that the process becomes complicated.

そこで、本発明の工程を採用する場合には、プロセスの簡略の観点から、上述したゲートファーストプロセスを採用することが望ましい。   Therefore, when employing the process of the present invention, it is desirable to employ the above-described gate first process from the viewpoint of simplifying the process.

なお、PMOS領域の半導体基板101に対して注入させるハロゲン元素として、他に塩素イオン等を採用することも可能である。しかし、フッ素イオンを採用した場合に、最も閾値電圧を抑制する効果を得ることができた。さらに、実用の観点からも、ハロゲン元素として当該フッ素を採用することが最も望ましい。   In addition, as a halogen element to be implanted into the semiconductor substrate 101 in the PMOS region, chlorine ions or the like can also be employed. However, the effect of suppressing the threshold voltage most was obtained when fluorine ions were employed. Furthermore, from the viewpoint of practical use, it is most desirable to employ the fluorine as the halogen element.

また、上記ゲート絶縁膜107N形成後の半導体基板101に対してプラズマ窒化処理を施すことにより、ゲート絶縁膜107Nに窒素を導入する工程を、さらに付加しても良い。   Further, a step of introducing nitrogen into the gate insulating film 107N by performing a plasma nitriding process on the semiconductor substrate 101 after the formation of the gate insulating film 107N may be further added.

上記プラズマ窒化工程を付加することにより、たとえば、ポリシリコンから成るゲート電極109Nに含まれるボロンが拡散してシリコン基板に入り込む(いわゆるボロンの染み出し)現象を、当該ゲート絶縁膜107Nは抑制することができる。さらに、当該プラズマ窒化処理により、ゲート絶縁膜107Nの誘電率の高くなる。したがって、実効的なゲート絶縁膜107Nの厚さが薄くすることができる。   By adding the plasma nitriding step, for example, the gate insulating film 107N suppresses the phenomenon that boron contained in the gate electrode 109N made of polysilicon diffuses and enters the silicon substrate (so-called boron exudation). Can do. Further, the plasma nitriding treatment increases the dielectric constant of the gate insulating film 107N. Accordingly, the effective thickness of the gate insulating film 107N can be reduced.

なお、当該プラズマ窒化処理工程を付加することにより、NMOSトランジスタN100を構成するゲート絶縁膜107Nに含有される窒素濃度は、後述のようになる。つまり、半導体基板101とゲート絶縁膜107Nとの境界付近の窒素の濃度およびゲート絶縁膜107Nとゲート電極108Nとの境界付近の窒素の濃度は、ゲート絶縁膜107Nの膜厚方向における中心付近の窒素の濃度よりも高くなる。しかし、当該構成の場合であっても、少なくとも、半導体基板101とゲート絶縁膜107Nとの境界付近の窒素の濃度は、ゲート絶縁膜107Nの膜厚方向における中心付近の窒素の濃度よりも高くなる。したがって、プラズマ窒化処理工程を付加したとしても、上述したNMOSトランジスタN100の閾値電圧を低下させる効果は奏される。   By adding the plasma nitriding process, the nitrogen concentration contained in the gate insulating film 107N constituting the NMOS transistor N100 is as described later. That is, the concentration of nitrogen in the vicinity of the boundary between the semiconductor substrate 101 and the gate insulating film 107N and the concentration of nitrogen in the vicinity of the boundary between the gate insulating film 107N and the gate electrode 108N are as follows. Higher than the concentration. However, even in the case of this configuration, at least the concentration of nitrogen near the boundary between the semiconductor substrate 101 and the gate insulating film 107N is higher than the concentration of nitrogen near the center in the film thickness direction of the gate insulating film 107N. . Therefore, even if the plasma nitriding process is added, the above-described effect of reducing the threshold voltage of the NMOS transistor N100 is exhibited.

<実施の形態2>
実施の形態1では、説明の簡略化のために、半導体基板上に高速論理回路のみを構成する場合について言及した。
<Embodiment 2>
In the first embodiment, for simplification of description, the case where only a high-speed logic circuit is configured on a semiconductor substrate is mentioned.

本実施の形態では、半導体基板上に、高速論理回路と入出力回路とが形成された、デジタル型の半導体装置(半導体集積回路)の製造方法を念頭に説明を行う。以下、工程断面図を用いて、本実施の形態に係る製造方法を具体的に説明する。   In this embodiment mode, a method for manufacturing a digital semiconductor device (semiconductor integrated circuit) in which a high-speed logic circuit and an input / output circuit are formed over a semiconductor substrate will be described. Hereinafter, the manufacturing method according to the present embodiment will be specifically described with reference to process cross-sectional views.

また、以下の説明では、高速動作が要求される高速論理回路を構成する、PMOSトランジスタもしくはNMOSトランジスタを、コアPMOSもしくはコアNMOSと称する。また、入出力回路を構成する、PMOSトランジスタまたはNMOSトランジスタを、I/OPMOSもしくはI/ONMOSと称する。   In the following description, a PMOS transistor or NMOS transistor constituting a high-speed logic circuit that requires high-speed operation is referred to as a core PMOS or core NMOS. A PMOS transistor or NMOS transistor constituting the input / output circuit is referred to as I / OPMOS or I / ONMOS.

まず、図9に示すように、第一の領域、第二の領域、第三の領域、および第四の領域を有する半導体基板(以下、シリコン基板)1を用意する。そして、実施の形態1と同様に、当該シリコン基板1の表面内に、STI分離酸化膜2を形成する。図9から分かるように、当該STI分離酸化膜2により、それぞれの領域(第一の領域ないし第四の領域)は、相互に、電気的に分離されている。   First, as shown in FIG. 9, a semiconductor substrate (hereinafter referred to as a silicon substrate) 1 having a first region, a second region, a third region, and a fourth region is prepared. Then, as in the first embodiment, the STI isolation oxide film 2 is formed in the surface of the silicon substrate 1. As can be seen from FIG. 9, the respective regions (first region to fourth region) are electrically isolated from each other by the STI isolation oxide film 2.

ここで、第一の領域には、コアNMOSが形成される。また、第二の領域には、コアPMOSが形成される。また、第三の領域には、I/ONMOSが形成される。また、第四の領域には、I/OPMOSが形成される。   Here, the core NMOS is formed in the first region. A core PMOS is formed in the second region. In addition, an I / ONMOS is formed in the third region. An I / OPMOS is formed in the fourth region.

次に、第一の領域ないし第四の領域に対して各々、所定の導電型のイオン注入を行う。これにより、図9に示すように、Pウエル3およびNウエル4が各々、シリコン基板1の表面内に形成される。   Next, ion implantation of a predetermined conductivity type is performed on each of the first region to the fourth region. As a result, as shown in FIG. 9, the P well 3 and the N well 4 are each formed in the surface of the silicon substrate 1.

次に、シリコン基板1に対して、酸素を含有する雰囲気中に導入し、当該シリコン基板1に対して熱処理を施す。これにより、図10に示すように、シリコン基板1上に、約7nm程度の膜厚のI/O系トランジスタ用ゲート酸化膜(以下、I/O系用ゲート酸化膜と称する)5を形成する。   Next, the silicon substrate 1 is introduced into an atmosphere containing oxygen, and the silicon substrate 1 is subjected to heat treatment. As a result, as shown in FIG. 10, an I / O transistor gate oxide film (hereinafter referred to as I / O gate oxide film) 5 having a thickness of about 7 nm is formed on the silicon substrate 1. .

次に、I/O系用ゲート酸化膜5を覆うように、シリコン基板1に対してレジスト6を塗布する。そして、フォトリソグラフィー技術を施すことにより、第一の領域(コアNMOS形成領域)が開口するように、当該レジスト6を選択的に除去する。当該レジスト6を選択的に除去した後の様子を、図11に示す。図11に示すように、レジスト6の開口部からは、第一の領域に形成されたI/O系用ゲート酸化膜5が露出している。   Next, a resist 6 is applied to the silicon substrate 1 so as to cover the I / O system gate oxide film 5. Then, by applying a photolithography technique, the resist 6 is selectively removed so that the first region (core NMOS formation region) is opened. FIG. 11 shows a state after the resist 6 is selectively removed. As shown in FIG. 11, the I / O-based gate oxide film 5 formed in the first region is exposed from the opening of the resist 6.

次に、図11に示すように、上記レジスト6をマスクとして使用して、第一の領域のシリコン基板1に対して、窒素イオンを導入(注入)する。当該窒素イオンの導入は、たとえば、窒素分子(N2)の濃度が1×1015/cm2程度で、加速電圧が20keV程度の条件にて、行う。当該窒素イオン導入により、図11に示すように、第一の領域のシリコン基板1の表面内に窒素導入領域7が形成される。 Next, as shown in FIG. 11, nitrogen ions are introduced (implanted) into the silicon substrate 1 in the first region using the resist 6 as a mask. The introduction of the nitrogen ions is performed, for example, under the condition that the concentration of nitrogen molecules (N 2 ) is about 1 × 10 15 / cm 2 and the acceleration voltage is about 20 keV. By introducing the nitrogen ions, as shown in FIG. 11, a nitrogen introduction region 7 is formed in the surface of the silicon substrate 1 in the first region.

なお、当該窒素イオンの導入に際して、第二の領域ないし第四の領域は、レジスト6によりマスクされている(図11)。したがって、これらの領域には、窒素イオンは導入されない。したがって、少なくともI/ONMOSが形成される第三の領域には、窒素イオンは導入されない。   Note that when the nitrogen ions are introduced, the second to fourth regions are masked by the resist 6 (FIG. 11). Therefore, nitrogen ions are not introduced into these regions. Accordingly, nitrogen ions are not introduced into at least the third region where the I / ONMOS is formed.

次に、レジスト6を除去する。ここで再び、I/O系用ゲート酸化膜5を覆うように、シリコン基板1に対してレジスト8を塗布する。そして、フォトリソグラフィー技術を施すことにより、第二の領域(コアPMOS形成領域)が開口するように、当該レジスト8を選択的に除去する。当該レジスト8を選択的に除去した後の様子を、図12に示す。図12に示すように、レジスト8の開口部からは、第二の領域に形成されたI/O系用ゲート酸化膜5が露出している。   Next, the resist 6 is removed. Here, again, a resist 8 is applied to the silicon substrate 1 so as to cover the I / O-based gate oxide film 5. Then, by applying a photolithography technique, the resist 8 is selectively removed so that the second region (core PMOS formation region) is opened. FIG. 12 shows a state after the resist 8 is selectively removed. As shown in FIG. 12, the I / O-based gate oxide film 5 formed in the second region is exposed from the opening of the resist 8.

次に、図12に示すように、上記レジスト8をマスクとして使用して、第二の領域のシリコン基板1に対して、ハロゲン元素(ここでは、フッ素イオン)を導入(注入)する。当該フッ素イオンの導入は、たとえば、フッ素原子の濃度が2×1015/cm2程度で、加速電圧が10keV程度の条件にて、行う。当該フッ素イオン導入により、図12に示すように、第二の領域のシリコン基板1の表面内にフッ素導入領域9が形成される。 Next, as shown in FIG. 12, using the resist 8 as a mask, a halogen element (here, fluorine ions) is introduced (implanted) into the silicon substrate 1 in the second region. The introduction of the fluorine ions is performed, for example, under the condition that the concentration of fluorine atoms is about 2 × 10 15 / cm 2 and the acceleration voltage is about 10 keV. By introducing the fluorine ions, as shown in FIG. 12, a fluorine introduction region 9 is formed in the surface of the silicon substrate 1 in the second region.

なお、当該フッ素イオンの導入に際して、第一の領域、第三の領域、および第四の領域は、レジスト8によりマスクされている(図12)。したがって、これらの領域には、フッ素イオンは導入されない。したがって、少なくともI/OPMOSが形成される第四の領域には、フッ素イオンは導入されない。   Note that when the fluorine ions are introduced, the first region, the third region, and the fourth region are masked by the resist 8 (FIG. 12). Therefore, fluorine ions are not introduced into these regions. Therefore, fluorine ions are not introduced into at least the fourth region where I / OPMOS is formed.

次に、レジスト8を除去する。その後、シリコン基板1に対して、1000℃程度の温度で、20秒間程度、熱処理(第二の熱処理と把握できる)を施す。これにより、各イオン注入処理による、シリコン基板1のダメージを回復させることができる。   Next, the resist 8 is removed. Thereafter, the silicon substrate 1 is subjected to a heat treatment (can be grasped as a second heat treatment) at a temperature of about 1000 ° C. for about 20 seconds. Thereby, the damage of the silicon substrate 1 by each ion implantation process can be recovered.

次に、I/O系用ゲート酸化膜5を覆うように、シリコン基板1に対してレジスト10を塗布する。そして、フォトリソグラフィー技術を施すことにより、第一の領域および第二の領域が開口するように、当該レジスト10を選択的に除去する。当該レジスト10を選択的に除去した後の様子を、図13に示す。図13に示すように、レジスト10の開口部からは、第一の領域および第二領域の各々に形成されたI/O系用ゲート酸化膜5が露出している。換言すれば、I/O系トランジスタが形成される第三の領域および第四の領域は、レジスト10により覆われている。   Next, a resist 10 is applied to the silicon substrate 1 so as to cover the I / O-based gate oxide film 5. Then, by applying a photolithography technique, the resist 10 is selectively removed so that the first region and the second region are opened. FIG. 13 shows a state after the resist 10 is selectively removed. As shown in FIG. 13, the I / O-based gate oxide film 5 formed in each of the first region and the second region is exposed from the opening of the resist 10. In other words, the third region and the fourth region where the I / O transistor is formed are covered with the resist 10.

次に、上記レジスト10をマスクとして使用して、シリコン基板1に対して、フッ酸によるウエットエッチング処理を施す。これにより、図14に示すように、第一の領域および第二の領域に形成されているI/O系用ゲート酸化膜5を除去し、当該第一の領域および第二の領域のシリコン基板1の表面を再び露出させる。なお、図14は、レジスト10除去後の工程断面図である。   Next, using the resist 10 as a mask, the silicon substrate 1 is wet etched with hydrofluoric acid. As a result, as shown in FIG. 14, the I / O-based gate oxide film 5 formed in the first region and the second region is removed, and the silicon substrate in the first region and the second region is removed. The surface of 1 is exposed again. FIG. 14 is a process cross-sectional view after removing the resist 10.

次に、第一の領域および第二の領域のシリコン基板1上に、コア系トランジスタ用の薄膜ゲート絶縁膜(以下、コア系用ゲート絶縁膜と称する)11を、約2nm程度の膜厚で形成する(図15)。具体的に、最初に、第一の領域および第二の領域のシリコン基板1を酸化させ、各領域にシリコン酸化膜を形成する。その後、シリコン酸化膜上に、高誘電体膜を積層させる。その後、熱処理(第一の熱処理と把握できる)を加えることにより、HfSiON等のコア系用ゲート絶縁膜11が形成される。   Next, on the silicon substrate 1 in the first region and the second region, a thin film gate insulating film for a core transistor (hereinafter referred to as a core gate insulating film) 11 is formed with a film thickness of about 2 nm. Form (FIG. 15). Specifically, first, the silicon substrate 1 in the first region and the second region is oxidized, and a silicon oxide film is formed in each region. Thereafter, a high dielectric film is laminated on the silicon oxide film. Thereafter, by applying a heat treatment (which can be grasped as a first heat treatment), a core-system gate insulating film 11 such as HfSiON is formed.

上記熱処理を加えたコア系用ゲート絶縁膜11の形成により、第一の領域のコア系用ゲート絶縁膜11内には、実施の形態1で説明した濃度分布で窒素が分布する。また、第二の領域のコア系用ゲート絶縁膜11内には、実施の形態1で説明した濃度分布でフッ素が分布する。つまり、図2を用いて説明したように、シリコン基板1とコア系用ゲート絶縁膜11との境界付近の窒素(またはフッ素)の濃度は、コア系用ゲート絶縁膜11の膜厚方向における中心付近の窒素(フッ素)の濃度よりも高くなる。   By forming the core gate insulating film 11 subjected to the heat treatment, nitrogen is distributed in the core gate insulating film 11 in the first region with the concentration distribution described in the first embodiment. In the core gate insulating film 11 in the second region, fluorine is distributed with the concentration distribution described in the first embodiment. That is, as described with reference to FIG. 2, the concentration of nitrogen (or fluorine) near the boundary between the silicon substrate 1 and the core gate insulating film 11 is the center in the film thickness direction of the core gate insulating film 11. It becomes higher than the concentration of nearby nitrogen (fluorine).

次に、図15に示すように、I/O系用ゲート酸化膜5およびコア系用ゲート絶縁膜11上に、メタル材料(たとえばTiN層)12を10nm程度堆積させる。さらに、図15に示すように、メタル材料12上にポリシリコン13を100nm程度堆積させる。   Next, as shown in FIG. 15, a metal material (for example, a TiN layer) 12 is deposited on the I / O gate oxide film 5 and the core gate insulating film 11 to a thickness of about 10 nm. Further, as shown in FIG. 15, polysilicon 13 is deposited on the metal material 12 to a thickness of about 100 nm.

次に、フォトリソグラフィー技術とドライエッチング処理とを組み合わせることにより、I/O系用ゲート酸化膜5、コア系用ゲート絶縁膜11、メタル材料12、およびポリシリコン13をパターニングする。これにより、図16に示す構成が形成される。   Next, the I / O system gate oxide film 5, the core system gate insulating film 11, the metal material 12, and the polysilicon 13 are patterned by combining the photolithography technique and the dry etching process. Thereby, the configuration shown in FIG. 16 is formed.

その後は、ソース・ドレインエクステンションを形成し、サイドウォールスペーサーを形成する。そして、イオン注入により深いソース・ドレイン領域を形成し、1030℃程度のスパイクアニール処理を施すことにより、活性領域を電気的に活性化させる。ここまでの工程により、コア部(第一の領域および第二の領域)に関しては、図1と同様の構成が完成する。なお、I/O部(第三の領域および第四の領域)に関しては、領域7,9が形成されていない点、およびコア系用ゲート絶縁膜11で無くI/O系用ゲート酸化膜5が形成されている点以外は、図1と同様の構成である。   Thereafter, source / drain extensions are formed, and sidewall spacers are formed. Then, deep source / drain regions are formed by ion implantation, and spike annealing is performed at about 1030 ° C., thereby electrically activating the active region. Through the steps so far, the same configuration as in FIG. 1 is completed for the core portion (first region and second region). Regarding the I / O portion (the third region and the fourth region), the regions 7 and 9 are not formed, and the I / O-based gate oxide film 5 is not the core-based gate insulating film 11. The configuration is the same as in FIG. 1 except that is formed.

なお、その後は、層間絶縁膜を堆積させ、バックエンドプロセスとなる。また、本実施の形態において述べた事項以外の事項は、実施の形態1と共通する。したがって、ここでの詳細な説明は省略する。   After that, an interlayer insulating film is deposited and the back-end process is performed. Further, matters other than those described in the present embodiment are common to the first embodiment. Therefore, detailed description here is omitted.

以上からも分かるように、本実施の形態においても、実施の形態1で述べた効果と同じ効果を奏することができる。   As can be seen from the above, also in the present embodiment, the same effects as those described in the first embodiment can be obtained.

なお、本実施の形態において、薄い酸化膜(コア部のゲート酸化膜)の形成の直前に、F,N注入を行うことが良い。これにより、次の効果を有する。つまり、他のチャネル注入と同じようにウエル注入の際にF,N注入を行うと、その後のIO系酸化膜(厚膜酸化膜)形成の際に外方拡散などが起こり、実質的にF,Nの注入濃度が低下する。しかし、IO系酸化膜形成後であれば、実質的な濃度の減少を抑えることができ、しきい値電圧調整効果が高く保つことができる。   In this embodiment, it is preferable to perform F and N implantation immediately before the formation of a thin oxide film (gate oxide film in the core portion). This has the following effects. That is, if F and N implantation is performed at the time of well implantation as in the case of other channel implantation, outward diffusion or the like occurs during the subsequent formation of an IO-based oxide film (thick film oxide film). , N concentration decreases. However, if the IO-based oxide film is formed, a substantial decrease in concentration can be suppressed and the threshold voltage adjustment effect can be kept high.

なお、上記では、I/O系用ゲート酸化膜5は、フッ素イオン等のイオン注入処理の際には犠牲膜としても機能している。しかし、当然犠牲膜用の絶縁膜とI/O系用ゲート酸化膜5とを別途独立に形成しても良い。ただし、前者の方が工程が簡略されることは言うまでも無い。   In the above description, the I / O-based gate oxide film 5 also functions as a sacrificial film during the ion implantation process of fluorine ions or the like. However, naturally, the sacrificial insulating film and the I / O-based gate oxide film 5 may be formed separately and independently. However, it goes without saying that the former process is simplified.

上述した本発明は、FUSIを含むメタルゲートトランジスタの適用が予想される製品、即ち、トランジスタの電流駆動能力向上が望まれる全てのシリコン半導体集積回路製品に対して適用可能である。特に、本発明は、高速動作を求められる高速論理回路などに適用できる。   The above-described present invention can be applied to products for which metal gate transistors including FUSI are expected to be applied, that is, to all silicon semiconductor integrated circuit products in which improvement of the current drive capability of the transistors is desired. In particular, the present invention can be applied to a high-speed logic circuit that requires high-speed operation.

実施の形態1に係る半導体装置の構成を示す断面図である。1 is a cross-sectional view showing a configuration of a semiconductor device according to a first embodiment. ゲート絶縁膜に含有されるフッ素の濃度分布を示す実験結果の図である。It is a figure of the experimental result which shows the density | concentration distribution of the fluorine contained in a gate insulating film. 実施の形態1に係る半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method of manufacturing the semiconductor device according to the first embodiment. 実施の形態1に係る半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method of manufacturing the semiconductor device according to the first embodiment. 実施の形態1に係る半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method of manufacturing the semiconductor device according to the first embodiment. 犠牲酸化膜を介してフッ素イオンを注入した後の、フッ素の含有濃度分布を示す実験結果の図である。It is a figure of the experimental result which shows the fluorine content concentration distribution after implanting fluorine ions through the sacrificial oxide film. 実施の形態1に係る半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method of manufacturing the semiconductor device according to the first embodiment. 実施の形態1に係る半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method of manufacturing the semiconductor device according to the first embodiment. 実施の形態2に係る半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method for manufacturing the semiconductor device according to the second embodiment. 実施の形態2に係る半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method for manufacturing the semiconductor device according to the second embodiment. 実施の形態2に係る半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method for manufacturing the semiconductor device according to the second embodiment. 実施の形態2に係る半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method for manufacturing the semiconductor device according to the second embodiment. 実施の形態2に係る半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method for manufacturing the semiconductor device according to the second embodiment. 実施の形態2に係る半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method for manufacturing the semiconductor device according to the second embodiment. 実施の形態2に係る半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method for manufacturing the semiconductor device according to the second embodiment. 実施の形態2に係る半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method for manufacturing the semiconductor device according to the second embodiment.

符号の説明Explanation of symbols

1,101 半導体基板(シリコン基板)、2,102 素子分離膜(STI分離酸化膜)、3,103 Pウエル、4,104 Nウエル、5 I/O系用ゲート酸化膜、7,105 窒素導入領域、9,106 フッ素導入領域、11 コア系用ゲート絶縁膜、12 メタル材料、13 ポリシリコン、107N (窒素を含む)ゲート絶縁膜、107P (フッ素を含む)ゲート絶縁膜、108N,108P ゲート電極(金属層)、110,111 ソース・ドレインエクステンション、112 サイドウォールスペーサー、113,114 深いソース・ドレイン領域、N100 NMOSトランジスタ、P100 PMOSトランジスタ。   1,101 Semiconductor substrate (silicon substrate), 2,102 Element isolation film (STI isolation oxide film), 3,103 P well, 4,104 N well, 5 I / O gate oxide film, 7,105 Nitrogen introduction Region, 9,106 fluorine introduction region, 11 core system gate insulating film, 12 metal material, 13 polysilicon, 107N (including nitrogen) gate insulating film, 107P (including fluorine) gate insulating film, 108N, 108P gate electrode (Metal layer), 110, 111 source / drain extension, 112 sidewall spacer, 113, 114 deep source / drain region, N100 NMOS transistor, P100 PMOS transistor.

Claims (15)

NMOSトランジスタが形成されるNMOS領域を有する、半導体基板を備える半導体装置の製造方法において、
(A)前記NMOS領域の少なくとも一部の前記半導体基板に対して、窒素を導入する工程と、
(B)前記工程(A)の後に、第一の熱処理を施すことにより、前記NMOS領域の前記半導体基板上にゲート絶縁膜を形成する工程とを、備えている、
ことを特徴とする半導体装置の製造方法。
In a method for manufacturing a semiconductor device including a semiconductor substrate having an NMOS region in which an NMOS transistor is formed,
(A) introducing nitrogen into at least a part of the semiconductor substrate in the NMOS region;
(B) A step of forming a gate insulating film on the semiconductor substrate in the NMOS region by performing a first heat treatment after the step (A).
A method for manufacturing a semiconductor device.
(C)前記半導体基板に対してプラズマ窒化処理を施すことにより、前記ゲート絶縁膜に窒素を導入する工程を、さらに備えている、
ことを特徴とする請求項1に記載の半導体装置の製造方法。
(C) The method further includes a step of introducing nitrogen into the gate insulating film by performing a plasma nitriding process on the semiconductor substrate.
The method of manufacturing a semiconductor device according to claim 1.
前記工程(A)は、
前記半導体基板に対して、5×1014/cm2以上の濃度の前記窒素を導入する工程である、
ことを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。
The step (A)
A step of introducing the nitrogen at a concentration of 5 × 10 14 / cm 2 or more into the semiconductor substrate;
3. A method of manufacturing a semiconductor device according to claim 1, wherein the method is a semiconductor device manufacturing method.
PMOSトランジスタが形成されるPMOS領域を有する、半導体基板を備える半導体装置の製造方法において、
(A)前記PMOS領域の少なくとも一部の前記半導体基板に対して、ハロゲン元素を導入する工程と、
(B)前記工程(A)の後に、第一の熱処理を施すことにより、前記PMOS領域の前記半導体基板上にゲート絶縁膜を形成する工程とを、備えている、
ことを特徴とする半導体装置の製造方法。
In a method for manufacturing a semiconductor device including a semiconductor substrate having a PMOS region in which a PMOS transistor is formed,
(A) introducing a halogen element into at least a part of the semiconductor substrate in the PMOS region;
(B) After the step (A), a first heat treatment is performed to form a gate insulating film on the semiconductor substrate in the PMOS region,
A method for manufacturing a semiconductor device.
前記工程(A)は、
前記半導体基板に対して、3×1014/cm2以上の濃度のフッ素を導入する工程である、
ことを特徴とする請求項4に記載の半導体装置の製造方法。
The step (A)
A step of introducing fluorine at a concentration of 3 × 10 14 / cm 2 or more into the semiconductor substrate;
The method of manufacturing a semiconductor device according to claim 4.
(D)前記工程(A)と前記工程(B)との間に、前記半導体基板に対して第二の熱処理を施す工程を、さらに備えている、
ことを特徴とする請求項1乃至請求項5のいずれかに記載の半導体装置の製造方法。
(D) The method further includes a step of performing a second heat treatment on the semiconductor substrate between the step (A) and the step (B).
6. A method of manufacturing a semiconductor device according to claim 1, wherein the method is a semiconductor device manufacturing method.
前記工程(B)は、
高誘電体膜を含む前記ゲート絶縁膜を形成する工程である、
ことを特徴とする請求項1乃至請求項5のいずれかに記載の半導体装置の製造方法。
The step (B)
A step of forming the gate insulating film including a high dielectric film;
6. A method of manufacturing a semiconductor device according to claim 1, wherein the method is a semiconductor device manufacturing method.
(E)前記ゲート絶縁膜上に、金属層または金属珪化物層を堆積させることにより、当該金属層または金属珪化物層を含むゲート電極を形成する工程を、さらに備えている、
ことを特徴とする請求項1乃至請求項5のいずれかに記載の半導体装置の製造方法。
(E) further comprising a step of forming a gate electrode including the metal layer or the metal silicide layer by depositing a metal layer or a metal silicide layer on the gate insulating film;
6. A method of manufacturing a semiconductor device according to claim 1, wherein the method is a semiconductor device manufacturing method.
前記ゲート電極は、
前記ゲート絶縁膜の形成後であり、活性領域の形成前に、形成される、
ことを特徴とする請求項8に記載の半導体装置の製造方法。
The gate electrode is
Formed after the formation of the gate insulating film and before the formation of the active region,
The method for manufacturing a semiconductor device according to claim 8.
NMOSトランジスタを有する半導体装置において、
前記NMOSトランジスタは、
半導体基板上に形成された、窒素が含まれているゲート絶縁膜を、備えており、
前記半導体基板と前記ゲート絶縁膜との境界付近の前記窒素の濃度は、
前記ゲート絶縁膜の膜厚方向における中心付近の前記窒素の濃度よりも高い、
ことを特徴とする半導体装置。
In a semiconductor device having an NMOS transistor,
The NMOS transistor is
A gate insulating film containing nitrogen formed on the semiconductor substrate;
The concentration of nitrogen near the boundary between the semiconductor substrate and the gate insulating film is:
Higher than the concentration of nitrogen near the center in the film thickness direction of the gate insulating film;
A semiconductor device.
前記NMOSトランジスタは、
前記ゲート絶縁膜上に形成されたゲート電極を、さらに備えており、
前記半導体基板と前記ゲート絶縁膜との境界付近の前記窒素の濃度および前記ゲート絶縁膜と前記ゲート電極との境界付近の前記窒素の濃度は、
前記ゲート絶縁膜の膜厚方向における中心付近の前記窒素の濃度よりも高い、
ことを特徴とする請求項10に記載の半導体装置。
The NMOS transistor is
A gate electrode formed on the gate insulating film;
The concentration of nitrogen near the boundary between the semiconductor substrate and the gate insulating film and the concentration of nitrogen near the boundary between the gate insulating film and the gate electrode are:
Higher than the concentration of nitrogen near the center in the film thickness direction of the gate insulating film;
The semiconductor device according to claim 10.
PMOSトランジスタを有する半導体装置において、
前記PMOSトランジスタは、
半導体基板上に形成された、ハロゲン元素が含まれているゲート絶縁膜を、備えており、
前記半導体基板と前記ゲート絶縁膜との境界付近の前記ハロゲン元素の濃度は、
前記ゲート絶縁膜の膜厚方向における中心付近の前記ハロゲン元素の濃度よりも高い、
ことを特徴とする半導体装置。
In a semiconductor device having a PMOS transistor,
The PMOS transistor is
A gate insulating film containing a halogen element, formed on a semiconductor substrate;
The concentration of the halogen element near the boundary between the semiconductor substrate and the gate insulating film is:
Higher than the concentration of the halogen element in the vicinity of the center in the film thickness direction of the gate insulating film;
A semiconductor device.
前記ハロゲン元素は、
フッ素である、
ことを特徴とする請求項12に記載の半導体装置。
The halogen element is
Is fluorine,
The semiconductor device according to claim 12.
前記ゲート電極の少なくとも底部は、
金属層もしくは金属珪化物層で構成されている、
ことを特徴とする請求項10乃至請求項12のいずれかに記載の半導体装置。
At least the bottom of the gate electrode is
It consists of a metal layer or a metal silicide layer,
13. The semiconductor device according to claim 10, wherein the semiconductor device is a semiconductor device.
前記ゲート絶縁膜は、
少なくとも高誘電体膜を含んでいる、
ことを特徴とする請求項10乃至請求項12のいずれかに記載の半導体装置。
The gate insulating film is
Including at least a high dielectric film,
13. The semiconductor device according to claim 10, wherein the semiconductor device is a semiconductor device.
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