JP2008301002A - Data processor, line selection control method used therefor, and program thereof - Google Patents
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Abstract
Description
本発明はデータ処理装置及びそれに用いる回線選択制御方法並びにそのプログラムに関し、特に可変長パケットの送受信を行うデータ送受信処理部において、複数回線を用いてデータ転送を行う回線選択制御方法に関する。 The present invention relates to a data processing apparatus, a line selection control method used therefor, and a program therefor, and more particularly to a line selection control method for performing data transfer using a plurality of lines in a data transmission / reception processing unit for transmitting / receiving variable length packets.
近年、プロセッサ技術や装置内バス技術の向上によって、コンピュータ装置やストレージ装置をはじめとする、データ処理装置の内部通信帯域が向上している。この帯域性能をデータ処理装置間でも活かすために、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）や広域網を含む、データ処理装置間通信の伝送速度の向上が望まれている。また、大容量映像転送やストレージデータ等の、伝送速度を必要とするアプリケーションの出現によって、アプリケーション側からの伝送速度向上の要求も高まっている。 In recent years, the internal communication bandwidth of data processing devices such as computer devices and storage devices has improved due to improvements in processor technology and in-device bus technology. In order to make use of this bandwidth performance between data processing apparatuses, it is desired to improve the transmission speed of communication between data processing apparatuses including a LAN (Local Area Network) and a wide area network. In addition, with the advent of applications that require transmission speed, such as large-capacity video transfer and storage data, there is an increasing demand for transmission speed improvement from the application side.
しかしながら、データ処理装置間通信回線は、装置内部バス通信速度よりも帯域が狭い場合が多いため、回線を複数本束ねて所望の帯域を得る技術が提案されている。尚、ここで、『回線』とは、個々の独立した光ファイバのほか、波長分割多重ＷＤＭ（Ｗａｖｅｌｅｎｇｔｈ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）のように、光ファイバは１本であるが、その中が波長によって論理的に分かれる場合の各波長も『回線』と称すこととする。 However, since the communication line between data processing apparatuses often has a narrower band than the internal bus communication speed, a technique for obtaining a desired band by bundling a plurality of lines has been proposed. Here, the “line” means not only individual independent optical fibers but also one optical fiber such as wavelength division multiplexing WDM (Wavelength Division Multiplexing). Each wavelength when divided is also referred to as a “line”.
複数の回線による伝送速度向上の一例としては、ＩＥＥＥ（Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｓ）８０２．３ａｄで規定されるリンク・アグリゲーション技術がある。これは、送信側の、ＯＳＩ（Ｏｐｅｎ Ｓｙｓｔｅｍｓ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）参照モデルのデータリンク層で、パケット系列をパケット単位で複数のイーサネット（登録商標）回線に分配して送出し、受信側のデータリンク層で多重するものである。尚、ここで、パケット系列とは、あるデータ処理装置から別のデータ処理装置へ転送される、一連のパケット列である。 As an example of an improvement in transmission speed using a plurality of lines, there is a link aggregation technique defined by IEEE (Institut of Electrical and Electronic Engineers) 802.3ad. This is a data link layer of the OSI (Open Systems Interconnection) reference model on the transmission side, and packet sequences are distributed and transmitted to a plurality of Ethernet (registered trademark) lines in units of packets, and multiplexed on the data link layer on the reception side. To do. Here, the packet sequence is a series of packet sequences transferred from one data processing device to another data processing device.
複数の回線を用いて広帯域通信を実現する他の技術としては、ＩＥＥＥ８０２．３委員会のＨＳＳＧ（Ｈｉｇｈｅｒ Ｓｐｅｅｄ Ｓｔｕｄｙ Ｇｒｏｕｐ）の方式がある。これは、物理層に複数回線を用い、送信側の物理層において、一つのイーサネット（登録商標）フレームを一定バイト毎に各回線に分配し、受信側では各回線によって転送されたバイトを多重し、イーサネット（登録商標）フレームを復元する。 Another technique for realizing wideband communication using a plurality of lines is the HSSG (High Speed Study Group) system of the IEEE 802.3 committee. This is because multiple lines are used in the physical layer, one Ethernet (registered trademark) frame is distributed to each line for each fixed byte in the physical layer on the transmitting side, and bytes transferred by each line are multiplexed on the receiving side. , Restore Ethernet frame.
また、ＩＴＵ−Ｔ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｕｎｉｏｎ−Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｔａｎｄａｒｄｉｚａｔｉｏｎ Ｓｅｃｔｏｒ） Ｇ．７０７で規定されるバーチャルコンカチネーション技術も、１つのパケット列を複数本のＶＣ（バーチャルコンテナ）に割り当て、１ＶＣよりも広帯域で伝送する技術である。 In addition, ITU-T (International Telecommunication Union-Telecommunication Standardization Sector) G. The virtual concatenation technology defined in 707 is also a technology in which one packet sequence is assigned to a plurality of VCs (virtual containers) and transmitted in a wider band than 1 VC.
図１０には、データ処理装置１０１とデータ処理装置１０２との間で、Ｎ本の回線１〜回線Ｎ（Ｎは２以上の正の整数）を用いてデータ転送を行う一例を示している。図１０において、１０３〜１０８はスイッチである。各回線は同一スイッチを経由してもよいが、図１０に示すように、回線１〜回線Ｎ毎に異なる経路を経由してもよい。
FIG. 10 shows an example in which data transfer is performed between the
図１１には、本発明に関連するデータ処理装置内部のデータ送受信処理部の構成の一例を示している。図１１において、１１５はデータ送受信処理部、１１１はパケット処理部、１１２は分離部、１１４−１〜１１４−Ｎは送信器、１１７−１〜１１７−Ｎは受信器、１１９は多重部である。 FIG. 11 shows an example of the configuration of the data transmission / reception processing unit in the data processing apparatus related to the present invention. In FIG. 11, 115 is a data transmission / reception processing unit, 111 is a packet processing unit, 112 is a demultiplexing unit, 114-1 to 114-N are transmitters, 117-1 to 117-N are receivers, and 119 is a multiplexing unit. .
ＩＥＥＥ８０２．３ａｄのリンク・アグリゲーションならば、分離部１１２と多重部１１９とはリンク・アグリゲーション副層、送信器１１４−ｋ（ｋは１≦ｋ≦Ｎの正の整数）はＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）層処理及びＰＨＹ（ｐｈｙｓｉｃａｌ）層処理の送信側、受信器１１７−ｋはＭＡＣ層処理及びＰＨＹ層処理の受信側となる。
In the case of IEEE 802.3ad link aggregation, the
データ信号がデータ送受信処理部１１５に入力されると、まず、パケット処理部１１１では、ＯＳＩ参照モデルのトランスポート層［ＴＣＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｃｏｎｔｒｏｌ Ｐｒｏｔｏｃｏｌ），ＵＤＰ（Ｕｓｅｒ Ｄａｔａｇｒａｍ Ｐｒｏｔｏｃｏｌ）等］及びネットワーク層（ＩＰ：Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ）処理を行う。そして、分離部１１２では、ＩＰパケット毎に回線１〜回線Ｎに振り分け、送信器１１４−１〜１１４−Ｎによってイーサネット（登録商標）フレームとして送信する。
When a data signal is input to the data transmission /
受信側でも、回線１〜回線Ｎに到着したイーサネット（登録商標）フレームを、受信器１１７−１〜１１７−Ｎで受信し、多重部１１９でフレーム多重する。そして、パケット処理部１１１では、ＩＰ処理及びＴＣＰ処理を行い、処理したデータを出力する。
On the receiving side, Ethernet (registered trademark) frames arriving on the
上記の処理はＩＥＥＥ８０２．３ａｄの場合の動作であるが、ＩＥＥＥ８０２．３委員会のＨＳＳＧの方式では、パケット処理部１１１が、トランスポート層処理（ＴＣＰ、ＵＤＰ等）、ネットワーク層処理（ＩＰ等）、及びイーサネット（登録商標）ＭＡＣ層処理を行う。分離部１１２では、イーサネット（登録商標）ＭＡＣフレームを一定バイト長に区切り、それらを回線１〜回線Ｎに振り分ける。
The above processing is an operation in the case of IEEE 802.3ad. However, in the HSSG method of the IEEE 802.3 committee, the
送信器１１４−１〜１１４−Ｎはイーサネット（登録商標）ＰＨＹ層処理の送信側である。同じく、受信器１１７−１〜１１７−Ｎはイーサネット（登録商標）ＰＨＹ層処理の受信側、多重部１１９は一定バイト長に区切られたイーサネット（登録商標）フレームの多重・復元を行う。
The transmitters 114-1 to 114 -N are the transmission side of the Ethernet (registered trademark) PHY layer processing. Similarly, the receivers 117-1 to 117-N are the reception side of the Ethernet (registered trademark) PHY layer processing, and the
尚、これはリンク・アグリゲーションで説明したが、ＩＥＥＥ８０２．３委員会のＨＳＳＧの方式のように回線１〜回線Ｎに一定バイト毎に振分ける場合は、多重部１１９で、回線１〜回線Ｎの位相調整による元のフレームの復元処理が必要である。
In addition, although this was demonstrated by link aggregation, when distributing to a fixed byte for every
また、大容量映像転送やストレージデータ等のアプリケーションでは、リアルタイムデータや科学技術計算データのように、低遅延での転送を要求するものがある。遅延要因には、パケット長『ＰＳＩＺＥ』のパケットを回線帯域を用いて送出する際に要する時間『送信遅延』と、伝送路における伝播遅延・キューイング遅延等の『伝送路遅延』とがあり、ここでは、『送信遅延』と『伝送路遅延』との和を、データ処理装置間の転送遅延『ＬＴＣ』と定義する。 Some applications such as large-capacity video transfer and storage data require transfer with low delay, such as real-time data and scientific and technical calculation data. Delay factors include the time “transmission delay” required to send a packet of the packet length “PSIZE” using the line bandwidth, and “transmission path delay” such as propagation delay and queuing delay in the transmission path, Here, the sum of “transmission delay” and “transmission path delay” is defined as a transfer delay “LTC” between data processing devices.
さらに、上記のようなデータ転送技術を用いてコンピュータ装置間でデータ通信を行う際に、マイクロプロセッサの負荷を高めずに効率よくデータ転送を行う技術として、ＲＤＭＡ（Ｒｅｍｏｔｅ Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）がある（例えば、非特許文献１参照）。これは、図１２に示すように、コンピュータ装置間でホストメモリ同士の内容を、双方のマイクロプロセッサを介さず、それぞれのコンピュータに搭載した専用エンジンによって書込みや読出し処理を行うものである。ＲＤＭＡは大容量データをコンピュータ装置間でやりとりする際に有効な技術である。送受信を行うホストメモリ上のデータ量が、該コンピュータ装置間で使用するデータ通信方式におけるパケット長『ＰＳＩＺＥ』よりも大きい場合は、複数回のパケット送受信により、当該ホストメモリのデータの転送を行う。
本発明に関連する回線選択制御方法では、図１０に示す回線１〜回線Ｎが異なる経路によって転送される可能性があるため、パケットを複数の回線に分離して転送する際に、対向のデータ処理装置へ該パケットが届くまでの転送遅延『ＬＴＣ』が増大する可能性があるという課題がある。この場合には、経路が異なれば、回線によって経路長やキュー長に差があり、『伝送路遅延』にずれが生じる。
In the line selection control method related to the present invention, there is a possibility that
そこで、本発明の目的は上記の問題点を解消し、パケット転送あるいはデータ転送を行う場合の転送遅延『ＬＴＣ』を短縮することができるデータ処理装置及びそれらに用いる回線選択制御方法並びにそのプログラムを提供することにある。 Accordingly, an object of the present invention is to provide a data processing apparatus that can solve the above-described problems and can reduce the transfer delay “LTC” when performing packet transfer or data transfer, a line selection control method used therefor, and a program thereof. It is to provide.
本発明によるデータ処理装置は、対向装置との間で複数の回線を用いてデータ転送を行うデータ処理装置であって、
前記対向装置との間の複数の回線の経路各々の伝送路遅延を測定する測定手段と、
前記伝送路遅延が最大の１以上の回線を除外した場合に前記データ転送を行うために必要な送信遅延と使用する経路の伝送路遅延の最大値とから転送遅延を算出し、その算出結果を基に前記複数の経路の中から前記転送遅延が最小となる経路の組み合わせを選択する選択手段と、
その選択された経路の組み合わせに対してデータを振り分ける分配手段と
を備えている。
A data processing apparatus according to the present invention is a data processing apparatus that performs data transfer with a counter apparatus using a plurality of lines,
Measuring means for measuring a transmission line delay of each of a plurality of line paths to the opposite device;
When one or more lines with the maximum transmission line delay are excluded, the transfer delay is calculated from the transmission delay necessary for performing the data transfer and the maximum value of the transmission line delay of the path to be used, and the calculation result is A selection means for selecting a combination of paths that minimizes the transfer delay from the plurality of paths based on;
Distributing means for distributing data to the selected combination of routes.
本発明による回線選択制御方法は、対向装置との間で複数の回線を用いてデータ転送を行うデータ処理装置に用いる回線選択制御方法であって、
前記データ処理装置が、前記対向装置との間の複数の回線の経路各々の伝送路遅延を測定する測定処理と、
前記伝送路遅延が最大の１以上の回線を除外した場合に前記データ転送を行うために必要な送信遅延と使用する経路の伝送路遅延の最大値とから転送遅延を算出し、その算出結果を基に前記複数の経路の中から前記転送遅延が最小となる経路の組み合わせを選択する選択処理と、
その選択された経路の組み合わせに対してデータを振り分ける分配処理と
を実行している。
A line selection control method according to the present invention is a line selection control method used for a data processing apparatus that performs data transfer with a counter apparatus using a plurality of lines.
A measurement process in which the data processing device measures a transmission line delay of each of a plurality of line paths to the opposite device;
When one or more lines with the maximum transmission line delay are excluded, the transfer delay is calculated from the transmission delay necessary for performing the data transfer and the maximum value of the transmission line delay of the path to be used, and the calculation result is A selection process for selecting a combination of routes that minimizes the transfer delay from the plurality of routes based on
Distribution processing for distributing data to the selected combination of routes is executed.
本発明によるプログラムは、対向装置との間で複数の回路を用いてデータ転送を行うデータ処理装置内においてコンピュータに実行させるプログラムであって、
前記対向装置との間の複数の回路の経路各々の伝送路遅延を測定する測定処理と、
前記伝送路遅延が最大の１以上の回線を除外した場合に前記データ転送を行うために必要な送信遅延と使用する経路の伝送路遅延の最大値とから転送遅延を算出し、その算出結果を基に前記複数の経路の中から前記転送遅延が最小となる経路の組み合わせを選択する選択処理と、
その選択された経路の組み合わせに対してデータを振り分ける分配処理と
を含むことを特徴とする。
A program according to the present invention is a program to be executed by a computer in a data processing device that performs data transfer with a counter device using a plurality of circuits,
A measurement process for measuring a transmission line delay of each of a plurality of circuit paths between the opposite device;
When one or more lines with the maximum transmission line delay are excluded, the transfer delay is calculated from the transmission delay necessary for performing the data transfer and the maximum value of the transmission line delay of the path to be used, and the calculation result is A selection process for selecting a combination of routes that minimizes the transfer delay from the plurality of routes based on
Distribution processing for distributing data to the selected combination of routes.
本発明は、上記のような構成及び動作とすることで、パケット転送あるいはデータ転送を行う場合の転送遅延『ＬＴＣ』を短縮することができるという効果が得られる。 The present invention has an effect that the transfer delay “LTC” when performing packet transfer or data transfer can be shortened by adopting the configuration and operation as described above.
次に、本発明の実施例について図面を参照して説明する。 Next, embodiments of the present invention will be described with reference to the drawings.
図１は本発明の第１の実施例によるデータ処理装置の構成を示すブロック図である。図１においては、本発明の第１の実施例による『転送遅延』最適化を図る回線選択制御方法を採るデータ処理装置１０の構成を示している。図１において、右側が回線１〜回線Ｎ（Ｎは２以上の正の整数）であり、ここでは左から右方向へのパケット・フレームの流れを下り回線並びに送信側と呼び、右から左方向へのフレーム・パケットの流れを上り回線並びに受信側と呼ぶものとする。
FIG. 1 is a block diagram showing the configuration of a data processing apparatus according to the first embodiment of the present invention. FIG. 1 shows the configuration of a
データ処理装置１０は、データ生成・終端部１１と、データ送受信処理部１５とを有している。データ送受信処理部１５は、その内部に、パケット処理部１と、分離部２と、遅延測定パケット挿入部３−１〜３−Ｎと、送信器４−１〜４−Ｎと、受信器７−１〜７−Ｎと、遅延測定パケット抽出部８−１〜８−Ｎと、多重部９と、回線情報テーブル１６と、使用回線選択部１７とを有している。パケット処理部１の出力帯域は、回線１本分以上の帯域を持つものとする。
The
ＩＥＥＥ８０２．３ａｄのリンク・アグリゲーションの場合、パケット処理部１は、ＴＣＰ処理、ＵＤＰ処理、ＩＰ処理となる。また、分離部２及び多重部９はリンク・アグリゲーション副層、送信器４−１〜４−ＮはＭＡＣ層処理及びＰＨＹ層処理の送信側、受信器７−１〜７−ＮはＭＡＣ層処理及びＰＨＹ層処理の受信側となる。
In the case of IEEE 802.3ad link aggregation, the
ＩＥＥＥ８０２．３委員会のＨＳＳＧの方式の場合、パケット処理部１はＴＣＰ処理、ＵＤＰ処理、ＩＰ処理、及びイーサネット（登録商標）ＭＡＣ層処理を行う。分離部２ではイーサネット（登録商標）ＭＡＣフレームを一定バイト長に区切り、回線１〜回線Ｎに振り分ける。
In the case of the HSSG system of the IEEE 802.3 committee, the
送信器４−１〜４−Ｎはイーサネット（登録商標）ＰＨＹ層処理の送信側である。同じく、受信器７−１〜７−Ｎはイーサネット（登録商標）ＰＨＹ層処理の受信側であり、多重部９は一定バイト長に区切られたイーサネット（登録商標）フレームの多重・復元を行う。
The transmitters 4-1 to 4-N are transmission sides of Ethernet (registered trademark) PHY layer processing. Similarly, the receivers 7-1 to 7-N are the reception side of the Ethernet (registered trademark) PHY layer processing, and the
ＩＥＥＥ８０２．３委員会のＨＳＳＧの方式のように、回線１〜回線Ｎに一定バイト毎に振分ける場合は、多重部９で、回線１〜回線Ｎの位相調整による元のフレームの復元処理が必要である。
As in the case of the IEEE 802.3 committee HSSG method, when distributing to the
本実施例では、遅延測定パケット抽出部８−１〜８−Ｎから、下り各回線の伝送路遅延『ＴＤＬＹ（ｋ）』（１≦ｋ≦Ｎ）が回線情報テーブル１６に入力される構成とする。また、使用回線選択部１７には、パケット処理部１から、入力パケット毎のパケット長情報『ＰＳＩＺＥ』が入力される構成とし、使用回線選択部１７は、回線情報テーブルに対しリード・ライト可能な構成とする。また、使用回線選択部１７から分離部１２に、使用回線を指定する『使用回線情報』を出力する構成とする。
In this embodiment, the delay measurement packet extraction units 8-1 to 8-N input the transmission line delay “TDLY (k)” (1 ≦ k ≦ N) of each downlink to the line information table 16. To do. The used line selection unit 17 is configured to receive packet length information “PSIZE” for each input packet from the
尚、遅延測定パケット抽出部８−１〜８−Ｎでは、上り回線で対向データ処理装置（図示せず）が発出する遅延測定パケットの到着時刻を計測し、これを遅延測定パケット挿入部３−１〜３−Ｎに対してパケット情報として転送し、対向データ処理装置に対して上り回線毎の伝送路遅延『ＴＤＬＹ（ｋ）』（１≦ｋ≦Ｎ）を返送可能としてもよい。また、対向データ処理装置には、上記と同様の構成によって、下り回線毎の伝送路遅延『ＴＤＬＹ（ｋ）』（１≦ｋ≦Ｎ）を、上り回線を用いて遅延測定パケット抽出部８−１〜８−Ｎに返送する構成とする。 Note that the delay measurement packet extraction units 8-1 to 8-N measure the arrival time of the delay measurement packet issued by the opposite data processing device (not shown) on the uplink, and use this to measure the delay measurement packet insertion unit 3- 1 to 3 -N may be transferred as packet information, and the transmission line delay “TDLY (k)” (1 ≦ k ≦ N) for each uplink may be returned to the opposite data processing apparatus. In the opposite data processing apparatus, the transmission line delay “TDLY (k)” (1 ≦ k ≦ N) for each downlink is transmitted to the delay measurement packet extracting unit 8- It is set as the structure returned to 1-8-N.
図２は図１の回線情報テーブル１６の構成例を示す図である。図２において、回線情報テーブル１６は、回線ｋ（１≦ｋ≦Ｎ）毎に、該パケット送出に使用する回線とするか否かを示す『使用回線情報』を持つ。ここでは、『使用回線情報』値が‘１’ならば使用、‘０’ならば未使用と定義するが、逆でもあってもよい。また、回線情報テーブル１６は、回線毎に伝送路遅延『ＴＤＬＹ（ｋ）』を保持する構成とする。 FIG. 2 is a diagram showing a configuration example of the line information table 16 of FIG. In FIG. 2, the line information table 16 has “used line information” indicating whether or not to use a line for packet transmission for each line k (1 ≦ k ≦ N). Here, if the “used line information” value is ‘1’, it is defined as being used, and if it is ‘0’, it is defined as unused. Also, the line information table 16 is configured to hold the transmission line delay “TDLY (k)” for each line.
図３は図１の使用回線選択部１７の処理動作を示すフローチャートである。これら図１〜図３を参照して本発明の第１の実施例によるデータ処理装置１０の動作について説明する。尚、図３に示す処理動作はデータ処理装置１０内でコンピュータにて実行可能なプログラムを実行することでも実現可能である。
FIG. 3 is a flowchart showing the processing operation of the used line selection unit 17 of FIG. The operation of the
データ送受信処理部１５では、遅延測定パケット挿入部３−１〜３−Ｎより、送信パケットがないタイミングを用いて、それぞれ一回、もしくは一定間隔毎に遅延測定パケットを発出する。また、データ処理装置１０は、対向データ処理装置よりその遅延測定パケットに対する伝送路遅延『ＴＤＬＹ（ｋ）』（１≦ｋ≦Ｎ）が返送されてくると、その伝送路遅延『ＴＤＬＹ（ｋ）』を回線情報テーブル１６に保持する。
In the data transmission /
データ生成・終端部１１がパケット長『ＰＳＩＺＥ』のパケットを出力すると、パケット処理部１は、そのＴＣＰヘッダ等からパケット長情報『ＰＳＩＺＥ』を読出し、使用回線選択部１７に転送する。使用回線選択部１７は、当該パケット長情報『ＰＳＩＺＥ』と回線情報テーブル１６とを用いて、図３に示す処理動作にて使用回線を決定する。
When the data generation /
まず、スタート後（図３ステップＳ１）、使用回線選択部１７は、回線情報テーブル１６の回線１〜回線Ｎの『使用回線情報』領域に‘１’をライトし（図３ステップＳ２）、内部変数にて、使用回線数を表す『Ｌ』＝Ｎとする（図３ステップＳ３）。そして、使用回線選択部１７は、回線情報テーブル１６の全回線１〜回線Ｎの伝送路遅延『ＴＤＬＹ（ｋ）』から、遅延最大の回線『ｋ』＝『Ｍ』を検索する（図３ステップＳ４）。ここで、『ｋ』，『Ｍ』とも１以上、Ｎ以下の正の整数である。
First, after the start (step S1 in FIG. 3), the used line selection unit 17 writes “1” in the “used line information” area of the
この状態で、使用回線選択部１７は、パケット処理部１からのパケット長情報『ＰＳＩＺＥ』の入力を待つ（図３ステップＳ５）。『ＰＳＩＺＥ』が入力されると、使用回線選択部１７は、転送遅延『ＬＴＣ』を、
転送遅延『ＬＴＣ』
＝『送信遅延』＋『伝送路遅延 最大値』
＝｛ＰＳＩＺＥ÷（Ｌ×Ｒ）｝＋ＴＤＬＹ（Ｍ） ・・・（１）
によって算出する（図３ステップＳ６）。ここで、『ＬＴＣ』は使用回線選択部１７の内部変数、『Ｒ』は一回線あたりの伝送速度である。また、送信遅延は、『ＰＳＩＺＥ』のパケットを、Ｌ本分の回線帯域で送出する際に必要な時間である。
In this state, the used line selection unit 17 waits for input of packet length information “PSIZE” from the packet processing unit 1 (step S5 in FIG. 3). When “PSIZE” is input, the used line selection unit 17 sets the transfer delay “LTC”,
Transfer delay "LTC"
= “Transmission delay” + “Maximum transmission line delay”
= {PSIZE / (L × R)} + TDLY (M) (1)
(Step S6 in FIG. 3). Here, “LTC” is an internal variable of the used line selection unit 17, and “R” is a transmission rate per line. The transmission delay is a time required for sending “PSIZE” packets in the line bandwidth of L lines.
次に、使用回線選択部１７は、回線Ｍを使用しない場合の転送遅延『ＬＴＣ’』を算出する。『ＬＴＣ’』も使用回線選択部１７で使用する内部変数である。まず、使用回線選択部１７は、回線情報テーブル１６の回線番号『Ｍ』の『使用回線情報』領域に‘０’を書込み（図３ステップＳ７）、『Ｌ』から１を減算する（図３ステップＳ８）。この状態で、使用回線選択部１７は、回線情報テーブル１６の『使用回線領域』＝‘１’の回線中から『ＴＤＬＹ（ｋ）』が最大の回線『ｋ』＝『Ｍ’』を検索する（図３ステップＳ９）。ここで、『Ｍ’』は１以上、Ｎ以下の正の整数である。 Next, the used line selection unit 17 calculates a transfer delay “LTC ′” when the line M is not used. “LTC ′” is also an internal variable used by the used line selection unit 17. First, the used line selection unit 17 writes “0” in the “used line information” area of the line number “M” in the line information table 16 (step S7 in FIG. 3), and subtracts 1 from “L” (FIG. 3). Step S8). In this state, the used line selection unit 17 searches for a line “k” = “M” ”having the largest“ TDLY (k) ”from the lines of“ used line area ”=“ 1 ”in the line information table 16. (FIG. 3, step S9). Here, “M ′” is a positive integer of 1 or more and N or less.
この状態で、使用回線選択部１７は、回線Ｍを使用しない場合の転送遅延『ＬＴＣ’』を、
転送遅延『ＬＴＣ’』
＝『送信遅延』＋『伝送路遅延 最大値』
＝｛ＰＳＩＺＥ÷（Ｌ×Ｒ）｝＋ＴＤＬＹ（Ｍ’） ・・・（２）
によって算出する（図３ステップＳ１０）。
In this state, the line selection unit 17 uses the transfer delay “LTC ′” when the line M is not used.
Transfer delay “LTC '”
= “Transmission delay” + “Maximum transmission line delay”
= {PSIZE / (L × R)} + TDLY (M ′) (2)
(Step S10 in FIG. 3).
そして、使用回線選択部１７は、『ＬＴＣ』と『ＬＴＣ’』との大小比較を行う（図３ステップＳ１１）。『ＬＴＣ’』＜『ＬＴＣ』ならば［図３ステップＳ１１／Ｙ（ＹＥＳ）］、回線Ｍを使用しない方が『転送遅延』が短縮される。そのため、使用回線選択部１７は、『ＬＴＣ』に『ＬＴＣ’』を代入し（図３ステップＳ１２）、また、使用回線中で転送遅延『ＬＴＣ』最大の回線番号『Ｍ』に『Ｍ’』を代入する（図３ステップＳ１３）。尚、使用回線選択部１７は、使用回線数『Ｌ』＝１ならば［図３ステップＳ１４／Ｙ（ＹＥＳ）］、ステップＳ１７に遷移するが、『Ｌ＞１』ならば［ステップＳ１４／Ｎ（ＮＯ）］、ステップＳ７に戻る。 Then, the used line selection unit 17 performs a size comparison between “LTC” and “LTC ′” (step S11 in FIG. 3). If “LTC ′” <“LTC” [FIG. 3, step S11 / Y (YES)], the “transfer delay” is shortened if the line M is not used. Therefore, the used line selection unit 17 substitutes “LTC ′” for “LTC” (step S12 in FIG. 3), and “M ′” for the line number “M” having the largest transfer delay “LTC” in the used line. Is substituted (step S13 in FIG. 3). If the number of lines used “L” = 1, [Step S14 / Y (YES) in FIG. 3], the line selection unit 17 proceeds to Step S17, but if “L> 1”, [Step S14 / N]. (NO)], it returns to step S7.
使用回線選択部１７は、ステップＳ１１で、『ＬＴＣ’』≧『ＬＴＣ』ならば［図３ステップＳ１１／Ｎ（ＮＯ）］、回線Ｍを用いる方が『転送遅延』が短縮されるため、回線情報テーブル１６の回線番号『Ｍ』の『使用回線情報』領域を‘１’に戻す（図３ステップＳ１５）。また、使用回線選択部１７は、１減算していた『Ｌ』にも１を加算して、元に戻す（図３ステップＳ１６）。そして、使用回線選択部１７は、回線数『Ｌ』を用いた場合が『転送遅延』最短であると判断し、回線情報テーブル１６の『使用回線領域』を、『使用回線情報』として分離部２に出力する。その後、ステップＳ２に戻る。 If “LTC ′” ≧ “LTC” in step S11 [step S11 / N (NO) in FIG. 3], the used line selection unit 17 uses the line M to reduce the “transfer delay”. The “used line information” area of the line number “M” in the information table 16 is returned to “1” (step S15 in FIG. 3). In addition, the used line selection unit 17 adds 1 to “L” which has been subtracted by 1 and restores the original (step S16 in FIG. 3). Then, the used line selection unit 17 determines that the “transfer delay” is the shortest when the number of lines “L” is used, and separates the “used line area” of the line information table 16 as “used line information”. Output to 2. Then, it returns to step S2.
分離部２は、使用回線選択部１７からの『使用回線情報』に基づき、パケットを回線１〜回線Ｎのうち『使用回線情報』＝‘１’のものに振り分ける。受信側では、『使用回線情報』＝‘１’の回線を用いて転送されたパケット、もしくは一定バイト長のデータを多重部９で多重してパケット処理部１に転送し、さらにデータ生成・終端部１１に転送する。
Based on the “used line information” from the used line selection unit 17, the separating
本実施例では、送信側において、入力パケットを分離部２によって複数の回線１〜回線Ｎに分配し、各回線の送信器４−１〜４−Ｎからフレームとして回線１〜回線Ｎに出力し、また、受信側において、各回線の受信器７−１〜７−Ｎで受信したフレームを多重部９で多重した後にパケット処理部１から出力するデータ送受信処理部１５に、送信側の分離部２と送信器４−１〜４−Ｎとの間に回線１〜回線Ｎ毎の遅延測定パケット挿入部３−１〜３−Ｎを備え、また、受信側の受信器７−１〜７−Ｎと多重部９との間に回線１〜回線Ｎ毎の遅延測定パケット抽出部８−１〜８−Ｎを備え、さらに、回線情報テーブル１６及び使用回線選択部１７とを備えている。
In this embodiment, on the transmission side, an input packet is distributed to a plurality of
本実施例では、遅延測定パケット挿入部３−１〜３−Ｎから、回線１〜回線Ｎ毎に遅延測定パケットを一回もしくは一定間隔で発出する。データ送受信処理部１５には、遅延測定パケットで測定した各伝送路『ｋ』（ｋは、１≦ｋ≦Ｎの正の整数）に対する伝送路遅延（これを『ＴＤＬＹ（ｋ）』とする）が、遅延測定パケットを用いて対向データ処理装置より返送される。そこで、使用回線選択部１７は、『ＴＤＬＹ（ｋ）』を、回線情報テーブル１６に書込む。
In the present embodiment, the delay measurement packet insertion units 3-1 to 3-N issue a delay measurement packet for each of the
一方、データ生成・終端部１１からパケット処理部１にパケットが入力されると、パケット処理部１はそのパケットヘッダ部（ＴＣＰヘッダ等）よりパケット長情報『ＰＳＩＺＥ』を読出し、使用回線選択部１７に入力する。使用回線選択部１７は、回線情報テーブル１６の伝送路遅延情報『ＴＤＬＹ（ｋ）』を参照し、『ＴＤＬＹ（ｋ）』とパケット長情報『ＰＳＩＺＥ』とから、当該パケット送出に使用する回線番号を判断し、分離部２に出力する。分離部２では、使用回線選択部１７から『使用回線情報』によって指定された回線のみを用いて、入力パケットを送出する。
On the other hand, when a packet is input from the data generation /
これによって、本実施例では、パケットを複数の回線１〜回線Ｎを用いて転送する際に、使用回線数『Ｌ』を調整することで、『転送遅延ＬＴＣ』＝『送信遅延』＋『伝送路遅延 最大値』が最小となるよう、使用回線の選択を行うことができる。よって、本実施例では、パケット転送あるいはデータ転送を行う場合の転送遅延『ＬＴＣ』を短縮することができる。
Thus, in this embodiment, when transferring a packet using a plurality of
尚、本実施例における使用回線選択部１７の処理動作は、ディジタル論理回路によるハードウェア処理またはＣＰＵ（中央処理装置）やＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）によるソフトウェア処理にて実現することができる。 Note that the processing operation of the used line selection unit 17 in this embodiment can be realized by hardware processing by a digital logic circuit or software processing by a CPU (Central Processing Unit) or DSP (Digital Signal Processor).
図４は本発明の第２の実施例によるデータ処理装置の構成例を示すブロック図である。図４においては、データ処理装置、特にコンピュータ装置間でホストメモリの内容を、双方のマイクロプロセッサを介さず、それぞれのコンピュータに搭載した専用エンジンでホストメモリ同士の書込みや読出し処理を行うＲＤＭＡ（Ｒｅｍｏｔｅ Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）技術に、本発明の技術を適用する例を示している。 FIG. 4 is a block diagram showing a configuration example of a data processing apparatus according to the second embodiment of the present invention. In FIG. 4, the contents of the host memory between the data processing devices, particularly the computer devices, RDMA (Remote) which performs the writing and reading processing between the host memories with a dedicated engine installed in each computer without using both microprocessors. An example in which the technology of the present invention is applied to the Direct Memory Access) technology is shown.
本実施例では、ＲＤＭＡのうち、特に、ＯＳＩ参照モデルのトランスポート層にＴＣＰを用いるＲＤＭＡ ｏｖｅｒ ＴＣＰ、もしくはトランスポート層にＳＣＴＰ（Ｓｔｒｅａｍ Ｃｏｎｔｒｏｌ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｐｒｏｔｏｃｏｌ）を用いるＲＤＭＡ ｏｖｅｒ ＳＣＴＰに本発明を適用している。これらＲＤＭＡ ｏｖｅｒ ＴＣＰ、もしくはＲＤＭＡ ｏｖｅｒ ＳＣＴＰは、ｉＷＡＲＰ（Ｉｎｔｅｒｎｅｔ Ｗｉｄｅ Ａｒｅａ ＲＤＭＡ Ｐｒｏｔｏｃｏｌ）と呼ばれている（非特許文献１参照）。 In the present embodiment, the present invention is applied to RDMA over TCP that uses TCP for the transport layer of the OSI reference model, or RDMA over SCTP that uses SCTP (Stream Control Transmission Protocol) for the transport layer. Yes. These RDMA over TCP or RDMA over SCTP is called iWARP (Internet Wide Area RDMA Protocol) (see Non-Patent Document 1).
ｉＷＡＲＰでは、様々なオペレーションタイプが定義されている。オペレーションタイプとは、二台のコンピュータ装置間で行う動作である。この動作には、例えば、コンピュータ装置Ａがコンピュータ装置Ｂのホストメモリの指定アドレス内容をマイクロプロセッサを介さずに読出し、コンピュータ装置Ａのホストメモリにコピーするオペレーションに、ＲＤＭＡ Ｒｅａｄがある。 iWARP defines various operation types. An operation type is an operation performed between two computer devices. In this operation, for example, RDMA Read is an operation in which the computer apparatus A reads the contents of the designated address in the host memory of the computer apparatus B without using a microprocessor and copies it to the host memory of the computer apparatus A.
また、上記の動作には、コンピュータ装置Ａとコンピュータ装置ＢとのそれぞれのＲＤＭＡ処理部に設けたキュー間で、双方のマイクロプロセッサを介さずにデータ転送を行うオペレーションに、ＲＤＭＡ ＳｅｎｄまたはＲＤＭＡ Ｒｅｃｅｉｖｅがある。 In the above operation, RDMA Send or RDMA Receive is an operation for transferring data between queues provided in the RDMA processing units of the computer apparatus A and the computer apparatus B without using both microprocessors. is there.
さらに、上記の動作には、コンピュータ装置Ａのホストメモリの内容を、コンピュータ装置Ｂのホストメモリの指定したアドレスに、マイクロプロセッサを介さずコピーする、ＲＤＭＡ Ｗｒｉｔｅがある。 Further, the above operation includes RDMA Write that copies the contents of the host memory of the computer apparatus A to the designated address of the host memory of the computer apparatus B without using a microprocessor.
図１２は二つのコンピュータ装置間でＲＤＭＡ処理を実施する、本発明に関連するコンピュータシステムの一例を示している。図１２に示すコンピュータシステムにおいて、通信プロトコルとしてはＴＣＰ／ＩＰやＳＣＴＰに限定せず、ｉＷＡＲＰでなくてもよいが、代表例として以下ではｉＷＡＲＰで説明する。 FIG. 12 shows an example of a computer system related to the present invention that performs RDMA processing between two computer devices. In the computer system shown in FIG. 12, the communication protocol is not limited to TCP / IP or SCTP, and may not be iWARP. However, as a representative example, iWARP will be described below.
図１２において、２１，１２１はコンピュータ装置、２１−１，１２１−１はマイクロプロセッサ、２１−２，１２１−２はチップセット回路、２１−３，１２１−３はホストメモリ、２１−４，１２１−４はＲＤＭＡ処理部、２１−５，１２１−５はデータ送受信処理部、１２３は通信回線である。ここでは、コンピュータ装置１２１からコンピュータ装置２１への方向を下り回線、逆方向を上り回線とする。チップセット２１−２，１２１−２は、マイクロプロセッサ２１−１，１２１−１とホストメモリ２１−３，１２１−３、あるいはＲＤＭＡ処理部２１−４，１２１−４を接続するデバイスである。
12, 21 and 121 are computer devices, 21-1 and 121-1 are microprocessors, 21-2 and 121-2 are chipset circuits, 21-3 and 121-3 are host memories, and 21-4 and 121. -4 is an RDMA processing unit, 21-5 and 121-5 are data transmission / reception processing units, and 123 is a communication line. Here, the direction from the
２１−８，１２１−８はアプリケーションプログラム、２１−９，１２１−９はＭＰＩ（Ｍｅｓｓａｇｅ Ｐａｓｓｉｎｇ Ｉｎｔｅｒｆａｃｅ）、２１−１０，１２１−１０はドライバプログラムである。アプリケーションプログラム２１−８，１２１−８は任意のプログラムであるが、他のコンピュータ装置との通信が必要なものとする。ＭＰＩ２１−９，１２１−９は、並列計算用のメッセージ授受用ライブラリであり、並列計算以外であればＭＰＩのかわりにＳｏｃｋｅｔ通信ライブラリとなる。ドライバプログラム２１−１０，１２１−１０は、それぞれＲＤＭＡ処理部２１−４，１２１−４とマイクロプロセッサ２１−１，１２１−１の通信や制御、ＲＤＭＡ処理の一部分を行う。 21-8 and 121-8 are application programs, 21-9 and 121-9 are MPIs (Message Passing Interface), 21-10 and 121-10 are driver programs. Although the application programs 21-8 and 121-8 are arbitrary programs, it is assumed that communication with other computer apparatuses is necessary. MPIs 21-9 and 121-9 are message exchange libraries for parallel computation. If they are not parallel computations, they are socket communication libraries instead of MPI. The driver programs 21-10 and 121-10 perform communication and control of the RDMA processing units 21-4 and 121-4 and the microprocessors 21-1 and 121-1, respectively, and a part of the RDMA processing.
上述したコンピュータ装置１２１とコンピュータ装置２１との間では、ホストメモリ１２１−３の指定アドレスの内容を、ＲＤＭＡ Ｗｒｉｔｅによってホストメモリ２１−３の指定アドレスにコピーする。この場合、アプリケーションプログラム１２１−８から、ホストメモリ１２１−３の任意領域に格納されたデータをコンピュータ装置２１にライトする処理要求が発生すると、ＭＰＩ１２１−９からライト要求メッセージ送信を行い、ドライバプログラム１２１−１０及びチップセット１２１−２経由でＲＤＭＡ処理部１２１−４に、ＲＤＭＡ Ｗｒｉｔｅ要求通知が転送される。ＲＤＭＡ Ｗｒｉｔｅ要求通知には、ホストメモリ１２１−３の何れの領域をコピーするかを示すアドレス情報も含まれる。
Between the
ＲＤＭＡ処理部１２１−４は、チップセット１２１−２経由で、ホストメモリ１２１−３のアドレス情報で指定された領域のデータを読出し、ＲＤＭＡ処理部２１−４に転送する。データ量『ＤＳＩＺＥ』がデータ送受信処理部１２１−５のパケット長『ＰＳＩＺＥ』よりも大きい場合は、複数回のパケット転送によってデータ転送を行う。また、その際のメッセージ（パケットに相当）フォーマットは、ＲＤＭＡ規定によってＲＤＭＡ Ｗｒｉｔｅ、ＲＤＭＡ Ｓｅｎｄ、ＲＤＭＡ Ｒｅａｄ等のオペレーションタイプ毎に定められ、ＲＤＭＡ処理部２１−４はオペレーションタイプを容易に認識可能である。 The RDMA processing unit 121-4 reads the data in the area specified by the address information of the host memory 121-3 via the chip set 121-2 and transfers it to the RDMA processing unit 21-4. When the data amount “DSIZE” is larger than the packet length “PSIZE” of the data transmission / reception processing unit 121-5, data transfer is performed by a plurality of packet transfers. Further, the message (corresponding to packet) format at that time is determined for each operation type such as RDMA Write, RDMA Send, RDMA Read, etc. according to RDMA regulations, and the RDMA processing unit 21-4 can easily recognize the operation type. .
認識の結果、ＲＤＭＡ Ｗｒｉｔｅならば、当該メッセージ中のデータをチップセット２１−２経由でホストメモリ２１−３に書込む。尚、メモリ２１−３へのライトアドレス情報は当該ＲＤＭＡ Ｗｒｉｔｅメッセージに格納されており、これは予め互いのＭＰＩ１２１−９，２１−９間で情報交換を行い、ＲＤＭＡ処理部１２１−４はＭＰＩ１２１−９から通知されている。このＭＰＩのアドレス情報交換方法はＭＰＩ毎に決まり、本発明とは直接的に関係しないためここでは省略する。 If the result of the recognition is RDMA Write, the data in the message is written into the host memory 21-3 via the chipset 21-2. The write address information to the memory 21-3 is stored in the RDMA Write message, which is exchanged in advance between the MPIs 121-9 and 21-9, and the RDMA processing unit 121-4 has the MPI 121- 9 is notified. The MPI address information exchange method is determined for each MPI, and is not directly related to the present invention, so that it is omitted here.
このように、ＲＤＭＡ処理部１２１−４がドライバプログラム１２１−１０からＲＤＭＡ Ｗｒｉｔｅ要求を受信した以降は、マイクロプロセッサ１２１−１，２１−１のどちらも使用せず、ホストメモリ１２１−３の内容をホストメモリ２１−３にコピー可能である。コピー終了後、ＲＤＭＡ処理部２１−４はドライバプログラム２１−１０やＭＰＩ２１−９、アプリケーションプログラム２１−８にデータ引取り要求を発出し、これらはデータコピーされたことを認識して、利用可能となる。 As described above, after the RDMA processing unit 121-4 receives the RDMA Write request from the driver program 121-10, neither of the microprocessors 121-1, 21-1 is used, and the contents of the host memory 121-3 are stored. It can be copied to the host memory 21-3. After the copying is completed, the RDMA processing unit 21-4 issues a data collection request to the driver program 21-10, MPI 21-9, and application program 21-8, which recognizes that the data has been copied and can be used. Become.
次に、ＲＤＭＡ処理では、ＲＤＭＡ Ｗｒｉｔｅ、ＲＤＭＡ Ｒｅａｄ、ＲＤＭＡ Ｒｅｃｅｉｖｅ等のオペレーション完了を、上位レイヤに通知することが規定されている。通知にはＣｏｍｐｌｅｔｉｏｎ Ｑｕｅｕｅ（以下、ＣＱとする）というＲＤＭＡ処理で定義されたキューを用いる。この通知では、ＲＤＭＡ処理で各オペレーションが完了したならばＣＱにオペレーション毎に完了通知を書込み、これをドライバ側が読出し、ＭＰＩやアプリケーション等の上位レイヤに通知する。ＣＱへオペレーション完了を書込むためのトリガは、ｉＷＡＲＰ規定では規定されておらず、実装に依存する。 Next, in the RDMA processing, it is specified that the completion of operations such as RDMA Write, RDMA Read, and RDMA Receive is notified to the upper layer. For the notification, a queue defined by RDMA processing called Completion Queue (hereinafter referred to as CQ) is used. In this notification, if each operation is completed by the RDMA processing, a completion notification is written in the CQ for each operation, and the driver side reads it and notifies the upper layer such as MPI or application. The trigger for writing the operation completion to the CQ is not defined by the iWARP specification and depends on the implementation.
ＲＤＭＡ ＷｒｉｔｅでのＣＱへのライト完了通知トリガの一例を図１２に（１）通信プロトコルのＡＣＫ（Ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ）による方法、（２）ＲＤＭＡ Ｓｅｎｄによる方法として、二種類示す。 An example of a write completion notification trigger to CQ in RDMA Write is shown in FIG. 12 as (1) a method using ACK (Acknowledgement) of the communication protocol and (2) a method using RDMA Send.
図１２（１）に示す方法は、ＲＤＭＡ処理より下位レイヤの通信プロトコルの情報を用いる方法であり、点線で示すように、データ送受信処理部１２１−５で受信する通信プロトコルのＡＣＫ、一例としてＴＣＰを用いる場合には、上り回線のＴＣＰ ＡＣＫをトリガとする。 The method shown in FIG. 12 (1) is a method using information of a communication protocol in a lower layer than the RDMA processing. As shown by a dotted line, an ACK of a communication protocol received by the data transmission / reception processing unit 121-5, for example, TCP Is used, the uplink TCP ACK is used as a trigger.
ＴＣＰ動作では、送信側から受信側へＴＣＰセグメントを正常伝送した際には、受信側からＴＣＰ ＡＣＫを返送し、受信できなかった場合にはＴＣＰ ＡＣＫを返送しない規定がある。送信側では当該ＴＣＰ ＡＣＫが規定時間以内に返送されない場合に、当該ＴＣＰセグメントを再送する。ここでも、データ送受信処理部２１−５は、ＴＣＰセグメントを正常受信した場合に、当該ＴＣＰセグメントに対するＴＣＰ ＡＣＫをコンピュータ装置１２１に返送する。
In the TCP operation, there is a rule that when a TCP segment is normally transmitted from the transmission side to the reception side, a TCP ACK is returned from the reception side, and when the TCP segment is not received, a TCP ACK is not returned. If the TCP ACK is not returned within a specified time, the transmitting side retransmits the TCP segment. Also in this case, when the data transmission / reception processing unit 21-5 normally receives the TCP segment, the data transmission / reception processing unit 21-5 returns a TCP ACK for the TCP segment to the
一方、パケットロスやビット誤りにより正しく受信しない場合には、ＴＣＰ ＡＣＫを返送しない。これにしたがって、コンピュータ装置１２１のＴＣＰ処理回路１２１−５は、ＴＣＰ ＡＣＫによってコンピュータ装置２１のＴＣＰレイヤで正しく受信できたＴＣＰセグメントを、ホストメモリ２１−３にも正しくライトできたとみなす。コピーするメモリ長『ＤＳＩＺＥ』がＴＣＰセグメント長『ＰＳＩＺＥ』よりも大きい場合は、複数回のＴＣＰセグメント転送によりコピーを行う。そして、当該データのコピーに使用した全ＴＣＰセグメントのＴＣＰ ＡＣＫをトリガとして、ＲＤＭＡ処理部１２１−４はライト完了通知を上位レイヤに通知する（ＣＱにライト完了通知を書込む）。
On the other hand, if the packet is not correctly received due to packet loss or bit error, the TCP ACK is not returned. In accordance with this, the TCP processing circuit 121-5 of the
尚、データ送受信処理部１２１−５内のＴＣＰ処理は、ＴＣＰ ＡＣＫが何れのＴＣＰセグメントのＡＣＫかをＴＣＰセグメント内のシーケンス番号から認識しており、ＲＤＭＡ ＷｒｉｔｅメッセージとＴＣＰセグメントとの関連付けを管理しておけば、何れのＲＤＭＡ Ｗｒｉｔｅメッセージがライト完了したのか、容易に判定可能である。 The TCP processing in the data transmission / reception processing unit 121-5 recognizes which TCP segment is the ACK of the TCP ACK from the sequence number in the TCP segment, and manages the association between the RDMA Write message and the TCP segment. Then, it can be easily determined which RDMA Write message has been written.
これに対して、図１２（２）に示す方法は、受信側のコンピュータ装置２１でホストメモリ２１−３にデータが正しく書込まれたことをドライバプログラム２１−１０でチェックし、その結果を用いるものである。 On the other hand, in the method shown in FIG. 12 (2), the driver program 21-10 checks that the data is correctly written in the host memory 21-3 by the receiving side computer device 21, and uses the result. Is.
図１２（２）に示す方法は、アプリケーションプログラム１２１−８からライトする処理要求が発生し、ＲＤＭＡ処理部２１−４がライトデータをホストメモリ２１−３に書込むまでの処理が、図１２（１）に示す方法と同一である。さらに、ドライバプログラム２１−１０にデータ引き取り要求を通知する際に、ｉＷＡＲＰ規定で規定されているＲＤＭＡ Ｗｒｉｔｅメッセージのメッセージ番号ＭＳＮ（Ｍｅｓｓａｇｅ Ｓｅｑｕｅｎｃｅ Ｎｕｍｂｅｒ）もあわせてドライバプログラム２１−１０に通知する。ＭＳＮはＲＤＭＡ処理部１２１−４でメッセージ順にシリアルに付加する番号である。 In the method shown in FIG. 12 (2), the processing until the RDMA processing unit 21-4 writes the write data to the host memory 21-3 when a processing request for writing is generated from the application program 121-8 is shown in FIG. This is the same as the method shown in 1). Further, when notifying the driver program 21-10 of the data collection request, the driver program 21-10 is also notified of the message number MSN (Message Sequence Number) of the RDMA Write message defined by the iWARP regulations. MSN is a number added serially in the order of messages by the RDMA processing unit 121-4.
ドライバプログラム２１−１０は、データ引取り要求を受けて、ホストメモリ２１−３内の該当するメッセージのＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）チェック等のデータ確認を行い、当該データ確認結果をチップセット回路２１−２経由でＲＤＭＡ処理部２１−４に通知する。その際、ドライバプログラム２１−１０はデータ確認したメッセージのＭＳＮもあわせてＲＤＭＡ処理部２１−４に通知する。ＲＤＭＡ処理部２１−４は、上り回線にて、ＲＤＭＡ Ｓｅｎｄメッセージを用いて、当該データ確認結果（ライト完了通知）とＭＳＮとをＲＤＭＡ処理部１２１−４に通知する。 The driver program 21-10 receives the data collection request, performs data confirmation such as CRC (Cyclic Redundancy Check) check of the corresponding message in the host memory 21-3, and sends the data confirmation result to the chipset circuit 21- 2 to the RDMA processing unit 21-4. At this time, the driver program 21-10 also notifies the RDMA processing unit 21-4 of the MSN of the message whose data has been confirmed. The RDMA processing unit 21-4 notifies the RDMA processing unit 121-4 of the data confirmation result (write completion notification) and the MSN using the RDMA Send message on the uplink.
ＲＤＭＡ処理部１２１−４は受信ＭＳＮ番号より、何れのＲＤＭＡ Ｗｒｉｔｅメッセージに対するライト完了通知かを識別可能である。ＲＤＭＡ処理部１２１−４は、当該ＲＤＭＡ Ｓｅｎｄによるライト完了を受信したならば、正しくライトが完了したものと判断し、ＣＱ経由でライト完了を上位レイヤに通知する。 The RDMA processing unit 121-4 can identify which RDMA Write message is a write completion notification from the received MSN number. If the RDMA processing unit 121-4 receives a write completion by the RDMA Send, the RDMA processing unit 121-4 determines that the write is correctly completed, and notifies the upper layer of the write completion via CQ.
図１２（２）に示す例では、図１２（１）に示す方法のように、通信プロトコルのＡＣＫのみではなく、実際にホストメモリ２１−３まで確認する方式であり、金融系メッセージのように、より確実性を求める場合に適する。但し、ドライバプログラム２１−１０でのデータ確認時間やＲＤＭＡ Ｓｅｎｄ時間が必要のため、コンピュータ装置１２１の上位レイヤがライト完了を得るまで、図１２（１）に示す方法よりも時間がかかるほか、ドライバプログラム２１−１０でのデータ確認によって、マイクロプロセッサ２１−１の負荷は上昇するという特長も持つ。
In the example shown in FIG. 12 (2), as in the method shown in FIG. 12 (1), not only the ACK of the communication protocol but also the system that actually confirms the host memory 21-3. It is suitable when more certainty is required. However, since the data confirmation time and RDMA Send time in the driver program 21-10 are required, it takes more time than the method shown in FIG. 12 (1) until the upper layer of the
上述のＲＤＭＡでは、コンピュータ間通信遅延が性能に影響を与える。特に並列計算等では、ＲＤＭＡの転送遅延が性能に大きく影響するため、転送遅延が小さいことが望ましい。 In the above RDMA, communication delay between computers affects performance. In particular, in parallel computing or the like, it is desirable that the transfer delay be small because the transfer delay of RDMA greatly affects the performance.
図４においては、ＲＤＭＡ処理を有するコンピュータ装置に本発明を適用し、ＲＤＭＡ『転送遅延』最適化を図るコンピュータ装置５０の構成を示している。図４の右側が回線１〜回線Ｎであり、ここでは左から右方向へのパケット・フレームの流れを下り回線並びに送信側と呼び、右から左方向へのフレーム・パケットの流れを上り回線並びに受信側と呼ぶものとする。
FIG. 4 shows a configuration of a
コンピュータ装置５０は、マイクロプロセッサ５１と、チップセット回路５２と、ホストメモリ５３と、ＲＤＭＡ処理部５４と、データ送受信処理部５５とを有している。データ送受信処理部５５は、その内部に、パケット処理部４１と、分離部４２と、遅延測定パケット挿入部４３−１〜４３−Ｎと、送信器４４−１〜４４−Ｎと、受信器４７−１〜４７−Ｎと、遅延測定パケット抽出部４８−１〜４８−Ｎと、多重部４９と、回線情報テーブル５６と、使用回線選択部５７とを有している。
The
ＲＤＭＡ処理部５４の出力帯域は、回線１本分以上の帯域を持つものとする。また、ホストメモリ５３にデータが正しく書込まれたことを確認する方式として、図１２（１）に示す方法のように通信プロトコルのＡＣＫを用いる場合とする。
The output bandwidth of the
尚、ＩＥＥＥ８０２．３ａｄのリンク・アグリゲーションならば、パケット処理部４１は、ＴＣＰ処理、ＳＣＴＰ処理、ＩＰ処理を行う。また、分離部４２及び多重部４９はリンク・アグリゲーション副層、送信器４４−１〜４４−ＮはＭＡＣ層処理及びＰＨＹ層処理の送信側、受信器４７−１〜４７−ＮはＭＡＣ層処理及びＰＨＹ層処理の受信側となる。
Note that in the case of IEEE 802.3ad link aggregation, the
さらに、ＩＥＥＥ８０２．３委員会のＨＳＳＧの方式ならば、パケット処理部４１は、ＴＣＰ処理、ＳＣＴＰ処理、ＩＰ処理等、及びイーサネット（登録商標）ＭＡＣ層処理を行う。分離部４２では、イーサネット（登録商標）ＭＡＣフレームを一定バイト長に区切り、回線１〜回線Ｎに振り分ける。送信器４４−１〜４４−Ｎはイーサネット（登録商標）ＰＨＹ層処理の送信側である。
Further, in the case of the HSSG system of the IEEE 802.3 committee, the
同じく、受信器４７−１〜４７−Ｎはイーサネット（登録商標）ＰＨＹ層処理の受信側、多重部４９は一定バイト長に区切られたイーサネット（登録商標）フレームの多重・復元を行う。ＩＥＥＥ８０２．３委員会のＨＳＳＧの方式のように回線１〜回線Ｎにバイトで振分けを行う場合、多重部４９では、回線１〜回線Ｎの位相調整による元のフレームの復元が必要である。
Similarly, the receivers 47-1 to 47-N receive the Ethernet (registered trademark) PHY layer processing, and the multiplexing
本実施例では、遅延測定パケット抽出部４８−１〜４８−Ｎから、下り各回線の伝送路遅延『ＲＴＴ（ｋ）』（１≦ｋ≦Ｎ）が回線情報テーブル５６に入力される構成とする。ここで、ＲＴＴ（ｋ）（１≦ｋ≦Ｎ）は、回線毎のラウンドトリップ遅延である。図１に示すように、下り回線片方向の伝送路遅延ＴＤＬＹ（ｋ）ではなく、ラウンドトリップ遅延ＲＴＴ（ｋ）とする理由は、下り回線でＴＣＰデータグラムが転送されて、そのＡＣＫが上り回線で転送されてくる遅延が短いことが重要なためである。 In this embodiment, the delay measurement packet extraction units 48-1 to 48 -N input the transmission line delay “RTT (k)” (1 ≦ k ≦ N) of each downlink to the line information table 56. To do. Here, RTT (k) (1 ≦ k ≦ N) is a round trip delay for each line. As shown in FIG. 1, the reason why the round trip delay RTT (k) is used instead of the one-way transmission line delay TDLY (k) is that the TCP datagram is transferred on the downlink and the ACK is transmitted on the uplink. This is because it is important that the delay that is transferred in the network is short.
また、使用回線選択部５７には、パケット処理部４１から、ＲＤＭＡ Ｗｒｉｔｅ時のメモリコピー領域サイズ、すなわちデータ量情報『ＤＳＩＺＥ』が入力される構成とする。『ＤＳＩＺＥ』は、ＲＤＭＡ処理部５４から転送されるものとする。使用回線選択部５７は、回線情報テーブル５６に対してリード・ライト可能な構成とする。さらに、使用回線選択部５７から分離部５２には、使用回線を指定する『使用回線情報』を出力する構成とする。
Also, the use
尚、遅延測定パケット抽出部４８−１〜４８−Ｎは、下り回線側の遅延測定パケット挿入部４３−１〜４３−Ｎが発出し、対向コンピュータ装置（図示せず）から上り回線で折り返してきた回線毎の遅延測定パケットの到着時刻、すなわちＲＴＴ（ｋ）を測定する。また、遅延測定パケット抽出部４８−１〜４８−Ｎは、遅延測定パケット挿入部４３−１〜４３−Ｎに対して、対向コンピュータ装置が発出した上り回線側の遅延測定パケットを転送して折り返す。 The delay measurement packet extraction units 48-1 to 48-N are issued from the delay measurement packet insertion units 43-1 to 43-N on the downlink side, and are returned on the uplink from the opposite computer device (not shown). The arrival time of the delay measurement packet for each line, that is, RTT (k) is measured. Also, the delay measurement packet extraction units 48-1 to 48-N transfer and return the uplink delay measurement packets issued by the opposite computer apparatus to the delay measurement packet insertion units 43-1 to 43-N. .
さらに、対向コンピュータ装置には、上記と同様の構成によって、下り回線毎の遅延測定パケットを、上り回線を用いて遅延測定パケット抽出部４８−１〜４８−Ｎに返送する構成とする。 Further, the counter computer apparatus is configured to return the delay measurement packet for each downlink to the delay measurement packet extraction units 48-1 to 48-N using the uplink by the same configuration as described above.
図５は図４の回線情報テーブル５６の構成例を示す図である。図５において、回線情報テーブル５６は、回線ｋ（１≦ｋ≦Ｎ）毎に、当該パケット送出に使用する回線とするか否かを示す『使用回線情報』を持つ。ここでは、『使用回線情報』値が‘１’ならば使用、‘０’ならば未使用と定義するが、逆でもよい。また、回線情報テーブル５６は、回線毎にラウンドトリップ遅延『ＲＴＴ（ｋ）』を保持する構成とする。 FIG. 5 is a diagram showing a configuration example of the line information table 56 of FIG. In FIG. 5, the line information table 56 has “used line information” for each line k (1 ≦ k ≦ N) indicating whether the line is used for sending the packet. Here, if the “used line information” value is “1”, it is defined as being used, and if it is “0”, it is defined as unused. The line information table 56 holds a round trip delay “RTT (k)” for each line.
図６は図４の使用回線選択部４７の処理動作を示すフローチャートである。これら図４〜図６を参照して本発明の第２の実施例によるコンピュータ装置５０の動作について説明する。尚、図６に示す処理動作はコンピュータ装置５０がコンピュータにて実行可能なプログラムを実行することでも実現可能である。
FIG. 6 is a flowchart showing the processing operation of the used
データ送受信処理部５５では、遅延測定パケット挿入部４３−１〜４３−Ｎにて、送信パケットがないタイミングを用いて、それぞれ一回、もしくは一定間隔毎に遅延測定パケットを発出する。また、データ送受信処理部５５では、対向コンピュータ装置から折り返された当該遅延測定パケットによって、遅延測定パケット抽出部４８−１〜４８−Ｎでラウンドトリップ遅延『ＲＴＴ（ｋ）』（１≦ｋ≦Ｎ）を測定し、そのラウンドトリップ遅延『ＲＴＴ（ｋ）』を回線情報テーブル５６に保持する。
In the data transmission /
ＲＤＭＡ処理部５４がＲＤＭＡ Ｗｒｉｔｅによってメモリ領域コピーを開始すると、パケット処理部４１は、ＲＤＭＡ処理部５４よりそのメモリ領域サイズ、すなわちデータ量情報『ＤＳＩＺＥ』を受取り、『ＤＳＩＺＥ』を使用回線選択部５７に転送する。使用回線選択部５７は、当該データ量情報『ＤＳＩＺＥ』と回線情報テーブル５６とを用いて、図６に示す方法で、使用回線を決定する。この使用回線の決定動作を図６を参照して説明する。
When the
まず、スタート後（図６ステップＳ２１）、使用回線選択部５７は、回線情報テーブル５６の回線１〜回線Ｎの『使用回線情報』領域に‘１’をライトし（図６ステップＳ２２）、内部変数にて、使用回線数を表す『Ｌ』＝Ｎとする（図６ステップＳ２３）。そして、使用回線選択部５７は、回線情報テーブル５６の全回線１〜回線Ｎのラウンドトリップ遅延『ＲＴＴ（ｋ）』から、遅延最大の回線『ｋ』＝『Ｍ』を検索する（図６ステップＳ２４）。ここで、『ｋ』，『Ｍ』とも１以上、Ｎ以下の正の整数である。
First, after starting (step S21 in FIG. 6), the used
この状態で、使用回線選択部５７は、パケット処理部４１からのデータ量情報『ＤＳＩＺＥ』の入力を待つ（図６ステップＳ２５）。『ＤＳＩＺＥ』が入力されると、使用回線選択部５７は、転送遅延『ＬＴＣ』を、
転送遅延『ＬＴＣ』
＝『送信遅延』＋『ラウンドトリップ遅延 最大値』
＝｛ＤＳＩＺＥ÷（Ｌ×Ｒ）｝＋ＲＴＴ（Ｍ） ・・・（３）
によって算出する（図６ステップＳ２６）。ここで、『ＬＴＣ』は使用回線選択部５７の内部変数、『Ｒ』は一回線あたりの伝送速度である。また、送信遅延は、『ＤＳＩＺＥ』のデータを、Ｌ本分の回線帯域で送出する際に必要な時間である。
In this state, the used
Transfer delay "LTC"
= "Transmission delay" + "Round trip delay maximum"
= {DSIZE ÷ (L × R)} + RTT (M) (3)
(Step S26 in FIG. 6). Here, “LTC” is an internal variable of the used
次に、使用回線選択部５７は、回線Ｍを使用しない場合の転送遅延『ＬＴＣ’』を算出する。『ＬＴＣ’』も使用回線選択部５７で使用する内部変数である。まず、使用回線選択部５７は、回線情報テーブル５６の回線番号『Ｍ』の『使用回線情報』領域に‘０’を書込み（図６ステップＳ２７）、『Ｌ』から１を減算する（図６ステップＳ２８）。この状態で、使用回線選択部５７は、回線情報テーブル５６の『使用回線領域』＝‘１’の回線中から『ＲＴＴ（ｋ）』が最大の回線『ｋ』＝『Ｍ’』を検索する（図６ステップＳ２９）。ここで、『Ｍ’』は１以上、Ｎ以下の正の整数である。
Next, the used
この状態で、使用回線選択部５７は、回線Ｍを使用しない場合の転送遅延『ＬＴＣ’』を、
転送遅延『ＬＴＣ’』
＝『送信遅延』＋『ラウンドトリップ遅延 最大値』
＝｛ＰＳＩＺＥ÷（Ｌ×Ｒ）｝＋ＲＴＴ（Ｍ’） ・・・（４）
によって算出する（図６ステップＳ３０）。
In this state, the
Transfer delay “LTC '”
= "Transmission delay" + "Round trip delay maximum"
= {PSIZE ÷ (L × R)} + RTT (M ′) (4)
(Step S30 in FIG. 6).
そして、使用回線選択部５７は、『ＬＴＣ』と『ＬＴＣ’』との大小比較を行う（図６ステップＳ３１）。『ＬＴＣ’』＜『ＬＴＣ』ならば［図６ステップＳ３１／Ｙ（ＹＥＳ）］、回線Ｍを使用しない方が『転送遅延』が短縮される。そのため、使用回線選択部５７は、『ＬＴＣ』に『ＬＴＣ’』を代入し（図６ステップＳ３２）、また、使用回線中で転送遅延『ＬＴＣ』最大の回線番号『Ｍ』に『Ｍ’』を代入する（図６ステップＳ３３）。尚、使用回線選択部５７は、使用回線数『Ｌ』＝１ならば［図６ステップＳ３４／Ｙ（ＹＥＳ）］、ステップＳ３７に遷移するが、『Ｌ＞１』ならば［図６ステップＳ３４／Ｎ（ＮＯ）］、ステップＳ２７に戻る。
Then, the used
使用回線選択部５７は、ステップＳ３１で、『ＬＴＣ’』≧『ＬＴＣ』ならば［図６ステップＳ３１／Ｎ（ＮＯ）］、回線Ｍを用いる方が『転送遅延』が短縮されるため、回線情報テーブル５６の回線番号『Ｍ』の『使用回線情報』領域を‘１’に戻す（図６ステップＳ３５）。また、使用回線選択部５７は、１減算していた『Ｌ』にも１を加算して、元に戻す（図６ステップＳ３６）。そして、使用回線選択部５７は、回線数『Ｌ』を用いた場合が『転送遅延』最短であると判断し、回線情報テーブル５６の『使用回線領域』を、『使用回線情報』として分離部４２に出力する。その後、ステップＳ２２に戻る。
If “LTC ′” ≧ “LTC” in step S31 [step S31 / N (NO) in FIG. 6], the used
データ量『ＤＳＩＺＥ』が、パケット処理部４１が発出するパケット長『ＰＳＩＺＥ』よりも大きい場合、パケット処理部４１は、複数回のパケット転送により『ＤＳＩＺＥ』長のデータ転送を行う。そして、分離部４２は、使用回線選択部５７からの『使用回線情報』に基づき、パケットを回線１〜回線Ｎのうち『使用回線情報』＝‘１’のものに振り分ける。受信側では、『使用回線情報』＝‘１’の回線を用いて転送されたパケット、もしくは一定バイト長のデータを多重部４９で多重してパケット処理部４１に転送し、さらにＲＤＭＡ処理部５４に転送する。
When the data amount “DSIZE” is larger than the packet length “PSIZE” issued by the
これによって、本実施例では、コンピュータ装置間で、経路が異なる複数の回線を用いてデータ転送を行う場合に、転送遅延『ＬＴＣ』を短縮することができる。 As a result, in this embodiment, when data transfer is performed using a plurality of lines having different paths between computer apparatuses, the transfer delay “LTC” can be shortened.
尚、本実施例における使用回線選択部５７の上記の処理動作は、図１２（１）に示す方法の場合の動作であるが、図１２（２）に示す方法を用いた場合には、ＲＴＴ（ｋ）ではなく、図１と同様に、下り回線の伝送路遅延ＴＤＬＹ（ｋ）を用い、その動作は図１と同様のため、説明を省略する。これら処理は、ディジタル論理回路によるハードウェア処理またはＣＰＵやＤＳＰによるソフトウェア処理にて実現することができる。
The above-described processing operation of the used
図７は本発明の第３の実施例によるデータ処理装置の構成例を示すブロック図である。図７においては、データを複数のアンテナを用いて転送を行うＭＩＭＯ（Ｍｕｌｔｉ−Ｉｎｐｕｔ Ｍｕｌｔｉ−Ｏｕｔｐｕｔ）装置に本発明の技術を適用する例を示している。 FIG. 7 is a block diagram showing a configuration example of a data processing apparatus according to the third embodiment of the present invention. FIG. 7 shows an example in which the technique of the present invention is applied to a MIMO (Multi-Input Multi-Output) apparatus that transfers data using a plurality of antennas.
図１３は本発明に関連するＭＩＭＯ伝送技術を用いた無線伝送装置間通信の一例を示している。図１３において、３５，１３５は無線伝送装置であり、これは、無線移動局と無線基地局、あるいは無線移動局同士であってもよい。３１，１３１はパケット処理部、３２，１３２は分離部、３４−１〜３４−Ｎ，１３４−１〜１３４−Ｎはベースバンド送信器、３６，１３６はＲＦ送受信器、３０−１〜３０−Ｎ，１３０−１〜１３０−Ｎは送受信アンテナ、３８，１３８はＭＩＭＯ分離回路、３７−１〜３７−Ｎ，１３７−１〜１３７−Ｎはベースバンド受信器、３９，１３９は多重部である。
FIG. 13 shows an example of communication between radio transmission apparatuses using the MIMO transmission technique related to the present invention. In FIG. 13,
無線伝送装置１３５を送信側とする。パケット処理部１３１はＴＣＰ処理やＵＤＰ処理及びＩＰ処理等とする。そこを流れるトラヒックは、１つのアンテナで送受信可能な帯域以上とする。そこで、分離部１３２で複数のアンテナに分離し、ベースバンド処理部１３４−１〜１３４−Ｎでベースバンド処理を行った後、ＲＦ送受信器１３６から複数の送受信アンテナ１３０−１〜１３０−Ｎによって送信する。尚、ベースバンド処理とは、再送制御や誤り制御等である。
The
受信側の無線伝送装置３５では、送受信アンテナ３０−１〜３０−Ｎで信号を受信し、ＲＦ送受信器３６で復調を行うが、その出力には送受信アンテナ１３０−１〜１３０−Ｎが混在している。それらの信号から、送信アンテナ毎の成分を取出し、ベースバンド送信器１３４−１〜１３４−Ｎの出力相当の信号に分離を行う技術がＭＩＭＯ分離技術である。そして、ベースバンド受信器３７−１〜３７−Ｎでベースバンド処理を行った後に、多重器３９で多重し、パケット処理部３１でＩＰ処理、ＴＣＰ処理、ＵＤＰ処理等を行う。
In the
このように、無線区間で混在した複数のアンテナの信号をＭＩＭＯ分離技術で送信アンテナ毎に分離することから、これは図１等に示す回線１〜回線Ｎを用いて、より広帯域な通信を実現する技術と等しい。
As described above, since signals of a plurality of antennas mixed in the radio section are separated for each transmission antenna by the MIMO separation technology, this realizes wider bandwidth communication using the
図７においては、本発明による『転送遅延』最適化を図る回線選択制御方法を有するデータ送受信無線装置７５の構成を示している。図７の右側がＮ本の送受信アンテナ８１−１〜８１−Ｎであり、ここでは左から右方向へのパケット・フレームの流れを下り回線並びに送信側と呼び、右から左方向へのフレーム・パケットの流れを上り回線並びに受信側と呼ぶものとする。
FIG. 7 shows a configuration of a data transmission /
データ送受信無線装置７５は、無線移動局と無線基地局との何れであってもよく、パケット処理部７１と、分離部７２と、遅延測定パケット挿入部７３−１〜７３−Ｎと、ベースバンド送信器７４−１〜７４−Ｎと、ＲＦ送受信器７６と、送受信アンテナ８１−１〜８１−Ｎと、ＭＩＭＯ分離回路８２と、ベースバンド受信器７７−１〜７７−Ｎと、遅延測定パケット抽出部７８−１〜７８−Ｎと、多重部７９と、回線情報テーブル８６と、使用回線選択部８７とを有する構成とする。
The data transmission /
パケット処理部７１は、ＴＣＰ処理、ＵＤＰ処理、ＩＰ処理を行う。分離部７２及び多重部７９はパケット毎の分離多重を行い、分離部７２はパケットを一定バイト長に区切り、ベースバンド送信器７４−１〜７４−Ｎに振り分ける。ベースバンド送信器７４−１〜７４−Ｎは、再送処理や誤り訂正処理の送信側である。同じく、ベースバンド受信器７７−１〜７７−Ｎは再送処理や誤り訂正処理の受信側である。多重部７９は分離されたパケットの多重・復元を行う。
The
本実施例では、遅延測定パケット抽出部７８−１〜７８−Ｎから、下り各回線の伝送路遅延『ＴＤＬＹ（ｋ）』（１≦ｋ≦Ｎ）が回線情報テーブル８６に入力される構成とする。また、使用回線選択部８７には、パケット処理部７１から入力パケット毎のパケット長情報『ＰＳＩＺＥ』が入力される構成とし、使用回線選択部８７は、回線情報テーブル８６に対してリード・ライト可能な構成とする。また、本実施例では、使用回線選択部８７から分離部８２に、使用回線を指定する『使用回線情報』を出力する構成とする。
In this embodiment, the delay measurement packet extraction units 78-1 to 78 -N input the transmission line delay “TDLY (k)” (1 ≦ k ≦ N) of each downlink to the line information table 86. To do. Further, the used
尚、遅延測定パケット抽出部７８−１〜７８−Ｎでは、上り回線で対向無線伝送装置（図示せず）が発出する遅延測定パケットの到着時刻を計測し、これを遅延測定パケット挿入部７３−１〜７３−Ｎにパケット情報として転送し、対向無線伝送装置に上りアンテナ毎の伝送路遅延『ＴＤＬＹ（ｋ）』（１≦ｋ≦Ｎ）を返送可能としてもよい。また、対向無線伝送装置には、上記と同様の構成によって、下りアンテナ毎の伝送路遅延『ＴＤＬＹ（ｋ）』（１≦ｋ≦Ｎ）を、上り回線を用いて遅延測定パケット抽出部８−１〜８−Ｎに返送する構成とする。 The delay measurement packet extraction units 78-1 to 78-N measure the arrival time of the delay measurement packet issued by the opposite radio transmission apparatus (not shown) on the uplink, and use this as the delay measurement packet insertion unit 73- 1 to 73 -N may be transferred as packet information, and the transmission path delay “TDLY (k)” (1 ≦ k ≦ N) for each uplink antenna may be returned to the opposite radio transmission apparatus. In the opposite radio transmission apparatus, the transmission line delay “TDLY (k)” (1 ≦ k ≦ N) for each downlink antenna is set to the delay measurement packet extraction unit 8- It is set as the structure returned to 1-8-N.
回線情報テーブル８６は、図２に示す回線情報テーブル１６と同様の構成であるが、回線情報テーブル１６における回線番号の代わりに、送受信アンテナ８１−１〜８１−Ｎの番号（アンテナ番号）を使用している。 The line information table 86 has the same configuration as the line information table 16 shown in FIG. 2, but uses the numbers (antenna numbers) of the transmission / reception antennas 81-1 to 81-N instead of the line numbers in the line information table 16. is doing.
図８は図７の使用回線選択部８７の処理動作を示すフローチャートである。これら図７及び図８を参照して本発明の第３の実施例によるデータ送受信無線装置７５の動作について説明する。尚、図８に示す処理動作はデータ送受信無線装置７５内で、コンピュータにて実行可能なプログラムを実行することでも実現可能である。
FIG. 8 is a flowchart showing the processing operation of the used
データ送受信無線装置７５では、遅延測定パケット挿入部７３−１〜７３−Ｎより、送信パケットがないタイミングを用いて、それぞれ一回、もしくは一定間隔毎に遅延測定パケットを発出する。対向無線伝送装置よりその遅延測定パケットに対する伝送路遅延『ＴＤＬＹ（ｋ）』（１≦ｋ≦Ｎ）が返送されてくると、その伝送路遅延『ＴＤＬＹ（ｋ）』を回線情報テーブル８６に保持する。
In the data transmission /
図示せぬデータ生成・終端部がパケット長『ＰＳＩＺＥ』のパケットを出力すると、パケット処理部７１は、そのＴＣＰヘッダ等からパケット長情報『ＰＳＩＺＥ』を読出して使用回線選択部８７に転送する。使用回線選択部８７は、該パケット長情報『ＰＳＩＺＥ』と回線情報テーブル８６とを用いて、図８に示す方法で、使用アンテナを決定する。この使用アンテナの決定動作を図８を参照して説明する。
When a data generation / termination unit (not shown) outputs a packet having the packet length “PSIZE”, the
まず、スタート後（図８ステップＳ４１）、使用回線選択部８７は、回線情報テーブル８６の送受信アンテナ８０−１〜８０−Ｎの『使用回線情報』領域に‘１’をライトし（図８ステップＳ４２）、内部変数にて、使用回線（アンテナ）数を表す『Ｌ』＝Ｎとする（図８ステップＳ４３）。そして、使用回線選択部８７は、回線情報テーブル８６の送受信アンテナ８０−１〜８０−Ｎの伝送路遅延『ＴＤＬＹ（ｋ）』から、遅延最大の送受信アンテナ８１−Ｍを検索する（図８ステップＳ４４）。ここで、『Ｍ』は１以上、Ｎ以下の正の整数である。
First, after starting (step S41 in FIG. 8), the used
この状態で、使用回線選択部８７は、パケット処理部７１からのパケット長情報『ＰＳＩＺＥ』の入力を待つ（図８ステップＳ４５）。『ＰＳＩＺＥ』が入力されると、使用回線選択部８７は、転送遅延『ＬＴＣ』を、
転送遅延『ＬＴＣ』
＝『送信遅延』＋『伝送路遅延 最大値』
＝｛ＰＳＩＺＥ÷（Ｌ×Ｒ）｝＋ＴＤＬＹ（Ｍ） ・・・（５）
によって算出する（図８ステップＳ４６）。ここで、『ＬＴＣ』は使用回線選択部８７の内部変数、『Ｒ』は一回線あたりの伝送速度である。また、送信遅延は、『ＰＳＩＺＥ』のパケットを、Ｌ本分の回線帯域で送出する際に必要な時間である。
In this state, the used
Transfer delay "LTC"
= “Transmission delay” + “Maximum transmission line delay”
= {PSIZE / (L × R)} + TDLY (M) (5)
(Step S46 in FIG. 8). Here, “LTC” is an internal variable of the used
次に、使用回線選択部８７は、送受信アンテナ８１−Ｍを使用しない場合の転送遅延『ＬＴＣ’』を算出する。『ＬＴＣ’』も使用回線選択部８７で使用する内部変数である。まず、使用回線選択部８７は、回線情報テーブル８６の送受信アンテナ８１−Ｍの『使用回線情報』領域に‘０’を書込み（図８ステップＳ４７）、『Ｌ』から１を減算する（図８ステップＳ４８）。この状態で、使用回線選択部８７は、回線情報テーブル８６の『使用回線領域』＝‘１’の回線中から『ＴＤＬＹ（ｋ）』が最大の送受信アンテナ８１−Ｍ’を検索する（図８ステップＳ４９）。ここで、『Ｍ’』は１以上、Ｎ以下の正の整数である。
Next, the used
この状態で、使用回線選択部８７は、送受信アンテナ８１−Ｍを使用しない場合の転送遅延『ＬＴＣ’』を、
転送遅延『ＬＴＣ’』
＝『送信遅延』＋『伝送路遅延 最大値』
＝｛ＰＳＩＺＥ÷（Ｌ×Ｒ）｝＋ＴＤＬＹ（Ｍ’） ・・・（６）
によって算出する（図８ステップＳ５０）。
In this state, the used
Transfer delay “LTC '”
= “Transmission delay” + “Maximum transmission line delay”
= {PSIZE ÷ (L × R)} + TDLY (M ′) (6)
(Step S50 in FIG. 8).
そして、使用回線選択部８７は、『ＬＴＣ』と『ＬＴＣ’』との大小比較を行う（図８ステップＳ５１）。『ＬＴＣ’』＜『ＬＴＣ』ならば［図８ステップＳ５１／Ｙ（ＹＥＳ）］、送受信アンテナ８１−Ｍを使用しない方が『転送遅延』が短縮される。そのため、使用回線選択部８７は、『ＬＴＣ』に『ＬＴＣ’』を代入し（図８ステップＳ５２）、また、使用アンテナ中で転送遅延『ＬＴＣ』最大のアンテナ番号『Ｍ』に『Ｍ’』を代入する（図８ステップＳ５３）。尚、使用回線選択部８７は、使用回線（アンテナ）数『Ｌ』＝１ならば［図８ステップＳ５４／Ｙ（ＹＥＳ）］、ステップＳ５７に遷移するが、『Ｌ＞１』ならば［図８ステップＳ５４／Ｎ（ＮＯ）］、ステップＳ４７に戻る。
Then, the used
ステップＳ５１で、『ＬＴＣ’』≧『ＬＴＣ』ならば［図８ステップＳ５１／Ｎ（ＮＯ）］、回線Ｍを用いる方が『転送遅延』が短縮される。そのため、使用回線選択部８７は、回線情報テーブル８６の回線番号『Ｍ』の『使用回線情報』領域を‘１’に戻し（図８ステップＳ５５）、１減算していた『Ｌ』にも１を加算して、元に戻す（図８ステップＳ５６）。そして、使用回線選択部８７は、アンテナ数『Ｌ』を用いた場合が『転送遅延』最短であると判断し、回線情報テーブル８６の『使用回線領域』を、『使用回線情報』として分離部７２に出力する。その後、使用回線選択部８７は、ステップＳ４２の処理に戻る。
If “LTC ′” ≧ “LTC” in step S51 [FIG. 8, step S51 / N (NO)], the “transfer delay” is shortened by using the line M. Therefore, the used
分離部７２は、使用回線選択部８７からの『使用回線情報』に基づき、パケットを送受信アンテナ８１−１〜８１−Ｎのうち『使用回線情報』＝‘１’のものに振り分ける。受信側では、ＭＩＭＯ分離回路８２の『使用回線情報』＝‘１’相当の送受信アンテナ８１−１〜８１−Ｎの出力パケット、もしくは一定バイト長のデータを多重し、パケット処理部７１に転送し、さらにデータ生成・終端部に転送する。
Based on the “used line information” from the used
尚、本実施例においても、片方向の伝送路遅延ＴＤＬＹ（ｋ）ではなく、ラウンドトリップ遅延ＲＴＴ（ｋ）を用いる方式としてもよい。また、上述した使用回線選択部８７の処理は、ディジタル論理回路によるハードウェア処理またはＣＰＵやＤＳＰによるソフトウェア処理のどちらとしてもよい。
In this embodiment as well, a system using the round trip delay RTT (k) instead of the one-way transmission line delay TDLY (k) may be used. Further, the processing of the used
このように、本発明では、データ処理装置間、コンピュータ装置間、データ送受信無線装置間等で、経路が異なる複数の光ファイバやＷＤＭ、及びアンテナ等の複数の回線を用いて、パケット転送あるいはデータ転送を行う場合の転送遅延『ＬＴＣ』を短縮することができる。その理由は、図９に示すように、ある帯域の元でパケット送信もしくはデータ送信をするために必要な『送信遅延』と、『伝送路遅延』との和を最小化する回線数を判定し、その回線を用いてパケット転送・データ転送を行うためである。つまり、本発明では、回線数最大値Ｎから１ずつ回線数を減らした場合の転送遅延『ＬＴＣ』＝『送信遅延』＋『伝送路遅延最大値』を順次算出することで、それが最小値となる回線数及び回線番号を特定することができる。 As described above, according to the present invention, packet transfer or data transmission is performed using a plurality of lines such as a plurality of optical fibers, WDMs, and antennas having different paths between data processing apparatuses, between computer apparatuses, between data transmission / reception wireless apparatuses, and the like. The transfer delay “LTC” when performing the transfer can be shortened. As shown in FIG. 9, the reason is to determine the number of lines that minimizes the sum of “transmission delay” and “transmission path delay” necessary for packet transmission or data transmission under a certain band. This is because packet transfer and data transfer are performed using the line. That is, according to the present invention, the transfer delay “LTC” = “transmission delay” + “maximum transmission line delay value” when the number of lines is reduced by one from the maximum number N of lines is sequentially calculated to obtain the minimum value. The number of lines and the line number can be specified.
これによって、本発明では、ＬＡＮや広域網等、コンピュータ装置やストレージ装置等でリアルタイムデータや大容量データを転送する場合の遅延特性、並びに並列計算等を行うコンピュータ装置の並列演算性能を向上することができるというメリットを有する。尚、本発明では、上記の説明において、データとして記しているが、これはデータを格納したパケット、もしくはフレームであってもよい。 As a result, the present invention improves the delay characteristics when transferring real-time data or large-capacity data in a computer device or storage device such as a LAN or a wide area network, and the parallel computing performance of a computer device that performs parallel computation or the like. Has the advantage of being able to In the present invention, in the above description, it is described as data. However, this may be a packet or frame storing data.
また、本発明では、光ファイバやＷＤＭ等の有線回線を用いる場合のみでなく、複数のアンテナを用いてデータ転送を行うＭＩＭＯ分離技術対応の無線伝送装置において、リアルタイムトラヒック転送特性が改善可能になるというメリットも有する。 In addition, in the present invention, real-time traffic transfer characteristics can be improved not only in the case of using a wired line such as an optical fiber or WDM, but also in a wireless transmission device that supports MIMO separation technology that performs data transfer using a plurality of antennas. It also has the merit.
１，４１，７１ パケット処理部
２，４２，７２ 分離部
３−１〜３−Ｎ，
４３−１〜４３−Ｎ，
７３−１〜７３−Ｎ 遅延測定パケット挿入部
４−１〜４−Ｎ，
４４−１〜４４−Ｎ 送信器
７−１〜７−Ｎ，
４７−１〜４７−Ｎ 受信器
８−１〜８−Ｎ，
４８−１〜４８−Ｎ，
７８−１〜７８−Ｎ 遅延測定パケット抽出部
９，４９、７９ 多重部
１０ データ処理装置
１１ データ生成・終端部
１５，５５ データ送受信処理部
１６，５６，８６ 回線情報テーブル
１７，５７，８７ 使用回線選択部
５０ コンピュータ装置
５１ マイクロプロセッサ
５２ チップセット回路
５３ ホストメモリ
５４ ＲＤＭＡ処理部
７４−１〜７４−Ｎ ベースバンド送信器
７５ データ送受信無線装置
７６ ＲＦ送受信器
７７−１〜７７−Ｎ ベースバンド受信器
８１−１〜８１−Ｎ 送受信アンテナ
８２ ＭＩＭＯ分離回路
1, 41, 71
43-1 to 43-N,
73-1 to 73-N Delay measurement packet insertion unit 4-1 to 4-N,
44-1 to 44-N transmitters 7-1 to 7-N,
47-1 to 47-N receivers 8-1 to 8-N,
48-1 to 48-N,
78-1 to 78-N Delay measurement
10 Data processing device
11 Data generation and termination
15, 55 Data transmission /
50 Computer equipment
51 microprocessor
52 Chipset circuit
53 Host memory
54 RDMA Processing Unit 74-1 to 74-N Baseband Transmitter
75 Data transmission / reception radio equipment
76 RF transceiver 77-1 to 77-N Baseband receiver 81-1 to 81-N Transmit / receive antenna
82 MIMO separation circuit
Claims (19)
前記対向装置との間の複数の回線の経路各々の伝送路遅延を測定する測定手段と、
前記伝送路遅延が最大の１以上の回線を除外した場合に前記データ転送を行うために必要な送信遅延と使用する経路の伝送路遅延の最大値とから転送遅延を算出し、その算出結果を基に前記複数の経路の中から前記転送遅延が最小となる経路の組み合わせを選択する選択手段と、
その選択された経路の組み合わせに対してデータを振り分ける分配手段と
を有することを特徴とするデータ処理装置。 A data processing device that transfers data to and from an opposite device using a plurality of lines,
Measuring means for measuring a transmission line delay of each of a plurality of line paths to the opposite device;
When one or more lines with the maximum transmission line delay are excluded, the transfer delay is calculated from the transmission delay necessary for performing the data transfer and the maximum value of the transmission line delay of the path to be used, and the calculation result is A selection means for selecting a combination of paths that minimizes the transfer delay from the plurality of paths based on;
A data processing apparatus comprising distribution means for distributing data to the selected combination of routes.
前記選択手段は、前記伝送路遅延ＴＤＬＹ（ｋ）が最大の１以上の回線を除外した場合にパケット長『ＰＳＩＺＥ』のパケットを送出するために必要な送信遅延と使用回線の伝送路遅延ＴＤＬＹ（ｋ）の最大値とから前記転送遅延を算出し、前記Ｎ本の回線中から前記転送遅延が最小となる回線の組み合わせを選択することを特徴とする請求項２記載のデータ処理装置。 The measuring means receives a transmission line delay TDLY (k) (1 ≦ k ≦ N) for each of the N lines from the data communication device on the receiving side,
The selection means includes a transmission delay required for sending a packet having a packet length of “PSIZE” and a transmission line delay TDLY of a used line when a line having a maximum transmission line delay TDLY (k) of 1 or more is excluded. 3. The data processing apparatus according to claim 2, wherein the transfer delay is calculated from the maximum value of k), and a combination of lines that minimizes the transfer delay is selected from the N lines.
前記選択手段は、ＲＤＭＡによるデータ転送毎に前記ラウンドトリップ遅延ＲＴＴ（ｋ）が最大の１以上の回線を除外した場合にデータ量『ＤＳＩＺＥ』のデータを送出するために必要な送信遅延と使用回線のラウンドトリップ遅延ＲＴＴ（ｋ）の最大値とから前記転送遅延を算出し、前記Ｎ本の回線中から前記転送遅延が最小となる回線の組み合わせを選択することを特徴とする請求項４記載のデータ処理装置。 The measuring means measures a round trip delay RTT (k) (1 ≦ k ≦ N) for each of the N lines;
The selection means includes a transmission delay and a line used for transmitting data having a data amount “DSIZE” when a line having a maximum round trip delay RTT (k) of 1 or more is excluded for each data transfer by RDMA. 5. The transfer delay is calculated from the maximum value of the round trip delay RTT (k) of the N, and a line combination that minimizes the transfer delay is selected from the N lines. Data processing device.
前記選択手段は、ＲＤＭＡによるデータ転送毎に前記伝送路遅延ＴＤＬＹ（ｋ）が最大の１以上の回線を除外した場合にデータ量『ＤＳＩＺＥ』のデータを送出するために必要な送信遅延と使用回線の伝送路遅延ＴＤＬＹ（ｋ）の最大値とから前記転送遅延を算出し、前記Ｎ本回線中から前記転送遅延が最小となる回線の組み合わせを選択することを特徴とする請求項４記載のデータ処理装置。 The measuring means receives a transmission line delay TDLY (k) (1 ≦ k ≦ N) for each of the N lines from the computer device on the receiving side,
The selection means includes a transmission delay and a line used for transmitting data having a data amount “DSIZE” when a line having a maximum transmission path delay TDLY (k) of 1 or more is excluded for each data transfer by RDMA. 5. The data according to claim 4, wherein the transfer delay is calculated from the maximum value of the transmission line delay TDLY (k) of said N, and a line combination that minimizes said transfer delay is selected from among said N lines. Processing equipment.
前記選択手段は、ラウンドトリップ遅延ＲＴＴ（ｋ）が最大の１以上の送受信アンテナを除外した場合にパケット長『ＰＳＩＺＥ』のパケットを送出するために必要な送信遅延と使用する送受信アンテナの伝送路遅延ＴＤＬＹ（ｋ）の最大値とから前記転送遅延を算出し、前記Ｎ本の送受信アンテナ中から前記転送遅延が最小となる送受信アンテナの組み合わせを選択することを特徴とする請求項７記載のデータ処理装置。 The measuring means measures a round trip delay RTT (k) (1 ≦ k ≦ N) for each of the N transmission / reception antennas,
The selection means includes a transmission delay required for transmitting a packet having a packet length “PSIZE” and a transmission line delay of a transmission / reception antenna to be used when one or more transmission / reception antennas having a maximum round trip delay RTT (k) are excluded. 8. The data processing according to claim 7, wherein the transfer delay is calculated from the maximum value of TDLY (k), and a combination of the transmission / reception antennas that minimizes the transfer delay is selected from the N transmission / reception antennas. apparatus.
前記選択手段は、伝送路遅延ＴＤＬＹ（ｋ）が最大の１以上の送受信アンテナを除外した場合にパケット長『ＰＳＩＺＥ』のパケットを送出するために必要な送信遅延と使用する送受信アンテナの伝送路遅延ＴＤＬＹ（ｋ）の最大値とから前記転送遅延を算出し、前記Ｎ本の送受信アンテナ中から前記転送遅延が最小となる送受信アンテナの組み合わせを選択することを特徴とする請求項７記載のデータ処理装置。 The measuring means receives a transmission line delay TDLY (k) (1 ≦ k ≦ N) for each of the N transmission / reception antennas from a receiving-side wireless transmission device,
The selection means includes a transmission delay necessary for transmitting a packet having a packet length “PSIZE” and a transmission line delay of a transmission / reception antenna to be used when one or more transmission / reception antennas having a maximum transmission line delay TDLY (k) are excluded. 8. The data processing according to claim 7, wherein the transfer delay is calculated from the maximum value of TDLY (k), and a combination of the transmission / reception antennas that minimizes the transfer delay is selected from the N transmission / reception antennas. apparatus.
前記データ処理装置が、前記対向装置との間の複数の回線の経路各々の伝送路遅延を測定する測定処理と、
前記伝送路遅延が最大の１以上の回線を除外した場合に前記データ転送を行うために必要な送信遅延と使用する経路の伝送路遅延の最大値とから転送遅延を算出し、その算出結果を基に前記複数の経路の中から前記転送遅延が最小となる経路の組み合わせを選択する選択処理と、
その選択された経路の組み合わせに対してデータを振り分ける分配処理と
を実行することを特徴とする回線選択制御方法。 A line selection control method used in a data processing apparatus that performs data transfer using a plurality of lines with an opposite apparatus,
A measurement process in which the data processing device measures a transmission line delay of each of a plurality of line paths to the opposite device;
When one or more lines having the maximum transmission line delay are excluded, a transfer delay is calculated from the transmission delay necessary for performing the data transfer and the maximum value of the transmission line delay of the path to be used, and the calculation result is A selection process for selecting a combination of paths that minimizes the transfer delay based on the plurality of paths,
A line selection control method, comprising: performing distribution processing for distributing data to the selected combination of routes.
前記測定処理において、受信側のデータ通信装置から前記Ｎ本の回線毎の伝送路遅延ＴＤＬＹ（ｋ）（１≦ｋ≦Ｎ）を受け取り、
前記選択処理において、前記伝送路遅延ＴＤＬＹ（ｋ）が最大の１以上の回線を除外した場合にパケット長『ＰＳＩＺＥ』のパケットを送出するために必要な送信遅延と使用回線の伝送路遅延ＴＤＬＹ（ｋ）の最大値とから前記転送遅延を算出し、前記Ｎ本の回線中から前記転送遅延が最小となる回線の組み合わせを選択することを特徴とする請求項１１記載の回線選択制御方法。 The data communication device is
In the measurement process, the transmission line delay TDLY (k) (1 ≦ k ≦ N) for each of the N lines is received from the data communication device on the receiving side,
In the selection process, when one or more lines having the maximum transmission line delay TDLY (k) are excluded, a transmission delay necessary for sending a packet having a packet length “PSIZE” and a transmission line delay TDLY ( 12. The line selection control method according to claim 11, wherein the transfer delay is calculated from the maximum value of k), and a combination of lines that minimizes the transfer delay is selected from among the N lines.
前記測定処理において、前記Ｎ本の回線毎のラウンドトリップ遅延ＲＴＴ（ｋ）（１≦ｋ≦Ｎ）を測定し、
前記選択処理において、ＲＤＭＡによるデータ転送毎に前記ラウンドトリップ遅延ＲＴＴ（ｋ）が最大の１以上の回線を除外した場合にデータ量『ＤＳＩＺＥ』のデータを送出するために必要な送信遅延と使用回線のラウンドトリップ遅延ＲＴＴ（ｋ）の最大値とから前記転送遅延を算出し、前記Ｎ本の回線中から前記転送遅延が最小となる回線の組み合わせを選択することを特徴とする請求項１３記載の回線選択制御方法。 The computer device is
In the measurement process, round trip delay RTT (k) (1 ≦ k ≦ N) for each of the N lines is measured,
In the selection process, a transmission delay and a line used for transmitting data having a data amount “DSIZE” when a line having a maximum round trip delay RTT (k) of 1 or more is excluded for each data transfer by RDMA. 14. The transfer delay is calculated from the maximum value of the round trip delay RTT (k), and a line combination that minimizes the transfer delay is selected from the N lines. Line selection control method.
前記測定処理において、受信側のコンピュータ装置から前記Ｎ本の回線毎の伝送路遅延ＴＤＬＹ（ｋ）（１≦ｋ≦Ｎ）を受け取り、
前記算出処理において、ＲＤＭＡによるデータ転送毎に前記伝送路遅延ＴＤＬＹ（ｋ）が最大の１以上の回線を除外した場合にデータ量『ＤＳＩＺＥ』のデータを送出するために必要な送信遅延と使用回線の伝送路遅延ＴＤＬＹ（ｋ）の最大値とから前記転送遅延を算出し、
前記選択処理において、前記Ｎ本回線中から前記転送遅延が最小となる回線の組み合わせを選択することを特徴とする請求項１３記載の回線選択制御方法。 The computer device is
In the measurement process, a transmission line delay TDLY (k) (1 ≦ k ≦ N) for each of the N lines is received from the computer device on the receiving side,
In the calculation process, a transmission delay and a line used for transmitting data having a data amount “DSIZE” when the line having the maximum transmission path delay TDLY (k) of 1 or more is excluded for each data transfer by RDMA. The transfer delay is calculated from the maximum value of the transmission line delay TDLY (k) of
14. The line selection control method according to claim 13, wherein, in the selection process, a line combination that minimizes the transfer delay is selected from the N lines.
前記測定処理において、前記Ｎ本の送受信アンテナ毎のラウンドトリップ遅延ＲＴＴ（ｋ）（１≦ｋ≦Ｎ）を測定し、
前記算出処理において、ラウンドトリップ遅延ＲＴＴ（ｋ）が最大の１以上の送受信アンテナを除外した場合にパケット長『ＰＳＩＺＥ』のパケットを送出するために必要な送信遅延と使用する送受信アンテナの伝送路遅延ＴＤＬＹ（ｋ）の最大値とから前記転送遅延を算出し、
前記選択処理において、前記Ｎ本の送受信アンテナ中から前記転送遅延が最小となる送受信アンテナの組み合わせを選択することを特徴とする請求項１６記載の回線選択制御方法。 The wireless transmission device is
In the measurement process, a round trip delay RTT (k) (1 ≦ k ≦ N) for each of the N transmission / reception antennas is measured,
In the calculation process, when one or more transmission / reception antennas having the maximum round trip delay RTT (k) are excluded, a transmission delay necessary for transmitting a packet having the packet length “PSIZE” and a transmission / reception antenna transmission line delay to be used Calculating the transfer delay from the maximum value of TDLY (k);
The line selection control method according to claim 16, wherein, in the selection process, a combination of transmission / reception antennas that minimizes the transfer delay is selected from the N transmission / reception antennas.
前記測定処理において、受信側の無線伝送装置から前記Ｎ本の送受信アンテナ毎の伝送路遅延ＴＤＬＹ（ｋ）（１≦ｋ≦Ｎ）を受け取り、
前記選択処理において、伝送路遅延ＴＤＬＹ（ｋ）が最大の１以上の送受信アンテナを除外した場合にパケット長『ＰＳＩＺＥ』のパケットを送出するために必要な送信遅延と使用する送受信アンテナの伝送路遅延ＴＤＬＹ（ｋ）の最大値とから前記転送遅延を算出し、前記Ｎ本の送受信アンテナ中から前記転送遅延が最小となる送受信アンテナの組み合わせを選択することを特徴とする請求項１６記載の回線選択制御方法。 The wireless transmission device is
In the measurement process, a transmission path delay TDLY (k) (1 ≦ k ≦ N) for each of the N transmission / reception antennas is received from the wireless transmission device on the reception side,
In the selection process, when a transmission / reception antenna having a maximum transmission path delay TDLY (k) of 1 or more is excluded, a transmission delay required to transmit a packet having a packet length “PSIZE” and a transmission path delay of the transmission / reception antenna to be used The line selection according to claim 16, wherein the transfer delay is calculated from a maximum value of TDLY (k), and a combination of transmission / reception antennas that minimizes the transfer delay is selected from the N transmission / reception antennas. Control method.
前記対向装置との間の複数の回路の経路各々の伝送路遅延を測定する測定処理と、
前記伝送路遅延が最大の１以上の回線を除外した場合に前記データ転送を行うために必要な送信遅延と使用する経路の伝送路遅延の最大値とから転送遅延を算出し、その算出結果を基に前記複数の経路の中から前記転送遅延が最小となる経路の組み合わせを選択する選択処理と、
その選択された経路の組み合わせに対してデータを振り分ける分配処理と
を含むことを特徴とするプログラム。 A program to be executed by a computer in a data processing device that performs data transfer with a counter device using a plurality of circuits,
A measurement process for measuring a transmission line delay of each of a plurality of circuit paths between the opposite device;
When one or more lines with the maximum transmission line delay are excluded, the transfer delay is calculated from the transmission delay necessary for performing the data transfer and the maximum value of the transmission line delay of the path to be used, and the calculation result is A selection process for selecting a combination of routes that minimizes the transfer delay from the plurality of routes based on
And a distribution process for distributing data to the selected combination of routes.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007142722A JP2008301002A (en) | 2007-05-30 | 2007-05-30 | Data processor, line selection control method used therefor, and program thereof |
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Publications (1)
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011055226A (en) * | 2009-09-01 | 2011-03-17 | Fujitsu Ltd | Network device |
| JP2014526833A (en) * | 2011-09-09 | 2014-10-06 | クゥアルコム・インコーポレイテッド | A feedback protocol for end-to-end multipath network systems |
| US9444887B2 (en) | 2011-05-26 | 2016-09-13 | Qualcomm Incorporated | Multipath overlay network and its multipath management protocol |
-
2007
- 2007-05-30 JP JP2007142722A patent/JP2008301002A/en active Pending
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| JP2014526833A (en) * | 2011-09-09 | 2014-10-06 | クゥアルコム・インコーポレイテッド | A feedback protocol for end-to-end multipath network systems |
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